KR101430639B1 - 박막 트랜지스터 기판 및 이를 포함하는 표시 장치 - Google Patents
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Abstract
본 발명은 박막 트랜지스터 기판 및 이를 포함하는 표시 장치에 관한 것으로, 제 1 및 제 2 화소 전극에 각기 접속되는 제 1 및 제 2 박막 트랜지스터의 제 1 및 제 2 드레인 전극을 수직하게 절곡 시키되, 제 1 및 제 2 소스 전극과 절곡된 제 1 및 제 3 드레인 전극 사이의 간격을 최소 선간 이격 거리로 유지시켜 데이터 라인과 드레인 전극 사이의 이격 거리를 넓히고, 데이터 라인과 근접 배치되는 드레인 전극의 길이를 최소화시켜 데이터 라인과 드레인 전극 사이의 커플링 커패시턴스를 줄일 수 있고, 각 단위 화소 영역 내의 커플링 커패시턴스를 일정 범위 내에서 균일하게 할 수 있고, 이를 통해 엇갈림 구동을 하는 표시 장치의 휘도 편차를 줄일 수 있는 박막 트랜지스터 기판 및 이를 포함하는 표시 장치를 제공한다.
박막 트랜지스터, 엇갈림 구동, 드레인 전극, 절곡, 커플링 커패시턴스, 휘도 편차
Description
본 발명은 박막 트랜지스터 기판 및 이를 포함하는 표시 장치에 관한 것으로, 인접하는 화소들 간이 엇갈림 구동을 수행할 때 엇갈림 휘도차를 개선시킬 수 있는 박막 트랜지스터 기판 및 이를 포함하는 표시 장치에 관한 것이다.
평판 표시 장치 중의 하나인 액정 표시 장치는 액정의 광학적 이방성과 분극 성질을 이용하여 화상을 표시한다. 즉, 액정의 배향을 조절하여 백라이트 유닛으로부터 액정 표시 패널로 조사된 광의 투과율을 제어하여 목표로 하는 화상을 표시한다. 이러한 액정 표시 패널의 화상의 품질(예를 들어 화면 끌림 현상) 향상을 위해 60Hz 이상에서 구동되었다. 또한, 인접한 단위 화소간의 극성을 엇갈리게 하는 엇갈림 구동을 적용하여 액정 표시 패널의 얼룩(예를 들어 세로줄 또는 가로줄 얼룩) 발생을 방지하였다.
그리고, 최근에는 고 해상도의 패널 제작을 위해 단위 화소의 사이즈가 점차 줄어들게 되었다. 이와 같이 단위 화소의 사이즈가 작아짐으로 인해 엇갈림 구동시 엇갈림 휘도차 특성이 나빠지는 문제가 발생하였다. 즉, 인접한 화소 간의 엇갈림 구동에 의한 인접한 화소간의 휘도 편차가 크게 되는 문제가 발생한다.
따라서, 본 발명은 상기의 문제점을 해결하기 위해 도출된 것으로서, 화소 내의 소자와 인접 데이터 라인 간의 기생 커패시턴스를 줄여 엇갈림 휘도차를 줄일 수 있는 박막 트랜지스터 기판 및 이를 포함하는 표시 장치를 제공하는 것이다.
본 발명에 따른 복수의 게이트 라인과, 이와 교차하는 복수의 제 1 및 제 2 데이터 라인과, 상기 복수의 게이트 라인과 복수의 제 1 및 제 2 데이터 라인에 의해 정의된 복수의 단위 화소 영역에 각기 마련된 복수의 제 1 및 제 2 화소 전극과, 일 단위 화소 영역에 위치하여 제 1 게이트 단자가 게이트 라인에 접속되고, 제 1 소스 전극이 제 1 데이터 라인에 접속되고, 제 1 드레인 전극이 제 1 및 제 2 화소 전극 중 어느 하나의 화소 전극에 접속된 제 1 박막 트랜지스터 및 상기 일 단위 화소 영역에 위치하여 제 2 게이트 단자가 상기 게이트 라인에 접속되고, 제 2 소스 전극이 제 2 데이터 라인에 접속되고, 제 2 드레인 전극이 상기 제 1 및 제 2 화소 전극 중 나머지 하나의 화소 전극에 접속된 제 2 박막 트랜지스터를 포함하고, 상기 제 1 드레인 전극과 상기 제 1 데이터 라인 사이의 제 1 커플링 커패시턴스와, 상기 제 2 드레인 전극과 상기 제 2 데이터 라인 사이의 제 2 커플링 커패시턴스의 차가 50% 이하의 범위 내로 유지되도록 상기 제 1 및 제 2 드레인 전극을 복수번 절곡시킨 박막 트랜지스터 기판을 제공한다.
상기 제 1 커플링 커패시턴스와 상기 제 2 커플링 커패시턴스의 차가 5 내지 40%인 것이 가능하다.
상기 제 1 및 제 2 드레인 전극은 수직하게 절곡되는 것이 효과적이다.
상기 제 1 및 제 2 드레인 전극 끝단 영역은 상기 제 1 및 제 2 소스 전극과 이격되고, 상기 제 1 및 제 2 드레인 전극 끝단 영역과 상기 제 1 및 제 2 소스 전극 사이의 이격 거리와, 상기 제 1 및 제 2 드레인 전극 끝단 영역에서 절곡된 상기 제 1 및 제 2 드레인 전극의 일부 영역과 상기 제 1 및 제 2 소스 전극 사이의 이격 거리가 동일한 것이 바람직하다.
상기 절곡된 제 1 및 제 2 드레인 전극들 간의 일부가 화소 중심 영역에서 상기 이격 거리를 유지하는 것이 효과적이다.
상기 이격 거리는 제 1 및 제 2 소스 전극과 제 1 및 제 2 드레인 전극간에 쇼트가 발생되지 않을 선간 이격 거리이고, 상기 선간 이격 거리는 4 내지 10㎛인 것이 바람직하다.
상기 제 1 드레인 전극은 상기 제 1 게이트 전극 상에 위치하여 상기 제 1 소스 전극에 인접 배치된 제 1 전극부와, 상기 제 1 및 제 2 화소 전극 중 하나의 화소 전극에 접속된 제 1 콘택판과, 상기 제 1 전극부와 상기 제 1 콘택판을 연결하는 제 1 연결 라인을 포함하고, 상기 제 2 드레인 전극은 상기 제 2 게이트 전극 상에 위치하여 상기 제 2 소스 전극에 인접 배치된 제 2 전극부와, 상기 제 1 및 제 2 화소 전극 중 나머지 하나의 화소 전극에 접속된 제 2 콘택판과, 상기 제 2 전극부와 상기 제 2 콘택판을 연결하는 제 2 연결 라인을 포함하는 것이 바람직하다.
하나의 단위 화소 영역의 상기 제 1 드레인 전극의 상기 제 1 콘택판은 상기 제 1 화소 전극에 접속되고, 상기 제 2 드레인 전극의 상기 제 2 콘택판은 상기 제 2 화소 전극에 접속되며, 상기 하나의 단위 화소 영역과 인접한 다른 하나의 단위 화소 영역의 상기 제 1 드레인 전극의 상기 제 1 콘택판은 상기 제 2 화소 전극에 접속되고, 상기 제 2 드레인 전극의 상기 제 2 콘택판은 상기 제 1 화소 전극에 접속되는 것이 효과적이다.
상기 제 1 드레인 전극의 상기 제 1 콘택판은 상기 제 1 화소 전극에 접속되고, 상기 제 2 드레인 전극의 상기 제 2 콘택판은 상기 제 2 화소 전극에 접속 되는 경우, 상기 제 1 연결 라인은 상기 제 1 전극부에서 상기 제 1 게이트 전극 외측으로 연장된 제 1-1 연장부와, 상기 제 1-1 연장부에서 상기 제 1 데이터 라인 반대 방향으로 절곡 연장된 제 1-2 연장부와, 상기 제 1-2 연장부에서 상기 제 1 콘택판 방향으로 절곡된 제 1-3 연장부와, 상기 제 1-3 연장부에서 상기 제 1 데이터 라인 반대 방향으로 절곡된 제 1-4 연장부와, 상기 제 1-4 연장부와 상기 제 1 콘택판을 연결하는 제 1-5 연장부를 구비하고, 상기 제 2 연결 라인은 상기 제 2 전극부에서 상기 제 2 게이트 전극 외측으로 연장된 제 2-1 연장부와, 상기 제 2-1 연장부에서 상기 제 2 데이터 라인 반대 방향으로 절곡된 제 2-2 연장부와, 상기 제 2-2 연장부와 상기 제 2 콘택판을 연결하는 제 2-3 연장부를 구비하는 것이 가능하다.
상기 제 1-1 연장부와 상기 제 1 데이터 라인 사이의 이격 거리보다, 상기 제 1-3 연장부와 상기 제 1 데이터 라인 사이의 이격 거리 그리고, 상기 제 1-5 연 장부와 상기 제 1 데이터 라인 사이의 이격 거리가 더 크고, 상기 제 1-1 연장부와 상기 제 1 데이터 라인 사이의 이격 거리와, 상기 제 2-1 연장부와 상기 제 2 데이터 라인 사이의 이격 거리가 오차 범위 내에서 동일한 것이 가능하다.
상기 제 1 드레인 전극의 상기 제 1 콘택판은 상기 제 2 화소 전극에 접속되고, 상기 제 2 드레인 전극의 상기 제 2 콘택판은 상기 제 1 화소 전극에 접속되는 경우, 상기 제 1 연결 라인은 상기 제 1 전극부에서 상기 제 1 게이트 전극 외측으로 연장된 제 1-6 연장부와, 상기 제 1-6 연장부에서 상기 제 1 데이터 라인 반대 방향으로 절곡된 제 1-7 연장부와 상기 제 1-7 연장부와 상기 제 1 콘택판을 연결하는 제 1-8 연장부를 구비하고, 상기 제 2 연결 라인은 상기 제 2 전극부에서 상기 제 2 게이트 전극 외측으로 연장된 상기 제 2-4 연장부와, 상기 2-4 연장부에서 상기 제 2 데이터 라인 반대 방향으로 절곡 연장된 제 2-5 연장부와, 상기 제 2-5 연장부에서 상기 제 2 콘택판 방향으로 절곡된 제 2-6 연장부와, 상기 제 2-6 연장부에서 상기 제 2 데이터 라인 반대 방향으로 절곡 연장된 제 2-7 연장부와 상기 제 2-7 연장부와 상기 제 2 콘택판을 연결하는 제 2-8 연장부를 구비하는 것이 가능하다.
상기 제 2-4 연장부와 상기 제 2 데이터 라인 사이의 이격 거리보다, 상기 제 2-6 연장부와 상기 제 2 데이터 라인 사이의 이격 거리 그리고, 상기 제 2-8 연장부와 상기 제 2 데이터 라인 사이의 이격 거리가 더 크고, 상기 제 2-4 연장부와 상기 제 2 데이터 라인 사이의 이격 거리와, 상기 제 1-6 연장부와 상기 제 1 데이터 라인 사이의 이격 거리가 오차 범위 내에서 동일한 것이 가능하다.
상기 제 1 및 제 2 데이터 라인과, 상기 제 1 및 제 2 소스 전극 그리고, 상기 제 1 및 제 2 드레인 전극은 동일 물질로 제작되고, 동시에 패터닝 되는 것이 효과적이다.
상기 단위 화소 영역을 관통하고, 상기 게이트 라인과 동일 방향으로 연장된 복수의 유지 라인과, 상기 유지 라인에서 연장되고, 상기 제 1 및 제 2 화소 전극과 그 일부가 중첩되는 제 1 및 제 2 커플링 돌기부를 더 구비하고, 상기 제 1 커플링 돌기부는 상기 제 1 데이터 라인에 인접 배치되고, 상기 제 2 커플링 돌기는 상기 제 2 데이터 라인에 인접 배치되며, 상기 제 1 커플링 돌기부의 돌출 길이가 상기 제 2 커플링 돌기부의 돌출 길이보다 긴 것이 바람직하다.
또한, 본 발명에 따른 매트릭스 배열되고, 제 1 화소 전극과 공통 전극을 구비하는 제 1 액정 커패시터와, 제 2 화소 전극과 상기 공통 전극을 구비하는 제 2 액정 커패시터를 포함하는 복수의 단위 화소와, 단위 화소 행 방향으로 연장된 복수의 게이트 라인과, 단위 화소 열 방향으로 연장되고, 일 단위 화소 열 양측에 각기 배치된 복수의 제 1 및 제 2 데이터 라인과, 상기 복수의 단위 화소 내에 각기 마련되고 제 1 소스 전극이 상기 제 1 데이터 라인에 접속되고, 제 1 드레인 전극이 상기 제 1 및 제 2 액정 커패시터 중 어느 하나의 액정 커패시터에 접속된 제 1 박막 트랜지스터 및 상기 복수의 단위 화소 내에 각기 마련되고 제 2 소스 전극이 상기 제 2 데이터 라인에 접속되고, 제 2 드레인 전극이 상기 제 1 및 제 2 액정 커패시터 중 나머지 하나의 액정 커패시터에 접속된 제 2 박막 트랜지스터를 포함하고, 상기 제 1 드레인 전극과 상기 제 1 데이터 라인 사이의 제 1 커플링 커패시턴스와, 상기 제 2 드레인 전극과 상기 제 2 데이터 라인 사이의 제 2 커플링 커패시턴스의 차가 50% 이하의 범위 내로 유지되도록 상기 제 1 및 제 2 드레인 전극을 복수번 절곡시킨 표시 장치를 제공한다.
상기 제 1 및 제 2 드레인 전극은 수직하게 절곡되는 것이 효과적이다.
상기 제 1 및 제 2 드레인 전극 끝단 영역은 상기 제 1 및 제 2 소스 전극과 이격되고, 상기 제 1 및 제 2 드레인 전극 끝단 영역과 상기 제 1 및 제 2 소스 전극 사이의 이격 거리와, 상기 제 1 및 제 2 드레인 전극 끝단 영역에서 절곡된 상기 제 1 및 제 2 드레인 전극의 일부 영역과 상기 제 1 및 제 2 소스 전극 사이의 이격 거리가 동일한 것이 바람직하다.
상기 이격 거리는 제 1 및 제 2 소스 전극과 제 1 및 제 2 드레인 전극간에 쇼트가 발생되지 않을 선간 이격 거리이고, 상기 선간 이격 거리는 4 내지 10㎛인 것이 효과적이다.
상기 제 1 드레인 전극은 상기 제 1 게이트 전극 상에 위치하여 상기 제 1 소스 전극에 인접 배치된 제 1 전극부와, 상기 제 1 및 제 2 화소 전극 중 하나의 화소 전극에 접속된 제 1 콘택판과, 상기 제 1 전극부와 상기 제 1 콘택판을 연결하는 제 1 연결 라인을 포함하고, 상기 제 2 드레인 전극은 상기 제 2 게이트 전극 상에 위치하여 상기 제 2 소스 전극에 인접 배치된 제 2 전극부와, 상기 제 1 및 제 2 화소 전극 중 나머지 하나의 화소 전극에 접속된 제 2 콘택판과, 상기 제 2 전극부와 상기 제 2 콘택판을 연결하는 제 2 연결 라인을 포함하는 것이 바람직하다.
하나의 단위 화소의 상기 제 1 드레인 전극의 상기 제 1 콘택판은 상기 제 1 액정 커패시터에 접속되고, 상기 제 2 드레인 전극의 상기 제 2 콘택판은 상기 제 2 액정 커패시터에 접속되며, 상기 하나의 단위 화소와 인접한 다른 하나의 단위 화소의 상기 제 1 드레인 전극의 상기 제 1 콘택판은 제 2 액정 커패시터에 접속되고, 상기 제 2 드레인 전극의 상기 제 2 콘택판은 제 1 액정 커패시터에 접속되는 것이 효과적이다.
상술한 바와 같이, 본 발명은 단위 화소내의 화소 전극과 접속되는 박막 트랜지스터의 드레인 전극을 수직하게 복수번 절곡시켜 상기 단위 화소에 인접 배치된 데이터 라인과 드레인 전극 사이의 이격 거리를 넓히고, 이를 통해 데이터 라인과 드레인 전극 사이의 기생 커패시턴스(즉, 커플링 커패시턴스)를 줄일 수 있고, 각 단위 화소 영역 내의 기생 커패시턴스를 일정 범위 내에서 균일하게 할 수 있다.
또한, 본 발명은 기생 커패시턴스를 줄이고 기생 커패시턴스의 차를 줄여 엇갈림 구동을 하는 표시 장치의 휘도 편차를 줄일 수 있다.
첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도면에서 여러 층 및 각 영역을 명확하게 표현하기 위하여 두께를 확대하여 표현하였으며 도면상에서 동일 부호는 동일한 요소를 지칭하도록 하였다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 상부에 또는 위에 있다고 표현되는 경우는 각 부분이 다른 부분의 바로 상부 또는 바로 위에 있는 경우뿐만 아니라 각 부분과 다른 부분의 사이에 또 다른 부분이 있는 경우도 포함한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면 개념도이고, 도 2는 도 1의 A-A선에 대해 자른 단면도이고, 도 3은 도 1의 B-B 선에 대해 자른 단면도이고, 도 4는 도 1의 C-C 선에 대해 자른 단면도이다. 도 5는 일 실시예에 따른 엇갈림 구동을 위한 박막 트랜지스터 기판의 평면 개념도이고, 도 6은 일 실시예에 따른 표시 장치의 엇갈림 구동을 설명하기 위한 개념도이다. 도 7은 일 실시예에 따른 박막 트랜지스터 영역의 평면 개념도이다. 도 8은 일 실시예의 변형예에 따른 박막 트랜지스터 기판의 평면 개념도이다.
도 1 내지 도 7를 참조하면, 본 실시예에 따른 표시 장치는 하부 기판인 박막 트랜지스터 기판(1000)과, 이와 대향하여 배치되는 상부 기판인 공통 전극 기판(2000)과, 이들 두 기판 사이에 형성되며 두 기판에 대해서 원하는 방향으로 배향되는 액정층(3000)을 포함한다. 상하부 기판들의 표면은 액정의 배향을 위해 배향막(도시되지 않음)을 설치하여 액정층의 액정 분자를 배향시킨다. 이때 액정층(3000)의 액정 분자의 배향은 각 기판에 대하여 수직이 되도록 하는 수직 배향 모드인 것이 바람직하나, 수직 배향이 아닐 수도 있어 특별히 한정되지 않는다.
박막 트랜지스터 기판(1000)은 투광성 절연 기판(100) 위에 게이트 신호를 전달하며 제 1 방향으로 연장되고 제 2 방향으로 소정 간격을 갖도록 배열된 복수의 게이트 라인(110)과, 게이트 라인(110)에 교차하여 형성된 복수의 제 1 및 제 2 데이터 라인(130a, 130b)과, 게이트 라인(110)과 제 1 및 제 2 데이터 라인(130a, 130b)에 의해 정의된 화소 영역에 형성된 제 1 및 제 2 화소 전극(170a, 170b)과, 제 1 데이터 라인(130a) 및 게이트 라인(110)과 접속된 제 1 박막 트랜지스터(120a)와, 제 2 데이터 라인(130b) 및 게이트 라인(110)과 접속된 제 2 박막 트랜지스터(120b)을 구비한다. 상기의 화소 영역은 도 1에 도시된 바와 같이 베 1 및 제 2 데이터 라인(130a, 130b)과 그 일부가 중첩된 수 있다. 또한, 화소 영역이 게이트 라인(110)과 그 일부가 중첩될 수도 있다. 그리고, 본 실시예에서는 게이트 라인(110)에 평행하게 연장되어 상기 제 1 및 제 2 화소 전극(170a, 170b)을 관통하는 유지 라인(140)을 구비한다. 또한, 제 1 및 제 2 화소 전극(170a, 170b)을 각기 포함하는 두개의 액정 커패시터들 간의 커플링 커패시턴스를 일정하게 유지하기 위해 상기 유지 라인(140)에서 연장되어 상기 제 1 및 제 2 화소 전극(170a, 170b)과 그 일부가 중첩되는 제 1 및 제 2 커플링 돌기부(141, 142)를 구비한다.
상기 제 1 박막 트랜지스터(120a)와 제 2 박막 트랜지스터(120b)는 제 1 및 제 2 화소 전극(170a, 170b) 중 어느 하나에 각기 접속된다. 즉, 도 5에 도시된 바와 같이 제 1 박막 트랜지스터(120a)가 제 1 화소 전극(170a)에 접속되는 경우 제 2 박막 트랜지스터(120b)는 제 2 화소 전극(170b)에 접속되고, 제 1 박막 트랜지스터(120a)가 제 2 화소 전극(170b)에 접속되는 경우 제 2 박막 트랜지스터(120b)는 제 1 화소 전극(170a)에 접속된다.
상기의 게이트 라인(110)은 도 1에 도시된 바와 같이 주로 가로 방향으로 뻗어 있고, 게이트 라인(110)의 일부가 상부로 돌출하여 상술한 제 1 및 제 2 박막 트랜지스터(120a, 120b)의 게이트 전극(121a, 121b)을 이룬다. 게이트 라인(110)의 끝단에는 외부 회로와의 연결을 위한 게이트 콘택패드(미도시)가 형성되어 있다. 물론 이에 한정되지 않고, 게이트 라인(110)의 끝단에는 게이트 라인(110)에 접속된 스테이지부가 마련될 수도 있다. 여기서, 게이트 라인(110)은 단일층으로 형성할 수 있고, 이중층 이상의 다중층으로 형성할 수도 있다. 이중층 이상으로 형성하는 경우에 한 층은 저항이 작은 물질로 형성하고 다른 층은 기타 다른 물질과의 접촉 특성이 좋은 물질로 만드는 것이 바람직하다. 그 예로는 Cr/Al(또는 Al 합금)의 이중층 또는 Al(또는 Al 합금)/Mo의 이중층을 들 수 있으나, 이외에도 다양한 금속 또는 도전체로서 게이트 라인(110)을 형성할 수 있다.
제 1 및 제 2 데이터 라인(130a, 130b)은 도 1에 도시된 바와 같이 주로 세로 방향으로 연장되고, 상기 제 1 및 제 2 화소 전극(170a, 170b)의 양측에 각기 배치된다. 그리고, 그 일부가 각기 돌출하여 상술한 제 1 및 제 2 박막 트랜지스터(120a, 120b)의 소스 전극(125a, 125b)을 이룬다. 제 1 및 제 2 데이터 라인(130a, 130b)의 끝단에는 데이터 콘택 패드(미도시)가 형성되어 있다. 여기서, 데이터 라인(130a, 130b)은 단일층으로 형성할 수 있고, 물질적 성질이 다른 이중층 이상의 다중층으로 형성할 수도 있다. 이중층 이상으로 형성하는 경우에는 한 층은 데이터 신호의 지연이나 전압 강하를 줄일 수 있도록 저항이 작은 물질로 형성하고 다른 층은 기타 다른 물질과의 접촉 특성이 좋은 물질로 만드는 것이 바람 직하다. 도면들에서는 직선형의 제 1 및 제 2 데이터 라인(130a, 130b)을 도시하였으나, 데이터 라인(130a, 130b)은 소정의 굽은(또는 절곡) 영역을 가질 수도 있다. 그리고, 데이터 라인(130a, 130b)이 굽은 영역을 가질 경우 상기 제 1 및 제 2 화소 전극(170a, 170b)은 데이터 라인(130a, 130b)의 굽은 영역을 따라 형성될 수도 있다.
상기의 제 1 및 제 2 화소 전극(170a, 170b)은 일 화소 영역에 위치한다. 이를 통해 본 실시예에서는 일 화소 영역 즉, 단위 화소 내에 두개의 액정 커패시터를 형성할 수 있다. 그리고, 제 1 및 제 2 화소 전극(170a, 170b) 각각에 서로 다른 계조 신호를 제공하여 두개의 액정 커패시터에 각기 충전되는 계조 신호를 다르게 할 수 있다.
도 1 및 도 5에 도시된 바와 같이 제 1 화소 전극(170a)는 일 화소 영역의 중심에 위치하고, 제 2 화소 전극(170b)는 제 1 화소 전극(170a)을 감싸는 형상으로 제작된다.
제 1 화소 전극(170a)은 꺾인 띠 모양의 형상을 가지고, 상기 화소 영역을 상하로 이등분하는 선에 대해 실질적으로 거울상 대칭을 이루고 있다. 제 1 화소 전극(170a)은 도 1에 도시된 바와 같이 화소 영역의 좌측 상단에서 우측 중심 영역으로 연장된 제 1 띠와, 화소 영역의 좌측 하단에서 우측 중심 영역으로 연장된 제 2 띠와, 화소 영역의 우측 중심에서 상기 제 1 및 제 2 띠를 연결하는 제 3 띠를 포함한다. 이때, 상기 제 1 화소 전극(170a)은 대략 V자 형상으로 제작된다. 여기서, 상기 제 1 및 제 2 띠의 기울기는 상기 게이트 라인(110)에 대하여 약 45도의 각도인 것이 바람직하다. 물론 이에 한정되지 않고, 그 각도는 다양할 수 있다.
제 2 화소 전극(170b)은 대략 V자 형상의 제 1 화소 전극(170a)을 감싸는 형상으로 마련되고, 제 2 화소 전극(170b)도 거울상 대칭을 이루고 있다. 제 2 화소 전극(170b)은 제 1 화소 전극(170a)의 제 1 및 제 2 띠의 사이 영역에 마련된 제 1 판과, 상기 제 1 판과 연결되어 상기 제 1 띠의 상측 영역에 마련된 제 2 판과, 상기 제 1 및 제 2 판과 연결되어 상기 제 2 띠의 하측 영역에 마련된 제 3 판을 포함한다.
이때, 상기 제 1 및 제 2 화소 전극(170a, 170b)은 이격되어 있으며, 제 1 및 제 2 화소 전극(170a, 170b)은 액정의 배열 방향을 조절하기 위한 도메인 규제 수단으로 다수의 절개 패턴(171)을 갖는 것이 바람직하다. 물론 이에 한정되지 않고, 제 1 및 제 2 화소 전극(170a, 170b)은 다양한 도메인 규제 수단(예를 들어, 돌기 패턴)을 구비할 수 있다.
물론 이에 한정되지 않고, 도 8의 변형예에서와 같이 상기 제 2 화소 전극(170b)에는 복수의 마이크로 절개 패턴(172)이 형성될 수도 있다.
상기의 제 1 및 제 2 박막 트랜지스터(120a, 120b) 각각은 제 1 및 제 2 게이트 전극(121a, 121b), 제 1 및 제 2 소스 전극(125a, 125b) 및 제 1 및 제 2 드레인 전극(126a, 126b)을 포함한다.
제 1 및 제 2 소스 전극(125a, 125b)은 도 1 및 도 5에 도시된 바와 같이 컵 형상으로 제작된다. 이를 통해 제 1 및 제 2 드레인 전극(126a, 126b)과의 중첩 면적을 늘려 박막 트랜지스터의 채널 길이를 증대시킬 수 있다. 물론 상기 제 1 및 제 2 소스 전극(125a, 125b)의 형상은 이에 한정되지 않고 채널 길이 증대를 위한 다양한 형상이 가능하다. 그리고, 제 1 소스 전극(125a)은 상기 제 1 데이터 라인(130a)의 일단이 제 1 게이트 전극(121a) 상부 영역으로 돌출하여 제작된다. 제 2 소스 전극(125b)은 상기 제 2 데이터 라인(130b)의 일단이 제 2 게이트 전극(121b) 상부 영역으로 돌출하여 제작된다.
제 1 및 제 2 드레인 전극(126a, 126b)는 각기 제 1 및 제 2 화소 전극(170a, 170b) 중 어느 하나의 화소 전극에 전기적으로 연결된다. 이때, 인접한 화소 영역들 간 동일 일 드레인 전극은 서로 다른 화소 전극에 접속되는 것이 바람직하다. 즉, 도 5에 도시된 바와 같이 일 화소 영역의 제 1 드레인 전극(126a)는 일 화소 영역의 제 1 화소 전극(170a)에 접속되고, 제 2 드레인 전극(126b)는 제 2 화소 전극(170b)에 접속된다. 이에 반하여 일 화소 영역에 인접한 다른 화소 영역의 제 1 드레인 전극(126a)은 다른 화소 영역의 제 2 화소 전극(170b)에 접속되고, 제 2 드레인 전극(126b)은 다른 화소 영역의 제 1 화소 전극(170b)에 접속된다. 이와 같은 접속을 통해 본 실시예의 표시 패널은 엇갈림 구동을 수행할 수 있다.
상기 제 1 및 제 2 소스 전극(125a, 125b) 그리고, 제 1 및 제 2 드레인 전극(126a, 126b)은 제 1 및 제 2 데이터 라인(130a, 130b)과 동일 물질로 제작되고, 제 1 및 제 2 데이터 라인(130a, 130b)과 동시에 패터닝된다. 이때, 앞서 설명한 바와 같이 제 1 및 제 2 소스 전극(125a, 125b)은 인접한 데이터 라인(130a, 130b)과 전기적으로 연결되어 있는 반면에 제 1 및 제 2 드레인 전극(126a, 126b)은 인접한 데이터 라인(130a, 130b)과 전기적으로 이격되어 있다. 또한, 제 1 및 제 2 드레인 전극(126a, 126b)은 화소 영역으로 연장되어 각기 제 1 및 제 2 화소 전극(170a, 170b) 중 어느 하나의 화소 전극에 전기적으로 접속된다. 이로인해 제 1 및 제 2 드레인 전극(126a, 126b)과 이와 인접한 제 1 및 제 2 데이터 라인(130a, 130b) 사이에는 각기 기생 커패시터(즉, 커플링 커패시터)가 형성된다. 이때, 일 화소 영역에서 생성된 커플링 커패시터들의 커패시턴스 차가 발생하게 된다. 즉, 제 1 드레인 전극(126a)과 이와 인접한 제 1 데이터 라인(130a) 사이의 제 1 커플링 커패시터의 제 1 커플링 커패시턴스와, 제 2 드레인 전극(126b)과 이와 인접한 제 2 데이터 라인(130b) 사이의 제 2 커플링 커패시터의 제 2 커플링 커패시턴스는 큰차이가 발생한다. 이때, 종래에는 상기 제 1 및 제 2 커플링 커패시턴스의 차이가 50% 이상이 발생하였다. 예를 들어 제 1 커플링 커패시턴스가 1일 경우, 제 2 커플링 커패시턴스가 2 이상이 되었다.
이는 제 1 드레인 전극(126a)이 제 1 및 제 2 화소 전극(170a, 170b) 중 어느 하나의 화소 전극에 접속되고, 제 2 드레인 전극(126b)이 나머지 하나의 화소 전극에 접속됨으로 인해 제 1 드레인 전극(126a)과 제 2 드레인 전극(126b)의 연장 길이가 서로 다르기 때문이다. 즉, 커패시터는 인접하는 두 도전성 물질 사이에서 발생한다. 그리고, 커패시터의 커패시턴스는 두 도전성 물질 간의 중첩 면적에 비례하기 때문이다.
이뿐만 아니라, 앞서 언급한 바와 같은 이유로 인해 인접 화소 영역 간의 커플링 커패시턴스 차가 크게 발생한다. 예를 들어 일 화소 영역에서는 제 1 드레인 전극(126a)과 이와 인접한 제 1 데이터 라인(130a) 사이의 제 1 커플링 커패시턴스 가 제 2 드레인 전극(126b)과 이와 인접한 제 2 데이터 라인(130b) 사이의 제 2 커플링 커패시턴스 보다 크게 된다. 하지만, 일 화소 영역에 인접한 다른 화소 영역에서는 상기 제 1 커플링 커패시턴스가 제 2 커플링 커패시턴스 보다 작게 된다. 따라서, 이와 같은 커플링 커패시턴스 차로 인해 엇갈림 구동시 인접 화소 영역들 간의 휘도 편차가 크게 발생하게 된다.
본 실시예에서는 상기 제 1 및 제 2 드레인 전극(126a, 126b)과 제 1 및 제 2 데이터 라인(130a, 130b) 사이의 이격 거리 조절을 통해 드레인 전극과 데이터 라인 사이의 커플링 커패시터들의 커플링 커패시턴스를 일정 범위 내에서 유사하게 유지할 수 있고, 커플링 커패시턴스를 최소화시킬 수 있다. 즉, 제 1 및 제 2 커플링 커패시터들의 제 1 및 제 2 커플링 커패시턴스의 차를 50% 이하의 범위 내에서 일정하게 유지할 수 있다. 즉, 제 1 및 제 2 커플링 커패시턴스의 차를 5 내지 40% 범위 내에서 일정하게 유지할 수 있다. 바람직하게는 제 1 및 제 2 커플링 커패시턴스의 차를 10 내지 30% 범위 내에서 일정하게 유지할 수 있다. 이와 같이 상술한 범위 내에서 제 1 및 제 2 커플링 커패시턴스의 차를 유지함으로 인해 엇갈림 구동시 인접 화소 영역들 간의 휘도 편차를 줄일 수 있다. 이때, 상기 범위보다 클(즉, 상한) 경우에는 앞서 언급한 바와 같이 엇갈림 구동시 휘도 편차가 심해지는 문제가 발생한다. 그리고, 제 1 및 제 2 커플링 커패시턴스의 차를 0%으로 하는 것이 가장 효과적이다. 하지만, 이는 실질적으로 어렵기 때문에 상기 범위 내로 유지하는 것이 바람직하다. 그리고, 제 1 및 제 2 데이터 라인(130a, 130b) 각각에 인접한 제 1 및 제 2 드레인 전극(126a, 126b)의 길이를 최소화시켜 커플링 커패시턴스 를 최소화할 수 있다.
이를 위해 앞서 언급한 바와 같이 본 실시예에서는 제 1 및 제 2 드레인 전극(126a, 126b)과 제 1 및 제 2 데이터 라인(130a, 130b) 사이의 이격 거리를 조절한다. 이는 커패시터의 커패시턴스가 두 도전성 물질 간의 이격 거리에 반비례하기 때문이다.
따라서, 본 실시예에서는 도 1 및 도 5에 도시된 바와 같이 화소 영역으로 연장되는 제 1 및 제 2 드레인 전극(126a, 126b)의 일부를 절곡시킨다.
제 1 드레인 전극(126a)은 도 1 및 도 5에 도시된 바와 같이 제 1 게이트 전극(121a) 상에 위치하여 상기 제 1 소스 전극(125a)에 인접 배치된 제 1 전극부(126a-1)와, 상기 제 1 및 제 2 화소 전극(170a, 170b) 중 어느 하나의 화소 전극 하측에 위치하고, 해당 화소 전극에 접속된 제 1 콘택판(126a-2)과, 상기 제 1 전극부(126a-1)와 제 1 콘택판(126a-2) 간을 각기 연결하는 제 1 연결 라인(126a-3)을 포함한다. 제 2 드레인 전극(126b)은 도 1 및 도 5에 도시된 바와 같이 제 2 게이트 전극(121b) 상에 위치하여 상기 제 2 소스 전극(125b)에 인접 배치된 제 2 전극부(126b-1)와, 상기 제 1 및 제 2 화소 전극(170a, 170b) 중 다른 하나의 화소 전극 하측에 위치하고, 해당 화소 전극에 접속된 제 2 콘택판(126b-2)과, 상기 제 2 전극부(126b-1)와 제 2 콘택판(126b-2) 간을 각기 연결하는 제 2 연결 라인(126b-3)을 포함한다.
여기서, 제 1 커플링 커패시터는 제 1 연결 라인(126a-3)과 제 1 데이터 라인(130a) 사이에 형성되고, 제 2 커플링 커패시터는 제 2 연결 라인(126b-3)과 제 2 데이터 라인(130b) 사이에 형성된다. 이에 본 실시예에서는 제 1 및 제 2 연결 라인(126a-3, 126b-3)을 복수번 절곡 시킨다.
여기서, 제 1 및 제 2 전극부(126a-1, 126b-2) 각각은 컵 형상의 제 1 및 제 2 소스 전극(125a, 125b)의 컵 내측으로 연장된다. 그리고, 제 1 및 제 2 콘택판(126a-2, 126b-2)은 빛샘 방지와 투과율 확보를 위해 상하 배치되고, 제 1 화소 전극(130a)의 제 2 띠 영역과, 제 2 화소 전극(130b)의 제 3 판 영역 하측에 배치되는 것이 바람직하다.
본 실시예에서는 상기 제 1 및 제 2 연결 라인(126a-3, 126b-3)의 선폭이 동일한 것이 효과적이고, 빛샘 방지를 위해 제 1 및 제 2 연결 라인(126a-3, 126b-3)은 수직하게 절곡되는 것이 바람직하다.
제 1 연결 라인(126a-3)은 제 1 전극부(126a-1)에서 제 1 게이트 전극(121a) 외측으로 연장된 제 1 연장부(Ea1)와, 상기 제 1 연장부(Ea1)에서 상기 제 1 데이터 라인(130a) 반대 방향으로 절곡된 제 2 연장부(Ea2)와, 제 2 연장부(Ea2)에서 제 1 콘택판(126a-1) 방향으로 절곡된 제 3 연장부(Ea3)와, 상기 제 3 연장부(Ea3)에서 상기 제 1 데이터 라인(130a) 반대 반향으로 다시 한번 절곡된 제 4 연장부(Ea4)와, 상기 제 4 연장부(Ea4)와 상기 제 1 콘택판(126a-2)을 연결하는 제 5 연장부(Ea5)를 구비하거나, 제 1 전극부(126a-1)에서 제 1 게이트 전극(121a) 외측으로 연장된 제 6 연장부(Ea6)와, 상기 제 6 연장부(Ea6)에서 상기 제 1 데이터 라인(130a) 반대 방향으로 절곡된 제 7 연장부(Ea7)와, 상기 제 7 연장부(Ea7)와 상기 제 1 콘택판(126a-1)을 연결하는 제 8 연장부(Ea8)를 구비한다. 제 2 연결 라 인(126b-3)은 제 2 전극부(126b-1)에서 제 2 게이트 전극(121b) 외측으로 연장된 제 1 연장부(Eb1)와, 상기 제 1 연장부(Eb1)에서 상기 제 2 데이터 라인(130b) 반대 방향으로 절곡된 제 2 연장부(Eb2)와, 상기 제 2 연장부(Eb2)와 상기 제 2 콘택판(126b-2)을 연결하는 제 3 연장부(Eb3)를 구비하거나, 제 2 전극부(126b-1)에서 제 2 게이트 전극(121b) 외측으로 연장된 제 4 연장부(Eb4)와, 상기 제 4 연장부(Eb4)에서 상기 제 2 데이터 라인(130b) 반대 방향으로 절곡된 제 5 연장부(Eb5)와, 제 5 연장부(Eb5)에서 제 2 콘택판(126b-2) 방향으로 절곡된 제 6 연장부(Eb6)와, 상기 제 6 연장부(Eb6)에서 상기 제 2 데이터 라인(130b) 반대 반향으로 다시 한번 절곡된 제 7 연장부(Eb7)와, 상기 제 7 연장부(Eb7)와 상기 제 2 콘택판(126b-2)을 연결하는 제 8 연장부(Eb8)를 구비한다.
물론 이에 한정되지 않고, 상기 연장부의 개수는 이보다 많을 수도 있고, 적을 수도 있다. 즉, 예를 들어, 도 1에서, 제 1 연결 라인(126a-1)의 제 3 연장부(Ea3)을 직접 제 1 콘택판(126a-2)에 연결시켜 제 4 연장부(Ea4)와 제 5 연장부(Ea5)를 생략할 수도 있다. 이러한, 연장부의 개수는 개구율을 최대화할 수 있는 범위 내에서 선택되는 것이 바람직하다.
이는 도 5에 도시된 바와 같이 본 실시예의 표시 패널이 엇갈림 구동을 하기 때문에 일 화소 영역의 제 1 화소 전극(170a)의 하측에 제 1 콘택판(126a-2)이 위치하는 경우, 인접하는 다른 일 화소 영역의 제 1 화소 전극(170b)의 하측에 제 2 콘택판(126b-2)이 위치하기 때문이다.
여기서, 도 1 및 도 3에 도시된 바와 같이 제 1 연결 라인(126a-3)의 제 1 연장부(Ea1)와, 제 2 연결 라인(126b-3)의 제 1 연장부(Eb1)가 각기 제 1 및 제 2 데이터 라인(130a, 130b)에 가장 근접 배치되고, 나머지 연장부들은 이들 보다 더 이격되어 배치된다. 여기서, 도 1에 도시된 바와 같이 제 1 및 제 2 커플링 커패시터의 커패시턴스에 영향을 미치는 것은 제 1 및 제 2 데이터 라인(130a, 130b)에 대하여 수평하게 연장된 연장부들이다. 즉, 제 1 연결 라인(126a-3)의 제 1 연장부(Ea1), 제 3 연장부(Ea3) 및 제 5 연장부(Ea5)는 제 1 커플링 커패시터에 영향을 미치고, 제 2 연결 라인(126a-3)의 제 1 연장부(Eb1)와 제 3 연장부(Eb3)는 제 2 커플링 커패시터에 영향을 미친다. 물론 도 5에 도시된 바와 같이 제 1 연결 라인(126a-3)의 제 6 및 제 8 연장부(Ea6, Ea8)와, 제 2 연결 라인(126b-3)의 제 4, 제 6 및 제 8 연장부(Eb4, Eb6, Eb8)가 영향을 미칠 수도 있다.
여기서, 본 실시예에서는 도 1 및 도 5에 도시된 바와 같이 제 1 연결 라인(126a-3)의 제 1 연장부(Ea1)와, 제 2 연결 라인(126b-3)의 제 1 연장부(Eb1)의 연장 길이를 동일하게 하고, 이들의 연장 길이를 최소화 하는 것이 바람직하다. 이를 통해 제 1 및 제 2 커플링 커패시터의 커패시턴스를 작게 하면서도 그 크기 차이를 줄일 수 있다.
여기서, 도 7에 도시된 바와 같이 제 1 연장부(Ea1, Eb1)의 연장 길이(K1)는 제 1 연장부(Ea1, Eb1)에서 절곡 연장되는 제 2 연장부(Ea2, Eb2)와 제 1 및 제 2 소스 전극(125a, 125b) 간의 이격 거리(D1)가 박막 트랜지스터 반도체 제조 공정에서 허용하는 최소 선간 이격 거리를 유지할 수 있는 거리인 것이 바람직하다. 여기서, 최소 선간 이격 거리는 금속 패턴 공정에서 금속의 패터닝시 두 금속(예를 들어, 금속 라인) 간 쇼트가 발생되지 않을 최소 이격 거리를 지칭한다. 본 실시예에서는 상기 최소 선간 이격 거리가 4 내지 10㎛인 것이 바람직하다.
이때, 최소 선간 이격 거리는 제 1 및 제 2 게이트 전극(121a, 121b) 상측에서 인접 배치된 제 1 및 제 2 드레인 전극(126a, 126b)의 제 1 및 제 2 전극부(126a-1, 126b-1)와 제 1 및 제 2 소스 전극(125a, 125b) 사이의 이격 거리와 동일하다.
그리고, 본 실시예에서는 도 1에 도시된 바와 같이 제 1 연결 라인(126a-3)의 제 3 연장부(Ea3)를 상기 제 2 콘택판(126b-2)에 대해 최소 선간 이격 거리로 배치시킨다. 이를 통해 도 3 및 도 4에 도시된 바와 같이 제 1 데이터 라인(130a)과 제 3 연장부(Ea3)의 이격 거리(Ta2)를 제 1 데이터 라인(130a)과 제 1 연장부(Ea1)의 이격 거리(Ta1)보다 크게 한다. 또한, 도 3 및 도 4에 도시된 바와 같이 제 2 데이터 라인(130b)과 제 3 연장부(Eb3)의 이격 거리(Tb2)를 제 2 데이터 라인(130b)과 제 1 연장부(Eb1)의 이격 거리(Tb1) 보다 크게 한다.
이와 같이 본 실시예에서는 제 1 연결 라인(126a-3)의 제 1 연장부(Ea1)의 연장길이(K1)을 최소화하여 제 1 데이터 라인(130a)과 제 1 연장부(Ea1) 사이의 커패시턴스를 줄일 수 있고, 제 3 연장부(Ea3)와 제 1 데이터 라인(130a) 사이의 이격 거리를 최대화하여 제 1 데이터 라인(130a)과 제 3 연장부(Ea3) 사이의 커패시턴스를 줄일 수 있다. 또한, 제 2 연결 라인(126b-3)의 제 1 연장부(Eb1)의 연장 길이를 최소화하여 제 2 데이터 라인(130b)과 제 1 연장부(Eb1) 사이의 커패시턴스를 줄일 수 있다.
이때, 제 1 연결 라인(126a-3)의 제 1 연장부(Ea1)의 연장 길이와, 제 2 연결 라인(126b-3)의 제 1 연장부(Eb1)의 연장 길이가 같기 때문에 제 1 데이터 라인(130a)과 제 1 연장부(Ea1) 사이의 커패시턴스와, 제 2 데이터 라인(130b)과 제 1 연장부(Eb1) 사이의 커패시턴스는 오차 범위 내에서 동일하다. 여기서, 제 1 데이터 라인(130a)과 제 3 연장부(Ea3) 사이의 커패시턴스를 이격 거리에 반비례하기 때문에 이격 거리가 커질수록 커패시턴스가 작아지게 된다. 따라서, 제 1 데이터 라인(130a)과 제 3 연장부(Ea3) 사이의 커패시턴스는 제 1 데이터 라인(130a)과 제 1 연장부(Ea1) 사이의 커패시턴스 보다 상대적으로 작은 값을 갖게 된다. 그리고, 도 1에 도시된 바와 같이 제 1 연결 라인(126a-3)의 제 5 연장부(Ea5)는 제 1 데이터 라인(130a)로부터 가장 멀리 이격되어 있다. 따라서, 제 1 데이터 라인(130a)과 제 5 연장부(Ea5) 사이의 커패시턴스는 무시할 수 있는 수준이다.
상술한 바와 같이 본 실시예에서는 제 1 및 제 2 드레인 전극(126a 126b)의 일부를 수직하게 복수번 절곡시키되, 제 1 및 제2 소스 전극(125a, 125b)과 절곡된 일부 제 1 및 제 2 드레인 전극(126a, 126b) 사이가 최소 선간 이격 거리가 되도록 절곡시키고, 절곡된 제 1 및 제 2 드레인 전극(126a, 126b) 중 하나의 드레인 전극이 다른 하나의 드레인 전극과 최소 선간 이격 거리가 되도록 절곡시킨다. 이를 통해 일 화소 영역 내의 제 1 및 제 2 커플링 커패시턴스를 작게 하고, 커플링 커패시턴스의 편차를 줄일 수 있다. 또한, 인접 화소 영역 간의 커플링 커패시턴스 편차를 줄일 수 있다.
이를 통해 일 화소 영역 내의 제 1 및 제 2 화소 전극(170a, 170b)에 서로 다른 화소 신호로 충전시키고, 인접하는 화소 영역 간에 각기 다른 극성의 화소 신호를 충전시킬 경우, 발생할 수 있는 휘도 편차를 줄일 수 있다.
여기서, 본 실시예는 도 1 및 도 5에 도시된 바와 같이 하나의 화소 영역 내에 두개의 화소 전극(170a, 170b)이 마련되고, 이들 각각이 서로 다른 화소 신호로 충전된다. 제 1 및 제 2 박막 트랜지스터(120a, 120b) 각각은 게이트 라인(110)에 공급되는 신호에 응답하여 제 1 및 제 2 데이터 라인(130a, 130b)에 공급되는 제 1 및 제 2 화소 신호(계조 전압)를 제 1 및 제 2 화소 전극(170a, 170b) 중 어느 하나에 각기 공급한다. 이때, 본 실시예에서는 인접한 화소 영역 간의 제 1 및 제 2 화소 전극(170a, 170b)은 서로 반대되는 데이터 라인(130a, 130b)과 박막 트랜지스터(120a, 120b)를 통해 화소 신호를 제공 받는 것이 바람직하다. 즉, 도 5에 도시된 바와 같이 일 화소 영역의 제 1 화소 전극(170a)은 일 화소 영역 내의 제 1 박막 트랜지스터(120a)를 통해 일 화소 영역 양측에 위치한 두 데이터 라인 중 제 1 데이터 라인(130a)에 인가된 제 1 화소 신호를 제공받고, 제 2 화소 전극(170b)는 일 화소 영역 내의 제 2 박막 트랜지스터(120b)를 통해 일 화소 영역 양측에 위치한 두 데이터 라인 중 제 2 데이터 라인(130b)에 인가된 제 2 화소 신호를 제공 받는다. 그리고, 일 화소 영역과 인접한 다른 화소 영역의 제 1 화소 전극(170a)은 다른 화소 영역 내의 제 2 박막 트랜지스터(120b)를 통해 다른 화소 영역 양측에 위치한 두 데이터 라인 중 제 2 데이터 라인(130b)의 제 2 화소 신호가 충전되고, 제 2 화소 전극(170b)는 다른 화소 영역 내의 제 1 박막 트랜지스터(120a)를 통해 다른 화소 영역 양측에 위치한 두 데이터 라인 중 제 1 데이터 라인(130a)의 제 1 화소 신호가 충전된다.
이때, 상기 제 1 화소 신호로 고 계조의 신호를 사용하고, 제 2 화소 신호로 저 계조의 신호를 사용할 수 있다. 따라서, 제 1 및 제 2 박막 트랜지스터(120a, 120b)의 턴온시 일 화소 영역의 제 1 화소 전극(170a)에는 고계조의 신호 및 저 계조 신호중 하나의 신호가 인가되고, 제 2 화소 전극(170b)에는 나머지 하나의 신호가 인가될 수 있다. 또한, 일 화소 영역에 인접한 다른 화소 영역의 제 1 및 제 2 화소 전극(170a, 170b)에는 앞선 일 화소 영역의 제 1 및 제 2 화소 전극(170a, 170b)에 인가된 계조와 극성이 다른 신호가 인가될 수 있다. 즉, 엇갈림 구동을 할 수 있게 된다.
상술한 제 1 및 제 2 박막 트랜지스터(120a, 120b)와 제 1 및 제 2 데이터 라인(130a, 130b) 상에는 절연성 보호막(160)이 형성된다. 보호막(160)은 제 1 보호막(161)과 제 2 보호막(162)를 구비한다. 이때, 제 1 보호막(161)으로는 질화 실리콘 또는 산화 실리콘 등의 무기 절연막을 사용하고, 제 2 보호막(162)으로 저유전 유기막을 사용한다.
절연성 보호막(160)에는 제 1 드레인 전극(126a)의 제 1 전극판(126a-2)과 제 2 드레인 전극(126b)의 제 2 전극판(126b-2)의 일부를 각기 노출시키는 제 1 및 제 2 화소 콘택홀(150a, 150b)이 마련된다.
그리고, 상술한 제 1 및 제 2 화소 전극(170a, 170b)은 보호막(160) 상에 형성된다. 그리고, 제 1 화소 전극(170a)은 제 1 및 제 2 화소 콘택홀(150a, 150b) 중 어느 하나의 콘택홀을 통해 제 1 및 제 2 드레인 전극(126a, 126b)중 하나의 드 레인 전극에 접속되고, 제 2 화소 전극(170b)는 나머지 하나의 콘택홀을 통해 나머지 하나의 드레인 전극에 접속된다.
본 실시예에서는 게이트 라인(110)의 연장 방향과 동일 방향으로 연장되고, 화소 영역을 관통하는 유지 라인(140)을 포함한다. 그리고, 상기 유지 라인(140)에서 연장되어 상기 제 1 및 제 2 화소 전극(170a, 170b)과 그 일부가 중첩되는 제 1 및 제 2 커플링 돌기부(141, 142)를 구비한다. 이때, 커플링 돌기부(141, 142)는 일 단위 화소 영역 내의 좌우 커플링 캡을 일정하기 유지시키기 위해 제작된다. 즉, 일 화소 영역의 좌우에 배치된 자기 데이터 라인 커플링에 의해 제 1 및 제 2 화소 전극에 변화가 생기게 되고, 이로인해 크로스토크가 발생할 수 있다. 따라서, 본 실시예에서는 제 1 및 제 2 커플링 돌기부(141, 142)를 두어 이와 같은 좌우 커플링 캡을 일정하게 유지한다. 이때 도 1 및 도 5에 도시된 바와 같이 제 1 커플링 돌기부(141)의 돌출길이가 제 2 커플링 돌기부(142)의 돌출 길이가 더 긴 것이 효과적이다. 이때, 제 1 커플링 돌기부(141)는 제 1 데이터 라인(130a)에 인접 배치되고, 제 2 커플링 돌기부(142)는 제 2 데이터 라인(130b)에 인접 배치된다.
여기서, 상기 유지 라인(140)과 제 1 및 제 2 커플링 돌기부(141, 142)는 게이트 라인(110)과 동일 물질로 제작되고, 게이트 라인(110)과 동시에 패터닝 된다. 여기서, 유지 라인(140)은 공통 전압을 인가 받은 것이 효과적이다.
한편, 공통 전극 기판(2000)은 유리 등의 투명한 절연 물질로 이루어진 절연 기판(200)의 아래 면에 빛샘과 인접한 화소 영역들 사이의 광 간섭을 방지하기 위한 블랙 매트릭스(210)와, 적색, 녹색, 청색의 컬러 필터(220)가 형성되고, 컬러 필터(220) 위에는 유기 물질로 이루어진 오버코트막(230)이 형성되어 있다. 오버코트막(230) 위에는 ITO 또는 IZO 등의 투명한 도전 물질로 이루어진 공통 전극(240)이 형성되어 있다. 상기 공통 전극(240)에는 복수의 절개 패턴(241)이 마련된다. 본 실시예에서는 도 1에 도시된 바와 같이 제 1 및 제 2 화소 전극(170a, 170b)을 양분하는 위치에 복수개의 절개 패턴(241)이 마련된다. 상기 절개 패턴(241) 대신 돌기 패턴이 마련될 수 있다.
여기서, 상기의 제 1 및 제 2 화소 전극(170a, 170b)의 절개 패턴(171)과 공통 전극(240)의 절개 패턴(241)은 액정 분자를 분할 배향하는 도메인 규제수단으로 작용한다. 이러한 도메인 규제수단은 제 1 및 제 2 화소 전극(170a, 170b) 및 공통 전극(240) 중 적어도 어느 하나의 영역에 설치할 수 있다. 제 1 및 제 2 화소 전극(170a, 170b)과 공통 전극(240) 사이에는 제 1 및 제 2 서브 액정 커패시터가 마련된다. 이를 통해 일 화소 영역에 두개의 서브 액정 커패시터를 갖는 단위 화소를 제작할 수 있게 된다. 본 실시예의 표시 장치는 복수의 단위 화소가 매트릭스 배열되어 있다.
상기와 같은 박막 트랜지스터 기판(1000)과 공통 전극 기판(2000)을 결합하고 그 사이에 액정층을 구비하여 본 발명의 일 실시예에 따른 단위 화소 내에 제 1 및 제 2 서브 화소를 갖는 표시 장치의 기본 패널이 마련된다. 상기 표시 장치는 상부 및 하부 기판 사이에 네거티브 타입의 유전율 이방성(negative type dielectric constant anisotropy)을 갖는 액정을 구비하여 수직 배향시키는 것이 바람직하나, 특별히 이에 한정되는 것은 아니다. 그리고, 표시 장치는 이러한 기본 패널 양측에 도시되지 않은 편광판, 백라이트, 보상판 등의 요소들을 배치할 수 있다.
이러한 상술한 바와 같이 일 화소 영역에 제 1 및 제 2 서브 액정 커패시터를 갖는 복수의 단위 화소를 갖는 표시 장치의 동작을 살펴보면 다음과 같다.
단위 화소의 제 1 및 제 2 화소 전극(170a, 170b)에 각기 제 1 및 제 2 계조 전압을 인가하게 되면, 공통 전압(Vcom)이 인가된 공통 전극(240)과 제 1 및 제 2 화소 전극(170a, 170b) 사이에 전위차가 발생된다. 이러한 전위차에 의해 박막 트랜지스터 기판(1000)과 공통 전극 기판(2000) 사이에 위치하는 액정이 유전 이방성에 의해 회전하게 되며 도시하지 않은 광원으로부터 화소 전극(170a, 170b)을 경유하여 입사되는 광량을 조절하여 공통 전극 기판(2000) 쪽으로 투과시키게 된다. 공통 전극 기판(2000)으로 투과된 광은 공통 전극 기판(2000)에 마련된 컬러 필터(220)를 투과하게 되고, 이를 통해 목표로 하는 색상을 표시할 수 있게 된다.
하기에서는 박막 트랜지스터 기판(1000)의 제 1 및 제 2 화소 전극(170a, 170b)에 계조 신호를 인가함을 중심으로 표시 장치의 엇갈림 구동을 설명한다.
외부에서 제공된 게이트 턴온 전압은 복수의 게이트 라인(110)에 순차적으로 공급되고, 복수의 계조 전압은 복수의 제 1 및 제 2 데이터 라인(130a, 130b)에 공급된다. 게이트 턴온 전압이 인가된 게이트 라인(110)에 접속된 복수의 제 1 및 제 2 박막 트랜지스터(120a, 120b)가 턴온된다. 이를 통해 제 1 박막 트랜지스터(120a)에 접속된 제 1 데이터 라인(130a)의 제 1 계조 신호는 상기 제 1 박막 트랜지스터(120a)에 접속된 제 1 또는 제 2 화소 전극(170a, 170b)에 인가된다. 그리 고, 제 2 박막 트랜지스터(120b)에 접속된 제 2 데이터 라인(130b)의 제 2 계조 신호는 제 2 박막 트랜지스터(120b)에 접속된 제 1 또는 제 2 화소 전극(170a, 170b)에 인가된다.
이를 좀더 상세히 설명하면 다음과 같다. 먼저, 도 5에서는 인접하는 두개의 단위 화소 영역 패턴이 도시되어 있다. 도 5의 좌측에 배치된 화소 영역 패턴을 편의상 첫번째 화소 영역 패턴이라고 하고, 우측에 배치된 화소 영역 패턴을 두번째 화소 영역 패턴이라고 한다.
게이트 턴온 전압이 게이트 라인(110)에 인가되면 제 1 및 제 2 박막 트랜지스터(120a, 120b)들이 턴온된다. 이로 인해 첫번째 화소 영역 패턴의 제 1 및 제 2 화소 전극(170a, 170b)은 제 1 및 제 2 데이터 라인(130a, 130b)에 각기 전기적으로 연결된다. 두번째 화소 영역 패턴의 제 1 및 제 2 화소 전극(170a, 170b)은 제 2 및 제 1 데이터 라인(130b, 130a)에 각기 전기적으로 연결된다. 이와 같이 인접한 첫번째 및 두번째 화소 영역 패턴의 제 1 및 제 2 화소 전극(170a, 170b)은 제 1 및 제 2 데이터 라인(130a, 130b)에 각기 엇갈리게 전기적으로 연결된다.
이때, 표시 장치는 라인 반전 구동 즉, 인접하는 데이터 라인 간의 신호의 극성을 반대로 하는 구동을 한다. 표시 장치의 프레임 주파수가 60Hz 이상일 경우(예를 들어 120Hz)에는 데이터 라인의 로드가 커져 도트 반전 구동은 현실적으로 불가능하다. 그러나, 본 실시예에서는 상술한 바와 같이 인접한 화소 영역 내의 제 1 및 제 2 화소 전극(170a, 170b)과 제 1 및 제 2 데이터 라인(130a, 130b) 간의 접속 관계를 변경하여 도트 반전 효과를 얻을 수 있다. 이를 통해 세로줄 얼룩을 개선할 수 있다. 이는 도 6에 도시된 바와 같이 첫번째 게이트 라인(G1)에 게이트 턴온 전압이 인가되면 첫번째 게이트 라인(G1)에 접속된 복수의 박막 트랜지스터(120a, 120b)들이 턴온된다. 이를 통해 첫번째 제 1 데이터 라인(D1-a)의 양(+)의 제 1 계조 신호는 첫번째 화소 영역의 제 1 화소 전극(170a)에 인가되고, 첫번째 제 2 데이터 라인(D1-b)의 음(-)의 제 2 계조 신호는 첫번째 화소 영역의 제 2 화소 전극(170b)에 인가된다. 두번째 제 1 데이터 라인(D2-a)의 양(+)의 제 1 계조 신호는 두번째 화소 영역의 제 2 화소 전극(170b)에 인가되고, 두번째 제 2 데이터 라인(D2-b)의 음(-)의 신호는 두번째 화소 영역의 제 1 화소 전극(170a)에 인가된다. 세번째 제 1 데이터 라인(D3-a)의 양(+)의 제 1 계조 신호는 세번째 화소 영역의 제 1 화소 전극(170a)에 인가되고, 세번째 제 2 데이터 라인(D3-b)의 음(-)의 제 2 계조 신호는 세번째 화소 영역의 제 2 화소 전극(170b)에 인가된다.
이를 통해, 첫번째 화소 영역의 제 1 화소 전극(170a)은 양(+)의 전압으로 충전되고, 이와 인접한 두번째 화소 영역의 제 1 화소(170a)는 음(-)의 전압으로 충전된다. 그리고, 첫번째 화소 영역의 제 2 화소 전극(170b)은 음(-)의 전압으로 충전되고, 이와 인접한 두번째 화소 영역의 제 2 화소 전극(170b)은 양(+)의 전압으로 충전된다. 이와 같이 인접한 화소 영역의 각기 대응되는 화소 전극(170a, 170b)이 서로 다른 전압레벨의 계조 전압으로 충전되어 도트 반전 구동을 수행할 수 있게 된다. 이와 같은 도트 반전 구동을 통해 세로줄 얼룩 발생을 방지할 수 있다.
또한, 본 실시예에서는 상기 제 1 및 제 2 박막 트랜지스터(120a, 120b)가 동시에 턴온 및 턴오프 되기 때문에 1H 시간동안 상기 제 1 및 제 2 화소 전극(170a, 170b) 내에 제 1 및 제 2 계조 신호를 동시에 공급할 수 있다. 따라서, 프레임 주파수가 증가되더라고 제 1 및 제 2 화소 전극(170a, 170b)에 제 1 및 제 2 계조 신호로 차징시킬 충분한 시간을 확보할 수 있다.
상술한 바와 같이 본실시예는 인접 데이터 라인(130a, 130b)에 근접하는 드레인 전극(126a, 126b)의 길이가 최소화 되도록 절곡시켜 데이터 라인(130a, 130b)과 드레인 전극(126a, 126b) 사이의 커플링 커패시터의 커패시턴스를 최소화하고, 인접하는 화소 영역 간의 커플링 커패시터의 커패시턴스의 편차를 줄임으로 인해 엇갈림 구동시 발생할 수 있는 휘도 편차를 최소화할 수 있다.
도 9a는 비교예에 따른 표시 장치의 평균 휘도 편차를 나타낸 그래프이고, 도 9b는 일 실시예에 따른 표시 장치의 평균 휘도 편차를 나타낸 그래프이다.
여기서, 도 9a는 제 1 및 제 2 드레인 전극(126a, 126b)의 제 1 및 제 2 연결 라인(126a-3, 126b-3)을 절곡시키지 않거나 한번 절곡시킨 경우, 측정된 표시 장치의 평균 휘도 편차를 나타낸 그래프이다. 즉, 이는 제 1 및 제 2 연결 라인(126a-3, 126b-3) 각각이 제 1 및 제 2 드레인 전극(126a, 126b)의 제 1 및 제 2 전극부(126a-1, 126b-2)에서 연장되어 직접 제 1 및 제 2 콘택판(126a-2, 126b-2)에 접속되거나, 제 1 및 제 2 드레인 전극(126a, 126b)의 제 1 및 제 2 전극부(126a-1, 126b-2)에서 제 1 및 제 2 콘택판(126a-2, 126b-2) 인접 영역까지 연장된 후, 절곡되어 제 1 및 제 2 콘택판(126a-2, 126b-2)에 접속됨을 지칭한다. 그리고, 도 9b는 도 5에 도시된 바와 같이 제 1 및 제 2 드레인 전극(126a, 126b)의 제 1 및 제 2 연결 라인(126a-3, 126b-3)이 제 1 및 제 2 박막 트랜지스터(120a, 120b)의 제 1 및 제 2 게이트 전극(121a, 121b) 상측 영역에서 1차로 절곡된 다음 2차 또는 3차 이상 절곡되어 제 1 및 제 2 콘택판(126a-2, 126b-2)에 접속된 표시 장치의 평균 휘도 편차를 나타낸 그래프이다.
따라서, 도 9a의 그래프에서와 같이 비교예의 표시 장치는 제 1 및 제 2 데이터 라인(130a, 130b)과 제 1 및 제 2 연결 라인(126a-3, 126b-3) 사이의 커플링 커패시터가 크고, 각 단위 화소 마다 균일하지 않기 때문에 평균 휘도 편차가 큼게 나타남을 알 수 있다. 하지만, 도 8b의 그래프에서와 같이 본 발명의 일 실시예의 표시 장치는 제 1 및 제 2 데이터 라인(130a, 130b)과 제 1 및 제 2 연결 라인(126a-3, 126b-3) 사이의 커플링 커패시터가 작고, 각 단위 화소 마다 균일하기 때문에 평균 휘도 편차가 줄어듦을 알 수 있다.
본 발명을 첨부 도면과 전술된 바람직한 실시예를 참조하여 설명하였으나, 본 발명은 그에 한정되지 않으며, 후술되는 특허청구범위에 의해 한정된다. 따라서, 본 기술분야의 통상의 지식을 가진 자라면 후술되는 특허청구범위의 기술적 사상에서 벗어나지 않는 범위 내에서 본 발명을 다양하게 변형 및 수정할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면 개념도.
도 2는 도 1의 A-A선에 대해 자른 단면도.
도 3은 도 1의 B-B 선에 대해 자른 단면도.
도 4는 도 1의 C-C 선에 대해 자른 단면도.
도 5는 일 실시예에 따른 엇갈림 구동을 위한 박막 트랜지스터 기판의 평면 개념도.
도 6은 일 실시예에 따른 표시 장치의 엇갈림 구동을 설명하기 위한 개념도.
도 7은 일 실시예에 따른 박막 트랜지스터 영역의 평면 개념도.
도 8은 일 실시예의 변형예에 따른 박막 트랜지스터 기판의 평면 개념도.
도 9a는 비교예에 따른 표시 장치의 평균 휘도 편차를 나타낸 그래프.
도 9b는 일 실시예에 따른 표시 장치의 평균 휘도 편차를 나타낸 그래프.
<도면의 주요 부분에 대한 부호의 설명>
100, 200: 기판 110: 게이트 라인
120a, 120b: 박막 트랜지스터 126a, 126b: 드레인 전극
126a-1, 126b-1: 전극부 126a-2, 126b-2: 콘택판
126a-3, 126b-3: 연결 라인 130a, 130b: 데이터 라인
140: 유지 라인 141, 142: 커플링 돌기부
160: 보호막 170: 화소 전극
Claims (20)
- 복수의 게이트 라인과, 이와 교차하는 복수의 제 1 및 제 2 데이터 라인;상기 복수의 게이트 라인과 복수의 제 1 및 제 2 데이터 라인에 의해 정의된 복수의 단위 화소 영역에 각기 마련된 복수의 제 1 및 제 2 화소 전극;일 단위 화소 영역에 위치하여 제 1 게이트 단자가 게이트 라인에 접속되고, 제 1 소스 전극이 제 1 데이터 라인에 접속되고, 제 1 드레인 전극이 제 1 및 제 2 화소 전극 중 어느 하나의 화소 전극에 접속된 제 1 박막 트랜지스터; 및상기 일 단위 화소 영역에 위치하여 제 2 게이트 단자가 상기 게이트 라인에 접속되고, 제 2 소스 전극이 제 2 데이터 라인에 접속되고, 제 2 드레인 전극이 상기 제 1 및 제 2 화소 전극 중 나머지 하나의 화소 전극에 접속된 제 2 박막 트랜지스터를 포함하고,상기 제 1 드레인 전극과 상기 제 1 데이터 라인 사이의 제 1 커플링 커패시턴스와, 상기 제 2 드레인 전극과 상기 제 2 데이터 라인 사이의 제 2 커플링 커패시턴스의 차가 최대값 대비 50% 이하의 범위 내로 유지되도록 상기 제 1 및 제 2 드레인 전극을 복수번 절곡시키고,상기 제 1 및 제 2 드레인 전극 끝단 영역은 상기 제 1 및 제 2 소스 전극과 이격되고, 상기 제 1 및 제 2 드레인 전극 끝단 영역과 상기 제 1 및 제 2 소스 전극 사이의 이격 거리와, 상기 제 1 및 제 2 드레인 전극 끝단 영역에서 절곡된 상기 제 1 및 제 2 드레인 전극의 일부 영역과 상기 제 1 및 제 2 소스 전극 사이의 이격 거리가 동일한 박막 트랜지스터 기판.
- 청구항 1에 있어서,상기 제 1 커플링 커패시턴스와 상기 제 2 커플링 커패시턴스의 차가 5 내지 40%인 박막 트랜지스터 기판.
- 청구항 1에 있어서,상기 제 1 및 제 2 드레인 전극은 수직하게 절곡된 박막 트랜지스터 기판.
- 삭제
- 청구항 1에 있어서,상기 절곡된 제 1 및 제 2 드레인 전극들 간의 일부가 화소 중심 영역에서 상기 이격 거리를 유지하는 박막 트랜지스터 기판.
- 청구항 1에 있어서,상기 이격 거리는 제 1 및 제 2 소스 전극과 제 1 및 제 2 드레인 전극간에 쇼트가 발생되지 않을 선간 이격 거리이고, 상기 선간 이격 거리는 4 내지 10㎛인 박막 트랜지스터 기판.
- 청구항 1에 있어서,상기 제 1 드레인 전극은 상기 제 1 게이트 전극 상에 위치하여 상기 제 1 소스 전극에 인접 배치된 제 1 전극부와, 상기 제 1 및 제 2 화소 전극 중 하나의 화소 전극에 접속된 제 1 콘택판과, 상기 제 1 전극부와 상기 제 1 콘택판을 연결하는 제 1 연결 라인을 포함하고,상기 제 2 드레인 전극은 상기 제 2 게이트 전극 상에 위치하여 상기 제 2 소스 전극에 인접 배치된 제 2 전극부와, 상기 제 1 및 제 2 화소 전극 중 나머지 하나의 화소 전극에 접속된 제 2 콘택판과, 상기 제 2 전극부와 상기 제 2 콘택판을 연결하는 제 2 연결 라인을 포함하는 박막 트랜지스터 기판.
- 청구항 7에 있어서,하나의 단위 화소 영역의 상기 제 1 드레인 전극의 상기 제 1 콘택판은 상기 제 1 화소 전극에 접속되고, 상기 제 2 드레인 전극의 상기 제 2 콘택판은 상기 제 2 화소 전극에 접속되며,상기 하나의 단위 화소 영역과 인접한 다른 하나의 단위 화소 영역의 상기 제 1 드레인 전극의 상기 제 1 콘택판은 상기 제 2 화소 전극에 접속되고, 상기 제 2 드레인 전극의 상기 제 2 콘택판은 상기 제 1 화소 전극에 접속된 박막 트랜지스터 기판.
- 청구항 8에 있어서,상기 제 1 드레인 전극의 상기 제 1 콘택판은 상기 제 1 화소 전극에 접속되고, 상기 제 2 드레인 전극의 상기 제 2 콘택판은 상기 제 2 화소 전극에 접속 되는 경우,상기 제 1 연결 라인은 상기 제 1 전극부에서 상기 제 1 게이트 전극 외측으로 연장된 제 1-1 연장부와, 상기 제 1-1 연장부에서 상기 제 1 데이터 라인 반대 방향으로 절곡 연장된 제 1-2 연장부와, 상기 제 1-2 연장부에서 상기 제 1 콘택판 방향으로 절곡된 제 1-3 연장부와, 상기 제 1-3 연장부에서 상기 제 1 데이터 라인 반대 방향으로 절곡된 제 1-4 연장부와, 상기 제 1-4 연장부와 상기 제 1 콘택판을 연결하는 제 1-5 연장부를 구비하고,상기 제 2 연결 라인은 상기 제 2 전극부에서 상기 제 2 게이트 전극 외측으로 연장된 제 2-1 연장부와, 상기 제 2-1 연장부에서 상기 제 2 데이터 라인 반대 방향으로 절곡된 제 2-2 연장부와, 상기 제 2-2 연장부와 상기 제 2 콘택판을 연결하는 제 2-3 연장부를 구비하는 박막 트랜지스터 기판.
- 청구항 9에 있어서,상기 제 1-1 연장부와 상기 제 1 데이터 라인 사이의 이격 거리보다,상기 제 1-3 연장부와 상기 제 1 데이터 라인 사이의 이격 거리 그리고, 상기 제 1-5 연장부와 상기 제 1 데이터 라인 사이의 이격 거리가 더 크고,상기 제 1-1 연장부와 상기 제 1 데이터 라인 사이의 이격 거리와, 상기 제 2-1 연장부와 상기 제 2 데이터 라인 사이의 이격 거리가 오차 범위 내에서 동일한 박막 트랜지스터 기판.
- 청구항 8에 있어서,상기 제 1 드레인 전극의 상기 제 1 콘택판은 상기 제 2 화소 전극에 접속되고, 상기 제 2 드레인 전극의 상기 제 2 콘택판은 상기 제 1 화소 전극에 접속되는 경우,상기 제 1 연결 라인은 상기 제 1 전극부에서 상기 제 1 게이트 전극 외측으로 연장된 제 1-6 연장부와, 상기 제 1-6 연장부에서 상기 제 1 데이터 라인 반대 방향으로 절곡된 제 1-7 연장부와 상기 제 1-7 연장부와 상기 제 1 콘택판을 연결하는 제 1-8 연장부를 구비하고,상기 제 2 연결 라인은 상기 제 2 전극부에서 상기 제 2 게이트 전극 외측으로 연장된 상기 제 2-4 연장부와, 상기 2-4 연장부에서 상기 제 2 데이터 라인 반대 방향으로 절곡 연장된 제 2-5 연장부와, 상기 제 2-5 연장부에서 상기 제 2 콘택판 방향으로 절곡된 제 2-6 연장부와, 상기 제 2-6 연장부에서 상기 제 2 데이터 라인 반대 방향으로 절곡 연장된 제 2-7 연장부와 상기 제 2-7 연장부와 상기 제 2 콘택판을 연결하는 제 2-8 연장부를 구비하는 박막 트랜지스터 기판.
- 청구항 11에 있어서,상기 제 2-4 연장부와 상기 제 2 데이터 라인 사이의 이격 거리보다,상기 제 2-6 연장부와 상기 제 2 데이터 라인 사이의 이격 거리 그리고, 상 기 제 2-8 연장부와 상기 제 2 데이터 라인 사이의 이격 거리가 더 크고,상기 제 2-4 연장부와 상기 제 2 데이터 라인 사이의 이격 거리와, 상기 제 1-6 연장부와 상기 제 1 데이터 라인 사이의 이격 거리가 오차 범위 내에서 동일한 박막 트랜지스터 기판.
- 청구항 1에 있어서,상기 제 1 및 제 2 데이터 라인과, 상기 제 1 및 제 2 소스 전극 그리고, 상기 제 1 및 제 2 드레인 전극은 동일 물질로 제작되고, 동시에 패터닝 되는 박막 트랜지스터 기판.
- 청구항 1에 있어서,상기 단위 화소 영역을 관통하고, 상기 게이트 라인과 동일 방향으로 연장된 복수의 유지 라인과,상기 유지 라인에서 연장되고, 상기 제 1 및 제 2 화소 전극과 그 일부가 중첩되는 제 1 및 제 2 커플링 돌기부를 더 구비하고, 상기 제 1 커플링 돌기부는 상기 제 1 데이터 라인에 인접 배치되고, 상기 제 2 커플링 돌기는 상기 제 2 데이터 라인에 인접 배치되며, 상기 제 1 커플링 돌기부의 돌출 길이가 상기 제 2 커플링 돌기부의 돌출 길이보다 긴 박막 트랜지스터 기판.
- 매트릭스 배열되고, 제 1 화소 전극과 공통 전극을 구비하는 제 1 액정 커패시터와, 제 2 화소 전극과 상기 공통 전극을 구비하는 제 2 액정 커패시터를 포함하는 복수의 단위 화소;단위 화소 행 방향으로 연장된 복수의 게이트 라인;단위 화소 열 방향으로 연장되고, 일 단위 화소 열 양측에 각기 배치된 복수의 제 1 및 제 2 데이터 라인;상기 복수의 단위 화소 내에 각기 마련되고 제 1 소스 전극이 상기 제 1 데이터 라인에 접속되고, 제 1 드레인 전극이 상기 제 1 및 제 2 액정 커패시터 중 어느 하나의 액정 커패시터에 접속된 제 1 박막 트랜지스터; 및상기 복수의 단위 화소 내에 각기 마련되고 제 2 소스 전극이 상기 제 2 데이터 라인에 접속되고, 제 2 드레인 전극이 상기 제 1 및 제 2 액정 커패시터 중 나머지 하나의 액정 커패시터에 접속된 제 2 박막 트랜지스터를 포함하고,상기 제 1 드레인 전극과 상기 제 1 데이터 라인 사이의 제 1 커플링 커패시턴스와, 상기 제 2 드레인 전극과 상기 제 2 데이터 라인 사이의 제 2 커플링 커패시턴스의 차가 최대값 대비 50% 이하의 범위 내로 유지되도록 상기 제 1 및 제 2 드레인 전극을 복수번 절곡시키고,상기 제 1 및 제 2 드레인 전극 끝단 영역은 상기 제 1 및 제 2 소스 전극과 이격되고, 상기 제 1 및 제 2 드레인 전극 끝단 영역과 상기 제 1 및 제 2 소스 전극 사이의 이격 거리와, 상기 제 1 및 제 2 드레인 전극 끝단 영역에서 절곡된 상기 제 1 및 제 2 드레인 전극의 일부 영역과 상기 제 1 및 제 2 소스 전극 사이의 이격 거리가 동일한 표시 장치.
- 청구항 15에 있어서,상기 제 1 및 제 2 드레인 전극은 수직하게 절곡된 표시 장치.
- 삭제
- 청구항 15에 있어서,상기 이격 거리는 제 1 및 제 2 소스 전극과 제 1 및 제 2 드레인 전극간에 쇼트가 발생되지 않을 선간 이격 거리이고, 상기 선간 이격 거리는 4 내지 10㎛인 표시 장치.
- 청구항 15에 있어서,상기 제 1 드레인 전극은 상기 제 1 게이트 전극 상에 위치하여 상기 제 1 소스 전극에 인접 배치된 제 1 전극부와, 상기 제 1 및 제 2 화소 전극 중 하나의 화소 전극에 접속된 제 1 콘택판과, 상기 제 1 전극부와 상기 제 1 콘택판을 연결하는 제 1 연결 라인을 포함하고,상기 제 2 드레인 전극은 상기 제 2 게이트 전극 상에 위치하여 상기 제 2 소스 전극에 인접 배치된 제 2 전극부와, 상기 제 1 및 제 2 화소 전극 중 나머지 하나의 화소 전극에 접속된 제 2 콘택판과, 상기 제 2 전극부와 상기 제 2 콘택판을 연결하는 제 2 연결 라인을 포함하는 표시 장치.
- 청구항 19에 있어서,하나의 단위 화소의 상기 제 1 드레인 전극의 상기 제 1 콘택판은 상기 제 1 액정 커패시터에 접속되고, 상기 제 2 드레인 전극의 상기 제 2 콘택판은 상기 제 2 액정 커패시터에 접속되며,상기 하나의 단위 화소와 인접한 다른 하나의 단위 화소의 상기 제 1 드레인 전극의 상기 제 1 콘택판은 제 2 액정 커패시터에 접속되고, 상기 제 2 드레인 전극의 상기 제 2 콘택판은 제 1 액정 커패시터에 접속된 표시 장치.
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