TWI665496B - 畫素陣列基板 - Google Patents

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Abstract

一種畫素陣列基板，包含基底、第一掃描線、第一子畫素、第二掃描線、第二子畫素以及共用電極。基底具有第一區及第二區。第一區之長度小於第二區之長度。第二區之相對兩側對應於基底之相對兩側。第一區之至少一側不對應基底之相對兩側中的其中一側。第一掃描線位於第一區上。第一子畫素電性連接第一掃描線。第二掃描線位於第二區上。第二子畫素電性連接第二掃描線。共用電極位於基底上。共用電極與第一掃描線之垂直距離為V11。共用電極與第二掃描線之垂直距離為V2，V2＞V11。

Description

畫素陣列基板
本發明是有關於一種畫素陣列基板，且特別是有關於一種包含共用電極之畫素陣列基板。
目前，為了提升產品的設計感，顯示裝置中的畫素陣列基板往往會使用非矩形的異形（Free form）基底。為了配合異形基底的形狀，在這些異形基底上的顯示區中，部分的掃描線之長度會不同於其他掃描線之長度，這導致了畫素陣列基板中不同條掃描線上具有不相同的電容。顯示裝置容易因為不同條掃描線上具有不相同的電容而產生亮紋或閃爍，嚴重的影響了顯示裝置的顯示品質。因此，目前亟需一種可以解決前述問題的方法。
本發明的至少一實施例提供一種畫素陣列基板，能改善不同條掃描線上之電容分布不均的問題。
本發明的至少一實施例提供一種畫素陣列基板，包含基底、第一掃描線、第一子畫素、第二掃描線、第二子畫素以及共用電極。基底具有第一區及第二區。第一區之長度小於第二區之長度。第二區之相對兩側對應於基底之相對兩側。第一區之至少一側不對應基底之相對兩側中的其中一側。第一掃描線位於第一區上。第一子畫素電性連接第一掃描線。第二掃描線位於第二區上。第二子畫素電性連接第二掃描線。共用電極位於基底上。共用電極與第一掃描線之垂直距離為V11。共用電極與第二掃描線之垂直距離為V2，V2＞V11。
本發明的至少一實施例提供一種畫素陣列基板，包含基底、第一掃描線、多個第一子畫素、第二掃描線、多個第二子畫素以及共用電極。第一掃描線位於基底上。多個第一子畫素電性連接第一掃描線。第二掃描線位於基底上。多個第二子畫素電性連接第二掃描線。第二子畫素的數量大於第一子畫素的數量。共用電極位於基底上。共用電極與第一掃描線之垂直距離為V11。共用電極與第二掃描線之垂直距離為V2，V2＞V11。
本發明之目的之一為改善畫素陣列基板中不同條掃描線上之電容分布不均的問題。
本發明之目的之一為改善液晶顯示面板之畫素陣列基板中之電容分布不均的問題。
本發明之目的之一為改善液晶顯示面板之亮紋或閃爍的問題。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1是依照本發明的一實施例的一種畫素陣列基板的俯視示意圖，其中，圖1繪示了基底SB、第一掃描線SL1、第一子畫素PX1、第二掃描線SL2、第二子畫素PX2、第三掃描線SL3以及第三子畫素PX3，並省略繪示其他構件。圖2是圖1中區域X的局部放大圖。圖3A至圖3D是依照本發明的一實施例的一種液晶顯示面板的局部剖面示意圖。
請參考圖1、圖2與圖3A，沿圖2剖面線A-A’所繪製的局部剖面示意圖亦顯示於圖3A。畫素陣列基板10包含基底SB、第一掃描線SL1、第一子畫素PX1、第二掃描線SL2、第二子畫素PX2以及共用電極CE。在一些實施例中，畫素陣列基板10還包含第一資料線DL1、第二資料線DL2、第三掃描線SL3、第三子畫素PX3、絕緣層I1～I3、保護層PL1、保護層PL2、配向層AL1以及遮光層SM1～SM3。液晶顯示面板DP1包含畫素陣列基板10、間隔物PS、液晶層LC以及對向基板OS，間隔物PS及液晶層LC位於畫素陣列基板10以及對向基板OS之間。對向基板OS包含基底OB、黑色矩陣BM、濾光元件CF、覆蓋層OC以及配向層AL2。
請參照圖1，基底SB係為非矩形的異形，基底SB具有第一區R1及第二區R2。第一區R1之長度L1小於第二區R2之長度L2。第二區R2之相對兩側R2a、R2b對應於基底SB之相對兩側SBa、SBb。基底SB之相對兩側SBa、SBb舉例係為彼此平行，但不以此為限。第一區R1之至少一側R1b不對應基底SB之相對兩側中的其中一側SBb，第一區R1之一側R1a對應於基底SB之一側SBa，第一區R1之一側R1b舉例係不與基底SB之一側SBb平行且不彼此連接。在本實施例中，第一區R1之一側R1a與第二區R2之一側R2a連接，且構成基底SB之一側SBa。第一區R1之一側R1b與第二區R2之一側R2b分離。在本實施例中，第二區R2大致上為長方形且第一區R1大致上為梯形，且第一區R1的底邊連接第二區R2，但本發明不以此為限。在其他實施例中，基底SB也可以為其他形狀。
第一掃描線SL1位於基底SB的第一區R1上。同一列之多個第一子畫素PX1電性連接第一掃描線SL1。第二掃描線SL2位於基底SB的第二區R2上。另一列之多個第二子畫素PX2電性連接第二掃描線SL2。第三掃描線SL3位於基底SB的第一區R1上。再一列之多個第三子畫素PX3電性連接第三掃描線SL3。在本實施例中，第一掃描線SL1之長度小於第二掃描線SL2之長度，電性連接至第二掃描線SL2之第二子畫素PX2的數量大於電性連接至第一掃描線SL1之第一子畫素PX1的數量。在本實施例中，第三掃描線SL3之長度小於第一掃描線SL1之長度，電性連接至第一掃描線SL1之第一子畫素PX1的數量大於電性連接至第三掃描線SL3之第三子畫素PX3的數量。
請參考圖2與圖3A，第二子畫素PX2包括第二薄膜電晶體TFT2以及第二畫素電極PE2。第二薄膜電晶體TFT2位於基底SB上，且包括第二半導體通道層CH2、第二閘極G2、第二源極S2以及第二汲極D2。
第二半導體通道層CH2位於基底SB上。在本實施例中，第二半導體通道層CH2與基底SB之間還具有遮光層SM2，絕緣層I1位於第二半導體通道層CH2與遮光層SM2之間。遮光層SM2可以改善第二薄膜電晶體TFT2因為照光而產生漏電的問題。第二閘極G2重疊於第二半導體通道層CH2，且第二閘極G2與第二半導體通道層CH2之間具有絕緣層I2。第二閘極G2電性連接至第二掃描線SL2。第二源極S2以及第二汲極D2電性連接至第二半導體通道層CH2。絕緣層I3位於第二閘極G2以及第二掃描線SL2上，且厚度為0.6微米至0.9微米。第二源極S2以及第二汲極D2位於絕緣層I3上，且分別透過接觸洞H1、H2而電性連接至第二半導體通道層CH2，接觸洞H1、H2位於絕緣層I3、絕緣層I2中。第二源極S2電性連接至第一資料線DL1。保護層PL1位於第二源極S2、第二汲極D2以及絕緣層I3上，且厚度為1.8微米至2.2微米。保護層PL1覆蓋第二薄膜電晶體TFT2，保護層PL2覆蓋保護層PL1。第二畫素電極PE2透過接觸洞O1而電性連接至第二汲極D2。接觸洞O1位於保護層PL1與保護層PL2中。
第一子畫素PX1以及第三子畫素PX3具有與第二子畫素PX2類似的結構。
第一子畫素PX1包括第一薄膜電晶體TFT1以及第一畫素電極PE1。第一薄膜電晶體TFT1位於基底SB上，且包括第一半導體通道層CH1、第一閘極G1、第一源極S1以及第一汲極D1。
第一半導體通道層CH1位於基底SB上。在本實施例中，第一半導體通道層CH1與基底SB之間還具有遮光層SM1，絕緣層I1位於第一半導體通道層CH1與遮光層SM1之間。遮光層SM1可以改善第一薄膜電晶體TFT1因為照光而產生漏電的問題。第一閘極G1重疊於第一半導體通道層CH1，且第一閘極G1與第一半導體通道層CH1之間具有絕緣層I2。第一閘極G1電性連接至第一掃描線SL1。第一源極S1以及第一汲極D1電性連接至第一半導體通道層CH1。絕緣層I3位於第一閘極G1以及第一掃描線SL1上。第一源極S1以及第一汲極D1位於絕緣層I3上，且分別透過接觸洞H3、H4而電性連接至第一半導體通道層CH1，接觸洞H3、H4位於絕緣層I3、絕緣層I2中。第一源極S1電性連接至第一資料線DL1。第一畫素電極PE1電性連接至第一汲極D1。保護層PL1與保護層PL2覆蓋第一薄膜電晶體TFT1。第一畫素電極PE1透過接觸洞O2而電性連接至第一汲極D1。接觸洞O2位於保護層PL1與保護層PL2中。
第三子畫素PX3包括第三薄膜電晶體TFT3以及第三畫素電極PE3。第三薄膜電晶體TFT3位於基底SB上，且包括第三半導體通道層CH3、第三閘極G3、第三源極S3以及第三汲極D3。
第三半導體通道層CH3位於基底SB上。在本實施例中，第三半導體通道層CH3與基底SB之間還具有遮光層SM3，絕緣層I1位於第三半導體通道層CH3與遮光層SM3之間。遮光層SM3可以改善第三薄膜電晶體TFT3因為照光而產生漏電的問題。第三閘極G3重疊於第三半導體通道層CH3，且第三閘極G3與第三半導體通道層CH3之間具有絕緣層I2。第三閘極G3電性連接至第三掃描線SL3。第三源極S3以及第三汲極D3電性連接至第三半導體通道層CH3。絕緣層I3位於第三閘極G3以及第三掃描線SL3上。第三源極S3以及第三汲極D3位於絕緣層I3上，且分別透過接觸洞H5、H6而電性連接至第三半導體通道層CH3，接觸洞H5、H6位於絕緣層I3、絕緣層I2中。第三源極S3電性連接至第一資料線DL1。第三畫素電極PE3電性連接至第三汲極D3。保護層PL1與保護層PL2覆蓋第三薄膜電晶體TFT3。第三畫素電極PE3透過接觸洞O3而電性連接至第三汲極D3。接觸洞O3位於保護層PL1與保護層PL2中。
本發明並不特別限制第一薄膜電晶體TFT1、第二薄膜電晶體TFT2與第三薄膜電晶體TFT3電性連接至相同條資料線或不同條資料線。在本實施例中，位於同一行之第一子畫素PX1、第二子畫素PX2及第三子畫素PX3分別包含之第一薄膜電晶體TFT1、第二薄膜電晶體TFT2與第三薄膜電晶體TFT3，且例如係電性連接至第一資料線DL1。
共用電極CE位於基底SB上。共用電極CE位於保護層PL1與保護層PL2之間。共用電極CE重疊於第一畫素電極PE1、第二畫素電極PE2、第三畫素電極PE3、第一掃描線SL1、第二掃描線SL2以及第三掃描線SL3。在本實施例中，共用電極CE具有分別對應第一薄膜電晶體TFT1、第二薄膜電晶體TFT2與第三薄膜電晶體TFT3的開口X1、開口X2與開口X3分別用以設置接觸洞O2、接觸洞O1與接觸洞O3。
黑色矩陣BM位於基底OB上，且遮蔽第一掃描線SL1、第二掃描線SL2、第三掃描線SL3、第一資料線DL1、第二資料線DL2、第一薄膜電晶體TFT1、第二薄膜電晶體TFT2與第三薄膜電晶體TFT3，但本發明不以此為限。雖然在本實施例中是以黑色矩陣BM位於基底OB上為例，但本發明不以此為限。在其他實施例中，黑色矩陣BM位於基底SB上，並構成黑色矩陣於畫素陣列上（black matrix on array, BOA）之結構。
濾光元件CF位於黑色矩陣BM上，濾光元件CF例如包括紅色濾光圖案、綠色濾光圖案以及藍色濾光圖案。在一些實施例中，濾光元件CF還可以包括其他顏色的濾光圖案。在一些實施例中，黑色矩陣BM位於不同顏色的濾光圖案之間。在本實施例中，覆蓋層OC覆蓋濾光元件CF的表面，但本發明不以此為限。雖然在本實施例中是以濾光元件CF位於基底OB上為例，但本發明不以此為限。在其他實施例中，濾光元件CF位於基底SB上，並構成彩色濾光層於畫素陣列上（color filter on array, COA）之結構。
在本實施例中，配向層AL1與配向層AL2分別為位於基底SB與基底OB上。配向層AL1覆蓋第一畫素電極PE1、第二畫素電極PE2、第三畫素電極PE3。配向層AL2覆蓋覆蓋層OC。配向層AL1與配向層AL2的材料例如為聚合物，如：聚醯亞胺（PI, Polyimide），但本發明不以此為限。
在本實施例中，由於第三子畫素PX3的數量小於第一子畫素PX1的數量，且第一子畫素PX1的數量小於第二子畫素PX2的數量，多個第三子畫素PX3與第三掃描線SL3之間的總電容小於多個第一子畫素PX1與第一掃描線SL1之間的總電容，且多個第一子畫素PX1與第一掃描線SL1之間的總電容小於多個第二子畫素PX2與第二掃描線SL2之間的總電容。在本實施例中，藉由調整共用電極CE與第一掃描線SL1之間的電容以及共用電極CE與第三掃描線SL3之間的電容以補償多個第一子畫素PX1與第一掃描線SL1之間的總電容以及多個第三子畫素PX3與第三掃描線SL3之間的總電容不一致，使各個第一掃描線SL1、各個第二掃描線SL2以及各個第三掃描線SL3所在區域分別所產生之總電容彼此較為接近，藉此改善液晶顯示面板DP1因為畫素陣列基板10之電容分布不均而產生亮紋或閃爍的問題，詳細內容如后所述。
請同時參考圖1、圖2以及圖3B～3D，沿圖2剖面線B-B’所繪製的局部剖面示意圖亦顯示於圖3B，沿圖2剖面線C-C’所繪製的局部剖面示意圖亦顯示於圖3C，沿圖2剖面線D-D’所繪製的局部剖面示意圖亦顯示於圖3D。在本實施例中，藉由改變共用電極CE與第一掃描線SL1之垂直距離V11以及共用電極CE與第三掃描線SL3之垂直距離V31來調整第一掃描線SL1與第三掃描線SL3上之電容。在本實施例中，共用電極CE與第二掃描線SL2之垂直距離為V2，V2＞V11≧V31。
請參考圖3C，保護層PL1具有開孔OP1，開孔OP1重疊於第一掃描線SL1，其中部分共用電極CE填入開孔OP1，且共用電極CE與第一掃描線SL1之垂直距離V11係對應開孔OP1。請參考圖3D，保護層PL1具有開孔OP2，開孔OP2重疊於第三掃描線SL3，其中部分共用電極CE填入開孔OP2，且共用電極CE與第三掃描線SL3之垂直距離V31係對應開孔OP2。在本實施例中，開孔OP1與開孔OP2不貫穿保護層PL1，但本發明不以此為限。
在本實施例中，藉由調整開孔OP1與開孔OP2的垂直投影面積（垂直投影於基底SB上的面積）以調整第一掃描線SL1與第三掃描線SL3上之電容。開孔OP2的垂直投影面積大於或等於開孔OP1的垂直投影面積。在本實施例中，開孔OP2的垂直投影面積大於開孔OP1的垂直投影面積，故共用電極CE與第三掃描線SL3之間的電容會大於共用電極CE與第一掃描線SL1之間的電容，以補償多個第一子畫素PX1與第一掃描線SL1之間的總電容以及多個第三子畫素PX3與第三掃描線SL3之間的總電容不一致，使各個第一掃描線SL1、各個第二掃描線SL2以及各個第三掃描線SL3所在區域分別所產生之總電容彼此較為接近，藉此改善液晶顯示面板DP1因為畫素陣列基板10之電容分布不均而產生亮紋或閃爍的問題。
開孔OP1與開孔OP2的數量可以依照需求而進行調整，增加開孔OP1的數量能增加共用電極CE與第一掃描線SL1之間的電容，增加開孔OP2的數量能增加共用電極CE與第三掃描線SL3之間的電容。
圖4A至圖4B是依照本發明的一實施例的一種液晶顯示面板的局部剖面示意圖。在此必須說明的是，圖4A和圖4B的實施例沿用圖3B和圖3C的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，在此不贅述。
液晶顯示面板DP2的畫素陣列基板20與液晶顯示面板DP1的畫素陣列基板10之主要差異在於：在畫素陣列基板20中，絕緣層I3具有開口P1以及開口P2。
請參考圖4A和圖4B，絕緣層I3具有開口P1以及開口P2，開口P1以及開口P2不貫穿絕緣層I3。開孔OP1與開孔OP2貫穿保護層PL1，開口P1重疊於開孔OP1，開口P2重疊於開孔OP2，其中部分共用電極CE填入開口P1，且部分共用電極CE填入開口P2。
在一些實施例中，開孔OP1、開孔OP2、開口P1以及開口P2可以是以同樣的光罩所定義出來的，但本發明不以此為限。
藉由於絕緣層I3設置開口P1以及開口P2以進一步調整共用電極CE與第一掃描線SL1之間的電容以及共用電極CE與第三掃描線SL3之間的電容。
圖5A至圖5B是依照本發明的一實施例的一種液晶顯示面板的局部剖面示意圖。在此必須說明的是，圖5A和圖5B的實施例沿用圖4A和圖4B的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，在此不贅述。
液晶顯示面板DP3的畫素陣列基板30與液晶顯示面板DP2的畫素陣列基板20之主要差異在於：在畫素陣列基板30中，開口P1以及開口P2貫穿絕緣層I3。
請參考圖5A和圖5B，絕緣層I3具有開口P1以及開口P2，開口P1以及開口P2貫穿絕緣層I3。保護層PL1填入開口P1以及開口P2，且保護層PL1表面具有對應開口P1以及開口P2的凹槽U1以及凹槽U2。在一些實施例中，由於保護層PL1會共形於絕緣層I3的開口P1以及開口P2，因此，不需要對保護層PL1進行蝕刻製程即可於保護層PL1表面產生凹槽U1以及凹層U2。
藉由保護層PL1表面之凹槽U1以及凹槽U2以調整共用電極CE與第一掃描線SL1之間的電容以及共用電極CE與第三掃描線SL3之間的電容。
圖6是依照本發明的一實施例的一種畫素陣列基板的俯視示意圖。在此必須說明的是，圖6的實施例沿用圖1的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，在此不贅述。
圖6的畫素陣列基板40與圖1的畫素陣列基板10之主要差異在於：在畫素陣列基板40中，基底SB的第一區R1之相對兩側R1a、R1b不對應基底SB之相對兩側SBa、SBb。在本實施例中，第一區R1之相對兩側R1a、R1b與第二區R2之相對兩側R2a、R2b分離且不連接。
藉由調整共用電極CE與第一掃描線SL1之間的電容以及共用電極CE與第三掃描線SL3之間的電容以使第一掃描線SL1所在區域產生之總電容、第二掃描線SL2所在區域產生之總電容以及第三掃描線SL3所在區域產生之總電容較接近，藉此改善液晶顯示面板因為畫素陣列基板40之電容分布不均而產生亮紋或閃爍的問題。
圖7是依照本發明的一實施例的一種畫素陣列基板的俯視示意圖。圖8是圖7中區域Y的局部放大圖。圖9A至圖9C是依照本發明的一實施例的一種液晶顯示面板的局部剖面示意圖。在此必須說明的是，圖7至圖9C的實施例沿用圖1至圖2、圖3B至圖3D的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，在此不贅述。
沿圖8剖面線E-E’所繪製的局部剖面示意圖亦顯示於圖9A，沿圖8剖面線F-F’所繪製的局部剖面示意圖亦顯示於圖9B，沿圖8剖面線G-G’所繪製的局部剖面示意圖亦顯示於圖9C。圖7的畫素陣列基板50與圖1的畫素陣列基板10之主要差異在於：畫素陣列基板50的基底SB更具有第三區R3。第三區R3與第二區R2相連，且缺口C形成於第一區R1與第三區R3之間。
請參考圖7～圖9C，第三區R3之長度L3小於第二區R2之長度L2。第三區R3具有相對兩側R3a、R3b。第三區R3之至少一側R3a不對應基底SB之相對兩側中的其中一側SBa。在本實施例中，第三區R3之一側R3b與第二區R2之一側R2b連接，且構成基底SB之一側SBb。第三區R3之一側R3a與第二區R2之一側R2a分離。在本實施例中，第三區R3大致上為梯形，且第三區R3的底邊連接第二區R2，但本發明不以此為限。缺口C舉例係由第一區R1、第二區R2與第三區R3定義而成。
請同時參考圖3C至圖3D、圖9B至圖9C，液晶顯示面板DP4的畫素陣列基板50之位於第一區R1上之第一掃描線SL1與共用電極CE之垂直距離為V11。位於第一區R1上之第三掃描線SL3與共用電極CE之垂直距離為V31。第一掃描線SL1延伸於第三區R3上，且位於第三區R3上之第一掃描線SL1與共用電極CE之垂直距離為V13。第三掃描線SL3延伸於第三區R3上，且位於第三區R3上之第三掃描線SL3與共用電極CE之垂直距離為V33。
在本實施例中，第三區R3上之保護層PL1具有開孔OP3，開孔OP3重疊於第一掃描線SL1，其中部分共用電極CE填入開孔OP3，且第三區R3上之共用電極CE與第一掃描線SL1之垂直距離V13係對應開孔OP3。在本實施例中，第三區R3上之保護層PL1具有開孔OP4，開孔OP4重疊於第三掃描線SL3，其中部分共用電極CE填入開孔OP4，且第三區R3上之共用電極CE與第三掃描線SL3之垂直距離V33係對應開孔OP4。
在本實施例中，如圖7所示，第一掃描線SL1及第三掃描線SL3係從第一區R1朝第三區R3延伸，且沿著缺口C的至少一部份輪廓作彎折變化設計。在一些實施例中，第一區R1相較於第三區R3更靠近第一掃描線SL1以及第三掃描線SL3的訊號源（或驅動電路）。換句話說，第一掃描線SL1、第三掃描線SL3的訊號會先經過第一區R1，之後才抵達第三區R3，但本發明不以此為限。
在靠近訊號源的第一區R1上，第一掃描線SL1以及第三掃描線SL3之訊號（例如是電壓）的衰減幅度約與第二掃描線SL2鄰近於第一區R1之部分的訊號衰減幅度相同。
第一掃描線SL1以及第三掃描線SL3在鄰近第一區R1與第三區R3之間的缺口C的位置沒有與第一子畫素PX1以及第三子畫素PX3連接，而第二掃描線SL2在鄰近缺口C的位置有與第二子畫素PX2連接，因此，在訊號傳遞至鄰近缺口C處並進入第三區R3之後，第一掃描線SL1以及第三掃描線SL3之訊號（例如是電壓）的衰減幅度會明顯小於第二掃描線SL2鄰近於第三區R3之部分的訊號衰減幅度。換句話說，訊號傳入第二掃描線SL2鄰近於第三區R3之部分時，由於經過了較多的第二子畫素PX2，因此訊號衰減幅度會比第一掃描線SL1以及第三掃描線SL3明顯。
藉由縮小第三區R3上之第一掃描線SL1與共用電極CE之垂直距離V13以及第三掃描線SL3與共用電極CE之垂直距離為V33，以解決由於訊號衰減差異所導致的亮紋問題。在較佳的實施例中，V11≧V13。在較佳的實施例中，V31≧V33。
圖10是依照本發明的一實施例的一種畫素陣列基板的俯視示意圖。在此必須說明的是，圖10的實施例沿用圖7的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，在此不贅述。
圖10的畫素陣列基板60與圖7的畫素陣列基板40之主要差異在於：畫素陣列基板60的基底SB更具有第四區R4。第四區R4相連於第一區R1以及第三區R3。
在本實施例中，缺口C位於基底SB中且為封閉輪廓之孔洞，第四區R4與第二區R2分別位於缺口C兩側，且第一區R1與第三區R3分別位於缺口C另外兩側。缺口C舉例係由第一區R1至第四區R4定義而成。
第四區R4具有相對兩側R4a、R4b。第四區R4之相對兩側R4a、R4b分別對應基底SB之相對兩側SBa、SBb。
在本實施例中，畫素陣列基板60更包括第四掃描線SL4以及電性連接第四掃描線SL4的多個第四子畫素PX4，但本發明不以此為限。第四子畫素PX4與第二子畫素PX2有類似的結構，因此不再贅述。
在本實施例中，第四子畫素PX4的數量等於第二子畫素PX2的數量，但本發明不以此為限。
綜上所述，本發明之至少一實施例係藉由調整共用電極與不同掃描線之間的電容以補償多個子畫素與各個掃描線之間的總電容不一致，使得各掃描線所在區域產生之總電容彼此較為接近，藉此改善液晶顯示面板因為畫素陣列基板之電容分布不均而產生亮紋或閃爍的問題。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10、20、30、40、50、60‧‧‧畫素陣列基板
AL1、AL2‧‧‧配向層
BM‧‧‧黑色矩陣
C‧‧‧缺口
CE‧‧‧共用電極
CF‧‧‧濾光元件
CH1‧‧‧第一半導體通道層
CH2‧‧‧第二半導體通道層
CH3‧‧‧第三半導體通道層
D1‧‧‧第一汲極
D2‧‧‧第二汲極
D3‧‧‧第三汲極
DL1‧‧‧第一資料線
DL2‧‧‧第二資料線
DP1、DP2、DP3、DP4‧‧‧液晶顯示面板
G1‧‧‧第一閘極
G2‧‧‧第二閘極
G3‧‧‧第三閘極
H1、H2、H3、H4、H5、H6、O1、O2、O3‧‧‧接觸洞
L1、L2‧‧‧長度
LC‧‧‧液晶層
I1～I3‧‧‧絕緣層
OB‧‧‧基底
OC‧‧‧覆蓋層
OP1、OP2、OP3、OP4‧‧‧開孔
OS‧‧‧對向基板
P1、P2、X1、X2、X3‧‧‧開口
PE1‧‧‧第一畫素電極
PE2‧‧‧第二畫素電極
PE3‧‧‧第三畫素電極
PL1、PL2‧‧‧保護層
PX1‧‧‧第一子畫素
PX2‧‧‧第二子畫素
PX3‧‧‧第三子畫素
PX4‧‧‧第四子畫素
R1‧‧‧第一區
R2‧‧‧第二區
R3‧‧‧第三區
R4‧‧‧第四區
R1a、R1b、R2a、R2b、R3a、R3b、R4a、R4b、SBa、SBb‧‧‧側
S1‧‧‧第一源極
S2‧‧‧第二源極
S3‧‧‧第三源極
SB‧‧‧基底
SL1‧‧‧第一掃描線
SL2‧‧‧第二掃描線
SL3‧‧‧第三掃描線
SL4‧‧‧第四掃描線
SM1～SM3‧‧‧遮光層
TFT1‧‧‧第一薄膜電晶體
TFT2‧‧‧第二薄膜電晶體
TFT3‧‧‧第三薄膜電晶體
U1、U2‧‧‧凹槽
V11、V13、V2、V31、V33‧‧‧垂直距離
X、Y‧‧‧區域
A-A’、B-B’、C-C’、D-D’、E-E’、F-F’、G-G’‧‧‧剖面線
圖1是依照本發明的一實施例的一種畫素陣列基板的俯視示意圖。 圖2是圖1中區域X的局部放大圖。 圖3A至圖3D是依照本發明的一實施例的一種液晶顯示面板的局部剖面示意圖。 圖4A至圖4B是依照本發明的一實施例的一種液晶顯示面板的局部剖面示意圖。 圖5A至圖5B是依照本發明的一實施例的一種液晶顯示面板的局部剖面示意圖。 圖6是依照本發明的一實施例的一種畫素陣列基板的俯視示意圖。 圖7是依照本發明的一實施例的一種畫素陣列基板的俯視示意圖。 圖8是圖7中區域Y的局部放大圖。 圖9A至圖9C是依照本發明的一實施例的一種液晶顯示面板的局部剖面示意圖。 圖10是依照本發明的一實施例的一種畫素陣列基板的俯視示意圖。

Claims (16)

  1. 一種畫素陣列基板，包含：一基底，具有一第一區及一第二區，其中該第一區之長度小於該第二區之長度，該第二區之相對兩側對應於該基底之相對兩側，該第一區之至少一側不對應該基底之該相對兩側中的其中一側；一第一掃描線，位於該第一區上；一第一子畫素，電性連接該第一掃描線；一第二掃描線，位於該第二區上；一第二子畫素，電性連接該第二掃描線；一共用電極，位於該基底上，其中該共用電極與該第一掃描線之一垂直距離為V11，該共用電極與該第二掃描線之一垂直距離為V2，V2>V11；一絕緣層，位於該第一掃描線以及該第二掃描線上；以及一保護層，位於該絕緣層上，其中該保護層具有一開孔，該開孔重疊於該第一掃描線，其中部分該共用電極填入該開孔，且該共用電極與該第一掃描線之該垂直距離係對應該開孔。
  2. 如申請專利範圍第1項所述的畫素陣列基板，其中該絕緣層厚度為0.6微米至0.9微米，且該保護層厚度為1.8微米至2.2微米。
  3. 如申請專利範圍第2項所述的畫素陣列基板，其中該絕緣層具有一開口，該開口不貫穿該絕緣層，且該開口重疊於該開孔，其中部分該共用電極填入該開口。
  4. 如申請專利範圍第1項所述的畫素陣列基板，其中該基底更具有一第三區，該第三區與該第二區相連，且一缺口位於該第一區與該第三區之間。
  5. 如申請專利範圍第4項所述的畫素陣列基板，其中該第一掃描線延伸於該第三區上，且位於該第三區上之該第一掃描線與該共用電極之一垂直距離為V13。
  6. 如申請專利範圍第5項所述的畫素陣列基板，其中V11=V13。
  7. 如申請專利範圍第5項所述的畫素陣列基板，其中V11>V13。
  8. 一種畫素陣列基板，包含：一基底；一第一掃描線，位於該基底上；多個第一子畫素，電性連接該第一掃描線；一第二掃描線，位於該基底上；多個第二子畫素，電性連接該第二掃描線，其中該些第二子畫素的數量大於該些第一子畫素的數量；一共用電極，位於該基底上，其中該共用電極與該第一掃描線之一垂直距離為V11，該共用電極與該第二掃描線之一垂直距離為V2，V2>V11；一絕緣層，位於該第一掃描線以及該第二掃描線上；以及一保護層，位於該絕緣層上，其中該保護層具有一第一開孔，該第一開孔重疊於該第一掃描線，其中部分該共用電極填入該第一開孔，該共用電極與該第一掃描線之該垂直距離對應該第一開孔。
  9. 如申請專利範圍第8項所述的畫素陣列基板，更包括：一第三掃描線，位於該基底上；多個第三子畫素，電性連接該第三掃描線，其中該些第一子畫素的數量大於該些第三子畫素的數量，該共用電極與該第三掃描線之一垂直距離為V31。
  10. 如申請專利範圍第9項所述的畫素陣列基板，其中V2>V11>V31。
  11. 如申請專利範圍第9項所述的畫素陣列基板，其中V2>V11=V31。
  12. 如申請專利範圍第9項所述的畫素陣列基板，其中該絕緣層位於該第三掃描線上，且厚度為0.6微米至0.9微米，且該保護層厚度為1.8微米至2.2微米。
  13. 如申請專利範圍第12項所述的畫素陣列基板，其中該保護層具有一第二開孔，該第二開孔重疊於該第三掃描線，其中部分該共用電極填入該第二開孔，該共用電極與該第三掃描線之該垂直距離對應該第二開孔。
  14. 如申請專利範圍第13項所述的畫素陣列基板，其中該絕緣層具有一第一開口以及一第二開口，該第一開口以及該第二開口不貫穿該絕緣層，且該第一開口重疊於該第一開孔，該第二開口重疊於該第二開孔，其中部分該共用電極填入該第一開口，且部分該共用電極填入該第二開口。
  15. 如申請專利範圍第13項所述的畫素陣列基板，其中該第二開孔的垂直投影面積大於該第一開孔的垂直投影面積。
  16. 如申請專利範圍第13項所述的畫素陣列基板，其中該第二開孔的垂直投影面積等於該第一開孔的垂直投影面積。
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