TWM559507U - 畫素陣列基板 - Google Patents

Abstract

一種畫素陣列基板包括基板、多條第一訊號線、多條第二訊號線、多條第三訊號線、第一絕緣層、第二絕緣層以及畫素陣列。基板具有顯示區與周邊區。第一訊號線、第二訊號線以及第三訊號線自周邊區上延伸至顯示區上，其中以基板的一表面為基準面，第一訊號線、第二訊號線以及第三訊號線位於不同之水平高度，且顯示區上之第一訊號線的延伸方向交錯於第二訊號線的延伸方向以及第三訊號線的延伸方向。第一絕緣層位於第一訊號線與第二訊號線之間。第二絕緣層位於第二訊號線與第三訊號線之間。畫素陣列位於顯示區。

Description

畫素陣列基板

本新型創作是有關於一種畫素陣列基板，特別是一種具有多層線路的畫素陣列基板。

為了因應顯示裝置的市場需求與競爭，面板技術需求主流走向高畫質、窄(無)邊框及高可靠性等，並且為了裝置外觀或顯示需求，對於非矩形面板的需求也越來越高，如智慧手錶、智慧按鈕、汽車儀表板以及汽車後照鏡等。所述非矩形面板與常見的矩形面板的差異，在於形狀上的不同，非矩型面板可以如圓形、橢圓形、梯形、菱形或三角形等形狀，種類繁多，視覺效果美觀。

但是非矩型面板為對應機構使顯示裝置外形能有良好的外觀目視效果，常會壓縮其周邊區，且其外引腳接合區（outer lead bonding , OLB）受制於顯示裝置外形亦受壓縮，而較矩型面板為狹窄，需選用較小的晶片（integrated circuits ,IC），當IC輸出區寬度縮減時將會限制如資料線（data line）、掃描線（scan line）或觸控線（touch line）等訊號線在如線距、線寬等的設計值，使製程可行性低下，甚至無製程可行性，導致非矩形面板設計與製程上皆相當困難。

於非矩形面板畫素陣列基板的開發中，受制於面板形狀與市場需求，面板周邊區、OLB區與IC大小常非常規設計，影響其線路佈局常有線路與線路之間的間隙不夠，容易產生短路的問題，另外，當線路間距狹窄時會產生耦合電容及電阻電容，該些電容會影響顯示面板之顯示品質。因此，如何提供一種能解決前述問題的畫素陣列基板設計，為所屬技術領域的重大課題。

本新型創作提出一種三層線路設計的畫素陣列基板，可有效縮短走線間距，減少耦合電容產生，並能使各層走線的電阻電容（RC）特性均勻，並符合製程可行性的要求。

本新型創作的畫素陣列基板包括基板、多條第一訊號線、多條第二訊號線、多條第三訊號線、第一絕緣層、第二絕緣層以及畫素陣列。基板具有顯示區與周邊區。第一訊號線、第二訊號線以及第三訊號線自周邊區上延伸至顯示區上，其中以基板的一表面為基準面，第一訊號線、第二訊號線以及第三訊號線位於不同之水平高度，且顯示區上之第一訊號線的延伸方向交錯於第二訊號線的延伸方向以及第三訊號線的延伸方向。第一絕緣層位於第一訊號線與第二訊號線之間。第二絕緣層位於第二訊號線與第三訊號線之間。畫素陣列位於顯示區。

基於上述，在本新型創作一實施例的畫素陣列基板中，以基板的一表面為基準面，將第一訊號線、第二訊號線與第三訊號線以不同之水平高度進行設置，可避免走線交疊產生過大的耦合電容，或者是走線間的耦合電容不均，造成的驅動異常。

為讓本新型創作的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1A、圖1B為本新型創作一實施例之畫素陣列基板的上視示意圖，其中圖1A省略繪示了畫素陣列PA、第一訊號線X _n-3～X _n、第二訊號線Y _m-3～Y _m以及第三訊號線Z _l-3～Z _l。

請參照圖1A，畫素陣列基板10包括基板100以及驅動電路110，驅動電路110可以是直接形成於基板上的閘極驅動電路（Gate on Array，GOA）或是連接到基板100的其他軟性電路板（如其他晶片）或是其他類型的驅動電路。基板100具有顯示區AA與周邊區BD。在本實施例中，驅動電路110位於基板100的周邊區BD上，但本創作不以此為限。在一些實施例中，驅動電路110可以是連接到基板100的其他軟性電路板。基板100的形狀非矩形，換言之，基板100的輪廓可呈非矩形。舉例而言，基板100的輪廓可呈六角形、橢圓形、圓形、弓形、三角形、梯形或其他幾何形狀。在一些實施例中，基板100可為透光基板或不透光/反射基板。透光基板的材質可為玻璃、石英、有機聚合物或其他適當的材料。不透光/反射基板的材質可為導電材料、晶圓、陶瓷或其它適當的材料，但本新型創作不以此為限。

圖1B為本新型創作一實施例之畫素陣列基板的上視示意圖，例如是圖1A之畫素陣列基板10的局部上視示意圖。

請參照圖1B，畫素陣列基板10包括畫素陣列PA、第一訊號線X _n-3～X _n（下文簡化成元件標號X）、第二訊號線Y _m-3～Y _m（下文簡化成元件標號Y）以及第三訊號線Z _l-3～Z _l（下文簡化成元件標號Z）。

畫素陣列PA位於顯示區AA上。畫素陣列PA中包括多個主動元件T以及多個畫素電極E。主動元件T配置於基板100上。畫素電極E與主動元件T電性連接。主動元件T例如為薄膜電晶體。所述薄膜電晶體具有閘極、與閘極重疊的通道以及分別與通道之兩側電性連接的源極與汲極，在本實施例中，閘極可位於通道下方。換言之，所述薄膜電晶體可為底部閘極型薄膜電晶體（bottom gate TFT）。然而，本新型創作不限於此，在其他實施例中，主動元件T也可為頂部閘極型薄膜電晶體（top gate TFT）或其他適當型式的主動元件。

在一些實施例中，主動元件T電性連接至畫素電極E，其功能例如可以操控液晶（未繪出）的轉向，但本創作不以此為限。在一些實施例中，主動元件T可以電性連接至發光二極體或其他發光元件。

第一訊號線X、第二訊號線Y以及第三訊號線Z自基板100的周邊區BD上延伸至基板100的顯示區AA上，且電性連接至周邊區BD上的驅動電路110。顯示區AA上之第一訊號線X的延伸方向交錯於第二訊號線Y的延伸方向以及第三訊號線Z的延伸方向。以基板的一表面為基準面，第一訊號線X、第二訊號線Y以及第三訊號線Z位於不同之水平高度，因此，雖然在圖1B的上視圖中，部分的第一訊號線X、第二訊號線Y以及第三訊號線Z互相重疊，但實際上第一訊號線X、第二訊號線Y以及第三訊號線Z並未互相接觸。

在一實施例中，存在有n條第一訊號線X，m條第二訊號線Y以及l條第三訊號線Z。第一訊號線X、第二訊號線Y以及第三訊號線Z電性連接至畫素陣列PA。舉例來說，第一訊號線X連接於主動元件T的閘極，第二訊號線Y以及第三訊號線Z連接於對應之主動元件T的源極，但本新型創作不以此為限。

在本實施例中，第一訊號線X為掃描線，且第二訊號線Y與第三訊號線Z為資料線，但本創作不以此為限。在其他實施例中，第一訊號線X為資料線，且第二訊號線Y與第三訊號線Z為掃描線。基於導電性的考量，第一訊號線X、第二訊號線Y與第三訊號線Z的材質並無限制，一般是使用純金屬或合金材料，但本新型創作不限於此，根據其他實施例，第一訊號線X、第二訊號線Y與第三訊號線Z也可以使用其他導電材料，例如：金屬材料的氮化物、金屬材料的氧化物、金屬材料的氮氧化物或是金屬材料或其它導電材料的堆疊層。

圖2A為本新型創作一實施例之畫素陣列基板20的局部的上視示意圖。圖2B為本新型創作一實施例之畫素陣列基板20的剖面示意圖。在此必須說明的是，圖2A和圖2B的實施例沿用圖1A和圖1B的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，在此不贅述。

請參照圖2A和圖2B，圖2B例如對應於圖2A的剖線A-A，基板100上包含第一絕緣層120、第二絕緣層130與保護層140。第一絕緣層120位於第一訊號線X與第二訊號線Y之間，第二絕緣層130位於第二訊號線Y與第三訊號線Z之間。在本實施例中，第一訊號線X位於第一絕緣層120與基板100之間，第二訊號線Y位於第一絕緣層120與第二絕緣層130之間，第三訊號線Z位於第二絕緣層130與保護層140之間，但本新型創作不以此為限。第一絕緣層120、第二絕緣層130的材料可為無機材料（例如：氧化矽、氮化矽、氮氧化矽或上述至少二種材料的堆疊層）、有機材料或上述材料之組合。

在本實施例中，第一訊號線X具有寬度M1，第二訊號線Y具有寬度M2，第三訊號線Z具有寬度M3。第一訊號線X的寬度M1、第二訊號線Y的寬度M2以及第三訊號線Z的寬度M3分別可視為第一訊號線X、第二訊號線Y以及第三訊號線Z投影於基板100上的寬度（平行方向D投影於基板100上的寬度）。在本實施例中，寬度M1、寬度M2以及寬度M3實質上相同，但本創作不以此為限。

在本實施例中，部分第一訊號線X中的至少一條與部分第二訊號線Y中的至少一條在垂直於基板100的方向D上具有第一重疊區O1。部分第二訊號線Y中的至少一條與部分第三訊號線Z中的至少一條在垂直於基板100的方向D上具有第二重疊區O2。部分第一訊號線X中的至少一條與部分第三訊號線Z中的至少一條在垂直於基板100的方向D上具有第三重疊區O3，且第三重疊區O3在垂直於基板100的方向D上不與第二訊號線Y重疊。在一實施例中，第一重疊區O1的寬度W1實質上等於第三重疊區O3的寬度W3，第二重疊區O2的寬度W2實質上等於第三重疊區O3的寬度W3。在三層訊號線重疊的區域中，相鄰之兩層訊號線在絕緣層間耦合的面積大小實質上相同，因此，能改善訊號線耦合電容不均的問題，但本新型創作不以此為限。

在圖2B中，相鄰的第一訊號線X之間具有間距G1，相鄰的第二訊號線Y之間具有間距G2，相鄰的第三訊號線Z之間具有間距G3，且間距G1、間距G2與間距G3實質上相同，但本新型創作不以此為限。本實施方式藉由使用三層導電層進行訊號線的線路佈局，於空間上做有效的設計，有利於在狹窄的佈局空間進行線路佈局，並且具有製程可行性。

圖3為本新型創作一實施例之畫素陣列基板的剖面示意圖。在此必須說明的是，圖3的實施例沿用圖2B的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，在此不贅述。

請參考圖3，圖3之實施例與圖2B之實施例的差異在於：圖3之畫素陣列基板30的第一絕緣層120以及第二絕緣層130進行過進一步的平坦化處理，第一絕緣層120以及第二絕緣層130的表面起伏程度較低。

在圖2B的實施例中，部份第二訊號線Y除了覆蓋第一訊號線X的頂面之外，還覆蓋了第一訊號線X的部分側面，且部份第三訊號線Z除了覆蓋第二訊號線Y的頂面之外，還覆蓋了第二訊號線Y的部分側面。在圖3的實施例中，第二訊號線Y不會覆蓋到第一訊號線X的側面，且第三訊號線Z不會覆蓋到第二訊號線Y的側面。

在圖2B的實施例與圖3的實施例中，藉由相鄰層訊號線兩兩交疊在非矩形面板周邊區上，能在維持訊號線間的耦合電容穩定的同時有效利用佈局空間。

圖4為本新型創作一實施例之畫素陣列基板50的剖面示意圖。在此必須說明的是，圖4的實施例沿用圖2A和圖2B的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，在此不贅述。

請參照圖4，第一訊號線X的寬度M1、第二訊號線Y的寬度M2以及第三訊號線Z的寬度M3分別可視為第一訊號線X、第二訊號線Y以及第三訊號線Z投影於基板100上的寬度（平行方向D投影於基板100上的寬度）。部分第一訊號線X與部分第二訊號線Y在垂直於基板100的方向D上具有第一重疊區O1，部分第二訊號線Y與部分第三訊號線Z在垂直於基板100的方向D上具有第二重疊區O2，第一重疊區O1具有寬度W1，第二重疊區O2具有寬度W2，且第一重疊區O1的寬度W1以及第二重疊區O2的寬度W2實質上皆等於其中一條第二訊號線Y之寬度M2的一半，但本新型創作不以此為限，在另一實施例中，第一訊號線X與第三訊號線Z可以部份重疊，也可以不重疊。在本實施例中，第一訊號線X例如為掃描線，第二訊號線Y與第三訊號線Z例如皆為資料線。由於第二訊號線Y與第三訊號線Z屬於不同的導電膜層，因此，資料線之間的間距（例如是圖4中最右邊的第三訊號線Z與圖4中間的第二訊號線Y之間的間距）可以小於同一導電膜層中的兩訊號線之間的間距（例如是相鄰之兩第三訊號線Z之間的間距）。

圖5為本新型創作另一實施例之畫素陣列基板40的剖面示意圖。在此必須說明的是，圖5的實施例沿用圖4的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，在此不贅述。

請參照圖5，在本實施例中，第一訊號線X與第二訊號線Y在垂直於基板100的方向D上具有第一重疊區O1，第二訊號線Y與第三訊號線Z在垂直於基板100的方向D上具有第二重疊區O2。第一重疊區O1具有寬度W1，第二重疊區O2具有寬度W2。在本實施例中，第一訊號線X之寬度M1與第一重疊區O1之寬度W1相同，第二訊號線Y之寬度M2與第二重疊區O2之寬度W2相同，且第一重疊區O1的寬度W1實質上等於第二重疊區O2的寬度W2，但本新型創作不以此為限。

在圖5中，相鄰的第一訊號線X之間具有間距G1，相鄰的第二訊號線Y之間具有間距G2，相鄰的第三訊號線Z之間具有間距G3，且間距G1、間距G2與間距G3實質上相同，但本新型創作不以此為限。本實施方式有利於在狹窄的佈局空間進行線路佈局，並且具有製程可行性。

圖6A為本新型創作另一實施例之畫素陣列基板的上視示意圖。圖6B為本新型創作另一實施例之畫素陣列基板的局部的剖面示意圖。圖6B例如對應圖6A的剖線B-B。在此必須說明的是，圖6A與圖6B的實施例沿用圖2B的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，在此不贅述。

請參照圖6A、圖6B，在本實施例的畫素陣列基板60中，部分第一訊號線X與部分第二訊號線Y在垂直於基板100的方向D上具有第一重疊區O1。部分第二訊號線Y與部分第三訊號線Z在垂直於基板100的方向D上具有第二重疊區O2。部分第一訊號線X與部分第三訊號線Z在垂直於基板100的方向D上具有第三重疊區O3，且第三重疊區O3在垂直於基板100的方向D上不與第二訊號線Y重疊。在一實施例中，第一重疊區O1的寬度W1實質上等於第二重疊區O2的寬度W2，但本新型創作不以此為限。在一實施例中，第一訊號線X為資料線，第二訊號線Y與第三訊號線Z為掃描線，且第一訊號線X位於保護層140與第一絕緣層120之間，第二訊號線Y位於第一絕緣層120與第二絕緣層130之間，第三訊號線Z位於第二絕緣層130與該基板100之間，但本新型創作不以此為限。

綜上所述，在本新型創作一實施例的畫素陣列基板中，藉由使用三層線路交疊的設計，可有效縮短走線間距，減少耦合電容產生，並能使各層走線的RC特性均勻，同時，可在佈線面積狹窄的情況下，減少線路與線路間產生短路等缺陷，並可避免走線交疊產生過大的耦合電容，或者是走線間的耦合電容不均，造成驅動異常的疑慮。

雖然本新型創作已以實施例揭露如上，然其並非用以限定本新型創作，任何所屬技術領域中具有通常知識者，在不脫離本新型創作的精神和範圍內，當可作些許的或等效的更動與潤飾，故本新型創作的保護範圍當視後附的申請專利範圍所界定者為準。

本新型創作雖然使用一些詞彙如“第一”、“第二”等以描述各種不同構件，該些構件定不為上述詞彙所限制。上述詞彙僅用以區別一構件與另一構件，除非在內文中有明確不同意涵，否則用以單數形式之呈現包含其複數之呈現。

10~60‧‧‧畫素陣列基板
100‧‧‧基板
110‧‧‧驅動電路
120‧‧‧第一絕緣層
130‧‧‧第二絕緣層
140‧‧‧保護層
AA‧‧‧顯示區
BD‧‧‧周邊區
D‧‧‧方向
E‧‧‧電極
G1~G3‧‧‧間距
M1~M3、W1~W3‧‧‧寬度
O1‧‧‧第一重疊區
O2‧‧‧第二重疊區
O3‧‧‧第三重疊區
PA‧‧‧畫素陣列
T‧‧‧主動元件
X、X_n-3～X_n‧‧‧第一訊號線
Y、Y_m-3～Y_m‧‧‧第二訊號線
Z、Z_l-3～Z_l‧‧‧第三訊號線

圖1A為本新型創作一實施例之畫素陣列基板的上視示意圖。 圖1B為本新型創作一實施例之畫素陣列基板的局部上視示意圖。 圖2A為本新型創作一實施例之畫素陣列基板的局部的上視示意圖。 圖2B為本新型創作一實施例之畫素陣列基板的剖面示意圖。 圖3為本新型創作一實施例之畫素陣列基板的剖面示意圖。 圖4為本新型創作另一實施例之畫素陣列基板的剖面示意圖。 圖5為本新型創作另一實施例之畫素陣列基板的剖面示意圖。 圖6A為本新型創作另一實施例之畫素陣列基板的局部的上視示意圖。 圖6B為本新型創作另一實施例之畫素陣列基板的剖面示意圖。

Claims (11)

1. 一種畫素陣列基板，包括： 一基板，具有一顯示區與一周邊區； 多條第一訊號線、多條第二訊號線以及多條第三訊號線，自該周邊區上延伸至該顯示區上，其中以該基板的一表面為基準面，該些第一訊號線、該些第二訊號線以及該些第三訊號線位於不同之水平高度，且該顯示區上之該些第一訊號線的延伸方向交錯於該些第二訊號線的延伸方向以及該些第三訊號線的延伸方向； 一第一絕緣層，位於該些第一訊號線與該些第二訊號線之間； 一第二絕緣層，位於該些第二訊號線與該些第三訊號線之間；以及 一畫素陣列，位於該顯示區。
2. 如申請專利範圍第1項所述的畫素陣列基板，其中該些第一訊號線、該些第二訊號線以及該些第三訊號線電性連接至該畫素陣列。
3. 如申請專利範圍第2項所述的畫素陣列基板，其中該些第一訊號線為掃描線，該些第二訊號線與該些第三訊號線為資料線，且該些第一訊號線位於該第一絕緣層與該基板之間。
4. 如申請專利範圍第2項所述的畫素陣列基板，其中該些第一訊號線為資料線，該些第二訊號線與該些第三訊號線為掃描線，且該些第二訊號線位於該第一絕緣層與該第二絕緣層之間，該些第三訊號線位於該第二絕緣層與該基板之間。
5. 如申請專利範圍第1項所述的畫素陣列基板，其中部分該些第一訊號線中的至少一條與部分該些第二訊號線中的至少一條在垂直於該基板的方向上具有一第一重疊區，部分該些第二訊號線中的至少一條與部分該些第三訊號線中的至少一條在垂直於該基板的方向上具有一第二重疊區。
6. 如申請專利範圍第5項所述的畫素陣列基板，其中該第一重疊區的寬度實質上等於該第二重疊區的寬度。
7. 如申請專利範圍第5項所述的畫素陣列基板，其中部分該些第一訊號線中的至少一條與部分該些第三訊號線中的至少一條在垂直於該基板的方向上具有一第三重疊區，且該第三重疊區在垂直於該基板的方向上不與該第二訊號線重疊。
8. 如申請專利範圍第5項所述的畫素陣列基板，其中該第一重疊區的寬度以及該第二重疊區的寬度實質上等於該些第二訊號線中的其中一條之寬度的一半。
9. 如申請專利範圍第5項所述的畫素陣列基板，其中該第一重疊區的寬度實質上等於該第三重疊區的寬度。
10. 如申請專利範圍第1項所述的畫素陣列基板，其中該基板的形狀非矩形。
11. 如申請專利範圍第1項所述的畫素陣列基板，更包括一驅動電路，位於該周邊區上，且電性連接至該些第一訊號線、該些第二訊號線以及該些第三訊號線。