KR102476899B1 - 표시패널 및 이를 포함하는 표시장치 - Google Patents

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    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
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    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
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Abstract

실시예는 게이트 라인들의 마진을 확보하며 내부에 정전기가 발생하는 것을 방지하기 위해 게이트 라인들 사이에 섬 패턴부를 형성하는 구조이다.
실시예에 따른 표시장치는 제1 기판과, 제1 기판과 대향 배치되어 제1 게이트 라인과, 제1 게이트 라인과 교차되는 데이터 라인과, 제1 게이트 라인과 이격 배치되는 제2 게이트 라인과, 제1 게이트 라인과 제2 게이트 라인 사이의 섬 패턴부를 포함하는 제2 기판과, 제1 기판과 상기 제2 기판 사이의 컬럼 스페이서를 포함할 수 있다.

Description

표시패널 및 이를 포함하는 표시장치{DISPLAY PANEL AND DISPLAY DEVICE HAVING THE SAME}
실시예는 표시장치에 관한 것으로, 보다 상세하게는 화질을 향상시키기 위한 표시패널 및 이를 포함하는 표시장치에 관한 것이다.
평판표시장치는 액정표시장치(Liquid Crystal Display, LCD), PDP(Plasma Display Panel, 플라즈마 표시 장치), OLED(Organic Light Emitting Diodes, 유기 다이오드 표시 장치) 등이 빠르게 발전하고 있다. 그 중에서, 액정표시장치는 다른 디스플레이 장치에 비해 얇고 가벼우며 낮은 소비 전력 및 낮은 구동 전압을 갖추고 있어서 다양한 장치에 광범위하게 사용되고 있다.
액정표시장치는 게이트 라인과 데이터 라인이 교차되어 형성되고 상기 교차된 영역이 화소 영역을 이루게 되며, 화소들을 구동하기 위해 박막트랜지스터(Thin Film Transistor; TFT) 회로가 구비된다.
종래 액정표시장치의 TFT 회로는 게이트 배선 상에 소스-드레인 금속이 적층되어 형성된다. 하지만, 소스-드레인 금속의 면적이 게이트 배선보다 작게 형성되기 때문에 게이트 배선 간의 마진(Margin)이 적어 정전기가 발생되어 제품의 불량을 발생시킬 수 있다.
또한, 종래 액정표시장치는 박막 트랜지스터(Thin Film Transistor; TFT) 기판과 컬러 필터(Color Filter; CF) 기판 사이의 셀 갭 유지를 위해 컬럼 스페이서가 구비되나, 컬럼 스페이서가 TFT 회로는 소스-드레인 금속의 면적이 게이트 배선보다 작게 형성되기 때문에 상부에 돌출부가 매우 작은 면적으로 형성될 수 있다. 이로 인해 컬럼 스페이서는 TFT 회로의 중심 영역이 아닌 사이드 영역에 형성되어 셀 갭이 무너지는 현상이 발생될 수 있다.
또한, 컬럼 스페이서가 TFT 회로의 중심 영역이 아닌 사이드 영역에 형성되면, 사용자에게 레드 색상이 인지되어 화면의 불량을 야기시킨다.
상기와 같은 문제점을 해결하기 위해, 실시예는 내부의 정전기를 방지하기 위한 표시패널 및 이를 포함하는 표시장치를 제공하는 것을 그 목적으로 한다.
또한, 실시예는 TFT 기판과 CF 기판 사이의 셀 갭의 불량이 발생되는 것을 방지하기 위한 표시패널 및 이를 포함하는 표시장치를 제공하는 것을 그 목적으로 한다.
상기와 같은 문제점을 해결하기 위해, 실시예에 따른 표시장치는 제1 기판과, 상기 제1 기판과 대향 배치되어 제1 게이트 라인과, 상기 제1 게이트 라인과 교차되는 데이터 라인과, 상기 제1 게이트 라인과 이격 배치되는 제2 게이트 라인과, 상기 제1 게이트 라인과 제2 게이트 라인 사이의 섬 패턴부를 포함하는 제2 기판과, 상기 제1 기판과 상기 제2 기판 사이의 컬럼 스페이서를 포함할 수 있다.
실시예는 게이트 라인들 사이에 섬 패턴을 형성함으로써, 게이트 라인들 사이의 마진을 확보하여 정전기가 발생하는 것을 방지할 수 있다.
또한, 실시예는 섬 패턴부의 소스-드레인 패턴층의 폭을 게이트 패턴층의 폭보다 넓게 형성함으로써, 컬럼 스페이서를 안정적으로 형성하여 제1 기판과 제2 기판 사이의 셀 갭이 무너지는 것을 방지할 수 있는 효과가 있다.
또한, 실시예는 소스-드레인 패턴층의 폭을 게이트 패턴층의 폭보다 넓게 형성함으로써, 컬럼 스페이서를 안정적으로 게이트 패턴층과 중첩되도록 형성하여 화면에 레드 아이가 발생되는 것을 방지할 수 있는 효과가 있다.
도 1은 실시예에 따른 표시장치를 나타낸 단면도이다.
도 2는 제1 실시예에 따른 TFT 기판을 나타낸 평면도이다.
도 3은 도 2의 A-A 평면면도이다.
도 4는 제2 실시예에 따른 TFT 기판을 나타낸 평면도이다.
도 5는 도 4의 B-B 평면면도이다.
이하, 도면을 참조하여 실시예를 상세히 설명하기로 한다.
도 1은 실시예에 따른 표시장치를 나타낸 단면도이고, 도 2는 제1 실시예에 따른 TFT 기판을 나타낸 평면도이고, 도 3은 도 2의 A-A 평면도이다.
도 1을 참조하면, 실시예에 따른 표시장치는 제1 기판(100)과, 상기 제1 기판(100)과 대향 배치되는 제2 기판(200)과, 상기 제1 기판(100)과 제2 기판(200) 사이에 배치된 컬럼 스페이서(300)를 포함할 수 있다.
제1 기판(100)은 베이스 기판(110)의 일면에 컬러 필터(미도시)가 형성된 컬러 필터(Color Filter; CF) 기판일 수 있다. 베이스 기판(110)은 유리 또는 플라스틱일 수 있다. 베이스 기판(110)은 플렉시블 또는 리지드한 기판일 수 있다. 베이스 기판(110)의 일면에 블랙 매트릭스(120)가 형성될 수 있다. 블랙 매트릭스(120)는 컬러 필터들 사이에 형성될 수 있다. 블랙 매트릭스(120)의 일면에는 오버 코트층(130)이 형성될 수 있다. 오버 코트층(130)은 제1 기판(100)을 보호하는 역할을 한다. 오버 코트층(130)은 제1 기판(100)에 형성된 박막들을 평탄화시키는 역할을 할 수 있다.
제2 기판(200)은 박막 트랜지스터(Thin Film Transistor; TFT) 기판일 수 있다. 제2 기판(200)은 화소 영역을 포함할 수 있다.
도 2에 도시된 바와 같이, 화소 영역(P)은 제1 게이트 라인(GL1)과 상기 제1 게이트 라인(GL1)과 교차되는 데이터 라인(DL) 사이의 영역으로 정의될 수 있다. 제2 기판(200)에는 제1 게이트 라인(GL1)과 데이터 라인(DL)과 연결되도록 스위칭 소자인 박막 트랜지스터(T)가 형성될 수 있다.
도면에서는 도시되지는 않았으나, 어레이 기판의 구조를 보다 상세히 설명하게 되면, 다음과 같다.
박막 트랜지스터(T)의 드레인 전극은 제1 콘택홀을 통해 화소전극 배선과 연결될 수 있다. 화소전극 배선에는 일정 간격만큼 이격된 다수의 화소전극이 분기될 수 있다. 제1 게이트 라인(GL1)과 이격되어 평행하도록 공통전극배선이 배치될 수 있다. 다수의 화소전극들과 이격되어 대응되고 상기 데이터 라인(DL)과 수평으로 배치되는 다수의 공통 전극을 구비한 공통전극 연결라인이 배치되고, 제2 콘택홀을 통해 공통전극배선과 접속되어 있다. 드레인 전극과 연결되는 화소전극배선은 드레인 전극 아래에 위치하는 공통전극배선 부분과 오버랩되어 제1 캐피시터가 형성되고, 드레인 전극 지역을 제외한 지역에 위치하는 공통전극배선과 오버랩되는 화소전극배선 부분에는 제2 캐패시터가 형성될 수 있다.
제1 게이트 라인(GL1)과 이격되도록 제2 게이트 라인(GL2)이 더 형성될 수 있다. 제2 게이트 라인(GL2)은 제1 게이트 라인(GL1)과 데이터 라인(DL)의 교차 영역의 화소 영역(P)과 인접하는 영역의 화소 영역(P)과 연결될 수 있다. 제2 게이트 라인(GL2)은 제1 게이트 라인(GL1)과 평행하도록 배치될 수 있다.
제1 게이트 라인(GL1)과 제2 게이트 라인(GL2) 사이에는 섬 패턴부(400)가 형성될 수 있다. 섬 패턴부(400)는 사각 형상으로 형성될 수 있다. 섬 패턴부(400)의 폭(W3)은 제1 게이트 라인(GL1)의 폭(W1)보다 크게 형성될 수 있다. 제1 게이트 라인(GL1)과 제2 게이트 라인(GL2)은 섬 패턴부(400)의 주위에 배치되도록 형성될 수 있다.
제1 게이트 라인(GL1)은 섬 패턴부(400)의 일측면으로부터 절곡되어 상기 섬 패턴부(400)의 하부로 연장된 구조로 형성될 수 있다. 제2 게이트 라인(GL2)은 섬 패턴부(400)의 상부에서 섬 패턴부(400)의 타측면에서 절곡되도록 형성될 수 있다.
섬 패턴부(400)의 폭(W3)은 제1 게이트 라인(GL1)의 폭(W1)보다 크게 형성되기 때문에 제1 게이트 라인(GL1)과 제2 게이트 라인(GL2) 사이의 거리는 종래의 게이트 라인들 간의 거리보다 늘어나게 되고, 이로 인해 제1 게이트 라인(GL1)과 제2 게이트 라인(GL2) 사이의 마진(margin)이 확보되어 정전기 발생을 방지할 수 있게 된다.
도 3에 도시된 바와 같이, 섬 패턴부(400)는 게이트 패턴층(420)과 소스-드레인(SD) 패턴층(450)을 포함할 수 있다. SD 패턴층(450)은 게이트 패턴층(420) 상에 형성될 수 있다.
SD 패턴층(450)의 폭은 게이트 패턴층(420) 보다 큰 면적을 가지도록 형성될 수 있다.
도 1로 돌아가서, 섬 패턴부(400)는 제2 기판(200) 상에 형성될 수 있다. 섬 패턴부(400)는 게이트 패턴층(420)과, 상기 게이트 패턴층(420) 상의 게이트 절연 패턴층(430)과, 상기 게이트 절연 패턴층(430) 상의 액티브 패턴층(440)과, 상기 액티브 패턴층(440) 상의 SD 패턴층(450)과, SD 패턴층(450) 상의 보호 패턴층(460)을 포함할 수 있다.
게이트 패턴층(420)은 도전성 금속 재질을 포함할 수 있다. 게이트 패턴층(420)은 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 크롬(Cr), 몰리브덴(Mo) 중 선택되는 하나의 금속물을 포함할 수 있다. 게이트 패턴층(420)은 게이트 라인(GL1,GL2)이 형성될 때 동시에 형성될 수 있다.
게이트 절연 패턴층(430)은 게이트 패턴층(420) 상에 형성될 수 있다. 게이트 절연 패턴층(430)은 산화실리콘(SiOx) 또는 질화실리콘(SiNx)을 포함할 수 있다. 게이트 절연 패턴층(430)은 게이트 패턴층(420)과 제2 기판(200) 상을 덮도록 형성될 수 있다.
게이트 절연 패턴층(430) 상에는 액티브 층(440)이 형성될 수 있다. 게이트 절연 패턴층(430)은 TFT 형성할 시 게이트 절연층과 동시에 형성될 수 있다. 액티브 층(440)은 도전성 재질로 형성될 수 있다. 게이트 절연 패턴층(400)은 SD 패턴층(450)은 게이트 절연 패턴층(440) 상에 형성될 수 있다. SD 패턴층(450)은 금속 재질로 형성될 수 있다. SD 패턴층은 TFT 형성할 시 소스 전극, 드레인 전극과 동시에 형성될 수 있다.
SD 패턴층(450)의 폭(e2)은 게이트 패턴층(420)의 폭(e1)보다 크게 형성될 수 있다. SD 패턴층(450)은 게이트 패턴층(420)을 덮도록 형성될 수 있다. 보호 패턴층(460)은 SD 패턴층(450) 상에 형성될 수 있다. 보호 패턴층(460)은 SD 패턴층(450)과 게이트 절연 패턴층(430)을 덮도록 형성될 수 있다.
컬럼 스페이서(300)는 제1 기판(100)과 제2 기판(200) 사이의 셀 갭을 유지시킬 수 있다. 이를 위해 컬럼 스페이서(300)는 제2 기판(200)과 섬 패턴부(400) 상에 형성될 수 있다. 컬럼 스페이서(300)는 단면이 하부의 폭이 상부의 폭보다 작은 역 사다리꼴 형상으로 형성될 수 있다. 컬럼 스페이서(300)는 게이트 패턴층(420)과 상하로 중첩되도록 형성될 수 있다.
섬 패턴부(400)는 SD 패턴층(450)의 폭(e2)이 게이트 패턴층(420)의 폭(e1) 보다 크게 형성되기 때문에 상부로 돌출되는 섬 패턴부(400)의 폭은 넓어지게 된다. 이로부터 컬럼 스페이서(300)를 섬 패턴부(400)의 최상면에 안정적으로 형성할 수 있게 되어 제1 기판(100)과 제2 기판(200) 사이의 셀 갭이 무너지는 것을 방지할 수 있게 된다.
또한, 섬 패턴부(400)는 SD 패턴층(450)을 게이트 패턴층(420)의 폭보다 크게 형성함으로써, 컬럼 스페이서(300)가 안정적으로 게이트 패턴층(420)과 중첩되도록 형성될 수 있다. 이로부터 컬럼 스페이서(300)와 게이트 패턴층(420)의 어긋나게 배치됨으로써 발생되는 레드 아이(Red Eye)를 방지할 수 있는 효과가 있다.
도 4는 제2 실시예에 따른 TFT 기판을 나타낸 평면도이고, 도 5는 도 4의 B-B 평면도이다.
실시예에 따른 표시장치는 제1 기판과, 상기 제1 기판과 대향 배치되는 제2 기판과, 상기 제1 기판과 제2 기판 사이에 배치된 컬럼 스페이서를 포함할 수 있다. 제1 기판은 컬러 필터(Color Filter; CF) 기판일 수 있다. 제2 기판은 박막 트랜지스터(Thin Film Transistor; TFT) 기판일 수 있다. 여기서, 제2 기판의 구조를 제외하고는 제1 실시예에 따른 표시장치와 동일하므로 그 설명은 생략한다.
도 4 및 도 5를 참조하면, 제2 기판(200)은 제1 게이트 라인(GL1)과 상기 제1 게이트 라인(GL1)과 교차되는 데이터 라인(DL)을 포함할 수 있다. 제2 기판(200)에는 제1 게이트 라인(GL1)과 데이터 라인(DL)과 연결되도록 스위칭 소자인 박막 트랜지스터(T)가 형성될 수 있다.
도면에서는 도시되지는 않았으나, 어레이 기판의 구조를 보다 상세히 설명하게 되면, 다음과 같다.
박막 트랜지스터(T)의 드레인 전극에는 제1 콘택홀을 통해 화소전극 배선과 연결될 수 있다. 화소전극 배선에는 일정 간격만큼 이격된 다수의 화소전극가 분기될 수 있다. 제1 게이트 라인(GL1)과 이격되어 평행하도록 공통전극배선이 배치될 수 있다. 다수의 화소전극들과 이격되어 대응되고 상기 데이터 라인(DL)과 수평으로 배치되는 다수의 공통 전극을 구비한 공통전극 연결라인이 배치되고, 제2 콘택홀을 통해 공통전극배선과 접속되어 있다. 드레인 전극과 연결되는 화소전극배선은 드레인 전극 아래에 위치하는 공통전극배선 부분과 오버랩되어 제1 캐피시터가 형성되고, 드레인 전극 지역을 제외한 지역에 위치하는 공통전극배선과 오버랩되는 화소전극배선 부분에는 제2 캐패시터가 형성될 수 있다.
제1 게이트 라인(GL1)과 이격되도록 제2 게이트 라인(GL2)이 더 형성될 수 있다. 제2 게이트 라인(GL2)은 제1 게이트 라인(GL1)과 데이터 라인(DL)의 교차 영역의 화소 영역(P)과 인접하는 영역의 화소 영역(P)과 연결될 수 있다. 제2 게이트 라인(GL2)은 제1 게이트 라인(GL1)과 평행하도록 배치될 수 있다.
제1 게이트 라인(GL1)과 제2 게이트 라인(GL2) 사이에는 섬 패턴부(400)가 형성될 수 있다. 섬 패턴부(400)는 원 형상으로 형성될 수 있다. 섬 패턴부(400)의 직경(W3)은 제1 게이트 라인(W1)의 폭보다 크게 형성될 수 있다. 제1 게이트 라인(GL1)과 제2 게이트 라인(GL2)은 섬 패턴부(400)의 주위에 배치되도록 형성될 수 있다.
제2 실시예에 따른 표시장치는 섬 패턴부를 원형 형상으로 형성함으로써, 인접하는 게이트 라인 사이에서 보다 안정적으로 형성할 수 있게 된다.
제1 게이트 라인(GL1)은 섬 패턴부(400)의 일측면으로부터 절곡되어 상기 섬 패턴부(400)의 하부로 연장된 구조로 형성될 수 있다. 제2 게이트 라인(GL2)은 섬 패턴부(400)의 상부에서 섬 패턴부(400)의 타측면에서 절곡되도록 형성될 수 있다.
섬 패턴부(400)의 폭(W3)은 제1 게이트 라인(GL1)의 폭(W1)보다 크게 형성되기 때문에 제1 게이트 라인(GL1)과 제2 게이트 라인(GL2) 사이의 거리는 종래의 게이트 라인들 간의 거리보다 늘어나게 되고, 이로 인해 제1 게이트 라인(GL1)과 제2 게이트 라인(GL2) 사이의 마진(margin)이 확보되어 정전기 발생을 방지할 수 있게 된다.
도시되지는 않았으나, 섬 패턴부(400)는 제1 실시예에 따른 단면 구조와 동일한 구조로 형성될 수 있다. 이를 간단하게 설명하면, 섬 패턴부는 게이트 패턴층과, 상기 게이트 패턴층 상의 게이트 절연 패턴층과, 상기 게이트 절연 패턴층 상의 액티브 패턴층과, 상기 액티브 패턴층 상의 SD 패턴층과, SD 패턴층 상의 보호 패턴층을 포함할 수 있다. 여기서, SD 패턴층의 폭은 게이트 패턴층의 폭보다 크게 형성될 수 있다. 이로부터 컬럼 스페이서를 게이터 패턴층과 안정적으로 중첩되도록 형성될 수 있다.
실시예에서는 섬 패턴부를 사각 형상, 원 형상으로 한정하여 설명하였지만, 이에 한정되지 않으며, 타원, 다각 형상, 도는 다수로 분할 된 섬 패턴부가 되도록 형성할 수도 있다.
상기에서는 도면 및 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 실시예의 기술적 사상으로부터 벗어나지 않는 범위 내에서 실시예는 다양하게 수정 및 변경시킬 수 있음은 이해할 수 있을 것이다.
100: 제1 기판
200: 제2 기판
300: 컬럼 스페이서
400: 섬 패턴부
420: 게이트 패턴층
450: 소스-드레인 패턴층

Claims (11)

  1. 기판;
    상기 기판 상에 배치된 제1 게이트 라인;
    상기 제1 게이트 라인과 교차되는 데이터 라인;
    상기 제1 게이트 라인과 이격하여 상기 기판 상에 배치되는 제2 게이트 라인; 및
    상기 제1 게이트 라인과 제2 게이트 라인 사이의 상기 기판 상에 배치된 섬 패턴부;를 포함하되,
    상기 섬 패턴부의 폭은 상기 제1 게이트 라인의 폭보다 큰 폭을 가지는 표시패널.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 섬 패턴부는 섬 형상의 게이트 패턴층과, 상기 게이트 패턴층의 상부면과 양측면을 둘러싸는 게이트 절연 패턴층과, 상기 게이트 절연 패턴층 상에 배치되고 섬 형상을 가지는 액티브 패턴층과, 상기 액티브 패턴층 상에 배치되고 섬 형상을 가지면서 상기 액티브 패턴층의 외측면과 일렬로 정렬된 소스-드레인 패턴층과, 상기 소스-드레인 패턴층 상의 보호 패턴층을 포함하는 표시패널.
  4. 제 3 항에 있어서,
    상기 소스-드레인 패턴층의 폭은 상기 게이트 패턴층의 폭보다 큰 표시패널.
  5. 제 1 항에 있어서,
    상기 제1 게이트 라인은 상기 섬 패턴의 일측면에서 절곡되어 상기 섬 패턴의 하부로 연장되고, 상기 제2 게이트 라인은 상기 섬 패턴의 상부에서 상기 섬 패턴의 타측면에서 절곡되는 표시패널.
  6. 제1 기판;
    상기 제1 기판과 대향 배치되어 제1 게이트 라인과, 상기 제1 게이트 라인과 교차되는 데이터 라인과, 상기 제1 게이트 라인과 이격 배치되는 제2 게이트 라인과, 상기 제1 게이트 라인과 제2 게이트 라인 사이의 섬 패턴부를 포함하되, 상기 섬 패턴부의 폭은 상기 제1 게이트 라인의 폭보다 큰 폭을 가지는 제2 기판; 및
    상기 제1 기판과 상기 제2 기판 사이에 위치하고 상기 섬 패턴부와 상하로 중첩하는 컬럼 스페이서;를 포함하는 표시장치.
  7. 삭제
  8. 제 6 항에 있어서,
    상기 섬 패턴부는 섬 형상의 게이트 패턴층과, 상기 게이트 패턴층의 상부면과 양측면을 둘러싸는 게이트 절연 패턴층과, 상기 게이트 절연 패턴층 상에 배치되고 섬 형상을 가지는 액티브 패턴층과, 상기 액티브 패턴층 상에 배치되고 섬 형상을 가지면서 상기 액티브 패턴층의 외측면과 일렬로 정렬된 소스-드레인 패턴층과, 상기 소스-드레인 패턴층 상의 보호 패턴층을 포함하는 표시장치.
  9. 제 8 항에 있어서,
    상기 소스-드레인 패턴층의 폭은 상기 게이트 패턴층의 폭보다 큰 표시장치.
  10. 제 9 항에 있어서,
    상기 컬럼 스페이서는 소스-드레인 패턴층에 대응되는 영역에 배치되는 표시장치.
  11. 제 6 항에 있어서,
    상기 제1 게이트 라인은 상기 섬 패턴의 일측면에서 절곡되어 상기 섬 패턴의 하부로 연장되고, 상기 제2 게이트 라인은 상기 섬 패턴의 상부에서 상기 섬 패턴의 타측면에서 절곡되는 표시장치.
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