JP3969163B2

JP3969163B2 - 反射型液晶表示装置

Info

Publication number: JP3969163B2
Application number: JP2002110478A
Authority: JP
Inventors: 隆行岩佐
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 2002-04-12
Filing date: 2002-04-12
Publication date: 2007-09-05
Anticipated expiration: 2022-04-12
Also published as: US6853419B2; US20030193632A1; JP2003302655A

Description

【０００１】
【発明の属する技術分野】
本発明は、反射型液晶表示装置において、半導体基板上に複数の画素を配置する際に、第１画素列（画素Ａ列）と第２画素列（画素Ｂ列）とにそれぞれ供給する第１固定電位（ウエル電位），第２固定電位（ＣＯＭ電位）を第１画素列と第２画素列とで互いに補完し合うことにより、複数の画素の微細化を図ることができる反射型液晶表示装置に関するものである。
【０００２】
【従来の技術】
最近、屋外公衆用や管制業務用のディスプレイとか、ハイビジョン放送規格やコンピータ・グラフィクスのＳＶＧＡ規格に代表される高精細映像の表示用ディスプレイ等のように、映像を大画面に表示するための投射型液晶表示装置が盛んに利用されている。
【０００３】
この種の投射型液晶表示装置には、大別すると透過方式を用いた透過型液晶表示装置と、反射方式を用いた反射型液晶表示装置とがあるが、前者の透過型液晶表示装置の場合には、各画素に設けられたＴＦＴ（Thin Film Transistor：薄膜トランジスタ）の領域が光を透過させる画素の透過領域とならないために開口率が小さくなるという欠点を有していることから、後者の反射型液晶表示装置が注目されている。
【０００４】
一般的に、上記した反射型液晶表示装置では、半導体基板（Ｓｉ基板）上にＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などのスイッチング素子に接続した反射用画素電極及び保持容量部がマトリックス状に複数配置され、且つ、複数の反射用画素電極に対向して全画素共通となる透明な共通電極（対向電極）が透明基板（ガラス基板）上に成膜され、更に、半導体基板と透明基板との間に液晶が封入されて構成されており、透明基板側から読み出し光を入射させて、共通電極と反射用画素電極の間の電位差を映像信号に対応させて反射用画素電極ごとに変化させ、液晶の配向を制御することで読出し光を変調しているものである。
【０００５】
図１は反射型液晶表示装置において、一つの画素を模式的に拡大して示した断面図である。尚、図１は後述の図３中において直交したＸ−Ｙ線に沿って断面した図である。
また、図２（ａ）は図１中で紙面に垂直な方向のｐ⁻ウエル領域側を断面して示し、（ｂ）は図１中で紙面に垂直な方向の保持容量部を断面して示した断面図である。
また、図３は従来の反射型液晶表示装置において、一つの画素を模式的に拡大して示した平面図である。
【０００６】
図１に示した如く、従来の反射型液晶表示装置１０Ａにおいて、画像を表示するための複数の画素のうちで一つの画素を拡大して説明すると、基台となる半導体基板１１は、単結晶シリコンのようなｐ型Ｓｉ基板（又はｎ型Ｓｉ基板でも良い）を用いており、この半導体基板（以下、ｐ型Ｓｉ基板と記す）１１内の図示左側に、一つのｐ⁻ウエル領域１２が左右のフィルード酸化膜１３Ａ，１３Ｂによって画素単位で図示位置内に隔離された状態で設けられている。そして、一つのｐ⁻ウエル領域１２内に一つのスイッチング素子１４が設けられており、このスイッチング素子１４は上記したＭＯＳＦＥＴとして構成されている。
【０００７】
また、このスイッチング素子（以下、ＭＯＳＦＥＴと記す）１４は、ｐ⁻ウエル領域１２上の略中央に位置するゲート酸化膜１５上にポリシリコンからなるゲート電極１６が成膜されることで、ゲートＧが形成されている。
【０００８】
また、ＭＯＳＦＥＴ１４のゲートＧの図示左側には、低濃度のｎ⁻不純物層からなるＬＤＤ低濃度領域１７Ａを介して高濃度のｎ^＋不純物層からなるソース領域１８が形成され、且つ、このソース領域１８上にアルミ配線によるソース用コンタクト（ソース電極）１９が成膜されることで、ソースＳが形成されている。
【０００９】
また、ＭＯＳＦＥＴ１４のゲートＧの図示右側には、低濃度のｎ⁻不純物層からなるＬＤＤ低濃度領域１７Ｂを介して高濃度のｎ^＋不純物層からなるドレイン領域２０が形成され、且つ、このドレイン領域２０上にアルミ配線によるドレイン用コンタクト（ドレイン電極）２１が成膜されることで、ドレインＤが形成されている。
【００１０】
この際、ＭＯＳＦＥＴ１４のゲートＧの両側下方に設けたＬＤＤ低濃度領域１７Ａ，１７ＢはゲートＧ近傍の電圧を緩和させるための機能を備えている。
【００１１】
また、ｐ型Ｓｉ基板１１上でｐ⁻ウエル領域１２より図示右方に、イオン注入した拡散容量電極２２が形成されており、この拡散容量電極２２も左右のフィルード酸化膜１３Ｂ，１３Ｃによって画素単位で図示位置内に隔離された状態で設けられている。また、拡散容量電極２２上には、絶縁膜２３と容量電極２４とが順に成膜されて、保持容量部Ｃが形成されている。
【００１２】
また、フィルード酸化膜１３Ａ〜１３Ｃ，ゲート電極１６，容量電極２４の上方には、第１層間絶縁膜２５，第１メタル膜２６，第２層間絶縁膜２７，第２メタル膜２８，第３層間絶縁膜２９，第３メタル膜３０が積層状態で順に成膜されている。この際、第１，第２，第３メタル膜２６，２８，３０はアルミ配線によりそれぞれ所定のパターン形状に応じて成膜されている。
【００１３】
ここで、第２メタル膜２８は、上方に配置した後述の透明基板３３側から入射させた読み出し光Ｌを下方のｐ型Ｓｉ基板１１側に対して遮蔽する機能を備えており、以下の説明では第２メタル膜を遮光膜２８と記して説明する。
【００１４】
また、第３メタル膜３０は、一つの画素に対応して矩形状に区切られて一つの反射用画素電極としての機能を備えており、上方に配置した後述の透明基板３３側から入射させた読み出し光Ｌを反射して、反射光を透明基板３３側から出射させており、以下の説明では第３メタル膜を反射用画素電極３０と記して説明する。
【００１５】
また、一つの反射用画素電極３０の上方には液晶３１が封入されており、この液晶３１を介して透明な共通電極（対向電極）３２が透明基板（ガラス基板）３３の下面に成膜され、一つの反射用画素電極３０と透明な共通電極３２とが液晶３１を介して互いに対向している。この際、透明な共通電極３２は反射用画素電極３０をマトリックス状に配置した時に、全ての反射用画素電極３０に対して共通であり、画素ごとに区画されていない。
【００１６】
上記のようにｐ型Ｓｉ基板１１上に各構成部材を成膜した時に、ＭＯＳＦＥＴ１４のゲート電極１６は、これと一体に成膜したポリシリコンからなるゲート線４５（図３，図４）に接続されている。また、ＭＯＳＦＥＴ１４のソース用コンタクト（ソース電極）１９は、第１メタル膜２６上に設けた信号線４１（図３，図４）に接続されている。また、ＭＯＳＦＥＴ１４のドレイン用コンタクト（ドレイン電極）２１は、第１，第２メタル膜２６，２８を介して一つの反射用画素電極３０に接続されている。また、保持容量部Ｃの容量電極２４は、アルミ配線による容量電極用コンタクト３４から第１，第２メタル膜２６，２８を介して一つの反射用画素電極３０に接続されている。
【００１７】
また、図２（ａ）に示した如く、図１中で紙面に垂直な方向のｐ⁻ウエル領域１２の上方にはｐ^＋電極３５が形成されており、このｐ^＋電極３５上にアルミ配線によるウエル電位用コンタクト３６が形成され、このウエル電位用コンタクト３６は第１メタル膜２６上のウエル線４２（図３）に接続されている。
【００１８】
また、図２（ｂ）に示した如く、図１中で紙面に垂直な方向の保持容量部Ｃの拡散容量電極２２上には、アルミ配線によるＣＯＭ（コモン）電位用コンタクト３７が形成され、このＣＯＭ電位用コンタクト３７は第１メタル膜２６上のＣＯＭ線４３（図３）に接続されている。
【００１９】
そして、図１に示した一つの画素を平面的に見ると図３に示した如くになる。図３において、ＭＯＳＦＥＴ１４のソースＳ及びゲートＧ並びにドレインＤに対応してソース用コンタクト（ソース電極）１９及びゲート電極１６並びにドレイン用コンタクト（ドレイン電極）２１が図示左上方で水平方向に沿って配置され、この下方に保持容量部Ｃの拡散容量電極２２が長方形状に大きな面積を持って配置されているので、反射用画素電極３０も大きな面積で矩形状に形成されている。
【００２０】
また、ソース用コンタクト（ソース電極）１９に接続した信号線４１と、ウエル電位用コンタクト３６に接続したウエル線４２と、ＣＯＭ電位用コンタクト３７に接続したＣＯＭ線４３とが、この画素と同じ列に沿って配置された複数の画素と接続するように配線されている。この際、信号線４１とウエル線４２との間には、上方のドレイン用コンタクト２１とこの下方の容量電極用コンタクト３４とに接続した接続線４４がこの画素の範囲内で信号線４１，ウエル線４２，ＣＯＭ線４３と略平行に配線されている。また、ゲート電極１６に接続したゲート線４５がこの画素と同じ行に沿って配置された複数の画素と接続するように配線されている。
【００２１】
次に、従来の反射型液晶表示装置１０Ａにおいて、上記した一つの画素をｐ型Ｓｉ基板１１上で列方向と行方向とにマトリックス状に複数配置した時のアクティブマトリックス駆動回路について図４を用いて説明する。
【００２２】
図４（ａ）は反射型液晶表示装置におけるアクティブマトリックス駆動回路を説明するためのブロック図であり、（ｂ）は（ａ）中のＴＲ部を拡大して示した模式図である。
【００２３】
図４（ａ），（ｂ）に示した如く、従来の反射型液晶表示装置１０Ａにおけるアクティブマトリックス駆動回路５０Ａでは、前記したＭＯＳＦＥＴ（スイッチング素子）１４と、ＭＯＳＦＥＴ１４に接続した反射用画素電極３０及び保持容量部Ｃとを組にして一つの画素が形成され、この画素の組がｐ型Ｓｉ基板（半導体基板）１１上で列方向と行方向とにマトリックス状に複数配置されている。また、図１から明らかなように複数の反射用画素電極３０に対向して透明な共通電極３２が透明基板３３に成膜され、複数の反射用画素電極３０と共通電極３２との間に液晶３１が封入されている。
【００２４】
そして、複数の画素のうちで一つの画素を特定するために、水平シフトレジスタ回路５１と垂直シフトレジスタ回路５４とが列方向と行方向とに別れてそれぞれ設けられている。
【００２５】
まず、水平シフトレジスタ回路５１側では、画素の各列ごとにビデオスイッチ５２を介して信号線４１が垂直方向に向かって配線されているものの、図４（ａ）では図示の都合上、信号線４１は１本のみを水平シフトレジスタ回路５１側に結線した状態で示す。また、水平シフトレジスタ回路５１とビデオスイッチ５２との間の信号線４１にはビデオ線５３が結線されている。また、一つの信号線４１は、一つの列に配置した複数のＭＯＳＦＥＴ１４のソース電極１９に接続されている。
【００２６】
次に、垂直シフトレジスタ回路５４側では、画素の各行ごとにゲート線４５が水平方向に向かって配線されているものの、図４（ａ）では図示の都合上、ゲート線４５は１本のみを垂直シフトレジスタ回路５４側に結線した状態で示す。また、一つのゲート線４５は、一つの行に配置した複数のＭＯＳＦＥＴ１４のゲート電極１６に接続されている。
【００２７】
また、各ＭＯＳＦＥＴ１４のドレイン電極２１は、保持容量部Ｃの容量電極２４と反射用画素電極３０とに接続されている。この際、アクティブマトリックス駆動回路５０Ａは、周知のフレーム反転駆動法を適用しており、ビデオ信号はフレーム周期ごとに正極性及び負極性に反転し、即ち、例えば、ビデオ信号の第ｎフレーム期間が正書き込み、第（ｎ＋１）フレーム期間が負書き込みとなる。従って、信号線４１からビデオ信号を入力する場合には、信号線４１をＭＯＳＦＥＴ１４のソース電極１９か、又は、ドレイン電極２１のいずれか一方に接続すれば良いが、ここでは上述したように信号線４１をソース電極１９に接続している。尚、信号線４１をドレイン電極２１に接続した場合には、ソース電極１９に保持容量部Ｃの容量電極２４と反射用画素電極３０とが接続される。
【００２８】
また、上記した従来の反射型液晶表示装置１０Ａにおいて、固定電位としてＭＯＳＦＥＴ１４に供給する第１固定電位（以下、ウエル電位と記す）と、保持容量部Ｃに供給する第２固定電位（以下、ＣＯＭ電位と記す）とが必要である。
【００２９】
即ち、ＭＯＳＦＥＴ１４に供給するウエル電位（第１固定電位）は、ゲート線４５と、一つのｐ⁻ウエル領域１２内に形成したｐ^＋電極３５｛図２（ａ）｝上のウエル電位用コンタクト３６｛図２（ａ），図３｝に接続されたウエル線（第１固定電位線）４２との間に固定電位として例えば０Ｖの電圧が印加されている。尚、Ｎ⁻ウエル領域を用いた場合にはウエル電位として例えば１５Ｖを印加すれば良い。
【００３０】
また、保持容量部Ｃに供給するＣＯＭ電位（第２固定電位）は、保持容量部Ｃの容量電極２４と、拡散容量電極２２上のＣＯＭ電位用コンタクト３７｛図２（ｂ），図３｝に接続されたＣＯＭ線（第２電位線）４３との間に固定電位として例えば８．５Ｖの電圧が印加されている。この際、ＣＯＭ電位は、保持容量部Ｃを形成するためには基本的に何ボルトでもかまわないものの、ビデオ信号の中心値（例えば８．５Ｖ）などに設定しておけば、保持容量部Ｃにかかる電圧は電源電圧の略半分ですむ。つまり、保持容量耐圧は電源電圧の略半分で良いので、保持容量部Ｃの絶縁膜２３（図１）の厚のみを薄くして容量値を大きくすることが可能であり、保持容量部Ｃの保持容量が大きいと、反射用画素電極３０の電位の変動を小さくすることができ、フリッカーや焼きつきなどに有利である。そして、保持容量部Ｃは、一つの反射用画素電極３０に印加された電位とＣＯＭ電位との電位差に応じて電荷を蓄積し、非選択期間に一つのＭＯＳＦＥＴ１４がオフ状態になってもその電圧を保持し、一つの反射用画素電極３０にその保持電圧を印加し続ける機能を備えている。
【００３１】
ここで、従来の反射型液晶表示装置１０Ａにおけるアクティブマトリックス駆動回路５０Ａにおいて、一つの画素を駆動させる場合には、ビデオ線５３から順次タイミングをずらして入力されたビデオ信号がビデオスイッチ５２を介して列方向に配置した一つの信号線４１に供給され、且つ、この一つの信号線４１と行方向に配置した一つのゲート線４５とが交差した位置にある一つのＭＯＳＦＥＴ１４が選択されてＯＮ動作する。
【００３２】
そして、選択された一つの反射用画素電極３０に信号線４１を介してビデオ信号が入力されると電荷のかたちで保持容量部Ｃに書き込まれ、且つ、選択された一つの反射用画素電極３０と共通電極３２と間にビデオ信号に応じて電位差が発生し、液晶３１の光学特性を変調している。この結果、透明基板３３側から入射させた読み出し光Ｌ（図１）は液晶３１で画素ごとに変調されて反射用画素電極３０により反射され、透明基板３３から出射される。このため、透過方式と異なって、読み出し光Ｌ（図１）を１００％近く利用でき、投射される画像に対して高精細と高輝度とを両立できる構造となっている。
【００３３】
【発明が解決しようとする課題】
ところで、上記構成による従来の反射型液晶表示装置１０Ａでは、図４を用いて説明したように、画素の一つの列に沿って配置された複数の画素と接続するために第１メタル膜２６（図１）上では信号線４１と、ウエル線４２と、ＣＯＭ線４３とを３本配線する必要があり、第１メタル膜２６（図１）上での配線数の多さが画素の微細化の妨げになっており、従来の反射型液晶表示装置１０Ａでは、ｐ型Ｓｉ基板１１上にマトリックス状に配置した各画素のサイズが大きくなってしまっている。
【００３４】
【課題を解決するための手段】
本発明は上記課題に鑑みてなされたものであり、請求項１記載の発明は、半導体基板のウエル領域内にスイッチング素子を設け、且つ、前記スイッチング素子と、前記スイッチング素子に接続した複数のメタル膜のうちで最上層のメタル膜となる反射用画素電極及び保持容量部とを組にして一つの画素を形成し、この画素を前記半導体基板上で列方向と行方向とにマトリックス状に複数配置すると共に、複数の前記反射用画素電極に対向して透明な共通電極を透明基板に成膜して、複数の前記反射用画素電極と前記共通電極との間に液晶を封入して構成した反射型液晶表示装置において、
互いに隣接する列を第１、第２画素列とし、前記マトリックス状に配置された複数の画素が前記第１、第２画素列を一組とする単位画素列が前記行方向に複数配置されたものとするとき、
前記行方向に形成されている前記ウエル領域及び前記保持容量部の拡散容量電極は、前記複数の列に跨って共通形成され、
前記複数のメタル膜のうちで最下層のメタル膜は、一方が前記最上層のメタル膜に接続されると共に、他方が前記第１画素列では、前記ウエル領域に第１コンタクトを介して接続され、前記第２画素列では、前記拡散容量電極に第２コンタクトを介して接続されていることを特徴とする反射型液晶表示装置である。
【００３５】
また、請求項２記載の発明は、半導体基板のウエル領域内にスイッチング素子を設け、且つ、前記スイッチング素子と、前記スイッチング素子に接続した複数のメタル膜のうちで最上層のメタル膜となる反射用画素電極及び保持容量部とを組にして一つの画素を形成し、この画素を前記半導体基板上で列方向と行方向とにマトリックス状に複数配置すると共に、複数の前記反射用画素電極に対向して透明な共通電極を透明基板に成膜して、複数の前記反射用画素電極と前記共通電極との間に液晶を封入して構成した反射型液晶表示装置において、
互いに隣接する列を第１、第２画素列とし、前記第１、第２画素列間に配置された少なくとも１種類以上の列を第３画素列とし、前記マトリックス状に配置された複数の画素が前記第１乃至第３画素列を一組とする単位画素列が前記行方向に複数配置されたものとするとき、
前記行方向に形成されている前記ウエル領域及び前記保持容量部の拡散容量電極は、前記複数の列に跨って共通形成され、
前記複数のメタル膜のうちで最下層のメタル膜は、一方が前記最上層のメタル膜に接続されると共に、他方が前記第１画素列では、前記ウエル領域に第１コンタクトを介して接続され、前記第２画素列では、前記拡散容量電極に第２コンタクトを介して接続され、前記第３画素列では、前記ウエル領域及び前記拡散容量電極のいずれにも接続されていないことを特徴とする反射型液晶表示装置である。
【００３７】
【発明の実施の形態】
以下に本発明に係る反射型液晶表示装置の一実施例を先に説明した図１，図４及び新たな図５乃至図１２を参照して詳細に説明する。
【００３８】
図５（ａ），（ｂ）は本発明に係る反射型液晶表示装置において、半導体基板上の画素Ａと画素Ｂとを説明するために模式的に拡大して示した平面図、
図６は図５（ａ）に示した画素Ａの場合を説明するための図であり、（ａ）は図１中で紙面に垂直な方向のｐ⁻ウエル領域側を断面して示し、（ｂ）は図１中で紙面に垂直な方向の保持容量部側を断面して示した断面図、
図７は図５（ｂ）に示した画素Ｂの場合を説明するための図であり、（ａ）は図１中で紙面に垂直な方向のｐ⁻ウエル領域側を断面して示し、（ｂ）は図１中で紙面に垂直な方向の保持容量部側を断面して示した断面図、
図８は本発明に係る反射型液晶表示装置において、半導体基板上に画素Ａ列と画素Ｂ列とを配置した場合を示した平面図である。
【００３９】
本発明に係る反射型液晶表示装置１０Ｂにおける画素の構造形態は、先に従来例として図３を用いて説明した一つの画素に配線した３本の信号線４１，ウエル線４２，ＣＯＭ線４３のうちでウエル線４２，ＣＯＭ線４３の配置方法が異なるだけであり、一つの画素の基本的な構造形態は先に説明した図１と同じであるので図１中に反射型液晶表示装置（１０Ｂ）と図示する。
【００４０】
また、本発明に係る反射型液晶表示装置１０Ｂにおけるアクティブマトリックス駆動回路５０Ｂも、先に図４を用いて説明した従来のアクティブマトリックス駆動回路５０Ａに対してウエル電位とＣＯＭ電位の電圧供給方法が一部異なるだけであり、その他は従来と同じであるので図４中にアクティブマトリックス駆動回路（５０Ｂ）と図示する。
【００４１】
これに伴って、本発明に係る反射型液晶表示装置１０Ｂにおいて、先に示した構成部材に対しては同一の符号を付して図示し、且つ、先に示した構成部材は必要に応じて適宜説明し、従来と異なる構成部材に新たな符号を付して、従来と異なる点を中心にして説明する。
【００４２】
先に図１を用いて説明した如く、本発明に係る反射型液晶表示装置１０Ｂも、複数の画素のうちで一つの画素を拡大して図示すると、基台となる半導体基板１１は、ｐ型Ｓｉ基板（又はｎ型Ｓｉ基板でも良い）を用いており、この半導体基板（以下、ｐ型Ｓｉ基板と記す）１１内に一つのｐ⁻ウエル領域１２が左右のフィルード酸化膜１３Ａ，１３Ｂによって画素単位で図示位置内に隔離された状態で設けられている。そして、一つのｐ⁻ウエル領域１２内に一つのスイッチング素子１４としてＭＯＳＦＥＴが設けられている。
【００４３】
この際、先に図４を用いて説明した如く、アクティブマトリックス駆動回路５０Ｂでも、前記したＭＯＳＦＥＴ１４と、ＭＯＳＦＥＴ１４に接続した反射用画素電極３０及び保持容量部Ｃとを組にして一つの画素が形成され、この画素の組がｐ型Ｓｉ基板１１上で列方向と行方向とにマトリックス状に複数配置されている。また、複数の反射用画素電極３０に対向して透明な共通電極３２が透明基板３３に成膜され、複数の反射用画素電極３０と共通電極３２との間に液晶３１が封入されている点は従来と同様である。
【００４４】
ここで、従来と異なる点を図５〜図７を用いて説明すると、図５（ａ），（ｂ）に示したように本発明に係る反射型液晶表示装置１０Ｂでは、ｐ型Ｓｉ基板１１上にマトリックス状に配置される複数の画素として、第１画素となる画素Ａと第２画素となる画素Ｂの２種類のパターンが予め設定されている。
【００４５】
まず、図５（ａ）に示した画素Ａ（第１画素）の場合では、図示左上方で水平方向に沿って設けたＭＯＳＦＥＴ１４のソースＳ及びゲートＧ並びドレインＤに対応してソース用コンタクト（ソース電極）１９及びゲート電極１６並びにドレイン用コンタクト（ドレイン電極）２１がそれぞれ配置され、この下方に保持容量部Ｃの拡散容量電極２２が従来よりも面積を小さくして長方形状に配置されているので、反射用画素電極３０も従来よりも面積を小さくして矩形状に形成されている。
【００４６】
また、画素Ａの場合では、信号線４１Ａが後述する画素Ａ列（図８）に沿って配置された複数の画素Ａの各ソース用コンタクト（ソース電極）１９に接続した状態で配線され、且つ、ウエル線４２Ａが画素Ａ列に沿って配置された複数の画素Ａのウエル電位用コンタクト３６に接続した状態で配線されており、且つ、ＣＯＭ線は配線されていない。この際、信号線４１Ａとウエル線４２Ａとの間には、上方のドレイン用コンタクト２１とこの下方の容量電極用コンタクト３４とに接続した接続線４４Ａが１画素の範囲内で信号線４１Ａ，ウエル線４２Ａと略平行に配線されている。また、ゲート電極１６に接続したゲート線４５がこの画素と同じ行に沿って配置された複数の画素と接続するように配線されている。
【００４７】
従って、画素Ａでは、図６（ａ）に示したように、図１中で紙面に垂直な方向のｐ⁻ウエル領域１２の上方にｐ^＋電極３５が形成されており、このｐ^＋電極３５上にアルミ配線によるウエル電位用コンタクト３６が形成され、このウエル電位用コンタクト３６は第１メタル膜２６上のウエル線４２｛図５（ａ）｝に接続されている。
【００４８】
一方、画素Ａでは、図６（ｂ）に示したように、図１中で紙面に垂直な方向の保持容量部Ｃの拡散容量電極２２上にアルミ配線によるＣＯＭ電位用コンタクトが形成されてなく、これに伴って第１メタル膜２６上にＣＯＭ線が配線されていない。
【００４９】
次に、図５（ｂ）に示した画素Ｂの場合でも、上記した画素Ａと同様に、図示左上方で水平方向に沿って設けたＭＯＳＦＥＴ１４のソースＳ及びゲートＧ並びドレインＤに対応してソース用コンタクト（ソース電極）１９及びゲート電極１６並びにドレイン用コンタクト（ドレイン電極）２１がそれぞれ配置され、この下方に保持容量部Ｃの拡散容量電極２２が従来よりも面積を小さくして長方形状に配置されているので、反射用画素電極３０も従来よりも面積を小さくして矩形状に形成されている。
【００５０】
また、画素Ｂの場合では、画素Ａの場合と同様に、信号線４１Ｂが後述する画素Ｂ列（図８）に沿って配置された複数の画素Ｂの各ソース用コンタクト（ソース電極）１９に接続した状態で配線されているものの、ここでは画素Ａの場合とは異なって、ＣＯＭ線４３Ｂが画素Ｂ列に沿って配置された複数の画素ＢのＣＯＭ電位用コンタクト３７に接続した状態で配線されており、且つ、ウエル線は配線されていない。この際、信号線４１ＢとＣＯＭ線４３Ｂとの間には、上方のドレイン用コンタクト２１とこの下方の容量電極用コンタクト３４とに接続した接続線４４Ｂが１画素の範囲内で信号線４１Ｂ，ＣＯＭ線４３Ｂと略平行に配線されている。また、画素Ａと同様に、ゲート電極１６に接続したゲート線４５がこの画素と同じ行に沿って配置された複数の画素と接続するように配線されている。
【００５１】
従って、画素Ｂでは、図７（ａ）に示したように、図１中で紙面に垂直な方向のｐ⁻ウエル領域１２の上方にｐ^＋電極が形成されていないために、ウエル電位用コンタクトが形成されてなく、これに伴って第１メタル膜２６上にウエル線が配線されていない。
【００５２】
一方、画素Ｂでは、図７（ｂ）に示したように、図１中で紙面に垂直な方向の保持容量部Ｃの拡散容量電極２２上にアルミ配線によるＣＯＭ電位用コンタクト３７が形成され、このＣＯＭ電位用コンタクト３７は第１メタル膜２６上のＣＯＭ線４３｛図５（ｂ）｝に接続されている。
【００５３】
そして、上記した画素Ａと画素Ｂとをｐ型Ｓｉ基板１１上に複数配置した場合の配置例は、図８に示したようになる。
【００５４】
具体的には、図８に示したように、ｐ型Ｓｉ基板１１上に複数の画素を配置する際に、複数の画素Ａ（第１画素）を垂直方向に一つの列に沿って配置して画素Ａ列（第１画素列）を形成し、且つ、複数の画素Ｂ（第２画素）を垂直方向に一つの列に対して隣の列に沿って配置して画素Ｂ列（第２画素列）を形成し、以下、画素Ａ列，画素Ｂ列，画素Ａ列，……とを水平方向に向かって交互に繰り返して配置している。従って、ｐ型Ｓｉ基板１１上の複数の画素は、垂直方向（列方向）にそれぞれ一列に並べ、且つ、水平方向（行方向）に隣接させて交互に繰り返し配置した画素Ａ列，画素Ｂ列とからなっている。尚、図８では図示の都合上、複数の画素Ａ及び複数の画素Ｂは垂直方向に各２個だけ図示している。
【００５５】
そして、画素Ａ列及び画素Ｂ列は、複数の画素Ａに接続した信号線４１Ａと複数の画素Ｂに接続した信号線４１Ｂとがそれぞれの画素列に沿って配線されている。また、画素Ａ列の接続線４４Ａ及び画素Ｂ列の接続線４４Ｂが一つの画素の範囲内で信号線４１Ａ，４１Ｂと略平行に配線されている。更に、画素Ａ列及び画素Ｂ列は、共にゲート線４５が各行ごとに画素Ａ，画素Ｂに接続して配線されている。
【００５６】
ここで、画素Ａ列は、ウエル線４２Ａが同じ列の各画素Ａ内のｐ⁻ウエル領域１２のｐ^＋電極３５｛図６（ａ）｝に形成したウエル電位用コンタクト３６に接続して配線されているものの、ＣＯＭ線は配線されていない。一方、画素Ｂ列は、ＣＯＭ線４３Ｂが同じ列の各画素Ｂ内の保持容量部Ｃの拡散容量電極２２に形成したＣＯＭ電位用コンタクト３７に接続して配線されているものの、ウエル線は配線されていない。
【００５７】
上記により、画素Ａ列のウエル電位はウエル線４２Ａを通じて供給され、且つ、画素Ａ列のＣＯＭ電位は図８から明らかなように各画素の行方方向に沿って繋がっている拡散容量電極２２中でこの画素Ａ列の隣の画素Ｂ列の各保持容量部Ｃの拡散容量電極２２を通じて供給されている。この場合、一般的にｐ型Ｓｉ基板１１にイオン注入によって形成された保持容量部Ｃの拡散容量電極２２は、アルミ配線で形成された電極と比較して抵抗が大きいが、数十ミクロンの距離では十分に抵抗が低いため何等の問題も生じない。
【００５８】
一方、画素Ｂ列のＣＯＭ電位はＣＯＭ線４３Ｂを通じて供給され、且つ、画素Ｂ列のウエル電位は図８から明らかなように各画素の行方方向に沿って繋がっているｐ−ウエル領域１２中でこの画素Ｂ列の隣の画素Ａ列の各ｐ−ウエル領域１２を通じて電位を供給されている。こちらも、一般的にｐ−ウエル領域１２内にイオン注入によって形成されたｐ＋電極３５｛図６（ａ）｝は、アルミ配線で形成された電極と比較して抵抗が大きいが、数十ミクロンの距離では十分に抵抗が低いため何等の問題も生じない。
【００５９】
このように、画素Ａ列にウエル線（第１固定電位線）４２Ａを配線し、一方、画素Ｂ列にＣＯＭ線（第２固定電位線）４３Ｂを配線することで、画素Ａ列と画素Ｂ列とにそれぞれ供給するウエル電位（第１固定電位），ＣＯＭ電位（第２固定電位）を、ウエル線４２Ａ，ＣＯＭ線４３Ｂが配線されている方の画素Ａ列，画素Ｂ列とで互いに補完し合うことにより、第１メタル膜２６（図１）上でのアルミ配線数を少なくすることが可能になり、１画素あたりの面積を小さくすることができるために、ｐ型Ｓｉ基板１１上に配置した複数の画素の微細化を図ることが可能になる。
【００６０】
尚、上記した実施例では、半導体基板１１としてｐ型Ｓｉ基板を用いた際に、画素Ａ列，画素Ｂ列の各画素に供給するための２つの固定電位となるウエル電位（第１固定電位），ＣＯＭ電位（第２固定電位）を、隣接する画素Ａ列，画素Ｂ列により互いに補完し合う場合を説明したが、２つの固定電位に限定されるものではなく、補完し合う固定電位が２つ以上の場合も有り得る。
【００６１】
例えば、図１の断面図において、半導体基板１１としてｎ型Ｓｉ基板を用いた際には、画素列の各画素に供給するための３つの固定電位となるｐウエル電位（第１固定電位），ＣＯＭ電位（第２固定電位），ｎウエル電位（第３固定電位）が必要となる。これに伴って従来では、画素列の各画素にｐウエル電位（第１固定電位）を供給するためのｐウエル線（第１固定電位線）と、ＣＯＭ電位（第２固定電位）を供給するためのＣＯＭ線（第２固定電位線）と、ｎウエル電位（第３固定電位線）を供給するためのｎウエル線（第３固定電位線）とを一つの画素列に配線しなければならなかったが、本発明では、上記した技術的思想により、一つの画素列に用意する固定電位線は１本で良く、画素列の各画素に２種類以上の固定電位を供給するための２種類以上の固定電位線を２つ以上の画素列に個々に振り分けてそれぞれの画素列の各画素に接続させて配線し、２種類以上の固定電位のそれぞれを隣接又は近接する画素列の各画素により補完し合うことで、例えば、上記した３種類のウエル電位（第１固定電位），ＣＯＭ電位（第２固定電位），ｎウエル（第３固定電位）を第１〜第３固定電位線により互いに補完し合うことができ、画素の微細化が実現できる。
【００６２】
次に、画素Ａ列と画素Ｂ列とにそれぞれ供給するウエル電位，ＣＯＭ電位を画素Ａ列と画素Ｂ列とで互いに補完し合う技術的思想を一部拡張して、画素Ａ列と画素Ｂ列との間にウエル電位及びＣＯＭ電位を接続しない画素Ｍ列又は画素Ｎ列を配置した例について図９〜図１２を用いて簡略に説明する。
【００６３】
図９は本発明に係る反射型液晶表示装置において、半導体基板上に画素Ａ列と、画素Ｍ列と、画素Ｂ列とを配置した第１の３画素列配置形態を説明するための平面図、
図１０は図９に示した第１の３画素列配置形態において、画素Ｍ列上でゴミなどによりアルミ配線がショートした場合を説明するための平面図、
図１１は本発明に係る反射型液晶表示装置において、半導体基板上に画素Ａ列と、画素Ｎ列と、画素Ｂ列とを配置した第２の３画素列配置形態を説明するための平面図、
図１２は図１１に示した第２の３画素列配置形態において、画素Ｎ列上でゴミなどによりアルミ配線がショートした場合を説明するための平面図である。
【００６４】
まず、図９に示した第１の３画素列配置形態では、ｐ型Ｓｉ基板１１上に複数の画素を配置する際に、複数の画素Ａ（第１画素）を垂直方向に配置した画素Ａ列（第１画素列）と、複数の画素Ｂ（第２画素）を垂直方向に配置した画素Ｂ列（第２画素列）との間に、複数の画素Ｍ（第３画素）を垂直方向に配置して画素Ｍ列（第３画素列）を形成して、画素Ａ列，画素Ｍ列，画素Ｂ列，画素Ａ列，……の順に水平方向に繰り返して配置している。従って、ｐ型Ｓｉ基板１１上の複数の画素は、垂直方向（列方向）にそれぞれ一列に並べ、且つ、水平方向（行方向）に１画素離して交互に繰り返し配置した画素Ａ列，画素Ｂ列と、画素Ａ列と画素Ｂ列との間に配置した画素Ｍ列とからなっている。
【００６５】
尚、画素Ａ列（第１画素列）と画素Ｂ列（第１画素列）との間は少なくとも１画素列以上離しておけば良く、且つ、画素Ａ列（第１画素列）と画素Ｂ列（第１画素列）との間に少なくとも１種類以上の画素Ｍ列（第３画素列）を配置すれば良いものである。
【００６６】
ここで、画素Ｍ列では、信号線４１Ｍがこの画素Ｍ列に沿って配置された複数の画素Ｍの各ソース用コンタクト（ソース電極）１９に接続した状態で配線されており、且つ、ウエル電位及びＣＯＭ電位を接続しない各画素共通のアルミパターン線４６がこの画素Ｍ列に沿って配線されている。尚、アルミパターン線４６は画素Ａ列，画素Ｂ列と略同じ形態でダミーに配線することで、各画素ヘのアルミ配線の均等化を図っている。
【００６７】
この際、信号線４１Ｍとアルミパターン線４６との間には、先に説明したと同様に接続線４４Ｍが１画素の範囲内で信号線４１Ｍ，アルミパターン線４６と略平行に配線されている。
【００６８】
上記により、第１の３画素列配置形態において、画素Ａ列のウエル電位はウエル電位用コンタクト３６に接続したウエル線４２Ａを通じて供給され、且つ、画素Ａ列のＣＯＭ電位は図９から明らかなように各画素の行方方向に沿って繋がっている拡散容量電極２２中で左隣の画素Ｂ列の各保持容量部Ｃの拡散容量電極２２を通じて供給されている。
【００６９】
また、画素Ｂ列のウエル電位は図９から明らかなように各画素の行方方向に沿って繋がっているｐ−ウエル領域１２中で右隣の画素Ａ列の各ｐ−ウエル領域１２を通じて電位を供給され、且つ、画素Ｂ列のＣＯＭ電位はＣＯＭ電位用コンタクト３７に接続したＣＯＭ線４３Ｂを通じて供給されている。
【００７０】
また、画素Ｍ列のウエル電位は図９から明らかなように各画素の行方方向に沿って繋がっているｐ−ウエル領域１２中で左隣の画素Ａ列の各ｐ−ウエル領域１２を通じて電位を供給され、且つ、画素Ｍ列のＣＯＭ電位は図９から明らかなように各画素の行方方向に沿って繋がっている拡散容量電極２２中で右隣の画素Ｍ列の各保持容量部Ｃの拡散容量電極２２を通じて供給されている。
【００７１】
このように、第１の３画素列配置形態でも、画素Ａ列にウエル線４２Ａを配線し、一方、画素Ｂ列にＣＯＭ線４３Ｂを配線することで、画素Ａ列と画素Ｍ列と画素Ｂ列とにそれぞれ供給するウエル電位，ＣＯＭ電位を、ウエル線４２Ａ，ＣＯＭ線４３Ｂが配線されている方の画素Ａ列，画素Ｂ列とで互いに補完し合うことにより、第１メタル膜２６（図１）上でのアルミ配線数を少なくすることが可能になり、１画素あたりの面積を小さくすることができるために、ｐ型Ｓｉ基板１１上に配置した複数の画素の微細化を図ることが可能になる。
【００７２】
更に、第１の３画素列配置形態において、図１０に示した如く、画素Ｍ列の接続線４４と、ウエル電位及びＣＯＭ電位を接続しない各画素共通のアルミパターン線４６とが第１メタル膜２６（図１，図６）上でゴミなどの付着により１箇所でショートしても、ショートした部位が画素Ｍ列ならば画素欠陥にならないため、画素Ａ列と画素Ｂとの間に画素Ｍ列を配置することで本発明に係る反射型液晶表示装置１０Ｂの歩留まりを向上させることができる。
【００７３】
次に、図１１に示した第２の３画素列配置形態では、ｐ型Ｓｉ基板１１上に複数の画素を配置する際に、複数の画素Ａ（第１画素）を垂直方向に配置した画素Ａ列（第１画素列）と、複数の画素Ｂ（第２画素）を垂直方向に配置した画素Ｂ列（第２画素列）との間に、複数の画素Ｎ（第３画素）を垂直方向に配置して画素Ｎ列（第３画素列）を形成して、画素Ａ列，画素Ｎ列，画素Ｂ列の順に水平方向に繰り返して配置している。
【００７４】
ここで、画素Ｎ列では、信号線４１Ｎがこの画素Ｎ列に沿って配置された複数の画素Ｎの各ソース用コンタクト（ソース電極）１９に接続した状態で配線されており、且つ、図９，図１０とは異なってウエル電位及びＣＯＭ電位を接続しない画素ごとのアルミパターン線４７がこの画素列に沿ってそれぞれ１画素の範囲内で配線されている。この際、信号線４１Ｎとアルミパターン線４７との間には、先に説明したと同様に接続線４４Ｎが１画素の範囲内で信号線４１Ｎ，アルミパターン線４７と略平行に配線されている。
【００７５】
上記により、第２の３画素列配置形態において、画素Ａ列のウエル電位はウエル電位用コンタクト３６に接続したウエル線４２Ａを通じて供給され、且つ、画素Ａ列のＣＯＭ電位は図１１から明らかなように各画素の行方方向に沿って繋がっている拡散容量電極２２中で左隣の画素Ｂ列の各保持容量部Ｃの拡散容量電極２２を通じて供給されている。
【００７６】
また、画素Ｂ列のウエル電位は図１１から明らかなように各画素の行方方向に沿って繋がっているｐ−ウエル領域１２中で右隣の画素Ａ列の各ｐ−ウエル領域１２を通じて電位を供給され、且つ、画素Ｂ列のＣＯＭ電位はＣＯＭ電位用コンタクト３７に接続したＣＯＭ線４３Ｂを通じて供給されている。
【００７７】
また、画素Ｎ列のウエル電位は図１１から明らかなように各画素の行方方向に沿って繋がっているｐ−ウエル領域１２中で左隣の画素Ａ列の各ｐ−ウエル領域１２を通じて電位を供給され、且つ、画素Ｎ列のＣＯＭ電位は図１１から明らかなように各画素の行方方向に沿って繋がっている拡散容量電極２２中で右隣の画素Ｂ列の各保持容量部Ｃの拡散容量電極２２を通じて供給されている。
【００７８】
このように、第２の３画素列配置形態でも、画素Ａ列にウエル線４２Ａを配線し、一方、画素Ｂ列にＣＯＭ線４３Ｂを配線することで、画素Ａ列と画素Ｎ列と画素Ｂ列とにそれぞれ供給するウエル電位，ＣＯＭ電位を、ウエル線４２Ａ，ＣＯＭ線４３Ｂが配線されている方の画素Ａ列，画素Ｂ列とで互いに補完し合うことにより、第１メタル膜２６（図１）上でのアルミ配線数を少なくすることが可能になり、１画素あたりの面積を小さくすることができるために、ｐ型Ｓｉ基板１１上に配置した複数の画素の微細化を図ることが可能になる。
【００７９】
更に、第２の３画素列配置形態において、図１２に示した如く、画素Ｎ列の接続線４４と、ウエル電位及びＣＯＭ電位を接続しない画素ごとのアルミパターン線４７とが第１メタル膜２６（図１，図６）上でゴミなどにより複数箇所で浮いてしまって各箇所で接続線４４とアルミパターン線４７とがショートしても、ショート部位の箇所それぞれが画素欠陥に至らないため、画素Ａ列と画素Ｂとの間に画素Ｎ列を配置することで本発明に係る反射型液晶表示装置１０Ｂの歩留まりを向上させることができる。
【００８０】
【発明の効果】
以上詳述した本発明に係る反射型液晶表示装置において、請求項１記載によると、とくに、半導体基板上に複数の画素を配置する際に、互いに隣接する列を第１、第２画素列とし、前記マトリックス状に配置された複数の画素が第１、第２画素列を一組とする単位画素列が行方向に複数配置されたものとするとき、前記行方向に形成されているウエル領域及び保持容量部の拡散容量電極は、複数の列に跨って共通形成され、複数のメタル膜のうちで最下層のメタル膜は、一方が前記最上層のメタル膜に接続されると共に、他方が第１画素列では、ウエル領域に第１コンタクトを介して接続され、第２画素列では、拡散容量電極に第２コンタクトを介して接続されていることにより、従来と比べて固定電位用として第１，第２画素列それぞれに配線した固定電位線の本数を削減できるので、半導体基板上に配置した複数の画素の微細化を図ることができ、更に、コンタクトを行方向に間引くことによって反射型液晶表示装置の歩留りを向上させることができる。
【００８１】
また、請求項２記載によると、とくに、半導体基板上に複数の画素を配置する際に、互いに隣接する列を第１、第２画素列とし、第１、第２画素列間に配置された少なくとも１種類以上の列を第３画素列とし、マトリックス状に配置された複数の画素が第１乃至第３画素列を一組とする単位画素列が行方向に複数配置されたものとするとき、前記行方向に形成されているウエル領域及び保持容量部の拡散容量電極は、複数の列に跨って共通形成され、複数のメタル膜のうちで最下層のメタル膜は、一方が前記最上層のメタル膜に接続されると共に、他方が第１画素列では、ウエル領域に第１コンタクトを介して接続され、第２画素列では、拡散容量電極に第２コンタクトを介して接続され、第３画素列では、ウエル領域及び拡散容量電極のいずれにも接続されていないことにより、従来と比べて固定電位用として第１，第２画素列それぞれに配線した固定電位線の本数を削減できるので、半導体基板上に配置した複数の画素の微細化を図ることができると共に、第１画素列と第２画素との間に第３画素列を配置することで反射型液晶表示装置の歩留りを向上させることができる。
【図面の簡単な説明】
【図１】反射型液晶表示装置において、一つの画素を模式的に拡大して示した断面図
である。
【図２】（ａ）は図１中で紙面に垂直な方向のｐ⁻ウエル領域側を断面して示し、（ｂ）は図１中で紙面に垂直な方向の保持容量部を断面して示した断面図である。
【図３】従来の反射型液晶表示装置において、一つの画素を模式的に拡大して示した平面図である。
【図４】（ａ）は反射型液晶表示装置におけるアクティブマトリックス駆動回路を説明するためのブロック図であり、（ｂ）は（ａ）中のＴＲ部を拡大して示した模式図である。
【図５】（ａ），（ｂ）は本発明に係る反射型液晶表示装置において、半導体基板上の画素Ａと画素Ｂとを説明するために模式的に拡大して示した平面図である。
【図６】図５（ａ）に示した画素Ａの場合を説明するための図であり、（ａ）は図１中で紙面に垂直な方向のｐ⁻ウエル領域側を断面して示し、（ｂ）は図１中で紙面に垂直な方向の保持容量部側を断面して示した断面図である。
【図７】図５（ｂ）に示した画素Ｂの場合を説明するための図であり、（ａ）は図１中で紙面に垂直な方向のｐ⁻ウエル領域側を断面して示し、（ｂ）は図１中で紙面に垂直な方向の保持容量部側を断面して示した断面図である。
【図８】本発明に係る反射型液晶表示装置において、半導体基板上に画素Ａ列と画素Ｂ列とを配置した場合を示した平面図である。
【図９】本発明に係る反射型液晶表示装置において、半導体基板上に画素Ａ列と、画素Ｍ列と、画素Ｂ列とを配置した第１の３画素列配置形態を説明するための平面図である。
【図１０】図９に示した第１の３画素列配置形態において、画素Ｍ列上でゴミなどによりアルミ配線がショートした場合を説明するための平面図である。
【図１１】本発明に係る反射型液晶表示装置において、半導体基板上に画素Ａ列と、画素Ｎ列と、画素Ｂ列とを配置した第２の３画素列配置形態を説明するための平面図である。
【図１２】図１１に示した第２の３画素列配置形態において、画素Ｎ列上でゴミなどによりアルミ配線がショートした場合を説明するための平面図である。
【符号の説明】
１０Ａ…従来の反射型液晶表示装置、
１０Ｂ…本発明に係る反射型液晶表示装置、
１１…半導体基板（ｐ型Ｓｉ基板）、１２…ｐ⁻ウエル領域、
１３Ａ〜１３Ｃ…フィルード酸化膜、
１４…スイッチング素子（ＭＯＳＦＥＴ）、１５…ゲート酸化膜、
１６…ゲート電極、１７Ａ，１７Ｂ…ＬＤＤ低濃度領域、
１８…ソース領域、１９…ソース用コンタクト（ソース電極）、
２０…ドレイン領域、２１…ドレイン用コンタクト（ドレイン電極）、
２２…拡散容量電極、２３…絶縁膜、２４…容量電極、
２５…第１層間絶縁膜、２６…第１メタル膜、２７…第２層間絶縁膜、
２８…遮光膜（第２メタル膜）、２９…第３層間絶縁膜、
３０…反射用画素電極（第３メタル膜）、
３１…液晶、３２…透明な共通電極、３３…透明基板（ガラス基板）、
３４…容量電極用コンタクト、３５…ｐ^＋電極、
３６…ウエル電位用コンタクト、３７…ＣＯＭ電位用コンタクト、
４１（４１Ａ，４１Ｂ，４１Ｍ，４１Ｎ）…信号線、
４２（４２Ａ）…第１固定電位線（ウエル線）、
４３（４３Ｂ）…第２固定電位線（ＣＯＭ線）、
４４（４４Ａ，４４Ｂ，４４Ｍ，４４Ｎ）…接続線、
４５…ゲート線、
４６…ウエル電位及びＣＯＭ電位を接続しない各画素共通のアルミパターン線、
４７…ウエル電位及びＣＯＭ電位を接続しない画素ごとのアルミパターン線、
５０…アクティブマトリックス駆動回路、
５１…水平シフトレジスタ回路、５２…ビデオスイッチ、５３…ビデオ線、
５４…垂直シフトレジスタ回路、
Ｃ…保持容量部、Ｄ…ドレイン、Ｇ…ゲート、Ｓ…ソース、
第１画素列（画素Ａ列）、
第２画素列（画素Ｂ列）、
第３画素列（画素Ｃ列）。

Claims

半導体基板のウエル領域内にスイッチング素子を設け、且つ、前記スイッチング素子と、前記スイッチング素子に接続した複数のメタル膜のうちで最上層のメタル膜となる反射用画素電極及び保持容量部とを組にして一つの画素を形成し、この画素を前記半導体基板上で列方向と行方向とにマトリックス状に複数配置すると共に、複数の前記反射用画素電極に対向して透明な共通電極を透明基板に成膜して、複数の前記反射用画素電極と前記共通電極との間に液晶を封入して構成した反射型液晶表示装置において、
互いに隣接する列を第１、第２画素列とし、前記マトリックス状に配置された複数の画素が前記第１、第２画素列を一組とする単位画素列が前記行方向に複数配置されたものとするとき、
前記行方向に形成されている前記ウエル領域及び前記保持容量部の拡散容量電極は、前記複数の列に跨って共通形成され、
前記複数のメタル膜のうちで最下層のメタル膜は、一方が前記最上層のメタル膜に接続されると共に、他方が前記第１画素列では、前記ウエル領域に第１コンタクトを介して接続され、前記第２画素列では、前記拡散容量電極に第２コンタクトを介して接続されていることを特徴とする反射型液晶表示装置。
半導体基板のウエル領域内にスイッチング素子を設け、且つ、前記スイッチング素子と、前記スイッチング素子に接続した複数のメタル膜のうちで最上層のメタル膜となる反射用画素電極及び保持容量部とを組にして一つの画素を形成し、この画素を前記半導体基板上で列方向と行方向とにマトリックス状に複数配置すると共に、複数の前記反射用画素電極に対向して透明な共通電極を透明基板に成膜して、複数の前記反射用画素電極と前記共通電極との間に液晶を封入して構成した反射型液晶表示装置において、
互いに隣接する列を第１、第２画素列とし、前記第１、第２画素列間に配置された少なくとも１種類以上の列を第３画素列とし、前記マトリックス状に配置された複数の画素が前記第１乃至第３画素列を一組とする単位画素列が前記行方向に複数配置されたものとするとき、
前記行方向に形成されている前記ウエル領域及び前記保持容量部の拡散容量電極は、前記複数の列に跨って共通形成され、
前記複数のメタル膜のうちで最下層のメタル膜は、一方が前記最上層のメタル膜に接続されると共に、他方が前記第１画素列では、前記ウエル領域に第１コンタクトを介して接続され、前記第２画素列では、前記拡散容量電極に第２コンタクトを介して接続され、前記第３画素列では、前記ウエル領域及び前記拡散容量電極のいずれにも接続されていないことを特徴とする反射型液晶表示装置。