JP3797108B2 - 反射型液晶表示装置 - Google Patents
反射型液晶表示装置 Download PDFInfo
- Publication number
- JP3797108B2 JP3797108B2 JP2001007388A JP2001007388A JP3797108B2 JP 3797108 B2 JP3797108 B2 JP 3797108B2 JP 2001007388 A JP2001007388 A JP 2001007388A JP 2001007388 A JP2001007388 A JP 2001007388A JP 3797108 B2 JP3797108 B2 JP 3797108B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- video
- signal line
- input
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Description
【０００１】
【発明の属する技術分野】
本発明は反射型液晶表示装置に係り、特にビデオ信号を画素列毎に切りかえるビデオスイッチにおけるフィードスルー特性を向上するのに好適なビデオスイッチを構成する素子のレイアウトに関するものである。
【０００２】
【従来の技術】
近年、屋外公衆用や管制業務用のディスプレイ、又はハイビジョン等の高精細映像表示用ディスプレイ等のように、映像を大画面表示する投射型表示装置の要望が高まっている。
【０００３】
この投射型表示装置には大別すると透過方式と反射方式のものがあるが、双方の方式とも、ＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）パネルを用いた空間光変調部を有しており、ＬＣＤパネルに読出し光を入射し、その入射光を映像信号に対応させてＬＣＤパネル中の画素単位で変調することにより投射光を得るようになっている。
【０００４】
ここに、ＬＣＤパネルは、半導体基板上に薄膜トランジスタ等のスイッチング素子とそのスイッチング素子によって電位が制御される画素電極とを所定の配列に形成して得たアクティブマトリクス基板と、透明基板(ガラス基板等)上に形成された共通電極膜とアクティブマトリクス基板との間に封止された液晶層とからなり、共通電極膜と各画素電極の間の電位差を映像信号に対応させて画素電極毎に変化させ、液晶の配向を制御することで、液晶に入射される読出し光を変調し、映像を表示するものである。
【０００５】
次に液晶表示装置の構成について、反射型液晶表示装置を例にとって説明する。
図１は、従来例の反射型液晶表示装置におけるアクティブマトリクス回路のブロック構成図であり、図２は、従来例の反射型液晶表示装置における画素の模式断面図である。
【０００６】
図１に示すように、反射型液晶表示装置１は、所定のマトリクス状に配置された複数の画素１０Ａからなる画素部１０と、これらの画素１０Ａのうち、特定の画素１０Ａを選択するための、水平シフトレジスタ２、垂直シフトレジスタ７、ビデオ信号をスイッチングするビデオスイッチ３及び画素部１０に読み出し光１６を入射し、入射した読み出し光１６を投射する、図示しない光学系より概略構成される。
【０００７】
各画素列毎に、信号線５が配置されており、信号線５はビデオスイッチ３を介して、ビデオ信号（以下、映像信号ともいう）が供給されるビデオ線４に接続されている。又、信号線５は各画素１０Ａの画素トランジスタ６の入力電極部Ｄに接続されている。ここで、画素トランジスタ６はＭＯＳトランジスタより構成されている。
ビデオスイッチ３は、例えばＣＭＯＳトランジスタより構成されており、水平シフトレジスタ２に接続された列選択線２４に供給される列信号により、その開閉が制御される。
【０００８】
各画素行毎に、垂直シフトレジスタ７に接続するゲート配線８が接続されており、ゲート配線８は、各画素トランジスタ６のゲートＧに接続されている。
各画素トランジスタ６の出力電極部Ｓは反射電極（以下、画素電極ともいう）９及び保持容量１７の一端に接続されている。保持容量１７の他端は拡散領域１１に接続されている。
【０００９】
ここで、ビデオ線４を介して供給された映像信号は、水平シフトレジスタ２から列選択線２４を介して供給される列信号、及び垂直シフトレジスタ７からゲート配線を介して供給される行信号（以下、ゲートパルスともいう）とによって、順次選択される画素１０Ａの保持容量１７に電荷の形で書込まれる。
【００１０】
図２に示すように、画素１０Ａは回路部２７と液晶セル２６から構成される。回路部２７は、シリコン基板１９上にマトリクス状に形成された画素トランジスタ６と保持容量１７から構成されており、保持容量１７の電極１８はコンタクト２０などを介して積層された絶縁層２１，２２，２３を通して、絶縁層２３上に形成されている反射（画素）電極１４に接続されている。画素トランジスタ６の出力電極部Ｓは保持容量１７の電極１８に接続されている。
【００１１】
一方、液晶セル２６は、図示しない透明基板上に形成された対向電極１２と、反射（画素）電極１４と、これらの間に封入された液晶１３より構成されている。
対向電極１２は、保持容量１１の拡散領域１１と図示しない配線を介して接続されている。
【００１２】
従って、保持容量１７の電極１８に接続する反射電極１４と、保持容量１８の拡散領域１１に接続する対向電極１２との間には、映像信号に応じた電位差が発生し、液晶２６の光学特性を変調する。この結果、読み出し光１６は画素１０Ａ毎に変調されて反射電極１４で反射され、映像信号に対応した投射光として、射出され、映像を表示する。
【００１３】
次に反射電極１４の駆動電圧波形を説明する。
図３は、従来例の反射型液晶表示装置において、フレーム反転駆動法により、全画面に白を書込んだ場合の反射電極の駆動電圧波形を示すグラフ図である。
図３において、映像は「白」であるので、これに対応する信号電圧Ｖｓｉｇは信号電圧中心電圧Ｖｓｉｇｃに対して、フレーム周期ごとに正および負極性である矩形波であり、後述のビデオスイッチ３の入力電極部ＮＤ，ＰＤに印加される。すなわち、例えば第ｎフレーム期間が正書き込み、第（ｎ+１）フレーム期間が負書き込みとなる。ここで、信号電圧Ｖｓｉｇは、いずれのフレーム期間においても正電圧である。
【００１４】
ある画素１０Ａに注目すると、第ｎフレーム期間中の所定の時間に、この画素１０Ａの属する画素行に接続するゲート配線８に、垂直シフトレジスタ７から電圧Ｖｇで時間ｔｗのゲートパルスが印加され、画素トランジスタ６がオンされる。
次に、時間ｔｗの期間中に、この画素１０Ａの属する画素列の列選択線２４に、水平シフトレジスタ２から時間ｔｖｗの列信号が印加され、これによりビデオスイッチ３がオンし、ビデオ線４から信号電圧Ｖｓｉｇが信号線を通して画素トランジスタ６の入力電極部Ｄに供給される。画素トランジスタ６は、この時すでにオンになっているので、映像信号が保持容量１７に電荷として蓄積される。
【００１５】
ここで、反射電極１４は，保持容量１７の電極１８に接続されているので、図３に示すように、反射電極電圧Ｖｐは、（ａ）書き込み特性、（ｂ−１）ビデオスイッチ３のフィードスルー特性、（ｂ−２）画素トランジスタ６のフィードスルー特性、（ｃ）保持特性に依存して変化する。
【００１６】
すなわち反射電極電圧Ｖｐは、画素トランジスタ６及びビデオスイッチ３がオンになっている期間ｔｖｗで、（ａ）書き込み特性に従って、信号電圧Ｖｓｉｇに達し、画素トランジスタ６がオンでビデオスイッチ３がオフになると、（ｂ−１）ビデオスイッチ３のフィールドスルー特性に従って、電圧降下し、さらに、画素トランジスタ６とビデオスイッチ３がともにオフになって、（ｂ−２）画素トランジスタ６のフィールドスルー特性に従って、電圧降下する。ここまでで、フィールドスルー電圧ΔＶｐ分だけ、信号電圧Ｖｓｉｇより低くなる。
【００１７】
その後、第（ｎ＋１）フレームで、画素トランジスタ６がオンするまでの期間には、画素トランジスタ６の暗電流、保持容量１７、液晶１３の抵抗等によるリーク電流により定まる、（ｃ）保持特性に従って、反射電極電圧Ｖｐは低下する。
第（ｎ＋１）フレームにおいては、反射電極電圧Ｖｐは信号電圧Ｖｐに従って、低下し、フィードスルー特性に従って、フィールドスルー電圧ΔＶｐ分だけ低下する。
【００１８】
【発明が解決しようとする課題】
ところで、このフィードスルー電圧ΔＶｐの反射電極電位Ｖｐへの影響を見てみると、正書き込み、負書き込みのどちらでも電位を０Ｖの方向へ減衰させる。従って、反射電極電位Ｖｐの平均値は対向電極１２の電位である対向電極電位Ｖｃｏｍになるのであるが、信号電圧中心電圧Ｖｓｉｇｃに対し、フィードスルー電圧ΔＶｐ分のオフセット成分を発生させ、対向電極電位Ｖｃｏｍをオフセット電位分だけ補正して正負のバランスをとる必要がある。
【００１９】
しかし、フィードスルー電圧ΔＶｐは信号電圧のレベルによって変化するため、フィードスルー電圧ΔＶｐが大きいと対向電極電位Ｖｃｏｍをオフセットしきれずに液晶２６に印加する電圧にＤＣ成分が発生し、このため液晶２６に焼き付きを発生させたり、フリッカーノイズの原因となっていた。
【００２０】
ここで、フィールドスルー特性に関連するビデオスイッチの容量について説明する。
図４は、ビデオスイッチの等価回路図である。
ここでは、画素トランジスタ６がオンしているがビデオスイッチ３がオフした場合（保持容量１７への書込み直後）の等価回路を示してある。
【００２１】
ビデオスイッチ３はＮＭＯＳトランジスタ（以下，単にＮＭＯＳともいう）３ＮとＰＭＯＳトランジスタ（以下，単にＰＭＯＳともいう）３Ｐの相補型で構成されており、ＮＭＯＳ３ＮのゲートＮＧは、水平シフトレジスタ２から列信号Ｖｇを供給される列選択線２４に、ゲート配線２４ＮＧを介して接続され、ＰＭＯＳ３ＰのゲートＰＧは、列選択線２４にインバータ２９及びゲート配線２４ＰＧを介して接続されている。ＮＭＯＳ３Ｎの入力電極部ＮＤ及びＰＭＯＳの入力電極部ＰＤは入力配線４Ｄを介して、映像に対応した信号の供給されるビデオ線４に接続されている。ＮＭＯＳ３Ｎの出力電極部ＮＳ及びＰＭＯＳ３Ｐの出力電極部ＰＳは、信号線５に接続し、信号線５は画素列を構成する各画素の画素トランジスタ６の入力電極部Ｄに接続されている。画素トランジスタ６のゲートＧ及び出力電極部Ｓは、ゲート配線８及び保持容量１７の電極１８にそれぞれ接続されている。
【００２２】
ここで、容量については、保持容量１７の容量が容量Ｃｓ２、信号線５に接続されている画素列の各画素トランジスタ６の入力電極部Ｄとウエルｗとの間に発生する入力拡散容量２８の合計が容量Ｃｓ１、信号線５が持つ容量が容量Ｃｓ３、液晶３がもつ容量が容量Ｃｓ４とそれぞれなり、これらの容量を合計して、容量Ｃｓとなる。
【００２３】
一方、ビデオスイッチ３においては、ゲートＮＧと信号線５との間にはゲート−出力電極部間容量ＣＮｇｓが、及びゲートＰＧと信号線５との間にはゲート−出力電極部間容量ＣＰｇｓがそれぞれ発生する。この時の全容量は、Ｃｓ＋ＣＮｇｓ＋ＣＰｇｓとなる。
【００２４】
ここで、ビデオスイッチ３の動作について説明する。ビデオスイッチ３がオンすると、ビデオ線４に印加された映像信号は、全容量（Ｃｓ＋ＣＮｇｓ＋ＣＰｇｓ）に充電される。次に、ビデオスイッチ３がオフになった瞬間に、充電された電荷は各々の容量に再分配される。すなわち、ビデオスイッチ３がオンして保持容量１７に蓄積された映像信号に対応する電荷は、ビデオスイッチ３がオフしたときには、容量Ｃｓ＋ＣＮｇｓ＋ＣＰｇｓにしたがって再配分され、それに応じてフィールドスルー電圧が発生する。
【００２５】
したがって、反射電極電位Ｖｐの上述の（ｂ−１）フィードスルー特性（ビデオスイッチ３のゲートオフ時の反射電極電位の変動量）は、ビデオスイッチ３のゲート−出力電極部間容量Ｃｇｓ（ここで、Ｃｇｓ＝ＣＮｇｓ＋ＣＰｇｓである）と、ビデオスイッチ３の出力電極部にぶら下がっている容量Ｃｓの比で決定される。このフィードスルー特性を向上するためには、ビデオスイッチ３のゲート−出力電極部間容量Ｃｇｓが十分に小さいことが望ましく、ゲート−出力電極部間容量Ｃｇｓが出力電極部の容量Ｃｓよりも小さければ小さいほど、ビデオスイッチ３のゲートパルスがオフになってからの反射電極電位のフィードスルー（電圧降下）量が小さくなる。
【００２６】
この現象は、画素トランジスタがオンからオフする場合（（ｂ−２）フィールドスルー特性）にも、同様に発生するが、実際には、ビデオスイッチ３でのフィードスルー電圧の方が画素トランジスタ６でのフィードスルー電圧よりも大きいため、ビデオスイッチ３での容量配分によるフィードスルー特性が問題になる。
【００２７】
次に、具体的なビデオスイッチの素子配線を説明する。
図５は、従来例の反射型液晶表示装置におけるビデオスイッチの素子配線パターン図であリ、図６は、図５におけるＡ−Ａ’断面図であり、図７は、図５におけるＡ１−Ａ１’断面図である。
図５において、ビデオスイッチ３はＮＭＯＳ３Ｎ及びＰＭＯＳ３ＰのＣＭＯＳより構成されており、画素トランジスタ６と同一の例えばシリコン基板１９上に形成されている。ゲート配線２４ＮＧ、入力配線４Ｄ、ゲートＮＧ、信号線５、ゲートＰＧ及びゲート配線２４ＰＧが基板１９上に平行に配列されている。
【００２８】
図５、図６を参照して、ＮＭＯＳ３Ｎについて説明すると、基板１９に形成されたウエルｗ内に、入力電極部ＮＤと出力電極部ＮＳが形成されており、入力電極部ＮＤはコンタクト４ＮＣを介して入力配線４Ｄに、出力電極部ＮＳはコンタクト５ＮＣを介して信号線５にそれぞれ接続されており、ゲート配線２４ＮＧはコンタクトＮＤＣ１、ＮＤＣ２を介して基板上に形成されたポリシリコンからなるゲートＮＧに接続されている。
【００２９】
図５、図７を参照して、ＰＭＯＳ３Ｐについて説明すると、基板１９に形成されたウエルｗ内に、入力電極部ＰＤと出力電極部ＰＳが形成されており、入力電極部ＰＤはコンタクト４ＰＣを介して入力配線４Ｄに、出力電極部ＰＳはコンタクト５ＰＣを介して信号線５にそれぞれ接続されており、ゲート配線２４ＰＧはコンタクトＰＧＣ１、ＰＧＣ２を介して基板上に形成されたポリシリコンからなるゲートＰＧに接続されている。ＰＭＯＳ３ＰのポリシリコンからなるゲートＰＧに接続するゲート配線２４ＰＧは信号線５に平行に所定距離離れて配列されている。
【００３０】
また、ゲート配線２４ＮＧ，入力配線４Ｄ、信号線５、及びゲート配線２４ＰＧは、いずれもアルミより形成されており、基板１上に形成した所定の厚さの絶縁層２１上に配置されている。
ここで、上述の容量ＣＮｇｓとしては、ゲートＮＧ−出力電極部ＮＳ間の容量ＣＮｔｒとなる。
【００３１】
また、上述の容量ＣＰｇｓとしては、ゲートＰＧ−出力電極部ＰＳ間の容量ＣＰｔｒの他に、ＰＭＯＳ用のゲート配線２４ＰＧと信号線５間の寄生容量ＣａｌＰ１及びゲート配線２４ＰＧと出力電極部ＰＳ間の寄生容量ＣａｌＰ２とがある。また、ＮＭＯＳ用のゲート配線２４ＮＧとＰＭＯＳ用のゲート配線２４ＰＧの位置を入れ替えた場合は、ＣａｌＰ１、ＣａｌＰ２がそれぞれ図示しないＣａｌＮ１、ＣａｌＮ２となり、ＣＮｇｓの容量となる。
【００３２】
フィードスルー特性を向上するためには、ビデオスイッチ３におけるゲート−出力電極部間容量Ｃｇｓ（＝ＣＮｇｓ＋ＣＰｇｓ）が、ビデオスイッチの出力電極部側にぶら下がっている容量Ｃｓよりも十分に小さいことが望ましい。
このため、ゲート−出力電極部間容量Ｃｇｓを小さくするか、ビデオスイッチ３の出力電極部にぶら下がっている画素トランジスタ６の入力電極部拡散容量等をを大きくすることが考えられるが、画素トランジスタ６の入力電極部拡散容量を大きくすることは画素パターンサイズの増大、従って、チップサイズの増大を招き、コスト高となり得策ではない。
【００３３】
又、ビデオスイッチ３のゲート−出力電極部間容量を小さくするには、ビデオスイッチサイズ（ゲート幅）を小さくすればよいが、しかしながら、ビデオスイッチ３は信号線５にぶら下がっている画素トランジスタ６の拡散容量を充電するためのビデオ信号電圧充電能力を確保しなければならないために、最適サイズ以下にビデオスイッチサイズを小さくすることはできない。
そして、ビデオスイッチや画素トランジスタのサイズを変更することなく、ビデオスイッチの寄生容量を低減し、フィールドスルー特性を改善することが求められていた。
【００３４】
そこで、本発明は、上記課題を解決し、反射型液晶表示装置において、ビデオスイッチの駆動能力を小さくすることなく、ゲート−出力電極部間寄生容量を小さくしてフィードスルー特性を改善し、それにより、液晶の劣化の少ない反射型液晶表示装置を提供することを目的とするものである。
【００３５】
【課題を解決するための手段】
上記目的を達成するための手段として、第１の発明は、マトリクス状に配列された画素電極と、信号源より供給される映像信号を伝送するビデオ線と、該ビデオ線から伝送された前記映像信号を、前記各画素電極にスイッチングするビデオスイッチと、前記スイッチングされた映像信号を前記各画素電極に伝送するための信号線と、前記ビデオ線に接続され前記信号線と略平行に延在する入力配線と、前記各画素電極のうち特定の画素電極を選択するための選択線とを有する反射型液晶表示装置において、前記ビデオスイッチは、前記入力配線に接続された第１の入力電極部と、前記信号線に接続された第１の出力電極部と、前記第１の入力電極部と前記第１の出力電極部との間に配置された第１のゲートとで構成されたＮＭＯＳトランジスタと、前記入力配線に接続された第２の入力電極部と、前記信号線に接続された第２の出力電極部と、前記第２の入力電極部と前記第２の出力電極部との間に配置された第２のゲートとで構成されたＰＭＯＳトランジスタと、からなる相補型構造を有し、前記第１のゲートと前記選択線とは、前記入力配線の前記信号線が延在する側とは反対側に前記入力配線及び前記信号線と略平行に延在する第１のゲート配線を介して接続され、前記第２のゲートと前記選択線とは、前記信号線の前記入力配線が延在する側とは反対側に前記信号線と略平行に延在する第２のゲート配線を介して接続され、前記第２のゲート配線と前記信号線との間には、所定電圧を印加可能なガードパターンが、前記信号線及び前記第２のゲート配線と略平行に延在するように配置されてなることを特徴とする反射型液晶表示装置である。
【００３６】
また、第２の発明は、マトリクス状に配列された画素電極と、信号源より供給される映像信号を伝送するビデオ線と、該ビデオ線から伝送された前記映像信号を、前記各画素電極にスイッチングするビデオスイッチと、前記スイッチングされた映像信号を前記各画素電極に伝送するための信号線と、前記ビデオ線に接続され前記信号線と略平行に延在する入力配線と、前記各画素電極のうち特定の画素電極を選択するための選択線とを有する反射型液晶表示装置において、前記ビデオスイッチは、前記入力配線に接続された第１の入力電極部と、前記信号線に接続された第１の出力電極部と、前記第１の入力電極部と前記第１の出力電極部との間に配置された第１のゲートとで構成されたＮＭＯＳトランジスタと、前記入力配線に接続された第２の入力電極部と、前記信号線に接続された第２の出力電極部と、前記第２の入力電極部と前記第２の出力電極部との間に配置された第２のゲートとで構成されたＰＭＯＳトランジスタと、からなる相補型構造を有し、前記第１のゲートと前記選択線とは、前記入力配線の前記信号線が延在する側とは反対側に前記入力配線及び前記信号線と略平行に延在する第１のゲート配線を介して接続され、前記第２のゲートと前記選択線とは、前記入力配線の前記信号線が延在する側とは反対側に前記入力配線及び前記信号線と略平行に延在する第２のゲート配線を介して接続されてなることを特徴とする反射型液晶表示装置である。
【００３７】
【発明の実施の形態】
以下、本発明の実施の形態につき、好ましい実施例により、図面を参照して説明する。
なお、説明の簡便のため、従来の技術において説明した構成と同一構成については、同一の参照符号を付し、その説明を省略している。
【００３８】
＜第１実施例＞
本発明の反射型液晶表示装置においては、ビデオスイッチ以外の構成については、上述の従来例に説明したものと同様であるので、その説明を省略する。
図８は、本発明の反射型液晶表示装置の第1実施例におけるビデオスイッチの素子配線パターン図であリ、図９は、図８におけるＢ−Ｂ’断面図であり、図１０は、図８におけるＢ１−Ｂ１’断面図である。
【００３９】
画素１０Ａと同一の基板１９上に形成されているビデオスイッチ３０は、隣接して配置したＮＭＯＳ３０ＮとＰＭＯＳ３０Ｐの相補型で構成されている。
ＮＭＯＳ３０Ｎの入力電極部ＮＤと出力電極部ＮＳが所定の形状及び間隔で基板１９のウエルｗ中に形成配置（図中左右）されており、同様にＰＭＯＳ３０Ｐの入力電極部ＰＤが所定の形状及び間隔で基板１９のウエルｗ中に形成配置（図中左右）されている。ＮＭＯＳ３０ＮとＰＭＯＳ３０Ｐは所定の間隔で配置（図中上下）されている。
【００４０】
列選択線２４に接続するゲート配線２４ＮＧ、列選択線にインバータ２９を介して接続するゲート配線ＰＧ、ビデオ線４に接続する入力配線４Ｄ及び信号線５が所定の間隔及び幅で平行に配置されている。ゲート配線２４ＰＧと信号線５の間には、所定長さ及び幅を有するガードパターン２５が設けられている。
なお、ゲート配線２４ＮＧ、２４ＰＧ、入力配線４Ｄ、信号線５及びガードパターン２５は、いずれも基板１９上に形成された絶縁層２１上にアルミ配線パターンにより形成されている。ここで、ゲート配線２４ＮＧは画素トランジスタ間の絶縁を行う、酸化膜３２上に配置する。
【００４１】
ゲート配線２４ＮＧはコンタクトＮＤＣ１及びコンタクトＮＤＣ２を介して、基板１９上に形成されたＮＭＯＳ３０の所定のゲートＮＧに接続されている。入力配線４ＤはＮＭＯＳ３０Ｎの入力電極部ＮＤ及びＰＭＯＳ３０Ｐの入力電極部ＰＤにそれぞれコンタクト４ＮＣ、４ＰＣを介して接続されている。信号線５はＮＭＯＳ３０Ｎの出力電極部ＮＳ及びＰＭＯＳ３０Ｐの出力電極部ＰＳにそれぞれコンタクト５ＮＣ、５ＰＣを介して接続されている。ゲート配線２４ＰＧはコンタクトＰＧＣ１及びＰＧＣ２を介してＰＭＯＳ３０ＰのゲートＰＧに接続されている。
一方、ガードパターン２５には、所定のＤＣ電圧を供給する図示しない定電圧源に接続されている。
【００４２】
ビデオスイッチ３０Ｎにおいて、オフの状態を考えると、図９、図１０に示すように、従来例と同様、ＮＭＯＳ３０ＮのゲートＮＧと出力電極部ＮＳとの間には容量として容量ＣＮｔｒが、ＰＭＯＳ３０ＰのゲートＰＧと出力電極部ＰＳとの間には容量として容量ＣＰｔｒが発生するが、信号線５とゲート配線２４ＰＧとの間には、所定のＤＣ電圧が印加されたガードパターン２５が配置されているので、寄生容量は大幅に低減される。
又、ゲート配線２４ＰＧは酸化膜３２上に配置されており、出力電極部ＮＳ及びＰＳとの間隔が大きくなり、寄生容量の発生を抑制できる。
【００４３】
このように従来例において発生していた寄生容量ＣａｌＰ１、ＣａｌＰ２を抑制できる。従って、画素電極電位のフィードスルー特性を改善することができる。
【００４４】
ここで、第１実施例及び従来例の反射型液晶表示装置において、ビデオスイッチのゲート−出力電極部間容量Ｃｇｓを実測し、且つ信号電圧Ｖｓｉｇを４Ｖ〜１２Ｖに変化させた場合のフィードスルー特性による画素電極電位Ｖｃｏｍの変動電圧値を得た。
【００４５】
本第１実施例においては、ゲート−出力電極部間容量Ｃｇｓは２．５×１０-14Ｆであり、画素電極電位Ｖｃｏｍの変動電圧値は１００ｍＶであった。
一方、従来例においては、ゲート−出力電極部間容量Ｃｇｓは５．２×１０-1 4Ｆであり、画素電極電位Ｖｃｏｍの変動電圧値は１５０ｍＶであった。
結果を図１４に示す。
【００４６】
これより、第１実施例の素子配列を採用することにより、従来例に比較して、ビデオスイッチのゲート−出力電極部間容量Ｃｇｓを略１／２に減少することができ、信号電圧Ｖｓｉｇを４Ｖから１２Ｖに変化させた場合のフィードスルー特性による反射（画素）電極電位Ｖｃｏｍの変動電圧値を略２/３にまで減少することができた。
【００４７】
＜第２実施例＞
図１１は、本発明の反射型液晶表示装置の第２実施例におけるビデオスイッチの素子配線パターン図であリ、図１２は、図１１におけるＣ−Ｃ’断面図であリ、図１３は、図１１におけるＣ１−Ｃ１’断面図である。
第２実施例においては、上述の第１実施例において、ガードパターン２５を設けず、ＰＭＯＳ３１ＰのゲートＰＧに接続するゲート配線２４ＰＧを、ゲート配線２４ＮＧのＮＭＯＳ３１Ｎが配置されているのとは反対側に配置した以外は、第１実施例のビデオスイッチ３０と同様に構成して、第２実施例のビデオスイッチ３１を得た。
【００４８】
これにより、ゲート配線２４ＰＧと信号線５間の距離を大きくとることができるので、ゲート配線２４ＰＧと信号線５間の寄生容量を抑制することができる。
従って、ゲート−出力電極部間の容量ＣＮｇｓ、ＣＰｇｓをビデオスイッチ３のトランジスタ容量ＣＮｔｒ、ＣＰｔｒにそれぞれ略抑制でき、フィールドスルー特性を改善できる。
また、ゲート配線２４ＰＧ、２４ＮＧは出力電極部ＰＳ、ＰＮとの間隔を大きくとることができ、寄生容量の発生を抑制できる。
【００４９】
なお、以上、ビデオスイッチ３がＣＭＯＳトランジスタより構成された場合について説明したが、第１実施例及び第２実施例の配線レイアウトは、ビデオスイッチを単にＮＭＯＳまたはＰＭＯＳトランジスタ単独で構成した場合についても、適用できることは、上述の説明より明らかである。
また、ＮＭＯＳ用のゲート配線２４ＮＧとＰＭＯＳ用のゲート配線２４ＰＧの位置を入れ替えた場合においても、同様の効果が得られることは上述の説明より明らかである。
また、以上、ビデオスイッチについて説明したが、第１実施例、第２実施例のの配線レイアウトは、画素トランジスタにも適用でき、全体として、画素電極電位のフィールドスルー特性を一層改善できるものである。
【００５０】
【発明の効果】
以上説明したように、本発明に係る反射型液晶表示装置において、請求項１記載によれば、ビデオスイッチにおけるゲート配線と信号線との間に、所定の電圧を印加したガードパターンを配置したことにより、反射型液晶表示装置において、ビデオスイッチの駆動能力を小さくすることなく、ゲート−出力電極部間寄生容量を小さくしてフィードスルー特性を改善し、それにより、液晶の劣化の少ない反射型液晶表示装置を提供することができるという効果がある。
【００５１】
また、請求項２記載によれば、ビデオスイッチにおけるゲート配線をゲートに対し、信号線の反対側の位置に配置したことにより、反射型液晶表示装置において、ビデオスイッチの駆動能力を小さくすることなく、ゲート−出力電極部間寄生容量を小さくしてフィードスルー特性を改善し、それにより、液晶の劣化の少ない反射型液晶表示装置を提供することができるという効果がある。
【図面の簡単な説明】
【図１】従来例の反射型液晶表示装置におけるアクティブマトリクス回路のブロック構成図である。
【図２】従来例の反射型液晶表示装置における画素の模式断面図である。
【図３】従来例の反射型液晶表示装置において、フレーム反転駆動法により、全画面に白を書込んだ場合の反射電極の駆動電圧波形を示すグラフ図である。
【図４】ビデオスイッチの等価回路図である。
【図５】従来例の反射型液晶表示装置におけるビデオスイッチの素子配線パターン図である。
【図６】図５におけるＡ−Ａ’断面図である。
【図７】図５におけるＡ１−Ａ１’断面図である。
【図８】本発明の反射型液晶表示装置の第1実施例におけるビデオスイッチの素子配線パターン図である。
【図９】図８におけるＢ−Ｂ’断面図である。
【図１０】図８におけるＢ１−Ｂ１’断面図である。
【図１１】本発明の反射型液晶表示装置の第２実施例におけるビデオスイッチの素子配線パターン図である。
【図１２】図１１におけるＣ−Ｃ’断面図である。
【図１３】図１１におけるＣ１−Ｃ１’断面図である。
【図１４】ゲート−出力電極部間容量Ｃｇｓと対向電極電位Ｖｃｏｍについて、従来例と第1実施例の比較図である。
【符号の説明】
１…液晶表示装置、２…水平シフトレジスタ、３…ビデオスイッチ、３Ｎ…ＮＭＯＳトランジスタ、３Ｐ…ＰＭＯＳトランジスタ、４…ビデオ線、４Ｄ…入力配線、４ＮＣ、４ＰＣ…コンタクト、５…信号線、５ＮＣ，５ＰＣ…コンタクト、６…画素トランジスタ、７…垂直シフトレジスタ、８…ゲート配線、９…反射（画素）電極、１０…画素部、１０Ａ…画素、１１…拡散領域、１２…対向電極、１３…液晶、１４…反射電極、１５…遮光膜、１６…読み出し光、１７…保持容量、１８…電極、１９…（シリコン）基板、２０…コンタクト、２１…絶縁層、２２…絶縁層、２３…絶縁層、２４…列選択線、２４ＮＧ…（ＮＭＯＳトランジスタの）ゲート配線、２４ＰＧ…（ＰＭＯＳトランジスタの）ゲート配線、２５…ガードパターン、２６…液晶セル、２７…回路部、２８…入力拡散容量、２９…インバータ、３０…ビデオスイッチ、３０Ｎ…ＮＭＯＳトランジスタ、３０Ｐ…ＰＭＯＳトランジスタ、３１…ビデオスイッチ、３１Ｎ…ＮＭＯＳトランジスタ、３１Ｐ…ＰＭＯＳトランジスタ、３２…酸化膜、Ｄ、ＮＤ、ＰＤ…入力電極部、Ｇ、ＮＧ、ＰＧ…ゲート、ＮＤＣ１、ＮＤＣ２、ＰＤＣ１，ＰＤＣ２…コンタクト、Ｓ、ＮＳ、ＰＳ…出力電極部、Ｗ…ウエル。
【発明の属する技術分野】
本発明は反射型液晶表示装置に係り、特にビデオ信号を画素列毎に切りかえるビデオスイッチにおけるフィードスルー特性を向上するのに好適なビデオスイッチを構成する素子のレイアウトに関するものである。
【０００２】
【従来の技術】
近年、屋外公衆用や管制業務用のディスプレイ、又はハイビジョン等の高精細映像表示用ディスプレイ等のように、映像を大画面表示する投射型表示装置の要望が高まっている。
【０００３】
この投射型表示装置には大別すると透過方式と反射方式のものがあるが、双方の方式とも、ＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）パネルを用いた空間光変調部を有しており、ＬＣＤパネルに読出し光を入射し、その入射光を映像信号に対応させてＬＣＤパネル中の画素単位で変調することにより投射光を得るようになっている。
【０００４】
ここに、ＬＣＤパネルは、半導体基板上に薄膜トランジスタ等のスイッチング素子とそのスイッチング素子によって電位が制御される画素電極とを所定の配列に形成して得たアクティブマトリクス基板と、透明基板(ガラス基板等)上に形成された共通電極膜とアクティブマトリクス基板との間に封止された液晶層とからなり、共通電極膜と各画素電極の間の電位差を映像信号に対応させて画素電極毎に変化させ、液晶の配向を制御することで、液晶に入射される読出し光を変調し、映像を表示するものである。
【０００５】
次に液晶表示装置の構成について、反射型液晶表示装置を例にとって説明する。
図１は、従来例の反射型液晶表示装置におけるアクティブマトリクス回路のブロック構成図であり、図２は、従来例の反射型液晶表示装置における画素の模式断面図である。
【０００６】
図１に示すように、反射型液晶表示装置１は、所定のマトリクス状に配置された複数の画素１０Ａからなる画素部１０と、これらの画素１０Ａのうち、特定の画素１０Ａを選択するための、水平シフトレジスタ２、垂直シフトレジスタ７、ビデオ信号をスイッチングするビデオスイッチ３及び画素部１０に読み出し光１６を入射し、入射した読み出し光１６を投射する、図示しない光学系より概略構成される。
【０００７】
各画素列毎に、信号線５が配置されており、信号線５はビデオスイッチ３を介して、ビデオ信号（以下、映像信号ともいう）が供給されるビデオ線４に接続されている。又、信号線５は各画素１０Ａの画素トランジスタ６の入力電極部Ｄに接続されている。ここで、画素トランジスタ６はＭＯＳトランジスタより構成されている。
ビデオスイッチ３は、例えばＣＭＯＳトランジスタより構成されており、水平シフトレジスタ２に接続された列選択線２４に供給される列信号により、その開閉が制御される。
【０００８】
各画素行毎に、垂直シフトレジスタ７に接続するゲート配線８が接続されており、ゲート配線８は、各画素トランジスタ６のゲートＧに接続されている。
各画素トランジスタ６の出力電極部Ｓは反射電極（以下、画素電極ともいう）９及び保持容量１７の一端に接続されている。保持容量１７の他端は拡散領域１１に接続されている。
【０００９】
ここで、ビデオ線４を介して供給された映像信号は、水平シフトレジスタ２から列選択線２４を介して供給される列信号、及び垂直シフトレジスタ７からゲート配線を介して供給される行信号（以下、ゲートパルスともいう）とによって、順次選択される画素１０Ａの保持容量１７に電荷の形で書込まれる。
【００１０】
図２に示すように、画素１０Ａは回路部２７と液晶セル２６から構成される。回路部２７は、シリコン基板１９上にマトリクス状に形成された画素トランジスタ６と保持容量１７から構成されており、保持容量１７の電極１８はコンタクト２０などを介して積層された絶縁層２１，２２，２３を通して、絶縁層２３上に形成されている反射（画素）電極１４に接続されている。画素トランジスタ６の出力電極部Ｓは保持容量１７の電極１８に接続されている。
【００１１】
一方、液晶セル２６は、図示しない透明基板上に形成された対向電極１２と、反射（画素）電極１４と、これらの間に封入された液晶１３より構成されている。
対向電極１２は、保持容量１１の拡散領域１１と図示しない配線を介して接続されている。
【００１２】
従って、保持容量１７の電極１８に接続する反射電極１４と、保持容量１８の拡散領域１１に接続する対向電極１２との間には、映像信号に応じた電位差が発生し、液晶２６の光学特性を変調する。この結果、読み出し光１６は画素１０Ａ毎に変調されて反射電極１４で反射され、映像信号に対応した投射光として、射出され、映像を表示する。
【００１３】
次に反射電極１４の駆動電圧波形を説明する。
図３は、従来例の反射型液晶表示装置において、フレーム反転駆動法により、全画面に白を書込んだ場合の反射電極の駆動電圧波形を示すグラフ図である。
図３において、映像は「白」であるので、これに対応する信号電圧Ｖｓｉｇは信号電圧中心電圧Ｖｓｉｇｃに対して、フレーム周期ごとに正および負極性である矩形波であり、後述のビデオスイッチ３の入力電極部ＮＤ，ＰＤに印加される。すなわち、例えば第ｎフレーム期間が正書き込み、第（ｎ+１）フレーム期間が負書き込みとなる。ここで、信号電圧Ｖｓｉｇは、いずれのフレーム期間においても正電圧である。
【００１４】
ある画素１０Ａに注目すると、第ｎフレーム期間中の所定の時間に、この画素１０Ａの属する画素行に接続するゲート配線８に、垂直シフトレジスタ７から電圧Ｖｇで時間ｔｗのゲートパルスが印加され、画素トランジスタ６がオンされる。
次に、時間ｔｗの期間中に、この画素１０Ａの属する画素列の列選択線２４に、水平シフトレジスタ２から時間ｔｖｗの列信号が印加され、これによりビデオスイッチ３がオンし、ビデオ線４から信号電圧Ｖｓｉｇが信号線を通して画素トランジスタ６の入力電極部Ｄに供給される。画素トランジスタ６は、この時すでにオンになっているので、映像信号が保持容量１７に電荷として蓄積される。
【００１５】
ここで、反射電極１４は，保持容量１７の電極１８に接続されているので、図３に示すように、反射電極電圧Ｖｐは、（ａ）書き込み特性、（ｂ−１）ビデオスイッチ３のフィードスルー特性、（ｂ−２）画素トランジスタ６のフィードスルー特性、（ｃ）保持特性に依存して変化する。
【００１６】
すなわち反射電極電圧Ｖｐは、画素トランジスタ６及びビデオスイッチ３がオンになっている期間ｔｖｗで、（ａ）書き込み特性に従って、信号電圧Ｖｓｉｇに達し、画素トランジスタ６がオンでビデオスイッチ３がオフになると、（ｂ−１）ビデオスイッチ３のフィールドスルー特性に従って、電圧降下し、さらに、画素トランジスタ６とビデオスイッチ３がともにオフになって、（ｂ−２）画素トランジスタ６のフィールドスルー特性に従って、電圧降下する。ここまでで、フィールドスルー電圧ΔＶｐ分だけ、信号電圧Ｖｓｉｇより低くなる。
【００１７】
その後、第（ｎ＋１）フレームで、画素トランジスタ６がオンするまでの期間には、画素トランジスタ６の暗電流、保持容量１７、液晶１３の抵抗等によるリーク電流により定まる、（ｃ）保持特性に従って、反射電極電圧Ｖｐは低下する。
第（ｎ＋１）フレームにおいては、反射電極電圧Ｖｐは信号電圧Ｖｐに従って、低下し、フィードスルー特性に従って、フィールドスルー電圧ΔＶｐ分だけ低下する。
【００１８】
【発明が解決しようとする課題】
ところで、このフィードスルー電圧ΔＶｐの反射電極電位Ｖｐへの影響を見てみると、正書き込み、負書き込みのどちらでも電位を０Ｖの方向へ減衰させる。従って、反射電極電位Ｖｐの平均値は対向電極１２の電位である対向電極電位Ｖｃｏｍになるのであるが、信号電圧中心電圧Ｖｓｉｇｃに対し、フィードスルー電圧ΔＶｐ分のオフセット成分を発生させ、対向電極電位Ｖｃｏｍをオフセット電位分だけ補正して正負のバランスをとる必要がある。
【００１９】
しかし、フィードスルー電圧ΔＶｐは信号電圧のレベルによって変化するため、フィードスルー電圧ΔＶｐが大きいと対向電極電位Ｖｃｏｍをオフセットしきれずに液晶２６に印加する電圧にＤＣ成分が発生し、このため液晶２６に焼き付きを発生させたり、フリッカーノイズの原因となっていた。
【００２０】
ここで、フィールドスルー特性に関連するビデオスイッチの容量について説明する。
図４は、ビデオスイッチの等価回路図である。
ここでは、画素トランジスタ６がオンしているがビデオスイッチ３がオフした場合（保持容量１７への書込み直後）の等価回路を示してある。
【００２１】
ビデオスイッチ３はＮＭＯＳトランジスタ（以下，単にＮＭＯＳともいう）３ＮとＰＭＯＳトランジスタ（以下，単にＰＭＯＳともいう）３Ｐの相補型で構成されており、ＮＭＯＳ３ＮのゲートＮＧは、水平シフトレジスタ２から列信号Ｖｇを供給される列選択線２４に、ゲート配線２４ＮＧを介して接続され、ＰＭＯＳ３ＰのゲートＰＧは、列選択線２４にインバータ２９及びゲート配線２４ＰＧを介して接続されている。ＮＭＯＳ３Ｎの入力電極部ＮＤ及びＰＭＯＳの入力電極部ＰＤは入力配線４Ｄを介して、映像に対応した信号の供給されるビデオ線４に接続されている。ＮＭＯＳ３Ｎの出力電極部ＮＳ及びＰＭＯＳ３Ｐの出力電極部ＰＳは、信号線５に接続し、信号線５は画素列を構成する各画素の画素トランジスタ６の入力電極部Ｄに接続されている。画素トランジスタ６のゲートＧ及び出力電極部Ｓは、ゲート配線８及び保持容量１７の電極１８にそれぞれ接続されている。
【００２２】
ここで、容量については、保持容量１７の容量が容量Ｃｓ２、信号線５に接続されている画素列の各画素トランジスタ６の入力電極部Ｄとウエルｗとの間に発生する入力拡散容量２８の合計が容量Ｃｓ１、信号線５が持つ容量が容量Ｃｓ３、液晶３がもつ容量が容量Ｃｓ４とそれぞれなり、これらの容量を合計して、容量Ｃｓとなる。
【００２３】
一方、ビデオスイッチ３においては、ゲートＮＧと信号線５との間にはゲート−出力電極部間容量ＣＮｇｓが、及びゲートＰＧと信号線５との間にはゲート−出力電極部間容量ＣＰｇｓがそれぞれ発生する。この時の全容量は、Ｃｓ＋ＣＮｇｓ＋ＣＰｇｓとなる。
【００２４】
ここで、ビデオスイッチ３の動作について説明する。ビデオスイッチ３がオンすると、ビデオ線４に印加された映像信号は、全容量（Ｃｓ＋ＣＮｇｓ＋ＣＰｇｓ）に充電される。次に、ビデオスイッチ３がオフになった瞬間に、充電された電荷は各々の容量に再分配される。すなわち、ビデオスイッチ３がオンして保持容量１７に蓄積された映像信号に対応する電荷は、ビデオスイッチ３がオフしたときには、容量Ｃｓ＋ＣＮｇｓ＋ＣＰｇｓにしたがって再配分され、それに応じてフィールドスルー電圧が発生する。
【００２５】
したがって、反射電極電位Ｖｐの上述の（ｂ−１）フィードスルー特性（ビデオスイッチ３のゲートオフ時の反射電極電位の変動量）は、ビデオスイッチ３のゲート−出力電極部間容量Ｃｇｓ（ここで、Ｃｇｓ＝ＣＮｇｓ＋ＣＰｇｓである）と、ビデオスイッチ３の出力電極部にぶら下がっている容量Ｃｓの比で決定される。このフィードスルー特性を向上するためには、ビデオスイッチ３のゲート−出力電極部間容量Ｃｇｓが十分に小さいことが望ましく、ゲート−出力電極部間容量Ｃｇｓが出力電極部の容量Ｃｓよりも小さければ小さいほど、ビデオスイッチ３のゲートパルスがオフになってからの反射電極電位のフィードスルー（電圧降下）量が小さくなる。
【００２６】
この現象は、画素トランジスタがオンからオフする場合（（ｂ−２）フィールドスルー特性）にも、同様に発生するが、実際には、ビデオスイッチ３でのフィードスルー電圧の方が画素トランジスタ６でのフィードスルー電圧よりも大きいため、ビデオスイッチ３での容量配分によるフィードスルー特性が問題になる。
【００２７】
次に、具体的なビデオスイッチの素子配線を説明する。
図５は、従来例の反射型液晶表示装置におけるビデオスイッチの素子配線パターン図であリ、図６は、図５におけるＡ−Ａ’断面図であり、図７は、図５におけるＡ１−Ａ１’断面図である。
図５において、ビデオスイッチ３はＮＭＯＳ３Ｎ及びＰＭＯＳ３ＰのＣＭＯＳより構成されており、画素トランジスタ６と同一の例えばシリコン基板１９上に形成されている。ゲート配線２４ＮＧ、入力配線４Ｄ、ゲートＮＧ、信号線５、ゲートＰＧ及びゲート配線２４ＰＧが基板１９上に平行に配列されている。
【００２８】
図５、図６を参照して、ＮＭＯＳ３Ｎについて説明すると、基板１９に形成されたウエルｗ内に、入力電極部ＮＤと出力電極部ＮＳが形成されており、入力電極部ＮＤはコンタクト４ＮＣを介して入力配線４Ｄに、出力電極部ＮＳはコンタクト５ＮＣを介して信号線５にそれぞれ接続されており、ゲート配線２４ＮＧはコンタクトＮＤＣ１、ＮＤＣ２を介して基板上に形成されたポリシリコンからなるゲートＮＧに接続されている。
【００２９】
図５、図７を参照して、ＰＭＯＳ３Ｐについて説明すると、基板１９に形成されたウエルｗ内に、入力電極部ＰＤと出力電極部ＰＳが形成されており、入力電極部ＰＤはコンタクト４ＰＣを介して入力配線４Ｄに、出力電極部ＰＳはコンタクト５ＰＣを介して信号線５にそれぞれ接続されており、ゲート配線２４ＰＧはコンタクトＰＧＣ１、ＰＧＣ２を介して基板上に形成されたポリシリコンからなるゲートＰＧに接続されている。ＰＭＯＳ３ＰのポリシリコンからなるゲートＰＧに接続するゲート配線２４ＰＧは信号線５に平行に所定距離離れて配列されている。
【００３０】
また、ゲート配線２４ＮＧ，入力配線４Ｄ、信号線５、及びゲート配線２４ＰＧは、いずれもアルミより形成されており、基板１上に形成した所定の厚さの絶縁層２１上に配置されている。
ここで、上述の容量ＣＮｇｓとしては、ゲートＮＧ−出力電極部ＮＳ間の容量ＣＮｔｒとなる。
【００３１】
また、上述の容量ＣＰｇｓとしては、ゲートＰＧ−出力電極部ＰＳ間の容量ＣＰｔｒの他に、ＰＭＯＳ用のゲート配線２４ＰＧと信号線５間の寄生容量ＣａｌＰ１及びゲート配線２４ＰＧと出力電極部ＰＳ間の寄生容量ＣａｌＰ２とがある。また、ＮＭＯＳ用のゲート配線２４ＮＧとＰＭＯＳ用のゲート配線２４ＰＧの位置を入れ替えた場合は、ＣａｌＰ１、ＣａｌＰ２がそれぞれ図示しないＣａｌＮ１、ＣａｌＮ２となり、ＣＮｇｓの容量となる。
【００３２】
フィードスルー特性を向上するためには、ビデオスイッチ３におけるゲート−出力電極部間容量Ｃｇｓ（＝ＣＮｇｓ＋ＣＰｇｓ）が、ビデオスイッチの出力電極部側にぶら下がっている容量Ｃｓよりも十分に小さいことが望ましい。
このため、ゲート−出力電極部間容量Ｃｇｓを小さくするか、ビデオスイッチ３の出力電極部にぶら下がっている画素トランジスタ６の入力電極部拡散容量等をを大きくすることが考えられるが、画素トランジスタ６の入力電極部拡散容量を大きくすることは画素パターンサイズの増大、従って、チップサイズの増大を招き、コスト高となり得策ではない。
【００３３】
又、ビデオスイッチ３のゲート−出力電極部間容量を小さくするには、ビデオスイッチサイズ（ゲート幅）を小さくすればよいが、しかしながら、ビデオスイッチ３は信号線５にぶら下がっている画素トランジスタ６の拡散容量を充電するためのビデオ信号電圧充電能力を確保しなければならないために、最適サイズ以下にビデオスイッチサイズを小さくすることはできない。
そして、ビデオスイッチや画素トランジスタのサイズを変更することなく、ビデオスイッチの寄生容量を低減し、フィールドスルー特性を改善することが求められていた。
【００３４】
そこで、本発明は、上記課題を解決し、反射型液晶表示装置において、ビデオスイッチの駆動能力を小さくすることなく、ゲート−出力電極部間寄生容量を小さくしてフィードスルー特性を改善し、それにより、液晶の劣化の少ない反射型液晶表示装置を提供することを目的とするものである。
【００３５】
【課題を解決するための手段】
上記目的を達成するための手段として、第１の発明は、マトリクス状に配列された画素電極と、信号源より供給される映像信号を伝送するビデオ線と、該ビデオ線から伝送された前記映像信号を、前記各画素電極にスイッチングするビデオスイッチと、前記スイッチングされた映像信号を前記各画素電極に伝送するための信号線と、前記ビデオ線に接続され前記信号線と略平行に延在する入力配線と、前記各画素電極のうち特定の画素電極を選択するための選択線とを有する反射型液晶表示装置において、前記ビデオスイッチは、前記入力配線に接続された第１の入力電極部と、前記信号線に接続された第１の出力電極部と、前記第１の入力電極部と前記第１の出力電極部との間に配置された第１のゲートとで構成されたＮＭＯＳトランジスタと、前記入力配線に接続された第２の入力電極部と、前記信号線に接続された第２の出力電極部と、前記第２の入力電極部と前記第２の出力電極部との間に配置された第２のゲートとで構成されたＰＭＯＳトランジスタと、からなる相補型構造を有し、前記第１のゲートと前記選択線とは、前記入力配線の前記信号線が延在する側とは反対側に前記入力配線及び前記信号線と略平行に延在する第１のゲート配線を介して接続され、前記第２のゲートと前記選択線とは、前記信号線の前記入力配線が延在する側とは反対側に前記信号線と略平行に延在する第２のゲート配線を介して接続され、前記第２のゲート配線と前記信号線との間には、所定電圧を印加可能なガードパターンが、前記信号線及び前記第２のゲート配線と略平行に延在するように配置されてなることを特徴とする反射型液晶表示装置である。
【００３６】
また、第２の発明は、マトリクス状に配列された画素電極と、信号源より供給される映像信号を伝送するビデオ線と、該ビデオ線から伝送された前記映像信号を、前記各画素電極にスイッチングするビデオスイッチと、前記スイッチングされた映像信号を前記各画素電極に伝送するための信号線と、前記ビデオ線に接続され前記信号線と略平行に延在する入力配線と、前記各画素電極のうち特定の画素電極を選択するための選択線とを有する反射型液晶表示装置において、前記ビデオスイッチは、前記入力配線に接続された第１の入力電極部と、前記信号線に接続された第１の出力電極部と、前記第１の入力電極部と前記第１の出力電極部との間に配置された第１のゲートとで構成されたＮＭＯＳトランジスタと、前記入力配線に接続された第２の入力電極部と、前記信号線に接続された第２の出力電極部と、前記第２の入力電極部と前記第２の出力電極部との間に配置された第２のゲートとで構成されたＰＭＯＳトランジスタと、からなる相補型構造を有し、前記第１のゲートと前記選択線とは、前記入力配線の前記信号線が延在する側とは反対側に前記入力配線及び前記信号線と略平行に延在する第１のゲート配線を介して接続され、前記第２のゲートと前記選択線とは、前記入力配線の前記信号線が延在する側とは反対側に前記入力配線及び前記信号線と略平行に延在する第２のゲート配線を介して接続されてなることを特徴とする反射型液晶表示装置である。
【００３７】
【発明の実施の形態】
以下、本発明の実施の形態につき、好ましい実施例により、図面を参照して説明する。
なお、説明の簡便のため、従来の技術において説明した構成と同一構成については、同一の参照符号を付し、その説明を省略している。
【００３８】
＜第１実施例＞
本発明の反射型液晶表示装置においては、ビデオスイッチ以外の構成については、上述の従来例に説明したものと同様であるので、その説明を省略する。
図８は、本発明の反射型液晶表示装置の第1実施例におけるビデオスイッチの素子配線パターン図であリ、図９は、図８におけるＢ−Ｂ’断面図であり、図１０は、図８におけるＢ１−Ｂ１’断面図である。
【００３９】
画素１０Ａと同一の基板１９上に形成されているビデオスイッチ３０は、隣接して配置したＮＭＯＳ３０ＮとＰＭＯＳ３０Ｐの相補型で構成されている。
ＮＭＯＳ３０Ｎの入力電極部ＮＤと出力電極部ＮＳが所定の形状及び間隔で基板１９のウエルｗ中に形成配置（図中左右）されており、同様にＰＭＯＳ３０Ｐの入力電極部ＰＤが所定の形状及び間隔で基板１９のウエルｗ中に形成配置（図中左右）されている。ＮＭＯＳ３０ＮとＰＭＯＳ３０Ｐは所定の間隔で配置（図中上下）されている。
【００４０】
列選択線２４に接続するゲート配線２４ＮＧ、列選択線にインバータ２９を介して接続するゲート配線ＰＧ、ビデオ線４に接続する入力配線４Ｄ及び信号線５が所定の間隔及び幅で平行に配置されている。ゲート配線２４ＰＧと信号線５の間には、所定長さ及び幅を有するガードパターン２５が設けられている。
なお、ゲート配線２４ＮＧ、２４ＰＧ、入力配線４Ｄ、信号線５及びガードパターン２５は、いずれも基板１９上に形成された絶縁層２１上にアルミ配線パターンにより形成されている。ここで、ゲート配線２４ＮＧは画素トランジスタ間の絶縁を行う、酸化膜３２上に配置する。
【００４１】
ゲート配線２４ＮＧはコンタクトＮＤＣ１及びコンタクトＮＤＣ２を介して、基板１９上に形成されたＮＭＯＳ３０の所定のゲートＮＧに接続されている。入力配線４ＤはＮＭＯＳ３０Ｎの入力電極部ＮＤ及びＰＭＯＳ３０Ｐの入力電極部ＰＤにそれぞれコンタクト４ＮＣ、４ＰＣを介して接続されている。信号線５はＮＭＯＳ３０Ｎの出力電極部ＮＳ及びＰＭＯＳ３０Ｐの出力電極部ＰＳにそれぞれコンタクト５ＮＣ、５ＰＣを介して接続されている。ゲート配線２４ＰＧはコンタクトＰＧＣ１及びＰＧＣ２を介してＰＭＯＳ３０ＰのゲートＰＧに接続されている。
一方、ガードパターン２５には、所定のＤＣ電圧を供給する図示しない定電圧源に接続されている。
【００４２】
ビデオスイッチ３０Ｎにおいて、オフの状態を考えると、図９、図１０に示すように、従来例と同様、ＮＭＯＳ３０ＮのゲートＮＧと出力電極部ＮＳとの間には容量として容量ＣＮｔｒが、ＰＭＯＳ３０ＰのゲートＰＧと出力電極部ＰＳとの間には容量として容量ＣＰｔｒが発生するが、信号線５とゲート配線２４ＰＧとの間には、所定のＤＣ電圧が印加されたガードパターン２５が配置されているので、寄生容量は大幅に低減される。
又、ゲート配線２４ＰＧは酸化膜３２上に配置されており、出力電極部ＮＳ及びＰＳとの間隔が大きくなり、寄生容量の発生を抑制できる。
【００４３】
このように従来例において発生していた寄生容量ＣａｌＰ１、ＣａｌＰ２を抑制できる。従って、画素電極電位のフィードスルー特性を改善することができる。
【００４４】
ここで、第１実施例及び従来例の反射型液晶表示装置において、ビデオスイッチのゲート−出力電極部間容量Ｃｇｓを実測し、且つ信号電圧Ｖｓｉｇを４Ｖ〜１２Ｖに変化させた場合のフィードスルー特性による画素電極電位Ｖｃｏｍの変動電圧値を得た。
【００４５】
本第１実施例においては、ゲート−出力電極部間容量Ｃｇｓは２．５×１０-14Ｆであり、画素電極電位Ｖｃｏｍの変動電圧値は１００ｍＶであった。
一方、従来例においては、ゲート−出力電極部間容量Ｃｇｓは５．２×１０-1 4Ｆであり、画素電極電位Ｖｃｏｍの変動電圧値は１５０ｍＶであった。
結果を図１４に示す。
【００４６】
これより、第１実施例の素子配列を採用することにより、従来例に比較して、ビデオスイッチのゲート−出力電極部間容量Ｃｇｓを略１／２に減少することができ、信号電圧Ｖｓｉｇを４Ｖから１２Ｖに変化させた場合のフィードスルー特性による反射（画素）電極電位Ｖｃｏｍの変動電圧値を略２/３にまで減少することができた。
【００４７】
＜第２実施例＞
図１１は、本発明の反射型液晶表示装置の第２実施例におけるビデオスイッチの素子配線パターン図であリ、図１２は、図１１におけるＣ−Ｃ’断面図であリ、図１３は、図１１におけるＣ１−Ｃ１’断面図である。
第２実施例においては、上述の第１実施例において、ガードパターン２５を設けず、ＰＭＯＳ３１ＰのゲートＰＧに接続するゲート配線２４ＰＧを、ゲート配線２４ＮＧのＮＭＯＳ３１Ｎが配置されているのとは反対側に配置した以外は、第１実施例のビデオスイッチ３０と同様に構成して、第２実施例のビデオスイッチ３１を得た。
【００４８】
これにより、ゲート配線２４ＰＧと信号線５間の距離を大きくとることができるので、ゲート配線２４ＰＧと信号線５間の寄生容量を抑制することができる。
従って、ゲート−出力電極部間の容量ＣＮｇｓ、ＣＰｇｓをビデオスイッチ３のトランジスタ容量ＣＮｔｒ、ＣＰｔｒにそれぞれ略抑制でき、フィールドスルー特性を改善できる。
また、ゲート配線２４ＰＧ、２４ＮＧは出力電極部ＰＳ、ＰＮとの間隔を大きくとることができ、寄生容量の発生を抑制できる。
【００４９】
なお、以上、ビデオスイッチ３がＣＭＯＳトランジスタより構成された場合について説明したが、第１実施例及び第２実施例の配線レイアウトは、ビデオスイッチを単にＮＭＯＳまたはＰＭＯＳトランジスタ単独で構成した場合についても、適用できることは、上述の説明より明らかである。
また、ＮＭＯＳ用のゲート配線２４ＮＧとＰＭＯＳ用のゲート配線２４ＰＧの位置を入れ替えた場合においても、同様の効果が得られることは上述の説明より明らかである。
また、以上、ビデオスイッチについて説明したが、第１実施例、第２実施例のの配線レイアウトは、画素トランジスタにも適用でき、全体として、画素電極電位のフィールドスルー特性を一層改善できるものである。
【００５０】
【発明の効果】
以上説明したように、本発明に係る反射型液晶表示装置において、請求項１記載によれば、ビデオスイッチにおけるゲート配線と信号線との間に、所定の電圧を印加したガードパターンを配置したことにより、反射型液晶表示装置において、ビデオスイッチの駆動能力を小さくすることなく、ゲート−出力電極部間寄生容量を小さくしてフィードスルー特性を改善し、それにより、液晶の劣化の少ない反射型液晶表示装置を提供することができるという効果がある。
【００５１】
また、請求項２記載によれば、ビデオスイッチにおけるゲート配線をゲートに対し、信号線の反対側の位置に配置したことにより、反射型液晶表示装置において、ビデオスイッチの駆動能力を小さくすることなく、ゲート−出力電極部間寄生容量を小さくしてフィードスルー特性を改善し、それにより、液晶の劣化の少ない反射型液晶表示装置を提供することができるという効果がある。
【図面の簡単な説明】
【図１】従来例の反射型液晶表示装置におけるアクティブマトリクス回路のブロック構成図である。
【図２】従来例の反射型液晶表示装置における画素の模式断面図である。
【図３】従来例の反射型液晶表示装置において、フレーム反転駆動法により、全画面に白を書込んだ場合の反射電極の駆動電圧波形を示すグラフ図である。
【図４】ビデオスイッチの等価回路図である。
【図５】従来例の反射型液晶表示装置におけるビデオスイッチの素子配線パターン図である。
【図６】図５におけるＡ−Ａ’断面図である。
【図７】図５におけるＡ１−Ａ１’断面図である。
【図８】本発明の反射型液晶表示装置の第1実施例におけるビデオスイッチの素子配線パターン図である。
【図９】図８におけるＢ−Ｂ’断面図である。
【図１０】図８におけるＢ１−Ｂ１’断面図である。
【図１１】本発明の反射型液晶表示装置の第２実施例におけるビデオスイッチの素子配線パターン図である。
【図１２】図１１におけるＣ−Ｃ’断面図である。
【図１３】図１１におけるＣ１−Ｃ１’断面図である。
【図１４】ゲート−出力電極部間容量Ｃｇｓと対向電極電位Ｖｃｏｍについて、従来例と第1実施例の比較図である。
【符号の説明】
１…液晶表示装置、２…水平シフトレジスタ、３…ビデオスイッチ、３Ｎ…ＮＭＯＳトランジスタ、３Ｐ…ＰＭＯＳトランジスタ、４…ビデオ線、４Ｄ…入力配線、４ＮＣ、４ＰＣ…コンタクト、５…信号線、５ＮＣ，５ＰＣ…コンタクト、６…画素トランジスタ、７…垂直シフトレジスタ、８…ゲート配線、９…反射（画素）電極、１０…画素部、１０Ａ…画素、１１…拡散領域、１２…対向電極、１３…液晶、１４…反射電極、１５…遮光膜、１６…読み出し光、１７…保持容量、１８…電極、１９…（シリコン）基板、２０…コンタクト、２１…絶縁層、２２…絶縁層、２３…絶縁層、２４…列選択線、２４ＮＧ…（ＮＭＯＳトランジスタの）ゲート配線、２４ＰＧ…（ＰＭＯＳトランジスタの）ゲート配線、２５…ガードパターン、２６…液晶セル、２７…回路部、２８…入力拡散容量、２９…インバータ、３０…ビデオスイッチ、３０Ｎ…ＮＭＯＳトランジスタ、３０Ｐ…ＰＭＯＳトランジスタ、３１…ビデオスイッチ、３１Ｎ…ＮＭＯＳトランジスタ、３１Ｐ…ＰＭＯＳトランジスタ、３２…酸化膜、Ｄ、ＮＤ、ＰＤ…入力電極部、Ｇ、ＮＧ、ＰＧ…ゲート、ＮＤＣ１、ＮＤＣ２、ＰＤＣ１，ＰＤＣ２…コンタクト、Ｓ、ＮＳ、ＰＳ…出力電極部、Ｗ…ウエル。
Claims (2)
- マトリクス状に配列された画素電極と、
信号源より供給される映像信号を伝送するビデオ線と、
該ビデオ線から伝送された前記映像信号を、前記各画素電極にスイッチングするビデオスイッチと、
前記スイッチングされた映像信号を前記各画素電極に伝送するための信号線と、
前記ビデオ線に接続され前記信号線と略平行に延在する入力配線と、
前記各画素電極のうち特定の画素電極を選択するための選択線とを有する反射型液晶表示装置において、
前記ビデオスイッチは、
前記入力配線に接続された第１の入力電極部と、前記信号線に接続された第１の出力電極部と、前記第１の入力電極部と前記第１の出力電極部との間に配置された第１のゲートとで構成されたＮＭＯＳトランジスタと、
前記入力配線に接続された第２の入力電極部と、前記信号線に接続された第２の出力電極部と、前記第２の入力電極部と前記第２の出力電極部との間に配置された第２のゲートとで構成されたＰＭＯＳトランジスタと、
からなる相補型構造を有し、
前記第１のゲートと前記選択線とは、前記入力配線の前記信号線が延在する側とは反対側に前記入力配線及び前記信号線と略平行に延在する第１のゲート配線を介して接続され、
前記第２のゲートと前記選択線とは、前記信号線の前記入力配線が延在する側とは反対側に前記信号線と略平行に延在する第２のゲート配線を介して接続され、
前記第２のゲート配線と前記信号線との間には、所定電圧を印加可能なガードパターンが、前記信号線及び前記第２のゲート配線と略平行に延在するように配置されてなることを特徴とする反射型液晶表示装置。 - マトリクス状に配列された画素電極と、
信号源より供給される映像信号を伝送するビデオ線と、
該ビデオ線から伝送された前記映像信号を、前記各画素電極にスイッチングするビデオスイッチと、
前記スイッチングされた映像信号を前記各画素電極に伝送するための信号線と、
前記ビデオ線に接続され前記信号線と略平行に延在する入力配線と、
前記各画素電極のうち特定の画素電極を選択するための選択線とを有する反射型液晶表示装置において、
前記ビデオスイッチは、
前記入力配線に接続された第１の入力電極部と、前記信号線に接続された第１の出力電極部と、前記第１の入力電極部と前記第１の出力電極部との間に配置された第１のゲートとで構成されたＮＭＯＳトランジスタと、
前記入力配線に接続された第２の入力電極部と、前記信号線に接続された第２の出力電極部と、前記第２の入力電極部と前記第２の出力電極部との間に配置された第２のゲートとで構成されたＰＭＯＳトランジスタと、
からなる相補型構造を有し、
前記第１のゲートと前記選択線とは、前記入力配線の前記信号線が延在する側とは反対側に前記入力配線及び前記信号線と略平行に延在する第１のゲート配線を介して接続され、
前記第２のゲートと前記選択線とは、前記入力配線の前記信号線が延在する側とは反対側に前記入力配線及び前記信号線と略平行に延在する第２のゲート配線を介して接続されてなることを特徴とする反射型液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001007388A JP3797108B2 (ja) | 2001-01-16 | 2001-01-16 | 反射型液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001007388A JP3797108B2 (ja) | 2001-01-16 | 2001-01-16 | 反射型液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002214642A JP2002214642A (ja) | 2002-07-31 |
| JP3797108B2 true JP3797108B2 (ja) | 2006-07-12 |
Family
ID=18875147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001007388A Expired - Lifetime JP3797108B2 (ja) | 2001-01-16 | 2001-01-16 | 反射型液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3797108B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101427587B1 (ko) | 2008-01-25 | 2014-08-07 | 삼성디스플레이 주식회사 | 액정패널유닛, 디스플레이장치 및 그 제조방법 |
-
2001
- 2001-01-16 JP JP2001007388A patent/JP3797108B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002214642A (ja) | 2002-07-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7567230B2 (en) | Liquid crystal display device having a low-voltage driving circuit | |
| US8421942B2 (en) | Active matrix substrate, liquid crystal panel, liquid crystal display device, liquid crystal display unit, and television receiver | |
| JP2002366119A (ja) | 液晶表示装置 | |
| WO2016187909A1 (zh) | 一种液晶显示面板及其驱动方法 | |
| JP2003271108A (ja) | 液晶表示装置 | |
| US7027028B2 (en) | Electrooptic device, driver circuit for electrooptic device, and electronic equipment | |
| US6972432B1 (en) | Liquid crystal display | |
| US7567308B2 (en) | Reflective active matrix liquid crystal display and apparatus | |
| JP3972838B2 (ja) | 反射型液晶表示装置 | |
| JP2003322865A (ja) | 液晶表示装置 | |
| JP3797108B2 (ja) | 反射型液晶表示装置 | |
| US20070291191A1 (en) | Liquid crystal display panel | |
| JPH09243999A (ja) | 液晶表示装置 | |
| JP3969163B2 (ja) | 反射型液晶表示装置 | |
| JPH03294824A (ja) | アクティブマトリックス型液晶表示素子アレイ | |
| TWI391766B (zh) | 畫素結構及其驅動方法、以及顯示器的驅動方法 | |
| JP4135547B2 (ja) | 反射型液晶表示装置 | |
| JP3116761B2 (ja) | 液晶表示装置 | |
| JPH1184417A (ja) | アクティブマトリックス型液晶表示素子及びその駆動方法 | |
| KR20040062195A (ko) | 액정표시장치 및 그 제조방법 | |
| JPH0572557A (ja) | 液晶マトリクス表示装置 | |
| JP4306330B2 (ja) | 電気光学装置及び電子機器 | |
| JP2004294913A (ja) | 液晶表示装置 | |
| JPH06258669A (ja) | 液晶表示装置 | |
| JP2004004541A (ja) | 電気光学装置、電気光学装置の駆動回路及び電子機器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051117 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051213 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060213 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060328 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060410 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 3797108 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090428 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100428 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110428 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120428 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120428 Year of fee payment: 6 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120428 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130428 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140428 Year of fee payment: 8 |
|
| EXPY | Cancellation because of completion of term |