JP2002366119A - 液晶表示装置 - Google Patents

液晶表示装置

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Hitachi Ltd
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Abstract

(57)【要約】 【課題】アナログ映像信号を相展開して入力する液晶表
示装置において、回路ばらつきによる表示品質の低下を
低減する。 【解決手段】複数のアナログ回路によるばらつきを補正
する為に、デジタルの信号処理回路内に複数のアナログ
回路分の対照表をもつことにより、対照表に設定するデ
ータにてアナログ回路のバラツキの補正を行う。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、プロジェクタ用表
示装置に係り、特に増幅されたアナログ映像信号を相展
開して入力する液晶表示装置における入力画像データの
画像処理に適用して有効な技術に関する。
【0002】
【従来の技術】近年、液晶表示装置は、小型表示装置か
ら所謂OA機器等の表示端末用に広く普及している。こ
の液晶表示装置は、基本的には少なくとも一方が透明な
ガラス板やプラスチック基板等からなる一対の絶縁基板
の間に液晶組成物の層(液晶層)を挟持して所謂液晶パ
ネル(液晶表示素子または液晶セルとも言う)を構成す
る。
【0003】この液晶パネルは、絶縁基板に形成した画
素形成用の各種電極に選択的に電圧を印加して所定画素
部分の液晶組成物を構成する液晶分子の配向方向を変化
させて画素形成を行う形式(単純マトリクス)と、上記
各種電極と画素選択用のアクティブ素子を形成してこの
アクティブ素子を選択することにより、当該アクティブ
素子に接続した画素電極と該画素電極に対向する基準電
極の間にある画素の液晶分子の配向方向を変化させて画
素形成を行う形式(アクティブマトリクス)とに大きく
分類される。
【0004】画素毎にアクティブ素子(例えば、薄膜ト
ランジスタ)を有し、このアクティブ素子をスイッチン
グ駆動するアクティブマトリクス型液晶表示装置は、ノ
ート型パソコン等の表示装置として広く使用されてい
る。一般に、アクティブマトリクス型液晶表示装置は、
一方の基板に形成した電極と他方の基板に形成した電極
との間に液晶層の配向方向を変えるための電界を印加す
る、所謂縦電界方式を採用している。また、液晶層に印
加する電界の方向を基板面とほぼ平行な方向とする、所
謂横電界方式(IPS(In−Plane Switc
hing)方式とも言う)の液晶表示装置が実用化され
ている。
【0005】一方、液晶表示装置を用いる表示装置とし
て、液晶プロジェクタが実用化されている。液晶プロジ
ェクタは光源からの照明光を液晶パネルに照射し、液晶
パネルの画像をスクリーンに投写するものである。液晶
プロジェクタに用いられる液晶パネルには反射型と透過
型とがあるが、液晶パネルを反射型とした場合には、画
素のほぼ全域を有効な反射面とすることができ、液晶パ
ネルの小型化、高精細化、高輝度化において、透過型に
比較して有利である。また、アクティブマトリクス型液
晶表示装置の中で画素電極を形成した基板上に、画素電
極を駆動する駆動回路をも形成する所謂駆動回路一体型
液晶表示装置が知られている。
【0006】さらには、駆動回路一体型液晶表示装置に
おいて、画素電極及び、駆動回路を絶縁基板ではなく、
半導体基板上に形成した反射型液晶表示装置(Liqu
idCrystal on Silicon、以下LC
OSとも呼ぶ)が知られている。
【0007】また、駆動回路一体型液晶表示装置の駆動
方法において、外部から映像信号を液晶表示装置にアナ
ログ信号で入力し、駆動回路により映像信号をサンプリ
ングして液晶パネルに出力する駆動方法が知られてい
る。
【0008】
【発明が解決しようとする課題】映像信号をサンプリン
グする駆動方法では、駆動回路が映像信号を取り込む時
間を確保するために、映像信号を複数相に分割する方法
(相展開)を用いている。すなわち、1本の信号線によ
って伝送された映像信号を複数本の信号線に振り分けて
伝送している。映像信号を複数の信号線に振り分けて出
力することで、同時に複数の回路で映像信号を取り込む
ことができ、そのため映像信号を取り込むための時間を
長くすることが可能である。ところが、相展開すること
により、映像信号を取り込む時間を確保することが可能
となるが、回路のばらつきによる問題点が生じることを
見出した。すなわち、複数の信号線には映像信号を出力
するために、信号線毎に出力回路が設けている。この出
力回路の特性にばらつきがあると、表示画像にも同じく
ばらつきが生じ表示品質が低下するという問題が発生す
る。
【0009】
【課題を解決するための手段】複数のアナログ回路によ
るばらつきを補正する為に、デジタルの信号処理回路内
に複数のアナログ回路分の補正手段をもつことにより、
補正手段にてアナログ回路のバラツキの補正を行う。
【0010】複数のアナログ回路毎に生じるばらつきを
修正するデータを参照表として有しており、デジタル信
号を参照表により補正することで、アナログ回路により
生じるばらつきを補正する。
【0011】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。なお、発明の実施の形態を
説明するための全図において、同一機能を有するものは
同一符号を付け、その繰り返しの説明は省略する。
【0012】図1は、本発明の実施の形態である液晶表
示装置の概略構成を示すブロック図である。
【0013】本実施の形態の液晶表示装置は、液晶パネ
ル(液晶表示素子)100と、表示制御装置111とで
構成される。液晶パネル100は、マトリックス状に画
素部101が設けられた表示部110と、水平駆動回路
(映像信号線駆動回路)120と、垂直駆動回路(走査
信号線駆動回路)130と、画素電位制御回路135か
ら構成される。また、表示部110と水平駆動回路12
0と垂直駆動回路130と画素電位制御回路135とは
同一基板上に設けられている。画素部101には画素電
極と対向電極と両電極に挟まれて液晶層が設けられる
(図示せず)。画素電極と対向電極の間に電圧を印加す
ることにより、液晶分子の配向方向等が変化し、それに
伴い液晶層の光に対する性質が変化することを利用して
表示が行われる。なお、本発明は画素電位制御回路13
5を有する液晶表示装置に適用して有効であるが、画素
電位制御回路135を有する液晶表示装置に限られるも
のではない。
【0014】表示制御装置111には外部装置(例えば
パーソナルコンピュータ等)から外部制御信号線401
が接続している。表示制御装置111は外部から外部制
御信号線401を経て送信されてくるクロック信号、デ
ィスプレイタイミング信号、水平同期信号、垂直同期信
号等の制御信号を用い、水平駆動回路120および、垂
直駆動回路130、画素電位制御回路135を制御する
信号を出力する。
【0015】また、表示制御装置111は映像信号制御
回路400を有している。映像信号制御回路400には
表示信号線402が接続しており、外部装置から表示信
号が入力する。表示信号は液晶パネル100に表示する
映像を構成するよう一定の順番で送られてくる。例え
ば、液晶パネル100の左上に位置する画素を先頭に、
1行分の画素データが順番に送られ、上から下に向けて
各行のデータが外部装置から順次送られてくる。映像信
号制御回路400は表示信号を基に映像信号を形成し、
液晶パネル100が映像を表示するタイミングに合わせ
て映像信号を水平駆動回路120に供給する。
【0016】131は表示制御装置111から出力する
制御信号線であり、132は映像信号伝送線である。な
お、図1では映像信号伝送線132を1本で示している
が、複数相に相展開しており複数本の映像信号伝送線1
32が設けられる。なお、相展開については後述する。
【0017】映像信号伝送線132は表示制御装置11
1から出力して、表示部110の周辺に設けられた水平
駆動回路120に接続する。水平駆動回路120からは
垂直方向(図中Y方向)に、複数本の映像信号線(ドレ
イン信号線または垂直信号線ともいう)103が延びて
いる。また複数本の映像信号線103は、水平方向(X
方向)に並んで設けられている。映像信号線103によ
り映像信号が画素部101に伝えられる。
【0018】また、表示部110の周辺には垂直駆動回
路130も設けられている。垂直駆動回路130からは
水平方向(X方向)に複数本の走査信号線(ゲート信号
線または水平信号線ともいう)102が延びている。ま
た複数本の走査信号線102は、垂直方向(Y方向)に
並んで設けられている。走査信号線102により画素部
101に設けられたスイッチング素子をオン/オフする
走査信号が伝えられる。
【0019】さらに、表示部110の周辺には画素電位
制御回路135が設けられている。画素電位制御回路1
35からは水平方向(X方向)に複数本の画素電位制御
線136が延びている。また複数本の画素電位制御線1
36は、垂直方向(Y方向)に並んで設けられている。
画素電位制御線136により画素電極の電位を制御する
信号が伝えられる。
【0020】水平駆動回路120は、水平シフトレジス
タ121と、映像信号選択回路123とから構成され
る。表示制御装置111から制御信号線131や映像信
号伝送線132が水平シフトレジスタ121と映像信号
選択回路123とに接続され、制御信号や映像信号が送
信されている。なお、各回路の電源電圧線については表
示を省略したが、必要な電圧が供給されているものとす
る。
【0021】表示制御装置111は、外部から垂直同期
信号入力後に、第1番目のディスプレイタイミング信号
が入力されると、制御信号線131を介して垂直駆動回
路130にスタートパルスを出力する。次に、表示制御
装置111は水平同期信号に基づいて、1水平走査時間
(以下1hと示す)毎に、走査信号線102を順次選択
するようにシフトクロックを垂直駆動回路130に出力
する。垂直駆動回路130は、シフトクロックに従い走
査信号線102を選択し、走査信号線102に走査信号
を出力する。すなわち、垂直駆動回路130は図1中上
から順番に1水平走査時間1hの間、走査信号線102
を選択する信号を出力する。
【0022】また、表示制御装置111は、ディスプレ
イタイミング信号が入力されると、これを表示開始と判
断し、映像信号を水平駆動回路120に出力する。表示
制御装置111から映像信号は順次出力されるが、水平
シフトレジスタ121は表示制御装置111から送られ
てくるシフトクロックに従いタイミング信号を出力す
る。タイミング信号は、映像信号選択回路123が各映
像信号線102に出力すべき映像信号を取り込むタイミ
ングを示している。
【0023】すなわち、映像信号選択回路123は各映
像信号線103毎に映像信号を取込み、保持する回路
(サンプルホールド回路)を有しており、このサンプル
ホールド回路はタイミング信号が入力すると映像信号を
取り込む。表示制御装置111は特定のサンプルホール
ド回路にタイミング信号が入力するタイミングに合せ
て、該当するサンプルホールド回路が取り込むべき映像
信号を出力する。映像信号はアナログ信号であり、映像
信号選択回路123はタイミング信号に従いアナログ信
号の中から一定の電圧を映像信号(階調電圧)として取
り込み、該取り込んだ映像信号を映像信号線103に出
力する。映像信号線103に出力された映像信号は垂直
駆動回路130からの走査信号が出力されるタイミング
に従い画素部101の画素電極に書き込まれる。
【0024】画素電位制御回路135は、表示制御装置
111からの制御信号にもとづき、画素電極に書き込ま
れた映像信号の電圧を制御する。映像信号線103から
画素電極に書き込まれた階調電圧は、対向電極の基準電
圧に対してある電位差を有している。画素電位制御回路
135は画素部101に制御信号を供給して画素電極と
対向電極との間の電位差を変化させる。なお、画素電位
制御回路135については後で詳述する。
【0025】次に図2を用いて映像信号制御回路400
について説明する。図2は本発明の1実施の形態である
液晶表示装置の映像信号制御回路400の回路構成を示
す概略ブロック図である。前述したように、外部から表
示信号線402を介して表示信号が映像信号制御回路4
00に入力している。403はAD変換回路である。表
示信号がアナログ信号の場合に、AD変換回路403に
て表示信号をデジタル信号に変換する。404は信号処
理回路で、γ補正、解像度変換等の信号処理が行われ
る。なお、表示信号がデジタル信号の場合には直接また
は、各種インターフェース回路を経て、信号処理回路4
04に表示信号が入力する。
【0026】また信号処理回路404では、フレーム周
波数の逓倍化が行われている。外部から表示に必要な信
号は映像信号制御回路400に1画面毎送られてくる。
この1画面分の表示に必要な信号が送られてくる期間を
1フレーム周期とし、フレーム周期の逆数をフレーム周
波数とする。特に外部から液晶表示装置に信号が送られ
る場合を外部フレーム周期、表示制御装置111が液晶
パネル100に信号を送る場合を液晶駆動フレーム周期
と呼ぶ。信号処理回路404では外部フレーム周波数に
対して液晶駆動フレーム周波数を数倍に上げている。フ
レーム周波数の逓倍化は、フリッカの防止の目的で行わ
れる。なお、フレーム周波数の逓倍化についても後述す
る。
【0027】405はDA変換回路である。DA変換回
路405では信号処理回路404で信号処理したデジタ
ル信号をアナログ信号に変換している。406は増幅交
流化回路である。増幅交流化回路406はDA変換回路
405から出力したアナログ信号を増幅し交流化する。
【0028】一般に液晶表示装置においては、液晶層に
印加する電圧の極性を周期的に反転させる交流化駆動が
行われている。交流化駆動を行う目的は直流電圧が液晶
に印加されることによる劣化を防止するためである。画
素部101には前述したように画素電極と対向電極が設
けられているが、交流化駆動を行う一つの方法として、
対向電極に定電圧を印加し、画素電極に対向電極に対し
て正極性、負極性の階調電圧を印加する。なお、本明細
書では正極性と負極性の電圧とは対向電極の電位を基準
にした画素電極の電圧を示している。反射型液晶表示装
置LCOSでは、この交流化駆動をフレーム周期で行っ
ている(フレーム反転)。ライン反転、ドット反転が用
いられない理由は、反射型液晶表示装置LCOSではブ
ラックマトリックスを設けないため、ライン反転、ドッ
ト反転で生じる不要な横電界による光漏れを隠すことが
できないからである。ただし、フレーム反転を行うと、
フレーム周期で表示面にフリッカが生じる(面フリッ
カ)。前述したように、フレーム周期を人間の目の応答
時間より短くすることで、面フリッカを低減している。
【0029】407はサンプルホールド回路である。サ
ンプルホールド回路407では、増幅交流化回路406
から出力した映像信号を一定の期間ごと取り込み、映像
信号伝送線132に出力している。前述したように映像
信号伝送線132は複数本形成されており、サンプルホ
ールド回路407は取込んだ電圧を映像信号伝送線13
2に順番に出力する。そのため、映像信号は複数相に相
展開されて映像信号伝送線132に出力する。
【0030】図3を用いて相展開について説明する。な
お、図3では説明を簡略化するために、映像信号伝送線
132が3本の場合、すなわち3相に相展開する場合に
ついて示している。図3(a)はサンプルホールド回路
407に入力する映像信号を示している。サンプルホー
ルド回路407は丸付き数字で示す期間で映像信号を取
り込む。図3(b)は1本目の映像信号伝送線132に
出力される映像信号を示している。サンプルホールド回
路407から1本目の映像信号伝送線には、期間と、
と、のように2期間おきに取込んだ映像信号が出力
されている。また、3本の映像信号伝送線132に分け
て映像信号を伝送することで、映像信号が出力される期
間を3倍にすることが可能となっている。図3(c)は
2本目の映像信号伝送線132に出力される映像信号を
示しており、図3(d)は3本目の映像信号伝送線13
2に出力される映像信号を示している。
【0031】映像信号を相展開することで、液晶パネル
100に設けられた映像信号選択回路123において、
映像信号を取り込む期間を長くすることが可能となる。
ただし、サンプルホールド回路407は高速の信号をサ
ンプルホールドすることが可能な高性能の回路が用いら
れる。なお、さらにもう1段サンプルホールドすること
で、相展開後の映像信号の位相をそろえることができ
る。映像信号の位相をそろえることにより、液晶パネル
100内の映像信号選択回路123で同一のサンプリン
グクロックを用いて映像信号をサンプリングすることが
可能となる。
【0032】次に図4を用いて図2に示すサンプルホー
ルド回路407の問題点について説明する。図2に示す
回路方式では、図4(a)に示すように信号が低速の場
合はサンプリング期間SPが充分長いため、サンプルホ
ールド回路407において正しい信号レベルをサンプリ
ングするマージンは十分あり、サンプルホールド回路4
07によるばらつきは小さい。しかし、解像度が上がる
に従い、またはフレーム周波数の逓倍化により信号が高
速になった場合、図4(b)に示すように映像信号波形
が三角波に近くなり、サンプリングクロックの位相ずれ
やノイズ等により正しい信号レベルをサンプリングする
期間が少なくなり、容易に誤サンプリングし、サンプリ
ングタイミングのずれによるレベルばらつきが大きくな
る。これは、表示階調が誤表示されることであり、表示
品質を低下させることになる。
【0033】そこで高解像度、高フレーム周波数での誤
サンプリングを対策する方法として、図5に示されるよ
うな構成の回路を開発した。本回路は図2の構成に対
し、サンプルホールド処理をデジタル信号にて行うもの
である。外部からの映像信号はAD変換回路403によ
りデジタル信号に変換される。デジタル化した信号は信
号処理回路404でγ補正、解像度変換、フレームレー
ト変換等の信号処理を行った後、デジタル信号のままサ
ンプルホールドされ相展開する。デジタル信号のまま相
展開するためサンプルホールドばらつきは著しく改善さ
れ、アナログ信号を相展開した際のサンプルホールドば
らつきは発生しない。なお、展開した各相の信号は、後
段のDA変換回路405にてアナログ信号に変換し、増
幅、交流化を行う。
【0034】図6に図5の回路の後段処理をIC化した
構成を示す。410はIC化されたアナログドライバで
ある。信号処理回路404にてγ補正、解像度変換、フ
レームレート変換等の信号処理をしたデジタル信号がア
ナログドライバ410に入力する。アナログドライバ4
10内ではサンプルホールド回路409で入力したデジ
タル信号をデジタルのまま相展開し、それぞれの相のデ
ジタル信号をDA変換回路405でDA変換し、増幅交
流化回路406で増幅、交流化する。本構成では、後段
を1チップ化でき、回路がシンプルになる。
【0035】前述したように図5、図6のような構成で
は、サンプルホールドをデジタル信号で行う為、サンプ
ルホールドばらつきは発生しない。そのため、信号が高
速化した場合に特に有効である。デジタル信号をサンプ
ルホールドして相展開する方法では、映像信号は“1”
か“0”のデジタル信号であり、信号線上に出力された
電圧がばらついたとしても、信号としては“1”か
“0”の値として取込まれるため、アナログ信号で問題
となったようなばらつきは発生しない。
【0036】なお、複数の信号線に映像信号を振り分け
る方法についても、デジタル信号であるためアナログ信
号に比べてデータの保持が容易である。映像信号は表示
する画像の解像度に従った周期の信号が、画面を構成す
る順番に、外部装置(例えばパーソナルコンピュータ)
から入力しており、AD変換回路403から出力するデ
ジタル信号も外部装置から入力する映像信号の周期と順
番に従っている。そのため、取込んだデジタル信号を順
番に複数の信号線に出力することで、デジタル信号で相
展開が可能である。しかしながら、発明者は相展開した
後の回路の特性により各相間でばらつきが発生する問題
を見出した。次に、この相展開後の回路により発生する
ばらつきについて説明する。
【0037】回路を構成する部品には、もともと特性の
ばらつきがある。図7にオペアンプ413で増幅回路を
構成した場合の例を示す。以下図7(a)に示す例を用
いて、部品の特性ばらつきによる信号のばらつきを試算
する。図7(a)の回路において、抵抗R1の抵抗値を
270Ωとし、抵抗R2の抵抗値を750Ωとし、これ
ら抵抗のばらつきを±0.5%とし、オペアンプ413
のゲインばらつきを±0.025%とし、映像信号の振
幅を1.2Vとすると、オペアンプ413の増幅率はR
2/R1の比で決まることから、特性ばらつきにより増
幅率が最大になる場合と最小になる場合の出力電圧の振
幅を求めると。
【0038】最大の場合は、1.2V×((750×
1.005)÷(270×0.995)+1)×1.0
0025=4.568Vとなり。最小の場合は、1.2
V×((750×0.995)÷(270×1.00
5)+1)×0.99975=4.499Vとなる。
【0039】よって、最大の場合と最小の場合の差は、
4.568V−4.499V=0.069Vより、最大
で69mVのばらつきを生じる。この増幅率のばらつき
は図7(b)に示すような波形となって表れる。なお、
クランプ電圧Vcrpは一定電圧が供給されており、図
7(b)では1.0Vとした。
【0040】また、図8に反射型液晶表示装置(LCO
S)の印加電圧−反射率特性を示す。相対反射率90%
で印加電圧は1.1V、相対反射率10%で印加電圧は
2.4Vとなることから、1.3Vの電圧差で256階
調を表示することとなり、図8の傾きは1.3V÷25
6階調=5.1mV/階調となる。よって1階調あたり
の電圧は約5mVとなる。従ってばらつきが69mVある
場合、 69mV ÷5mV/階調 = 13.8階調
となる。よってこの場合、69mVのばらつきは約14
階調の輝度差を生じる。
【0041】この増幅回路のばらつきは、映像信号伝送
線132間でのばらつきとなる。映像信号伝送線132
間でのばらつきは、液晶パネル上の表示画像としては周
期性の縦線の輝度差となって表れるため、著しく表示品
質を低下させて問題になる。
【0042】図9に示すように増幅交流化回路は、増幅
回路が有するオペアンプの他に、交流化回路もオペアン
プを有しており、交流化回路での反転ばらつきも考えら
れる。また、液晶パネル100内におけるトランジスタ
の特性ばらつき等も縦線の発生要因としてあげられる。
【0043】図10に図9に示す回路のばらつきを示
す。図10(a)は図7(b)に示す入力波形がオペア
ンプ413に入力する場合の図9中節点Aに出力する信
号波形を示している。図10(b)は正極性用オペアン
プ415の出力を示している。正極性用オペアンプ41
5は増幅率が1の反転増幅回路で、出力は図10(b)
に示すように定電圧で与えられる反転レベル電圧から入
力電圧を差し引いた値となる。負極性用オペアンプ41
4は増幅率1のバッファアンプで入力波形がそのまま出
力する。
【0044】表示図10(c)はアナログスイッチ41
6を用いて、負極性用オペアンプ414と正極性用オペ
アンプ415との出力が交互に出力する様子を示してい
る。なお、図10(c)に示す映像信号は、ノーマリー
ホワイトの場合を示している。そのため、対向電極の基
準電極Vcomに対して、電位差が少ない方が高輝度
(白表示)となる。図10(c)に示すように、各回路
のばらつきは映像信号伝送線132間でのばらつきとな
る。例えば映像信号伝送線132がn本の場合で、1本
目が最小でn本目が最大となるようにばらついた場合
に、n本毎に液晶パネル上の表示画像に縦線が表れるた
め、著しく表示品質を低下させることになる。
【0045】各アナログ回路を調整することで、ばらつ
きを補正することは可能であるが、調整する部品数が多
く、量産性を著しく損なうこととなる。そこで、アナロ
グ回路のばらつきを各アナログ回路に入力する前のデジ
タル信号にて補正することで低減することとした。
【0046】図11に参照表を用いて回路のばらつきを
補正する回路構成について示す。
【0047】信号処理回路にてデジタル信号をサンプル
ホールドして相展開した各信号ラインはそれぞれ参照表
(LUT:Look Up Table 以下LUTと
も呼ぶ)420をもち、各相独立に補正を行う。各相毎
にばらつきが異なるため、参照表420には予め最適な
データが求められる。また、補正データは別のメモリ等
に格納されており、必要に応じて参照表420にばらつ
きを補正するデータが転送される。
【0048】図11において、信号処理回路404にて
γ補正、解像度変換、フレームレート変換等の信号処理
が行われ、さらに相展開されたデジタル信号が参照表4
20に入力する。参照表420では入力したデジタル信
号に対応するデジタルデータをDA変換回路405に出
力する。DA変換回路405ではデジタルデータをアナ
ログ信号に変換し増幅交流化回路406に出力する。
【0049】参照表420には各相毎にばらつきを補正
するデータが格納される。参照表420に格納される補
正データの設定は、表示画面を観察、評価しながら行
う。まず、補正していないデータ(標準データ)を参照
表420に格納し表示を行い、各相毎のばらつきを観察
する。その後、輝度が低下している相は輝度が増加する
ような係数が標準データに掛けられ補正データとされ、
輝度が増加している相は輝度が減少する係数が選ばれ
る。各相毎の輝度が均一化されると、その場合の係数が
最適な係数として映像信号制御回路400に記録され
る。
【0050】図12に図11の回路の参照表420を1
パッケージ化し、後段処理をIC化した構成を示す。4
10はIC化されたアナログドライバで、421はゲー
トアレイ等で1パッケージ化された参照表420であ
る。信号処理回路404にてγ補正、解像度変換、フレ
ームレート変換、相展開等の信号処理をしたデジタル信
号が、各相毎参照表421に入力する。参照表421で
はデータを補正しアナログドライバ410に出力する。
アナログドライバ410ではDA変換、増幅、交流化が
行われる。本構成では、各段を1パッケージ化でき、回
路がシンプルになる。
【0051】なお、信号処理回路とサンプルホールド回
路とを分離して、サンプルホールド回路と参照表とを1
パッケージ化することも可能である。また、1パッケー
ジの中は1チップのゲートアレイで構成することも、複
数のチップに分割して構成することも可能である。
【0052】図13に信号処理回路404と参照表42
0を1パッケージで構成する実施例を示す。422はフ
ラットパッケージで、内部に信号処理回路404と参照
表420を有する。信号処理回路404と参照表420
は1チップのゲートアレイで構成することも、複数のチ
ップで構成することも可能である。
【0053】図14に1色あたり256階調データを補
正する参照表420のデータ構成の実施例を示す。入力
データは8ビットで補正データは10ビットとした。補
正データは充分階調表現が可能な階調数分のビット数を
使用する。参照表420は読み書き可能なメモリ(RA
M)で構成され、入力した256階調の映像信号をアド
レスとして、アドレスに格納された10ビットのデータ
を補正データとして出力する。
【0054】なお、補正データを出力する構成として
は、入力データに対して補正データを出力する機能を有
するものであれば利用可能である。たとえば、入力デー
タに対して補正係数を演算して補正データを出力する信
号処理回路を用いることも可能である。また、参照表は
アドレスと該各アドレスにデータを格納できるものを利
用することができるが、RAMまたはROM等のメモリ
で構成することも、論理回路で構成することも可能であ
る。
【0055】図14に示した参照表420への補正デー
タ設定方法の例を図15に示す。映像信号制御回路40
0内部の信号線の構成は、データバス435は10ビッ
ト、アドレスバス436は8ビットで構成される。ま
た、データ処理用にマイコン430が設けられる。な
お、マイコン430は必要に応じてデータ処理が行える
回路を用いることも可能である。補正データ設定時は、
マイコン430から10ビット×256の補正用データ
を送信して参照表420用のRAMに設定する(経路
)。
【0056】なお、パラレル通信による256データの
設定タイミング例を図16に示す。マイコン430はR
AMを構成するチップのチップセレクト信号CSをロウ
レベルにしたのち、アドレスバス436に0〜255の
値を順番に出力する。また、アドレスの出力と同時に各
アドレス毎の補正データをデータバス435上に10ビ
ットで出力する。さらに、データバス435に補正デー
タを出力した状態で、リードライト信号WRを出力す
る。RAMはリードライト信号WRの立上りでデータを
ラッチし格納する。アドレスはリードライト信号WRの
立上りでインクリメントされ、データをアドレス0から
順番に255まで設定する。
【0057】参照表420から補正データを読み出す場
合は、相展開されたデジタル信号がアドレスバス436
に設定され、RAMはアドレスバス436が指示するア
ドレスの補正データをデータバス435上に出力する
(図15中の経路)。DA変換回路405はデータバ
ス435により入力するデジタルデータをアナログ信号
に変換し増幅交流化回路に出力する。
【0058】参照表420によるデータの補正を図17
に示す。アナログ回路で発生する特性ばらつきを参照表
420にて逆方向に補正し、補正後の出力でばらつきを
最小にする。図17(a)はアナログ回路特性が理想的
な場合で、入力に対し正常な出力が得られている。45
1は入力に対し正常な出力の特性を示している。線45
1で示す特性は正常なため、参照表420の値は補正を
かけない値が選ばれる。452は補正をかけない場合の
参照表420の入力と出力の特性を示す。
【0059】次に、図17(b)はアナログ回路特性が
正常値に対して、高い値を出力する場合を示す。454
は入力に対し出力が高い値となる特性を示す線である。
線454で示す入力と出力の特性は、出力が高い値を示
すため、参照表420では出力が低くなるような補正デ
ータが選ばれる。参照表420の特性は線455に示す
ように、補正をかけない場合の線452に対して出力が
低くなるような値になっている。
【0060】図17(b)で示す場合のばらつきを補正
する方法としては、液晶パネルの画像を観察し、高輝度
の相に設けられた参照表の特性が、図17(b)の線4
55となるような係数を外部から図15に示すマイコン
430に入力する。マイコン430は入力した係数と基
準データから補正データを作成し参照表のデータを作成
する。液晶パネルには補正した画像が出力される。さら
に、補正の必要がある場合は同様な操作を繰り返し、画
面に輝度むらが観察されなくなるように調整する。な
お、外部から係数を入力するためのインターフェース部
が設けられマイコン430に接続されている。
【0061】一度設定された係数は、映像信号制御回路
400に記録される。液晶表示装置の立上げ動作時にマ
イコン430により、標準データと係数とから補正デー
タが作成され、参照表420に格納される。
【0062】次に図17(c)にアナログ回路特性が正
常値に対して、低い値を出力する場合を示す。456は
入力に対し出力が低い値となる特性を示す線である。線
456で示す入力と出力の特性は、出力が低い値を示す
ため、参照表420では出力が高くなるような補正デー
タが選ばれる。参照表420の特性は線457に示すよ
うに、線452に対して出力が高くなるような値になっ
ている。
【0063】なお、補正の方法としては、液晶パネルの
画像を撮像装置で入力し、入力した画像データから輝度
むらのある相を検出して、自動的に係数を算出し、算出
した係数を基に参照表420に補正データを作成するこ
とも可能である。
【0064】図17に示すように、アナログ回路のばら
つきが増幅率のばらつきのような場合では、入力に対し
て出力のばらつきが線形に変化しているため、ばらつき
を補正するデータも入力に対して線形に変化する値とな
る。そのため、標準データに係数を掛けて補正データを
求めることが可能である。
【0065】図18に交流化回路で発生したばらつきを
補正する場合の構成を示す。参照表は1相あたり正極性
用423と負極性用422の2つのテーブルをもち、交
流化信号に同期してアナログスイッチ417で選択す
る。負極性用オペアンプ414から映像信号が出力する
場合は、負極性用参照表422で補正し、正極性用オペ
アンプ415から映像信号が出力する場合は、正極性用
参照表423で補正する。正極性用、負極性用それぞれ
の参照表に補正データを設定しておくことにより、正極
と負極間でのばらつきが補正できる。
【0066】図19に映像ソースにより複数の参照表か
ら1つの参照表を選択する方法を示す。通常、信号のソ
ースとしては、パソコンのウインドウの様なグラフィッ
ク画像、又は映画、自然画等がある。予め、これらの複
数の映像ソースに適したγ補正データなどの参照表を作
成しておき、映像ソースによってスイッチを切り替えて
使用する。図19においては3種類の映像ソース用に参
照表を設ける場合を示す。なお、当然映像ソースの数に
対応して複数の参照表を設けることが可能である。42
4は第1の映像ソース用参照表で、425は第2の映像
ソース用参照表、426は第3の映像ソース用参照表で
ある。スイッチ418によってどの参照表を用いるかを
選択する。
【0067】なお、スイッチ418は、デジタル信号の
伝達経路を切り替えるスイッチであれば利用可能であ
る。図19(b)に、スイッチ418を論理回路で構成
する場合を示す。
【0068】図20、図21を用いて参照表を複数使用
して、擬似的に階調を上げる方法を説明する。γ補正用
の参照表等の場合では、図20(a)の様に、入力に対
する出力の変化が少なく、出力する階調が減少して画質
が劣化する。図20(b)に出力の変化が少ない部分B
の拡大図を示す。図20(b)の例では符号Cで示す点
のように、n+1の入力に対し、mとm+1の間の階調
を出力したいが、ビット数の関係で、mまたはm+1の
どちらかしか表現できないことがある。そこで、2つの
参照表をフレーム毎切り換えて中間階調を出力する。
【0069】図21(a)において、427は第1の参
照表で、428は第2の参照表で、419は切り換え用
のアナログスイッチである。図21(b)に示すよう
に、第1の参照表427はn+1が入力した時に、mを出
力する。図21(c)に示すように、第2の参照表42
8はn+1が入力した時に、m+1を出力する。第1の参
照表427と第2の参照表428の出力をアナログスイ
ッチ419を用いて、フレーム周期で交互に切り換えて
出力する。それにより図21(d)に示すように、擬似
的にmとm+1の中間の階調(図中D)を視覚的に表示
することが可能となる。
【0070】次に図22、図23を用いて参照表を使用
してコントラスト、及び輝度を調整する方法を説明す
る。なお、図22、図23では説明を簡単にするため
に、ノーマリーブラックの場合で説明する。すなわち、
電圧が大で高輝度(白表示)となる。図22はコントラ
ストを調整する方法を説明する図である。図22(a)
の入力に対する出力の特性を示す線461に示すデータ
のコントラストを下げる場合は、図22(b)に示すよ
うに、特性を示す線462の傾きを小さくする。コント
ラストを上げる場合は図22(c)に示すように、特性
を示す線463の傾きを大きくする。
【0071】図23は輝度を調整する方法を説明する図
である。図23(a)の入力に対する出力の特性を示す
線461に示すデータの輝度を下げる場合は、図23
(b)に示すように、特性を示す線464を黒方向に平
行移動し、図23(c)に示すように、輝度を上げる場
合は特性を示す線465を白方向に平行移動する。
【0072】図24にアナログスイッチを設け、1パッ
ケージ化した参照表421のピン数を減らす回路構成を
示す。なお、同様の構成で内外のインターフェースの配
線及びピン数を減らすことが可能である。複数の参照表
420を1パッケージに収納した場合、回路構成はシン
プルになるが、パッケージのピン数が増加するという問
題が生じる。参照表420とDA変換回路405との間
のデータバス435は10ビットであるため、各相毎に
データバスを設けると、データバスに接続するための1
パッケージ化した参照表421のピン数は、著しく増加
する。例えば12相10ビットの場合、120ピンとな
る。そのため、各参照表の出力を内部スイッチ437で
選択し、同じタイミングで外付けスイッチ438で出力
先を選択する。本回路構成により例えば12相10ビッ
トの場合、120ピンから10ピンに減少するため、使
用するパッケージの最小化が可能となる。
【0073】次に図25を用いて、配線数を省略可能な
構成について説明する。図25では、参照表420の位
置が相展開用のサンプルホールド回路404の前に設け
られている。図25に示す構成では、参照表420とサ
ンプルホールド回路404間の配線数が大幅に省略可能
である。例えば図11に示す構成では、サンプルホール
ド回路404と参照表420との間では、データを伝え
る信号線が相展開した数必要である。12相10ビット
の場合では、配線数は120本となる。対して図25に
示す場合では、10ビット分の10本ですむことにな
る。
【0074】図25に示す参照表420では、表示信号
線402により外部装置から表示信号が一定の順番で、
映像信号制御回路に送られてくる。そのため、表示信号
の順番に合せて、相展開される順番を定めれば、相展開
する構成と補正する構成の位置を並べ替えても問題な
い。すなわち、n番目の相のデータであることがわかれ
ば、n番目の相のばらつきに必要な補正を相展開前に行
うことが可能である。
【0075】AD変換回路403からは、例えば10ビ
ットのデータバス435が出力している。参照表420
は相展開する数設けらており、各参照表420にはデー
タバス435が接続している。映像信号制御回路400
はAD変換回路403から出力するデータの順番によ
り、どの相のデータであるかを知り、補正する参照表4
20を選択する。
【0076】次に図26を用いて参照表データの通信に
ついて説明する。参照表に設定するデータ量としては1
色あたり12相、10ビット(2バイト)データ、256
階調とした場合、 12相 × 2バイト × 256階調 = 6144
バイト になり、3色では 6144バイト × 3色 = 18432バイト となる。例えば外部のパソコン448に参照表データを
記録しておき、表示制御装置111内のマイコン430
とでデータ通信を行い、参照表420にデータを取り込
む方法を用いると、パソコン−マイコン間通信をRS−
232Cで9600bpsの速さで通信した場合、最短
で15秒かかる。なお、447はデータ通信用のインタ
ーフェース部である。また、パソコン−マイコン間のデ
ータ通信はRS−232Cに限らず、他の方法(例えば
USB、IEEE1394、SCSI、Bluetoo
th等)を用いることが可能である。
【0077】次に、映像信号制御回路400内に設けた
マイコン内蔵のRAMに記憶しておく場合を考察する
と、18432バイトもの領域を大きく消費する問題が
発生する。
【0078】通信時間の短縮、及びマイコン内蔵RAM
を節約する為、データをγ補正用の標準データ429と
差分データに分ける。差分データは外部装置(パソコ
ン)より表示画像を観察しながら最適な値が設定され
る。参照表データを作成する場合は、マイコン内で標準
データ429に差分データに掛けて演算することで参照
表データを作成する。これによりパソコン−マイコン間
での通信データ量の増大も、マイコン内蔵RAM領域を
大きく使用することもなく参照表にデータを取り込むこ
とが可能となる。
【0079】次に図27を用いてフレーム周波数を逓倍
化する方法について説明する。図27(a)に2フレー
ム分のフレームメモリを用いて、フレーム周波数を変換
する回路構成と、図27(b)に2倍速にする場合のタ
イミングチャートを示す。
【0080】フレーム周波数を変換する回路はタイミン
グコントローラ432と1フレーム分の容量がある第1
のフレームメモリ433と第2のフレームメモリ434
によって構成される。映像信号はタイミングコントロー
ラ432に入力し、タイミングコントローラ432中の
スイッチ操作により、第1のフレームメモリ433と第
2のフレームメモリ434に入力する。第1のフレーム
メモリ433と第2のフレームメモリ434からは、例
えば周波数を2倍にする場合は2倍のクロックで読出
し、タイミングコントローラ432から出力する。
【0081】次にタイミングについて説明する。映像信
号の入力がフレーム1のタイミングでは第1のフレーム
メモリ433に画像データをそのまま書き込む。映像入
力がフレーム2のタイミングで第2のフレームメモリ4
34にフレームの画像データを書き込む。それと同時に
第1のフレームメモリ433からは2倍速のスピードで
2回フレーム1のデータを読み出す。フレーム3のタイ
ミングでは第1のフレームメモリ433にフレーム3の
画像データを書きこむのと同時に、第2のフレームメモ
リ434のデータを2倍のスピードで2回読み出す。こ
れを繰り返すことによりフレーム周波数が2倍の信号を
出力することが可能となる。
【0082】図28にメモリを1フレーム+1ブロック
分使用してフレーム周波数を変換する場合の回路構成
と、図29にタイミングチャートを示す。図28におい
てメモリ容量は6ブロックで1フレーム分の場合を例とす
る。回路は7ブロックに分けられるブロックメモリ44
0と、タイミングコントローラ432で構成される。7
つの各メモリブロックの入出力はタイミングコントロー
ラ432によって制御される。
【0083】次に図29に示すタイミングチャートによ
り動作を説明する。1フレーム分の映像信号を6個のタイ
ミングに分割し、1−1〜1−6とする。1−1の信号
はブロック1に、1−2の信号はブロック2に書き込
み、以降順に信号をメモリの各ブロックに書き込む。そ
して書き込みタイミングとは非同期にメモリから2倍の
スピードで読出しを行い、図29のように2倍速の映像
信号を出力する。次に2−1の信号はブロック7に、2
−2の信号はブロック1に書き込むというように以降ロ
ーテーションを繰り返しながら読み書きを行う。この回
路方式は動作が複雑になるがメモリ容量が少なくできる
利点がある。メモリ容量は分割ブロック数を増やすほど
少なくなるが、その分動作が複雑になる為、両者のバラ
ンスを考慮する必要がある。
【0084】図30にメモリを使用してテストパタンを
出力する回路構成を示す。通常映像信号によって回路の
調整をその都度行うが、その場合には、ドット市松、カ
ラーバーチャート、グレースケール等のテストパタンを
使用する。これらのパターンを出力するパソコン等を信
号源として用意する必要があるが、本回路を用いれば映
像信号制御回路400内でパターンを発生する為これら
の信号源が不要になる。回路は、通常の周波数変換など
に使用するフレームメモリ431と、テストパタンを予
め書きこんだフレームメモリ445、タイミングコント
ローラ432で構成される。通常動作時はフレームメモ
リ431から映像信号を出力する。テストパタン表示時
はスイッチを切り替えてテストパタンのフレームメモリ
445から映像信号を出力する。
【0085】図31にフレームメモリ431を使用して
静止画を出力する回路構成を示す。静止画出力は表示し
たくない映像信号を入力せざるをえない時等に有効な機
能となる。通常動作時はフレームメモリ431内の映像
信号を常に更新するためリアルタイムで映像が表示され
る。映像信号のメモリ書き込みを遮断すると、映像が更
新されない為、遮断する直前の信号を繰り返しメモリか
ら読み出す。このようにして静止画出力は、メモリの書
き込みスイッチを制御して行う。
【0086】図32にフレームメモリ431を用いた回
路のコンバーゼンスの調整について示す。製品に表示素
子を複数用いた場合(例えば2板あるいは3板)、それらの
互いの位置を画素単位で合わす必要がある。通常は表示
素子の位置を微調整して合わせるが、本方式によれば表
示素子の位置を変えずに調整が可能となる。以下方法に
ついて説明する。フレームメモリ431に書き込んだ映
像信号を読み出す時にアドレスを調整して表示位置を調
整する。フレームメモリ431のアドレスと表示素子の
画素が一致している場合、例えば図32(a)のように
メモリ内の映像信号の位置に対して、読み出し位置のア
ドレスを右方向にn、下方向にmずらす。すると、表示素
子での表示位置が左方向にn画素、上方向にm画素移動す
る。この様にして表示素子の表示位置を調整する。
【0087】次に図33を用いて、画素部101につい
て説明し、さらには、画素電位制御回路を用いて、画素
電極の電位を変化させる駆動方法について説明する。図
33は画素部101の等価回路を示す回路図である。画
素部101は表示部110の隣接する2本の走査信号線
102と、隣接する2本の映像信号線103との交差領
域(4本の信号線で囲まれた領域)にマトリックス状に
配置される。ただし、図33では図を簡略化するため1
つの画素部だけを示している。各画素部101は、アク
ティブ素子30と画素電極109を有している。また、
画素電極109には画素容量115が接続されている。
画素容量115の一方の電極は画素電極109に接続さ
れ、他方の電極は画素電位制御線136に接続されてい
る。さらに画素電位制御線136は画素電位制御回路1
35に接続されている。なお、図33においては、アク
ティブ素子30はp型トランジスタで示している。
【0088】前述したように、走査信号線102には垂
直駆動回路130から走査信号が出力している。この走
査信号によりアクティブ素子30のオン・オフが制御さ
れる。映像信号線103には映像信号として階調電圧が
供給されており、アクティブ素子30がオンになると、
映像信号線103から画素電極109に階調電圧が供給
される。画素電極109に対向するように対向電極10
7(コモン電極)が配置されており、画素電極109と
対向電極107との間には液晶層(図示せず)が設けら
れている。なお、図33に示す回路図上では画素電極1
09と対向電極107との間は等価的に液晶容量108
が接続されているように表示した。画素電極109と対
向電極107との間に電圧を印加することにより、液晶
分子の配向方向等が変化し、それに伴い液晶層の光に対
する性質が変化することを利用して表示が行われる。
【0089】液晶表示装置の駆動方法としては、前述し
たように液晶層に直流電流が印加されないように交流化
駆動が行われる。交流化駆動を行うためには、対向電極
107の電位を基準電位とした場合に、映像信号選択回
路123からは基準電位に対して正極性と負極性の電圧
が階調電圧として出力する。しかしながら、映像信号選
択回路123を正極性と負極性の電位差に耐えるような
高耐圧な回路とすると、アクティブ素子30をはじめと
し回路規模が大きくなるという問題や、動作速度が遅く
なるといった問題が生じることとなる。また、図10に
示すように、映像信号制御回路400では正極性側と負
極性側のオペアンプが必要である。
【0090】そこで、映像信号選択回路123から画素
電極109に供給する映像信号は、基準電位に対して同
極性の信号を用いながらも交流化駆動を行うことを検討
した。例えば、映像信号選択回路123から出力する階
調電圧は、基準電位に対し正極性の電圧を用い、基準電
位に対し正極性の電圧を画素電極に書き込んだ後に、画
素電位制御回路135から画素容量115の電極に印加
している画素電位制御信号の電圧を引き下げることによ
り、画素電極109の電圧も降下させて、基準電位に対
して負極性の電圧を生じることができる。このような駆
動方法を用いると、映像信号選択回路123が出力する
最大値と最小値との差が小さいため、映像信号選択回路
123は低耐圧の回路とすることが可能となる。なお1
例として、画素電極109に正極性の電圧を書き込んで
画素電位制御回路135により負極性の電圧を生じさせ
る場合について説明したが、負極性の電圧を書き込んで
正極性の電圧を生じさせるには、画素電位制御信号の電
圧を引き上げることにより可能である。
【0091】次に図34を用いて、画素電極109の電
圧を変動させる方法について説明する。図34は説明の
ため液晶容量108を第1のコンデンサ53で表わし、
画素容量115を第2のコンデンサ54で表わし、アク
ティブ素子30をスイッチ104で示したものである。
画素容量115の画素電極109に接続される電極を電
極56とし、画素容量115の画素電位制御線136に
接続される電極を電極57とする。また、画素電極10
9と電極56とが接続された点を節点58で示す。ここ
では説明のため、他の寄生容量は無視できるものとし
て、第1のコンデンサ53の容量はCLで、第2のコン
デンサ54の容量はCCとする。
【0092】まず図34(a)に示すように、第2のコ
ンデンサ54の電極57には外部から電圧V1を印加す
る。次に、走査信号によりスイッチ104がオンになる
と、映像信号線103から電圧が画素電極109及び電
極56に供給される。ここで、節点58に供給された電
圧をV2とする。
【0093】次に、図34(b)に示すように、スイッ
チ104がオフになった時点で、電極57に供給してい
る電圧(画素電位制御信号)をV1からV3に降下させ
る。このとき、第1のコンデンサ53と第2のコンデン
サ54とに充電された電荷の総量は変化しないことか
ら、節点58の電圧が変化して、節点58の電圧は、V
2−{CC/(CL+CC)}×(V1−V3)とな
る。
【0094】ここで、第1のコンデンサ53の容量CL
が第2のコンデンサ54の容量CCに比べて充分小さい
場合(CL<<CC)は、CC/(CL+CC)≒1と
なり節点58の電圧はV2−V1+V3となる。ここで
V2=0、V3=0とすると、節点58の電圧は−V1
となる。
【0095】前述した方法によれば、画素電極109に
映像信号線103から供給する電圧は対向電極107の
基準電位に対し正極性にして、負極性の信号は電極57
に印加する電圧(画素電位制御信号)を制御することに
より作り出すことができる。このような方法で負極性の
信号を作り出すと、映像信号選択回路123からは負極
性の信号を供給する必要が無くなり、周辺回路を低耐圧
の素子で形成することが可能となる。
【0096】次に図35を用いて、図33に示す回路の
動作タイミングについて説明する。Φ1は映像信号線1
03に供給される階調電圧を示す。Φ2は走査信号線1
02に供給される走査信号である。Φ3は画素電位制御
信号線136に供給される画素電位制御信号(降圧信
号)である。Φ4は画素電極109の電位を示してい
る。なお、画素電位制御信号Φ3は図32で示した電圧
V3とV1で振幅する信号である。
【0097】図35を説明するあたり、Φ1は正極性用
入力信号Φ1Aと、負極性用入力信号Φ1Bを示してい
る。ここで、負極性用とは画素電極に印加された電圧が
画素電位制御信号により変動して、基準電位Vcomに
対して負極性となる場合の信号のことである。本実施例
では映像信号Φ1として正極性用入力信号Φ1Aと負極
性用入力信号Φ1B共に、対向電極107に印加された
基準電位Vcomに対して電位が正極性となるような電
圧が供給される場合を説明する。
【0098】図35において期間t0からt2の間で
は、階調電圧Φ1が正極性用入力信号Φ1Aの場合を示
している。まず、t0において画素制御信号Φ3として
電圧V1を出力する。次に時刻t1において走査信号Φ
2が選択されロウレベルとなると、図31に示すp型ト
ランジスタ30がオン状態となり、映像信号線103に
供給されている正極性用入力信号Φ1Aが、画素電極1
09に書き込まれる。画素電極109に書き込まれる信
号は図35ではΦ4で示している。また、図35におい
てt2で画素電極109に書き込まれた電圧はV2Aで
示している。次に、走査信号Φ2が非選択状態となり、
ハイレベルになると、トランジスタ30はオフ状態とな
り、画素電極109は電圧を供給する映像信号線103
から切り離された状態になる。液晶表示装置は画素電極
109に書き込まれた電圧V2Aに従った階調を表示す
る。
【0099】次に、期間t2からt4の間で階調電圧Φ
1が負極性用入力信号Φ1Bの場合を説明する。負極性
用入力信号Φ1Bの場合、時刻t2において走査信号Φ
2が選択され、画素電極109にはΦ4に示すような電
圧V2Bが書き込まれる。その後、トランジスタ30を
オフ状態とし、時刻t2から2h(2水平走査時間)後
の時刻t3において画素容量115に供給している電圧
を画素電位制御信号Φ3に示すようにV1からV3に降
圧する。画素電位制御信号Φ3をV1からV3に変動さ
せると画素容量115が結合容量の役割を果たし、画素
電位制御信号Φ3の振幅に従い、画素電極の電位を下げ
ることができる。これにより基準電位Vcomに対して
負極性の電圧V2Cを画素内に作り出すことができる。
【0100】前述した方法で、負極性の信号を作り出す
と、周辺回路を低耐圧の素子で形成することが可能とな
る。すなわち、映像信号選択回路123から出力する信
号は正極性側の狭い振幅の信号であるため、映像信号選
択回路123は低耐圧の回路とすることが可能となる。
また、負極性側のオペアンプを用いる必要が無く、さら
に映像信号選択回路123が低電圧で駆動可能であれ
ば、他の周辺回路である、水平シフトレジスタ120、
表示制御装置111等は低耐圧の回路であるため、液晶
表示装置全体として低耐圧の回路による構成が可能とな
る。
【0101】次に図36を用いて、画素電位制御回路1
35の回路構成を示す。SRは双方向シフトレジスタで
あり、上下双方向に信号をシフトすることが可能であ
る。双方向シフトレジスタSRはクロックドインバータ
61、62、65、66で構成されている。67はレベ
ルシフタで、69は出力回路である。双方向シフトレジ
スタSR等は電源電圧VDDで動作している。レベルシ
フタ67は双方向シフトレジスタSRから出力する信号
の電圧レベルを変換する。レベルシフタ67からは電源
電圧VDDより高電位である電源電圧VBBと電源電圧
VSS(GND電位)との間の振幅を有する信号が出力
される。出力回路69は電源電圧VPPとVSSが供給
されており、レベルシフタ67からの信号に従い、電圧
VPPとVSSとを画素電位制御線136に出力する。
図35にて説明した画素電位制御信号Φ3の電圧V1が
電源電圧VPPで、電圧V3が電源電圧VSSとなる。
なお、図36では出力回路69をp型トランジスタとn
型トランジスタからなるインバータで示している。p型
トランジスタに供給する電源電圧VPPとn型トランジ
スタに供給する電源電圧VSSの値を選ぶことで、電圧
VPPとVSSとを画素電位制御信号Φ3として出力す
ることが可能である。
【0102】ただし、後述するようにp型トランジスタ
を形成するシリコン基板には基板電圧が供給されている
ので、電源電圧VPPの値は基板電圧に対して適切な値
が設定される。
【0103】26はスタート信号入力端子で、制御信号
の一つであるスタート信号を画素電位制御回路135に
供給する。図36に示す双方向シフトレジスタSR1か
らSRnは、スタート信号が入力すると外部から供給さ
れるクロック信号のタイミングに従い、順番にタイミン
グ信号を出力する。レベルシフタ67はタイミング信号
に従い電圧VSSと電圧VBBを出力する。出力回路6
9はレベルシフタ67の出力に従い電圧VPPと電圧V
SSを画素電位制御線136に出力する。図35の画素
電位制御信号Φ3に示すタイミングとなるように、スタ
ート信号およびクロック信号を双方向シフタレジスタS
Rに供給することで、画素電位制御回路135から希望
するタイミングで画素電位制御信号Φ3を出力すること
が可能である。なお25はリセット信号入力端子であ
る。
【0104】次に、図37(a)(b)を用いて、双方
向シフトレジスタSRに用いられるクロックドインバー
タ61、62を説明する。UD1は第1方向設定線、U
D2は第2方向設定線である。
【0105】第1方向設定線UD1は、図36では下か
ら上に走査する場合Hレベルで、第2方向設定線UD2
は、図36では上から下に走査する場合Hレベルであ
る。図36では図を見やすくするために結線を省略して
あるが、第1方向設定線UD1、第2方向設定線UD2
は共に双方向シフトレジスタSRを構成するクロックド
インバータ61、62に接続されている。
【0106】クロックドインバータ61は図37(a)
に示すように、p型トランジスタ71、72とN型トラ
ンジスタ73、74からなる。p型トランジスタ71は
第2方向設定線UD2に接続されており、n型トランジ
スタ74は第1方向設定線UD1に接続されている。そ
のため第1方向設定線UD1がHレベルで第2方向設定
線UD2がLレベルの場合、クロックドインバータ61
はインバータとして働き、第2方向設定線UD2がHレ
ベルで第1方向設定線UD1がLレベルの場合ハイイン
ピーダンスとなる。
【0107】逆にクロックドインバータ62は図37
(b)に示すように、p型トランジスタ71は第1方向
設定線UD1に接続されており、n型トランジスタ74
は第2方向設定線UD2に接続されている。そのため第
2方向設定線UD2がHレベルの場合インバータとして
働き、第1方向設定線UD1がHレベルの場合ハイイン
ピーダンスとなる。
【0108】次にクロックドインバータ65は図37
(c)に示す回路構成であり、CLK1がHレベルで、
CLK2がLレベルの場合に、入力を反転出力し、CL
K1がLレベルで、CLK2がHレベルのの場合に、ハ
イインピーダンスとなる。
【0109】また、クロックドインバータ66は、図3
7(d)に示す回路構成であり、CLK2がHレベル
で、CLK1がLレベルの場合に、入力を反転出力し、
CLK2がLレベルで、CLK1がHレベルのの場合
に、ハイインピーダンスとなる。図36では、クロック
信号線の結線を省略してあるが図37のクロックドイン
バータ65、66にはクロック信号線CLK1、CLK
2が接続されている。
【0110】以上説明したように、双方向シフトレジス
タSRをクロックドインバータ61、62、65、66
で構成することで、タイミング信号を順番に出力するこ
とが可能である。また画素電位制御回路135を双方向
シフトレジスタSRで構成することで、画素電位制御信
号Φ3を双方向に走査することが可能である。すなわ
ち、垂直駆動回路130も同様の双方向シフトレジスタ
により構成されており、本発明による液晶表示装置は上
下双方向の走査が可能である。そのため、表示する像を
上下逆転する場合などに、走査方向を反転して図中下か
ら上に走査する。そこで垂直駆動回路130が下から上
に走査する場合には、画素電位制御回路135も第1方
向設定線UD1と第2方向設定線UD2の設定を変更す
ることにより、下から上に走査するよう対応する。な
お、水平シフトレジスタ121も同様の双方向シフトレ
ジスタにより構成されている。
【0111】次に図38を用いて、本発明による反射型
液晶表示装置LCOSの画素部を説明する。図38は本
発明の一実施例である反射型液晶表示装置の模式断面図
である。図38において、100は液晶パネル、1は第
1の基板である駆動回路基板、2は第2の基板である透
明基板、3は液晶組成物、4はスペーサである、スペー
サ4は駆動回路基板1と透明基板2との間に一定の間隔
であるセルギャップ(cell gap)dを形成している。この
セルギャップdに液晶組成物3が挟持されている。5は
反射電極(画素電極)で駆動回路基板1に形成されてい
る。6は対向電極で反射電極5との間で液晶組成物3に
電圧を印加する。7、8は配向膜で液晶分子を一定方向
に配向させる。30はアクティブ素子で反射電極5に階
調電圧を供給する。
【0112】34はアクティブ素子30のソース領域、
35はドレイン領域、36はゲート電極である。38は
絶縁膜、31は画素容量を形成する第1の電極で、40
は画素容量を形成する第2の電極である。絶縁膜38を
介し第1の電極31と第2の電極40とは容量を形成す
る。図38では、第1の電極31と第2の電極40とを
画素容量を形成する代表的な電極として示しており、他
にも画素電極と電気的に接続した導体層と画素電位制御
信号線と電気的に接続した導体層とが、誘電体層を挟ん
で対向していれば画素容量を形成することが可能であ
る。
【0113】41は第1の層間膜、42は第1の導電膜
である。第1の導電膜42はドレイン領域35から第2
の電極40とを電気的に接続している。43は第2の層
間膜、44は第1の遮光膜、45は第3の層間膜、46
は第2の遮光膜である。第2の層間膜43と第3の層間
膜45にはスルーホール42CHが形成され、第1の導
電膜42と第2の遮光膜46が電気的に接続されてい
る。47は第4の層間膜、48は反射電極5を形成する
第2の導電膜である。アクティブ素子30のドレイン領
域35から第1の導電膜42、スルーホール42CH、
第2の遮光膜46を介して階調電圧は反射電極5に伝え
られる。
【0114】本実施例の液晶表示装置は反射型であり、
大量の光が液晶パネル100に照射される。遮光膜は駆
動回路基板の半導体層に光が入射しないよう遮光してい
る。反射型液晶表示装置において液晶パネル100に照
射された光は、透明基板2側(図38中上側)から入射
し、液晶組成物3を透過し反射電極5で反射し再度液晶
組成物3、透明基板2を透過して液晶パネル100から
出射する。しかしながら、液晶パネル100に照射され
る光の一部は、反射電極5の隙間から駆動回路基板側に
漏れ込む。第1の遮光膜44と第2の遮光膜46はアク
ティブ素子30に光が入射しないように設けられてい
る。本実施例では、この遮光膜を導電層で形成し、第2
の遮光膜46を反射電極5に電気的に接続し、第1の遮
光膜44に画素電位制御信号を供給することで、遮光膜
を画素容量の一部としても機能するようにしている。
【0115】なお、第1の遮光層44に画素電位制御信
号を供給すると、階調電圧が供給される第2の遮光膜4
6と映像信号線103を形成する第1の導電層42や走
査信号線102を形成する導電層(ゲート電極36と同
層の導電層)との間に電気的シールド層として第1の遮
光膜44を設けることができる。このため、第1の導電
層42やゲート電極36等と第2の遮光膜46や反射電
極5との間の寄生容量成分が減少する。前述したように
液晶容量CLに対して画素容量CCは充分大きくする必
要があるが、第1の遮光膜44を電気的シールド層とし
て設けると、液晶容量LCと並列に接続される寄生容量
も小さくなりより効率的である。さらに信号線からの雑
音の飛び込みを減少することも可能となる。
【0116】また、液晶表示素子を反射型とし、駆動回
路基板1の液晶組成物3側の面に反射電極5を形成した
場合、駆動回路基板1として不透明なシリコン基板等を
用いることが可能である。また、アクティブ素子30や
配線を反射電極5の下に設けることができ、画素となる
反射電極5を広くし、所謂高開口率を実現することがで
きる利点がある。また、液晶パネル100に照射される
光による熱を駆動回路基板1の裏面から放熱できるとい
った利点もある。
【0117】次に遮光膜を画素容量の一部として利用す
ることについて説明する。第1の遮光膜44と第2の遮
光膜46とは第3の層間膜45を介して対向しており、
画素容量の一部を形成している。49は画素電位制御線
136の一部を形成する導電層である。導電層49によ
り第1の電極31と第1の遮光膜44とは電気的に接続
されている。また、導電層49を用いて画素電位制御回
路135から画素容量までの配線を形成することが可能
である。ただし、本実施例では第1の遮光膜44を配線
として利用した。図39に第1の遮光膜44を画素電位
制御線136として利用する構成について示す。
【0118】図39は第1の遮光膜44の配置を示す平
面図である。46は第2の遮光膜であるが、位置を示す
ために点線で示している。42CHはスルーホールで、
第1の導電膜42と第2の遮光膜46とを接続してい
る。なお、図39は第1の遮光膜44を解り易く示すた
めに、他の構成は省略している。第1の遮光膜44は、
画素電位制御線136の機能を有しており図中X方向に
連続して形成されている。第1の遮光膜44は遮光膜と
して機能するために表示領域全面を覆うように形成され
ているが、画素電位制御線136の機能も持たせるため
に、X方向に延在し(走査信号線102と並列の方
向)、Y方向に並んでライン状に形成され、画素電位制
御回路135に接続される。また、画素容量の電極とし
ても働くために、第2の遮光膜46となるべく広い面積
で重なるように形成されている。さらに、遮光膜として
漏れる光が少なくなるように、隣接する第1の遮光膜4
4の間隔はなるべく狭くなるよう形成されている。
【0119】ただし、図39に示すように隣接する第1
の遮光膜44の間隔を狭く形成すると、遮光膜44の一
部が隣接する第2の遮光膜46と重なり合うことにな
る。前述したように、本液晶表示装置は双方向に走査可
能である。そこで、双方向に画素電位制御信号を走査し
た場合に、次段の第2の遮光膜46と重なり合う場合と
重なり合わない場合とが生じる。図39の場合では、図
中上から下に走査する場合に第1の遮光膜44と次段の
第2の遮光膜46とが重なり合っている。
【0120】図40を用いて遮光膜44の一部が次段の
第2の遮光膜46と重なり合うことによる問題点と解決
方法を説明する。図40(a)は問題点を説明するタイ
ミング図である。Φ2Aは任意の行の走査信号でありA
行目の走査信号とする。Φ2Bは次段の行の走査信号で
ありB行目の走査信号とする。なお、問題が発生する期
間t2からt3の間について説明し、その他の期間につ
いては省略する。
【0121】図40(a)において、A行目において時
刻t2から2h(2水平走査時間)後の時刻t3に画素
電位制御信号Φ3Aを変化させている。時刻t2から1
h後には走査信号Φ2Aの出力は終了しており、走査信
号Φ2Aで駆動されるA行目のアクティブ素子30はオ
フ状態となり、A行目の画素電極109は映像信号線1
03から切り離されている。時刻t2から2h後の時刻
t3であれば、信号の切り換わりによる遅延等を考慮し
ても、A行目のアクティブ素子30は充分にオフ状態と
なっている。しかしながら、時刻t3はB行目の走査信
号Φ2Bが切り換わる時である。
【0122】A行目の第1の遮光膜44とB行目の第2
の遮光膜46とが重なり合っているため、B行目の画素
電極とA行目の画素電位制御信号線との間で容量が生じ
ていることになる。時刻t3はB行目のアクティブ素子
30がオフ状態へと切り換わる時であるため、B行目の
画素電極109は映像信号線103から充分に切り離さ
れていない。この時にB行目の画素電極109との間で
容量成分を有するA行目の画素電子制御信号Φ3Aが切
り換わると、画素電極109と映像信号線103との間
が充分に切り離されていないため、映像信号線103と
画素電極109との間で電荷が移動する。すなわち、A
行目の画素電子制御信号Φ3Aの切り換わりが、B行目
の画素電極109に書き込まれる電圧Φ4Bに影響を与
えることとなる。
【0123】この画素電子制御信号Φ3Aによる影響
は、液晶表示装置の走査方向が一定であるならば均一な
影響となり、あまり目立つことはない。しかしながら、
赤、緑、青等の色毎に液晶表示装置を備え、各液晶表示
装置の出力を重ねてカラー表示する場合に、液晶表示装
置の光学的配置による理由で、例えば1つの液晶表示装
置だけ下から上に走査し、他の液晶表示装置は上から下
に走査することがある。このように複数の液晶表示装置
のうちで走査方向が異なるものがある場合には、表示品
質が不均一となり美観を損ねることとなる。
【0124】次に、図40(b)を用いて解決方法を説
明する。A行目の画素電位制御信号Φ3AをA行目の走
査信号Φ2Aの開始より3h遅れて出力するようにす
る。この場合、B行目の走査信号Φ2Bも切り換わった
後であり、B行目のアクティブ素子30は充分にオフ状
態であるためA行目の画素電位制御信号Φ3AによるB
行目の画素電極109に書き込まれる電圧Φ4Bに与え
る影響が減少する。
【0125】なお、この場合、負極性用入力信号が書き
込まれる時間が、正極性用入力信号に対して3hもの間
短くなるが、例えば走査信号線102の数が100を超
えるような場合では3%以下の値となる。そのため、負
極性用入力信号と正極性用入力信号の実効値の違いは基
準電位Vcomの値等により調整することが可能であ
る。
【0126】次に図41を用いて画素容量に供給される
電圧VPPと基板電位VBBとの関係について説明す
る。図41(a)は画素電位制御回路135の出力回路
69を構成するインバータ回路を示している。
【0127】図41(a)において32はp型トランジ
スタのチャンネル領域でありシリコン基板1にイオン打
ち込み等の方法によりn型ウエルが形成されている。シ
リコン基板1には基板電圧VBBが供給されており、n
型ウエル32の電位はVBBとなっている。ソース領域
34とドレイン領域35はp型半導体層であり、シリコ
ン基板1にイオン打ち込み等の方法により形成される。
p型トランジスタ30のゲート電極36に基板電圧VB
Bより低電位の電圧が印加されるとソース領域34とド
レイン領域35とが導通状態となる。
【0128】一般に絶縁部を設ける等の必要がなく構造
が簡単になることから、同じシリコン基板のトランジス
タには共通の基板電位VBBが印加されている。本発明
の液晶表示装置は同じシリコン基板1上に駆動回路部の
トランジスタと、画素部のトランジスタが形成されてい
る。画素部のトランジスタも同様の理由で、同じ電位の
基板電位VBBがが印加されている。
【0129】図41(a)に示すインバータ回路では、
ソース領域34には画素容量に供給される電圧VPPが
印加されている。ソース領域34はp型半導体層であり
n型ウエル32との間はpn接合となっている。n型ウ
エル32の電位よりもソース領域34の電位が高くなる
と、ソース領域34からn型ウエル32に電流が流れる
という不具合が生じる。そのため、基板電圧VBBに対
して電圧VPPは低電位になるように設定される。
【0130】前述したように画素電極の電圧は、画素電
極に書き込まれた電圧をV2、液晶容量をCL、画素容
量をCC、画素電極制御信号の振幅がVPPとVSSと
すると、電圧降下後の画素電極の電圧は、V2−{CC
/(CL+CC)}×(VPP−VSS)で表わされ
る。ここで、VSSにGND電位を選ぶと、画素電極の
電圧変動の大きさは電圧VPPと液晶容量CLと画素容
量CCで決まることになる。
【0131】図41(b)を用いてCC/(CL+C
C)と電圧VPPとの関係を示す。なお説明を簡単にす
るために基準電圧VcomをGND電位としている。ま
た、電圧を印加しないと白表示(ノーマリーホワイト)
となる方式の場合で、黒表示(階調最小)となるよう階
調電圧が画素電極に印加される場合を説明する。図41
(b)のΦ1は映像信号選択回路123から画素電極に
書き込まれる階調電圧を示している。Φ1Aは正極性の
場合で、Φ2Aは負極性の場合の階調電圧である。黒表
示なので基準電圧Vcomと画素電極に書き込まれる階
調電圧の電位差が最大になるようにΦ1A、Φ1Bとも
に設定される。図41(b)においてΦ1Aは正極性用
信号なので、従来通り基準電圧Vcomとの電位差が最
大となるように+Vmaxとし、Φ1BはVcom(G
ND)として、画素電極に書き込んだ後で画素容量を用
いて引き下げる。
【0132】Φ4A、Φ4B共に画素電極の電圧を示し
ており、Φ4AはCC/(CL+CC)が1の理想的な
場合を示し、Φ4BはCC/(CL+CC)が1以下と
なる場合を示す。Φ4Aの負極性の場合、Φ1BはVc
om(GND)が書き込まれているので、画素電極制御
信号の振幅VPPに従い引き下げられた−Vmaxは、
CC/(CL+CC)=1より、−Vmax=−VPP
となる。
【0133】対してΦ4BはCC/(CL+CC)が1
以下のため、+Vmax<VPP2となるような画素電
極制御信号を供給する必要がある。前述したようにVP
P<VBBである必要があるため、+Vmax<VPP
<VBBといった関係になる。ここで、低耐圧回路とす
るために、画素電圧を引き下げる方法を用いているが、
画素電極制御信号の電圧VPPが高電圧になってしまう
と、基板電圧VBBが高電圧となってしまい結局高耐圧
回路となってしまうという不具合が生じる。そのため、
CC/(CL+CC)がなるべく1となるように、すな
わちCL<<CCとなるように、CLとCCの値を定め
る必要がある。
【0134】なお、従来のガラス基板に薄膜トランジス
タを形成する液晶表示装置では、画素電極をなるべく広
く(所謂高開口率化)する必要があるため、せいぜいC
L=CCとすることが実現可能な程度である。また、本
発明の液晶表示装置は駆動回路部と画素部とが同一シリ
コン基板上に形成されるものであるため、基板電位VB
Bを高電圧としては低耐圧化できないという問題点を有
している。
【0135】次に図42を用いて負極性用の階調電圧に
ついて説明し、さらに図43により参照表を用いて負極
性用の階調電圧を形成する方法について説明する。なお
図42では、ひきつづき説明を簡単にするために基準電
圧VcomをGND電位としている。また、電圧を印加
しないと白表示(ノーマリーホワイト)となる方式の場
合で説明する。
【0136】図42(a)のΦ1は映像信号選択回路1
23から画素電極に書き込まれる階調電圧を示し、図4
2(b)のΦ4は画素電極の電圧を示している。まず、
黒表示(階調最小)となるよう階調電圧が画素電極に印
加される場合について説明する。Φ1A1は正極性の場
合で、Φ1B1は負極性の場合を示している。黒表示な
ので基準電圧Vcomと画素電極に書き込まれる電圧の
電位差が最大になるようにΦ1A1、Φ1B1ともに設
定される。
【0137】図42(b)においてΦ1A1は正極性用
信号なので、画素電極の電圧は、従来通り基準電圧Vc
omとの電位差が最大となるように+Vmaxとなる。
対して負極性用信号であるΦ1B1は画素電極に書き込
んだ後で画素容量を用いて引き下げられて−Vmaxと
なる。
【0138】次に、白表示(階調最大)となるよう階調
電圧が画素電極に印加される場合について説明する。Φ
1A2は正極性の場合で、Φ1B2は負極性の場合を示
している。白表示なので基準電圧Vcomと画素電極に
書き込まれる電圧の電位差が最小になるようにΦ1A
2、Φ1B2ともに設定される。
【0139】図42(b)においてΦ1A2は正極性用
信号なので、従来通り基準電圧Vcomとの電位差が最
小となるように+Vminとなる。負極性用信号Φ1B
2は画素電極に書き込んだ後で画素容量を用いて引き下
げられる。引き下げられる電圧はVPPなので、引き下
げられた後で−Vminとなるような電圧がΦ1B2と
して選ばれる。
【0140】図42に示すように、負極性用信号Φ1B
1、Φ1B2は従来用いられた方法のように、単純に正
極性用信号Φ1A1、Φ1A2を反転した電圧ではな
い。そのため、参照表を用いて負極性用信号を作成する
こととした。図43に参照表を用いて負極性用信号を作
成する映像信号制御回路400のブロック図を示す。4
22は負極性用参照表で、423は正極性用参照表であ
る。負極性用信号は画素容量を用いて作成されるため、
負極性、正極性用オペアンプは使用されない。
【0141】正極性用参照表422には、ばらつき補正
を行う補正データが用いられる。対して負極性用参照表
423には、ばらつき補正を行う補正データの他に画素
容量により引き下げられて負極性用信号となるような補
正も加えられる。交流化信号によりアナログスイッチ4
17を切り換えることで、正極性用信号と負極性用信号
がDA変換回路405に伝えられる。
【0142】次に反射型液晶表示装置の動作について説
明する。反射型液晶表示素子の一つとして電界制御複屈
折モード(ELECTRICALLY CONTROLLED BIREFRINGENCE MO
DE)が知られている。電界制御複屈折モードでは、反射
電極と対向電極との間に電圧を印加し液晶組成物の分子
配列を変化させ、その結果として液晶パネル中の複屈折
率を変化させる。電界制御複屈折モードは、この複屈折
率の変化を光透過率の変化として利用し像を形成するも
のである。
【0143】さらに図44を用いて、電界制御複屈折モ
ードの1つである単偏光板ツイステッドネマティクモー
ド(SPTN)について説明する。9は偏光ビームスプ
リッタで光源(図示せず)からの入射光L1を2つの偏
光に分割し、直線偏光となった光L2を出射する。図4
4では、液晶パネル100に入射させる光に、偏光ビー
ムスプリッタ9を透過した光(P波)を用いる場合を示
しているが、偏光ビームスプリッタ9で反射した光(S
波)を用いることも可能である。液晶組成物3は液晶分
子長軸が駆動回路基板1と透明基板2に対して平行に配
列し、誘電異方性が正のネマティク液晶を用いる。ま
た、液晶分子は配向膜7、8により約90度ねじれた状
態で配向している。
【0144】まず図44(a)に電圧が印加されていな
い場合を示す。液晶パネル100に入射した光は液晶組
成物3の複屈折性により楕円偏光となり反射電極5面で
は円偏光となる。反射電極5で反射した光は再度液晶組
成物3中を通過し再び楕円偏光となり出射時には直線偏
光に戻り、入射光L2に対して90度位相が回転した光
L3(S波)として出射する。出射光L3は再び偏光ビ
ームスプリッタ9に入射するが、偏光面で反射され出射
光L4となる。この出射光L4をスクリーン等に照射し
て表示を行う。この場合、電圧を印加していない場合に
光が出射する所謂ノーマリーホワイト(ノーマリオープ
ン)と呼ばれる表示方式となる。
【0145】対して図44(b)に液晶組成物3に電圧
が印加されている場合を示す。液晶組成物3に電圧が印
加されると、液晶分子が電界方向に配列するため、液晶
内で複屈折が起こる割合が減少する。そのため、直線偏
光で液晶パネル100に入射した光L2はそのまま反射
電極5で反射され入射光L2と同じ偏光方向の光L5と
して出射する。出射光L5は偏光ビームスプリッタ9を
透過し光源に戻る。そのため、スクリーン等に光が照射
されないため、黒表示となる。
【0146】単偏光板ツイステッドネマティクモードで
は、液晶分子の配向方向が基板と平行であるため、一般
的な配向方法を用いることができ、プロセス安定性が良
い。またノーマリーホワイトで使用するため、低電圧側
でおこる表示不良に対して裕度を持たせることができ
る。すなわち、ノーマリーホワイト方式では、暗レベル
(黒表示)が高電圧を印加した状態で得られる。この高
電圧の場合には液晶分子のほとんどが基板面に垂直な電
界方向に揃っているので、暗レベルの表示は、低電圧時
の初期配向状態にあまり依存しない。さらに、人間の目
は、輝度ムラを輝度の相対的な比率として認識し、か
つ、輝度に対し対数スケールに近い反応を有する。その
ため、人間の目は暗レベルの変動には敏感である。こう
した理由から、ノーマリーホワイト方式は、初期配向状
態による輝度ムラに対して有利な表示方式である。
【0147】しかしながら、上述した電界制御複屈折モ
ードでは高いセルギャップの精度が求められる。すなわ
ち、電界制御複屈折モードでは、光が液晶層中を通過す
る間に生じる異常光と常光との間の位相差を利用してい
るため、透過光強度は異常光と常光との間のリタデーシ
ョンΔn・dに依存する。ここで、Δnは屈折率異方性
で、dはスペーサ4によって形成される透明基板2と駆
動回路基板1との間のセルギャップである(図38参
照)。
【0148】このため、本実施例の場合、表示ムラを考
慮しセルギャップ精度は、±0.05μm以下とした。
また、反射型液晶表示素子では液晶に入射した光は反射
電極で反射し再度液晶層を通過するため、同じ屈折率異
方性Δnの液晶を用いる場合、透過型液晶表示素子に対
してセルギャップdは半分になる。一般の透過型液晶表
示素子の場合セルギャップdは5〜6μm程度であるの
に対し、本実施例では約2μmである。
【0149】本実施例では高いセルギャップ精度と、よ
り狭いセルギャップに対応するため、従来からあるビー
ズ分散法に代わり柱状のスペーサを駆動回路基板1上に
形成する方法を用いた。
【0150】図45に駆動回路基板1上に設けられた反
射電極5とスペーサ4との配置を説明する模式平面図を
示す。一定の間隔を保つように多数のスペーサ4が駆動
回路基板全面にマトリックス状に形成されている。反射
電極5は液晶表示素子が形成する像の最小の画素であ
る。図45では簡略化のため、符号5A、5Bで示す縦
4画素、横5画素で示した。なお、最外側の画素群を符
号5Bで示し、それらより内側の画素群を符号5Aで示
す。
【0151】図45では縦4画素、横5画素の画素が、
表示領域を形成している。液晶表示素子で表示する像は
この表示領域に形成される。表示領域の外側にはダミー
画素113が設けられている。このダミー画素113の
周辺にスペーサ4と同じ材料で周辺枠11が設けられて
いる。さらに、周辺枠11の外側にはシール材12が塗
布される。13は外部接続端子で液晶パネル100に外
部からの信号を供給するのに用いられる。
【0152】スペーサ4と周辺枠11の材料には、樹脂
材料を用いた。樹脂材料として例えば、株式会社JSR
製の化学増幅型ネガタイプレジスト「BPR−113」
(商品名)を用ることができる。反射電極5が形成され
た駆動回路基板1上にスピンコート法等でレジスト材を
塗布し、マスクを用いてレジストをスペーサ4と周辺枠
11のパターンに露光する。その後除去剤を用いレジス
トを現像してスペーサ4と周辺枠11とを形成する。
【0153】スペーサ4と周辺枠11とをレジスト材等
を原料として形成すると、塗布する材料の膜厚でスペー
サ4と周辺枠11の高さを制御でき、高い精度でスペー
サ4と周辺枠11を形成することが可能である。また、
スペーサ4の位置はマスクパターンで決めることがで
き、希望する位置に正確にスペーサ4を設けることが可
能である。液晶プロジェクタでは画素上にスペーサ4が
存在すると、拡大投映された像にスペーサによる影が見
えてしまう問題がある。スペーサ4をマスクパターンに
よる露光、現像で形成することで、映像表示した際に、
問題とならな位置にスペーサ4を設けることができる。
【0154】また、スペーサ4と同時に周辺枠11を形
成しているので、液晶組成物3を駆動回路基板1と透明
基板2との間に封入する方法として、液晶組成物3を駆
動回路基板1に滴下しその後透明基板2を駆動回路基板
1に貼り合せる方法を用いることができる。
【0155】液晶組成物3を駆動回路基板1と透明基板
2の間に配置し、液晶パネル100を組立てた後は、周
辺枠11により囲まれた領域内に液晶組成物3が保持さ
れる。また、周辺枠11の外側にはシール材12が塗布
され、液晶組成物3を液晶パネル100内に封入する。
前述したように、周辺枠11はマスクパターンを用いて
形成されるので、高い位置精度で駆動回路基板1上に形
成することができる。そのため、液晶組成物3の境界を
高い精度で定めることが可能である。また、周辺枠11
はシール材12の形成領域の境界も高い精度で定めるこ
とが可能である。
【0156】シール材12は駆動回路基板1と透明基板
2とを固定する役目と、液晶組成物3にとって有害な物
質が進入することを阻止する役目がある。流動性がある
シール材12を塗布した場合に、周辺枠11はシール材
12のストッパとなる。シール材12のストッパとし
て、周辺枠11を設けることで、液晶組成物3の境界や
シール材12の境界での設計裕度を広くすることがで
き、液晶パネル100の端辺から表示領域までの間を狭
く(挟額縁化)することが可能である。
【0157】表示領域を囲むように周辺枠11が形成さ
れていることから、駆動回路基板1をラビング処理する
際に、周辺枠11により周辺枠11の近傍がうまくラビ
ングできない問題がある。液晶組成物3を一定の方向に
配向するため、配向膜を形成しラビング処理が行われ
る。本実施例の場合、駆動回路基板1にスペーサ4、周
辺枠11が形成された後に、配向膜7が塗布される。そ
の後、液晶組成物3が一定方向に配向するよう、配向膜
7を布等を用いて擦ることでラビング処理が行われる。
【0158】ラビング処理において、周辺枠11が駆動
回路基板1より突出しているため、周辺枠11の近傍の
配向膜7は、周辺枠11による段差により充分に擦られ
ない。そのため、周辺枠11の近傍には液晶組成物3の
配向が不均一な部分が生じやすい。液晶組成物3の配向
不良による表示ムラを目立たなくするため、周辺枠11
の内側数画素をダミー画素113とすることで、表示に
寄与しない画素としている。
【0159】ところが、ダミー画素113を設け、画素
5A、5Bと同じように信号を供給すると、ダミー画素
113と透明基板2との間には液晶組成物3が存在する
ため、ダミー画素113による表示も観察されてしまう
という問題が生じる。ノーマリホワイトで使用する場
合、液晶組成物3に電圧を印加しないと、ダミー画素1
13が白く表示される。そのため、表示領域の境が明確
でなくなり、表示品質をそこなう。ダミー画素113を
遮光することも考えられるが、画素と画素の間隔は数μ
mのため、表示領域の境に精度良く遮光枠を形成するこ
とは困難である。そこで、ダミー画素113には黒表示
となるような電圧を供給し、表示領域を囲む黒枠として
観察されるようにした。
【0160】図46にダミー画素113の駆動方法につ
いて説明する。ダミー画素113には黒表示となるよう
な電圧を供給するために、ダミー画素が設けられた領域
は一面黒表示となる。一面黒表示となるならば、表示領
域に設けた画素と同じように個別に設ける必要がなく、
複数のダミー画素を電気的に接続して設けることができ
る。また、駆動に必要な時間を考えると、ダミー画素の
ために書き込み時間を設けことは無駄である。そこで、
複数のダミー画素の電極を連続して設けて1つのダミー
画素電極とすることが可能である。しかしながら、複数
のダミー画素を接続して1つのダミー画素とすると画素
電極の面積が増加することから、液晶容量が大きくなっ
てしまう。前述したように液晶容量が大きくなると画素
容量を用いて画素電圧を引き下げる効率が低下する。
【0161】そこで、ダミー画素も表示領域の画素と同
様に個別に設けることとした。しかしながら、有効画素
と同様に1ライン毎の書き込みを行った場合、新たに設
けた複数行のダミー行を駆動する時間が長くなる。そし
て、その分有効画素に書き込みを行う時間が短くなって
しまうという問題が生じる。対して高精細表示を行う場
合には、高速の映像信号(ドットクロックの高い信号)
が入力するため、ますます画素の書き込み時間に対する
制限が生じてくる。そこで1画面の書き込み期間中に数
ライン分の書き込み時間を節約するために、図43に示
すようにダミー画素については垂直駆動回路130の垂
直双方向シフトレジスタVSRから複数行分のタイミン
グ信号を出力させて、複数のレベルシフタ67と出力回
路69に入力させ走査信号を出力するようにした。ま
た、同じく画素電極制御回路135についても双方向シ
フトレジスタSRから複数行分のタイミング信号を出力
させて、複数のレベルシフタ67と出力回路69に入力
させ画素電極制御信号を出力するようにした。
【0162】次に、図47、図48を用いて駆動回路基
板1上に設けられるアクティブ素子30とその周辺の構
成を詳細に説明する。図47、図48において図38と
同じ符号は同じ構成を示す。図48はアクティブ素子3
0周辺を示す概略平面図である。図47は図48のI−
I線における断面図であるが、図47と図48との各構
成間の距離は一致していない。また図48は走査信号線
102とゲート電極36、映像信号線103とソース領
域35、ドレイン領域34、画素容量を形成する第2の
電極40、と第1の導電層42と、コンタクトホール3
5CH、34CH、40CH,42CHの位置関係を示
すもので、その他の構成は省略した。
【0163】図47において、1は駆動回路基板である
シリコン基板、32はシリコン基板1にイオン打ち込み
で形成した半導体領域(p型ウエル)、33はチャネル
ストッパ、34はp型ウエル32にイオン打ち込みで導
電化し形成したドレイン領域、35はp型ウエル32に
イオン打ち込みで形成したソース領域、31はp型ウエ
ル32にイオン打ち込みで導電化し形成した画素容量の
第1の電極である。なお、本実施例ではアクティブ素子
30をp型トランジスタで示したが、n型トランジスタ
とすることも可能である。
【0164】36はゲート電極、37はゲート電極端部
の電界強度を緩和するオフセット領域、38は絶縁膜、
39はトランジスタ間を電気的に分離するフィールド酸
化膜、40は画素容量を形成する第2の電極で絶縁膜3
8を介しシリコン基板1に設けた第1の電極21との間
で容量を形成する。ゲート電極36と第2の電極40
は、絶縁膜38上にアクティブ素子30のしきい値を低
くするための導電層と低抵抗の導電層とを積層した2層
膜からなっている。2層膜としては例えばポリシリコン
とタングステンシリサイドの膜を用いることができる。
41は第1の層間膜、42は第1の導電膜である。第1
の導電膜42は接触不良を防止するバリアメタルと低抵
抗の導電膜の多層膜からなっている。第1の導電膜とし
て、例えばチタンタングステンとアルミの多層金属膜を
スパッタで形成して用いることができる。
【0165】図48において102は走査信号線であ
る。走査信号線102は、図48中、X方向に延在しY
方向に並設されていて、アクティブ素子30をオン・オ
フする走査信号が供給される。走査信号線102はゲー
ト電極と同じ2層膜からなっており、例えばポリシリコ
ンとタングステンシリサイドを積層した2層膜を用いる
ことができる。映像信号線103はY方向に延在しX方
向に並設されていて、反射電極5に書き込まれる映像信
号が供給される。映像信号線103は第1の導電膜42
と同じ多層金属膜からなっており、例えばチタンタング
ステンとアルミの多層金属膜を用いることができる。
【0166】映像信号は絶縁膜38と第1の層間膜41
に空けられたコンタクトホール35CHを通り第1の導
電膜42によりドレイン領域35に伝わる。走査信号線
102に走査信号が供給されると、アクティブ素子30
はオンになり、映像信号は半導体領域(p型ウエル)3
2からソース領域34に伝わり、コンタクトホール34
CHを通り第1の導電膜42に伝わる。第1の導電膜4
2に伝わった映像信号は、コンタクトホール40CHを
通り画素容量の第2の電極40に伝わる。
【0167】また、図47に示すように映像信号はコン
タクトホール42CHを通り反射電極5へと伝わってい
く。コンタクトホール42CHはフィールド酸化膜39
の上に形成されている。フィールド酸化膜39は膜厚が
厚いため、フィールド酸化膜の上は他の構成に比較して
高い位置となっている。コンタクトホール42CHはフ
ィールド酸化膜39上に設けられることで、上層の導電
膜により近い位置とすることができ、コンタクトホール
の接続部の長さを短くしている。
【0168】さらに図47に示すように、第2の層間膜
43は、第1の導電膜42と第2の導電膜44とを絶縁
している。第2の層間膜43は、各構成物により生じて
いる凹凸を埋める平坦化膜43Aとその上を覆う絶縁膜
43Bとの2層で形成されている。平坦化膜43AはS
OG(spin on grass)を塗布して形成している。絶縁
膜43BはTEOS膜であり、反応ガスとしてTEOS
(Tetraethylorthosilicate)を用いSiO2膜をCV
Dにより形成したものである。
【0169】第2の層間膜43の形成後、CMP(ケミ
カル・メカニカル・ポリシング)により第2の層間膜4
3は研磨される。第2の層間膜43はCMPにより研磨
することで平坦化する。平坦化された第2の層間膜の上
に第1の遮光膜44が形成される。第1の遮光膜44は
第1の導電膜42と同じタングステンとアルミの多層金
属膜で形成している。
【0170】第1の遮光膜44は駆動回路基板1の略全
面を被っており、開口は図45に示すコンタクトホール
42CHの部分だけある。第1の遮光膜44の上に第3
の層間膜45がTEOS膜で形成されている。さらに第
3の層間膜45の上に第2の遮光膜46が形成されてい
る。第2の遮光膜46は第1の導電膜42と同じタング
ステンとアルミの多層金属膜で形成している。第2の遮
光膜46はコンタクトホール42CHで第1の導電膜4
2と接続されている。コンタクトホール42CHでは、
接続をとるために第1の遮光膜44を形成する金属膜と
第2の遮光膜46を形成する金属膜とが積層されてい
る。
【0171】第1の遮光膜44と第2の遮光膜46を導
電膜で形成し、間に第3の層間膜45を絶縁膜(誘電
膜)で形成し、第1の遮光膜44に画素電位制御信号を
供給し、第2の遮光膜46に階調電圧を供給すると、第
1の遮光膜44と第2の遮光膜46とで画素容量を形成
することができる。また、階調電圧に対する第3の層間
膜45の耐圧と、膜厚を薄くして容量を大きくすること
を考慮すると、第3の層間膜45は150nmから45
0nmが好ましく、より好ましくは、約300nmであ
る。
【0172】次に、図49に駆動回路基板1に透明基板
2を重ね合わせた図を示す。駆動回路基板1の周辺部に
は、周辺枠11が形成されており、液晶組成物3は周辺
枠11と駆動回路基板1と透明基板2とに囲まれた中に
保持さる。重ね合わされた駆動回路基板1と透明基板2
との間で周辺枠11の外側には、シール材12が塗布さ
れる。シール材12により駆動回路基板1と透明基板2
とが接着固定され液晶パネル100が形成される。13
は外部接続端子である。
【0173】次に図50に示すように、液晶パネル10
0に外部からの信号を供給するフレキシブルプリント配
線板80が外部接続端子13に接続される。フレキシブ
ルプリント配線板80の両外側の端子は他の端子に比較
して長く形成され、透明基板2に形成された対向電極5
に接続され、対向電極用端子81を形成している。すな
わち、フレキシブルプリント配線板80は、駆動回路基
板1と透明基板2の両方に接続されている。
【0174】従来の対向電極5への配線は駆動回路基板
1に設けられた外部接続端子にフレキシブルプリント配
線板が接続され、駆動回路基板1を経由して対向電極5
に接続されるものであった。本実施例の透明基板2には
フレキシブルプリント配線板80との接続部82が設け
られ、フレキシブルプリント配線板80と対向電極5と
が直接接続される。すなわち、液晶パネル100は透明
基板2と駆動回路基板1とが重ね合わされて形成される
が、透明基板2の一部は駆動回路基板1より外側に出て
接続部82を形成しており、この透明基板2の外側に出
た部分でフレキシブルプリント配線板80と接続されて
いる。
【0175】図51、図52に液晶表示装置200の構
成を示す。図51は液晶表示装置200を構成する各構
成物の分解組立て図である。また図52は液晶表示装置
200の平面図である。
【0176】図51に示すように、フレキシブルプリン
ト配線板80が接続された液晶パネル100は、クッシ
ョン材71を間に挟んで、放熱板72に配置される。ク
ッション材71は高熱伝導性であり、放熱板72と液晶
パネル100との隙間を埋めて、液晶パネル100の熱
が放熱板72に伝わり易すくする役目を持つ。73はモ
ールドで、放熱板72に接着固定されている。
【0177】また図51に示すように、フレキシブルプ
リント配線板80はモールド73と放熱板72との間を
通りをモールド73の外側に取り出されている。75は
遮光板で、光源からの光が液晶表示装置200を構成す
る他の部材にあたることを防いでいる。76は遮光枠で
液晶表示装置200の表示領域の外枠を表示する。
【0178】以上、本発明者によってなされた発明を、
前記発明の実施の形態に基づき具体的に説明したが、本
発明は、前記発明の実施の形態に限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
あることは勿論である。
【0179】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。
【0180】本発明によれば信号のばらつきの補正がで
きるので、液晶にて画を出したときの画質の向上を図る
ことができる。
【0181】本発明によれば、ばらつき補正はソフトで
変更できる為、ハード的な定数の変更等を必要としない
のでコストの低減を図ることができる。
【図面の簡単な説明】
【図1】本発明の実施の形態である液晶表示装置の概略
構成を示すブロック図である。
【図2】本発明の実施の形態である液晶表示装置の映像
信号制御回路を示すブロック図である。
【図3】相展開を説明するタイミング図である。
【図4】サンプルホールド回路を説明するタイミング図
である。
【図5】本発明の実施の形態である液晶表示装置の映像
信号制御回路を示すブロック図である。
【図6】本発明の実施の形態である液晶表示装置の映像
信号制御回路を示すブロック図である。
【図7】増幅回路のばらつきを説明する概略回路図であ
る。
【図8】本発明の実施の形態である液晶表示装置の印加
電圧−反射率特性図である。
【図9】交流化回路のばらつきを説明する概略回路図で
ある。
【図10】交流化回路のばらつきを説明する波形図であ
る。
【図11】本発明の実施の形態である液晶表示装置の映
像信号制御回路を示すブロック図である。
【図12】本発明の実施の形態である液晶表示装置の映
像信号制御回路を示すブロック図である。
【図13】本発明の実施の形態である液晶表示装置の映
像信号制御回路を示すブロック図である。
【図14】本発明の実施の形態である液晶表示装置の参
照表を示すデータ構成図である。
【図15】本発明の実施の形態である液晶表示装置の参
照表にデータを転送する経路を示す概略回路図である。
【図16】本発明の実施の形態である液晶表示装置の参
照表にデータを転送する方法を示すタイミング図であ
る。
【図17】本発明の実施の形態である液晶表示装置の参
照表による補正方法を示す入力−出力対照図である。
【図18】本発明の実施の形態である液晶表示装置の参
照表による交流化ばらつきを補正する概略回路図であ
る。
【図19】本発明の実施の形態である液晶表示装置の参
照表による映像ソース間の違いを補正する概略ブロック
図である。
【図20】本発明の実施の形態である液晶表示装置の参
照表による擬似的に階調を増加させる方法を説明する図
である。
【図21】本発明の実施の形態である液晶表示装置の参
照表による擬似的に階調を増加させる方法を説明する図
である。
【図22】本発明の実施の形態である液晶表示装置の参
照表によるコントラストを調整する方法を説明する図で
ある。
【図23】本発明の実施の形態である液晶表示装置の参
照表による輝度を調整する方法を説明する図である。
【図24】本発明の実施の形態である液晶表示装置の参
照表のピン数を減少させる方法を説明する概略回路図で
ある。
【図25】本発明の実施の形態である液晶表示装置の映
像信号制御回路を示すブロック図である。
【図26】本発明の実施の形態である液晶表示装置の参
照表のデータ転送方法を説明する概略回路図である。
【図27】本発明の実施の形態である液晶表示装置のフ
レーム周波数を逓倍化する方法を説明する概略回路図と
タイミング図である。
【図28】本発明の実施の形態である液晶表示装置のフ
レーム周波数を逓倍化する方法を説明する概略回路図で
ある。
【図29】本発明の実施の形態である液晶表示装置のフ
レーム周波数を逓倍化する方法を説明するタイミング図
である。
【図30】本発明の実施の形態である液晶表示装置のフ
レームメモリを用いてテストパターンを表示する方法を
説明する概略回路図である。
【図31】本発明の実施の形態である液晶表示装置のフ
レームメモリを用いて静止画を表示する方法を説明する
概略回路図である。
【図32】本発明の実施の形態である液晶表示装置のフ
レームメモリを用いてコンバーゼンスを調整する方法を
説明する概略回路図である。
【図33】本発明の実施の形態である液晶表示装置の画
素部について説明するブロック図である。
【図34】本発明の実施の形態である液晶表示装置の画
素電位を制御する方法を説明する概略回路図である。
【図35】本発明の実施の形態である液晶表示装置の画
素電位を制御する方法を説明するタイミング図である。
【図36】本発明の実施の形態である液晶表示装置の画
素電位制御回路の構成を示す概略回路図である。
【図37】本発明の実施の形態である液晶表示装置のク
ロックドインバータの構成を示す概略回路図である。
【図38】本発明の実施の形態である液晶表示装置の画
素部を示す概略断面図である。
【図39】本発明の実施の形態である液晶表示装置の遮
光膜を用いて画素電位制御線を形成する構成を示す概略
平面図である。
【図40】本発明の実施の形態である液晶表示装置の駆
動方法を示すタイミング図である
【図41】本発明の実施の形態である液晶表示装置の動
作を示す概略図である。
【図42】本発明の実施の形態である液晶表示装置の正
極性、負極性波形を説明する波形図である。
【図43】本発明の実施の形態である液晶表示装置の正
極性、負極性信号を参照表を用いて作成する概略回路図
である。
【図44】本発明の実施の形態である液晶表示装置の動
作を説明する概略図である。
【図45】本発明の実施の形態である液晶表示装置の液
晶パネルを示す概略平面図である。
【図46】本発明の実施の形態である液晶表示装置のダ
ミー画素の駆動方法を示す概略回路図である。
【図47】本発明の実施の形態である液晶表示装置のア
クティブ素子周辺の概略断面図である。
【図48】本発明の実施の形態である液晶表示装置のア
クティブ素子周辺の概略平面図である。
【図49】本発明の実施の形態である液晶表示装置の液
晶パネルを示す概略図である。
【図50】本発明の実施の形態である液晶表示装置の液
晶パネルにフレキシブルプリント基板を接続した状態を
示す概略図である。
【図51】本発明の実施の形態である液晶表示装置を示
す概略組み立て図である。
【図52】本発明の実施の形態である液晶表示装置を示
す概略図である。
【符号の説明】
11…周辺枠、12…シール材、14…外部接続端子、
25…走査リセット信号入力端子、26…走査スタート
信号入力端子、27…走査終了信号出力端子、28…リ
セット用トランジスタ、30…アクティブ素子、34…
ソース領域、35…ドレイン領域、36…ゲート領域、
38…絶縁膜、39…フィールド酸化膜、41…第1の
層間膜、42…第1の導電膜、43…第2の層間膜、4
4…第1の遮光膜、45…第3の層間膜、46…第2の
遮光膜、47…第4の層間膜、48…第2の導電膜、6
1〜62…クロックドインバータ、65〜66…クロッ
クドインバータ、71…クッション材、72…放熱板、
73…モールド、74…保護用接着材、75…遮光板、
76…遮光枠、80…フレキシブル配線板、100…液
晶パネル、101…画素部、102…走査信号線、10
3…映像信号線、104…スイッチング素子、107…
対向電極、108…液晶容量、109…画素電極、11
0…表示部、111…表示制御装置、120…水平駆動
回路、121…水平シフトレジスタ、122…表示デー
タ保持回路、123…電圧選択回路、130…垂直駆動
回路、131…制御信号線、132…表示データ線、4
00…映像信号制御回路、401…外部制御信号線、4
02…表示信号線、403…AD変換回路、404…信
号処理回路、405…DA変換回路、406…増幅交流
化回路、407…サンプルホールド回路、409…サン
プルホールド回路(デジタル用)、410…アナログド
ライバ、413…オペアンプ(増幅用)、414…オペ
アンプ(負極性用)、415…オペアンプ(正極性
用)、416…アナログスイッチ(オペアンプ切り換え
用)、417…アナログスイッチ(参照表切り換え
用)、418…アナログスイッチ(映像ソース切り換え
用)、420…参照表(LUT)、421…参照表(1
パッケージ)、422…正極性用参照表、423…負極
性用参照表、424…第1映像ソース用参照表、425
…第2映像ソース用参照表、426…第3映像ソース用
参照表、427…第1の階調用参照表、428…第2の
階調用参照表、429…標準参照表、430…マイコ
ン、431…フレームメモリ、432…タイミングコン
トローラ、433…第1のフレームメモリ、434…第
2のフレームメモリ、435…データバス、436…ア
ドレスバス、437…内部スイッチ、438…外付けス
イッチ、440…ブロックメモリ、445…テストパタ
ーンメモリ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) G09G 3/20 680 G09G 3/20 680C H04N 5/74 H04N 5/74 D (72)発明者 御園生 俊樹 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内 (72)発明者 前田 敏夫 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内 (72)発明者 渡邊 明洋 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内 (72)発明者 中川 英樹 千葉県茂原市早野3300番地 株式会社日立 製作所ディスプレイグループ内 Fターム(参考) 2H093 NA16 NA32 NA33 NA41 NA51 NA58 NC11 NC22 NC23 NC24 NC34 NC41 ND03 ND10 ND41 NE01 NG02 5C006 AF46 BB16 BC16 BF25 EC11 FA22 5C058 BA35 BB04 BB05 BB14 EA01 EA02 5C080 AA10 BB05 DD05 EE29 FF11 JJ02 JJ03 JJ04 JJ05 JJ06 KK43

Claims (12)

    【特許請求の範囲】
  1. 【請求項1】液晶パネルと、上記液晶パネルに映像信号
    を供給する映像信号制御回路とを有し、上記映像信号線
    制御回路から上記液晶パネルに複数の映像信号線が電気
    的に接続され、上記映像信号線制御回路には上記映像信
    号線毎に映像信号を出力する増幅回路が設けられ、上記
    映像信号制御回路はデジタル信号からアナログ信号を形
    成し、該アナログ信号を増幅して上記増幅回路から上記
    映像信号として出力し、上記増幅回路間の出力ばらつき
    を上記デジタル信号の値を変換することで補正すること
    を特徴とする液晶表示装置。
  2. 【請求項2】液晶パネルと、該液晶パネルを形成する第
    1の基板と第2の基板と、上記第1の基板と第2の基板
    との間に挟まれた液晶組成物と、上記第1の基板に設け
    られた複数の画素と、上記画素に映像信号を供給する駆
    動回路と、上記液晶パネルに映像信号を供給する映像信
    号制御回路とを有し、上記映像信号線制御回路から上記
    駆動回路に複数の映像信号線が電気的に接続され、上記
    映像信号線毎に映像信号を出力する出力回路が設けら
    れ、上記映像信号制御回路はデジタル信号をアナログ信
    号に変換するDA変換回路を有し、DA変換回路から出
    力するアナログ信号を上記出力回路から出力し、上記映
    像信号線毎に設けられた参照表により、上記出力回路間
    の出力ばらつきを補正することを特徴とする液晶表示装
    置。
  3. 【請求項3】前記第1の基板はシリコン基板であること
    を特徴とする請求項2に記載の液晶表示装置。
  4. 【請求項4】標準参照表を有し、出力回路のばらつき補
    正を標準参照表の値を変更することにより上記参照表を
    作成することを特徴とする請求項2に記載の液晶表示装
    置。
  5. 【請求項5】上記映像信号線毎に設けられた複数の参照
    表を1チップで構成することを特徴とする請求項2に記
    載の液晶表示装置。
  6. 【請求項6】上記参照表により、コントラストまたは、
    輝度を調整することを特徴とする請求項2に記載の液晶
    表示装置。
  7. 【請求項7】上記参照表に格納されるデータを外部から
    送信されたデータを用い、マイコンで演算して参照表に
    設定することを特徴とする請求項2に記載の液晶表示装
    置。
  8. 【請求項8】複数組の参照表を有し、映像信号の種類に
    より参照表を使い分ける事を特徴とする請求項2に記載
    の液晶表示装置。
  9. 【請求項9】複数組の参照表を有し、時分割で使用する
    参照表を選択して擬似的に階調数を増やすことを特徴と
    する請求項2に記載の液晶表示装置。
  10. 【請求項10】液晶パネルと、該液晶パネルを形成する
    第1の基板と第2の基板と、上記第1の基板と第2の基
    板との間に挟まれた液晶組成物と、上記第1の基板に設
    けられた複数の画素と、上記画素に対向して設けられた
    基準電極と、上記画素に映像信号を供給する駆動回路
    と、上記画素に接続された画素容量と、上記画素容量に
    画素電位制御信号を供給する画素電位制御信号線と、上
    記液晶パネルに映像信号を供給する映像信号制御回路
    と、上記映像信号線制御回路から上記駆動回路に電気的
    に接続された複数の映像信号線と、上記映像信号線毎に
    設けられた映像信号を出力する出力回路とを有し、上記
    映像信号制御回路は、正極性用デジタル信号を出力する
    第1の参照表と、負極性用デジタル信号を出力する第2
    の参照表と、正極性用デジタル信号を入力し正極性用ア
    ナログ信号を出力し、負極性用デジタル信号を入力し負
    極性用アナログ信号を出力する変換回路とを有し、上記
    負極性用アナログ信号は映像信号として上記画素に入力
    した後、画素電位制御信号により上記基準電極の電圧に
    対して負極性の電圧となることを特徴とする液晶表示装
    置。
  11. 【請求項11】液晶パネルと、上記液晶パネルに映像信
    号を供給する映像信号制御回路とを有し、上記映像信号
    制御回路はフレームメモリを有し、上記フレームメモリ
    からデータを読み出す速さを調整することで、フレーム
    駆動周波数を変換できることを特徴とする液晶表示装
    置。
  12. 【請求項12】上記フレームメモリを用いてコンバーゼ
    ンスを調整する請求項11の液晶表示装置。
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