JP2002214642A

JP2002214642A - 反射型液晶表示装置

Info

Publication number: JP2002214642A
Application number: JP2001007388A
Authority: JP
Inventors: Takayuki Iwasa; 隆行岩佐
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 2001-01-16
Filing date: 2001-01-16
Publication date: 2002-07-31
Anticipated expiration: 2021-01-16
Also published as: JP3797108B2

Abstract

(57)【要約】【課題】ビデオスイッチの駆動能力を小さくすること
なく、ゲート−出力電極部間寄生容量を小さくしてフィ
ードスルー特性を改善し、それにより、液晶の劣化の少
ない反射型液晶表示装置を提供する。【解決手段】ＰＭＯＳトランジスタ３０Ｐの出力電極
部ＰＳと接続する信号線５と、前記信号線５に平行して
配置してあり、列選択線２４に接続しており、前記ＰＭ
ＯＳトランジスタ３０の前記ゲートＰＧとコンタクトＰ
ＧＣ１，ＰＧＣ２を介して接続するゲート配線２４ＰＧ
との間に、所定の電圧を印加したガードパターン２５を
配置した。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は反射型液晶表示装置
に係り、特にビデオ信号を画素列毎に切りかえるビデオ
スイッチにおけるフィードスルー特性を向上するのに好
適なビデオスイッチを構成する素子のレイアウトに関す
るものである。

【０００２】

【従来の技術】近年、屋外公衆用や管制業務用のディス
プレイ、又はハイビジョン等の高精細映像表示用ディス
プレイ等のように、映像を大画面表示する投射型表示装
置の要望が高まっている。

【０００３】この投射型表示装置には大別すると透過方
式と反射方式のものがあるが、双方の方式とも、ＬＣＤ
（ＬｉｑｕｉｄＣｒｙｓｔａｌＤｉｓｐｌａｙ）パ
ネルを用いた空間光変調部を有しており、ＬＣＤパネル
に読出し光を入射し、その入射光を映像信号に対応させ
てＬＣＤパネル中の画素単位で変調することにより投射
光を得るようになっている。

【０００４】ここに、ＬＣＤパネルは、半導体基板上に
薄膜トランジスタ等のスイッチング素子とそのスイッチ
ング素子によって電位が制御される画素電極とを所定の
配列に形成して得たアクティブマトリクス基板と、透明
基板(ガラス基板等)上に形成された共通電極膜とアクテ
ィブマトリクス基板との間に封止された液晶層とからな
り、共通電極膜と各画素電極の間の電位差を映像信号に
対応させて画素電極毎に変化させ、液晶の配向を制御す
ることで、液晶に入射される読出し光を変調し、映像を
表示するものである。

【０００５】次に液晶表示装置の構成について、反射型
液晶表示装置を例にとって説明する。図１は、従来例の
反射型液晶表示装置におけるアクティブマトリクス回路
のブロック構成図であり、図２は、従来例の反射型液晶
表示装置における画素の模式断面図である。

【０００６】図１に示すように、反射型液晶表示装置１
は、所定のマトリクス状に配置された複数の画素１０Ａ
からなる画素部１０と、これらの画素１０Ａのうち、特
定の画素１０Ａを選択するための、水平シフトレジスタ
２、垂直シフトレジスタ７、ビデオ信号をスイッチング
するビデオスイッチ３及び画素部１０に読み出し光１６
を入射し、入射した読み出し光１６を投射する、図示し
ない光学系より概略構成される。

【０００７】各画素列毎に、信号線５が配置されてお
り、信号線５はビデオスイッチ３を介して、ビデオ信号
（以下、映像信号ともいう）が供給されるビデオ線４に
接続されている。又、信号線５は各画素１０Ａの画素ト
ランジスタ６の入力電極部Ｄに接続されている。ここ
で、画素トランジスタ６はＭＯＳトランジスタより構成
されている。ビデオスイッチ３は、例えばＣＭＯＳトラ
ンジスタより構成されており、水平シフトレジスタ２に
接続された列選択線２４に供給される列信号により、そ
の開閉が制御される。

【０００８】各画素行毎に、垂直シフトレジスタ７に接
続するゲート配線８が接続されており、ゲート配線８
は、各画素トランジスタ６のゲートＧに接続されてい
る。各画素トランジスタ６の出力電極部Ｓは反射電極
（以下、画素電極ともいう）９及び保持容量１７の一端
に接続されている。保持容量１７の他端は拡散領域１１
に接続されている。

【０００９】ここで、ビデオ線４を介して供給された映
像信号は、水平シフトレジスタ２から列選択線２４を介
して供給される列信号、及び垂直シフトレジスタ７から
ゲート配線を介して供給される行信号（以下、ゲートパ
ルスともいう）とによって、順次選択される画素１０Ａ
の保持容量１７に電荷の形で書込まれる。

【００１０】図２に示すように、画素１０Ａは回路部２
７と液晶セル２６から構成される。回路部２７は、シリ
コン基板１９上にマトリクス状に形成された画素トラン
ジスタ６と保持容量１７から構成されており、保持容量
１７の電極１８はコンタクト２０などを介して積層され
た絶縁層２１，２２，２３を通して、絶縁層２３上に形
成されている反射（画素）電極１４に接続されている。
画素トランジスタ６の出力電極部Ｓは保持容量１７の電
極１８に接続されている。

【００１１】一方、液晶セル２６は、図示しない透明基
板上に形成された対向電極１２と、反射（画素）電極１
４と、これらの間に封入された液晶１３より構成されて
いる。対向電極１２は、保持容量１１の拡散領域１１と
図示しない配線を介して接続されている。

【００１２】従って、保持容量１７の電極１８に接続す
る反射電極１４と、保持容量１８の拡散領域１１に接続
する対向電極１２との間には、映像信号に応じた電位差
が発生し、液晶２６の光学特性を変調する。この結果、
読み出し光１６は画素１０Ａ毎に変調されて反射電極１
４で反射され、映像信号に対応した投射光として、射出
され、映像を表示する。

【００１３】次に反射電極１４の駆動電圧波形を説明す
る。図３は、従来例の反射型液晶表示装置において、フ
レーム反転駆動法により、全画面に白を書込んだ場合の
反射電極の駆動電圧波形を示すグラフ図である。図３に
おいて、映像は「白」であるので、これに対応する信号
電圧Ｖｓｉｇは信号電圧中心電圧Ｖｓｉｇｃに対して、
フレーム周期ごとに正および負極性である矩形波であ
り、後述のビデオスイッチ３の入力電極部ＮＤ，ＰＤに
印加される。すなわち、例えば第ｎフレーム期間が正書
き込み、第（ｎ+１）フレーム期間が負書き込みとな
る。ここで、信号電圧Ｖｓｉｇは、いずれのフレーム期
間においても正電圧である。

【００１４】ある画素１０Ａに注目すると、第ｎフレー
ム期間中の所定の時間に、この画素１０Ａの属する画素
行に接続するゲート配線８に、垂直シフトレジスタ７か
ら電圧Ｖｇで時間ｔｗのゲートパルスが印加され、画素
トランジスタ６がオンされる。次に、時間ｔｗの期間中
に、この画素１０Ａの属する画素列の列選択線２４に、
水平シフトレジスタ２から時間ｔｖｗの列信号が印加さ
れ、これによりビデオスイッチ３がオンし、ビデオ線４
から信号電圧Ｖｓｉｇが信号線を通して画素トランジス
タ６の入力電極部Ｄに供給される。画素トランジスタ６
は、この時すでにオンになっているので、映像信号が保
持容量１７に電荷として蓄積される。

【００１５】ここで、反射電極１４は，保持容量１７の
電極１８に接続されているので、図３に示すように、反
射電極電圧Ｖｐは、（ａ）書き込み特性、（ｂ−１）ビ
デオスイッチ３のフィードスルー特性、（ｂ−２）画素
トランジスタ６のフィードスルー特性、（ｃ）保持特性
に依存して変化する。

【００１６】すなわち反射電極電圧Ｖｇは、画素トラン
ジスタ６及びビデオスイッチ３がオンになっている期間
ｔｖｗで、（ａ）書き込み特性に従って、信号電圧Ｖｓ
ｉｇに達し、画素トランジスタ６がオンでビデオスイッ
チ３がオフになると、（ｂ−１）ビデオスイッチ３のフ
ィードスルー特性に従って、電圧降下し、さらに、画素
トランジスタ６とビデオスイッチ３がともにオフになっ
て、（ｂ−２）画素トランジスタ６のフィードスルー特
性に従って、電圧降下する。ここまでで、フィールドス
ルー電圧ΔＶｐ分だけ、信号電圧Ｖｓｉｇより低くな
る。

【００１７】その後、第（ｎ＋１）フレームで、画素ト
ランジスタ６がオンするまでの期間には、画素トランジ
スタ６の暗電流、保持容量１７、液晶１３の抵抗等によ
るリーク電流により定まる、（ｃ）保持特性に従って、
反射電極電圧Ｖｐは低下する。第（ｎ＋１）フレームに
おいては、反射電極電圧Ｖｐは信号電圧Ｖｐに従って、
低下し、フィードスルー特性に従って、フィールドスル
ー電圧ΔＶｐ分だけ低下する。

【００１８】

【発明が解決しようとする課題】ところで、このフィー
ドスルー電圧ΔＶｐの反射電極電位Ｖｐへの影響を見て
みると、正書き込み、負書き込みのどちらでも電位を０
Ｖの方向へ減衰させる。従って、反射電極電位Ｖｐの平
均値は対向電極１２の電位である対向電極電位Ｖｃｏｍ
になるのであるが、信号電圧中心電圧Ｖｓｉｇｃに対
し、フィードスルー電圧ΔＶｐ分のオフセット成分を発
生させ、対向電極電位Ｖｃｏｍをオフセット電位分だけ
補正して正負のバランスをとる必要がある。

【００１９】しかし、フィードスルー電圧ΔＶｐは信号
電圧のレベルによって変化するため、フィードスルー電
圧ΔＶｐが大きいと対向電極電位Ｖｃｏｍをオフセット
しきれずに液晶２６に印加する電圧にＤＣ成分が発生
し、このため液晶２６に焼き付きを発生させたり、フリ
ッカーノイズの原因となっていた。

【００２０】ここで、フィールドスルー特性に関連する
ビデオスイッチの容量について説明する。図４は、ビデ
オスイッチの等価回路図である。ここでは、画素トラン
ジスタ６がオンしているがビデオスイッチ３がオフした
場合（保持容量１７への書込み直後）の等価回路を示し
てある。

【００２１】ビデオスイッチ３はＮＭＯＳトランジスタ
（以下，単にＮＭＯＳともいう）３ＮとＰＭＯＳトラン
ジスタ（以下，単にＰＭＯＳともいう）３Ｐの相補型で
構成されており、ＮＭＯＳ３ＮのゲートＮＧは、水平シ
フトレジスタ２から列信号Ｖｇを供給される列選択線２
４に、ゲート配線２４ＮＧを介して接続され、ＰＭＯＳ
３ＰのゲートＰＧは、列選択線２４にインバータ２９及
びゲート配線２４ＰＧを介して接続されている。ＮＭＯ
Ｓ３Ｎの入力電極部ＮＤ及びＰＭＯＳの入力電極部ＰＤ
は入力配線４Ｄを介して、映像に対応した信号の供給さ
れるビデオ線４に接続されている。ＮＭＯＳ３Ｎの出力
電極部ＮＳ及びＰＭＯＳ３Ｐの出力電極部ＰＳは、信号
線５に接続し、信号線５は画素列を構成する各画素の画
素トランジスタ６の入力電極部Ｄに接続されている。画
素トランジスタ６のゲートＧ及び出力電極部Ｓは、ゲー
ト配線８及び保持容量１７の電極１８にそれぞれ接続さ
れている。

【００２２】ここで、容量については、保持容量１７の
容量が容量Ｃｓ２、信号線５に接続されている画素列の
各画素トランジスタ６の入力電極部Ｄとウエルｗとの間
に発生する入力拡散容量２８の合計が容量Ｃｓ１、信号
線５が持つ容量が容量Ｃｓ３、液晶３がもつ容量が容量
Ｃｓ４とそれぞれなり、これらの容量を合計して、容量
Ｃｓとなる。

【００２３】一方、ビデオスイッチ３においては、ゲー
トＮＧと信号線５との間にはゲート−出力電極部間容量
ＣＮｇｓが、及びゲートＰＧと信号線５との間にはゲー
ト−出力電極部間容量ＣＰｇｓがそれぞれ発生する。こ
の時の全容量は、Ｃｓ＋ＣＮｇｓ＋ＣＰｇｓとなる。

【００２４】ここで、ビデオスイッチ３の動作について
説明する。ビデオスイッチ３がオンすると、ビデオ線４
に印加された映像信号は、全容量（Ｃｓ＋ＣＮｇｓ＋Ｃ
Ｐｇｓ）に充電される。次に、ビデオスイッチ３がオフ
になった瞬間に、充電された電荷は各々の容量に再分配
される。このときのフィードスルー電圧ΔＶｐは、ΔＶ
ｐ＝Ｖｇ（ＣＮｇｓ＋ＣＰｇｓ）／（Ｃｓ＋ＣＮｇｓ＋
ＣＰｇｓ）となる。すなわち、ビデオスイッチ３がオン
して保持容量１７に蓄積された映像信号に対応する電荷
は、ビデオスイッチ３がオフしたときには、容量Ｃｓ＋
ＣＮｇｓ＋ＣＰｇｓにしたがって再配分され、それに応
じてフィードスルー電圧が発生する。

【００２５】したがって、反射電極電位Ｖｐの上述の
（ｂ−１）フィードスルー特性（ビデオスイッチ３のゲ
ートオフ時の反射電極電位の変動量）は、ビデオスイッ
チ３のゲート−出力電極部間容量Ｃｇｓ（ここで、Ｃｇ
ｓ＝ＣＮｇｓ＋ＣＰｇｓである）と、ビデオスイッチ３
の出力電極部にぶら下がっている容量Ｃｓの比で決定さ
れる。このフィードスルー特性を向上するためには、ビ
デオスイッチ３のゲート−出力電極部間容量Ｃｇｓが十
分に小さいことが望ましく、ゲート−出力電極部間容量
Ｃｇｓが出力電極部の容量Ｃｓよりも小さければ小さい
ほど、ビデオスイッチ３のゲートパルスがオフになって
からの反射電極電位のフィードスルー（電圧降下）量が
小さくなる。

【００２６】この現象は、画素トランジスタがオンから
オフする場合（（ｂ−２）フィールドスルー特性）に
も、同様に発生するが、実際には、ビデオスイッチ３で
のフィードスルー電圧の方が画素トランジスタ６でのフ
ィードスルー電圧よりも大きいため、ビデオスイッチ３
での容量配分によるフィードスルー特性が問題になる。

【００２７】次に、具体的なビデオスイッチの素子配線
を説明する。図５は、従来例の反射型液晶表示装置にお
けるビデオスイッチの素子配線パターン図であリ、図６
は、図５におけるＡ−Ａ’断面図であり、図７は、図５
におけるＡ１−Ａ１’断面図である。図５において、ビ
デオスイッチ３はＮＭＯＳ３Ｎ及びＰＭＯＳ３ＰのＣＭ
ＯＳより構成されており、画素トランジスタ６と同一の
例えばシリコン基板１９上に形成されている。ゲート配
線２４ＮＧ、入力配線４Ｄ、ゲートＮＧ、信号線５、ゲ
ートＰＧ及びゲート配線２４ＰＧが基板１９上に平行に
配列されている。

【００２８】図５、図６を参照して、ＮＭＯＳ３Ｎにつ
いて説明すると、基板１９に形成されたウエルｗ内に、
入力電極部ＮＤと出力電極部ＮＳが形成されており、入
力電極部ＮＤはコンタクト４ＮＣを介して入力配線４Ｄ
に、出力電極部ＮＳはコンタクト５ＮＣを介して信号線
５にそれぞれ接続されており、ゲート配線２４ＮＧはコ
ンタクトＮＤＣ１、ＮＤＣ２を介して基板上に形成され
たポリシリコンからなるゲートＮＧに接続されている。

【００２９】図５、図７を参照して、ＰＭＯＳ３Ｐにつ
いて説明すると、基板１９に形成されたウエルｗ内に、
入力電極部ＰＤと出力電極部ＰＳが形成されており、入
力電極部ＰＤはコンタクト４ＰＣを介して入力配線４Ｄ
に、出力電極部ＰＳはコンタクト５ＰＣを介して信号線
５にそれぞれ接続されており、ゲート配線２４ＰＧはコ
ンタクトＰＧＣ１、ＰＧＣ２を介して基板上に形成され
たポリシリコンからなるゲートＰＧに接続されている。
ＰＭＯＳ３ＰのポリシリコンからなるゲートＰＧに接続
するゲート配線２４ＰＧは信号線５に平行に所定距離離
れて配列されている。

【００３０】また、ゲート配線２４ＮＧ，入力配線４
Ｄ、信号線５、及びゲート配線２４ＰＧは、いずれもア
ルミより形成されており、基板１上に形成した所定の厚
さの絶縁層２１上に配置されている。ここで、上述の容
量ＣＮｇｓとしては、ゲートＮＧ−出力電極部ＮＳ間の
容量ＣＮｔｒとなる。

【００３１】また、上述の容量ＣＰｇｓとしては、ゲー
トＰＧ−出力電極部ＰＳ間の容量ＣＰｔｒの他に、ＰＭ
ＯＳ用のゲート配線２４ＰＧと信号線５間の寄生容量Ｃ
ａｌＰ１及びゲート配線２４ＰＧと出力電極部ＰＳ間の
寄生容量ＣａｌＰ２とがある。また、ＮＭＯＳ用のゲー
ト配線２４ＮＧとＰＭＯＳ用のゲート配線２４ＰＧの位
置を入れ替えた場合は、ＣａｌＰ１、ＣａｌＰ２がそれ
ぞれ図示しないＣａｌＮ１、ＣａｌＮ２となり、ＣＮｇ
ｓの容量となる。

【００３２】フィードスルー特性を向上するためには、
ビデオスイッチ３におけるゲート−出力電極部間容量Ｃ
ｇｓ（＝ＣＮｇｓ＋ＣＰｇｓ）が、ビデオスイッチの出
力電極部側にぶら下がっている容量Ｃｓよりも十分に小
さいことが望ましい。このため、ゲート−出力電極部間
容量Ｃｇｓを小さくするか、ビデオスイッチ３の出力電
極部にぶら下がっている画素トランジスタ６の入力電極
部拡散容量等をを大きくすることが考えられるが、画素
トランジスタ６の入力電極部拡散容量を大きくすること
は画素パターンサイズの増大、従って、チップサイズの
増大を招き、コスト高となり得策ではない。

【００３３】又、ビデオスイッチ３のゲート−出力電極
部間容量を小さくするには、ビデオスイッチサイズ（ゲ
ート幅）を小さくすればよいが、しかしながら、ビデオ
スイッチ３は信号線５にぶら下がっている画素トランジ
スタ６の拡散容量を充電するためのビデオ信号電圧充電
能力を確保しなければならないために、最適サイズ以下
にビデオスイッチサイズを小さくすることはできない。
そして、ビデオスイッチや画素トランジスタのサイズを
変更することなく、ビデオスイッチの寄生容量を低減
し、フィールドスルー特性を改善することが求められて
いた。

【００３４】そこで、本発明は、上記課題を解決し、反
射型液晶表示装置において、ビデオスイッチの駆動能力
を小さくすることなく、ゲート−出力電極部間寄生容量
を小さくしてフィードスルー特性を改善し、それによ
り、液晶の劣化の少ない反射型液晶表示装置を提供する
ことを目的とするものである。

【００３５】

【課題を解決するための手段】上記目的を達成するため
の手段として、第１の発明は、マトリクス状に配列され
た、画素電極と前記画素電極に接続したＭＯＳＦＥＴよ
りなる画素トランジスタを有する複数の画素と、信号源
より供給される映像信号を伝送するビデオ線と、前記
画素の列毎に配列されており、前記画素トランジスタに
接続された信号線と、前記ビデオ線と前記信号線との
間に設けられて、前記画素トランジスタへの前記映像信
号の伝送を制御するビデオスイッチとを有しており、前
記ビデオスイッチはＭＯＳトランジスタより構成されて
いるとともに、前記画素トランジスタと同一の半導体基
板上に形成されており、前記ＭＯＳトランジスタは所定
の形状の入力電極部、ゲート及び出力電極部よりそれぞ
れ形成され、前記ゲートは前記入力電極部と前記出力電
極部との間に配置されており、前記ゲートにコンタクト
を介して接続されるゲート配線と、前記出力電極部に接
続される前記信号線とは隣り合って配列されている反射
型液晶表示装置において、前記ゲート配線と前記信号線
との間に、所定の電圧を印加したガードパターンを配置
したことを特徴とする反射型液晶表示装置である。

【００３６】また、第２の発明は、マトリクス状に配列
された、画素電極と前記画素電極に接続したＭＯＳＦＥ
Ｔよりなる画素トランジスタを有する複数の画素と、信
号源より供給される映像信号を伝送するビデオ線と、前
記画素の列毎に配列されており、前記画素トランジスタ
に接続された信号線と、前記ビデオ線と前記信号線との
間に設けられて、前記画素トランジスタへの前記映像信
号の伝送を制御するビデオスイッチとを有しており、前
記ビデオスイッチはＭＯＳトランジスタより構成されて
いるとともに、前記画素トランジスタと同一の半導体基
板上に形成されており、前記ＭＯＳトランジスタは所定
の形状の入力電極部、ゲート及び出力電極部よりそれぞ
れ形成され、前記ゲートは前記入力電極部と前記出力電
極部との間に配置されており、前記ゲートにはコンタク
トを介してゲート配線が接続されており、前記出力電極
部には前記信号線が接続されている反射型液晶表示装置
において、前記ゲート配線を前記ゲートに対し、前記信
号線の反対側の位置に配置したことを特徴とする反射型
液晶表示装置である。

【００３７】

【発明の実施の形態】以下、本発明の実施の形態につ
き、好ましい実施例により、図面を参照して説明する。
なお、説明の簡便のため、従来の技術において説明した
構成と同一構成については、同一の参照符号を付し、そ
の説明を省略している。

【００３８】＜第１実施例＞本発明の反射型液晶表示装
置においては、ビデオスイッチ以外の構成については、
上述の従来例に説明したものと同様であるので、その説
明を省略する。図８は、本発明の反射型液晶表示装置の
第1実施例におけるビデオスイッチの素子配線パターン
図であリ、図９は、図８におけるＢ−Ｂ’断面図であ
り、図１０は、図８におけるＢ１−Ｂ１’断面図であ
る。

【００３９】画素１０Ａと同一の基板１９上に形成され
ているビデオスイッチ３０は、隣接して配置したＮＭＯ
Ｓ３０ＮとＰＭＯＳ３０Ｐの相補型で構成されている。
ＮＭＯＳ３０Ｎの入力電極部ＮＤと出力電極部ＮＳが所
定の形状及び間隔で基板１９のウエルｗ中に形成配置
（図中左右）されており、同様にＰＭＯＳ３０Ｐの入力
電極部ＰＤが所定の形状及び間隔で基板１９のウエルｗ
中に形成配置（図中左右）されている。ＮＭＯＳ３０Ｎ
とＰＭＯＳ３０Ｐは所定の間隔で配置（図中上下）され
ている。

【００４０】列選択線２４に接続するゲート配線２４Ｎ
Ｇ、列選択線にインバータ２９を介して接続するゲート
配線ＰＧ、ビデオ線４に接続する入力配線４Ｄ及び信号
線５が所定の間隔及び幅で平行に配置されている。ゲー
ト配線２４ＰＧと信号線５の間には、所定長さ及び幅を
有するガードパターン２５が設けられている。なお、ゲ
ート配線２４ＮＧ、２４ＰＧ、入力配線４Ｄ、信号線５
及びガードパターン２５は、いずれも基板１９上に形成
された絶縁層２１上にアルミ配線パターンにより形成さ
れている。ここで、ゲート配線２４ＮＧは画素トランジ
スタ間の絶縁を行う、酸化膜３２上に配置する。

【００４１】ゲート配線２４ＮＧはコンタクトＮＤＣ１
及びコンタクトＮＤＣ２を介して、基板１９上に形成さ
れたＮＭＯＳ３０の所定のゲートＮＧに接続されてい
る。入力配線４ＤはＮＭＯＳ３０Ｎの入力電極部ＮＤ及
びＰＭＯＳ３０Ｐの入力電極部ＰＤにそれぞれコンタク
ト４ＮＣ、４ＰＣを介して接続されている。信号線５は
ＮＭＯＳ３０Ｎの出力電極部ＮＳ及びＰＭＯＳ３０Ｐの
出力電極部ＰＳにそれぞれコンタクト５ＮＣ、５ＰＣを
介して接続されている。ゲート配線２４ＰＧはコンタク
トＰＧＣ１及びＰＧＣ２を介してＰＭＯＳ３０Ｐのゲー
トＰＧに接続されている。一方、ガードパターン２５に
は、所定のＤＣ電圧を供給する図示しない定電圧源に接
続されている。

【００４２】ビデオスイッチ３０Ｎにおいて、オフの状
態を考えると、図９、図１０に示すように、従来例と同
様、ＮＭＯＳ３０ＮのゲートＮＧと出力電極部ＮＳとの
間には容量として容量ＣＮｔｒが、ＰＭＯＳ３０Ｐのゲ
ートＰＧと出力電極部ＰＳとの間には容量として容量Ｃ
Ｐｔｒが発生するが、信号線５とゲート配線２４ＰＧと
の間には、所定のＤＣ電圧が印加されたガードパターン
２５が配置されているので、寄生容量は大幅に低減され
る。又、ゲート配線２４ＰＧは酸化膜３２上に配置され
ており、出力電極部ＮＳ及びＰＳとの間隔が大きくな
り、寄生容量の発生を抑制できる。

【００４３】このように従来例において発生していた寄
生容量ＣａｌＰ１、ＣａｌＰ２を抑制できる。従って、
画素電極電位のフィードスルー特性を改善することがで
きる。

【００４４】ここで、第１実施例及び従来例の反射型液
晶表示装置において、ビデオスイッチのゲート−出力電
極部間容量Ｃｇｓを実測し、且つ信号電圧Ｖｓｉｇを４
Ｖ〜１２Ｖに変化させた場合のフィードスルー特性によ
る画素電極電位Ｖｃｏｍの変動電圧値を得た。

【００４５】本第１実施例においては、ゲート−出力電
極部間容量Ｃｇｓは２．５×１０^-1 ⁴Ｆであり、画素電
極電位Ｖｃｏｍの変動電圧値は１００ｍＶであった。一
方、従来例においては、ゲート−出力電極部間容量Ｃｇ
ｓは５．２×１０^-1 ⁴Ｆであり、画素電極電位Ｖｃｏｍ
の変動電圧値は１５０ｍＶであった。結果を図１４に示
す。

【００４６】これより、第１実施例の素子配列を採用す
ることにより、従来例に比較して、ビデオスイッチのゲ
ート−出力電極部間容量Ｃｇｓを略１／２に減少するこ
とができ、信号電圧Ｖｓｉｇを４Ｖから１２Ｖに変化さ
せた場合のフィードスルー特性による反射（画素）電極
電位Ｖｃｏｍの変動電圧値を略２/３にまで減少するこ
とができた。

【００４７】＜第２実施例＞図１１は、本発明の反射型
液晶表示装置の第２実施例におけるビデオスイッチの素
子配線パターン図であリ、図１２は、図１１におけるＣ
−Ｃ’断面図であリ、図１３は、図１１におけるＣ１−
Ｃ１’断面図である。第２実施例においては、上述の第
１実施例において、ガードパターン２５を設けず、ＰＭ
ＯＳ３１ＰのゲートＰＧに接続するゲート配線２４ＰＧ
を、ゲート配線２４ＮＧのＮＭＯＳ３１Ｎが配置されて
いるのとは反対側に配置した以外は、第１実施例のビデ
オスイッチ３０と同様に構成して、第２実施例のビデオ
スイッチ３１を得た。

【００４８】これにより、ゲート配線２４ＰＧと信号線
５間の距離を大きくとることができるので、ゲート配線
２４ＰＧと信号線５間の寄生容量を抑制することができ
る。従って、ゲート−出力電極部間の容量ＣＮｇｓ、Ｃ
Ｐｇｓをビデオスイッチ３のトランジスタ容量ＣＮｔ
ｒ、ＣＰｔｒにそれぞれ略抑制でき、フィールドスルー
特性を改善できる。また、ゲート配線２４ＰＧ、２４Ｎ
Ｇは出力電極部ＰＳ、ＰＮとの間隔を大きくとることが
でき、寄生容量の発生を抑制できる。

【００４９】なお、以上、ビデオスイッチ３がＣＭＯＳ
トランジスタより構成された場合について説明したが、
第１実施例及び第２実施例の配線レイアウトは、ビデオ
スイッチを単にＮＭＯＳまたはＰＭＯＳトランジスタ単
独で構成した場合についても、適用できることは、上述
の説明より明らかである。また、ＮＭＯＳ用のゲート配
線２４ＮＧとＰＭＯＳ用のゲート配線２４ＰＧの位置を
入れ替えた場合においても、同様の効果が得られること
は上述の説明より明らかである。また、以上、ビデオス
イッチについて説明したが、第１実施例、第２実施例の
の配線レイアウトは、画素トランジスタにも適用でき、
全体として、画素電極電位のフィールドスルー特性を一
層改善できるものである。

【００５０】

【発明の効果】以上説明したように、本発明に係る反射
型液晶表示装置において、請求項１記載によれば、ビデ
オスイッチにおけるゲート配線と信号線との間に、所定
の電圧を印加したガードパターンを配置したことによ
り、反射型液晶表示装置において、ビデオスイッチの駆
動能力を小さくすることなく、ゲート−出力電極部間寄
生容量を小さくしてフィードスルー特性を改善し、それ
により、液晶の劣化の少ない反射型液晶表示装置を提供
することができるという効果がある。

【００５１】また、請求項２記載によれば、ビデオスイ
ッチにおけるゲート配線をゲートに対し、信号線の反対
側の位置に配置したことにより、反射型液晶表示装置に
おいて、ビデオスイッチの駆動能力を小さくすることな
く、ゲート−出力電極部間寄生容量を小さくしてフィー
ドスルー特性を改善し、それにより、液晶の劣化の少な
い反射型液晶表示装置を提供することができるという効
果がある。

【図面の簡単な説明】

【図１】従来例の反射型液晶表示装置におけるアクティ
ブマトリクス回路のブロック構成図である。

【図２】従来例の反射型液晶表示装置における画素の模
式断面図である。

【図３】従来例の反射型液晶表示装置において、フレー
ム反転駆動法により、全画面に白を書込んだ場合の反射
電極の駆動電圧波形を示すグラフ図である。

【図４】ビデオスイッチの等価回路図である。

【図５】従来例の反射型液晶表示装置におけるビデオス
イッチの素子配線パターン図である。

【図６】図５におけるＡ−Ａ’断面図である。

【図７】図５におけるＡ１−Ａ１’断面図である。

【図８】本発明の反射型液晶表示装置の第1実施例にお
けるビデオスイッチの素子配線パターン図である。

【図９】図８におけるＢ−Ｂ’断面図である。

【図１０】図８におけるＢ１−Ｂ１’断面図である。

【図１１】本発明の反射型液晶表示装置の第２実施例に
おけるビデオスイッチの素子配線パターン図である。

【図１２】図１１におけるＣ−Ｃ’断面図である。

【図１３】図１１におけるＣ１−Ｃ１’断面図である。

【図１４】ゲート−出力電極部間容量Ｃｇｓと対向電極
電位Ｖｃｏｍについて、従来例と第1実施例の比較図で
ある。

【符号の説明】

１…液晶表示装置、２…水平シフトレジスタ、３…ビデ
オスイッチ、３Ｎ…ＮＭＯＳトランジスタ、３Ｐ…ＰＭ
ＯＳトランジスタ、４…ビデオ線、４Ｄ…入力配線、４
ＮＣ、４ＰＣ…コンタクト、５…信号線、５ＮＣ，５Ｐ
Ｃ…コンタクト、６…画素トランジスタ、７…垂直シフ
トレジスタ、８…ゲート配線、９…反射（画素）電極、
１０…画素部、１０Ａ…画素、１１…拡散領域、１２…
対向電極、１３…液晶、１４…反射電極、１５…遮光
膜、１６…読み出し光、１７…保持容量、１８…電極、
１９…（シリコン）基板、２０…コンタクト、２１…絶
縁層、２２…絶縁層、２３…絶縁層、２４…列選択線、
２４ＮＧ…（ＮＭＯＳトランジスタの）ゲート配線、２
４ＰＧ…（ＰＭＯＳトランジスタの）ゲート配線、２５
…ガードパターン、２６…液晶セル、２７…回路部、２
８…入力拡散容量、２９…インバータ、３０…ビデオス
イッチ、３０Ｎ…ＮＭＯＳトランジスタ、３０Ｐ…ＰＭ
ＯＳトランジスタ、３１…ビデオスイッチ、３１Ｎ…Ｎ
ＭＯＳトランジスタ、３１Ｐ…ＰＭＯＳトランジスタ、
３２…酸化膜、Ｄ、ＮＤ、ＰＤ…入力電極部、Ｇ、Ｎ
Ｇ、ＰＧ…ゲート、ＮＤＣ１、ＮＤＣ２、ＰＤＣ１，Ｐ
ＤＣ２…コンタクト、Ｓ、ＮＳ、ＰＳ…出力電極部、Ｗ
…ウエル。

フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 27/08 ３３１Ｆターム(参考） 2H092 JA24 JA37 KA04 NA23 NA25 PA01 RA05 2H093 NA16 NA31 NC22 NC34 ND47 ND60 NE01 NG02 5C094 AA31 BA03 BA43 CA19 DA14 DA15 DB01 DB04 EA04 EA07 EB02 5F048 AA00 AB07 AC03 BA01 BB05 BF11 BF15 BG12

Claims

【特許請求の範囲】

【請求項１】マトリクス状に配列された、画素電極と前
記画素電極に接続したＭＯＳＦＥＴよりなる画素トラン
ジスタを有する複数の画素と、信号源より供給される映像信号を伝送するビデオ線と、前記画素の列毎に配列されており、前記画素トランジス
タに接続された信号線と、前記ビデオ線と前記信号線との間に設けられて、前記画
素トランジスタへの前記映像信号の伝送を制御するビデ
オスイッチとを有しており、前記ビデオスイッチはＭＯ
Ｓトランジスタより構成されているとともに、前記画素
トランジスタと同一の半導体基板上に形成されており、
前記ＭＯＳトランジスタは所定の形状の入力電極部、ゲ
ート及び出力電極部よりそれぞれ形成され、前記ゲート
は前記入力電極部と前記出力電極部との間に配置されて
おり、前記ゲートにコンタクトを介して接続されるゲー
ト配線と、前記出力電極部に接続される前記信号線とは
隣り合って配列されている反射型液晶表示装置におい
て、前記ゲート配線と前記信号線との間に、所定の電圧を印
加したガードパターンを配置したことを特徴とする反射
型液晶表示装置。
【請求項２】マトリクス状に配列された、画素電極と前
記画素電極に接続したＭＯＳＦＥＴよりなる画素トラン
ジスタを有する複数の画素と、信号源より供給される映像信号を伝送するビデオ線と、前記画素の列毎に配列されており、前記画素トランジス
タに接続された信号線と、前記ビデオ線と前記信号線との間に設けられて、前記画
素トランジスタへの前記映像信号の伝送を制御するビデ
オスイッチとを有しており、前記ビデオスイッチはＭＯ
Ｓトランジスタより構成されているとともに、前記画素
トランジスタと同一の半導体基板上に形成されており、
前記ＭＯＳトランジスタは所定の形状の入力電極部、ゲ
ート及び出力電極部よりそれぞれ形成され、前記ゲート
は前記入力電極部と前記出力電極部との間に配置されて
おり、前記ゲートにはコンタクトを介してゲート配線が
接続されており、前記出力電極部には前記信号線が接続
されている反射型液晶表示装置において、前記ゲート配線を前記ゲートに対し、前記信号線の反対
側の位置に配置したことを特徴とする反射型液晶表示装
置。