JPH07281211A

JPH07281211A - 電気光学素子

Info

Publication number: JPH07281211A
Application number: JP7233594A
Authority: JP
Inventors: Masaru Kawabata; 賢川畑; Akira Nakano; 陽仲野; Chisato Iwasaki; 千里岩崎; Tatsumi Fujiyoshi; 達巳藤由; Shozo Takamura; 章三高村
Original assignee: FURONTETSUKU KK; Frontec Inc
Current assignee: FURONTETSUKU KK; Frontec Inc
Priority date: 1994-04-11
Filing date: 1994-04-11
Publication date: 1995-10-27

Abstract

(57)【要約】【目的】本願発明は、蓄積容量を設ける構造のものに
おいて従来よりも高温の最適な条件で画素電極を形成で
きるようになり画素電極の抵抗値特性を安定化できて電
気光学素子の表示特性を向上し得るとともに、有効開口
率を大きくできる電気光学素子を提供することを目的と
する。【構成】本願発明は、薄膜トランジスタのゲート電極
を前記走査配線に、ドレイン電極を前記透明画素電極
に、ソース電極を前記信号配線にそれぞれ接続し、透明
画素電極を前記薄膜トランジスタを構成する半導体膜お
よびゲート絶縁膜よりも基板側に形成してなり、前記蓄
積容量を前記ゲート絶縁膜に形成されたコンタクトホー
ルを介して前記透明画素電極と電気的に接続された容量
電極と、前段の走査配線と、前記容量電極および前段の
走査配線との間に介在されたゲート絶縁膜とから形成し
てなるものである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、薄膜トランジスタと蓄
積容量が形成されてなる電気光学素子に係わり、詳しく
は蓄積容量を形成するための特別な構造を採用したもの
に関する。

【０００２】

【従来の技術】図２４は、薄膜トランジスタをスイッチ
素子に用いたアクティブマトリックス液晶表示装置の等
価回路の一構成例を示すものである。図２４において、
多数の走査配線Ｇ_i-1，Ｇ_i，Ｇ_i+1，・・・と、多数の信号
配線，Ｓ_j，Ｓ_j+1…とがマトリックス状に交差して配線
され、各走査配線Ｇ・・・は走査回路に、各信号配線Ｓ・・・
は信号供給回路にそれぞれ接続され、各線の交差部分の
近傍に薄膜トランジスタＴ_ij・・・が設けられ、これらの
薄膜トランジスタＴ_ij・・・のドレイン電極Ｄにコンデン
サとなる容量部Ｃ_ij・・・と液晶素子ＬＣ_ij・・・が接続され
て回路が構成されている。図２４に示す従来構成の回路
においては、走査配線Ｇ_i…を順次走査して１つの走査
配線Ｇ_i上のすべての薄膜トランジスタＴ・・・を一斉にオ
ン状態とし、この走査に同期させて信号供給回路から信
号配線Ｓ_i…を介し、このオン状態の薄膜トランジスタ
Ｔ_ijに接続されている容量部Ｃ_ijのうち、表示するべき
液晶素子に対応した容量部Ｃ_ijおよび液晶素子ＬＣ_ijに
信号電荷を蓄積する。この蓄積された信号電荷は、薄膜
トランジスタＴ_ijがオフ状態になっても次の走査に至る
までは対応する液晶素子を励起し続けるので、液晶素子
が制御信号により制御され、表示できたことになる。即
ち、このような駆動を行なうことで、外部の駆動用の回
路からは時分割駆動していても、各液晶素子はスタティ
ック駆動されていることになる。

【０００３】図２５〜図２７は、図２４に等価回路で示
した従来のアクティブマトリックス液晶表示装置におい
て、走査配線Ｇと信号配線Ｓなどを実際に備えたアクテ
ィブマトリックス基板の一構造例の要部を示す。図２５
〜図２７に示すアクティブマトリックス基板において、
ガラスなどの透明基板１上に、走査配線Ｇと信号配線Ｓ
とがマトリックス状に配線されている。そして、走査配
線Ｇと信号配線Ｓとの交差部分の近傍に薄膜トランジス
タ３が設けられている。

【０００４】図２５と図２６に示す薄膜トランジスタ３
は、逆スタガ型の一般的な構成のものであり、走査配線
Ｇから引き出して設けたゲート電極８ａとその上のゲー
ト酸化膜８ｂの上に絶縁膜９を設け、このゲート絶縁膜
９上にアモルファスシリコン（ａ-Ｓｉ）からなる半導
体膜１０ａを設け、更にこの半導体層１０ａ上に、チャ
ネル保護膜１０ｂを中央に挟んでｎ⁺型微結晶Ｓｉ層１
０ｃを設け、その上に導電体からなるドレイン電極１１
とソース電極１２とを設けて構成されている。また、ド
レイン電極１１が画素電極１５に接続され、ソース電極
１２が信号配線Ｓに接続されるとともに、ドレイン電極
１１やソース電極の上方にこれらを覆うパッシベーショ
ン膜１３が形成されている。そして、前記構成のアクテ
ィブマトリックス基板の上方に、液晶１６と他方の基板
１７とが設けられ、前記パッシベーション膜１３と基板
１７において、液晶１６と接する面には配向膜が形成さ
れている。従って、前記画素電極１５が前記液晶１６の
分子に電界を印加すると液晶分子の配向制御ができるよ
うになっている。

【０００５】

【発明が解決しようとする課題】ところで、前記液晶１
６に同極性の電荷を印加し続けると、直流成分によって
液晶１６に接している配向膜のイオン成分が片方にかた
まり、吸着した電荷により電場が生じて表示が焼き付い
てしまう問題があるために、画素電極１５に印加する電
圧の極性が逆になっても液晶は同じ光透過特性を有する
ことを利用し、液晶の交流駆動を行ない、前記焼き付き
の問題の解消を図っている。

【０００６】ところが、液晶を交流駆動した場合、寄生
容量が発生し、ゲート電圧が画素電極に飛び込み、画素
電極１５の電位の動的電圧シフトが発生する。前記電圧
シフトを発生させる寄生容量とは、アクティブマトリッ
クス液晶表示装置の一部に形成したゲート絶縁膜９が容
量化してしまうためである。これは、図２５〜図２７に
示す実際の液晶表示素子の構造において、基板１上に走
査配線Ｇや画素電極１５を形成した後にこれらを覆うゲ
ート絶縁膜９を形成し、このゲート絶縁膜９上に種々の
成膜を行なって薄膜状のトランジスタ３を形成する関係
から、これらの部分と走査配線Ｇとの間のゲート絶縁膜
の部分が容量を形成し、これが寄生容量となってしまう
ことに起因しており、現在のアクティブマトリックス液
晶表示装置では構造的に避けられないものである。

【０００７】そこで従来では、以下に説明する蓄積容量
を液晶表示装置に組み込むことにより前記の寄生容量の
問題の解消を図っている。即ち、従来の液晶表示装置に
おいては、前記の要因によってその容量値などが多少変
動しても図２４に示す等価回路において、容量部Ｃ_ijの
容量が十分に大きければ、前記の影響が少なくなること
を利用し、例えば図２７に示すようにゲート絶縁膜９の
上に形成された画素電極１５に、延出部１５ａを設け、
この延出部１５ａと隣接する他の画素電極１５に接続さ
れた走査配線Ｇとにより蓄積容量を形成している。な
お、図２７に示す構造においては、走査配線Ｇを下層の
Ａｌ層Ｇ₁と上層のＴａ層Ｇ₂からなる２層構造とし、Ｔ
ａ層Ｇ₂上に更にＴａ₂Ｏ₃からなるゲート絶縁膜９ａを
設けて構成されている。また、この構造において走査配
線Ｇと画素電極１５はともにゲート絶縁膜９の上の同じ
層に形成されている。

【０００８】ところが、前記の構造であると、半導体膜
１０ａを形成した後に画素電極１５を形成することにな
るために、画素電極１５の成膜時に半導体膜１０ａに悪
影響を与えない程度の低温（例えば２５０℃程度）での
成膜を行わなくてはならないが、このため画素電極１５
の抵抗値特性が不安定となり、ひいては電気光学素子の
表示特性が不安定になる問題があった。また、この種の
構造においては、隣接する画素電極１５、１５とその間
に挟まれて配置される走査配線Ｇとの位置関係がゲート
絶縁膜９上で図２８に示すように横並びの同一層関係に
なるために、必然的に走査配線Ｇと画素電極１５との間
に距離Ｄ1があくことになる。この距離Ｄ1の大きさは、
両者の絶縁を確実に得るためにエッチングマージンとし
て５〜１０μｍ程度必要になってしまうので、隣接する
画素電極１５、１５の間隔をこれ以上小さくできない問
題があった。この画素電極１５、１５の間の間隔は、表
示に寄与しない領域になるので、通常は対向する基板１
７側に設けられるブラックマスクで覆い隠すことになる
が、このため液晶の開口率を大きくできない問題があっ
た。

【０００９】本発明は前記事情に鑑みてなされたもので
あり、蓄積容量を設ける構造のものにおいて従来よりも
高温の最適な条件で画素電極を形成できるようになり画
素電極の抵抗値特性を安定化できて電気光学素子の表示
特性を向上し得るとともに、有効開口率を大きくできる
電気光学素子を提供することを目的とする。

【００１０】

【課題を解決するための手段】請求項１記載の発明は前
記課題を解決するために、対向配置された一対の基板の
間に電気光学材料が挟持され、前記基板の対向する面は
少なくとも表面が絶縁性であり、前記基板の表面に複数
の信号配線と複数の走査配線とが交差して形成されてな
り、前記信号配線と走査配線との交差部にそれぞれ透明
画素電極と薄膜トランジスタと蓄積容量が形成されてな
る電気光学素子において、前記薄膜トランジスタのゲー
ト電極を前記走査配線と、ドレイン電極を前記透明画素
電極と、ソース電極を前記信号配線とそれぞれ接続し、
前記透明画素電極を前記薄膜トランジスタを構成する半
導体膜およびゲート絶縁膜よりも基板側に形成し、前記
蓄積容量を、前記ゲート絶縁膜に形成されたコンタクト
ホールを介して前記透明画素電極と電気的に接続された
容量電極と、前段の走査配線と、前記容量電極および前
段の走査配線との間に介在されたゲート絶縁膜とから形
成してなるものである。

【００１１】請求項２記載の発明は前記課題を解決する
ために、請求項１記載の電気光学素子において、信号配
線を挟んで互いに隣接する画素電極上にゲート絶縁膜を
形成し、このゲート絶縁膜上であって、互いに隣接する
画素電極の間に信号配線を形成してなるものである。

【００１２】請求項３記載の発明は前記課題を解決する
ために、請求項１または２記載の電気光学素子におい
て、容量電極を前段の走査配線上のゲート絶縁膜上に走
査配線に沿って形成し、前記容量電極をゲート絶縁膜に
形成されたコンタクトホールを介して画素電極よりも幅
狭の接続部により画素電極に接続してなるものである。

【００１３】請求項４記載の発明は前記課題を解決する
ために、請求項１、２または３記載の電気光学素子にお
いて、薄膜トランジスタとして、ゲート電極を最下部に
位置させた逆スタガ構造にしてなるものである。

【００１４】請求項５記載の発明は前記課題を解決する
ために、請求項１、２、３または４記載の電気光学素子
において電気光学材料を液晶としたものである。

【００１５】

【作用】薄膜トランジスタを構成する半導体膜およびゲ
ート絶縁膜よりも基板側に画素電極を形成しているため
に、画素電極の形成後に半導体膜を形成することが可能
になる。従って画素電極を成膜する際に半導体膜への影
響を考慮する必要が無くなるので、画素電極の成膜に好
ましい条件、例えば、高温（３００〜３５０℃程度）の
最適温度条件で成膜することができる。よって、画素電
極の抵抗値特性を安定化することができ、ひいては電気
光学素子の表示特性が安定化する。更に、画素電極に接
続させて設けた容量電極とそれに接するゲート絶縁層と
それに接する走査配線とで容量を構成できるので、これ
を蓄積容量とすることができ、これにより寄生容量によ
る動的電圧シフトを少なくすることができる。

【００１６】また、信号配線と画素電極とがゲート絶縁
膜を介して異なる層に形成されているので信号配線と画
素電極との間隔をアライメントマージンで支配すること
ができ、これにより、横方向に隣接する画素電極間の間
隔を２μｍ程度とすることが可能になる。よって、横方
向の画素電極間の間隔を小さくできるので、有効開口率
が向上する。即ち、縦方向走査線本数は、通常のＴＶ画
面で約４８０本（２４０本）、通常のパソコン画面で４
００〜４８０本（例えばＶＧＡ規格のもの）であるのに
対し、横方向画素数は通常のＴＶで４００〜１０００、
通常のパソコンで１９２０（６４０×３）という関係が
あるので、通常の場合、１画面当たり横方向の画素数の
方が多くなっている。このため、横方向の有効表示領域
を増やすことが開口率の向上面で有効であり、前記のよ
うに横方向に隣接する画素電極間の間隔を小さくするこ
とで結果的に有効開口率の向上につながる。更に、これ
らの構造は逆スタガ構造の薄膜トランジスタとして好適
であり、電気光学材料が液晶であると好適な表示素子が
実現される。なお、この例の薄膜トランジスタアレイ基
板を液晶駆動用として用いる場合の構造は、図２６に示
す従来例の構造の場合と同様に対向する基板１７を配置
し、これらの間に液晶を封入して構成すれば良い。

【００１７】

【実施例】以下、図面を参照して本発明の実施例につい
て説明する。図１〜図３は本発明に係る電気光学素子を
液晶表示装置用の薄膜トランジスタアレイ基板に適用し
た一例を示すもので、この例の薄膜トランジスタアレイ
基板は、基板２０上にマトリックス状に信号配線２１と
走査配線２２が設けられ、それらの間に平面矩形状の画
素電極２３とチャネルエッチ型の薄膜トランジスタ２４
が設けられている。

【００１８】この例の薄膜トランジスタアレイ基板にお
いて、その断面の詳細構造は図２と図３に示すように、
基板２０の上に信号配線２１と走査配線２２とがマトリ
ックス状に形成され、各配線の交差部分は後述するゲー
ト絶縁膜２８で絶縁され、信号配線２１にはソース電極
２６が、走査配線２２にはゲート電極２７がそれぞれ形
成されている。また、信号配線２１と走査配線２２とに
より囲まれた部分であって、基板２０の上面には、走査
配線２２と同一層を構成するように画素電極２３が形成
されている。そして、走査配線２２と画素電極２３の上
にはゲート絶縁膜２８が形成されている。

【００１９】また、図１に示す平面矩形状の画素電極２
３のコーナ部分に形成されている薄膜トランジスタ２４
においては、図２に断面構造を示すように、ゲート電極
２７上のゲート絶縁膜２８上にａ-Ｓｉ（ｉ）層３０
（イントリンシックアモルファスＳｉ層）と、ａ-Ｓｉ
（ｎ⁺）層（ｎ⁺型アモルファスＳｉ層）３１とが積層さ
れ、それらの上に間隔をあけてソース電極２６とドレイ
ン電極３２が対向配置され、ソース電極２６とドレイン
電極３２の間およびそれらの上を覆って絶縁材料から成
るパッシベーション膜３３が形成されてチャネルエッチ
型の薄膜トランジスタ２４が構成されている。

【００２０】なお、前記ドレイン電極３２は、ゲート絶
縁膜２８に形成されたコンタクトホール３４を介して画
素電極２３に接続されている。また、この実施例では図
２に示すように、走査配線２１とソース電極２６とドレ
イン電極３２とが、それぞれ異なる種類の導電性金属薄
膜の２層構造とされている。この２層構造の一例とし
て、走査配線２１をＣｒからなる下部導電層２１ａとＡ
ｌからなる上部導電層２１ｂから形成することができ、
ソース電極２６をＣｒからなる下部導電層２６ａとＡｌ
からなる上部導電層２６ｂから形成することができ、ド
レイン電極３２をＣｒからなる下部導電層３２ａとＡｌ
からなる上部導電３２ａから形成することができる。

【００２１】次に、図１に示すように薄膜トランジスタ
２４が形成された画素電極２３のコーナ部分に対する対
角位置には、ゲート絶縁層２８に形成されたコンタクト
ホール３６（図３参照）を介して画素電極２３に接続さ
れた導電層からなる接続部３７が形成され、この接続部
３７は前段の画素電極用の走査配線２２（図１に２点鎖
線で示す）上に走査配線２２に沿って形成された平面矩
形状の容量電極３８に接続されている。この容量電極３
８は、図１に示すようにその下に位置する走査配線２２
よりも若干細く、更に左右の信号配線２１、２１の間に
位置するように形成されている。なお、この例の前記接
続部３７は、図３に断面構造を示すように画素電極２３
上に形成された導電パッド３９を介して画素電極２３に
接続されているが、この導電パッド３９を省略し、接続
部３７を直接画素電極２３に接続した構成にしても良
い。なお、導電パッド３９を設ける構成である場合、コ
ンタクトホール３４にも同様の導電パッドを設けること
が好ましい。

【００２２】また、この例の断面構造を模式的に図４に
示すように記載すると、左右に隣接する画素電極２３、
２３の間の部分をゲート絶縁層２８が覆い、このゲート
絶縁膜２８の上であって、画素電極２３、２３の間の上
方に位置するように信号配線２１が形成されている。従
って信号配線２１の側部と、画素電極２３の側部との間
に間隔Ｄがあけられている。

【００２３】図１〜図３に示す構造の薄膜トランジスタ
アレイ基板においては、信号配線２１と画素電極２３と
がゲート絶縁膜２８を介して図４に簡略的に示すように
異なる層に形成されているので、信号配線２１と画素電
極２３との間隔をエッチングマージンの５〜１０μｍに
制約されずにアライメントマージンで支配することがで
きる。これにより、信号配線２１を挟んで左右に隣接す
る画素電極間の間隔を２μｍ程度とすることが可能にな
る。よって、画素電極２３、２３間の間隔を小さくでき
るので、液晶表示装置の有効開口率が向上する。更に、
これらの構造はこの例のように、薄膜トランジスタの最
下層にゲート電極２７が設けられる逆スタガ構造の薄膜
トランジスタとして好適であり、電気光学材料が液晶で
あると好適な表示素子が実現される。

【００２４】更に、画素電極２３に接続させて設けた容
量電極３８とそれに接するゲート絶縁層２８とそれに接
する走査配線２２とで容量を構成できるので、これを蓄
積容量とすることができ、これにより寄生容量や液晶の
交流駆動時のスイッチングノイズを少なくすることがで
きる。また、容量電極３８の接続部３７は画素電極２３
の横幅よりも遥かに小さく形成されているので、走査配
線２２と画素電極２３との間に形成されたゲート絶縁膜
２８に多少の不良を起こしても走査配線２２と接続部３
７とが導通してしまう欠陥を生じにくい。

【００２５】次に前記の構成の薄膜トランジスタアレイ
基板の製造方法の一例について説明する。なお、この例
の製造方法を説明するにあたり、薄膜トランジスタ部分
の成膜工程を図５〜図１４を基に説明し、容量電極形成
部分の成膜工程を図１５〜図２３を基に説明する。前記
構造の薄膜トランジスタアレイ基板を製造するには、ま
ず、ガラスなどからなる基板４０上に図５と図１５に示
すようにＩＴＯなどの導電膜からなる複数の画素電極４
１を形成する。画素電極４１を形成するには、基板４０
の上面全部に一旦導電膜を形成した後に所定のパターン
を有するレジストを被覆し、レジストのパターンに沿っ
て不要部分をエッチングで除去してパターニングするフ
ォトリソグラフィ技術を適用すれば良い。ここまでの処
理において、画素電極４１を形成する場合の好適な温度
は３００〜３５０℃であるので、この範囲の温度で成膜
することで、安定した抵抗値特性を有する画素電極４１
を形成できる。これに対して従来構造のように画素電極
がａ-Ｓｉ層などの半導体層の上に形成されている構造
では、これらの層を損傷させないために画素電極層も２
３０〜２５０℃で成膜する必要があったので抵抗値特性
の安定したものが形成できなかった。

【００２６】次に、基板４０上と画素電極４１上に、Ｃ
ｒなどからなる導電膜４２を図６と図１６に示すように
形成してこれをパターニングし、図７と図１７に示すよ
うに走査配線４４とゲート電極４５と導電パッド４６な
どを形成する。次いでこれらの上に、プラズマＣＶＤな
どの方法によりＳｉＮ_xなどからなるゲート絶縁層４８
を形成し、その上に、ａ-Ｓｉ（ｉ）からなる層４９と
ａ-Ｓｉ（ｎ⁺）からなる層５０を形成する。次いでこれ
らの層のうち、図９と図１９に示すようにゲート電極４
５まわりの部分のみを残してその他の部分を除去し、図
９と図１９に示すようなアイランド状のａ-Ｓｉ（ｉ）
層５１とａ-Ｓｉ（ｎ⁺）層５２を形成する。

【００２７】次に図１０と図２０に示すように、画素電
極２３上のゲート絶縁膜４８の一部分と導電パッド４６
上のゲート絶縁層４８の一部分にフォトリソグラフィ技
術によりコンタクトホール５４、５５を形成する。次に
これらの上に、スパッタなどの成膜法により図１１と図
２１に示すようにＡｌからなる下部導電層５６とＣｒか
らなる上部導電層５７を形成する。なお、図２１におい
ては下部導電層５６と上部導電層５７を一層構造のよう
に略して記載した。

【００２８】続いて図１２と図２２に示すようにフォト
リソグラフィ技術により上部導電層５７と下部導電層５
６の一部をエッチングにより除去してソース電極５８と
ドレイン電極５９を形成し、更にソース電極５８とドレ
イン電極５９との間のａ-Ｓｉ（ｎ⁺）層５２の一部を除
去する。また、このエッチング処理の際に上部導電層５
８と下部導電層５９の一部を除去して図２２に示すよう
な接続部６０と容量電極６１を形成する。

【００２９】次に図１３と図２３に示すようにそれらの
上にパッシベーション保護膜５９を形成し、図１４に示
すようにパッシベーション保護膜５９の一部に外部接続
用のコンタクトホール６３を形成する。このようにして
図１〜図３に示す構造と同等の構造の薄膜トランジスタ
アレイ基板を得ることができる。

【００３０】

【発明の効果】以上説明したように本発明は、薄膜トラ
ンジスタを構成する半導体膜およびゲート絶縁膜よりも
基板側に画素電極を形成しているために、画素電極の形
成後に半導体膜を形成することが可能になる。従って画
素電極を成膜する際に半導体膜への影響を考慮する必要
が無くなるので、画素電極の成膜に好ましい条件、例え
ば、高温（３００〜３５０℃程度）の最適温度条件で画
素電極を成膜することができる。よって、画素電極の抵
抗値特性を安定化することができ、ひいては電気光学素
子の表示特性が安定化する。

【００３１】更に、画素電極に接続させて設けた容量電
極とそれに接するゲート絶縁層とそれに接する走査配線
とで容量を構成できるので、これを蓄積容量とすること
ができ、これにより寄生容量を少なくすることができ
る。また、容量電極の接続部は画素電極の横幅よりも小
さく形成されているので、走査配線と画素電極との間に
形成されたゲート絶縁膜に多少の不良を起こしても走査
配線と接続部とが導通してしまう欠陥を生じにくく、歩
留まりの向上に寄与する。

【００３２】また、信号配線と画素電極をゲート絶縁膜
を介して異なる層に形成しているので、信号配線と画素
電極との間隔をアライメントマージンで支配することが
できるようになり、これにより隣接する画素電極間の間
隔を２μｍ程度とすることが可能になる。よって、画素
電極間の間隔を小さくできるので、有効開口率を向上さ
せることができる。更に、これらの構造は逆スタガ構造
の薄膜トランジスタとして好適であり、電気光学材料が
液晶である場合は好適な表示素子を実現できる。

【図面の簡単な説明】

【図１】本発明の一実施例の薄膜トランジスタアレイ基
板を示す平面図である。

【図２】図１に示す薄膜トランジスタアレイ基板の要部
断面図である。

【図３】図１のＡーＡ'線に沿う断面図である。

【図４】図１のＢーＢ'線に沿う断面略図である。

【図５】本発明に係る薄膜トランジスタアレイ基板の要
部の製造方法の一例を説明するためのもので、基板上に
画素電極を形成した状態を示す断面図である。

【図６】基板上と画素電極上にゲート電極用とゲート配
線用の金属膜を形成した状態を示す断面図である。

【図７】前記金属膜をエッチングしてゲート電極とゲー
ト配線を形成した状態を示す断面図である。

【図８】ゲート絶縁膜と半導体膜と絶縁膜を形成した状
態を示す断面図である。

【図９】エッチングにより薄膜トランジスタアレイの要
部を形成した状態を示す断面図である。

【図１０】ゲート絶縁膜にコンタクトホールを形成した
状態を示す断面図である。

【図１１】ソース電極形成用とドレイン電極形成用の金
属膜を形成した状態を示す断面図である。

【図１２】ソース電極とドレイン電極を形成し、チャネ
ルエッチングを行った状態を示す断面図である。

【図１３】パッシベーション膜を形成した状態を示す断
面図である。

【図１４】パッシベーション膜にコンタクトホールを形
成した状態を示す断面図である。

【図１５】本発明に係る薄膜トランジスタアレイ基板の
蓄積容量部の電極の製造方法の一例を説明するためのも
ので、基板上に画素電極を形成した状態を示す断面図で
ある。

【図１６】図１６は基板上と画素電極上にゲート電極用
とゲート配線用の金属膜を形成した状態を示す断面図で
ある。

【図１７】図１７は前記金属膜をエッチングしてゲート
配線を形成した状態を示す断面図である。

【図１８】図１８はゲート絶縁膜と半導体膜と絶縁膜を
形成した状態を示す断面図である。

【図１９】図１９はエッチングによりゲート絶縁膜と半
導体膜を除去した状態を示す断面図である。

【図２０】図２０はゲート絶縁膜にコンタクトホールを
形成した状態を示す断面図である。

【図２１】図２１は電極形成用の金属膜を形成した状態
を示す断面図である。

【図２２】図２２は前記金属膜の一部をエッチングして
電極を形成した状態を示す断面図である。

【図２３】図２３はパッシベーション膜を形成した状態
を示す断面図である。

【図２４】従来の薄膜トランジスタアレイ基板の等価回
路の一例を示す回路図である。

【図２５】従来の薄膜トランジスタアレイ基板の一部を
示す平面図である。

【図２６】図２５のＡ₁ーＡ₂線に沿う断面図である。

【図２７】蓄積容量を形成した薄膜トランジスタアレイ
基板の一部を示す断面図である。

【図２８】図２５と図２６に示す従来の薄膜トランジス
タアレイ基板のエッチングマージンを示す説明図であ
る。

【符号の説明】

２０基板２１信号配線２２走査配線２３画素電極２４薄膜トランジスタ２６ソース電極２７ゲート電極２８ゲート絶縁層３２ドレイン電極３３パッシベーション膜３４コンタクトホール３６コンタクトホール３７接続部３８容量電極

───────────────────────────────────────────────────── フロントページの続き (72)発明者藤由達巳東京都大田区雪谷大塚町１番７号アルプス電気株式会社内 (72)発明者高村章三東京都大田区雪谷大塚町１番７号アルプス電気株式会社内

Claims

【特許請求の範囲】

【請求項１】対向配置された一対の基板の間に電気光
学材料が挟持され、前記基板の対向する面は少なくとも
表面が絶縁性であり、前記基板の表面に複数の信号配線
と複数の走査配線とが交差して形成されてなり、前記信
号配線と走査配線とが形成する複数の交差部にそれぞれ
透明画素電極と薄膜トランジスタと蓄積容量が形成され
てなる電気光学素子において、前記薄膜トランジスタのゲート電極が前記走査配線に、
ドレイン電極が前記透明画素電極に、ソース電極が前記
信号配線にそれぞれ接続されてなり、前記透明画素電極が、前記薄膜トランジスタを構成する
半導体膜およびゲート絶縁膜よりも基板側に形成されて
なり、前記蓄積容量が、前記ゲート絶縁膜に形成されたコンタ
クトホールを介して前記透明画素電極と電気的に接続さ
れた容量電極と、前段の走査配線と、前記容量電極およ
び前段の走査配線との間に介在されたゲート絶縁膜とか
ら形成されてなることを特徴とする電気光学素子。
【請求項２】請求項１記載の電気光学素子において、
信号配線を挟んで互いに隣接する画素電極上にゲート絶
縁膜が形成され、このゲート絶縁膜上であって、互いに
隣接する画素電極の間に信号配線が形成されてなること
を特徴とする電気光学素子。
【請求項３】請求項１または２記載の電気光学素子に
おいて、容量電極が前段の走査配線上のゲート絶縁膜上
に走査配線に沿って形成され、前記容量電極がゲート絶
縁膜に形成されたコンタクトホールを介して画素電極よ
りも幅狭の接続部により画素電極に接続されてなること
を特徴とする電気光学素子。
【請求項４】請求項１、２または３記載の電気光学素
子において、薄膜トランジスタがゲート電極を最下部に
位置させた逆スタガ構造にされてなることを特徴とする
電気光学素子。
【請求項５】電気光学材料が液晶であることを特徴と
する請求項１、２、３または４記載の電気光学素子。