JPH0572553A - 液晶表示装置およびその製造方法 - Google Patents
液晶表示装置およびその製造方法Info
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- JPH0572553A JPH0572553A JP3231495A JP23149591A JPH0572553A JP H0572553 A JPH0572553 A JP H0572553A JP 3231495 A JP3231495 A JP 3231495A JP 23149591 A JP23149591 A JP 23149591A JP H0572553 A JPH0572553 A JP H0572553A
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- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
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- G02F1/136213—Storage capacitors associated with the pixel electrode
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Abstract
(57)【要約】
【目的】表示装置用の薄膜半導体装置において、欠陥が
発生しにくくかつ、多階調，高精細表示に適し、良好な
製造歩留まりを実現できる構造及び製造方法を提供す
る。 【構成】第１の画素電極１３と走査信号電極１０を同一
面内に形成し、第１の画素電極１３と映像信号電極１４
をゲートＳｉＮ膜２１により絶縁分離した。また、ゲー
トＳｉＮ膜２１に設けた開孔部を介して第１の画素電極
１３に接続した、レーザビーム等で切断が可能な第２の
画素電極１６と走査信号電極１０により付加容量を構成
した。 【効果】本発明の構成とすることにより電極間でのショ
ートを防止できる。また、信頼性の高い付加容量を実現
できる。また、断線不良が低減できると共に、第１の画
素電極の幅を拡大すれば開口率が向上する。以上によ
り、多階調，高精細表示に適した表示装置用の薄膜半導
体装置を良好な歩留まりで製造できる。
発生しにくくかつ、多階調，高精細表示に適し、良好な
製造歩留まりを実現できる構造及び製造方法を提供す
る。 【構成】第１の画素電極１３と走査信号電極１０を同一
面内に形成し、第１の画素電極１３と映像信号電極１４
をゲートＳｉＮ膜２１により絶縁分離した。また、ゲー
トＳｉＮ膜２１に設けた開孔部を介して第１の画素電極
１３に接続した、レーザビーム等で切断が可能な第２の
画素電極１６と走査信号電極１０により付加容量を構成
した。 【効果】本発明の構成とすることにより電極間でのショ
ートを防止できる。また、信頼性の高い付加容量を実現
できる。また、断線不良が低減できると共に、第１の画
素電極の幅を拡大すれば開口率が向上する。以上によ
り、多階調，高精細表示に適した表示装置用の薄膜半導
体装置を良好な歩留まりで製造できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に係り、特に
薄膜半導体素子を用いたアクティブマトリックス型の液
晶表示装置およびその製造方法に関する。
薄膜半導体素子を用いたアクティブマトリックス型の液
晶表示装置およびその製造方法に関する。
【０００２】
【従来の技術】従来アクティブマトリックス方式の液晶
表示装置は、高精細化，多階調化の方向にあるが、これ
を実現するためには各画素毎に付加容量を形成すること
が必須となる。付加容量は液晶層の容量と並列にＴＦＴ
に接続され、ＴＦＴのリーク電流等による液晶層への印
加電圧の低下を防止する役割を持つが、この代表的な構
造としては、特開平1−267618 号公報に開示された構造
ものがある。
表示装置は、高精細化，多階調化の方向にあるが、これ
を実現するためには各画素毎に付加容量を形成すること
が必須となる。付加容量は液晶層の容量と並列にＴＦＴ
に接続され、ＴＦＴのリーク電流等による液晶層への印
加電圧の低下を防止する役割を持つが、この代表的な構
造としては、特開平1−267618 号公報に開示された構造
ものがある。
【０００３】
【発明が解決しようとする課題】上記の従来例ような付
加容量を特開平2−149824 号公報に示される同層電極間
ショート対策の構成に適用すると、付加容量部の絶縁膜
は単層の絶縁膜となるため、十分な絶縁歩留まりを確保
することは難しい。即ち、上記の従来技術の組み合わせ
のみでは高信頼の付加容量を有し、かつショート不良を
低減できる構造を実現することは困難であった。
加容量を特開平2−149824 号公報に示される同層電極間
ショート対策の構成に適用すると、付加容量部の絶縁膜
は単層の絶縁膜となるため、十分な絶縁歩留まりを確保
することは難しい。即ち、上記の従来技術の組み合わせ
のみでは高信頼の付加容量を有し、かつショート不良を
低減できる構造を実現することは困難であった。
【０００４】また、従来の画像電極と映像信号配線間の
ショート対策のとして用いられている特開平2−2551 号
公報と組み合わせてた場合、下層の配線と複線化したい
ずれかの配線との間でショートが発生した場合、ショー
トした配線を切り離すことでショート不良を救済するこ
とを狙いとしている。このような構造は画素ピッチが比
較的粗い低精細の表示装置では実現可能であるが、高精
細の表示装置では事実上採用できなかった。即ち、画素
電極と映像信号配線の間のショートを防止するためには
画素電極と映像信号配線の間の距離をある程度確保する
必要があるため、配線が占有する面積が大きく、画素電
極の面積を十分確保できなくなるので開口率が低下す
る。開口率が低下すると表示装置の表面輝度が低下する
ためこれを補うためにバックライトの輝度を大きくする
ことが必要と成り、結果的にコストが増大する。この問
題は表示装置が高精細化するほど深刻となる。開口率の
低下を抑えるためには、複線化しない部分の配線幅をで
きるだけ小さくして配線の占有面積を小さくする方法が
考えられるが、配線幅を縮小すると断線不良が増大する
という問題があった。
ショート対策のとして用いられている特開平2−2551 号
公報と組み合わせてた場合、下層の配線と複線化したい
ずれかの配線との間でショートが発生した場合、ショー
トした配線を切り離すことでショート不良を救済するこ
とを狙いとしている。このような構造は画素ピッチが比
較的粗い低精細の表示装置では実現可能であるが、高精
細の表示装置では事実上採用できなかった。即ち、画素
電極と映像信号配線の間のショートを防止するためには
画素電極と映像信号配線の間の距離をある程度確保する
必要があるため、配線が占有する面積が大きく、画素電
極の面積を十分確保できなくなるので開口率が低下す
る。開口率が低下すると表示装置の表面輝度が低下する
ためこれを補うためにバックライトの輝度を大きくする
ことが必要と成り、結果的にコストが増大する。この問
題は表示装置が高精細化するほど深刻となる。開口率の
低下を抑えるためには、複線化しない部分の配線幅をで
きるだけ小さくして配線の占有面積を小さくする方法が
考えられるが、配線幅を縮小すると断線不良が増大する
という問題があった。
【０００５】また、従来、画素電極にはインジウム−ス
ズ合金の酸化膜（以下ＩＴＯ膜と記す）が、またゲート
絶縁膜である第１および第２の絶縁膜としてはプラズマ
化学気相成長法（以下ＰＣＶＤと記す）によって形成さ
れる窒化シリコン膜（以下ＳｉＮ膜と記す）が最も広く
用いられている。ＩＴＯ膜上にＰＣＶＤ法でＳｉＮ膜を
堆積すると、成膜時の還元性雰囲気によりＩＴＯ膜表面
が還元され失透することが知られている。これを防止す
る手段として例えば、特開昭59−9962号ではＳｉＮ膜形
成前にあらかじめＩＴＯ膜をＳｉＯ2 膜等の絶縁膜で保
護する方法が開示されている。しかしながら、このよう
な方法は工程数が増加し製造コストの上昇をもたらすと
いう問題があった。
ズ合金の酸化膜（以下ＩＴＯ膜と記す）が、またゲート
絶縁膜である第１および第２の絶縁膜としてはプラズマ
化学気相成長法（以下ＰＣＶＤと記す）によって形成さ
れる窒化シリコン膜（以下ＳｉＮ膜と記す）が最も広く
用いられている。ＩＴＯ膜上にＰＣＶＤ法でＳｉＮ膜を
堆積すると、成膜時の還元性雰囲気によりＩＴＯ膜表面
が還元され失透することが知られている。これを防止す
る手段として例えば、特開昭59−9962号ではＳｉＮ膜形
成前にあらかじめＩＴＯ膜をＳｉＯ2 膜等の絶縁膜で保
護する方法が開示されている。しかしながら、このよう
な方法は工程数が増加し製造コストの上昇をもたらすと
いう問題があった。
【０００６】また、従来技術では画素電極上に保護絶縁
膜とゲート絶縁膜の２層の絶縁膜が積層されるため、画
像の焼き付きが起こりやすくなるという問題があった。
膜とゲート絶縁膜の２層の絶縁膜が積層されるため、画
像の焼き付きが起こりやすくなるという問題があった。
【０００７】本発明の目的は、以上述べたような従来技
術の問題点を解決できる構造を提供することにある。
術の問題点を解決できる構造を提供することにある。
【０００８】本発明の第１の目的は、同層間ショートを
低減でき、かつ、高信頼付加容量を具備した薄膜半導体
装置の構造およびその製造方法を提供することにある。
低減でき、かつ、高信頼付加容量を具備した薄膜半導体
装置の構造およびその製造方法を提供することにある。
【０００９】本発明の第２の目的は、開口率低下が無
く、断線が起こりにくく、かつショート不良にたいして
冗長性をもつ配線を具備した薄膜半導体装置の構造およ
びその製造方法を提供することにある。
く、断線が起こりにくく、かつショート不良にたいして
冗長性をもつ配線を具備した薄膜半導体装置の構造およ
びその製造方法を提供することにある。
【００１０】本発明の第３の目的は、ＩＴＯ膜を失透さ
せることのない薄膜半導体装置の構造およびその製造方
法を提供することにある。
せることのない薄膜半導体装置の構造およびその製造方
法を提供することにある。
【００１１】本発明の第４の目的は、液晶印加電圧の低
下を防止できかつショート不良のない薄膜半導体装置の
構造を提供することにある。
下を防止できかつショート不良のない薄膜半導体装置の
構造を提供することにある。
【００１２】本発明の第５の目的は、以上の特徴を有す
る薄膜半導体装置を用いた低コストかつ高性能の液晶表
示装置を提供することにある。
る薄膜半導体装置を用いた低コストかつ高性能の液晶表
示装置を提供することにある。
【００１３】
【課題を解決するための手段】上記の課題を解決するた
めに、透明絶縁基板上に形成された第１の金属電極から
なる走査信号電極及び共通電極と、上記走査信号電極及
び共通電極上に形成されたゲ−ト絶縁膜と、上記走査信
号電極及び共通電極に交差するようにゲート絶縁膜上に
形成された映像信号電極と、上記走査信号電極及び映像
信号電極に接続された薄膜半導体素子と、上記薄膜半導
体素子に接続された画素電極とからなる薄膜半導体装置
において、上記画素電極を、上記走査信号電極及び共通
電極と同一の平面上に形成された透明電極からなる第１
の画素電極と、上記ゲート絶縁膜に設けた開孔部を介し
て上記第１の画素電極に接続された金属電極からなる第
２の画素電極とから構成し、上記第２の画素電極と共通
電極およびこれらの電極に挟持された絶縁層によって付
加容量を構成した。なお、上記第１の画素電極には少な
くとも２個以上の薄膜半導体素子を接続した。
めに、透明絶縁基板上に形成された第１の金属電極から
なる走査信号電極及び共通電極と、上記走査信号電極及
び共通電極上に形成されたゲ−ト絶縁膜と、上記走査信
号電極及び共通電極に交差するようにゲート絶縁膜上に
形成された映像信号電極と、上記走査信号電極及び映像
信号電極に接続された薄膜半導体素子と、上記薄膜半導
体素子に接続された画素電極とからなる薄膜半導体装置
において、上記画素電極を、上記走査信号電極及び共通
電極と同一の平面上に形成された透明電極からなる第１
の画素電極と、上記ゲート絶縁膜に設けた開孔部を介し
て上記第１の画素電極に接続された金属電極からなる第
２の画素電極とから構成し、上記第２の画素電極と共通
電極およびこれらの電極に挟持された絶縁層によって付
加容量を構成した。なお、上記第１の画素電極には少な
くとも２個以上の薄膜半導体素子を接続した。
【００１４】又、上記第１の金属電極は、Ａｌ，Ｔａ，
またはこれらの金属元素を成分として含む合金膜また
は、これらの金属膜を複数積層した複合膜で構成し、金
属の自己酸化膜を形成した。
またはこれらの金属元素を成分として含む合金膜また
は、これらの金属膜を複数積層した複合膜で構成し、金
属の自己酸化膜を形成した。
【００１５】さらに、上記ゲート絶縁膜に設けた開孔部
の面積は上記第１の画素電極の面積の５０％以上１００
％未満とした。
の面積は上記第１の画素電極の面積の５０％以上１００
％未満とした。
【００１６】
【作用】上記構成とすることにより、画素電極と映像信
号電極をゲート絶縁膜によって分離すると同時に、ゲー
ト絶縁膜と同一の絶縁構造を有する付加容量を構成でき
るので、画素電極と映像信号電極間のショート不良を防
止しかつ、高信頼の付加容量を構成できる。また、付加
容量の共通電極を映像信号電極とは分離して形成した場
合においても前記同様の作用が得られる。この時、第１
の画素電極を分割し、分割した第１の画素電極を第２の
画素電極で接続することにより、後で述べるようなレー
ザによる修正技術を用いることが可能となり、点欠陥不
良に対する冗長性を持たせることができる。また、付加
容量の絶縁膜が、金属酸化膜を含む２層の絶縁膜で構成
されるので、付加容量部の絶縁耐圧が向上し、ショート
不良を大幅に低減できる。この時、走査信号電極にＡ
ｌ，Ｔａまたはこれらを成分として含む合金膜、または
これらの金属の複合膜を用いることにより、高品質の絶
縁膜が得られるので、良好な歩留まりが実現できる。特
に、抵抗率のちいさなＡｌまたはその合金膜を用いるこ
とにより、信号の伝搬遅延を抑えることができるので表
示装置の大面積化に有利となる。
号電極をゲート絶縁膜によって分離すると同時に、ゲー
ト絶縁膜と同一の絶縁構造を有する付加容量を構成でき
るので、画素電極と映像信号電極間のショート不良を防
止しかつ、高信頼の付加容量を構成できる。また、付加
容量の共通電極を映像信号電極とは分離して形成した場
合においても前記同様の作用が得られる。この時、第１
の画素電極を分割し、分割した第１の画素電極を第２の
画素電極で接続することにより、後で述べるようなレー
ザによる修正技術を用いることが可能となり、点欠陥不
良に対する冗長性を持たせることができる。また、付加
容量の絶縁膜が、金属酸化膜を含む２層の絶縁膜で構成
されるので、付加容量部の絶縁耐圧が向上し、ショート
不良を大幅に低減できる。この時、走査信号電極にＡ
ｌ，Ｔａまたはこれらを成分として含む合金膜、または
これらの金属の複合膜を用いることにより、高品質の絶
縁膜が得られるので、良好な歩留まりが実現できる。特
に、抵抗率のちいさなＡｌまたはその合金膜を用いるこ
とにより、信号の伝搬遅延を抑えることができるので表
示装置の大面積化に有利となる。
【００１７】更に、画素電極上のゲート絶縁膜を５０％
以上を除去することにより画素電極上に形成される絶縁
膜の膜厚が増加しないので、液晶印加電圧の低下や画像
の焼き付き等による表示品質低下を防止できるとともに
開口率を向上できる。
以上を除去することにより画素電極上に形成される絶縁
膜の膜厚が増加しないので、液晶印加電圧の低下や画像
の焼き付き等による表示品質低下を防止できるとともに
開口率を向上できる。
【００１８】
【実施例】以下本発明の実施例を図面を用いて説明す
る。
る。
【００１９】図１は本発明の第１の実施例の平面図、図
２は図１のＡ−Ａ断面図、図３は図１のＢ−Ｂ断面図で
ある。図の１はガラス基板、１０は走査信号線、１３は
画素電極、１４は映像信号線、１５はソース電極、１６
は画素電極、２０はアルミ酸化膜、２１はゲートシリコ
ン膜、２２は保護膜、３０はアモルファスシリコン膜で
ある。
２は図１のＡ−Ａ断面図、図３は図１のＢ−Ｂ断面図で
ある。図の１はガラス基板、１０は走査信号線、１３は
画素電極、１４は映像信号線、１５はソース電極、１６
は画素電極、２０はアルミ酸化膜、２１はゲートシリコ
ン膜、２２は保護膜、３０はアモルファスシリコン膜で
ある。
【００２０】本実施例ではガラス基板１上にＡｌからな
る走査信号線１０が配置され、上記走査信号線１０の表
面及び側面はＡｌの自己酸化膜であるAl2O3 膜２０によ
って被覆されている。上記走査信号線１０と同一平面内
にＩＴＯ膜からなる第１の画素電極１３が配置される。
この時、図３に示すように第１の画素電極１３と走査信
号線１０の間の距離ｄ1 は、走査信号線幅Ｗｓよりも小
さくなるように配置されている。上記走査信号線と第１
の画素電極上には第１の絶縁膜として、膜中の単位体積
あたりのＳｉ−Ｈ結合数が２×１０21〜１×１０22ｃｍ
-3の範囲であるＳｉＮ膜２１がプラズマＣＶＤ法によっ
て形成されている。ここで、第１の画素電極上のゲート
ＳｉＮ膜２１は、第１の画素電極の面積の少なくとも５
０％以上１００％以下の面積で開孔，除去されている。
また、ＳｉＮ膜２１の開孔部の端はテーパー形状に加工
されており、基板面を基準としたテーパー部の角度は15
°〜３０°となっている。更に、上記走査信号線の上方
にはＳｉＮ膜を介してアモルファスＳｉ（ａ−Ｓｉ）膜
３０とｎ型不純物をド−プしたｎ型のアモルファスＳｉ
（ｎ型ａ−Ｓｉ）膜３１が形成され、上記ｎ型のアモル
ファスＳｉ（ａ−Ｓｉ）膜３１にはＡｌ−Ｓｉ合金から
なるソース電極１５とドレイン電極を兼ねる映像信号線
１４が接続され、ＴＦＴを構成している。映像信号線１
４は、走査信号線１０に交差するように配置され、ソー
ス電極１５の一端は上記第１の画素電極に接続されてい
る。ここで、映像信号線１４と第１の画素電極１３の間
の距離ｄ2 は映像信号線１４の幅Ｗｄよりも小さくなる
ように配置されている。また、上記第１の画素電極１３
には、第２の画素電極１６が接続され、第２の画素電極
１６の一部は、上記走査信号線１０の上方に延在し付加
容量Ｃadd を構成している。更に、以上の構造全体を保
護膜２２で被覆している。
る走査信号線１０が配置され、上記走査信号線１０の表
面及び側面はＡｌの自己酸化膜であるAl2O3 膜２０によ
って被覆されている。上記走査信号線１０と同一平面内
にＩＴＯ膜からなる第１の画素電極１３が配置される。
この時、図３に示すように第１の画素電極１３と走査信
号線１０の間の距離ｄ1 は、走査信号線幅Ｗｓよりも小
さくなるように配置されている。上記走査信号線と第１
の画素電極上には第１の絶縁膜として、膜中の単位体積
あたりのＳｉ−Ｈ結合数が２×１０21〜１×１０22ｃｍ
-3の範囲であるＳｉＮ膜２１がプラズマＣＶＤ法によっ
て形成されている。ここで、第１の画素電極上のゲート
ＳｉＮ膜２１は、第１の画素電極の面積の少なくとも５
０％以上１００％以下の面積で開孔，除去されている。
また、ＳｉＮ膜２１の開孔部の端はテーパー形状に加工
されており、基板面を基準としたテーパー部の角度は15
°〜３０°となっている。更に、上記走査信号線の上方
にはＳｉＮ膜を介してアモルファスＳｉ（ａ−Ｓｉ）膜
３０とｎ型不純物をド−プしたｎ型のアモルファスＳｉ
（ｎ型ａ−Ｓｉ）膜３１が形成され、上記ｎ型のアモル
ファスＳｉ（ａ−Ｓｉ）膜３１にはＡｌ−Ｓｉ合金から
なるソース電極１５とドレイン電極を兼ねる映像信号線
１４が接続され、ＴＦＴを構成している。映像信号線１
４は、走査信号線１０に交差するように配置され、ソー
ス電極１５の一端は上記第１の画素電極に接続されてい
る。ここで、映像信号線１４と第１の画素電極１３の間
の距離ｄ2 は映像信号線１４の幅Ｗｄよりも小さくなる
ように配置されている。また、上記第１の画素電極１３
には、第２の画素電極１６が接続され、第２の画素電極
１６の一部は、上記走査信号線１０の上方に延在し付加
容量Ｃadd を構成している。更に、以上の構造全体を保
護膜２２で被覆している。
【００２１】上記の実施例では、まず第１の画素電極１
３を走査信号線１０と同一平面に形成することにより、
第１の画素電極１３と映像信号線１４をゲートＳｉＮ膜
２１により分離したので、第１の画素電極１３と映像信
号線１４の間でのショート不良を低減できる。また、こ
のことにより第１の画素電極１３と映像信号線１４の間
の距離を合わせ精度ギリギリまで縮小できるので第１の
画素電極１３の幅を拡大でき開口率が向上する。
３を走査信号線１０と同一平面に形成することにより、
第１の画素電極１３と映像信号線１４をゲートＳｉＮ膜
２１により分離したので、第１の画素電極１３と映像信
号線１４の間でのショート不良を低減できる。また、こ
のことにより第１の画素電極１３と映像信号線１４の間
の距離を合わせ精度ギリギリまで縮小できるので第１の
画素電極１３の幅を拡大でき開口率が向上する。
【００２２】次に、第１の画素電極１３に接続した第２
の画素電極１６と走査信号線１０とこれらに挟持された
Al2O3 膜２０およびゲートＳｉＮ膜２１により付加容量
を構成したので、上記開口率の向上できる効果と同時
に、２層の絶縁膜で構成される高信頼の付加容量を付与
でき、付加容量部でのショート不良を低減できる。ま
た、走査信号線１０をAl2O3 膜２１で被覆し、走査信号
線１０と第１の画素電極１３を絶縁分離したことにより
走査信号線１０と第１の画素電極１３の間の距離を合わ
せ精度ギリギリまで縮小できるので第１の画素電極１３
の幅を拡大でき開口率が向上する。
の画素電極１６と走査信号線１０とこれらに挟持された
Al2O3 膜２０およびゲートＳｉＮ膜２１により付加容量
を構成したので、上記開口率の向上できる効果と同時
に、２層の絶縁膜で構成される高信頼の付加容量を付与
でき、付加容量部でのショート不良を低減できる。ま
た、走査信号線１０をAl2O3 膜２１で被覆し、走査信号
線１０と第１の画素電極１３を絶縁分離したことにより
走査信号線１０と第１の画素電極１３の間の距離を合わ
せ精度ギリギリまで縮小できるので第１の画素電極１３
の幅を拡大でき開口率が向上する。
【００２３】次に、第１の画素電極１３上のＳｉＮ膜２
０の５０％以上を除去したことにより第１の画素電極１
３上の絶縁膜は保護膜２２のみとなるので、従来、画素
電極上が絶縁膜と保護膜の２重構造となり、膜が厚くな
ることによる液晶印加電圧の低下を防止できる。また、
この時ＳｉＮ膜２０の除去部分の面積は当然、第１の画
素電極１３の面積の１００％を超えないようにするひつ
ようがある。なおSiN膜は第１の画素電極の上で開孔す
ることにより、ＳｉＮ膜を開孔した時に下地のガラス基
板が削られることを防止できる。下地のガラス基板が削
られると第１の画素電極のパターン端部分での段差が大
きくなり、後で形成するソース電極１５等の断切れが生
じやすくなるので、ＳｉＮ膜は第１の画素電極の上で開
孔することが必要である。さらに、ＳｉＮ膜の開孔部の
端はテーパー形状に加工することにより、ソース電極１
５等の断切れを防止できる。特に、水平面からの傾斜角
度を４５°以下とすると電極の断切れはほぼ完全に防止
できる。
０の５０％以上を除去したことにより第１の画素電極１
３上の絶縁膜は保護膜２２のみとなるので、従来、画素
電極上が絶縁膜と保護膜の２重構造となり、膜が厚くな
ることによる液晶印加電圧の低下を防止できる。また、
この時ＳｉＮ膜２０の除去部分の面積は当然、第１の画
素電極１３の面積の１００％を超えないようにするひつ
ようがある。なおSiN膜は第１の画素電極の上で開孔す
ることにより、ＳｉＮ膜を開孔した時に下地のガラス基
板が削られることを防止できる。下地のガラス基板が削
られると第１の画素電極のパターン端部分での段差が大
きくなり、後で形成するソース電極１５等の断切れが生
じやすくなるので、ＳｉＮ膜は第１の画素電極の上で開
孔することが必要である。さらに、ＳｉＮ膜の開孔部の
端はテーパー形状に加工することにより、ソース電極１
５等の断切れを防止できる。特に、水平面からの傾斜角
度を４５°以下とすると電極の断切れはほぼ完全に防止
できる。
【００２４】図４，図５は本発明の第２の実施例の断面
図及び平面図である。本実施例は、付加容量を構成する
下部電極として走査信号線１０とは別個に形成した第３
の配線電極１１を用いた場合の実施例である。本実施例
では第１の画素電極１３が第３の配線電極１１を挾むよ
うに配置された２つの電極からなり、これら２つの電極
を接続する第２の画素電極と上記第３の配線電極により
付加容量を構成している点に特徴がある。このような構
造を採ることにより、第１の実施例と同様に映像信号電
極と第２の画素電極を絶縁分離しつつ、２層の絶縁膜を
有する高信頼の付加容量が構成できる。更に、上記第２
の画素電極と第１の画素電極は第２の画素電極に設けた
凸部で接続している。この第２の画素電極に設けた凸部
は、容易にレーザービーム等の手段により切断できるの
で、後述するように、欠陥画素の修正が可能となる。ま
た、第１の実施例でも同様であったが、図５中に示した
ように、映像信号線と第１の画素電極の間の距離ｄ2 よ
りも映像信号線と第２の画素電極の間の距離ｄ3 を大き
くしたので、映像信号線と第２の画素電極の間でショー
ト不良が生じた時もこの部分を後述するようにレーザー
ビーム等の手段により切断できるので、欠陥画素の修正
が可能となる。第１の画素電極と映像信号線の間はＳｉ
Ｎ膜により絶縁分離されているのでこれらの間でのショ
ートは原理的に生じることはない。従って、このことに
より、事実上映像信号線と画素電極の間でのショート不
良はほとんど皆無とすることができる。
図及び平面図である。本実施例は、付加容量を構成する
下部電極として走査信号線１０とは別個に形成した第３
の配線電極１１を用いた場合の実施例である。本実施例
では第１の画素電極１３が第３の配線電極１１を挾むよ
うに配置された２つの電極からなり、これら２つの電極
を接続する第２の画素電極と上記第３の配線電極により
付加容量を構成している点に特徴がある。このような構
造を採ることにより、第１の実施例と同様に映像信号電
極と第２の画素電極を絶縁分離しつつ、２層の絶縁膜を
有する高信頼の付加容量が構成できる。更に、上記第２
の画素電極と第１の画素電極は第２の画素電極に設けた
凸部で接続している。この第２の画素電極に設けた凸部
は、容易にレーザービーム等の手段により切断できるの
で、後述するように、欠陥画素の修正が可能となる。ま
た、第１の実施例でも同様であったが、図５中に示した
ように、映像信号線と第１の画素電極の間の距離ｄ2 よ
りも映像信号線と第２の画素電極の間の距離ｄ3 を大き
くしたので、映像信号線と第２の画素電極の間でショー
ト不良が生じた時もこの部分を後述するようにレーザー
ビーム等の手段により切断できるので、欠陥画素の修正
が可能となる。第１の画素電極と映像信号線の間はＳｉ
Ｎ膜により絶縁分離されているのでこれらの間でのショ
ートは原理的に生じることはない。従って、このことに
より、事実上映像信号線と画素電極の間でのショート不
良はほとんど皆無とすることができる。
【００２５】また、第２の画素電極に設けた凸部は隣接
する２本の映像信号線のうち液晶配向膜をラビングする
時に下流側になるように配置した。図中の矢印（DIRLB
）はラビングの方向を示している。このことにより、
第２の画素電極のラビング方向下流側に生じるラビング
むらが画素電極上には生じないため画像特性に影響がな
いようにできる。
する２本の映像信号線のうち液晶配向膜をラビングする
時に下流側になるように配置した。図中の矢印（DIRLB
）はラビングの方向を示している。このことにより、
第２の画素電極のラビング方向下流側に生じるラビング
むらが画素電極上には生じないため画像特性に影響がな
いようにできる。
【００２６】図６は本発明の第３の実施例の平面図であ
る。本実施例の断面構造は図２と同様である。本実施例
は第１の画素電極に２個のＴＦＴが接続されているこ
と、第２の画素電極と第１の画素電極は第２の画素電極
に設けた凸部で接続したこと、および第１の画素電極に
設けたＳｉＮ膜の開孔部ＴＨは長辺が映像信号線と平行
になるように配置された略長方形の形状となっている点
に特徴がある。
る。本実施例の断面構造は図２と同様である。本実施例
は第１の画素電極に２個のＴＦＴが接続されているこ
と、第２の画素電極と第１の画素電極は第２の画素電極
に設けた凸部で接続したこと、および第１の画素電極に
設けたＳｉＮ膜の開孔部ＴＨは長辺が映像信号線と平行
になるように配置された略長方形の形状となっている点
に特徴がある。
【００２７】本実施例では、ＴＦＴを複数個設けたこと
によりＴＦＴの動作不良に対して冗長性を持たせること
ができることは云うまでもないが、それだけではなく、
ＴＦＴを複数個設けると同時に、第２の画素電極に凸部
を設け切断可能としたことで付加容量部でショート不良
が生じたときに、第２の画素電極に設けた凸部で付加容
量を切断すると同時に、ＴＦＴの１個を切断することに
より欠陥画素を救済できるようになる。その詳細は後述
する。また、ＳｉＮ膜の開孔部ＴＨを長辺が映像信号線
と平行になるように配置された略長方形の形状とするこ
とにより、半導体膜３０，３１のエッチング残りによる
隣接する映像信号線間でのショートを防止できる。即
ち、ホトレジストパターンの不良等により、隣接する２
本の映像信号線間に跨るように半導体膜３０，３１が残
ると半導体膜を介して映像信号線間がショートするが、
本実施例の構造によれば、ＳｉＮ膜を開孔する際に、Ｓ
ｉＮ膜の上に存在する半導体膜はエッチング除去される
ので、開孔部ＴＨによって配線間ショートを引き起こし
た半導体膜は分離され、配線間ショートは自動的に解消
される。従って、開孔部ＴＨを長辺が第２の配線と平行
に配置した長方形状とすることにより、画素電極内のど
の位置で半導体膜残りが発生しても配線間ショートは起
こらないようにできる。
によりＴＦＴの動作不良に対して冗長性を持たせること
ができることは云うまでもないが、それだけではなく、
ＴＦＴを複数個設けると同時に、第２の画素電極に凸部
を設け切断可能としたことで付加容量部でショート不良
が生じたときに、第２の画素電極に設けた凸部で付加容
量を切断すると同時に、ＴＦＴの１個を切断することに
より欠陥画素を救済できるようになる。その詳細は後述
する。また、ＳｉＮ膜の開孔部ＴＨを長辺が映像信号線
と平行になるように配置された略長方形の形状とするこ
とにより、半導体膜３０，３１のエッチング残りによる
隣接する映像信号線間でのショートを防止できる。即
ち、ホトレジストパターンの不良等により、隣接する２
本の映像信号線間に跨るように半導体膜３０，３１が残
ると半導体膜を介して映像信号線間がショートするが、
本実施例の構造によれば、ＳｉＮ膜を開孔する際に、Ｓ
ｉＮ膜の上に存在する半導体膜はエッチング除去される
ので、開孔部ＴＨによって配線間ショートを引き起こし
た半導体膜は分離され、配線間ショートは自動的に解消
される。従って、開孔部ＴＨを長辺が第２の配線と平行
に配置した長方形状とすることにより、画素電極内のど
の位置で半導体膜残りが発生しても配線間ショートは起
こらないようにできる。
【００２８】図７は本発明の第４の実施例の平面図であ
る。本実施例の断面構造は図２と同様である。実施例で
は、映像信号線が、走査信号線との交差部分において分
岐されており、さらに、分岐部分での配線の幅Ｗ２と配
線間スペースの幅Ｓ２の総和は、分岐部以外での配線幅
Ｗ１に等しくなっている。これにより、配線交差部分で
の配線間ショート不良を、ショートした方の分岐配線を
レーザ等により切断することにより救済できる。更に、
分岐部以外の配線幅Ｗ１を拡大したことにより、この部
分での断線不良を低減できる。従来の技術では、配線幅
を拡大すると画素電極とのショートを防止するために画
素電極の幅を縮小せざるを得ないので開口率が低下して
しまうという問題があった。本実施例では、映像信号線
と第１の画素電極をＳｉＮ膜により絶縁分離したこと
で、映像信号線と第１の画素電極間の距離を縮小できる
ため、画素電極の幅を縮小することなく配線幅を拡大で
きる。従って、本実施例では、開口率の低下を招くこと
なく断線不良を低減できる。図８は本発明および従来の
技術における、映像信号線幅と映像信号線の断線歩留ま
りおよび開口率の関係を比較した図である。映像信号線
幅を広くすると開口率は低下、断線歩留まりは向上す
る。即ち開口率は低下、断線歩留まりはトレードオフの
関係にある。同じ配線幅で比較すると、本発明では従来
の技術に比較して約１０％開口率が向上することがわか
る。また、例えば開口率３４％（図中の横線）で比較す
ると、本発明では従来の技術に比較して配線幅を８μｍ
程度拡大できるので約１５％断線歩留まりが向上するこ
とが分かる。以上の効果は映像信号線と画素電極の間の
距離を縮小できることによる。これによる余裕分を画素
電極幅の拡大に充てるか映像信号線幅の拡大に充てるか
によって、開口率または断線歩留まりの向上を選択でき
る。本発明の効果は以上により明らかである。
る。本実施例の断面構造は図２と同様である。実施例で
は、映像信号線が、走査信号線との交差部分において分
岐されており、さらに、分岐部分での配線の幅Ｗ２と配
線間スペースの幅Ｓ２の総和は、分岐部以外での配線幅
Ｗ１に等しくなっている。これにより、配線交差部分で
の配線間ショート不良を、ショートした方の分岐配線を
レーザ等により切断することにより救済できる。更に、
分岐部以外の配線幅Ｗ１を拡大したことにより、この部
分での断線不良を低減できる。従来の技術では、配線幅
を拡大すると画素電極とのショートを防止するために画
素電極の幅を縮小せざるを得ないので開口率が低下して
しまうという問題があった。本実施例では、映像信号線
と第１の画素電極をＳｉＮ膜により絶縁分離したこと
で、映像信号線と第１の画素電極間の距離を縮小できる
ため、画素電極の幅を縮小することなく配線幅を拡大で
きる。従って、本実施例では、開口率の低下を招くこと
なく断線不良を低減できる。図８は本発明および従来の
技術における、映像信号線幅と映像信号線の断線歩留ま
りおよび開口率の関係を比較した図である。映像信号線
幅を広くすると開口率は低下、断線歩留まりは向上す
る。即ち開口率は低下、断線歩留まりはトレードオフの
関係にある。同じ配線幅で比較すると、本発明では従来
の技術に比較して約１０％開口率が向上することがわか
る。また、例えば開口率３４％（図中の横線）で比較す
ると、本発明では従来の技術に比較して配線幅を８μｍ
程度拡大できるので約１５％断線歩留まりが向上するこ
とが分かる。以上の効果は映像信号線と画素電極の間の
距離を縮小できることによる。これによる余裕分を画素
電極幅の拡大に充てるか映像信号線幅の拡大に充てるか
によって、開口率または断線歩留まりの向上を選択でき
る。本発明の効果は以上により明らかである。
【００２９】図９は本発明の第５の実施例を説明するた
めの平面図である。図中のＤ１〜Ｄ５はショート不良個
所を示す。またＬＣＵＴ１〜ＬＣＵＴ４はレーザによる
切断を示す。まず、付加容量部で走査信号線と第２の画
素電極間でショートが発生した場合（Ｄ１）には、ＬＣ
ＵＴ１で示した部分を切断し第２の画素電極を第１の画
素電極から分離する。このままでは当該画素には付加容
量がないため電圧保持特性が低下や、ＴＦＴのゲート−
ソース間の寄生容量に起因するゲートパルスの立上り，
立ち下がり時のソース電圧の変動が大きくなり、正常に
動作しないことになる。このため、ＬＣＵＴ４で示した
部分を切断しＴＦＴを１個切り離すことにより、ゲート
−ソース間の寄生容量とＴＦＴのオフ電流を減らすこと
により、当該画素を正常動作させることが可能になる。
次に、付加容量部の第２の画素電極と映像信号線の間で
ショートが発生した場合（Ｄ２）は、ＬＣＵＴ２で示し
た部分を切断することによりショートを解消できる。こ
れを実施するためには、特に第２の画素電極と映像信号
線の間の距離を大きくした本発明の構造が必要である。
次に、走査信号線と映像信号線の間でショートが発生し
た場合（Ｄ３）には、ＬＣＵＴ３で示した２ヵ所を切断
することにより、断線生ぜしめることなくショート不良
を解消できる。最後に、２個のＴＦＴのうちの１個がシ
ョート不良を起こした場合（Ｄ４，Ｄ５）には、ＬＣＵ
Ｔ４で示した２ヵ所を切断し、当該ＴＦＴを切り離すこ
とによりショート不良を解消できる。
めの平面図である。図中のＤ１〜Ｄ５はショート不良個
所を示す。またＬＣＵＴ１〜ＬＣＵＴ４はレーザによる
切断を示す。まず、付加容量部で走査信号線と第２の画
素電極間でショートが発生した場合（Ｄ１）には、ＬＣ
ＵＴ１で示した部分を切断し第２の画素電極を第１の画
素電極から分離する。このままでは当該画素には付加容
量がないため電圧保持特性が低下や、ＴＦＴのゲート−
ソース間の寄生容量に起因するゲートパルスの立上り，
立ち下がり時のソース電圧の変動が大きくなり、正常に
動作しないことになる。このため、ＬＣＵＴ４で示した
部分を切断しＴＦＴを１個切り離すことにより、ゲート
−ソース間の寄生容量とＴＦＴのオフ電流を減らすこと
により、当該画素を正常動作させることが可能になる。
次に、付加容量部の第２の画素電極と映像信号線の間で
ショートが発生した場合（Ｄ２）は、ＬＣＵＴ２で示し
た部分を切断することによりショートを解消できる。こ
れを実施するためには、特に第２の画素電極と映像信号
線の間の距離を大きくした本発明の構造が必要である。
次に、走査信号線と映像信号線の間でショートが発生し
た場合（Ｄ３）には、ＬＣＵＴ３で示した２ヵ所を切断
することにより、断線生ぜしめることなくショート不良
を解消できる。最後に、２個のＴＦＴのうちの１個がシ
ョート不良を起こした場合（Ｄ４，Ｄ５）には、ＬＣＵ
Ｔ４で示した２ヵ所を切断し、当該ＴＦＴを切り離すこ
とによりショート不良を解消できる。
【００３０】以上のように、本発明の構造および方法に
よれば、起こりうる殆ど全てのショート不良を修正でき
ることになるので、製造歩留まりを飛躍的に向上せしめ
ることが可能となる。
よれば、起こりうる殆ど全てのショート不良を修正でき
ることになるので、製造歩留まりを飛躍的に向上せしめ
ることが可能となる。
【００３１】次に、本発明の第１の実施例の製造工程を
図１０〜図１６を用いて説明する。まず図１０に示すよ
うに、ガラス基板上にスパッタリング法によりＡｌ膜を
３００ｎｍ堆積して、周知のホトリソグラフィー法によ
り所定の形状にパターニングし走査信号線１０を得る。
ここで、走査信号線１０の材料としてはＡｌに限らずＡ
ｌ−Ｓｉ，Ａｌ−Ｐｄとうの合金膜、Ｔａ，Ｔａ−Ｍ
ｏ，Ｔａ−Ｗ等のＴａを含む金属膜あるいはこれらの金
属膜を積層した複合膜でもよい。
図１０〜図１６を用いて説明する。まず図１０に示すよ
うに、ガラス基板上にスパッタリング法によりＡｌ膜を
３００ｎｍ堆積して、周知のホトリソグラフィー法によ
り所定の形状にパターニングし走査信号線１０を得る。
ここで、走査信号線１０の材料としてはＡｌに限らずＡ
ｌ−Ｓｉ，Ａｌ−Ｐｄとうの合金膜、Ｔａ，Ｔａ−Ｍ
ｏ，Ｔａ−Ｗ等のＴａを含む金属膜あるいはこれらの金
属膜を積層した複合膜でもよい。
【００３２】次に、図１１に示すように、陽極酸化法に
より走査信号線１０の表面及び側面にAl2O3 膜２０を形
成する。この時走査信号線１０としてＴａをもちいれ
ば、当然Al2O3膜のかわりにTa2O5膜ができる。
より走査信号線１０の表面及び側面にAl2O3 膜２０を形
成する。この時走査信号線１０としてＴａをもちいれ
ば、当然Al2O3膜のかわりにTa2O5膜ができる。
【００３３】次に図１２に示すように、スパッタリング
法によりＩＴＯ膜を１００ｎｍ堆積して、周知のホトリ
ソグラフィー法により所定の形状にパターニングし第１
の画素電極１３を得る。ここで、第１の画素電極１３の
形成はAl2O3 膜２０を形成した後に行うことが本実施例
の特徴である。このようにすることにより、第１の画素
電極１３形成時に、パターニングの不良により第１の画
素電極１３が走査信号線１０の上に残っても、Al2O3 膜
２０によって絶縁されるためショートにはならない。も
し、この工程を逆にするとパターニングの不良が起こっ
たときには両電極間のショートが発生する可能性があ
る。
法によりＩＴＯ膜を１００ｎｍ堆積して、周知のホトリ
ソグラフィー法により所定の形状にパターニングし第１
の画素電極１３を得る。ここで、第１の画素電極１３の
形成はAl2O3 膜２０を形成した後に行うことが本実施例
の特徴である。このようにすることにより、第１の画素
電極１３形成時に、パターニングの不良により第１の画
素電極１３が走査信号線１０の上に残っても、Al2O3 膜
２０によって絶縁されるためショートにはならない。も
し、この工程を逆にするとパターニングの不良が起こっ
たときには両電極間のショートが発生する可能性があ
る。
【００３４】続いて図１３に示すように、プラズマＣＶ
Ｄ法によりＳｉＮ膜２０，ａ−Ｓｉ膜３０とｎ型ａ−Ｓ
ｉ膜を連続して形成し、ａ−Ｓｉ膜３０とｎ型ａ−Ｓｉ
膜を周知のホトリソグラフィー法により所定の形状にパ
ターニングし、続いて第１の画素電極１３上のＳｉＮ膜
２０の一部を除去する。この時、図１５，図１６に示す
ようにＳｉＮ膜を加工するためのホトレジストパターン
の端に沿ってａ−Ｓｉ膜３０のパターンを残して、エッ
チングすることにより、ａ−Ｓｉ膜とＳｉＮ膜のエッチ
ングレートの差からＳｉＮ膜の開孔端をテーパー状に加
工することができる。また、ＳｉＮ膜２０を形成するた
めに、電子サイクロトロン共鳴を利用したマイクロ波プ
ラズマＣＶＤ法を用いると、常温近くの形成温度でも良
質のSiN膜を形成できるのでＩＴＯ膜の上でも白濁，失
透を起こすことなくＴＦＴのゲート絶縁膜としても適用
できるような良質のＳｉＮ膜が形成できる。
Ｄ法によりＳｉＮ膜２０，ａ−Ｓｉ膜３０とｎ型ａ−Ｓ
ｉ膜を連続して形成し、ａ−Ｓｉ膜３０とｎ型ａ−Ｓｉ
膜を周知のホトリソグラフィー法により所定の形状にパ
ターニングし、続いて第１の画素電極１３上のＳｉＮ膜
２０の一部を除去する。この時、図１５，図１６に示す
ようにＳｉＮ膜を加工するためのホトレジストパターン
の端に沿ってａ−Ｓｉ膜３０のパターンを残して、エッ
チングすることにより、ａ−Ｓｉ膜とＳｉＮ膜のエッチ
ングレートの差からＳｉＮ膜の開孔端をテーパー状に加
工することができる。また、ＳｉＮ膜２０を形成するた
めに、電子サイクロトロン共鳴を利用したマイクロ波プ
ラズマＣＶＤ法を用いると、常温近くの形成温度でも良
質のSiN膜を形成できるのでＩＴＯ膜の上でも白濁，失
透を起こすことなくＴＦＴのゲート絶縁膜としても適用
できるような良質のＳｉＮ膜が形成できる。
【００３５】次に図１４に示すように、スパッタリング
法によりＡｌ−Ｓｉ膜を４００ｎｍ形成し所定の形状に
パターニングして映像信号線１４，ソース電極１５及び
第２の画素電極１６を形成し、つぎに、ソース電極と映
像信号線をマスクとしてTFTのチャネル部のｎ型ａ−Ｓ
ｉ膜をエッングし、最後に保護膜としてプラズマCVDに
よりＳｉＮ膜を８００ｎｍ形成して薄膜半導体装置が完
成する。
法によりＡｌ−Ｓｉ膜を４００ｎｍ形成し所定の形状に
パターニングして映像信号線１４，ソース電極１５及び
第２の画素電極１６を形成し、つぎに、ソース電極と映
像信号線をマスクとしてTFTのチャネル部のｎ型ａ−Ｓ
ｉ膜をエッングし、最後に保護膜としてプラズマCVDに
よりＳｉＮ膜を８００ｎｍ形成して薄膜半導体装置が完
成する。
【００３６】図１７，図１８，図１９は本発明の第７の
実施例の説明図である。
実施例の説明図である。
【００３７】図１７は本発明の薄膜半導体装置全体の模
式図である。ＴＦＴアクティブマトリックス部９２は図
１〜図７で説明したような構造の画素がアレイ状に配列
されている。走査信号線側接続端子９０は、ＴＦＴアク
ティブマトリックス部内の走査信号線１０が接続されＴ
ＦＴのゲートに信号を供給するための端子で、映像信号
線側接続端子９１には映像信号線１４が接続され、これ
は画素電極に映像信号線１４からの信号を供給するため
の端子である。
式図である。ＴＦＴアクティブマトリックス部９２は図
１〜図７で説明したような構造の画素がアレイ状に配列
されている。走査信号線側接続端子９０は、ＴＦＴアク
ティブマトリックス部内の走査信号線１０が接続されＴ
ＦＴのゲートに信号を供給するための端子で、映像信号
線側接続端子９１には映像信号線１４が接続され、これ
は画素電極に映像信号線１４からの信号を供給するため
の端子である。
【００３８】図１８，図１９は１個の走査信号線側接続
端子９０の断面及び平面図である。走査信号線側接続端
子９０では、走査信号線１０は、ＣｒまたはＴａからな
る引出端子１３２に接続され、これらを被うようにＩＴ
Ｏからなる端子部保護膜１３１が形成されている。本実
施例の特徴は、端子部保護膜１３１は、走査信号線１０
を被覆するAl2O3 膜の上まで延在し、端子部保護膜１３
１の幅は走査信号線１０の幅よりも広くなっていること
にある。このようにしてAl2O3 膜で被覆されていない走
査信号線１０をＩＴＯ膜で保護することにより、ＩＴＯ
をパターニングする時にＩＴＯのエッチング液に走査信
号線１０が曝されないようにできるので、ＩＴＯのエッ
チング液により走査信号線１０が腐食することがなく、
信頼性の高い接続端子が得られる。また、図２０に示す
ように引出端子１３２は走査信号線１０の上側に形成し
てもよい。
端子９０の断面及び平面図である。走査信号線側接続端
子９０では、走査信号線１０は、ＣｒまたはＴａからな
る引出端子１３２に接続され、これらを被うようにＩＴ
Ｏからなる端子部保護膜１３１が形成されている。本実
施例の特徴は、端子部保護膜１３１は、走査信号線１０
を被覆するAl2O3 膜の上まで延在し、端子部保護膜１３
１の幅は走査信号線１０の幅よりも広くなっていること
にある。このようにしてAl2O3 膜で被覆されていない走
査信号線１０をＩＴＯ膜で保護することにより、ＩＴＯ
をパターニングする時にＩＴＯのエッチング液に走査信
号線１０が曝されないようにできるので、ＩＴＯのエッ
チング液により走査信号線１０が腐食することがなく、
信頼性の高い接続端子が得られる。また、図２０に示す
ように引出端子１３２は走査信号線１０の上側に形成し
てもよい。
【００３９】本発明の薄膜半導体装置を用いて構成した
液晶表示装置の断面模式図を図２１に示す。
液晶表示装置の断面模式図を図２１に示す。
【００４０】液晶層５０６を基準に下部のガラス基板１
上には、走査信号線１０と映像信号線１４とがマトリッ
クス状に形成され、その交点近傍にＴＦＴ５０２が形成
され、ＩＴＯよりなる第１の画素電極１３を駆動する。
液晶層５０６を挾んで対向する対向ガラス基板５０８上
にはＩＴＯよりなる対向電極５１０及びカラーフィルタ
ー５０７，カラーフィルター保護膜５１１，遮光用ブラ
ックマトリックスパターンを形成する遮光膜５１２が形
成されている。図２１の中央部は１画素部分の断面を、
左側は一対のガラス基板１，５０８の左側縁部分で外部
引出端子の存在する部分の断面を、右側は一対のガラス
基板１，５０８の右側縁部分で外部引出端子の存在しな
い部分の断面をしめしている。図２１の左側，右側のそ
れぞれに示すシール材ＳＬは液晶層５０６を封止するよ
うに構成されており、液晶封入口（図示していない）を
除くガラス基板１，５０８の縁全体に沿って形成されて
いる。シール剤は例えばエポキシ樹脂で形成されてい
る。対向ガラス基板５０８側の対向電極５１０は少なく
とも一個所において、銀ペースト材ＳＩＬによってガラ
ス基板１に形成された外部引出配線に接続されている。
この外部接続配線は走査信号線１０，ソース電極１５，
映像信号線１４のそれぞれと同一製造工程で形成され
る。配向膜ＯＲＩ１，ＯＲＩ２，画素電極１３，保護膜
２３，カラーフィルター保護膜５１１，ゲートＳｉＮ膜
２１のそれぞれの層はシール材ＳＬの内側に形成され
る。偏光板５０５はそれぞれ一対のガラス基板１，５０
８の外側の表面に形成されている。
上には、走査信号線１０と映像信号線１４とがマトリッ
クス状に形成され、その交点近傍にＴＦＴ５０２が形成
され、ＩＴＯよりなる第１の画素電極１３を駆動する。
液晶層５０６を挾んで対向する対向ガラス基板５０８上
にはＩＴＯよりなる対向電極５１０及びカラーフィルタ
ー５０７，カラーフィルター保護膜５１１，遮光用ブラ
ックマトリックスパターンを形成する遮光膜５１２が形
成されている。図２１の中央部は１画素部分の断面を、
左側は一対のガラス基板１，５０８の左側縁部分で外部
引出端子の存在する部分の断面を、右側は一対のガラス
基板１，５０８の右側縁部分で外部引出端子の存在しな
い部分の断面をしめしている。図２１の左側，右側のそ
れぞれに示すシール材ＳＬは液晶層５０６を封止するよ
うに構成されており、液晶封入口（図示していない）を
除くガラス基板１，５０８の縁全体に沿って形成されて
いる。シール剤は例えばエポキシ樹脂で形成されてい
る。対向ガラス基板５０８側の対向電極５１０は少なく
とも一個所において、銀ペースト材ＳＩＬによってガラ
ス基板１に形成された外部引出配線に接続されている。
この外部接続配線は走査信号線１０，ソース電極１５，
映像信号線１４のそれぞれと同一製造工程で形成され
る。配向膜ＯＲＩ１，ＯＲＩ２，画素電極１３，保護膜
２３，カラーフィルター保護膜５１１，ゲートＳｉＮ膜
２１のそれぞれの層はシール材ＳＬの内側に形成され
る。偏光板５０５はそれぞれ一対のガラス基板１，５０
８の外側の表面に形成されている。
【００４１】液晶層５０６は液晶分子の向きを設定する
下部配向膜ＯＲＩ１と上部配向膜ＯＲＩ２の間に封入さ
れ、シール材ＳＬによってシールされている。下部配向
膜ＯＲＩ１はガラス基板１側の保護膜２３の上部に形成
される。対向ガラス基板５０８の内側の表面には、遮光
膜５１２，カラーフィルター５０７，カラーフィルター
保護膜５１１，対向電極５１０および上部配向膜ＯＲＩ
２が順次積層して設けられている。この液晶表示装置は
ガラス基板１側と対向ガラス基板５０８側の層を別々に
形成し、その後上下ガラス基板１，５０８を重ねあわ
せ、両者間に液晶５０６を封入することによって組立ら
れる。バックライトＢＬからの光の透過を画素電極１３
部分で調節することによりＴＦＴ駆動型のカラー液晶表
示装置が構成される。
下部配向膜ＯＲＩ１と上部配向膜ＯＲＩ２の間に封入さ
れ、シール材ＳＬによってシールされている。下部配向
膜ＯＲＩ１はガラス基板１側の保護膜２３の上部に形成
される。対向ガラス基板５０８の内側の表面には、遮光
膜５１２，カラーフィルター５０７，カラーフィルター
保護膜５１１，対向電極５１０および上部配向膜ＯＲＩ
２が順次積層して設けられている。この液晶表示装置は
ガラス基板１側と対向ガラス基板５０８側の層を別々に
形成し、その後上下ガラス基板１，５０８を重ねあわ
せ、両者間に液晶５０６を封入することによって組立ら
れる。バックライトＢＬからの光の透過を画素電極１３
部分で調節することによりＴＦＴ駆動型のカラー液晶表
示装置が構成される。
【００４２】図２２はガラス基板側の画素配列の平面図
である。各画素は走査信号電極１０が延在する方向と同
一列方向に複数配置され、画素列Ｘ１，Ｘ２，Ｘ３，…
のそれぞれを構成している。各画素列Ｘ１，Ｘ２，Ｘ
３，…のそれぞれの画素は薄膜トランジスタＴＦＴ１，
ＴＦＴ２および画素電極１３の配置位置を同一に構成し
ている。映像信号電極１４は走査信号電極１０と交差す
るように配置され各画素列の内の１個の画素に接続され
ている。
である。各画素は走査信号電極１０が延在する方向と同
一列方向に複数配置され、画素列Ｘ１，Ｘ２，Ｘ３，…
のそれぞれを構成している。各画素列Ｘ１，Ｘ２，Ｘ
３，…のそれぞれの画素は薄膜トランジスタＴＦＴ１，
ＴＦＴ２および画素電極１３の配置位置を同一に構成し
ている。映像信号電極１４は走査信号電極１０と交差す
るように配置され各画素列の内の１個の画素に接続され
ている。
【００４３】図２３は表示装置全体の等価回路を示す。
ＸiＧ，Ｘi+1Ｇ，…は、緑色フィルターＧが形成される
画素に接続された映像信号線である。同様に、ＸiＢ，
Ｘi+1Ｂ…は青色フィルターＢが、ＸiＲ，Ｘi+1Ｒ …は
赤色フィルターＲが形成される画素に接続された映像信
号線である。Ｙi，Ｙi+1…は図２０に示した画素列Ｘ
１，Ｘ２…を選択する走査信号線１０であり、これらの
走査信号線１０は垂直走査回路Ｖに接続されている。映
像信号線は、交互に上側映像信号駆動回路Ｈｅと下側映
像信号駆動回路Ｈｏに接続されている。
ＸiＧ，Ｘi+1Ｇ，…は、緑色フィルターＧが形成される
画素に接続された映像信号線である。同様に、ＸiＢ，
Ｘi+1Ｂ…は青色フィルターＢが、ＸiＲ，Ｘi+1Ｒ …は
赤色フィルターＲが形成される画素に接続された映像信
号線である。Ｙi，Ｙi+1…は図２０に示した画素列Ｘ
１，Ｘ２…を選択する走査信号線１０であり、これらの
走査信号線１０は垂直走査回路Ｖに接続されている。映
像信号線は、交互に上側映像信号駆動回路Ｈｅと下側映
像信号駆動回路Ｈｏに接続されている。
【００４４】ＳＵＰは１つの電圧源から複数の分圧した
安定化された電圧源を得るための電源回路やホスト（上
位演算処理装置）からのＣＲＴ（陰極線管）用の情報を
液晶表示パネル用の情報に変換する回路を含む回路であ
る。
安定化された電圧源を得るための電源回路やホスト（上
位演算処理装置）からのＣＲＴ（陰極線管）用の情報を
液晶表示パネル用の情報に変換する回路を含む回路であ
る。
【００４５】
【発明の効果】以上述べたように、本発明によれば画素
電極と隣接する配線電極を絶縁膜により分離しつつ高信
頼の付加容量を付与できるので、ショート不良が少ない
薄膜半導体装置を実現することが可能となる。また、開
口率を低下させることなく断線不良が少なく、かつショ
ート不良に対して修正可能な構造を持つ薄膜半導体装置
が実現できる。更に、起こりうる全てのショート不良を
修正可能な構造を持つ薄膜半導体装置を実現できるの
で、本発明の薄膜半導体装置を用いて画像表示装置を構
成することにより、事実上完全無欠陥の表示装置が実現
でき、良好な製造歩留まり得られる。
電極と隣接する配線電極を絶縁膜により分離しつつ高信
頼の付加容量を付与できるので、ショート不良が少ない
薄膜半導体装置を実現することが可能となる。また、開
口率を低下させることなく断線不良が少なく、かつショ
ート不良に対して修正可能な構造を持つ薄膜半導体装置
が実現できる。更に、起こりうる全てのショート不良を
修正可能な構造を持つ薄膜半導体装置を実現できるの
で、本発明の薄膜半導体装置を用いて画像表示装置を構
成することにより、事実上完全無欠陥の表示装置が実現
でき、良好な製造歩留まり得られる。
【図１】本発明の第１の実施例の平面図。
【図２】本発明の第１の実施例の断面図。
【図３】本発明の第１の実施例の断面図。
【図４】本発明の第２の実施例の断面図。
【図５】本発明の第２の実施例の平面図。
【図６】本発明の第３の実施例の平面図。
【図７】本発明の第４の実施例の平面図。
【図８】本発明の効果の説明図。
【図９】本発明の第５の実施例の説明図。
【図１０】本発明の液晶表示装置の製造工程を説明する
図。
図。
【図１１】本発明の液晶表示装置の製造工程を説明する
図。
図。
【図１２】本発明の液晶表示装置の製造工程を説明する
図。
図。
【図１３】本発明の液晶表示装置の製造工程を説明する
図。
図。
【図１４】本発明の液晶表示装置の製造工程を説明する
図。
図。
【図１５】本発明の液晶表示装置の製造工程を説明する
図。
図。
【図１６】本発明の液晶表示装置の製造工程を説明する
図。
図。
【図１７】本発明の第６の実施例の説明図。
【図１８】本発明の第６の実施例の説明図。
【図１９】本発明の第６の実施例の説明図。
【図２０】本発明の第６の実施例の説明図。
【図２１】本発明の薄膜半導体装置を用いた液晶表示装
置の断面図。
置の断面図。
【図２２】本発明の第４の実施例で示した単位画素を複
数配列した平面図。
数配列した平面図。
【図２３】本発明の薄膜半導体装置を用いた液晶表示装
置全体の等価回路。
置全体の等価回路。
１…ガラス基板、２…絶縁膜（１）、３…絶縁膜
（２）、１０…走査信号電極、１１…第３の配線電極、
１３…第１の画素電極、１４…映像信号電極、１５…ソ
ース電極、１６…第２の画素電極、２０…Al2O3 膜、２
１…ゲートＳｉＮ膜、２２…保護ＳｉＮ膜、３０…アモ
ルファスＳｉ膜、３１…ｎ型アモルファスＳｉ膜、９０
…走査信号電極側接続端子、９１…映像信号電極側接続
端子、９２…ＴＦＴ、アクティブマトリックス部、１３
１…端子保護膜、１３２…引出端子、ＴＨ…ＳｉＮ膜開
孔部、Ｄ１〜Ｄ５…ショート欠陥、ＤＩＲＬＢ…ラビン
グの方向、ＬＣＵＴ１〜ＬＣＵＴ４…レーザ切断部、ｄ
1 …走査信号電極と第１の画素電極間の距離、ｄ2…映
像信号電極と第１の画素電極間の距離、ｄ2…映像信号
電極と第２の画素電極間の距離、Ｗ１…映像信号電極の
幅、Ｗ２…映像信号電極の幅（分岐配線部）、Ｓ…分岐
配線部での配線間スペース、５０２…薄膜トランジス
タ、５０５…偏光板、５０８…対向ガラス基板、５０６
…液晶層、５０７…カラーフィルター、５１０…対向電
極、５１１…カラーフィルター保護膜、ＳＬ…シール
材、ＳＩＬ…銀ペースト材、ＯＲＩ１…上部配向膜、Ｏ
ＲＩ２…下部配向膜、ＢＬ…バックライト、Ｖ…垂直走
査回路、Ｈｅ…上側映像信号駆動回路、Ｈｏ…下側映像
信号駆動回路、ＳＵＰ…電源回路。
（２）、１０…走査信号電極、１１…第３の配線電極、
１３…第１の画素電極、１４…映像信号電極、１５…ソ
ース電極、１６…第２の画素電極、２０…Al2O3 膜、２
１…ゲートＳｉＮ膜、２２…保護ＳｉＮ膜、３０…アモ
ルファスＳｉ膜、３１…ｎ型アモルファスＳｉ膜、９０
…走査信号電極側接続端子、９１…映像信号電極側接続
端子、９２…ＴＦＴ、アクティブマトリックス部、１３
１…端子保護膜、１３２…引出端子、ＴＨ…ＳｉＮ膜開
孔部、Ｄ１〜Ｄ５…ショート欠陥、ＤＩＲＬＢ…ラビン
グの方向、ＬＣＵＴ１〜ＬＣＵＴ４…レーザ切断部、ｄ
1 …走査信号電極と第１の画素電極間の距離、ｄ2…映
像信号電極と第１の画素電極間の距離、ｄ2…映像信号
電極と第２の画素電極間の距離、Ｗ１…映像信号電極の
幅、Ｗ２…映像信号電極の幅（分岐配線部）、Ｓ…分岐
配線部での配線間スペース、５０２…薄膜トランジス
タ、５０５…偏光板、５０８…対向ガラス基板、５０６
…液晶層、５０７…カラーフィルター、５１０…対向電
極、５１１…カラーフィルター保護膜、ＳＬ…シール
材、ＳＩＬ…銀ペースト材、ＯＲＩ１…上部配向膜、Ｏ
ＲＩ２…下部配向膜、ＢＬ…バックライト、Ｖ…垂直走
査回路、Ｈｅ…上側映像信号駆動回路、Ｈｏ…下側映像
信号駆動回路、ＳＵＰ…電源回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 和久井 陽行 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内 (72)発明者 笹野 晃 千葉県茂原市早野3300番地 株式会社日立 製作所茂原工場内
Claims (26)
- 【請求項１】透明絶縁基板上に形成された走査信号線
と、前記走査信号線の一部に形成したゲート電極と、前
記走査信号線及びゲート電極上に形成された絶縁膜と、
前記走査信号線に交差するように前記絶縁膜上に形成さ
れた映像信号線と、前記映像信号線に接続されたドレイ
ン電極と、画素電極に接続されたソース電極とからなる
薄膜半導体を内蔵した液晶表示装置において、前記画素
電極は前記走査信号線と同一の平面上に透明電極で形成
し、前記透明電極及び走査信号線上に前記絶縁膜を形成
し、前記透明電極上の前記絶縁膜のない開孔部を介して
前記透明電極に接続した導電性金属からなる容量電極と
で構成し、前記容量電極と前記走査信号線およびこれら
の電極に挟持された絶縁層によって付加容量を構成した
ことを特徴とする液晶表示装置。 - 【請求項２】透明絶縁基板上に形成された走査信号線及
び共通電極線と、前記走査信号線及び共通電極線上に形
成された絶縁膜と、前記走査信号線及び共通電極線に交
差するように前記絶縁膜上に形成された映像信号線と、
前記走査信号線にゲート電極を、映像信号線にドレイン
電極を、さらにソース電極を画素電極に接続した薄膜半
導体素子とからなる液晶表示装置において、前記画素電
極を透明電極で前記走査信号線および共通電極と同一の
平面上に形成し、前記透明電極上の前記絶縁膜のない開
孔部を介して前記透明電極に接続された金属電極とで構
成され、前記金属電極と共通電極線およびこれらの電極
に挟持された絶縁層によって付加容量を構成したことを
特徴とする液晶表示装置。 - 【請求項３】請求項１において、前記透明電極には少な
くとも２個以上の薄膜半導体素子が接続されていること
を特徴とする液晶表示装置。 - 【請求項４】請求項１または３において、前記走査信号
線の表面及び側面には、前記走査信号線構成する金属の
自己酸化膜が形成されていることを特徴とする液晶表示
装置。 - 【請求項５】請求項２において、前記透明電極には少な
くとも２個以上の薄膜半導体素子が接続されていること
を特徴とする液晶表示装置。 - 【請求項６】請求項２または５において、前記走査信号
線及び共通電極線の表面及び側面には、前記走査信号線
及び共通電極を構成する金属の自己酸化膜が形成されて
いることを特徴とする液晶表示装置。 - 【請求項７】請求項６において、前記走査電極は、Ａ
ｌ，Ｔａ、またはこれらの金属元素を成分として含む合
金膜または、これらの金属膜を複数積層した複合膜であ
ることを特徴とする液晶表示装置。 - 【請求項８】請求項２において、前記透明電極が複数に
分割され、かつ分割された各々の透明電極は、前記金属
電極により接続されていることを特徴とする液晶表示装
置。 - 【請求項９】請求項１または２において、前記透明電極
上に設けた開孔部の面積は、前記透明電極の面積の５０
％以上１００％未満であることを特徴とする液晶表示装
置。 - 【請求項１０】請求項１または２において、前記透明電
極上に設けた開孔部は、長方形またはこれに類する形状
であって、その長辺が上記映像信号線と平行となるよう
に設けられていることを特徴とする液晶表示装置。 - 【請求項１１】請求項１または２において、前記透明電
極上に設けた開孔部の端部は、少なくともその一部が、
前記絶縁膜の膜厚が連続的に変化するテーパー形状に加
工されていることを特徴とする液晶表示装置。 - 【請求項１２】請求項１１において、基板面を基準とし
たテーパー加工部の仰角が４５度以下であることを特徴
とする液晶表示装置。 - 【請求項１３】請求項１または２において、前記透明電
極とこれに隣接する前記映像信号線および前記走査信号
線の間の距離は、前記記映像信号線および前記走査信号
線の配線幅よりも小さいことを特徴とする液晶表示装
置。 - 【請求項１４】請求項１または２において、前記映像信
号線とこれに隣接する前記金属電極との間の距離は、前
記映像信号線とこれに隣接する前記透明電極との間の距
離よりも大きいことを特徴とする液晶表示装置。 - 【請求項１５】請求項１または２において、前記映像信
号線は、少なくとも前記走査信号線との交差部において
複線化されており、かつ前記映像信号線を複線化した部
分における、複数の分岐配線電極の幅と各々の分岐配線
間スペースの幅の合計は、複線化しない部分の配線幅に
等しいことを特徴とする液晶表示装置。 - 【請求項１６】請求項１または２において、前記絶縁膜
は、膜中の単位体積当りのＳｉ−Ｈ結合数が１×１０22
ｃｍ-3〜２×１０21ｃｍ-3の範囲であるか、または、膜
中の単位体積当りのＮ−Ｈ結合数に対するＳｉ−Ｈ結合
数の比が０.４ 以下窒化シリコン膜により構成されてい
ることを特徴とする液晶表示装置。 - 【請求項１７】請求項１または２において、前記金属電
極と前記透明電極の接続が、前記金属電極に設けた凸部
において成されていることを特徴とする液晶表示装置。 - 【請求項１８】請求項１７において、前記金属電極に設
けた凸部は、隣接する前記映像信号線の内どちらか一方
に偏って配置されていることを特徴とする液晶表示装
置。 - 【請求項１９】請求項４または６において、前記走査信
号線の外部接続端子部分は、前記走査信号線を構成する
金属の電極とこれに接続された引出端子と、上記引出端
子と前記走査信号線を完全に被覆する透明の電極とから
なり、前記透明の電極は前記走査信号線の表面および側
面に形成された前記走査信号線を構成する金属の自己酸
化膜の上部にまで延在せしめたことを特徴とする液晶表
示装置。 - 【請求項２０】透明絶縁基板上に走査信号線を形成する
工程と、前記走査信号線の表面及び側面に前記走査信号
線を構成する金属の自己酸化膜を形成する工程と、透明
電極からなる第１の画素電極を形成する工程と、前記走
査信号線および第１の画素電極上にゲート絶縁膜、第１
の半導体膜および第２の半導体膜を順次形成する工程
と、前記第１及び第２の半導体膜をパターニングする工
程と、前記第１の画素電極上のゲート絶縁膜の一部を除
去する工程と、前記走査信号線に交差する映像信号線お
よび前記半導体膜と第１の画素電極を接続するソース電
極と第２の画素電極を形成する工程と、前記第２の半導
体膜の一部を除去する工程と、保護絶縁膜を形成する工
程を具備することを特徴とする液晶表示装置の製造方
法。 - 【請求項２１】請求項２０において、上記ゲート絶縁膜
を電子サイクロトロン共鳴を利用したマイクロ波プラズ
マ化学気相成長法により形成することを特徴とする液晶
表示装置の製造方法。 - 【請求項２２】請求項２０において、前記走査信号線の
表面及び側面に前記走査信号線を構成する金属の自己酸
化膜を形成後、前記ゲート絶縁膜、前記第１の半導体膜
および前記第２の半導体膜を形成する前に前記透明電極
からなる第１の画素電極を形成することを特徴とする液
晶表示装置の製造方法。 - 【請求項２３】請求項２０において、前記第２の画素電
極に設けた凸部をレーザ光等の収束されたビームにより
切断し、第２の画素電極と第１の画素電極を切り離す工
程を含むことを特徴とする液晶表示措置の製造方法。 - 【請求項２４】請求項２０において、前記第２の画素電
極に設けた凸部をレーザ光等の収束されたビームにより
切断し、第２の画素電極と第１の画素電極を切り離すと
同時に、第１の画素電極に接続された複数の薄膜半導体
素子の少なくとも１個も同様な手段により切り離すこと
を特徴とする液晶表示装置の製造方法。 - 【請求項２５】透明絶縁基板上に形成された走査信号線
と、前記走査信号線の一部に形成したゲート電極と、前
記走査信号線及びゲート電極上に形成された絶縁膜と、
前記走査信号線に交差するように前記絶縁膜上に形成さ
れた映像信号線と、前記映像信号線に接続されたドレイ
ン電極と、画素電極に接続されたソース電極とからなる
薄膜半導体を内蔵した液晶表示装置において、前記画素
電極は前記走査信号線と同一の平面上に透明電極で形成
し、前記透明電極及び走査信号線上に前記絶縁膜を形成
し、前記透明電極上に形成される前記絶縁膜は前記透明
電極の周囲に所定幅で設け、前記絶縁膜のない開孔部を
介して前記透明電極に接続した導電性金属からなる容量
電極とで構成し、前記容量電極と前記走査信号線および
これらの電極に挟持された絶縁層によって付加容量を構
成したことを特徴とする液晶表示装置。 - 【請求項２６】透明絶縁基板上に形成された走査信号線
及び共通電極線と、前記走査信号線及び共通電極線上に
形成された絶縁膜と、前記走査信号線及び共通電極線に
交差するように前記絶縁膜上に形成された映像信号線
と、前記走査信号線にゲート電極を、映像信号線にドレ
イン電極を、さらにソース電極を画素電極に接続した薄
膜半導体素子とからなる液晶表示装置において、前記画
素電極を透明電極で前記走査信号線および共通電極と同
一の平面上に形成後その上に絶縁膜を形成し、前記透明
電極上に形成される前記絶縁膜は前記透明電極の周囲に
所定幅で設け、前記透明電極上の前記絶縁膜のない開孔
部を介して前記透明電極に接続された金属電極とで構成
され、前記金属電極と共通電極線およびこれらの電極に
挟持された絶縁層によって付加容量を構成したことを特
徴とする液晶表示装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3231495A JPH0572553A (ja) | 1991-09-11 | 1991-09-11 | 液晶表示装置およびその製造方法 |
| KR1019920016506A KR100282681B1 (ko) | 1991-09-11 | 1992-09-09 | 액정표시장치 및 그 제조방법 |
| US08/367,929 US5623350A (en) | 1991-09-11 | 1995-01-03 | Liquid crystal display with supplemental capacitors and method for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3231495A JPH0572553A (ja) | 1991-09-11 | 1991-09-11 | 液晶表示装置およびその製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28650897A Division JP3013818B2 (ja) | 1997-10-20 | 1997-10-20 | 液晶表示装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0572553A true JPH0572553A (ja) | 1993-03-26 |
Family
ID=16924389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3231495A Pending JPH0572553A (ja) | 1991-09-11 | 1991-09-11 | 液晶表示装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5623350A (ja) |
| JP (1) | JPH0572553A (ja) |
| KR (1) | KR100282681B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07281211A (ja) * | 1994-04-11 | 1995-10-27 | Furontetsuku:Kk | 電気光学素子 |
| KR100737633B1 (ko) * | 2001-05-17 | 2007-07-10 | 비오이 하이디스 테크놀로지 주식회사 | 박막 트랜지스터 액정표시장치 |
| CN107710049A (zh) * | 2015-06-26 | 2018-02-16 | 日本精机株式会社 | 屏幕装置以及平视显示装置 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
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