JPH0480722A - アクテイブマトリックス液晶表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、液晶表示装置に関して、特に、薄膜トランジ
スタおよび画素電極で構成する、アクマトリックス方式
の液晶表示装置に関する。

〔従来の技術〕

従来、液晶の駆動法の一つにアクティブマトリックス駆
動方法がある。この駆動方法は、各々の液晶画素に薄膜
トランジスタを接続して、この薄膜トランジスタを通し
て液晶に電圧を印加して画像を表示する。第２１図は従
来のアクティブマトリックスデイスプレィの駆動回路の
構成を示す。

さらに、第２２図は表示画素部の例を示す。さらに、第
２３図は、画素部内に設けられた。アモルファスシリコ
ンを用いた薄膜トランジスタ基板の断面構造をしめす。

表示画素部は、第２１図から。

薄膜トランジスタ５３．ストレージキャパシタ５４、走
査信号線５５．映像信号線５６で構成されている。第２
２図から、薄膜トランジスタ５３のソース電極５７は透
明画素電極５８に、トレイン電極５８は映像信号線５６
へ接続され、ゲート電極５９は走査信号線５５へ接続さ
れている。薄膜トランジスタのソース電極５７は透明画
素電極５８を介してストレジキャパシタ５４へ、他の端
子は液晶７０を介して透明共通電極６１へ接続される。

薄膜トランジスタは、第２３図から下部透明ガラス基板
６２上に状ゲート電極５９．ゲート絶縁膜６３．アモル
ファスシリコン（Ｓｉ半導体層）６４、Ｎ＋半導体層６
５．ソース電極５７．ドレイン電極５８で構成されてい
る。

第２１図により駆動回路の動作を説明する。

薄膜トランジスタで表示を行うには、走査信号線５５線
に信号を与え薄膜トランジスタをオン状態にする。信号
を順次印加し、同時に映像信号線５６にも、走査信号と
同期させ、データ信号を印加する。例えば、ｉ行目の走
査信号線５５線のｊ列目の映像信号線５６のデータ信号
が薄膜トランジスタを通して画素電極に書き込まれる。

次にｉ行目の走査信号線５５の電圧をオフにして、ｉ行
目の全薄膜トランジスタをオフにする。ｉ＋１行目の走
査信号線を選択し、ｉ　＋　１行目の画素電極に信号を
書き込む。このようにして１行目から順次データ信号を
１行毎に表示画素電極に書き込んでいく。画素電極に書
き込んだデータ電圧は、透明画素共通電極６１との間に
挾まれた液晶層をキャパシタ７０として、次の表示内容
が書き込まれるまで保持される。全画素電極の書き込み
を終えると、再び１行目から順次、次の表示内容を書き
込んでゆく。このように、各画素に薄膜トランジスタを
通して電圧を書き込むことにより、各画素を独立にスタ
テック駆動することができる。このため高解像度、高画
質な表示ができる。

例えば、１０インチ級のアクティブマトリックス液晶表
示装置は、画素数が数百万個に達する。

高解像度、高画質を実現するため画素面積の縮小、およ
び開口率の向上が必須である。

また、画素数の増大にともない、その欠陥の確率が多く
なるため歩留が低下する。その対策手段として一部の画
素を不活性化し表示全体として目立たなくする方法を取
り歩留向上をはかる必要がある。

また、第２１図、第２２図において薄膜トランジスタの
書き込み特性、保持特性は表示装置の、表示画質にたい
して大きな影響を与える。とくに、薄膜トランジスタが
上記作用に対した影響を与える因子として、チャネル幅
Ｗ、チャネル長りがある。例えば、１０インチ級のアク
ティブマトリックス液晶表示装置は、画素数が数百万個
に達し、同数の薄膜トランジスタが搭載されている。こ
のように表示面が大きくなった場合、製造工程における
、薄膜トランジスタのチャネル幅Ｗ、チャネル長りの変
動は顕著になり、画質の低下を引き起こす。

〔発明が解決しようとする課題〕

本発明は、画素面積の縮小および開口率の向上を図った
アクティブマトリックス表示装置を提供することにある
。

本発明は、表示画素内にトリミング部を設け、欠陥部分
の不活性を行い歩留向上を図った、アクティブマトリッ
クス表示装置を提供することにある。

上記従来技術は、表示特性、特に書き込み、保持特性の
変動防止の点について考慮されておらず、画質の低下に
つながる。

本発明の目的は、薄膜トランジスタのトレイン電極およ
びソース電極構造について改良し、各画素の表示特性の
変動を防止および電極の断線の防止を目的としており１
表示画質のよいアクティブマトリックス表示装置を提供
することにある。

〔課題を解決するための手段〕

上記目的を達成するため、隣接する２本の映像信号線と
のほぼ中央に薄膜トランジスタを横おき（薄膜トランジ
スタのチャネル幅方向が映像信号に対して直角）に配置
したものである。さらに、薄膜トランジスタと透明画素
電極は隣接する２本の映像信号線内に、互いに入り組ま
ないように配置したものである。上記目的を達成するた
め、トレイン電極は映像信号線の直角方向に薄膜トラン
ジスタのチャネル幅方向に延長させたものである。

上記目的を達成するため、ドレイン電極は映像信号の直
角方向を延長させ、薄膜トランジスタを構成する半導体
基体のチャネル幅方向に前記トレイン電極を形成しドレ
イン電極及びソース電極の一部が薄膜トランジスタ少な
くとも二辺以上に跨がっているように形成したことであ
る。

〔作用〕

薄膜トランジスタは、画素の多い映像信号線の隣接する
２本間のほぼ中央に横おき（薄膜トランジスタのチャネ
ル幅方向が映像信号に対して直角）に配置する。通常、
薄膜トランジスタのチャネル幅は、チャネル長よりその
幅を大きく取る。

このため、隣接する２本の映像信号線間を有効に利用で
きる。さらに、透明画素電極は隣接する２本の映像信号
線内に、有効な開口面積部分がほぼ四角になるように配
置する。それによって、開口率として有効な透明画素電
極の加工が容易となる。以上の作用を合わせることによ
り、画素面積縮小、開口率向上ができる。

本発明は、薄膜トランジスタで構成されている画素の配
線形状を工夫することにより、すなわち、ドレイン電極
は映像信号線から直角方向に薄膜トランジスタのチャネ
ル幅方向に延長させることによりその一部にトリミング
部を設けることができ、その部分を除去する事により、
その画素を不活性化できる。

さらには、ドレイン線の直角方向にドレイン電極を延長
させ、さらに薄膜トランジスタを構成する半導体基体の
チャネル幅方向に前記ドレイン電極を形成する事および
トレイン電極及びソース電極の一部が半導体基体の二辺
以上に跨がっているように形成する事により、実質的に
薄膜トランジスタのチャネル幅として有効であるソース
電極。

トレイン電極の変動にたいして影響を受けない。

さらに、トレイン電極、ソース電極が半導体基体を少な
くとも二辺以上に渡って乗り越えているため断線の確率
が少なくなる。

〔実施例〕

以下、本発明の一実施例を第１図により説明する。

アクティブマトリックス方式のカラー液晶表示装置の液
晶表示部の一画素を第１図Ａで示し、第１図ＡのＡ−Ａ
’断面を第１図Ｂに示す。第１図Ｂは液晶表示装置を含
めた構造も同時にあられしている。第１図Ａ、Ｂにおい
て液晶表示部の一画素は、下部透明ガラス基板４００内
側の表面上に、薄膜トランジスタＴＦＴ４１０および透
明画素電極４２０で構成されている。さらに、後述する
アルミニウム膜と前記透明画素電極４２０間に形成され
る蓄積容量４３０で構成されている。

下部透明ガラス基板４００は、例えば１．１μｍ程度の
厚さで構成されている。各画素の薄膜トランジスタＴＰ
Ｔは、主にゲート電極４１１゜ゲート絶縁膜４１２．ｉ
型（真性、　１ｎｔｒｌｎｓｌｃ　＋導電型不純物がド
ープされていない）非晶質Ｓ１半導体層４１３．一対の
ソース電極４１４およびトレイン電極４１５で構成され
ている。各画素は、隣接する２本の走査信号線４０２と
隣接する２本の映像信号線４０１との交差領域内に配置
されている。走査信号線４０２は、列方向に延在し、行
方向に複数本配置されている。映像信号線４０１は、行
方向に延在し、列方向に複数本配置されており、その本
数は、後述する赤色、緑色、青色に対応するように形成
されており、走査信号線より４０２より３倍多い。ゲー
ト電極４１１は、アルミニウム膜を用い、１１００ｎ程
度の膜厚で形成する。このゲート電極４１１は、８１半
導体層４１３を完全に覆うように（下方からみて）それ
より太きいきめに形成されている。従って、下部透明ガ
ラス基板４００の下方に蛍光灯等のバックライトを取り
付けた場合、この不透明のゲート電極４１１が影となっ
て、Ｓｉ半導体層１２にはバンクライト光が当たらず、
光照射による導電現象すなわち薄膜トランジスタ４１０
のオフ特性劣化が起こりにくくなる。ゲート電極４１１
はゲート及び遮光の機能の面からだけ考えれば、ゲート
電極及びその配線は単一の層で一体に形成してもよく、
この場合不透明導電材料としてＳｉを含有させたＡＱ、
純ＡＱ、およびＰｄを含有させたＡＱ等選ぶことができ
る。

薄膜トランジスタＴＦＴ４１０のゲート絶縁膜４１２は
、ゲート電極４１１及び走査信号線４０２の上層に形成
されている。ゲート絶縁膜４１２は、たとえば、プラズ
マＣＶＤで形成された窒化珪素膜を用い、３００ｎｍ程
度の厚さで形成される。さらにゲート絶縁膜は前記ゲー
ト電極を、例えばアルミニウム膜を陽極化成等により一
部アルミナ化して、アルミナゲート絶縁膜４１６として
用いる、いわゆる２層ゲート絶縁膜構造となっている。

このアルミナゲート絶縁膜４１６は、ゲート電極４１１
と上層の配線部分、たとえば走査信号線４０１及びドレ
イン、ソース電極４１５，４１４を用いられる金属膜と
の短絡防止としても作用する。第２図は前記までの製造
工程の平面図である。

Ｓｉ型半導体層４１３は、アモファスシリコン膜あるい
は多結晶シリコン膜で形成し、約１８０ｎｍ程度の厚さ
で形成する。このＳｉ半導体層４１３は、供給ガスの成
分を変えて窒化珪素ゲート絶縁膜４１２の形成とともに
連続して同じプラズマＣＶＤ装置で、しかもその装置か
ら外部に露出することなく形成される。また、オーミッ
クコンタクト用のりんをドープしたＮ＋層４１３ａも同
様に連続して約４０ｎｍの厚さに形成される。

しかる後、下部透明ガラス基板４００はＣＶＤ装置から
外に出され、ホトリソグラフィ技術により、Ｓｉ半導体
層４１３は島状にパターニングされる。

第３図は前記までの製造工程の平面図である。

透明画素電極４２０は、スパッタ法により形成された透
明導電膜（ＩＴＯ膜）を用い、１２０ｎｍ−２００ｎｍ
の膜厚で形成される。その後、ホトリソグラフィ技術に
より各画素毎にパターニングされる。第４図は前記まで
の、製造工程の平面図を示す。

ソース電極４１４．ドレイン電極４１５は、各各Ｎ＋半
導体層４１３ａに接触する下側から、第１導電膜Ａ、第
２導電膜Ｂを重ね合わせて構成されている。ソース電極
４１４．ドレイン電極４１５の第１導電膜Ａ、第２導電
膜Ｂは、各々同一工程で製造される。第１導電膜Ａは、
スパッタで形成したクロム膜を用い、５０−１１００ｎ
の膜厚で形成した。クロム膜は、膜厚を必要以上に厚く
するとストレスが大きくなるので、２００ｎｍの膜厚を
越えない範囲で形成する。クロム膜は、Ｎ＋半導体層４
１３ａとの接触が良好である。クロム膜は、後述する第
２の導電膜ＢのアルミニウムがＮ＋半導体層４１３ａに
拡散することを防止する。

いわゆるバリア層と成る。第１の導電膜としては、クロ
ムの他に、高融点金属膜（Ｍｏ、Ｔｉ、Ｔａ。

Ｗ）、高融点金属シリサイド膜（ＭｏＳｉ２．ＴｉＳ　
ｉｚ、　Ｔ　ａ　Ｓ　ｉｚ、　ＷＳ　ｉｚ）で形成して
もよい。

第２導電膜Ｂは、アルミニウムのスパッタリング方によ
り３００−４００ｎｍの膜厚に形成される。

アルミニウム膜は、クロム膜に比べてストレスが小さい
ため、厚い膜厚に形成することが可能で、ソース電極４
１４．ドレイン電極４１５及び映像信号４０１の抵抗値
を低減するように構成されている。第２導電膜Ｂは、薄
膜トランジスタＴＰＴ４１０の動作速度の高速化、映像
信号線の信号伝達速度の高速化が図れるように構成され
ている。つまり、第２導電膜Ｂは、画素の書き込み特性
を向上することができる。第２導電膜Ｂとしては、アル
ミニウム膜の他に、シリコン（Ｓ　ｉ　（や銅（Ｃｕ）
を添加物として含有させたアルミニウム膜で形成しても
よい。第１導電膜Ａと第２導電膜Ｂで構成されているソ
ース電極４１４．ドレイン電極４１５は、ホトリソグラ
フィ技術により、各々パターニングされる。このとき、
前記Ｎ＋半導体層４１３ａは、上記ホトリソマスクと第
１導電膜Ａと第２導電膜Ｂをマスクとして一部除去され
る。すなわち、Ｓｉ半導体層４１３上に残っていたＮ＋
半導体層４１３Ａは、第１導電膜Ａと第２導電膜Ｂ以外
の部分がセルファライン的にその厚さ骨除去される。

第５図は前記までの製造工程の平面図である。また、ソ
ース電極４１４透明画素電極４２０は接続される。薄膜
トランジスタ４１０は、短辺側となるチャネル長りを映
像信号線４０１に対して水平方向に、長辺側となるチャ
ネル幅Ｗは走査信号線４０２に対して水平に形成してい
る。このため、隣接する２本の映像信号線４０１間に薄
膜トランジスタを有効に設置できる。また、ソース電極
４１４から延長される透明画素電極４３０は前記と同様
に、隣接する映像信号線４０１間に、画素として長辺側
となる行方向に延在し、列方向に複数個配置されている
。また、透明画素電極４２０は、薄膜トランジスタ４１
０の形状に左右されず形成できる。このため、透明画素
電極４２０は、加工上形状変動の少ない四角形とするこ
とができる。また、ドレイン電極４１５は映像信号線４
０１から直角方向に薄膜トランジスタのチャネル幅方向
に延長させ、トリミング部４０２ａを形成している。こ
のため１例えばゲート絶縁膜４１２の不良によりゲート
電極４１４とドレイン電極４１５が短絡した場合ライン
欠陥となる。しかし、トリミング部４０１ａを、例えば
レーザー等により除去することにより、該画素のみの不
良となり点欠陥として表れ、表示として目立たなくなる
。

その後、下部透明ガラス基板４００表面には窒化珪素を
プラズマＣＶＤ法により１μｍの膜厚に形成し、ホトリ
ソグラフィにより端子部等を露出させ、窒化珪素保護膜
４１７で画素全面を保護する。

液晶４５０は、下部透明ガラス基板４００と上部透明ガ
ラス基板４０３との間に形成された空間内に、液晶分子
の向きを設定する下部配向膜４１８及び上部配向膜４１
９に規定され、封入されている。下部配向膜４１８は、
下部透明ガラス基板４００側の窒素珪素保護膜４１８上
部に形成される。上部ガラス基板４０３の内側（液晶側
）の表面には、カラーフィルタ４Ｓ１．有機保護膜４５
２゜共通透明画素電極４５３および前記上部配向膜４１
９が順次積層して設けられている。前記共通透明画素電
極４５３は、下部透明ガラス基板４００側の画素毎に設
けられた透明画素電極４２０に対向し、上部透明ガラス
基板４０３に一体となり形成されている。この共通透明
画素電極４５３には、コモン電圧Ｖｃｏｍが印加される
ように構成されている。

カラーフィルム４５１は、予め下部透明ガラス基板４０
０の下方に蛍光灯等のバックライトを取り付けた場合、
この光をカラーフィルタ以外では遮光するため設けられ
るブラックマスク４４０が形成されている、上部透明ガ
ラス基板４０３にアクリル樹脂等の樹脂材料で形成され
る染色基材に染料を着色して構成されている。カラーフ
ィルタ４５１は、画素に対向する位置に各画素毎に構成
され、染め分けられている。カラーフィルタ４５１は隣
接する２本の映像信号線４０１間内に各画素間に渡りス
トライプ状に形成されている。すなわち、薄膜トランジ
スタ４１０はカラーフィルタ４５１に対してほぼ中央に
位置するように配置されている。このように配置するこ
とにより、下部透明ガラス基板４００の下方に蛍光灯等
のバックライトを取り付けた場合、その光の一部がブラ
ックマスク４４０から反射し、薄膜トランジスタ４１０
に入射し光導電効果により画面表示が反転してしまうこ
とがあるが、それを防止できる。光導電効果は光照射に
より薄膜トランジスタのオフ抵抗が低下し、画素の電荷
がリークしてしまい画面表示が反転してしまう現象であ
る。カラーフィルタ４５１は、次のように形成する。ま
ず、上部透明ガラス基板４０３の表面にブラックマスク
４４０を形成する。ブラックマスク４４０はスパッタ法
によりクロムを形成し、フォトリソグラフィ技術でパタ
ーニングする。その後、染色基材を形成し、フォトリン
グラフィ技術で赤色フィルタ形成領域以外の染色基材を
除去する。染色基材を赤色染料で染め、固着処理を施す
ことによって形成される。その後、緑色フィルタ、青色
フィルタを順次形成する。

有機保護膜４５２は、前記カラーフィルタ４５１を異な
る色に染め分けた染料が液晶に漏れることを防止するた
めに設けられている。有機保護膜４５２は、例えば、ア
クリル樹脂、エポキシ樹脂等の透明樹脂材料で形成され
ている。

この液晶表示装置は、下部透明ガラス基板４００　。

上部透明ガラス基板４０３側の各々層を別々に形成し、
その後、上下透明ガラス基板４００及び４０３を重ね合
わせ、両者間に液晶を封入することによって組み立てら
れる。

前記第１図Ｂの中央部は一画素分の断面を示しているが
、左側は透明ガラス基板４００及び４０３の左側縁部分
で外部引出し配線の存在する部分の断面を示している。

右側は、透明ガラス基板４００及び４０３の右側縁部分
で引出し配線の存在しない部分の断面を示している。

第１図Ｂの左側、右側の各々に示すシール材４２０は、
液晶４５０を封入するように構成されており、液晶封入
口（図示していない）をのぞく透明ガラス基板４００及
び４０３の縁周囲全体に沿って形成されている。シート
材４２０は、たとえば、エポキシ樹脂で形成されている
。

前記上部透明ガラス基板４００側の共通透明画素電極４
５３は、少なくとも１カ所において、銀ペースト４３０
によって、下部透明ガラス基板４００側に形成された外
部引出し配線に接続されている。この外部引出し配線は
、前記ゲート電極４１１、ソース電極４１４．ドレイン
電極４１５極の各々と同一工程で形成されている。

前記配向膜４１８及び４１９．透明画素電極４２ｏ、共
通透明画素電極４５３等は、シール材４２０の内側に形
成される。偏光板４３０及び４３１は下部透明ガラス基
板４００．上部透明ガラス基板４０３の各々の外側の表
面に形成されている。

以下本発明の画素配列、回路構成、システム構成を示す
。

第６図、第７図はともに下部透明ガラス基板４ｏ○の内
側（液晶側）から見た平面図であり、下部透明ガラス基
板４００上のパターンのみを示している。各画素は、隣
接する２本の走査信号線（ゲート信号線または水平信号
線）と、隣接する２本の映像信号、ｖＩ（トレイン信号
線または垂直信号線）との交差領域部（４本の信号線で
囲まれた領域内および信号線上）に配置されている。走
査信号線４０２は、行方向に延在し、列方向に複数本配
置されている。映像信号線４０１は、列方向に延在し、
行方向に複数本配置されている。また、共通電極信号線
４３０が各走査信号線４０２の間に走査信号線４０２と
平行して行方向に延在し、列方向に複数本配置されてい
る。なお、これら信号線は液晶表示部の周辺でそれぞれ
駆動回路に接続されている。すなわち、各走査信号線４
０２は、行方向に延在した先端、例えば、左端で透明ガ
ラス基板上の端子部に接続され、さらに、各端子はＴＡ
Ｂに接続され、ＴＡＢ上の半導体基板内の走査信号駆動
回路の各出力部に接続されている。各映像信号線４０１
は、列方向に延在した先端、すなわち、上端及び下端で
一本毎に互い違いに引出されてそれぞれ端子部に接続さ
れ、さらに、各端子はＴＡＢに接続され、ＴＡＢ上の半
導体基板内の映像信号駆動回路の各出力部に接続されて
いる。

また、共通電極信号線４３０は行方向に延在した先端、
例えば、右端で共通の電極に接続され、この共通電極は
端子部に接続され、さらに、この端子部はＦＰＣ上の電
極に接続され、共通電極駆動回路の出力部に接続されて
いる。

第６図に示すように、各画素の薄膜トランジスタ４１０
は一画素に一個配置されている。薄膜トランジスタ４１
０は、主に、ゲート電極４１３゜絶縁膜、非晶質Ｓｉ半
導体４１３．一対のソース電極４１５及びドレイン電極
４１４で構成されている。なお、ソース・ドレインは本
来その間のバイアス極性によって決まり、本表示装置で
はその極性は動作中反転するので、ソース・ドレインは
動作中入れ替われと理解されたい。ただし、以下の説明
では便宜上一方をソース、他方をドレインと固定して表
現する。第６図に示すように、本発明の画素では、薄膜
トランジスタ４１０は画素の下側の走査信号線４０２上
に配置され、この走査信号線４０２が薄膜トランジスタ
４１０のゲート電極になっている。また、薄膜トランジ
スタ４１０のチャネル方向（ソース・ドレイン間を電流
が流れる方向）は映像信号線４０１の方向と平行になる
ように配置されている。ソース電極４１４は、薄膜トラ
ンジスタ４１５，４１０の上側に配置され、その端部は
透明画素電極４２０に接続されている。トレイン電極４
１５は、薄膜トランジスタ４１０の下側に配置され、画
素の左側の映像信号線４０１に接続されている。すなわ
ち、本実施例では画素は下側の走査信号線４０２と左側
の映像信号線４０１によって制御されている。薄膜トラ
ンジスタ４１０のチャネル長しくソース・トレイン電極
間の距離）とチャネル幅Ｗの比、すなわち、相互コンダ
クタンスｇｍを決定するファクタＷ／Ｌは本実施例では
約３に設定されている。この値はフレーム周波数、走査
信号線数、薄膜トランジスタの移動度、液晶容量値、全
全保持容量値などに加え、加工時の寸法シフトを考慮し
て設定される。共通電極信号線４３０は走査信号線４０
２の間に配置されている。共通電極信号線４３０と走査
信号線４０２との間隔はほぼ一定となっている。

共通電極信号線４３０と透明画素電極４２０との交差部
には完全保持容量３１０が形成されている。

薄膜トランジスタ４１０のＷ／Ｌ、ソース電極４１４と
走査信号線４０２の重なり容量（Ｃｇｓ）などによって
一画素あたりに必要な完全保持容量３１０の容量値が決
まり、絶縁膜の単位面積あたりの容量値から完全保持容
量３１０の面積が決定される。本実施例では完全保持容
量３１０は、長方形であり、左右方向の幅は透明画素電
極４２０の幅と同一で、これより上下方向の幅が決定さ
れている。透明画素電極４２０上には乗り越え電極３２
３が設けられている。乗り越え電極３２３は、例えば、
ソース・トレイン電極と同一の層で形成され、共通電極
信号線４３０に重なっている部分と重なっていない部分
の透明画素電極３０９を電気的に接続している。これに
よって、共通電極信号線４３０の段差部での透明画素電
極４２０の断線による表示不良を防止している。信号線
４０２及び共通電極信号線４３０と映像信号線４０１と
の交差部には、これらの信号線間のショートを低減する
ために、薄膜トランジスタ４１０の非晶質Ｓｉ半導体４
１３と同一の層からなる非晶質Ｓｉ半導体３０５，３１
１が設けられている。透明画素電極４２０は、映像信号
線４ｏ１．非晶質Ｓｉ半導体３０５，３１１．　トレイ
ン電極４１５などとショートしない範囲で最大限の面積
に設定されている。透明画素電極４２０の端部には遮光
層３１２．３１３，３１４，３１５が設けられ、透明画
素電極４２０の周辺からの光の漏れを部分的に防いでい
る。透明画素電極４２０はソース電極４１４と同一の電
位であって、透明画素電極４２０への映像信号線４０１
の電位の書き込み、および、透明画素電極４２０の電位
の保持は、薄膜トランジスタ４１０のＯＮ、ＯＦＦによ
って制御されている。第１図Ａに示した構成の画素は、
第６図に示すように行方向、及び列方向に画素の横寸法
３１６、及び、縦寸法３１７を繰返しピンチとして配置
されている。このようにして形成されている下部透明ガ
ラス基板に対向して、上部透明ガラス基板が設けられて
いる。

第７図は画素を複数配置した液晶表示部の要部の上部透
明ガラス基板のカラーフィルタパターンを示したもので
ある。第７図では、下部透明ガラス基板上の画素パター
ンとカラーフィルタパターンの位置関係を明らかにする
ために、１ドツト分を第１図Ａの画素の横寸法３１６、
及び、縦寸法３１７について枠を破線で示している。な
お、第７図のカラーフィルタのパターンは、上部透明ガ
ラス基板の背面（液晶の反対側）から見た平面図である
。第７図から明らかなように、カラーフィルタは、画素
に対向する位置に各画素毎に構成され、染め分けられて
いる。すなわち、カラーフィルタは、画素と同様に、隣
接する２本の走査信号線と隣接する２本の映像信号線と
の交差領域部に形成されている。上部透明ガラス基板の
内側（液晶側）の表面上には、遮光層４４０、赤色フィ
ルタ層（Ｒ）３１９、緑色フィルタ層（Ｇ）３２０、青
色フィルタ層（Ｂ）３２１のパターンが形成され、さら
に、液晶表示部全面にわたって共通透明電極が設けられ
ている、赤色フィルタ層（Ｒ）３１９　。

緑色フィルタ層（Ｇ）３２０．青色フィルタ層（Ｂ）３
２１のパターンは列方向に延在し、行方向にＲ，Ｇ、Ｂ
の順で配置されている。すなわち、フィルタの色は列方
向については単一色となっている。このように、カラー
フィルタは縦ストライプ配置構造となっている。

第８図は、下部透明ガラス基板上の画素パターンと上部
透明ガラス基板上のカラーフィルタパターンを同時に示
したものである。本発明の液晶表示装置においては、並
置されているＲ、Ｇ、Ｂそれぞれの画素の色が混色され
ることにより多色表示が行なわれる。すなわち、横方向
に並置された３個の画素で表示の１単位（１ドツト）３
２２が構成されている。１ドツト３２２の横寸法と縦寸
法はほぼ同一になるように設定されている。したがって
、１画素の横寸法３１６は縦寸法３１７のほぼ３分の１
に設定されている。

以上のような構造のドツトが所望の個数配置され、液晶
表示部が構成されている。液晶表示部の下部透明ガラス
基板の背面（液晶の反対側）には光源（バックライト）
が設置されている。下部透明ガラス基板上の画素の透明
画素電極と、上部透明ガラス基板上の共通透明電極との
間の電圧（交流電圧の実効値）が、上下ガラス基板間の
液晶に印加されることにより液晶の配向状態が変化し、
バックライトの光透過率を変化させることにより表示が
行われる。液晶表示装置の精細度を高くするためには１
ドツトの寸法が小さく設定される。

たとえば、１ドツトの寸法を０．２ｗｎ程度とすること
により高い精細度が実現される。

次に本発明の詳細な内容を提供する、駆動方法などを説
明する。

第９図に本発明による液晶デイスプレィシステムの構成
例を示す。システムは、ワークステーション、パーソナ
ルコンピュータ、ワードプロセッサー等の情報処理シス
テム２２０とデイスプレィシステム２００により構成さ
れている。デイスプレィシステム２００は、液晶デイス
プレィパネル２０２、光源２０１．光ａＸ整回路２０３
９画像データ発生回路２０４Ａとタイミング信号発生回
路２０４Ｂで構成されたコントロール回路２０４゜液晶
の明るさ、コントラスト調整回路２０５．蓄積容量駆動
電圧発生回路２０５．共通電極駆動電圧発生回路２０６
．により構成されている。

液晶デイスプレィモジュール２０２は、液晶パネル２１
７．信号電圧及び走査電圧を発生する信号回路２０７及
び走査回路２０８で構成されている。

液晶パネル２１７は、ａ−５ｉ、ｐ−８ｉ等で構成され
た、薄膜トランジスタ２１１．蓄積容量２１２、液晶２
１３、前記薄膜トランジスタを駆動するための信号線２
１０及び走査線２０９、により構成されている。

蓄積容量駆動電圧発生回路２０５で発生するＶｓｔｇ電
圧及び、共通電極電圧発生回路２０６で発生するＶｃｏ
ｍ電圧は、蓄積容量共通線２１５及び、共通電極端子２
１３にそれぞれ印加されるが、これらは、同一の電圧レ
ベル、位相でもよく特に限定するものではない。

また、蓄積容量２１２と蓄積容量共通線２１５との接続
方法は、第１０図に記載した接続例でもよく、特に限定
するものでない。さらに、信号線２１０と信号回路２０
７との接続方法は、第１１図に記載した接続例のように
信号線を上下方向に交互に引き出してそれぞれの信号線
を信号回路２０７Ａと信号回路２０７Ｂに接続してもよ
く特に限定するものでない。

第１０図、第１１図では、省略しであるが、走査線２０
９と走査回路２０８との接続方法についても特に限定す
るものでない。

第９図において、信号回路２０７及び走査回路２０８の
一部または、すべての回路を液晶パネルと一体にすると
装置が簡素化でき、接続等の信頼性が向上し、低価格化
に有利である。この時の、信号回路及び走査回路の構成
手段は、（１）液晶パネル２１７上に前記回路をａ−５
ｉ、ｐ−８ｉ等の薄膜トランジスタで構成する手段、（
２）前記回路を形成した単結晶Ｓｉ基板を液晶パネル２
１７に取り付ける手段、（３）前記２つ手段を組み合わ
せた手段の各構成手段を取ることができるが特に限定す
るものでない。

第１２図に、液晶デイスプレィモジュール２０２の１実
施例を示す。液晶デイスプレィモジュール２０２は、液
晶パネル２１８．信号回路基板２２７〜２３４．走査回
路基板２２２〜２２４、共通電極電圧Ｖｃｏｍ及び蓄積
容量電圧Ｖｓｔｇの引出基板２２５゜２２６．２３５，
２３６．信号供給基板２２０により構成されている。

前記信号供給基板２２０には、信号ケーブル２２１を経
由して画像データ信号、電源電圧等が供給される。

信号回路基板２２７〜２３４及び、走査回路基板２２２
〜２２４の１実施例を第１３図に示す。

回路基板は、パターン配線を施した有機フィルム等に信
号回路又は、走査回路形成した集積回路２３７Ａを取り
付けたものである。パターン配線２３７Ｂは走査電圧又
は、信号電圧の出力端子、パターン配線２３７Ｃは、集
積回路２３７Ａを動作させるための画像データ信号、及
び電源電圧の入力端子である。

共通電極電圧Ｖｃｏｍは、共通電極端子２３８に加えら
れ、さらに蓄積容量電圧Ｖｓｔｇは、蓄積容量共通線２
１５に加えられる。

なお、引出基板２２５，２２６，２３５，２３６を有機
フィルム等の弾力性のある基板で構成すると、実装上都
合がよい。

第１４図に本発明の係る液晶デイスプレィを応用したシ
ステム例を示す。

第１４図（Ａ）は、液晶デイスプレィを卓上型コンピュ
ータの表示部に応用した例で、コンピュータ本体１、キ
ーボード２及び液晶デイスプレィ３により構成される。

従来の陰極線管Ｃ以下ＣＲＴと略す）によるデイスプレ
ィと比較すると、軽くしかも少ない面積で設置できる特
徴を有している。

特に、１台のコンピュータ本体ｌに対して複数のキーボ
ード２及び液晶デイスプレィ３により複数の操作者が同
時に作業できるシステムや、さらに軽量化が要求される
膝乗せ型のコンピュータに適用することによりその特徴
が十分に発揮される。

したがって、液晶デイスプレィをコンピュータの表示部
に用いることにより、ノートブック型を始めとする軽量
、省スペースの個人用途向けのコンピュータを実現でき
る。

第１４図（Ｂ）は液晶デイスプレィの他の応用例で、投
射型のデイスプレィの光シヤツタ一部に液晶デイスプレ
ィを用いた例である。システムの構成は、液晶デイスプ
レィ及び光学系を含む投射部４、スクリーン５および図
示していないビデオ信号処理部から成る。外部から入力
されたビデオ信号は、ビデオ信号処理部により液晶デイ
スプレィの表示に必要な信号形式、たとえばノンインタ
ーレースのＲＧＢデジタル信号等に変換され液晶デイス
プレィ上に画像が表示さ、れる。この表示画像は光学系
を通してスクリーン上に結像される。

これらの構成要素の内、光シヤツタ一部は光学系の寸法
を決定する主要因で、多数の画素を小面積のパネルに納
めることが可能な液晶デイスプレィを用いることにより
光シヤツタ一部の／Ｉ）型化が図れ、光学系全体も小さ
くすることができる。

この他にも、液晶デイスプレィの小型あるいは軽量とい
う特徴を用いることにより、カラーの小型モニターや大
型の壁かけテレビを実現することができる。

他の実施例 本発明の他の実施例を、第１５図に示す。本発明は、実
施例１で示した構造をさらに改良して、特に、薄膜トラ
ンジスタの書き込み特性および保持特性に影響を与える
因子であるチャネル幅Ｗの加工変動による影響を抑える
ことができる。書き込みの時定数は、液晶層の静電容量
ＣＬｅ、電子の移動度μからＣＬｃ／（μ・Ｗ／Ｌ）で
表わされ、ＷとＬの変動が書き込み特性に大きな影響を
与える。第１５図は、映像信号線４０１から直角方向に
ドレイン電極４１５を延長させ、さらに薄膜トランジス
タ４１０のチャネル幅方向に前記トレイン電極４１５を
形成し、その先端はＳｉ半導体層４１３を乗り越えるよ
うに形成されている。同様に、透明電極４２０に接続さ
れるソース電極４１４もＳｉ半導体層４１３の両辺をま
たぐように形成されている。すなわち、トレイン電極４
１５及びソース電極４１４の一部がＳｉ半導体層４１３
の二辺以上が跨がっているように形成している。このた
め、ソース電極４１４．ドレイン電極４１５は、その加
工時におけるチャネル幅方向の寸法シフト（チャネル幅
の変動）をほとんど考慮することなく薄膜トランジスタ
を形成することができる。

さらに、ドレイン電極４１５．ソース電極４１４がＳｉ
半導体４１３の少なくとも二辺以上に渡って乗り越えて
いるため断線の確率が少なくなるという付随効果も得ら
れる。

第１５図では、ドレイン電極４１５．ソース電極４１４
はＳｉ半導体上４１３をチャネル幅Ｗの方向に全面を覆
うように形成した。この場合、第２１図で示すゲート、
ソース間の寄生容量ＣＧＳが問題になってくる。第１６
図は、前記理由を説明するための第２１図の一画素の系
における各部の電圧波形を示す。ゲート線に走査電圧Ｖ
ｓｃが印加され、ゲート電位が薄膜トランジスタのしき
い値電圧を超えると、薄膜トランジスタはＯＮ状態にな
り、ソースを経て液晶にＶｓｇが印加される。ゲート電
位が下がるとソース、ドレイン間は高インピーダンス状
態となり、液晶電圧ＶＬＣを次のゲートパルスがくるま
で保持することができる。しかし、ゲートが閉じる瞬間
には、ゲート電位の変化はＣＧＳとＣＬＣとの容量結合
を介してＶＬＣを変化させる。このため、ソース電位は
画素が選択されているいないに関わらず、図中ΔＶＧＳ
Ｉ〜ΔＶＧＳ３に示すような変化をする。したがって、
ＶＬＣは印加した信号電圧ＶＳＧ−ＶＣＯＭより低くな
り、低くなった分は直流電圧成分となり、液晶を劣化さ
せパネルの寿命を短くするという問題があった。これを
防止するためには、ゲート、ソース間の寄生容量ＣＧＳ
の低下が有効である。このため、薄膜トランジスタの書
き込み保持特性に支障のないようにチャネル幅を設定す
る必要がある。すなわち、ソース電極とゲート電極の重
なりをできるだけ小さくする必要があり、第１７図の実
施例では、それが考慮されており、しかもソース電極５
．ドレイン電極６の一方はパターニング時のエツチング
によるチャネル幅の変動も一方向にとどめており第１図
と同様な効果がある。

〔発明の効果〕

隣接する２本の映像信号線とのほぼ中央に薄膜トランジ
スタを横おき（薄膜トランジスタのチャネル幅方向が映
像信号に対して直角）に配置することにより画素面積の
縮小および開口率の向上が図れる。

また、薄膜トランジスタを構成するＳｉ半導体基体と透
明画素電極は隣接する２本の映像信号線内に、互いに入
り組まないように配置することにより、画素面積の縮小
および開口率の向上が図れる。ドレイン電極は映像信号
線の直角方向に薄膜トランジスタのチャネル幅方向に延
長させることによりトリミング部が形成でき、画素の不
活性化ができるため、歩留の向上が図れる。

ドレイン電極は映像信号の直角方向を延長させ、薄膜ト
ランジスタを構成する半導体基板のチャネル幅方向に前
記ドレイン電極を形成し、ドレイン電極及びソース電極
の一部が薄膜トランジスタを構成するＳｉ半導体基体の
少なくとも二辺以上に跨がっているように形成すること
により、チャネル幅の変動を抑制でき、高画質表示がで
き、電極の断線確率が低くなる。

【図面の簡単な説明】

第１図（Ａ）は本発明の詳細な説明するアクティブマト
リックス方式の液晶表示装置の液晶表示部の一画素を示
す平面図、第１図（Ｂ）は本発明の詳細な説明する、前
記第１図のＡ−Ａ’の画素とカラーフィルタを重ね合わ
せた主要部の断面図、第２図から第５図は第１図（Ａ）
の卑造工程における途中工程の平面図、第６図は第１図
の画素を配列した平面図、第７図は前記第６図の画素と
重ね合わせられるカラーフィルタの配置の平面図、第８
図は第６図面素と第７図のカラーフィルタを重ね合わせ
た平面図、第９図、第１０図。 第１１図は本発明の詳細な説明する液晶デイスプレィシ
ステムの構成例の等価回路図、第１２図は本発明の詳細
な説明する液晶デイスプレィモジュールを示す図、第１
３図は前記第１２図の回路基板の平面図、第１４図は本
発明の詳細な説明する液晶デイスプレィを応用したシス
テムを示す図、第１５図、第１６図、第１７図は本発明
の他の実施例を説明した画素部配置の平面図、第１８図
は本発明の詳細な説明する、液晶デイスプレィシステム
の等価回路図、第１９図は本発明の詳細な説明する、画
素の平面図、第２０図は本発明の詳細な説明する、薄膜
トランジスタの断面図である。 ４０１・・映像信号線、４０１ａ・・・トリミング部、
４０２・・・走査信号線、４１０・・薄膜トランジスタ
。 ４１１・・・ゲート電極、４１２・・ゲート絶縁膜、４
１３・・・Ｓｉ半導体層、４１５・・トレイン電極、４
２０・・・透明電極、４５０・・液晶、４５３・共通透
明画素電極、Ｌ・・チャネル幅。　　　　　　　　１代
理人　弁理士　小川勝男　・、 羊 図 （，４） ネ 圀 ネ 凹 楕 革 葛 図 草 革 図 不 圀 ネ 図 ３７Ｃ 隼 ｌ牛 図 婆 １り 図 草 図 竿 圀 ノ ）ｔｌ 葛 図 Ｚ 某 ０ｍ

Claims (1)

1. 【特許請求の範囲】 １、複数の走査電極線とそれらを交叉した複数信号電極
   線とそれぞれの交点に薄膜トランジスタと透明電極から
   なるアクティブマトリックス液晶表示装置において、隣
   接する２本の信号電極線間に薄膜トランジスタの長手方
   向となるチャネル幅が信号電極線と直角方向に設置した
   ことを特徴とするアクティブマトリックス液晶表示装置
   。 ２、請求項第１項において、薄膜トランジスタ基体と透
   明電極は互いに入り込むことを設置されていることを特
   徴とするアクティブマトリックス液晶表示装置。 ３、請求項第１項において、前記信号電極線から薄膜ト
   ランジスタの一方の電極へ接続される電極線は該信号電
   極線から直角方向に水平に薄膜トランジスタの一方の電
   極線に接続されていることを特徴とするアクティブマト
   リックス液晶表示装置。 ４、請求項第１項において、前記信号電極線から薄膜ト
   ランジスタの一方の電極へ接続される電極線は該信号電
   極線から直角方向に水平に薄膜トランジスタの一方の電
   極線に接続され、該電極線の途中にトリミング部を設け
   たことを特徴とするアクティブマトリックス液晶表示装
   置。 ５、請求項第１項において、前記信号電極線および画素
   電極から薄膜トランジスタへ接続される電極線は該薄膜
   トランジスタのチャネル幅方向に薄膜トランジスタ基体
   を乗り越えるように接続したことを特徴とするアクティ
   ブマトリックス液晶表示装置。 ６、請求項第５項において、前記信号電極線および画素
   電極から薄膜トランジスタへ接続される電極線は該薄膜
   トランジスタのチャネル幅方薄膜トランジスタ基体を乗
   り越えるように接続したことを特徴とするアクティブマ
   トリックス液晶表示装置。 ７、請求項第５項において、前記信号電極線および画素
   電極から薄膜トランジスタへ接続される電極線は少なく
   とも２カ所以上薄膜トランジスタ基体を乗り越えるよう
   に接続したことを特徴とするアクティブマトリックス液
   晶表示装置。