JPS59119390A - 薄膜トランジスタ回路 - Google Patents

薄膜トランジスタ回路

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JPS59119390A
JPS59119390A JP57232815A JP23281582A JPS59119390A JP S59119390 A JPS59119390 A JP S59119390A JP 57232815 A JP57232815 A JP 57232815A JP 23281582 A JP23281582 A JP 23281582A JP S59119390 A JPS59119390 A JP S59119390A
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pulse
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は液晶表示装置のトランジスタマトリクスアレイ
等に用いられる薄膜トランジスタ回路に関する。
〔発明の技術的背景とその問題点〕
近年、トランジスタをマトリクスアレイニ構成して駆動
回路とした薄型表示装置が注目されている。この方法は
基板上に設けられたトランジスタマトリクスの各ドツト
に画像情報を蓄積しておき、これら画像情報をマトリク
スアレイ上に設けられた液晶層、ＥＬ層又はＥＣ層の各
ドツトに対応した位置に表示を行ない、画像を得ようと
するものであり、従来の表示装置の主流であったＣＲＴ
を用いた方法に比べ、原理的にはるかに薄型の表示装置
が実現できる。又、ＣＲＴの表示原理がけい光物質に高
エネルギーの電子ビームを衝突させ発光させるため、発
光時間がミリ秒オーダーであることから、全画面が常に
表示されているわけでなく、人間の目の残像現像を利用
したものとなっておシ、フリッカ−雑音等があシ見易さ
に問題があった。これに対し、トランジスタマトリクス
アレイを用いた表示装置はほぼ全時間表示しておシ、Ｃ
ＲＴよりもより自然な画面を得ることができる。更にＣ
ＲＴに比べ、平坦な画面が得られること、高圧電源を必
要としないこと、真空領域が必要でなく、全固体装置で
あるため小型軽量で十分な強度が得られることなどの特
徴を有する。
第１図はトランジスタマトリクスアレイの基本構成を示
す概略図である。表示画面はたてｍ本、横ｎ本のマトリ
クス状に分割され全部でｍ・ｎ個の単位画素に分割され
ている。各マトリクスのＶ点自１１　Ｃ１２・・・ｃｉ
ｊ・・・ｃｒｎｎはメモリ機能をもつ画素回路が構成さ
れており、各画素の画像情報が蓄えられ、この情報に従
い、マトリクスアレイ上に設けられた液晶、ＥＬ又はＥ
Ｃ層の各画素に対応した領域で表示が実現されるように
なっている。
具体的な画素回路は第２図または第３図に示されるよう
な単純な構成のものが使用されている。これは、高精細
な表示画面を得るためには、マトリクスの大きさｍ’Ｈ
が非常に大きくなるため、高歩留シでマドυクスアレイ
を作成するためには、よシ単純な回路が望まれるからで
ある。
第２図は液晶駆動に用いられる画素回路で、実質的に直
流駆動で表示を行なう場合、第３図はＥＬ表示のときで
、交流駆動表示を行なう場合によく用いられる回路であ
る。第２図において２１はトランスファダートとしての
トランジスタ、２２は液晶層、２３は画像信号を蓄積す
るキャパシタである。トランジスタ２１のダートは第１
番目のアドレスラインに接続され、ソース電極は第ｊ番
目のデータラインに接続されている。アドレスライン及
びデータラインはそれぞれｖ（Ｘｌ）　、　Ｖ（ｙρの
電源が接続されている。
アドレスラインＸｉにトランジスタ２１をＯＮ状態にす
るダートパルスが入ったとき、トランジスタ２１のチャ
ネルが導通し、このときデータラインＹｊに用意された
画像信号がキャパシタ２３に蓄積され、ダート電圧Ｖ（
Ｘ、）が零〇間その信号はキヤ・やシタ２３に記憶され
る。この蓄積された画像信号に対応（−で液晶２２が駆
動される。
なお、アドレスライン上ｉ上の他のトランジスタも同時
にＯＮ状態となシ、それぞれそのときのデータライン上
に用意された賃へ画像信号Ｖ（ｙ、　）＋Ｖ（Ｙ２）　
−”　Ｖ（Ｙｎ）が各画素回路（−Ｈ＋　Ｃ１２−Ｃｉ
ｎに蓄積される。同様にしてＸｉ＋ｔ　ｒ　Ｘｔ＋ｚ、
というふうにアドレスライン上の画像信号が次々に蓄積
されていき、全画面の信号が書き込まれることになる。
第４図は画素ＣＩ＋Ｊ　、Ｃｉ＋ｚ、ｊＫおける画像信
号ｖｄｉ、ｖｄｌ＋１がキヤ・やシタに書き込まれる様
子を模式的に示したものである。第４図の画像信号φｉ
、ｊ　＊φｉ　＋　１　＋　Ｊ　　において実線が理想
的な動作時における動作波形を示している。
すなわち、画素ｃ３ｊの画像信号は時刻ｔｉ１から書き
込みが開始されｔｉＩ＋ΔＴにおいて書き込みが終了、
同時にケ゛−トパルスＶ（Ｘ、）は零となシ、次に１フ
レ一ム周期Ｔｆ後の時刻ｔｉ２で再びＣｉｊに画像信号
書き込みが行なわれるまでは、φ＋＋ｊは画像信号Ｖｄ
ｉに保持されることになる。
第３図はトランジスタとして３１ａ、３１ｂの２つが用
いられるもので、やけシ画像信号は第２図と同様な原理
により、トランジスタ３１ａのスイッチングにより、キ
ャパシタ３３に蓄積される。画素Ｃ１ｊの動作タイミン
グは第２図の場合と同様にアドレスラインＸｉ及びデー
タラインＹｊの電源ｖ（Ｘ　１　）　＋　Ｖ（Ｙｎによ
り制御される。
第３図の場合、画像信号φｉ、ｊは２つ目のトランジス
タ３１ｂのスイッチングを制御し、例えばＥＬ層などの
表示層３２の駆動を行なう。第３図では第２図と異なり
、表示層３２の端子電圧ｖｏとして交流電圧を加えるこ
とができるため、ＥＬ層駆動が可能となる。
以上が第１図に示すトランジスタマトリクスアレイを用
いた平面表示装置の動作原理である。
しかし実際にはトランジスタは第２図および第３図に示
すよりに、ダート・ドレイン間に寄生容量２４．３４を
有しているため、ダートパルスが零又はしきい値電圧以
下となシ、チャネルがＯＦＦ　した瞬間に、キヤ・ぐシ
タ、？　ｓ　、　３３ＶＣ蓄えられた電圧φｉ、ｊがこ
の寄生容量のために減少してしまい、第４図のφｉ１１
．φｉ＋１．ｊ　　の破線に示すような電圧降下ΔＶが
発生する。
さてトランジスタの半導体材料としては、結晶、多結晶
及びアモルファス状態のＳｉ、ＣｄＳｅ。
Ｔｅ　、　ＣｄＳ等の多結晶材料等が用いられる。特に
、近年では上記マトリクスアレイの大面積化、低コスト
化を実現する上で、低温プロセスで作成可能な多結晶半
導体材料及びアモルファスＳｔ等が注目されている。こ
れらの薄膜半導体材料を用いた薄膜トランジスタは、電
界効果移動度が結晶Ｓｉ等のＭＯＳ）ランジスタに比べ
かなシ低いことから、第４図の時間ΔＴ内に画像信号を
容量性負荷に十分書き込むためには、トランジスタのチ
ャネル幅をかなり犬きくして、チャネルのＯＮ抵抗を十
分低くすることが必要となる。このような大きな薄膜ト
ランジスタにおいては、寄生容量２４．３４が無視でき
ない程大きくなるため、上記蓄積電圧の・減少量ΔＶは
非常に大きくなってし塘う。このような画像信号電圧の
減少はトランジスタマトリックスアレイによる表示装置
の動作を困難とし、特に低移動度半導体材料による薄膜
トランジスタマトリクスアレイの実現に大きな障害とな
っている。
〔発明の目的〕
本発明は上記の点にかんがみ、薄膜トランジスタからな
るトランスファゲートを介して容量性負荷に信号電圧を
書き込む場合の信号電圧の寄生容量に起因する低下を補
償する手段を備えた薄膜トランジスタ回路を提供するも
のである。
〔発明の概要〕
第５図は本発明の基本構成を示す図である。
５１は薄膜トラフジ２夕からなるトランスファゲートで
あり、５２はこのトランスファダート５ノを介して信号
電圧が供給される容量性負荷である。容量性負荷５２は
、例えば第２図のような画素回路ではキャパシタ２３と
液晶２２の容量を含むものであり、第３図のような画素
回路でｄ：キャノゼシタ３３とトランジスタ３１ｂのダ
ート容量を含むものである。トランスファダート５ノの
ケ゛−ト・ドレイン間には寄生容量５３が入る。このよ
うな回路において本発明は、容量性負荷５２の節点５５
に付加容量５４を介してＶ（Ｚ）を供給する。
即ち第６図に示すように、トランスファゲート５１をテ
ート・ぐルスＶ（Ｘ）で駆動して信号電圧Ｖ（Ｙ）を負
荷５２に供給するに当って、ｖ（ｘ）と同期してかつこ
れと逆極性の補償ｉ＜？ルスＶ（Ｚ）を付加容量５４を
介して供給し、これにより、負荷５２に蓄えられた信号
φの電圧降下を防止する。
いま、時刻１＝１ｏ＋ΔＴの直前、即ちトランスファケ
”　−）　５１がＯＦＦする直前における節点５５にｆ
ｃまる電荷Ｑ−は（１）式で表わされる。
Ｑ−＝Ｃｓｖｄ＋Ｃｐ（ｖｄ　ｖｇ−Ｖｇｏ）＋Ｃｚ（
Ｖ、１＋Ｖｚ　ＶｚＯ）・・・（１） 又、時刻１＝１ｏ＋ΔＴの直後、即ちトランスファダー
ト５１がＱＦＦ　した直後における節点５５の電荷Ｑ十
は（２）式で表わされる。
Ｑ＋＝Ｃｇ（Ｖｄ−ΔＶ）＋Ｃ，（Ｖｄ−ΔＶ　Ｖｇｏ
）　＋　Ｃｚ（Ｖｄ−ΔＴ−ｖｚｏ）・・・（２） ただし、ｃｓ、　ｃ、　、　Ｃｚはそれぞれ負荷５２゜
寄生容量５３．付加容量５４の容量値である。
Ｑ−＝Ｑ＋であるからΔＶは となる。従って（３）式から、ダートパルスる補償ノヤ
ルスを入れることによシ、ΔＶの低下をなくすことがで
きる。
本発明の回路を用いて前述のようなトランジスタマトリ
クスアレイを構成すると第７図のようになる。すなわち
、各マトリクスアレイの画素回路Ｃｉｊはダートパルス
を供給する従来のアドレスラインＸｉ％信号電圧を供給
するデータラインＹｊの他に、アドレスラインＸｉと並
行して補償パルスを供給するアドレスラインｚｌヲ設け
る。ここで各画素回路Ｃ１ｊは第５図に示す回路が含ま
れている。
なお、本発明における薄膜トランジスタは、半導体材料
の移動度が小さく、従って高速動作のためにチャネル幅
をある程度以上大きくしなければならず、ｒ−ト・ドレ
イン間の寄生容量の影響が無視できないものであればよ
い。ドレイン端にダート・クルスおよび信号電圧と逆極
性の補償ノクルスを印加するために、一般にソース。
ドレインにｐｎ接合を有するいわゆるＭＯＳ　）ランジ
スタ構造のものは除かれる。伺故なら、ｐｎ接合がある
と補償パルスを与えたときに順バイアスとなってその効
果が得られなくなるからである。ただし、素子領域が他
から電気的に分離されて完全にフローティングになって
いれば、ＭＯＳ　）ランジスタ構造でも差支えない。
〔発明の効果〕
本発明によれば、薄膜トランジスタからなるトランスフ
ァゲートを介して容量性負荷に信号電圧を供給したとき
の信号電圧の低下を補償することができる。
第８図は本発明の回路を液晶表示の画素回路に適用した
ものである。第２図と異なる点は、付加容量２５を設け
、補償パルスＶ（Ｚ、）　　を印加するようにした点で
ある。キャパシタ２３と液晶２２が第５図の容量性負荷
５２に和尚する。
第９図は液晶層の電圧−透過率特性図を用いて第８図の
動作特性を示すものである。Ｖｔｈは光の透過が始まる
液晶のしきい値であシ、図中Ａは、ＶＬＣ＝Ｏ（ＯＦＦ
状態、×印）、ｖＬｃ＝ｖ１（ＯＮ状態、○印）の二値
によシ液晶を駆動する場合の理想的な動作状態である。
従来の画素回路では電圧降下ΔＶが発生し、動作点が変
化してＢ又はＣのように変化してし捷う場合がある。Ｂ
では白黒が反転してしまい、Ｃでは目的の表示を行なう
ことができない。本発明を適用した第８図の画素回路で
はこのΔＶを零又は少なくすることができ、Ａあるいは
Ｄに示すように目的の液晶表示を達成することが可能と
なる。第９図中ＥはＶＬＣ＝０及びｖＬｃ＝±ｖＬのフ
レーム時間を周期とする交流駆動で動作させる場合の理
想的な動作状態で、ＦはΔＶのシフトにより本来の機能
が達成できない場合である。本発明では、ΔＶを少なく
させＥ又はＧに示すようにやはシ目的の液晶表示を行な
わせることが可能となる。
第１Ｏ図は本発明の回路をＥＬ表示の画素回路に適用し
たもので、第３図と異なる点はやはシ付加容量３５を設
は補償パルスＶ（Ｚ、）　　を印加するようにしたこと
である。キャパシタ３３とトランジスタ３１ｂのダート
容量が第５図の容量性負荷５２に相当する。第１１図は
第１０図のＥＬ駆動用のトランジスタ３１ｂのダート電
圧−チャネルコンダクタンス特性を用いて第１０図の動
作特性を説明するためのもので１．　Ｖｔｈはトランジ
スタ３１ｂのしきい値電圧である。Ａは理想的な駆動の
ための画像信号電圧で×はＯＦＦ状態、○印はＯＮ状態
である。従来の例えば第３図の画素回路で動作させた場
合、電圧降下ΔＶのためＢに示すようなバイアス点の移
動が生ずる場合がある。この状態ではトランジスタ３１
　ｂがオンせずＥＬが駆動されることはない。
本発明によればΔＶを零又は少なくすることができるた
め、ＡまたはＣに示すような動作を可能にし、目的とす
る表示画像を得ることができる。
従来のマトリクスアレイの画素回路において、画像信号
の′電圧降下ΔＶは（３）式においてＣｚ　＝　０に対
応し、 で決まる。従って低移動度半導体簿膜によるトランジス
タでは、素子が大きくなるため、寄生容量Ｃ２が犬きく
なシ、ΔＶを大きくする。又、マトリクスセルを高精細
化した場合やキャパシタを液晶層自体で構成する場合に
は容量値Ｃ８が小さくなシ、やはシΔＶを大きくしてし
まう。又、７ｇを大きくすることもΔＶを大きくするこ
とになシ、ｖｇを大きくしてトランジスタのＯＮ抵抗を
十分低くすることが困難となる。本発明をこのような画
素回路に適用すれば、マトリクスセルサイズ、トランジ
スタの大きさ、ダートバイアス電圧、ドレインバイアス
電圧等の影響を全く受けずにキャパシタに記憶される画
像信号の電圧降下を十分補償することができ、信頼性の
高いトランジスタマトリクスアレイを実現することがで
きる。
〔発明の実施例〕
以下本発明の詳細な説明する。
第１２図（ａ）　、　（ｂ）は本発明にょる一実施例の
液晶表示装置の要部を示す投影平面図とそのＡ　−Ａ’
断面図であり、第１３図はそのトランジスタマトリクス
アレイの等何回路である。これを製造工程に従って説明
すると、絶縁性基板６１上にまずアドレスラインと一体
のダート電極６２（６２１，６２２・・・）を形成し、
その上にケ゛−ト絶縁膜となる５ｉ０２膜６３を堆積し
、この上にアモルファスＳｔ膜６４（６４１，６４□・
・・）を堆積、・母ターニングして薄膜トランシスタフ
３を形成する。６６（６６ｘ　　、６６２・・・）はデ
ータラインＹｊと一体のンース厄極であり、６７（６７
１，６７２・・・）はドレイン電極であり、ドレイン電
極６７は表示電極６５（６５１ｐ６５２・・・）Ｋそれ
ぞれ接続されている。６８（６８ｒ　　ｐ６８２・・・
）はダート電極６２に対向させた付加容量７４の端子電
極である。トランジスタマトリクスアレイの表面は、表
示電極６５の部分を除いて８ｊ０２膜６９テオオウ。こ
のように構成されたトランジスタマトリクスアレイを、
透明導電膜からなる対向電極７１が形成されたガラス基
板７ｏに対向させ、その間に液晶層７２を封入して表示
装置が完成する。第１２図および第１３図から明らかな
ように、アドレスラインｘｉで駆動される画素の付加容
量７４の一端は隣接するアドレスライフ　ｘｉ−１に接
続される。即ち第７図に示す基本構成での補償パルス用
アドレスラインＺｉｓＺｉ＋ｔ・・・トＬ’ｔ４”−）
ノぐシス用アドレスラインＸ１１Ｘｉ＋、・・・を代用
している。また、信号電圧蓄積用のキャパシタは特別設
けておらず、液晶層７２自体の容量、付加容量７４およ
びダート・ドレイン間の寄生容量７５の並列容量を信号
電圧蓄積用としている。付加容量７．４はトランジスタ
７３がオン状態のときの寄生容量７５の約２倍の容量値
に設定しである。またマトリクスの大きさは５０Ｘ５０
である。
この画素回路の動作を詔１４図を用いて説明すると、時
刻ｔｉからｔｊ＋ΔＴ間にデータラインＹｊの画像信号
Ｖｄがトランジスタ７３のドレイン電極６’＋Ｍ子に蓄
積され、ｔｉ＋ΔＴ以後次にデータが書き込まｉ７．る
までに保持される。ここで、画像信号Ｖｄの電圧降下を
防止するため ’ｉ”ｔｉ＋ΔＴ＋Ｔｄ間はアドレスラインＸｉに大き
さ７ｇのダートノヤルスを与えると同時に、アドレスラ
インｘｉ−，にこれと逆極性で大きさ２　Ｖｇの補償パ
ルスを印加する。こうすることによシ、（３）式％式％ の場合、ΔＶが発生するのでｔｄ）０としをければなら
ない。
なお、この補償ノクルスは、上記アドレスラインＸ１に
加わる大きさｖｇのパルスと同じ幅でなくてもよい。す
なわちＸｉに■、を印加後、ｔｉとｔｉ＋ΔＴの間から
補償パルスを印加しはじめ、ｔｉ＋ΔＴ十ｔｄまで印加
すればよい。
このように、本実施例においては補償パルスを印加する
だめのアドレスラインを特に設ける必要がなく、従来の
アドレスラインを共用して目的を達成できる。
第１５図は本発明による他の実施例のトランジスタマト
リクスアレイの等何回路である。マトリクスの大きさは
５０Ｘ５０である。第１３図と対応する部分には第１３
図と同一符号を付して詳細な説明を省くが、第１３図と
異なる点は、信号電圧を蓄積するキヤ・ぐシタ７６を設
け、その一端を伺加容量７４とは反対側に隣接するアド
レスラインに接続したことである。またこの場合、付加
容量７４はトランジスタ７３がオン状態での寄生容量７
５の容量値と等しく設定さね、でいる。
このマトリクスアレイは第１６図に示すようなパルス信
号によって駆動される。すなわち、第１ｊ番目の画素は
時刻ｔ１〜ｔｉ＋□間にＶ（ｙ５）の画像信号Ｖｄをキ
ヤ・ぐシタ７６に蓄積する。このとき、アドレスライン
Ｘｉ−，にはアドレスラインＸｉのグー）　ノ４ルスと
逆向きで、等しい波高値の補償・ヤルスが印加されてい
る。アドレスラインＸｉ　、におけるこの逆向き極性の
パルスはｔｉ＋を以後ｔｄ間持続される。ｔｄはほぼ零
としても動作土問題はない。このとき液晶層７２にかか
る信号電圧φｉｊ波形はｔｉ＋１−　ｔｉ＋３でｖｄ以
外の値をとるか、ｔｉ＋３＋−ｔ４以降ではｖｄ値とな
シ目的を達成する。ｔｉ−Ｈ〜ｔｉ＋３における一波形
の乱れは全体の保持時間からみればごくわずかであって
実質的に問題はない。つまシこの実施例では、アドレス
ラインＸｉがダートパルスで、財動されているとき、ア
ドレスラインＸｉ　−、は補償・９ルス供給線となり、
アドレスラインＸｉ＋１は接地線として働いている。
このように付加容量を通じて補償パルスを印加すること
によシ、蓄積される画像信号の電圧降下をほぼ補償する
ことができる。完全に補償するためには、第１６図にお
いて逆極性の補償ノヤシスの波高値を少し調整してやれ
ばよい。本実施例においては、接地電位（零電位）を画
素内に設ける必要がなく、マトリクスアレイをよシ簡単
化でき、高歩留り化及び高精細化も可能となシ信頼性の
高いトランジスタマトリクスアレイを実現できる。
なお本発明は上記実施例に限定されるものではない。例
えば、トランジスタの半導体材料はアモルファスＳｔに
限らず、多結晶又は結晶シリコンでもよく、更にＣｄＳ
ｅ　、　ＣｄＳ等の半導体材料であってもよい。又、付
加容量の値は任意であっで付加容量に印加する補償パル
スの大きさを調整することによシ本発明の効果は十分達
成できる。又、第ｉｊ番目の画素回路の付加容量に印加
する補償パルスを送るのに、本実施例のようにｉ−１番
目のアドレスラインを用いることは必ずしも必要ではな
く、ｉ番目のアドレスライン以外であればどのアドレス
ラインでもよい。また第１５図において、第ｉｊ番目の
キャｉＲシタ７６の一端をアドレスラインで接地する場
合、ｌ＋１番目のアドレスラインに限定されず、ダート
パルスと補償ノクシスを送るアドレスライン以外であれ
ばどれでもよい。
【図面の簡単な説明】
第１図は一般的なトランジスタマトリクスアレイの等価
回路図、第２図および第３図はこのマトリクスアレイを
用いた画素回路の構成例を示す図、第４図はその画素回
路の動作を説明するための信号波形図、第５図は本発明
の基本回路構成を示す図、第６図はそめ動作を説明する
ための信号波形図、第７図は本発明の回路を用いたトラ
ンジスタマトリクスアレイの基本構成を示す図、第８図
は本発明を第２図の画素回路に適用した場合の回路構成
図、第９図はその画素回路の動作特性を説明するだめの
図、第１０図は本発明を第３図の画素回路に適用した場
合の回路構成図、第１１図はその動作゛特性を説明する
ための図、第１２図（ａ）　、、　（ｂ）は本発明の一
実施例の液晶表示装置を示す投影平面図とそのＡＡ／断
面図、第１３図はその画素回路を示す図、第１４図はそ
の動作を説明するための信号波形図、第１５図は他の実
施例の画素回路を示す図、第１６図はその動作を説明す
るための信号波形図である。 ５ノ・・・トランスファゲート（薄膜トランジスタ）、
５２・・・容量性負荷、５３・・・寄生容量、５４・・
・付加容量、ｖ（ｘ）・・・ダート・Ｐシス、ｖ（Ｙ）
・・・信号電圧、Ｖ（Ｚ）・・・補償パルス、６１・・
・絶縁性基板、６２　　（６２ｔ　　ｒ　　６２ｚ　　
ｒ・・・　）・・・ケ９−ト電極（兼アドレスライン）
、６３・・・５ｉ０２膜、　６４（６４１，６４２・・
・）・・・アモルファスＳｔ膜、　６５（ｅｓｌ、ｅｓ
２ニー）−・・表示電極、６６（６６１゜６６２・・・
）・・・ソース電極（兼データライン）、６７　（６７
、、６ｙ２・・・）・・・ドレイン電極、６８（６Ｂ、
、６８２・・・）・・・付加容量端子電極、６９・・・
５ｉ０２　ｉＮｚ　　ｙ　ｏ・・・ガラス基板、７１・
・・対向電極、７２・・・液晶層、７３・・・薄膜トラ
ンジスタ（トランスファゲート）、７４・・・付加容量
、７５・・・寄生容量、７６・・・ギャパシタ。 出願人代理人　　弁理士　鈴　江　武　彦第１図 ＹＩ　　Ｙ２−−−−−　Ｙｊ　　Ｙｊ＋１−−−−−
−　Ｙｎ第２図 第３図 ＼ｌｒ 侵　　　　　　　　鍼 第８図 ６０８− 第１０図 第１３図 第１４図 ６０９− 第１５図

Claims (2)

    【特許請求の範囲】
  1. （１）薄膜トランジスタからなるトランス７アグートを
    介して信号電圧が供給される容量性負荷を有する回路に
    おいて、前記容量性負荷に、前記トランスファゲートを
    駆動するダートパルスと同期してこれと逆極性の補償パ
    ルスを付加容量を介して印加する手段を備えたことを特
    徴とする薄膜トランジスタ回路。　゛
  2. （２）前記トランスファゲートは複数個マトリクス配列
    され、それらのダートが行方向にアドレスラインに共通
    接続され、ソースが列方向にデータラインに共通接続さ
    れてトランジスタマトリクスアレイを構成している特許
    請求の範囲第１項記載の薄膜トランジスタ回路。
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