JPH10228009A - 液晶表示装置 - Google Patents

液晶表示装置

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JPH10228009A
JPH10228009A JP9028942A JP2894297A JPH10228009A JP H10228009 A JPH10228009 A JP H10228009A JP 9028942 A JP9028942 A JP 9028942A JP 2894297 A JP2894297 A JP 2894297A JP H10228009 A JPH10228009 A JP H10228009A
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Abstract

(57)【要約】 【課題】 表示性能の劣化を防止することが可能で、消
費電力の低減も可能な液晶表示装置を提供する。 【解決手段】 スイッチング回路１０３と、スイッチン
グ回路１０３を介して信号線１０２から供給される表示
信号の電圧を保持する保持回路１０４と、保持回路１０
４で保持された電圧に対応した電圧を出力する電圧供給
回路１０５と、電圧供給回路１０５から出力される電圧
が供給される画素電極１１４と、電圧供給回路１０５の
出力と画素電極１１４との間を所定の期間低インピーダ
ンス状態にして電圧供給手段１０５からの電圧を画素電
極１１４に供給した後に電圧供給回路１０５の出力と画
素電極１１４との間を高インピーダンス状態にする制御
線１１５とを有する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置に関
する。
【０００２】
【従来の技術】薄膜トランジスタ（ＴＦＴ）で駆動する
アクティブマトリクス液晶ディスプレイは、薄型で低消
費電力であり、ノート型パソコンなどに広く用いられて
いる。このアクティブマトリクス液晶ディスプレイには
現在ＴＮ型液晶が利用されているが、視野角依存性が大
きい、応答速度が遅いなどの課題がある。そこで、液晶
材料・表示モードを変えることでその課題を解決するこ
とが考えられている。
【０００３】液晶としてしきい値を持たない反強誘電性
液晶を用いると、液晶分子がセル平面内で動くため視野
角が広くなり、また自発分極を持つことから電界によっ
て液晶分子の動きを高速にできるため光学応答速度の高
速化に有効である。
【０００４】反強誘電性液晶をアクティブマトリクス駆
動した場合、画素数が多い、すなわち走査線数が多い場
合には、液晶の応答速度（数十μ秒）は、フレーム周期
に比べると十分早いが、１ラインを選択する時間（ゲー
トパルス幅）に比べると遅くなる。その結果、ＴＦＴが
オンしている期間では液晶が十分に動ききることができ
ず、ＴＦＴがオフした後に液晶及び蓄積容量に充電され
た電圧によって液晶分子が動こうとする。このとき、通
常のＴＮ型液晶では問題とならないが、反強誘電性液晶
では画素電圧が低下することが観察された。これは、反
強誘電性液晶が自発分極を持ち液晶分子が動くため、Ｔ
ＦＴのオン時に蓄積容量及び液晶に充電された電荷がＴ
ＦＴオフ時に液晶側に流れ込むことにより、画素電圧が
低下する現象であることがわかった。
【０００５】この現象のため、液晶に印加される電圧が
低下してしまい、コントラストの低下や応答速度の低下
など、表示特性の劣化が生じることになる。また、画素
電圧の本来の信号電圧から低下する分が、液晶の応答速
度、トランジスタのオン抵抗、書込み時間等に依存して
しまうため、例えば、画面内にバックライトによる温度
分布がある場合や、ゲート線の抵抗が大きくゲートパル
ス幅が給電端からの距離によって変わってしまう場合に
は、表示むらが発生することがわかつた。
【０００６】このような現象は、反強誘電性液晶の他
に、コレステリック液晶などの誘電率が大きく液晶分子
の動きによって誘電率が大きく変化するような液晶でも
観察された。
【０００７】
【発明が解決しようとする課題】このように、マトリク
ス駆動における選択時間内の電圧印加では液晶が完全に
応答しきれずに、表示性能が劣化するという問題点があ
った。一方、例えばＴＮ型の液晶等を用いた液晶表示に
おいては、フリッカが視認されない周波数（例えば６０
Ｈｚ程度）で液晶を交流駆動する必要がある。したがっ
て、表示画像が変化しない場合においても交流駆動をす
るため、余分な電力を消費するという問題点もある。本
発明の目的は、表示性能の劣化を防止することが可能で
あり、さらに消費電力の低減も可能な液晶表示装置を提
供することにある。
【０００８】
【課題を解決するための手段】本発明における液晶表示
装置は、マトリクス状に設けられた複数の画素構成部
と、これら複数の画素構成部に走査信号を供給する複数
の走査線と、これら複数の画素構成部に表示信号を供給
する複数の信号線とを有する第１の基板と、この第１の
基板に対向する第２の基板と、前記第１の基板と前記第
２の基板との間に挟持された液晶層と、前記画素構成部
に対応する位置の前記液晶層に電界を印加する電界印加
手段とを有し、前記各画素構成部は、スイッチング手段
と、このスイッチング手段を介して前記信号線から供給
される表示信号の電圧を保持する保持手段と、この保持
手段で保持された電圧に対応した電圧を出力する電圧供
給手段と、前記電圧印加手段の一部をなし前記電圧供給
手段から出力される電圧が供給される画素電極と、前記
電圧供給手段の出力と前記画素電極との間を所定の期間
低インピーダンス状態にして前記電圧供給手段からの電
圧を前記画素電極に供給した後に前記電圧供給手段の出
力と前記画素電極との間を高インピーダンス状態にする
制御手段とを有することを特徴とする。
【０００９】前記発明によれば、保持手段に保持された
信号を走査期間が終了した後も電圧供給手段を介して画
素電極に供給することができるので、走査期間よりも長
い期間液晶層に所望の電圧を印加することができる。し
たがって、液晶を十分に応答させることができるため、
コントラストや応答速度の低下等、表示性能の劣化を防
止することができる。また、電圧供給手段からの電圧を
画素電極に供給した後に電圧供給手段の出力と画素電極
との間を高インピーダンス状態にするので、消費電力の
低減をはかることができる。
【００１０】前記発明において、前記電圧供給手段を複
数設け、それぞれの電圧供給手段の出力と画素電極との
間が低インピーダンス状態になる期間を切り替えるよう
にしてもよい。このようにすれば、表示画像が変化しな
い場合に、駆動回路から走査信号や表示信号を供給しな
くても液晶を交流駆動をすることが可能となり、余分な
電力消費を低減することができる。
【００１１】また、本発明における液晶表示装置は、マ
トリクス状に設けられた複数の画素構成部と、これら複
数の画素構成部に走査信号を供給する複数の走査線と、
これら複数の画素構成部に表示信号を供給する複数の信
号線とを有する第１の基板と、この第１の基板に対向す
る第２の基板と、前記第１の基板と前記第２の基板との
間に挟持された液晶層と、前記画素構成部に対応する位
置の前記液晶層に電界を印加する電界印加手段とを有
し、前記各画素構成部は、スイッチング素子と、このス
イッチング素子を介して前記信号線から供給される表示
信号の電圧を保持する第１の容量と、この第１の容量で
保持された電圧がゲートに印加される第１のトランジス
タと、ソース又はドレインの一方が前記第１のトランジ
スタのソース又はドレインの一方に接続された第２のト
ランジスタと、前記第１のトランジスタのゲートと前記
第２のトランジスタのゲートとの間に接続された第２の
容量と、前記第１のトランジスタのソース又はドレイン
の一方と前記第２のトランジスタのソース又はドレイン
の一方とが接続された出力部から出力される電圧が供給
される画素電極と、前記出力部からの電圧を前記画素電
極に所定の期間供給した後に前記第２のトランジスタの
ゲート電圧及び前記第２の容量を介して印加される前記
第１のトランジスタのゲート電圧を変化させることによ
り前記第１のトランジスタ及び前記第２のトランジスタ
をオフ状態にする制御手段とを有することを特徴とす
る。
【００１２】この場合、第１の容量と第２の容量とをそ
れぞれ独立に設けてもよいが、第１の容量と第２の容量
とを共通にして第１の容量が有する電圧保持機能を第２
の容量に持たせるようにしてもよい。
【００１３】前記発明によれば、第１の容量に保持され
た信号を走査期間が終了した後も第１のトランジスタ及
び第２のトランジスタからなる回路を介して画素電極に
供給することができるので、走査期間よりも長い期間液
晶層に所望の電圧を印加することができる。したがっ
て、液晶を十分に応答させることができるため、コント
ラストや応答速度の低下等、表示性能の劣化を防止する
ことができる。また、第１のトランジスタ及び第２のト
ランジスタからなる回路の出力部からの電圧を画素電極
に供給した後に第１のトランジスタ及び第２のトランジ
スタをオフ状態にするので、消費電力の低減をはかるこ
とができる。このとき、第１及び第２のトランジスタの
ゲートどおしが第２の容量を介して接続されているの
で、第２のトランジスタのゲートにオフ電圧を印加する
ことにより第１のトランジスタも同時にオフ状態にする
ことが可能となる。
【００１４】なお、前記各発明における「所定の期間」
は、液晶層の光学的な透過率又は反射率が、液晶層への
印加電圧で最終的に決まる液晶層の光学的な透過率又は
反射率の７０％以上になる期間であることが好ましい。
【００１５】
【発明の実施の形態】以下、本発明のいくつかの実施形
態について説明する。図１は、第１実施形態に係る液晶
表示装置の単位画素構成部を示した等価回路図である。
【００１６】画素選択用トランジスタ１０３には、この
トランジスタ１０３のゲートに走査信号Ｖg を供給する
走査線１０１及び画素の表示を決める信号Ｖsig を供給
する信号線１０２が接続され、さらに信号電圧を保持す
る保持容量１０４が接続されている。保持容量１０４に
保持された電圧はアナログバッファ回路１０５に入力さ
れ、入力電圧に対応した出力電圧が得られるようになっ
ている。バッファ回路１０５の出力には画素電極１１４
を介して液晶層１０７が接続され、画素電極１１４と対
向電極１１０（電圧Ｖcom ）との間で液晶層１０７に電
圧が印加される。また、画素電極１１４には液晶層１０
７に印加される電圧を安定させるために蓄積容量１０６
が接続されている。
【００１７】バッファ回路１０５には電源線１０８（電
圧Ｖss）及び電源線１０９（電圧Ｖdd）から電圧が供給
されるが、電源線１０８及び１０９とバッファ回路１０
５との間には抵抗値が変化するスイッチ１１１及び１１
２がそれぞれ設けられている。また、バッファ回路１０
５の出力と画素電極１１４との間にはスイッチ１１３が
設けられている。これらの各スイッチの状態は制御線１
１５から供給される信号Ｖc により制御される。
【００１８】なお、等価回路的に見た場合には、バッフ
ァ回路１０５の電力供給を遮断するスイッチ１１１及び
１１２とバッファ回路１０５と液晶層１０７との間を高
抵抗にするスイッチ１１３の少なくとも一方が設けられ
ていればよい。また、図１の例ではスイッチ１１１〜１
１３はバッファ回路１０５に対して独立に存在するよう
になっているが、バッファ回路１０５の内部に含められ
ていてももよい。要するに、制御線１１５から供給され
る制御信号Ｖc によって、バッファ回路１０５の出力と
画素電極１１４との間の導通状態（高抵抗状態又は低抵
抗状態）が制御されるように構成されていればよい。
【００１９】つぎに、図１に示した回路の動作を説明す
る。なお、トランジスタ１０３はｎチャネル型とする。
走査線１０１が高電圧となる画素選択期間では、トラン
ジスタ１０３を介して保持容量１０４に信号線１０２か
らの信号電圧が充電される。走査線１０１の電圧は選択
期間を過ぎると低電圧となり、トランジスタ１０３が高
抵抗（非導通状態）となり、保持容量１０４に電圧が保
持される。一方、制御信号Ｖc により所定の期間スイッ
チ１１１〜１１３がオンし、バッファ回路１０５の出力
が画素電極１１４に印加される。その結果、液晶層１０
７が充電され、液晶層１０７に印加される電圧によって
液晶分子が動き、液晶層１０７の透過率或いは反射率が
変化して表示が得られる。
【００２０】液晶分子の動きがほぼ終了した時点で、ス
イッチ１１１及び１１２又はスイッチ１１３のいずれか
一方或いは両方を制御信号Ｖc によってオフ状態（例え
ば、スイッチ１１１（オン）−スイッチ１１２（オン）
−スイッチ１１３（オフ）の場合は含まれるが、スイッ
チ１１１（オフ）−スイッチ１１２（オン）−スイッチ
１１３（オン）の場合は含まれない。）とする。液晶層
１０７への印加電圧は液晶自身の容量及び蓄積容量１０
６によって保持される。このとき、液晶分子が所定の電
圧で得られる位置にすでに移動しているため、液晶分子
はそれ以上動くことはなく安定した状態となっている。
したがって、反強誘電性液晶など液晶分子の動きによっ
て等価誘電率（或いは分極量）が大きく変化する場合で
も、必要な電圧を画素選択期間に依存せずに印加し続け
ることができ、応答速度が速く、コントラストなどの表
示品位の高い画像を得ることができる。また、バッファ
回路１０５へ供給される電流を止めることができ、消費
電力を低減することができる。
【００２１】図２は、第２実施形態に係る液晶表示装置
の単位画素構成部を示した回路図であり、図１に示した
構成をさらに具体的に示したものである。走査線２０
１、信号線２０２及び選択用トランジスタ２０３の構成
は図１に示した例と同様である。トランジスタ２０３の
出力には保持容量２０４及び２１４が接続されている
が、保持容量２１４は必ずしも設ける必要はない。トラ
ンジスタ２０５及び２０６によってバッファ回路が構成
され、トランジスタ２０５及び２０６のゲート間に保持
容量２０４が接続されている。保持容量２０４とトラン
ジスタ２０６との接続部には制御線２１１を通して制御
信号Ｖc が供給されている。
【００２２】トランジスタ２０５のソースは電源２０８
（電源電圧Ｖss）に接続されており、トランジスタ２０
６のドレインは電源２０９（電源電圧Ｖdd）に接続され
ている。また、トランジスタ２０５のドレインとトラン
ジスタ２０６のソースとが接続されたバッファ回路の出
力部は画素電極２１３に接続され、対向電極２１０（電
圧Ｖcom ）と画素電極２１３との間の液晶層２０７に電
圧が印加できるようになっている。蓄積容量２１２は、
一方の電極が画素電極２１３に他方の電極が電源２０９
に接続されているが、他方の電極は液晶層２０７に電圧
が印加される期間の大半で液晶層２０７への電圧が変動
しないような電位となっている箇所に接続されていても
よい。
【００２３】つぎに、図２に示した回路の動作を説明す
る。なお、トランジスタはｎチャネルとして説明する。
画素選択期間（走査線２０１で制御される）において、
電源２０９の電圧Ｖddは電源２０８の電圧Ｖssよりも高
電圧とし、制御線２１１の制御電圧Ｖc はトランジスタ
２０６をオンさせる電圧とする。トランジスタ２０５及
び２０６からなるバッファ回路の入力電圧は信号電圧Ｖ
sig にほぼ等しくなり、電源電圧Ｖssよりも高い電位と
することでトランジスタ２０５のドレイン・ソース間の
抵抗が変化し、トランジスタ２０６のドレイン・ソース
間の抵抗との間で決まる電圧がバッファ回路から出力さ
れる。バッファ回路からの出力電圧は液晶層２０７およ
び蓄積容量２１２に印加される。
【００２４】液晶層への印加電圧がほぼ所定の電圧にな
った時点で、制御信号Ｖc を低電圧に下げ、トランジス
タ２０６をオフさせる。このときトランジスタ２０３は
オフしているため、容量２０４を介してトランジスタ２
０５のゲート電圧も低下し、トランジスタ２０５もオフ
させることができる。
【００２５】トランジスタ２０５のゲート・ソース間容
量をＣgsとし、制御電圧Ｖc の変化量をΔＶc 、容量２
０４の容量値をＣ１、容量２１４の容量値をＣ２とする
と、トランジスタ２０５のゲート電圧の変化量ΔＶg
は、 ΔＶg ＝ΔＶc ×（Ｃ１／（Ｃ１＋Ｃ２＋Ｃgs）） となる。したがって、トランジスタ２０５のゲート電圧
がＶss＋Ｖth（Ｖthはトランジスタ２０５のしきい値電
圧）よりも小さくなるよう上記ΔＶg を設定すれば、ト
ランジスタ２０５をオフさせることができる。
【００２６】このように容量２０４をトランジスタ２０
５及び２０６のゲート間に設けることにより、制御信号
Ｖc を変化させるによってトランジスタ２０５及び２０
６両者をオフすることができる。したがって、バッファ
回路の電源が遮断されるとともにバッファ回路と画素電
極との間の抵抗が高抵抗となるため、液晶層２０７及び
蓄積容量２１２に印加された電圧は保持され、図１に示
した第１実施形態と同等の効果を得ることができる。
【００２７】また、トランジスタ２０５及び２０６のゲ
ート電圧を一定期間だけ高電圧とすればよいため、アモ
ルファスシリコン薄膜トランジスタのように、オン状態
のゲート電圧によってしきい値電圧が変動するようなも
のを用いた場合にも、しきい値変動を小さくすることが
でき、液晶層への印加電圧の均一性を長期間維持するこ
とができる。また、電圧状態を最適化することにより、
トランジスタ２０５及び２０６がオフとなる際のゲート
電圧による変動と相殺させて、さらに長期間の安定性を
得ることも可能となる。
【００２８】トランジスタ２０５のチャネル幅Ｗ1 とチ
ャネル長Ｌ1 との比をβ1 ＝Ｗ1 ／Ｌ1 とし、トランジ
スタ２０６のチャネル幅Ｗ2 とチャネル長Ｌ2 との比を
β2＝Ｗ2 ／Ｌ2 とした場合、両者の比βr ＝β1 ／β2
を変えることで入力電圧に対する出力電圧の関係を制
御することができる。βr の値が大きいほど信号電圧Ｖ
sig を液晶印加電圧に対して小さくすることができ、信
号回路の低消費電力化を達成することができる。一方、
βr の値が小さいほどトランジスタ特性のばらつきに対
する入出力特性の変動を小さくすることができる。これ
らの関係から、βr の値は３〜６が適当な範囲といえ
る。また、制御信号Ｖc の高電圧状態における値を電源
電圧Ｖddに対して変えることにより、入出力特性の最適
化をはかることができる。
【００２９】図３は、図２に示した回路を実際の画素回
路として展開したときの一例を示したものである。図３
に示した例では、電源電圧Ｖddは独立の電源線２０９に
より供給し、電源電圧Ｖssは一つ前の走査線２０８から
供給するようにした。注目画素が選択される際には一つ
前の走査線２０８はローレベルとなるため、バッファ回
路の動作として問題はない。また、制御電圧Ｖc は独立
の制御線２１１から供給され、所定の期間電圧が高く、
それ以外は低い電圧となるように制御される。
【００３０】トランジスタとしてＶthが３Ｖ程度のアモ
ルファスシリコンＴＦＴを用いた場合、Ｖddを２０Ｖ、
Ｖssを０Ｖ、Ｖc （高電圧時）を２５Ｖ、βr ＝４のと
きの信号電圧を４〜１１Ｖとすることで、画素電圧とし
て３〜１３Ｖの電圧変化が得られた。また、対向電極の
電圧を８Ｖとすることでほぼフリッカのない画像を得る
ことができた。バッファ回路における入出力の直線性
は、上記入力電圧範囲では得られていないが、その特性
に応じて信号電圧を補正することにより問題なく表示す
ることができた。
【００３１】なお、信号電圧振幅を１〜２Ｖ程度、液晶
印加電圧振幅を１０Ｖ程度とするようにバッファ回路に
ゲインを持たせるようにしてもよい。これはポリシリコ
ンを用いることでより容易に実現することができる。
【００３２】図４は図３の回路を基板上に作製したとき
の平面図、図５は図４のＡ−Ａ´の断面図である。な
お、図４及び図５では、図３に示した保持容量２１４は
省略している。
【００３３】この例では、ＴＦＴは逆スタッガ型で、チ
ャネルエッチタイプのアモルファスシリコンＴＦＴとし
た。また、フォトマスク数は最低３枚でよいが、図５で
はパッシベーション膜のパターンを含めて４枚で作製し
ている。以下、製造工程にしたがって本例の説明を行
う。
【００３４】まず、ガラスやプラスチックなどの基板２
２７上にＭｏＴａ合金などの金属を３００ｎｍの厚さに
形成し、これを所定の形状にパターニングしてゲート電
極（走査線）２０１等を形成する。
【００３５】つぎに、ゲート絶縁膜２２０としてプラズ
マＣＶＤ法により厚さ３５０ｎｍのシリコン酸化膜（Ｓ
ｉＯx 膜）と厚さ５０ｎｍのシリコン窒化膜（ＳｉＮx
膜）の積層膜を形成する。このゲート絶縁膜２２０は、
シリコン窒化膜の単層膜でもよく、ゲート電極を陽極酸
化した陽極酸化膜との積層膜でもよい。続いて、ゲート
絶縁膜２２０上にノンドープのアモルファスシリコン膜
２２１をプラズマＣＶＤ法を用いて１５０ｎｍ堆積し、
さらに燐ドープのｎ型アモルファスシリコン膜２２２を
５０ｎｍ堆積する。このｎ型シリコン層としては、燐ド
ープのマイクロクリスタルシリコン膜を用いてもよい。
続いて、このｎ型シリコン層２２２上にＭｏやＭｏ／Ａ
ｌ積層膜などを用いて信号線等となる金属膜２２３をス
パッタ法等で堆積する。金属膜２２３の膜厚は、信号線
に要求される抵抗値に依存するが、モリブデンを用いた
場合には例えば４００ｎｍとする。
【００３６】このようにして形成した積層膜上にレジス
トを塗布し、露光及び現像によって所定の形状のレジス
トパターンを形成した後、このレジストパターンをマス
クとして金属膜／ｎ型シリコン膜／ノンドープシリコン
膜／ゲート絶縁膜をエッチングする。この場合、Ｆ系ガ
スを含むドライエッチングが適当である。
【００３７】つぎに、ＩＴＯなどの透明導電膜２２４を
スパッタ法等を用いて２００ｎｍ堆積する。この上にレ
ジストを塗布し、露光及び現像によって所定の形状のレ
ジストパターンを形成する。このレジストパターンをマ
スクとして透明導電膜２２４をエッチングし、ソース・
ドレイン電極、信号線、保持容量及び蓄積容量の上部電
極、画素電極のパターンを形成する。さらにこの透明導
電膜のパターンをマスクとして、金属膜２２３及びｎ型
シリコン膜２２２をエッチングする。
【００３８】以上のように、３枚のフォトマスクを用い
てＴＦＴアレイを作製することができるが、ここではプ
ラズマＣＶＤ法によるシリコン窒化膜を用いたパッシベ
ーション膜２２５を３００ｎｍ堆積し、画素電極部及び
周辺の配線パッド部（図示せず）をパターニングした。
【００３９】一方、対向基板２２８には、カラーフィル
タ２２９、画素周辺部及びＴＦＴ上部を遮光するブラッ
クマトリクス２２６を形成し、さらに対向電極２１０を
ＩＴＯを用いて形成する。
【００４０】このようにして形成したＴＦＴアレイ基板
及び対向基板間に液晶層２０７を封入する。液晶には、
分極量が０．２μＣ／ｃｍ2 で抗電界がなく、ヒステリ
シスを持たない反強誘電性液晶を用いる。セルギャップ
（液晶層２０７の厚さ）は、１．５〜２μｍである。な
お、ＴＦＴアレイ基板及び対向基板には配向膜（図示せ
ず）を形成し、所定の方向にラビング処理をしている。
また、ＴＦＴアレイ基板及び対向基板の外側には、偏光
板２３０及び２３１を設けている。
【００４１】以上説明した製造方法では、金属膜／ｎ型
シリコン膜／ノンドープシリコン膜／ゲート絶縁膜を同
時にエッチングするため、シリコン膜で覆われていない
領域のゲート電極（下部電極）が露出する。したがっ
て、コンタクトホールを開けるためのスペースを節約で
き、開口率の向上をはかることができる。
【００４２】なお、ＴＦＴにはチャネル上にチャネル保
護膜を設けたエッチングストッパタイプのものを用いて
もよく、チャネル保護膜を裏面露光によってゲート線に
合わせて加工するセルフアライン型ＴＦＴとすることも
できる。また、ｎ型シリコン層の形成には、ＣＶＤを用
いる他、不純物のイオン注入を用いるようにしてもよ
い。また、ＴＦＴはゲート電極をシリコン層の上部に設
けるトップゲート型でもよく、プレーナ型のものを採用
してもよい。また、ゲート絶縁膜をエッチングしないプ
ロセスにして、下部電極との接続部を別途エッチングで
除去するようにしてもよい。また、パッシベーション膜
のエッチングとスルーホールのエッチングを同時に行
い、画素電極をパッシベーション膜の上部に設ける構造
を採用してもよい。また、シリコン層として多結晶シリ
コンを用いてもよく、さらにシリコンに代えてシリコン
−ゲルマニウム等の他の無機材料、或いは有機半導体材
料を用いてもよい。
【００４３】また、ＴＦＴアレイの上にアクリル、ＢＣ
Ｂ（ベンゾシクロブタン）、ポリイミドなどの有機樹脂
や無機材料などを用いた絶縁膜を形成し、これにスルー
ホールを開けてバッファの出力端子に接続できるように
し、画素電極を前記絶縁膜上に形成する構造でもよい。
この場合、ＴＦＴアレイの凹凸が平坦化され、ＡＦＬＣ
のような狭ギャップの液晶セルを作製する上で効果的で
ある。
【００４４】図６は、液晶パネル及びその駆動回路等の
構成例を示したブロック図である。１１は液晶セル、１
２は画素構成部、１３は走査線、１４は信号線、１５は
制御線、１６は走査線ドライバ回路、１７は信号線ドラ
イバ回路、１８は制御線ドライバ回路、１９は制御回路
である。実際にはこれら以外に電源線等も付加されてい
る。動作については、通常の線順次のアクティブマトリ
クス駆動及び図７に示したタイミングチャート等から容
易に類推できるため、省略するものとする。なお、図６
に示したブロック構成は、後述する各実施形態にも同様
に適用することができる。
【００４５】図７は、電圧波形および光学応答の時間的
変化の例を示した図である。この図の例では、表示が黒
状態から白状態に変化する場合について示している。走
査線信号Ｖg のパルスによって、図２のＡ点の電位Ｖa
が黒レベルに対応する電位から白レベルに対応する電位
へと変化する。この電圧変化はバッファ回路により図２
のＢ点の電位Ｖb （画素電圧）に反映される。
【００４６】走査線の選択期間Ｔg は１０２４×７６８
画素のＰＣ用ＬＣＤでは２２μ秒であるが、この期間に
おける液晶の光学応答（透過率）は５０％程度であり、
その後さらに１００μ秒程度経過した時点で飽和してい
る。この応答時間Ｔr に対して制御信号Ｖc を高電圧と
する期間Ｔc を同程度以上とすることで、信号電圧に対
応したバッファ出力の電圧で決まる所定の値を維持する
ことができる。例えばＴc は２００μ秒とすればよい。
【００４７】このように、液晶が黒から白表示に変化す
る時間は１００μ秒程度であり、ＴＮ型液晶で一般的に
得られる数十ｍ秒に比べてはるかに高速となる。したが
って、動画表示での画像の切れがよくなり、非常に高画
質の表示を得ることができる。この高速化は画素数を増
やしても変わらず、液晶の持つ本来の特性を発揮させる
ことが可能になる。
【００４８】図７には、従来の一般的なアクティブマト
リクス回路を用いた場合の光学応答の例も破線で示し
た。このように、従来の方法では十分な光学応答が得ら
れず、また黒表示から白表示に変わったフィールドとそ
の後のフイールドとの間でも変化が見られ、コントラス
トが低く、印加電圧のばらつき、液晶層のギャップ、面
内温度分布などのさまざまな要因で透過率が変動し、画
像のむらとなって画質を低下させることとなる。したが
って、画素数が多く、液晶応答に比べて画素選択期間が
短い場合には、画質を著しく劣化させることとなる。
【００４９】なお、制御信号Ｖc が期間Ｔc の経過後に
ローレベルに下がる際に、画素電圧Ｖb は若干変化す
る。この変化量は、トランジスタ２０６（図２参照）の
ゲート・ソース間容量及びトランジスタ２０５のゲート
・ドレイン間容量と液晶層２０７の容量及び蓄積容量２
１２の容量分割で決まる。反強誘電性液晶など実効誘電
率の高い場合は液晶層の容量が大きいため、蓄積容量２
１２は必ずしも設ける必要はないが、蓄積容量２１２を
含めて電圧変化が大きくならないように設計することが
望ましい。
【００５０】なお、制御信号Ｖc を高電圧にする期間Ｔ
c を、液晶の光学応答（透過率）が飽和時の７０％以上
に達するまでの期間とすることで、動画応答での高速性
を維持することが可能となる。また、液晶の応答時間に
対して短い或いは同程度の期間をＴc とする場合には、
フィールド毎に液晶層に正負の電圧を交互に印加せず
に、正電圧を数フィールド繰り返し印加した後に負電圧
を数フィールド繰り返し印加すると、数フィールドの間
に液晶を所定の光学応答まで到達させることができる。
【００５１】図８は本発明の第３実施形態を示した等価
回路図であり、図９は図８の回路を基板上に作製したと
きの平面図である。なお、図３等に示した第２実施形態
の構成要素と実質的に同一或いは対応する構成要素には
同一番号を付している。また、図９では、図８に示した
保持容量２１４は省略している。
【００５２】本実施形態は、制御信号Ｖc を供給する配
線と電源電圧Ｖddを供給する配線を共通化して、１本の
制御線２１１としている点に特徴がある。また、これに
伴い、画素電極２１３に接続された蓄積容量２１２の他
方の電極をＶss側、すなわち１本前の走査線２０８に接
続している。このような構成により、制御線の電圧変化
が蓄積容量２１２を通して画素電圧を変化させることを
低減することができる。また、配線が１本減るために、
開口率が向上する効果もある。開口率の向上により、光
利用効率を直接的に向上させることができ、明るい画面
を得ることができる。
【００５３】図１０〜図１３は、それぞれ本発明の第４
〜第７実施形態を示した等価回路図である。なお、図２
等に示した第２実施形態の構成要素と実質的に同一或い
は対応する構成要素には同一番号を付している。
【００５４】図１０に示した第４実施形態では、抵抗２
４０及びトランジスタ２４１を設けている。抵抗負荷と
することで画素電圧の立ち上がりを高速にすることがで
き、光学応答のさらなる高速化が可能になる。
【００５５】図１１に示した第５実施形態では、トラン
ジスタ２０６及び２４１のゲートを制御線２１１に接続
しており、これらをオン・オフさせることによって所定
の効果を得ている。トランジスタ２４１によってバッフ
ァ回路の状態によらず画素電圧を保持することができ
る。
【００５６】図１２に示した第６実施形態では、トラン
ジスタ２４２及び抵抗２４３を設け、制御信号Ｖc によ
ってトランジスタ２４２をオン・オフしている。図１３
に示した第７実施形態では、トランジスタ２４４及び２
４５を設け、制御信号Ｖc によってこれらの導通状態を
制御することにより、バッファ回路と電源２０８及び２
０９との間の導通状態を変化させている。
【００５７】なお、図１０〜図１３に示した第４〜第７
実施形態では、バッファ回路の出力に蓄積容量を設けて
いないが、第３実施形態と同様に蓄積容量を設けること
も可能である。
【００５８】以上説明した各実施形態において、電源電
圧Ｖssを供給する電源線を１本前の走査線に接続する
他、独立した配線として設けてもよい。独立した配線と
することにより、走査線の負荷が低減し、走査パルスの
伝播遅延を抑えることが可能となる。また、ｎ型トラン
ジスタを用いずにｐ型トランジスタを用いることも可能
である。また、電圧関係を適当に調整すれば、ｎ型及び
ｐ型トランジスタを混在させた回路とすることも可能で
ある。
【００５９】ところで、例えばＴＮ型の液晶等を用いた
液晶表示においては、フリッカが視認されない周波数
（例えば６０Ｈｚ程度）で液晶を交流駆動する必要があ
る。したがって、表示画像が変化しない場合においても
交流駆動をするため、余分な電力を消費するという問題
点がある。以下の実施形態は、このような問題点を解決
するためになされたものである。
【００６０】図１４は、本発明の第８実施形態に係る液
晶表示装置の単位画素構成部を示した等価回路図であ
る。トランジスタ３０３ａ及び３０３ｂには、これらの
トランジスタのゲートに走査信号Ｖg を供給する走査線
３０１が接続されており、トランジスタ３１６ａ及び３
１６ｂには、画素の表示を決める信号Ｖsig を供給する
信号線３０２が接続されている。また、トランジスタ３
０３ａ及び３０３ｂの出力側には、信号電圧を保持する
保持容量３０４ａ及び３０４ｂがそれぞれ接続されてい
る。
【００６１】保持容量３０４ａ及び３０４ｂに保持され
た電圧はそれぞれアナログバッファ回路３０５ａ及び３
０５ｂに入力され、入力電圧に対応した出力電圧が得ら
れるようになっている。バッファ回路３０５ａ及び３０
５ｂの出力には画素電極３１４を介して液晶層３０７が
接続されており、画素電極３１４と対向電極３１０（電
圧Ｖcom ）との間で液晶層３０７に電圧が印加される。
また、画素電極３１４には液晶層３０７に印加される電
圧を安定させるために蓄積容量３０６が接続されてい
る。
【００６２】バッファ回路３０５ａ及び３０５ｂには、
電源線３０８ａ（電圧Ｖss１）及び電源線３０９ａ（電
圧Ｖdd1 ）並びに電源線３０８ｂ（電圧Ｖss2 ）及び電
源線３０９ｂ（電圧Ｖdd2 ）からそれぞれ電源電圧が供
給されるが、これらの各電源線と各バッファ回路との間
には、抵抗値が変化するスイッチ３１１ａ、３１１ｂ、
３１２ａ、３１２ｂがそれぞれ設けられている。また、
バッファ回路３０５ａ及び３０５ｂの各出力と画素電極
３１４との間には、それぞれスイッチ３１３ａ及び３１
３ｂが設けられている。これらの各スイッチの状態は、
制御線３１５ａ及び３１５ｂから供給される制御信号Ｖ
c1及びＶc2によりそれぞれ制御される。また、トランジ
スタ３１６ａ及び３１６ｂのゲートにもそれぞれ制御線
３１５ａ及び３１５ｂが接続され、制御信号Ｖc1及びＶ
c2によって導通状態がそれぞれ制御される。
【００６３】なお、等価回路的に見た場合には、バッフ
ァ回路３０５ａの電力供給を遮断するスイッチ３１１ａ
及び３１２ａとバッファ回路３０５ａと液晶層３０７と
の間を高抵抗にするスイッチ３１３ａの少なくとも一方
が設けられていればよい。同様に、バッファ回路３０５
ｂの電力供給を遮断するスイッチ３１１ｂ及び３１２ｂ
とバッファ回路３０５ｂと液晶層３０７との間を高抵抗
にするスイッチ３１３ｂの少なくとも一方が設けられて
いればよい。また、図１４の例では、これらの各スイッ
チはバッファ回路３０５ａ及び３０５ｂに対して独立に
存在するようになっているが、バッファ回路３０５ａ及
び３０５ｂの内部に含められていてもよい。要するに、
制御線３１５ａ及び３１５ｂから供給される制御信号Ｖ
c1及びＶc2によって、バッファ回路３０５ａ及び３０５
ｂのそれぞれ出力と画素電極３１４との間の導通状態
（高抵抗状態又は低抵抗状態）が制御されるように構成
されていればよい。
【００６４】つぎに、図１４に示した回路の動作を図１
５に示したタイミングチャートを参照して説明する。走
査線３０１の走査信号Ｖg が高電圧となる期間では、ト
ランジスタ３０３ａ及び３０３ｂがオン状態となる。ま
た、制御線３１５ａの制御信号Ｖc1が高電圧となる期間
ではトランジスタ３１６ａがオン状態となり、制御線３
１５ｂの制御信号Ｖc2が高電圧となる期間ではトランジ
スタ３１６ｂがオン状態となる。
【００６５】トランジスタ３０３ａ及び３１６ａがオン
状態となる期間には、保持容量３０４ａに信号線３０２
からの信号電圧が充電される。そして、走査線３０１の
電圧は選択期間を過ぎると低電圧となるため、トランジ
スタ３０３ａが高抵抗（非導通状態）となり、保持容量
３０４ａに電圧が保持される。一方、制御信号Ｖc1によ
り所定の期間スイッチ３１１ａ〜３１３ａがオンし、バ
ッファ回路３０５ａの出力が画素電極３１４に印加され
る。
【００６６】また、トランジスタ３０３ｂ及び３１６ｂ
がオン状態となる期間には、保持容量３０４ｂに信号線
３０２からの信号電圧が充電される。そして、走査線３
０１の電圧は選択期間を過ぎると低電圧となるため、ト
ランジスタ３０３ｂが高抵抗（非導通状態）となり、保
持容量３０４ｂに電圧が保持される。一方、制御信号Ｖ
c2により所定の期間スイッチ３１１ｂ〜３１３ｂがオン
し、バッファ回路３０５ｂの出力が画素電極３１４に印
加される。
【００６７】制御信号Ｖc1及びＶc2を、図１５に示すよ
うに、フレーム毎に異なったタイミングで供給すること
により、正負の画像信号に対応して保持容量３０４ａ及
び３０４ｂにそれぞれ正負の信号電圧を保持することが
できる。このように、保持容量３０４ａ及び３０４ｂに
それぞれ正負の信号電圧を保持することにより、画像が
変化しない場合には、走査線３０１の走査を止めても、
制御信号Ｖc1及びＶc2を所定の周期で供給することによ
り、液晶層３０７に交流電圧を印加し続けることができ
る。
【００６８】制御信号Ｖc1及びＶc2の周期は走査信号Ｖ
g の周期に比べて低周期とすることができるため、駆動
回路の消費電力を大幅に低減することができる。もちろ
ん、反強誘電性液晶などの液晶分子の動きによって等価
誘電率（或いは分極量）が大きく変化するものを用いた
場合にも、必要な電圧を画素選択期間に依存せずに印加
し続けることができるため、第１実施形態等と同様に、
応答速度が速く、コントラスト等の表示品質の高い表示
を得ることができる。
【００６９】図１６は、第９実施形態に係る液晶表示装
置の単位画素構成部を示した回路図であり、図１４に示
した構成をさらに具体的に示したものである。走査線４
０１、信号線４０２及びトランジスタ４０３ａ、４０３
ｂ、４５０ａ及び４５０ｂの構成は図１４に示した例と
同様である。トランジスタ４０３ａの出力には保持容量
４０４ａ及び４１４ａが接続されており、トランジスタ
４０３ｂの出力には保持容量４０４ｂ及び４１４ｂが接
続されている。ただし、保持容量４１４ａ及び４１４ｂ
は必ずしも設ける必要はない。トランジスタ４０５ａ及
び４０６ａによって一方のバッファ回路が構成され、ト
ランジスタ４０５ｂ及び４０６ｂによって他方のバッフ
ァ回路が構成される。各バッファ回路の出力部は画素電
極４１３に接続され、対向電極４１０（電圧Ｖcom ）と
画素電極４１３との間の液晶層４０７に電圧が印加でき
るようになっている。バッファ回路のそれぞれの出力部
には蓄積容量４１２ａ及び４１２ｂが接続されている。
【００７０】トランジスタ４０６ａ及び４０６ｂのゲー
トはそれぞれ制御線４１１ａ及び４１１ｂからの制御信
号Ｖc1及びＶc2によって制御され、また図２に示した第
２実施形態と同様、トランジスタ４０５ａ及び４０５ｂ
のゲートはそれぞれ容量４０４ａ及び４０４ｂを介して
制御信号Ｖc1及びＶc2によって制御される。
【００７１】なお、図１６では電源線４０８ａ（電源電
圧Ｖss1 ）及び電源線４０８ｂ（電源電圧Ｖss2 ）を別
々にしているが、両者を共通にすることもできる。ま
た、電源線４０９ａの電圧Ｖdd1 には制御線４１１ａの
電圧Ｖc1を用いることができ、電源線４０９ｂの電圧Ｖ
dd2 には制御線４１１ｂの電圧Ｖc2を用いることができ
る。さらに、電源線４０８ａ及び電源線４０８ｂとして
前段の走査線を利用することも可能である。
【００７２】図１７は、図１６に示した回路を実際の画
素回路として展開したときの一例を示したものであり、
図１８は図１７の回路を基板上に作製したときの平面図
を示したものである。また、図１８では、図１７に示し
た保持容量４１４ａ及び４１４ｂは省略している。
【００７３】この例では、電源電圧Ｖdd1 の電源線を制
御線４１１ａと共用し、電源電圧Ｖdd2 の電源線を制御
線４１１ｂと共用している。また、電源電圧Ｖss1 及び
Ｖss2 を共通の電圧Ｖssとし、独立した電源線４０８と
している。
【００７４】トランジスタとしてＶthが３Ｖ程度のアモ
ルファスシリコンＴＦＴを用いた場合、Ｖc1及びＶc2
（高電圧時）を３０Ｖ、Ｖssを−５Ｖ、βr ＝３のとき
の信号電圧を４〜１１Ｖとすることで、画素電圧として
３〜１３Ｖの電圧変化が得られた。また、対向電極の電
圧を８Ｖとすることでフリッカのない画像を得ることが
できた。バッファ回路における入出力の直線性は、上記
入力電圧範囲では得られていないが、その特性に応じて
信号電圧を補正することにより問題なく表示することが
できた。
【００７５】また、正負の信号を書き込んだ後に走査線
の駆動を停止しても、ＴＦＴのリーク等による保持容量
の電圧変化に応じて、一定期間表示が維持された。例え
ば、反射型の液晶表示装置でＴＦＴに対する遮光が十分
な場合には１分程度毎、透過型の液晶表示装置でも５秒
程度毎に再書き込みをすることで、再書き込みが視認さ
れることなく表示が維持された。
【００７６】なお、本実施形態は、図２等に示した第２
実施形態の回路構成と同様の回路構成を正負それぞれに
適用したものとしてとらえることができるが、第３〜第
７実施形態で示した回路構成と同様の回路構成を本実施
形態に適用することも可能である。
【００７７】図１９は、本発明の第１０実施形態に係る
液晶表示装置の単位画素構成部を示した等価回路図であ
る。本実施形態は、一つの保持容量５０４を用いて電圧
を保持し、その電圧に応じて正負の電圧を発生させるバ
ッファ回路５０５ａ及び５０５ｂを設け、バッファ回路
５０５ａ及び５０５ｂの出力を制御信号Ｖc1及びＶc2に
よって切り替えるものである。このような構成により、
信号電圧は片極性でよく、電圧振幅を小さくすることが
できる。
【００７８】図２１は、本発明の第１０実施形態に係る
液晶表示装置の単位画素構成部を示した等価回路図であ
る。本実施形態は、信号線を正の信号線７０２ａ（Ｖsi
gp）と負の信号線７０２ｂ（Ｖsign）の二つに分けてい
る点が特徴である。これにより、走査線７０１（Ｖg ）
のハイレベルのタイミングで、正負の信号を同時にバッ
ファ回路７０５ａ及び７０５ｂに供給することができ
る。制御信号Ｖc1及びＶc2は、図１９に示したものと同
様のものであり、バッファ回路７０５ａ及び７０５ｂの
いずれか一方の電圧を液晶に印加できるように切り替え
る働きをする。
【００７９】図２２は、本実施形態における各電圧波形
を示したものである。所定の信号電圧を走査線パルスで
サンプリングした後は、制御信号Ｖc1、Ｖc2の周期で液
晶に交流信号が印加されることがわかる。なお、制御信
号を一つにして、液晶と二つのバッファ回路の接続状態
を切り替えるようにしてもよい。これにより、１回のサ
ンプリングで映像信号の記憶ができるため、書き込みに
要する時間が短くなり、書き込み時の消費電力を１／２
にすることができる。
【００８０】図２０は、第８及び第９実施形態に対応し
た液晶パネル及びその駆動回路等の構成例を示したブロ
ック図である。６１１は液晶セル、６１２は画素構成
部、６１３は走査線、６１４は信号線、６１５ａ及び６
１５ｂは制御線、６１６は走査線ドライバ回路、６１７
は信号線ドライバ回路、６１８は制御線ドライバ回路、
６１９は制御回路、６２０は制御信号を切り替える切り
替え回路である。なお、動作については、通常の線順次
のアクティブマトリクス駆動及び図１５に示したタイミ
ングチャート等から容易に類推できるため、省略するも
のとする。
【００８１】上記第８及び第９実施形態において、ｎ型
トランジスタを用いずにｐ型トランジスタを用いること
も可能である。また、電圧関係を適当に調整すれば、ｎ
型及びｐ型トランジスタを混在させた回路とすることも
可能である。
【００８２】なお、上記各実施形態において、液晶材料
には、反強誘電性液晶以外に、強誘電性液晶或いはコレ
ステリック液晶を用いることもでき、ポリマ分散型液晶
（ＰＤＬＣ）、ＴＮ液晶、マイクロカプセルに覆われた
液晶を用いてもよい。さらに、ゲストホスト型の液晶を
用いてもよく、透過型、反射型いずれの表示を採用して
もよい。その他、本発明はその趣旨を逸脱しない範囲内
において種々変更して実施することができる。
【００８３】
【発明の効果】本発明によれば、走査期間よりも長い期
間液晶層に所望の電圧を印加することができため、液晶
を十分に応答させることができ、表示性能の劣化を防止
することができる。また、電圧供給手段の出力と画素電
極との間を高インピーダンス状態にすることができるの
で、消費電力の低減をはかることができる。
【００８４】また、電圧供給手段を複数設けることによ
り、表示画像が変化しない場合に、走査信号や表示信号
を供給しなくても液晶を交流駆動をすることが可能とな
り、余分な電力消費の低減をはかることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態を示した等価回路図。
【図２】本発明の第２実施形態を示した等価回路図。
【図３】図２の回路を画素回路として展開したときの等
価回路図。
【図４】図３の回路を基板上に作製したときの平面図。
【図５】図４のＡ−Ａ´における断面図。
【図６】第１〜第７実施形態に係る液晶パネル及びその
駆動回路等の構成例を示したブロック図。
【図７】第２実施形態における各部の電圧波形および光
学応答の時間的変化の例を示した図。
【図８】本発明の第３実施形態を示した等価回路図。
【図９】図８の回路を基板上に作製したときの平面図。
【図１０】本発明の第４実施形態を示した等価回路図。
【図１１】本発明の第５実施形態を示した等価回路図。
【図１２】本発明の第６実施形態を示した等価回路図。
【図１３】本発明の第７実施形態を示した等価回路図。
【図１４】本発明の第８実施形態を示した等価回路図。
【図１５】第８実施形態における各部の電圧波形の時間
的変化の例を示した図。
【図１６】本発明の第９実施形態を示した等価回路図。
【図１７】図１６の回路を画素回路として展開したとき
の等価回路図。
【図１８】図１７の回路を基板上に作製したときの平面
図。
【図１９】本発明の第１０実施形態を示した等価回路
図。
【図２０】第８〜第１０実施形態に係る液晶パネル及び
その駆動回路等の構成例を示したブロック図。
【図２１】本発明の第１１実施形態を示した等価回路
図。
【図２２】第１１実施形態における各部の電圧波形の時
間的変化の例を示した図。
【符号の説明】
１０１、２０１…走査線 １０２、２０２…信号線 １０３、２０３…スイッチング手段 １０４、２０４、２１４…保持手段 １０５、２０５、２０６…電圧供給手段 １０７、２０７…液晶層 １１４、２１３…画素電極 １１５、２１１…制御手段

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 マトリクス状に設けられた複数の画素構
    成部と、これら複数の画素構成部に走査信号を供給する
    複数の走査線と、これら複数の画素構成部に表示信号を
    供給する複数の信号線とを有する第１の基板と、この第
    １の基板に対向する第２の基板と、前記第１の基板と前
    記第２の基板との間に挟持された液晶層と、前記画素構
    成部に対応する位置の前記液晶層に電界を印加する電界
    印加手段とを有し、 前記各画素構成部は、スイッチング手段と、このスイッ
    チング手段を介して前記信号線から供給される表示信号
    の電圧を保持する保持手段と、この保持手段で保持され
    た電圧に対応した電圧を出力する電圧供給手段と、前記
    電圧印加手段の一部をなし前記電圧供給手段から出力さ
    れる電圧が供給される画素電極と、前記電圧供給手段の
    出力と前記画素電極との間を所定の期間低インピーダン
    ス状態にして前記電圧供給手段からの電圧を前記画素電
    極に供給した後に前記電圧供給手段の出力と前記画素電
    極との間を高インピーダンス状態にする制御手段とを有
    することを特徴とする液晶表示装置。
  2. 【請求項２】 マトリクス状に設けられた複数の画素構
    成部と、これら複数の画素構成部に走査信号を供給する
    複数の走査線と、これら複数の画素構成部に表示信号を
    供給する複数の信号線とを有する第１の基板と、この第
    １の基板に対向する第２の基板と、前記第１の基板と前
    記第２の基板との間に挟持された液晶層と、前記画素構
    成部に対応する位置の前記液晶層に電界を印加する電界
    印加手段とを有し、 前記各画素構成部は、スイッチング素子と、このスイッ
    チング素子を介して前記信号線から供給される表示信号
    の電圧を保持する第１の容量と、この第１の容量で保持
    された電圧がゲートに印加される第１のトランジスタ
    と、ソース又はドレインの一方が前記第１のトランジス
    タのソース又はドレインの一方に接続された第２のトラ
    ンジスタと、前記第１のトランジスタのゲートと前記第
    ２のトランジスタのゲートとの間に接続された第２の容
    量と、前記第１のトランジスタのソース又はドレインの
    一方と前記第２のトランジスタのソース又はドレインの
    一方とが接続された出力部から出力される電圧が供給さ
    れる画素電極と、前記出力部からの電圧を前記画素電極
    に所定の期間供給した後に前記第２のトランジスタのゲ
    ート電圧及び前記第２の容量を介して印加される前記第
    １のトランジスタのゲート電圧を変化させることにより
    前記第１のトランジスタ及び前記第２のトランジスタを
    オフ状態にする制御手段とを有することを特徴とする液
    晶表示装置。
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