KR20060110143A - 박막 트랜지스터 및 이를 구비한 액정표시장치 - Google Patents

박막 트랜지스터 및 이를 구비한 액정표시장치 Download PDF

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KR20060110143A
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Abstract

제한된 면적에 형성된 박막 트랜지스터(TFT)의 턴온 전류와 이동도와 S-팩터를 증가시키고, 고해상도 화소에서 개구 손실을 막고, ASID(a-Si Drivier)와 같은 대형 TFT가 차지하는 면적을 줄이기에 알맞은 박막 트랜지스터 및 이를 구비한 액정표시장치를 제공하기 위한 것으로, 이와 같은 목적을 달성하기 위한 박막 트랜지스터는 기판상에 일정 폭과 길이를 갖고 패턴된 하부 게이트전극과; 상기 하부 게이트전극을 포함한 상기 기판 상에 형성된 게이트 절연막과; 상기 하부 게이트전극 상측의 상기 게이트 절연막위에 일정 모양으로 패턴 형성된 액티브층과; 상기 하부 게이트전극의 일/타측 상부에 각각 오버랩 되도록 상기 액티브층 및 이에 인접한 상기 게이트 절연막상에 형성된 소오스전극 및 드레인전극과; 상기 하부 게이트전극의 일영역에 콘택홀을 갖는 보호막과; 상기 콘택홀을 통해 상기 하부 게이트전극과 연결되며, 상기 소오스/드레인전극과 오버랩되지 않도록 상기 소오스/드레인전극 사이의 상기 보호막상에 형성된 상부 게이트전극을 포함함을 특징으로 한다.
상부 게이트전극, 채널, TFT

Description

박막 트랜지스터 및 이를 구비한 액정표시장치{THIN FILM TRANSISTOR AND LIQUID CRYSTAL DISPLAY DEVICE HAVING THE SAME}
도 1은 일반적인 TN 액정표시장치의 일부를 나타낸 분해 사시도
도 2는 일반적인 박막 트랜지스터의 평면도
도 3은 도 2의 Ⅰ-Ⅰ'선상을 자른 구조 단면도
도 4a는 본 발명과 비교하기 위한 박막 트랜지스터의 평면도
도 4b는 도 4a의 Ⅱ-Ⅱ' 선상을 자른 구조 단면도
도 5는 도 4a의 등가회로도
도 6은 본 발명과 비교하기 위한 다른 구조의 박막 트랜지스터를 나타낸 평면도
도 7은 도 6의 등가회로도
도 8은 본 발명과 비교하기 위한 또 다른 구조의 박막 트랜지스터를 나타낸 평면도
도 9는 도 8의 등가회로도
도 10은 본 발명의 제 1 실시예에 따른 박막 트랜지스터를 나타낸 평면도
도 11은 도 10의 Ⅲ-Ⅲ' 선상을 자른 구조 단면도
도 12는 도 10의 등가회로도
도 13은 본 발명의 제 2 실시예에 따른 박막 트랜지스터를 나타낸 평면도
도 14는 바텀 게이트와 더블 게이트와 탑 게이트의 TFT 특성 비교도
도 15는 바텀 게이트와 오버랩 되지 않은 더블 게이트와 소오스 오버랩 더블 게이트와 드레인 오버랩 더블 게이트의 오프(OFF) 전류 비교도
도 16은 더블 게이트와 오버랩 되지 않은 더블 게이트와 소오스 오버랩 더블 게이트와 드레인 오버랩 더블 게이트의 W/L별 온(ON) 전류 증감율을 비교한 그래프
도 17은 더블 게이트와 오버랩 되지 않은 더블 게이트와 소오스 오버랩 더블 게이트와 드레인 오버랩 더블 게이트의 구조별 S 팩터 감소율을 비교한 그래프
도 18은 본 발명의 제 3 실시예에 따른 액정표시장치의 단위 화소의 확대 평면도
도 19는 도 18의 Ⅳ-Ⅳ' 선상을 자른 구조 단면도
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 기판 101, 201a : 하부 게이트전극
102, 202 : 게이트 절연막 103, 203 : 액티브층
104, 204 : 오믹 콘택층 105a, 205a : 소오스전극
105b, 205b : 드레인전극 106 : 콘택홀
107, 206 : 보호막 108, 208b : 상부 게이트전극
200 : 하부기판 201 : 게이트라인
205 : 데이터라인
205c : 스토리지 상부전극
207a, 207b, 207c : 제 1, 제 2, 제 3 콘택홀
208a : 화소전극
본 발명은 박막 트랜지스터에 대한 것으로, 특히 제한된 면적에 형성된 박막 트랜지스터(TFT)의 턴온 전류와 이동도와 S-팩터를 증가시키고, 고해상도 화소에서 개구 손실을 막고, ASID(a-Si Drivier)와 같은 대형 TFT가 차지하는 면적을 줄이기에 알맞은 박막 트랜지스터 및 이를 구비한 액정표시장치에 관한 것이다.
정보화 사회가 발전함에 따라 표시장치에 대한 요구도 다양한 형태로 점증하고 있으며, 이에 부응하여 근래에는 LCD(Liquid Crystal Display), PDP(Plasma Display Panel), ELD(Electro Luminescent Display), VFD(Vacuum Fluorescent Display)등 여러 가지 평판 표시 장치가 연구되어 왔고, 일부는 이미 여러 장비에서 표시장치로 활용되고 있다.
그 중에, 현재 화질이 우수하고 경량, 박형, 저소비 전력의 장점으로 인하여 이동형 화상 표시장치의 용도로 CRT(Cathode Ray Tube)를 대체하면서 LCD가 가장 많이 사용되고 있으며, 노트북 컴퓨터의 모니터와 같은 이동형의 용도 이외에도 방송신호를 수신하여 디스플레이하는 텔레비전, 및 컴퓨터의 모니터 등으로 다양하게 개발되고 있다.
이와 같이 액정표시장치가 여러 분야에서 화면 표시장치로서의 역할을 하기 위해 여러 가지 기술적인 발전이 이루어졌음에도 불구하고 화면 표시장치로서 화상의 품질을 높이는 작업은 상기 장점과 배치되는 면이 많이 있다.
따라서, 액정표시장치가 일반적인 화면 표시장치로서 다양한 부분에 사용되기 위해서는 경량, 박형, 저 소비전력의 특징을 유지하면서도 고정세, 고휘도, 대면적 등 고품위 화상을 얼마나 구현할 수 있는가에 발전의 관건이 걸려 있다고 할 수 있다.
이와 같은 액정표시장치는, 화상을 표시하는 액정 패널과 상기 액정 패널에 구동신호를 인가하기 위한 구동부로 크게 구분될 수 있으며, 상기 액정 패널은 공간을 갖고 합착된 제 1, 제 2 유리 기판과, 상기 제 1, 제 2 유리 기판 사이에 주입된 액정층으로 구성된다.
이하, 첨부 도면을 참조하여 일반적인 액정표시장치의 구성에 대하여 설명하면 다음과 같다.
도 1은 일반적인 TN 액정표시장치의 일부를 나타낸 분해 사시도이다.
일반적인 TN 액정표시장치는 도 1에 도시한 바와 같이, 일정 공간을 갖고 합착된 하부기판(1) 및 상부기판(2)과, 상기 하부기판(1)과 상부기판(2) 사이에 주입된 액정층(3)으로 구성되어 있다.
보다 구체적으로 설명하면, 상기 하부기판(1)은 화소영역(P)을 정의하기 위하여 일정한 간격을 갖고 일방향으로 복수개의 게이트 라인(4)이 배열되고, 상기 게이트 라인(4)에 수직한 방향으로 배열되어 화소영역(P)을 정의하도록 일정한 간격을 갖고 복수개의 데이터 라인(5)이 배열되며, 상기 게이트 라인(4)과 데이터 라 인(5)이 교차하여 정의되는 각 화소영역(P)에는 화소전극(6)이 형성되고, 상기 각 게이트 라인(4)과 데이터 라인(5)이 교차하는 부분에 박막 트랜지스터(T)가 형성되어 있다.
그리고 상기 상부기판(2)은 상기 화소영역(P)을 제외한 부분의 빛을 차단하기 위한 블랙 매트릭스층(7)과, 컬러 색상을 표현하기 위한 R,G,B 컬러 필터층(8)과, 화상을 구현하기 위한 공통전극(9)이 형성되어 있다.
상기 화소전극(6)은 인듐-틴-옥사이드(indium-tin-oxide : ITO)와 같이 빛의 투과율이 비교적 뛰어난 투명 도전성 금속을 사용한다.
전술한 바와 같이 구성되는 액정표시장치는 상기 화소전극(6)상에 위치한 액정층(3)이 상기 박막 트랜지스터(T)로부터 인가된 신호에 의해 배향되고, 상기 액정층(3)의 배향 정도에 따라 액정층(3)을 투과하는 빛의 양을 조절하는 방식으로 화상을 표현할 수 있다.
전술한 바와 같은 액정패널은 상-하로 걸리는 전기장에 의해 액정을 구동하는 방식으로, 투과율과 개구율 등의 특성이 우수하며, 상부기판(2)의 공통전극(9)이 접지역할을 하게 되어 정전기로 인한 액정 셀의 파괴를 방지할 수 있다.
이하, 상기 액정표시장치의 구성 중, 하부기판에 구비된 박막 트랜지스터(TFT)의 구성에 대하여 좀 더 자세히 설명하면 다음과 같다.
도 2는 일반적인 박막 트랜지스터의 평면도이고, 도 3은 도 2의 Ⅰ-Ⅰ'선상을 자른 구조 단면도이다.
도 2와 도 3에 도시된 박막 트랜지스터는 바텀 게이트형으로, 기판(20)상에 일정 폭과 길이를 갖고 패턴된 게이트전극(21)과, 상기 게이트 전극(21)을 포함한 기판(20) 전면에 형성된 게이트 절연막(22)과, 상기 게이트 전극(21) 상측의 상기 게이트 절연막(22)위에 형성된 일정 모양으로 패턴 형성된 a-Si으로 구성된 액티브층(23)과, 상기 게이트 전극(21)의 일측 상부에 오버랩 되도록 액티브층(23) 및 이에 인접한 게이트 절연막(22)상에 형성된 소오스전극(25a)과, 상기 게이트 전극(21)의 타측 상부에 오버랩되도록 액티브층(23) 및 이에 인접한 게이트 절연막(22)상에 형성된 드레인전극(25b)으로 구성된다. 이때, 상기 드레인전극(25b)은 소오스전극(25a)과 일정 간격 이격되어 있고, 상기 액티브층(23)과 소오스전극(25a) 및 액티브층(23)과 드레인전극(25b)의 각 사이에는 n+ a-Si으로 구성된 오믹 콘택층(24)이 더 구비되어 있다. 그리고 도면에는 도시되어 있지 않지만, 상기 게이트전극(21)은 일방향을 갖는 게이트라인에서 돌출 형성되어 있고, 소오스전극(25a)은 데이터라인에서 돌출 형성되어 있다.
상술한 박막 트랜지스터(TFT)는 일반적인 바텀 게이트형 TFT로써, 이와 같이 구성된 TFT는 높은 턴온(Turn On) 전류를 필요로 할 경우, TFT의 크기를 증가시켜야 한다. 그러나 TFT의 크기를 증가시키면 턴온 전류를 높일 수는 있지만, TFT가 차지하는 면적이 증가하여 집적화에 어려움이 따르고 또한, 액정표시장치에 적용할 경우에는 개구율이 감소하게 되는 문제가 발생한다.
또한, 도면에는 도시되어 있지 않지만, ASID(a-Si Driver) 회로에 적용할 경우, 구동을 위한 TFT들을 다수개 구비하여야 하는데, 상기 ASID 회로를 구성하는 TFT들도 높은 턴온 전류를 달성하기 위해서 TFT의 크기를 크게 하면 TFT가 차지하 는 면적이 증가되고, 면적이 증가되는 만큼 캡(Cap) 성분이 커지면서 게이트라인의 딜레이가 증가하게 된다.
한편, 고해상도를 달성하기 위해서 픽셀 크기를 줄일 경우, TFT가 차지하는 면적 비율이 커비므로 개구율이 감소하게 되는데, 이러한 감소 성분을 조금이라도 줄이고, TFT가 차지하는 면적을 최소로 하기 위해서도 턴온 전류나 이동도를 증가시킬 필요가 있다. 하지만, 액티브층이 a-Si으로 구성된 TFT는 이동도를 증가시키는데 한계가 따른다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 특히, 제한된 면적에 형성된 박막 트랜지스터(TFT)의 턴온 전류와 이동도와 S-팩터를 증가시키고, 고해상도 화소에서 개구 손실을 막고, ASID(a-Si Drivier)와 같은 대형 TFT가 차지하는 면적을 줄이기에 알맞은 박막 트랜지스터 및 이를 구비한 액정표시장치를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 실시예에 따른 박막 트랜지스터는 기판상에 일정 폭과 길이를 갖고 패턴된 하부 게이트전극과; 상기 하부 게이트전극을 포함한 상기 기판 상에 형성된 게이트 절연막과; 상기 하부 게이트전극 상측의 상기 게이트 절연막위에 일정 모양으로 패턴 형성된 액티브층과; 상기 하부 게이트전극의 일/타측 상부에 각각 오버랩 되도록 상기 액티브층 및 이에 인접한 상기 게이트 절연막상에 형성된 소오스전극 및 드레인전극과; 상기 하부 게이트전 극의 일영역에 콘택홀을 갖는 보호막과; 상기 콘택홀을 통해 상기 하부 게이트전극과 연결되며, 상기 소오스/드레인전극과 오버랩되지 않도록 상기 소오스/드레인전극 사이의 상기 보호막상에 형성된 상부 게이트전극을 포함함을 특징으로 한다.
상기 액티브층과 상기 소오스전극의 사이 및 상기 액티브층과 상기 드레인전극의 사이에는 n+ a-Si으로 구성된 오믹 콘택층이 더 구비되어 있음을 특징으로 한다.
상기 상부 게이트전극은 인듐주석산화물(Indium Tin Oxide : ITO), 주석산화물(Tin Oxide : TO) 또는 인듐아연산화물(Indium Zinc Oxide : IZO)과 같은 투명 도전막으로 구성되어 있음을 특징으로 한다.
상기 상부 게이트전극은 불투명 도전막으로 구성되는 것을 더 포함함을 특징으로 한다.
본 발명의 다른 실시예에 따른 박막 트랜지스터는 기판상에 일정 폭과 길이를 갖고 패턴된 하부 게이트전극과; 상기 하부 게이트전극을 포함한 상기 기판상에 형성된 게이트 절연막과; 상기 하부 게이트전극 상측의 상기 게이트 절연막위에 일정 모양으로 패턴 형성된 액티브층과; 복수개의 돌출부를 갖고 상기 하부 게이트전극 상부의 상기 액티브층 상의 상기 게이트 절연막상에 형성된 소오스전극과; 복수개의 돌출부를 갖고 상기 소오스전극의 사이의 상기 하부 게이트전극 상부의 상기 액티브층 상의 상기 게이트 절연막상에 형성된 드레인전극과; 상기 하부 게이트전극의 일영역에 콘택홀을 갖는 보호막과; 상기 콘택홀을 통해 상기 하부 게이트전극과 연결되며, 상기 소오스,드레인전극과 오버랩되지 않도록 그 사이의 상기 보호막 상에 굴곡을 갖고 형성된 상부 게이트 전극을 포함함을 특징으로 한다.
상기 드레인전극은 상기 소오스전극과 일정 간격 이격되어 있음을 특징으로 한다.
상기 액티브층과 상기 소오스전극의 사이 및 상기 액티브층과 상기 드레인전극의 사이에는 n+ a-Si으로 구성된 오믹 콘택층이 더 구비되어 있음을 특징으로 한다.
상기 상부 게이트전극은 인듐주석산화물(Indium Tin Oxide : ITO), 주석산화물(Tin Oxide : TO) 또는 인듐아연산화물(Indium Zinc Oxide : IZO)과 같은 투명 도전막으로 구성되어 있음을 특징으로 한다.
상기 상부 게이트전극은 불투명 도전막으로 구성되어 있는 것을 더 포함함을 특징으로 한다.
상기 구성을 갖는 박막 트랜지스터를 구비한 본 발명의 또 다른 실시예에 따른 액정표시장치는 기판상에 일방향으로 배열되며 일측에 돌출된 하부 게이트전극을 구비한 게이트라인과; 상기 하부 게이트전극을 포함한 상기 기판상에 형성된 게이트 절연막과; 상기 게이트라인과 교차되어 화소영역을 정의하는 데이터라인과; 상기 데이터라인에서 돌출되어 상기 하부 게이트전극의 일/타측 상부에 오버랩 되어 있는 소오스/드레인전극과; 상기 드레인전극의 일영역에 제 1 콘택홀과 상기 하부 게이트전극에 인접한 상기 게이트라인의 일영역에 제 2 콘택홀이 형성된 보호막과; 상기 제 1 콘택홀을 통해 상기 드레인전극에 콘택되도록 상기 화소영역에 형성된 화소전극과; 상기 제 2 콘택홀을 통해 상기 게이트라인과 연결되며, 상기 소오 스전극과 상기 드레인전극에 오버랩되지 않도록 상기 보호막상에 형성된 상부 게이트전극을 포함함을 특징으로 한다.
상기 상부 게이트전극은 상기 화소전극과 동일층에 동일 물질로 형성되어 있음을 특징으로 한다.
상기 화소전극과 상기 상부 게이트전극은 인듐주석산화물(Indium Tin Oxide : ITO), 주석산화물(Tin Oxide : TO) 또는 인듐아연산화물(Indium Zinc Oxide : IZO)과 같은 투명 도전막으로 형성되어 있음을 특징으로 한다.
본 발명을 설명하기에 앞서서, 본 발명과 비교 설명하기 위한 박막 트랜지스터의 구성을 첨부 도면을 참조하여 설명한다.
도 4a는 본 발명과 비교하기 위한 박막 트랜지스터의 평면도이고, 도 4b는 도 4a의 Ⅱ-Ⅱ' 선상을 자른 구조 단면도이며, 도 5는 도 4a의 등가회로도이다.
도 6은 본 발명과 비교하기 위한 다른 구조의 박막 트랜지스터를 나타낸 평면도이고, 도 7은 도 6의 등가회로도이다.
도 8은 본 발명과 비교하기 위한 또 다른 구조의 박막 트랜지스터를 나타낸 평면도이고, 도 9는 도 8의 등가회로도이다.
먼저, 도 4a와 도 4b에 도시된 박막 트랜지스터는 바텀 게이트형으로, 기판(40)상에 일정 폭과 길이를 갖고 패턴된 하부 게이트전극(41)과, 상기 하부 게이트 전극(41)을 포함한 기판(40) 전면에 형성된 게이트 절연막(42)과, 상기 하부 게이트 전극(41) 상측의 상기 게이트 절연막(42)위에 형성된 일정 모양으로 패턴 형성된 a-Si으로 구성된 액티브층(43)과, 상기 하부 게이트 전극(41)의 일측 상부에 오 버랩 되도록 액티브층(43) 및 이에 인접한 게이트 절연막(42)상에 형성된 소오스전극(45a)과, 상기 하부 게이트 전극(41)의 타측 상부에 오버랩 되도록 액티브층(43) 및 이에 인접한 게이트 절연막(42)상에 형성된 드레인전극(45b)과, 상기 하부 게이트전극(41)의 일영역에 콘택홀(46)을 갖는 보호막(47)과, 상기 소오스,드레인전극(45a,45b)과 오버랩되어 상기 콘택홀(46)을 통해 하부 게이트전극(41)과 연결되도록 콘택홀(46)에 인접한 보호막(47)상에 형성된 상부 게이트 전극(48)을 포함하여 구성된다.
이때, 상기 드레인전극(45b)은 소오스전극(45a)과 일정 간격 이격되어 있고, 상기 액티브층(43)과 소오스전극(45a) 및 액티브층(43)과 드레인전극(45b)의 각 사이에는 n+ a-Si으로 구성된 오믹 콘택층(44)이 더 구비되어 있다.
상기와 같이 구성된 박막 트랜지스터의 등가회로는 도 5에 도시한 바와 같이, 하부 게이트전극(G1)(41)과 소오스전극(S)(45a) 및 드레인전극(D)(45b)의 각 사이에 Cgs1와 Cgd1의 캡(Cap)이 형성될 뿐만아니라, 상부 게이트전극(G2)(48)과 소오스전극(S)(45a) 및 드레인전극(D)(45b)의 각 사이에도 Cgs2와 Cgd2가 존재한다.
그러나, 상기와 같이 구성된 박막 트랜지스터는 상부 게이트전극과 소오스전극 및 상부 게이트전극과 드레인전극이 오버랩됨에 의해서 Cgs2와 Cgd2 만큼 캡(Cap)이 발생하므로 스토리지 충전시 충전 시간 지연에 따른 충전 부족이 발생하기 쉽다.
그리고 도 6에 도시된 박막 트랜지스터는 상부 게이트전극이 소오스전극과만 오버랩되어 있고, 도 8에 도시된 박막 트랜지스터는 상부 게이트전극이 드레인전극과만 오버랩되어 있는 것으로, 상기를 제외한 구성은 상기 도 4a의 구성에 따른 박막 트랜지스터와 동일하다.
상기와 같이 상부 게이트전극이 소오스전극과만 오버랩되면 도 7에서와 같이, 상부 게이트전극과 소오스전극 사이에 Cgs2가 더 발생하고, 상부 게이트전극이 드레인전극과만 오버랩되면 도 9에서와 같이, 상부 게이트전극과 드레인전극 사이에 Cgd2가 더 발생한다. 상기 캡(Cap)이 발생함에 의해서 스토리지 충전시 충전 시간 지연에 따른 충전 부족이 발생하기 쉽다.
본 발명은 개구율을 감소시키지 않으면서 턴온 전류 및 전하 이동도를 향상시킬 수 있는 박막 트랜지스터(TFT)의 구성에 대한 것으로, 이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예에 따른 박막 트랜지스터 및 이를 구비한 액정표시장치에 대하여 설명하면 다음과 같다.
도 10은 본 발명의 제 1 실시예에 따른 박막 트랜지스터를 나타낸 평면도이고, 도 11은 도 10의 Ⅲ-Ⅲ' 선상을 자른 구조 단면도이며, 도 12는 도 10의 등가회로도이다.
도 13은 본 발명의 제 2 실시예에 따른 박막 트랜지스터를 나타낸 평면도이다.
본 발명의 제 1 실시예에 따른 박막 트랜지스터는 도 10과 도 11에 도시한 바와 같이, 바텀 게이트형 TFT로써, 기판(100)상에 일정 폭과 길이를 갖고 패턴된 하부 게이트전극(101)과, 상기 하부 게이트 전극(101)을 포함한 기판(100) 전면에 형성된 게이트 절연막(102)과, 상기 하부 게이트 전극(101) 상측의 상기 게이트 절연막(102)위에 형성된 일정 모양으로 패턴 형성된 a-Si으로 구성된 액티브층(103)과, 상기 하부 게이트 전극(101)의 일측 상부에 오버랩 되도록 액티브층(103) 및 이에 인접한 게이트 절연막(102)상에 형성된 소오스전극(105a)과, 상기 하부 게이트 전극(101)의 타측 상부에 오버랩 되도록 액티브층(103) 및 이에 인접한 게이트 절연막(102)상에 형성된 드레인전극(105b)과, 상기 하부 게이트전극(101)의 일영역에 콘택홀(106)을 갖는 보호막(107)과, 상기 소오스/드레인전극(105a,105b)과 오버랩 되지 않도록 상기 콘택홀(106)을 통해 하부 게이트전극(101)과 연결되도록 상기 소오스/드레인전극(105a,105b) 사이의 액티브층(103) 상부의 보호막(107)상에 형성된 상부 게이트 전극(108)을 포함하여 구성된다.
이때, 상기 드레인전극(105b)은 소오스전극(105a)과 일정 간격 이격되어 있고, 상기 액티브층(103)과 소오스전극(105a) 및 액티브층(103)과 드레인전극(105b)의 각 사이에는 n+ a-Si으로 구성된 오믹 콘택층(104)이 더 구비되어 있다.
상기에서 상부 게이트전극(108)은 인듐주석산화물(Indium Tin Oxide : ITO), 주석산화물(Tin Oxide : TO) 또는 인듐아연산화물(Indium Zinc Oxide : IZO)과 같은 투명 도전막으로 구성되어 있다.
상기에서 상부 게이트전극(108)은 투명 도전막이 아닌 불투명 도전막으로 구성될 수도 있다.
상기와 같이 구성된 박막 트랜지스터는 제한된 TFT 면적에서 상부와 하부에 각각 채널이 형성되어 실질적으로 W/L가 2배가 되는 효과를 기대할 수 있으며, 상 기와 같이 상부 게이트전극(108)이 소오스전극(105a)과 드레인전극(105b)과 오버랩되지 않기 때문에 도 12에 도시된 바와 같이, 상부 게이트전극(G2)(108)과 소오스전극(S)(105a) 및 드레인전극(D)(105b)의 사이에 별도의 캡(Cap)이 형성되지 않는다. 따라서, 스토리지 충전시 충전 시간 지연이 발생하지 않는다.
다음에 본 발명의 제 2 실시예에 따른 박막 트랜지스터는 도 13에 도시한 바와 같이, 기판(미도시)상에 일정 폭과 길이를 갖고 패턴된 하부 게이트전극(131)과, 상기 하부 게이트 전극(131)을 포함한 기판(미도시) 전면에 형성된 게이트 절연막(미도시)과, 상기 하부 게이트 전극(131) 상측의 상기 게이트 절연막(132)위에 형성된 일정 모양으로 패턴 형성된 a-Si으로 구성된 액티브층(133)과, 상기 하부 게이트 전극(131)의 일측 상부에 오버랩 되며 액티브층(133) 및 이에 인접한 게이트 절연막상에 복수개의 돌출부를 갖고 형성된 소오스전극(135a)과, 상기 하부 게이트 전극(131)의 타측 상부에 오버랩 되도록 액티브층(133) 및 이에 인접한 게이트 절연막상에 복수개의 돌출부를 갖고 상기 소오스전극(105a)의 사이에 형성된 드레인전극(135b)과, 상기 하부 게이트전극(131)의 일영역에 콘택홀(136)을 갖는 보호막(미도시)과, 상기 소오스/드레인전극(135a,135b)과 오버랩 되지 않고 상기 콘택홀(136)을 통해 하부 게이트전극(131)과 연결되도록 상기 소오스/드레인전극(135a,135b) 사이의 보호막상에 굴곡을 갖고 형성된 상부 게이트 전극(138)을 포함하여 구성된다.
이때, 상기 드레인전극(135b)은 소오스전극(135a)과 일정 간격 이격되어 있고, 상기 액티브층(133)과 소오스전극(135a) 및 액티브층(133)과 드레인전극(135b) 의 각 사이에는 n+ a-Si으로 구성된 오믹 콘택층(134)이 더 구비되어 있다.
상기에서 상부 게이트전극(138)은 인듐주석산화물(Indium Tin Oxide : ITO), 주석산화물(Tin Oxide : TO) 또는 인듐아연산화물(Indium Zinc Oxide : IZO)과 같은 투명 도전막으로 구성되어 있거나, 불투명 도전막으로 구성되어 있다.
상기에는 설명하지 않았지만, 탑 게이트 TFT는 게이트전극이 채널이 형성되는 액티브층의 상부에 형성되는 것이다.
이하, 바텀 게이트 TFT와 상술한 여러 예에 따른 더블 게이트 TFT의 특성을 그래프를 참고하여 비교하면 다음과 같다.
도 14는 바텀 게이트와 더블 게이트와 탑 게이트의 TFT 특성 비교도이고, 도 15는 바텀 게이트와 오버랩 되지 않은 더블 게이트와 소오스 오버랩 더블 게이트와 드레인 오버랩 더블 게이트의 오프(OFF) 전류 비교도이다.
도 16은 더블 게이트와 오버랩 되지 않은 더블 게이트와 소오스 오버랩 더블 게이트와 드레인 오버랩 더블 게이트의 W/L별 온(ON) 전류 증감율을 비교한 그래프이고, 도 17은 더블 게이트와 오버랩 되지 않은 더블 게이트와 소오스 오버랩 더블 게이트와 드레인 오버랩 더블 게이트의 구조별 S 팩터 감소율을 비교한 그래프이다.
일반적인 바텀 게이트 TFT와 더블 게이트 TFT 및 탑 게이트 TFT의 특성을 Vgs에 따른 log(Ids)의 변화 곡선으로 비교하여 설명하면, 도 14에 도시한 바와 같이, 더블 게이트 TFT가 바텀 게이트 TFT 및 탑 게이트 TFT보다 Vgs에 따른 log(Ids)의 변화 곡선의 기울기가 크다.
즉, 더블 게이트 TFT가 바텀 게이트 TFT 및 탑 게이트 TFT보다 동일 전류를 흘려주기 위해서 게이트에 인가되는 전압이 작다.
다음에, 바텀 게이트 TFT와, 더블 게이트 TFT(상부 게이트전극이 소오스/드레인전극에 모두 오버랩된 더블 게이트, 상부 게이트전극이 소오스/드레인전극에 오버랩 되지 않은 더블 게이트(N/O)와, 소오스 오버랩 더블 게이트(S/O)와, 드레인 오버랩 더블 게이트(D/O))의 오프(OFF) 전류를 비교하면, 도 15에 도시한 바와 같이, 더블 게이트 TFT들이 바텀 게이트 TFT보다 오프(OFF)시(게이트에 전압이 인가되지 않았을 경우(Vgs=0V))의 전류값이 작다.
다음에, 도 16에 도시한 바와 같이, 더블 게이트와, 상부 게이트전극이 소오스/드레인전극과 오버랩 되지 않은 더블 게이트(N/O)와, 소오스 오버랩 더블 게이트(S/O)와, 드레인 오버랩 더블 게이트(D/O)의 W/L별 온(ON) 전류 증감율을 비교하면, 상부 게이트전극이 소오스/드레인전극과 오버랩되지 않은 더블 게이트 TFT가 온(On) 전류 증감율이 크다는 것을 알 수 있다. 예를 들어 Vgs는 20V이고 W/L가 10/5일 경우 온(On) 전류 향상율이 12%까지 증가함을 알 수 있다.
또한, 도 17에 도시한 바와 같이, 더블 게이트와, 상부 게이트전극이 소오스/드레인전극과 오버랩 되지 않은 더블 게이트(N/O)와, 소오스 오버랩 더블 게이트(S/O)와, 드레인 오버랩 더블 게이트(D/O)의 W/L별 S-팩터 감소율을 비교하면, 상부 게이트전극이 소오스/드레인전극과 오버랩되지 않은 더블 게이트 TFT가 S-팩터가 60%정도이므로 스위칭 속도 향상을 기대할 수 있다.
상기에서 S-팩터는
Figure 112005020304424-PAT00001
와 같은 식으로 나타낼 수 있다.
즉, S-팩터 감소율이 크다는 것은 1/S가 작다는 것이므로 동일 전류를 흘려주기 위한 Vgs값이 작다는 것이므로 스위칭 속도가 빠르다는 것을 의미한다.
또한, Vgs가 10V일 경우와 20V일 경우의 바텀 게이트와, 상부 게이트전극이 소오스/드레인전극에 모두 오버랩된 더블 게이트와, 오버랩되지 않은 더블 게이트(N/O)와, 소오스전극에 오버랩된 더블 게이트(S/O)와, 드레인전극에 오버랩된 더블 게이트(D/O)의 각 W/L별 온(ON) 전류를 표1, 표2, 표3 및 표4를 참조하여 비교 설명하면 다음과 같다.
표1 내지 표4에 나타낸 바와 같이, 상부 게이트전극이 소오스/드레인전극에 오버랩되지 않은 더블 게이트(N/O)는 Vgs=10V일 때는 바텀 게이트보다 최대 8%, Vgs=20V일 때는 바텀 게이트보다 최대 12%까지 온(ON) 전류가 증가하는 것을 알 수 있다.
Ion(Vgs=10V) 바텀 게이트 더블 게이트 더블 게이트(N/O) 더블 게이트(S/O) 더블 게이트(D/O)
W/L=5/5 4.99E-07 5.06E-07 4.99E-07 4.84E-07 4.82E-07
W/L=10/5 7.92E-07 7.87E-07 8.06E-07 7.70E-07 7.75E-07
W/L=25/5 1.57E-06 1.65E-06 1.71E-06 1.67E-06 1.69E-06
바텀 게이트 대비 온(ON) 전류 증감율(%)
더블 게이트 더블 게이트(N/O) 더블 게이트(S/O) 더블 게이트(D/O)
1.47% 0.14% -2.82% -3.34%
-0.63% 1.71% -2.76% -2.13%
5.13% 8.87% 6.37% 7.30%
Ion(Vgs=20V) 바텀 게이트 더블 게이트 더블 게이트(N/O) 더블 게이트(S/O) 더블 게이트(D/O)
W/L=5/5 1.64E-06 1.78E-06 1.76E-06 1.71E-06 1.69E-06
W/L=10/5 2.53E-06 2.74E-06 2.84E-06 2.72E-06 2.73E-06
W/L=25/5 5.58E-06 5.84E-06 6.02E-06 5.85E-06 5.89E-06
바텀 게이트 대비 온(ON) 전류 증감율(%)
더블 게이트 더블 게이트(N/O) 더블 게이트(S/O) 더블 게이트(D/O)
8.44% 7.12% 4.25% 2.78%
8.66% 12.56% 7.63% 8.05%
4.55% 7.84% 4.84% 5.52%
이하, 상기와 같이 상부의 게이트전극이 소오스/드레인전극에 오버랩되지 않은 박막 트랜지스터를 구비한 액정표시장치에 대하여 설명하면 다음과 같다.
도 18은 본 발명의 제 3 실시예에 따른 액정표시장치의 단위 화소의 확대 평면도이고, 도 19는 도 18의 Ⅳ-Ⅳ' 선상을 자른 구조 단면도이다.
본 발명의 제 3 실시예에 따른 액정표시장치는 도 18에 도시한 바와 같이, 하부기판(200) 상에 일정 간격을 갖고 일방향으로 평행하게 게이트라인(201)이 배열되어 있고, 상기 게이트라인(201)에서 일방향으로 하부 게이트전극(201a)이 돌출 형성되어 있다.
이때 스토리지 커패시터의 스토리지 하부전극은 전단 게이트라인(201)과 일체로 구성된다. 즉, 전단 게이트라인(201)이 스토리지 하부전극 역할을 한다.
그리고 게이트라인(201)과 하부 게이트전극(201a)을 포함한 하부기판(200)상에 게이트절연막(202)이 형성되어 있고, 상기 게이트절연막(202)의 일영역 상에 액티브층(203)이 일정모양으로 패턴 형성되어 있다.
그리고 상기 게이트라인(201)과 교차 형성되어 화소영역을 정의하도록 상기 게이트절연막(202)상에 데이터라인(205)이 형성되어 있다.
그리고 상기 데이터라인(205)에서 돌출되어 상기 하부 게이트전극(201a)의 일측 상부에 오버랩 되도록 소오스전극(205a)이 형성되어 있고, 상기 소오스전극(205a)과 소정 간격 이격되어 상기 하부 게이트전극(201a)의 타측 상부에 오버랩 되도록 드레인전극(205b)이 형성되어 있다.
그리고 스토리지 하부전극 역할을 하는 전단 게이트라인(201)의 일영역에는 스토리지 상부전극(205c)이 형성되어 있다.
그리고 상기 소오스전극(205a)과 액티브층(203)의 사이 및 드레인전극(205b)과 액티브층(203)의 사이에 각각 n+ 비정질 실리콘층으로 구성된 오믹 콘택층(204)이 더 구비되어 있다.
그리고 드레인전극(205b)의 일영역에는 제 1 콘택홀(207a)과, 하부 게이트전극(201a)에 인접한 게이트라인(201)의 일영역에는 제 2 콘택홀(207b)과 스토리지 상부전극(205c)의 일영역에는 제 3 콘택홀(207c)이 형성된 보호막(206)이 상기 전면에 형성되어 있다.
그리고 제 1 콘택홀(207a)을 통해 드레인전극(205b)에 콘택되고, 제 3 콘택홀(207b)을 통해서 스토리지 상부전극(207c)에 콘택되도록 화소영역에 화소전극(208a)이 형성되어 있다.
그리고, 제 2 콘택홀(207b)을 통해 게이트라인(201)과 연결되며, 상기 소오스전극(205a)과 드레인전극(205b)에 오버랩되지 않도록 상기 보호막(206)상에 상부 게이트전극(208b)이 구비되어 있다.
이때 상부 게이트전극(208b)은 상기 화소전극(208a)과 동일층에 동일 물질로 형성되어 있다.
상기 화소전극(208a)과 상기 상부 게이트전극(208b)은 인듐주석산화물(Indium Tin Oxide : ITO), 주석산화물(Tin Oxide : TO) 또는 인듐아연산화물(Indium Zinc Oxide : IZO)과 같은 투명 도전막으로 형성되어 있다.
상기와 같이 구성된 박막 트랜지스터는 제한된 면적에서 상부와 하부에 각각 게이트전극이 구성되어 있고, 각 게이트전극은 소오스/드레인전극을 공유하고 있으며, 액티브영역 상,하부 표면에 각각 채널이 형성되어 실질적으로 W/L가 2배가 되는 효과를 기대할 수 있다.
그리고 상기와 같이 상부 게이트전극(208b)이 소오스전극(205a)과 드레인전극(205b)과 오버랩 되어 있지 않기 때문에 상부 게이트전극(208b)과 소오스전극(205a) 및 드레인전극(205b)의 사이에 별도의 캡(Cap)이 형성되지 않는다. 따라서, 필요없는 캡(Cap)의 형성으로 인하여 스토리지 충전시 충전 시간 지연이 발생하지 않는다.
상기와 같은 본 발명에 따른 박막 트랜지스터 및 이를 구비한 액정표시장치는 다음과 같은 효과가 있다.
첫째, 제한된 면적에 박막 트랜지스터의 상,하부에 각각 게이트전극을 형성하고 상부와 하부에 각각 채널이 형성되게 함으로써 실질적으로 W/L이 2배가 되는 효과가 발생하여 턴온(Turn On) 전류를 향상시킬 수 있으며, 스토리지 충전시 충전 시간 지연이 발생하지 않으며, S-팩터를 향상시킬 수 있다.
둘째, 박막 트랜지스터의 면적을 줄이더라도 일반적인 TFT와 동일한 턴온 전류를 유지할 수 있으므로 고개구율화가 가능하다.

Claims (12)

  1. 기판상에 일정 폭과 길이를 갖고 패턴된 하부 게이트전극과;
    상기 하부 게이트전극을 포함한 상기 기판 상에 형성된 게이트 절연막과;
    상기 하부 게이트전극 상측의 상기 게이트 절연막위에 일정 모양으로 패턴 형성된 액티브층과;
    상기 하부 게이트전극의 일/타측 상부에 각각 오버랩 되도록 상기 액티브층 및 이에 인접한 상기 게이트 절연막상에 형성된 소오스전극 및 드레인전극과;
    상기 하부 게이트전극의 일영역에 콘택홀을 갖는 보호막과;
    상기 콘택홀을 통해 상기 하부 게이트전극과 연결되며, 상기 소오스/드레인전극과 오버랩되지 않도록 상기 소오스/드레인전극 사이의 상기 보호막상에 형성된 상부 게이트전극을 포함함을 특징으로 하는 박막 트랜지스터.
  2. 제 1 항에 있어서,
    상기 액티브층과 상기 소오스전극의 사이 및 상기 액티브층과 상기 드레인전극의 사이에는 n+ a-Si으로 구성된 오믹 콘택층이 더 구비되어 있음을 특징으로 하는 박막 트랜지스터.
  3. 제 1 항에 있어서,
    상기 상부 게이트전극은 인듐주석산화물(Indium Tin Oxide : ITO), 주석산화 물(Tin Oxide : TO) 또는 인듐아연산화물(Indium Zinc Oxide : IZO)과 같은 투명 도전막으로 구성되어 있음을 특징으로 하는 박막 트랜지스터.
  4. 제 1 항에 있어서,
    상기 상부 게이트전극은 불투명 도전막으로 구성되는 것을 더 포함함을 특징으로 하는 박막 트랜지스터.
  5. 기판상에 일정 폭과 길이를 갖고 패턴된 하부 게이트전극과;
    상기 하부 게이트전극을 포함한 상기 기판상에 형성된 게이트 절연막과;
    상기 하부 게이트전극 상측의 상기 게이트 절연막위에 일정 모양으로 패턴 형성된 액티브층과;
    복수개의 돌출부를 갖고 상기 하부 게이트전극 상부의 상기 액티브층 상의 상기 게이트 절연막상에 형성된 소오스전극과;
    복수개의 돌출부를 갖고 상기 소오스전극의 사이의 상기 하부 게이트전극 상부의 상기 액티브층 상의 상기 게이트 절연막상에 형성된 드레인전극과;
    상기 하부 게이트전극의 일영역에 콘택홀을 갖는 보호막과;
    상기 콘택홀을 통해 상기 하부 게이트전극과 연결되며, 상기 소오스,드레인전극과 오버랩되지 않도록 그 사이의 상기 보호막상에 형성된 상부 게이트 전극을 포함함을 특징으로 하는 박막 트랜지스터.
  6. 제 1 항에 있어서,
    상기 드레인전극은 상기 소오스전극과 일정 간격 이격되어 있음을 특징으로 하는 박막 트랜지스터.
  7. 제 1 항에 있어서,
    상기 액티브층과 상기 소오스전극의 사이 및 상기 액티브층과 상기 드레인전극의 사이에는 n+ a-Si으로 구성된 오믹 콘택층이 더 구비되어 있음을 특징으로 하는 박막 트랜지스터.
  8. 제 1 항에 있어서,
    상기 상부 게이트전극은 인듐주석산화물(Indium Tin Oxide : ITO), 주석산화물(Tin Oxide : TO) 또는 인듐아연산화물(Indium Zinc Oxide : IZO)과 같은 투명 도전막으로 구성되어 있음을 특징으로 하는 박막 트랜지스터.
  9. 제 1 항에 있어서,
    상기 상부 게이트전극은 불투명 도전막으로 구성되어 있는 것을 더 포함함을 특징으로 하는 박막 트랜지스터.
  10. 기판상에 일방향으로 배열되며 일측에 돌출된 하부 게이트전극을 구비한 게이트라인과;
    상기 하부 게이트전극을 포함한 상기 기판상에 형성된 게이트 절연막과;
    상기 게이트라인과 교차되어 화소영역을 정의하는 데이터라인과;
    상기 데이터라인에서 돌출되어 상기 하부 게이트전극의 일/타측 상부에 오버랩 되어 있는 소오스/드레인전극과;
    상기 드레인전극의 일영역에 제 1 콘택홀과 상기 하부 게이트전극에 인접한 상기 게이트라인의 일영역에 제 2 콘택홀이 형성된 보호막과;
    상기 제 1 콘택홀을 통해 상기 드레인전극에 콘택되도록 상기 화소영역에 형성된 화소전극과;
    상기 제 2 콘택홀을 통해 상기 게이트라인과 연결되며, 상기 소오스전극과 상기 드레인전극에 오버랩되지 않도록 상기 보호막상에 형성된 상부 게이트전극을 포함함을 특징으로 하는 액정표시장치.
  11. 제 10 항에 있어서,
    상기 상부 게이트전극은 상기 화소전극과 동일층에 동일 물질로 형성되어 있음을 특징으로 하는 액정표시장치.
  12. 제 10 항에 있어서,
    상기 화소전극과 상기 상부 게이트전극은 인듐주석산화물(Indium Tin Oxide : ITO), 주석산화물(Tin Oxide : TO) 또는 인듐아연산화물(Indium Zinc Oxide : IZO)과 같은 투명 도전막으로 형성되어 있음을 특징으로 하는 액정표시장치.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7671366B2 (en) 2007-03-21 2010-03-02 Samsung Electronics Co., Ltd. Thin film transistor and organic light emitting device including thin film transistor
US10950678B2 (en) 2015-10-16 2021-03-16 Samsung Display Co., Ltd. Thin film transistor substrate and organic light-emitting display using the same

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0888396A (ja) * 1994-09-16 1996-04-02 Casio Comput Co Ltd フォトセンサアレイ
JPH0990405A (ja) * 1995-09-21 1997-04-04 Sharp Corp 薄膜トランジスタ
KR100336892B1 (ko) * 1998-12-17 2003-06-12 주식회사 현대 디스플레이 테크놀로지 Tft-lcd

Cited By (2)

* Cited by examiner, † Cited by third party
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US7671366B2 (en) 2007-03-21 2010-03-02 Samsung Electronics Co., Ltd. Thin film transistor and organic light emitting device including thin film transistor
US10950678B2 (en) 2015-10-16 2021-03-16 Samsung Display Co., Ltd. Thin film transistor substrate and organic light-emitting display using the same

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