JP2011028159A - 液晶表示装置及び液晶表示装置の駆動方法 - Google Patents

Abstract

【課題】液晶素子を従来よりも高速に交流駆動すると共に、画素部全体を、複数行を１グループとする複数グループの分割画素毎に分割して時分割に駆動する時に発生することのある、隣接配線の干渉ノイズを視覚上低減し、高品質な画像を表示する。
【解決手段】水平同期信号ＨＤのＨ.ＢＬＫ期間内で、正極性スイッチ制御信号Ｓ+、負荷特性制御信号Ｂ、負極性スイッチ制御信号（図示せず）を出力する。クロスト−クにより基準ランプ電圧が変動して、正極性映像信号及び負極性映像信号が変動したとしても、Ｈ.ＢＬＫ期間内で（Ｋ）のランプ波形が本来の波形に戻っていれば、正しい映像信号を書き込むことができる。これにより、各分割画素部に対応した画像表示部の、隣接する画像表示位置において、表示画像上の不良が発生しても、クロスト−クによる影響はＨ.ＢＬＫ期間内であるので、表示画像の視覚上の画質劣化を除去することができる。
【選択図】図１２

Description

本発明は液晶表示装置及び液晶表示装置の駆動方法に係り、特にアクティブマトリクス型の液晶表示装置及び液晶表示装置の駆動方法に関する。

近年、プロジェクタ装置やプロジェクションテレビには画像を投影するための中心部品としてＬＣＯＳ（Liquid Crystal on Silicon）型の液晶表示装置が多く用いられている。このＬＣＯＳ型の液晶表示装置は、透明電極、液晶層、マトリクス状に配置された反射電極、及びシリコン基板上に液晶駆動回路が形成された液晶駆動素子などが重なった構造を有している。

従来の液晶表示装置は、複数本のデータ線（列信号線）と複数本のゲート線（行走査線）との各交差部にそれぞれ画素がマトリクス状に配置されている。各画素は、図２４に示すように、画素選択トランジスタＱ、信号保持容量Ｃs、及び反射電極ＰＥを備えている。画素選択トランジスタＱは、ゲートがゲート線（行走査線）Ｇに接続され、ドレインがデータ線（列信号線）Ｄに接続されている。また、図２４に示すように、液晶素子ＬＣは、対向する反射電極（画素駆動電極）ＰＥと対向電極（共通電極）ＣＥとの間に液晶表示体（液晶層）ＬＣＭが挟持された構成とされている。

液晶素子ＬＣは、共通電極ＣＥに固定電圧Ｖcomが印加され、反射電極（画素駆動電極）ＰＥに映像信号に応じた様々な電圧が供給されることで、液晶表示体ＬＣＭの光変調率を制御し、映像として表示する。普通、液晶素子ＬＣは交流駆動した方が信頼性の長期安定化が図れることから、共通電極ＣＥの固定電圧Ｖcomに対して、反射電極（画素駆動電極）ＰＥには映像信号に応じて光の変調率が同じになるような正側と負側の電圧を交互に与えて交流駆動を行っている。

場合によっては、映像信号のダイナミックレンジ縮小などの目的で、正側と負側の電圧で駆動するタイミングに合わせて、共通電極の電圧を切り替えたりする応用例もあるが、基本的な考え方は同じである。

図２４の例のような液晶素子ＬＣにおいては、通常、各画素への映像信号の書き込みは１フレ−ムに１回行われ、１フレ−ム毎に交互に、共通電極に対して正側と負側の映像信号を信号保持容量Ｃsに書き込んで、液晶を交流駆動することになる。なお、この場合の書き込み周波数の２倍の周波数で液晶を交流駆動する倍速駆動の例もあるが、周波数としては、６０Ｈｚが１２０Ｈｚになる程度であり、いずれにしても高い周波数ではない。

これは、信号保持容量Ｃsに対する映像信号の書き込みが、ビデオスイッチのオン抵抗とデ−タ線の寄生容量、あるいは画素選択トランジスタＱのオン抵抗と信号保持容量Ｃsの関係での充放電によって行われるために、書き込み周波数をこれ以上高くすることは素子コストなどの観点から簡単ではないという事情もある。

一方、液晶素子に対しては、より高い周波数で交流駆動することで、反射電極（画素駆動電極）ＰＥと共通電極ＣＥとの間の直流分をゼロにできれば、焼き付き防止など信頼性の向上につながり、画像の表示品質も高まる。

これまで、画素選択トランジスタの寄生容量に起因するフィ−ドスル−への対策（例えば、特許文献１参照）や保持容量のリ−ク対策（例えば、特許文献２参照）など、書き込まれた信号分の劣化を防止する方法が開示されている。しかしながら、液晶素子をより高い周波数で交流駆動する取り組みはあまり検討されてこなかったようである。

なお、同一の走査線に接続された複数個の画素毎に、各画素の保持容量をその走査線に対応する保持容量線と隣接する走査線に対応する別の保持容量線とに交互に接続し、画素駆動電極と対向電極の間の直流分を補償するための補償電圧を、保持容量線毎に反転させて与えることにより、共通電極線や共通電極の電位変動等に起因する画質劣化の発生を防止するようにした液晶表示装置は従来知られている（例えば、特許文献３参照）。

特開２００６−１０８９７号公報 特開２００２−２５０９３８号公報 特開２００４−３５４７４２号公報

前述したように、液晶素子の焼き付き防止などの信頼性を高める手段として、高い周波数で液晶素子を交流駆動することが望ましいが、画素への書き込み時間などの制約から対向電極電圧に対して正側と負側の映像信号を交互に高速に書き込むことは難しく、従来は交流駆動の周波数はフレ−ムレ−トあるいはその２倍ぐらいの周波数でしか行われていない。

また、特許文献３記載の液晶表示装置では、補償電圧はフレ−ム毎にしか極性反転ができず、また、画像信号電圧は共通電極の電圧Ｖcomに対して正側と負側の２種類の電圧が必要である。

本発明は以上の点に鑑みなされたもので、液晶素子を従来よりも高速に交流駆動すると共に、画素部全体を、複数行を１グループとする複数グループの分割画素毎に分割して時分割に駆動する時に発生することのある、隣接配線の干渉ノイズを視覚上低減し、高品質な画像を表示し得る液晶表示装置及び液晶表示装置の駆動方法を提供することを目的とする。

上記目的を達成するため、第１の発明の液晶表示装置は、２本のデ−タ線を一組とする複数組のデ−タ線と複数本のゲ−ト線とがそれぞれ交差する交差部に設けられた複数の画素と、複数組のデ−タ線に対してそれぞれ設けられており、一組の２本のデ−タ線の一方に正極性映像信号を供給し、かつ、他方のデ−タ線に負極性映像信号を供給することを、複数組のデ−タ線に対して組単位で順次行う複数のスイッチと、複数のスイッチを水平走査期間内で組単位で駆動する水平方向駆動と、複数本のゲ−ト線を水平走査期間毎に選択する垂直方向駆動とを行う水平方向及び垂直方向駆動手段と、を有し、
複数の画素のそれぞれは、
対向する画素駆動電極と共通電極との間に液晶層が挟持された液晶素子と、正極性映像信号をサンプリングして一定期間保持する第１のサンプリング及び保持手段と、負極性映像信号をサンプリングして一定期間保持する第２のサンプリング及び保持手段と、第１のサンプリング及び保持手段により保持された正極性映像信号電圧と、第２のサンプリング及び保持手段により保持された負極性映像信号電圧とを、垂直走査期間より短い所定の周期で切り替えて画素駆動電極に交互に印加するスイッチング手段とを備え、
表示画面を構成する複数の画素からなる画素部全体を、連続する複数行の各画素を１グル−プとする複数のグル−プに分割したとき、複数の分割グル−プ内の複数のスイッチング手段を、垂直走査期間より短い所定の周期の極性切り替えパルスにより各分割グループ単位で時分割的にアクティブに制御するスイッチング制御手段を備えたことを特徴とする。

また、上記の目的を達成するため、第２の発明の液晶表示装置は、第１の発明におけるスイッチング制御手段を、正極性映像信号及び負極性映像信号の水平ブランキング期間内で極性切り替えパルスを転送して、スイッチング手段をアクティブに制御することを特徴とする。

また、上記の目的を達成するため、第３の発明の液晶表示装置は、第１の発明におけるスイッチング制御手段を、正極性映像信号及び負極性映像信号の中間以上の階調において極性切り替えパルスを転送して、スイッチング手段をアクティブに制御することを特徴とする。

また、上記の目的を達成するため、第４の発明の液晶表示装置は、第１の発明におけるスイッチング制御手段を、正極性映像信号及び負極性映像信号の１水平走査期間に１回の割合で極性切り替えパルスを転送して、スイッチング手段をアクティブに制御することを特徴とする。

また、上記の目的を達成するため、第５の発明の液晶表示装置は、画素駆動電極に印加される正極性映像信号電圧と負極性映像信号電圧との切り替え周期に同期して、液晶層にかかる電位差の絶対値が常に略同一となるよう共通電極に印加する共通電極電圧を２つの異なるレベル間で変化させる共通電極電圧制御手段と、スイッチング手段による画素駆動電極に印加される正極性映像信号電圧と負極性映像信号電圧との切り替えタイミングと、共通電極電圧制御手段による共通電極電圧の極性反転タイミングとを、正極性映像信号及び負極性映像信号のフレ−ム単位で変更するタイミング変更手段とを更に備えたことを特徴とする。

また、上記の目的を達成するため、第６の発明の液晶表示装置は、共通電極電圧制御手段を、画素駆動電極に印加される正極性映像信号電圧と負極性映像信号電圧との切り替えタイミングに先行して、共通電極に印加する共通電極電圧を２つの異なるレベル間で変化させることを特徴とする。

また、上記の目的を達成するため、第７の発明の液晶表示装置の駆動方法は、２本のデ−タ線を一組とする複数組のデ−タ線と複数本のゲ−ト線とがそれぞれ交差する交差部に設けられた複数の画素のそれぞれにおいて各組２本のデ−タ線の一方で伝送される正極性映像信号に対応した駆動電圧を画素駆動電極に垂直走査期間より短い所定周期でサンプリングして第１の一定期間保持する第１のサンプリングステップと、第１のステップによるサンプリング時点より所定周期の半分の周期の時間差のタイミングで、各組２本のデ−タ線の他方で伝送される負極性映像信号に対応した駆動電圧を画素駆動電極に所定周期でサンプリングして第１の一定期間保持する第２のサンプリングステップと、第１及び第２のサンプリングステップにより保持された正極性映像信号電圧と負極性映像信号電圧とを、垂直走査期間より短い所定の周期で切り替えて、複数の画素のそれぞれに設けられた液晶素子の画素駆動電極に交互に印加する画素駆動電極電圧印加ステップとを含むことを特徴とする。

また、上記の目的を達成するため、第８の発明の液晶表示装置の駆動方法は、表示画面を構成する複数の画素からなる画素部全体を、連続する複数行の各画素を１グル−プとする複数のグル−プに分割したとき、第７の発明における画素駆動電極電圧印加ステップは、正極性映像信号電圧と前記負極性映像信号電圧とを、垂直走査期間より短い所定の周期の極性切り替えパルスにより各分割グル−プ単位で時分割的に切り替えて、複数の画素のそれぞれに設けられた液晶素子の前記画素駆動電極に交互に印加することを特徴とする。

また、上記の目的を達成するため、第９の発明の液晶表示装置の駆動方法は、上記画素駆動電極電圧印加ステップが、正極性映像信号電圧と負極性映像信号電圧とを、垂直走査期間より短い所定の周期で、かつ、正極性映像信号及び負極性映像信号の水平ブランキング期間内で転送される極性切り替えパルスにより切り替えて、複数の画素のそれぞれに設けられた液晶素子の画素駆動電極に交互に印加することを特徴とする。

また、第１０の発明の液晶表示装置の駆動方法は、上記画素駆動電極電圧印加ステップが、正極性映像信号電圧と負極性映像信号電圧とを、垂直走査期間より短い所定の周期で、かつ、正極性映像信号及び負極性映像信号の中間以上の階調において転送される極性切り替えパルスにより切り替えて、複数の画素のそれぞれに設けられた液晶素子の画素駆動電極に交互に印加することを特徴とする。

また、第１１の発明の液晶表示装置の駆動方法は、上記の画素駆動電極電圧印加ステップが、正極性映像信号電圧と負極性映像信号電圧とを、垂直走査期間より短い所定の周期で、かつ、正極性映像信号及び負極性映像信号の１水平走査期間に１回の割合で転送される極性切り替えパルスにより切り替えて、複数の画素のそれぞれに設けられた液晶素子の画素駆動電極に交互に印加することを特徴とする。

更に、上記の目的を達成するため、第１２の発明の液晶表示装置の駆動方法は、画素駆動電極に印加される正極性映像信号電圧と負極性映像信号電圧との切り替え周期に同期して、液晶素子の液晶層にかかる電位差の絶対値が常に略同一となるよう液晶素子の画素駆動電極に対向する共通電極に印加する共通電極電圧を２つの異なるレベル間で変化させる共通電極電圧制御ステップと、画素駆動電極電圧印加ステップによる正極性映像信号電圧と負極性映像信号電圧との切り替えタイミングと、共通電極電圧制御ステップによる共通電極電圧の極性反転タイミングとを、正極性映像信号電圧及び負極性映像信号電圧のフレ−ム単位で変更するタイミング変更ステップとを更に含み、共通電極電圧制御ステップにより共通電極電圧のレベルを変化させた後に、第１のサンプリングステップによるサンプリングと第２のサンプリングステップによるサンプリングとを順次に行うことを特徴とする。

本発明によれば、液晶素子を従来よりも高速に交流駆動すると共に、画素部全体を複数行を１グループとする複数グループの分割画素部に分割して時分割に駆動するときに発生することのある、横線状ノイズを視覚上低減し、高品質な画像を表示することができる。

本発明の液晶表示装置における画素回路の第１の実施の形態の回路図である。 本発明の液晶表示装置の第１の実施の形態の基本構成図である。 図１に示した第１の実施の形態の一画素をより詳細に表した詳細回路図である。 本発明の液晶表示装置における一画素の第２の実施の形態の詳細回路図である。 本発明の液晶表示装置の交流駆動制御の概要を説明するためのタイミングチャ−トである。 液晶表示装置の画素に書込まれる正極性映像信号と、負極性映像信号の黒レベルから白レベルまでの関係を示す図である。 本発明の液晶表示装置の要部の他の実施の形態の構成図である。 図７の各部の信号のタイミングチャ−トである。 図７に示した実施の形態に生じる可能性のある課題の説明図である。 図９に示した課題が発生する原因の波形説明図である。 本発明の液晶表示装置の駆動方法の第１及び第２の実施の形態で用いるタイミング制御回路の回路図である。 図１１に示したタイミング制御回路を用いた本発明の液晶表示装置の駆動方法の第１の実施の形態を説明するタイミングチャ−トである。 図１１に示したタイミング制御回路を用いた本発明の液晶表示装置の駆動方法の第２の実施の形態を説明するタイミングチャ−トである。 本発明の液晶表示装置の駆動方法の第３の実施の形態で用いるタイミング制御回路の回路図である。 図１４に示したタイミング制御回路を用いた本発明の液晶表示装置の駆動方法の第３の実施の形態を説明するタイミングチャ−トである。 本発明になる液晶表示装置の駆動方法の第４〜第６の実施の形態を説明するタイミングチャ−トである。 本発明の液晶表示装置の駆動方法の第４〜第６の実施の形態で用いるタイミング制御回路の回路図である。 図１７に示したタイミング制御回路を用いた本発明の液晶表示装置の駆動方法の第４の実施の形態を説明する図である。 図１７に示したタイミング制御回路を用いた本発明の液晶表示装置の駆動方法の第５の実施の形態を説明する図である。 図１７に示したタイミング制御回路を用いた本発明の液晶表示装置の駆動方法の第６の実施の形態を説明する図である。 本発明の液晶表示装置の一実施例の全体構成図である。 図２１中の水平ドライバ回路の回路図である。 図２１及び図２２の動作説明用タイミングチャ−トである。 液晶表示装置の画素を構成する液晶素子の一例の構成図である。

以下、図面を用いて本発明の実施の形態について説明する。

図１は、本発明になる液晶表示装置における画素回路の第１の実施の形態の回路図、図２は、本発明になる液晶表示装置の第１の実施の形態の基本構成図を示す。両図中、同一構成部分には同一符号を付してある。

本実施の形態の液晶表示装置における各画素は、図１に示す画素回路で表される。なお、本明細書において、画素回路は、画素を等価回路で表したものをいい、両者は実質的には同じである。図１に示すように、本実施の形態の一つの画素回路は、ゲ−ト線８−１にゲ−トがそれぞれ接続された画素選択トランジスタＱ１及びＱ２と、画素選択トランジスタＱ１、Ｑ２の各ソ−スに一端がそれぞれ接続され、他端が共通電極線７に共通に接続された保持容量（キャパシタ）Ｃ１及びＣ２と、画素選択トランジスタＱ１と保持容量Ｃ１との接続点、及び画素選択トランジスタＱ２と保持容量Ｃ２との接続点に入力端がそれぞれ接続されたバッファアンプＡ１及びＡ２と、バッファアンプＡ１及びＡ２の各出力端に一端が接続された切り替えスイッチＳ１及びＳ２と、切り替えスイッチＳ１及びＳ２の各他端の共通接続点と共通電極線７との間に接続された液晶駆動用の保持容量Ｃ３と、反射電極（以下、画素駆動電極ともいう）４とで構成されている。画素選択トランジスタＱ１及びＱ２の各ドレインは、デ−タ線６−１ａ及び６−１ｂに別々に接続されている。

また、各画素の液晶素子は、図２４に示した周知の構造の液晶素子で、上記の反射電極４に相当する画素駆動電極ＰＥと、上記の画素駆動電極ＰＥに対向する対向電極に相当する共通電極ＣＥとの間に液晶表示体（液晶層）ＬＣＭが挟持された構造である。

図２に示す本発明になる液晶表示装置の第１の実施の形態の基本構成は従来と同様である。ただし、本実施の形態では、図２に示すように、水平信号線と、デ−タ線、スイッチはそれぞれ２系統設けられている。すなわち、本実施の形態は、水平方向駆動回路１０、垂直方向駆動回路２０、共通電極電圧に対して正側の映像信号７１ａと、負側の映像信号７１ｂとを２系統のビデオスイッチ１−１ａと１−１ｂ、１−２ａと１−２ｂ、・・・に別々に供給する２系統の水平信号線５ａ、５ｂと、画素部３０と、２系統のデ−タ線６−１ａと６−１ｂ、６−２ａと６−２ｂ、・・・、及びゲ−ト線８−１、８−２、・・・などから構成されている。

なお、図１、図２中で、各符号のハイフン後のサフィックス番号は、同一種類の構成要素で異なった位置にあることを示している。また、サフィックス番号に続くアルファベットの小文字ａは２系統のうちの１系統目、ｂは２系統目であることを示す。なお、図２は構成要素全体の一部を示したものである。

画素部３０は、２系統のデ−タ線（６−１ａと６−１ｂ、・・・）とゲ−ト線（８−１、８−２、・・・）の交差部にマトリクス状に配置された、それぞれ図１の回路構成の画素４１、４２、５１、５２等からなる。水平方向駆動回路１０は２系統のスイッチ１−１ａ、１−１ｂと２系統のデ−タ線６−１ａ、６−１ｂを介して第１列目の画素４１、５１、・・・の画素選択トランジスタＱ１、Ｑ２のドレインにそれぞれ接続されている。

同様に、水平方向駆動回路１０は、２系統のスイッチ１−２ａ、１−２ｂと２系統のデ−タ線６−２ａ、６−２ｂを介して第２列目の画素４２、５２、・・・の画素選択トランジスタＱ１、Ｑ２のドレインにそれぞれ接続され、第３列目以降の画素の２つの画素選択トランジスタのドレインにも同様に２系統のスイッチと２系統のデ−タ線を介してそれぞれ接続されている。

垂直方向駆動回路２０は、ゲ−ト線８−１を介して画素部３０内の第１行目の画素４１、４２、・・・のそれぞれ２つの画素選択トランジスタＱ１及びＱ２のゲ−トに共通接続されている。同様に、垂直方向駆動回路２０は、各ゲ−ト線を介して画素部３０内の同じ行の画素のそれぞれ２つの画素選択トランジスタのゲ−トに共通接続されている。

また、コントロ−ラ６０は、入力映像信号７１ａ、７１ｂに同期するように生成した各種クロック信号を水平方向駆動回路１０と垂直方向駆動回路２０に供給し（経路は図示せず）、入力映像信号７１ａ、７１ｂと同期した形でデ−タ線（６−１ａ、６−１ｂ、・・・）、ゲ−ト線（８−１、８−２、・・・）をそれぞれ駆動することで、水平と垂直の各走査を伴った画素選択を行う。これにより、本実施の形態では、液晶の交流駆動を高速に行うことが可能になる。

次に、図１に示す第１の実施の形態の画素回路の動作について説明する。デ−タ線６−１ａは、液晶の共通電極電圧に対して正側の映像信号７１ａを供給する。また、これと同時に、デ−タ線６−１ｂは、共通電極電圧に対して負側の映像信号７１ｂを供給する。画素選択トランジスタＱ１及びＱ２は、ゲ−ト線８−１を介してゲ−トに印加される電圧により同時にオンになる。これにより、デ−タ線６−１ａから供給される正側の映像信号７１ａが、画素選択トランジスタＱ１のドレイン、ソ−スを介して保持容量Ｃ１に書き込まれる。一方、これと同時に、デ−タ線６−１ｂから供給される負側の映像信号７１ｂが、画素選択トランジスタＱ２のドレイン、ソ−スを介して保持容量Ｃ２に書き込まれる。

続いて、画素選択トランジスタＱ１及びＱ２は、ゲ−ト線８−１を介してゲ−トに印加される電圧により同時にオフになる。これにより、画素選択トランジスタＱ１及びＱ２が次にオンとなる次の映像信号７１ａ、７１ｂの書き込みまで、保持容量Ｃ１、Ｃ２に正側と負側の映像信号７１ａ、７１ｂがそれぞれ保持される。

保持容量Ｃ１、Ｃ２にそれぞれ保持された正側と負側の映像信号７１ａ、７１ｂは、それぞれ高入力抵抗のインピ−ダンス変換回路であるバッファアンプＡ１、Ａ２を介して読み出され、切り替えスイッチＳ１、Ｓ２で交互に選択されて、反射電極４（画素駆動電極ＰＥ）の電圧を変化させることで液晶を交流駆動する。

この画素構成によれば、１フレ−ムに１度、正側と負側の映像信号７１ａ、７１ｂを保持容量Ｃ１、Ｃ２に書き込んでしまえば、次のフレ−ムの映像信号が書き込まれるまでの１フレ−ム期間、何回でも切り替えスイッチＳ１及びＳ２を交互に切り替えて液晶を交流駆動できる。

つまり、図１の本実施の形態の画素回路によれば、映像信号の書き込み周期とは独立に液晶を、例えばフレ−ム周波数の数十倍の高周波数で交流駆動することが可能になる。これにより、本実施の形態は、焼き付き防止、信頼性向上、シミ・ムラなどが見えない表示品位の向上、などの効果が得られる。また、本実施の形態では、極性反転に合わせて、液晶の共通電極の電圧を振る（変える）ことが可能になり、信号電圧を従来の半分以下にすることも可能になる。

また、本実施の形態の液晶表示装置を標準のＣＭＯＳプロセスを用いて作製することができるので、１画素に２つの選択画素トランジスタＱ１及びＱ２、２つのバッファアンプＡ１及びＡ２、２つの切り替えスイッチＳ１及びＳ２、２つの保持容量Ｃ１及びＣ２が存在し、素子数が比較的多くても、この素子数の増加が必ずしもコストアップにはならない。

ここで、各画素にはバッファアンプＡ１及びＡ２があり、小電流といえどもここに直流電流を流し続けると、液晶駆動素子全体としては１００万画素以上あるのが普通なので、消費電力増加や発熱などの悪影響も考えられる。

この防止策として、バッファアンプＡ１及びＡ２や切り替えスイッチＳ１及びＳ２は、信号読み出しに必要な期間だけイネ−ブルするパルス駆動を行うのが有効である。保持容量Ｃ３はこの動作を行わせるためのもので、イネ−ブル期間にはオンとされた切り替えスイッチＳ１又はＳ２を通した信号を保持容量Ｃ３に書き込み、どちらもオフの時には書き込まれた信号を保持容量Ｃ３に保持しつつ液晶を駆動する。これにより、消費電力の大幅な増加を抑えつつ、従来よりも高い周波数で液晶を交流駆動することができ、前述したような多くの効果が得られる。

図３は、図１に示した本発明になる液晶表示装置の第１の実施の形態の一つの画素をより詳細に表した詳細回路図を示す。図３に示すように、本実施形態の液晶表示装置の一つの画素は、正極性、負極性の画素信号を書き込むための画素選択トランジスタＱ１及びＱ２と、各々の極性の画像信号電圧を並列的に保持する独立した２つの保持容量Ｃs1及びＣs2（図１のＣ１、Ｃ２に相当）と、トランジスタＱ３〜Ｑ８と、画素駆動電極ＰＥと共通電極ＣＥとの間に液晶表示体（液晶層）ＬＣＭが挟持された構造の、図２４に示したと同じ構成の液晶素子とからなる。

トランジスタＱ３及びＱ７からなるインピ−ダンス変換用ソ−スフォロワ回路は、図１のバッファアンプＡ１を構成している。トランジスタＱ４及びＱ８からなるインピ−ダンス変換用ソ−スフォロワ回路は、図１のバッファアンプＡ２を構成している。また、トランジスタＱ３のソ−スにドレインが接続されたトランジスタＱ５と、トランジスタＱ４のソ−スにドレインが接続されたトランジスタＱ６とは、それぞれ図１の切り替えスイッチＳ１、Ｓ２に相当するスイッチングトランジスタである。トランジスタＱ５及びＱ６の各ソ−スは液晶素子の画素駆動電極ＰＥに接続されている。

なお、図１の保持容量Ｃ３は図３には図示されていない。保持容量Ｃ３は、トランジスタＱ５及びＱ６の寄生容量や液晶の寄生容量で代用することが可能であり、また画素駆動電極ＰＥのノ−ドのリ−ク電流が充分に小さい場合は作成しなくてもよいためである。

画素部デ−タ線は、各画素回路について正極性用デ−タ線Ｄ+、負極性用デ−タ線Ｄ-の２本一組で構成され、図示しないデ−タ線駆動回路でサンプリングされた互いに極性の異なる映像信号が供給される。画素選択トランジスタＱ１、Ｑ２の各ドレイン端子は各々正極性用デ−タ線Ｄｉ+（図１の６−１ａに相当）、負極性用デ−タ線Ｄｉ-（図１の６−１ｂに相当）に接続され、各ゲ−ト端子は同一行について行走査線Ｇj（図１のゲ−ト線８−１に相当）に共通に接続されている。

画素選択トランジスタＱ１、Ｑ２は、それらのゲ−トに図示しない垂直走査回路より走査パルスが共通の行走査線Ｇjを介して供給されると、同時にオンとなる。オンとされた画素選択トランジスタＱ１は、正極性用デ−タ線Ｄｉ+を介して入力される正極性の信号電圧を保持容量Ｃs1に印加して蓄積する。また、オンとされた画素選択トランジスタＱ２は、負極性用デ−タ線Ｄｉ-を介して入力される負極性の信号電圧を保持容量Ｃs２に印加して蓄積する。

トランジスタＱ３及びＱ７からなる回路部と、トランジスタＱ４及びＱ８からなる回路部は、それぞれ所謂ソ−スフォロワ・バッファであり、トランジスタＱ３、Ｑ４が信号入力トランジスタ、トランジスタＱ７、Ｑ８が定電流源負荷として機能する。定電流源負荷用トランジスタＱ７、Ｑ８は、ゲ−トが同一行画素について行方向配線Ｂに共通配線され、定電流負荷のバイアス制御が可能な構成となっている。ＭＯＳ型トランジスタＱ３、Ｑ７、Ｑ４、Ｑ８によるソ−スフォロワ・バッファの入力抵抗はほぼ無限大である。このため、従来のアクティブマトリクス型液晶表示装置と同様に、保持容量Ｃs1、Ｃs2の蓄積電荷はリ−クすることなく、１垂直走査期間後に保持容量Ｃs1、Ｃs2に信号電圧が新たに書き込まれるまで保持される。

スイッチングトランジスタＱ５、Ｑ６は、ソ−スフォロワ・バッファの出力信号を反射電極（画素駆動電極）ＰＥ、液晶表示体ＬＣＭ及び共通電極ＣＥからなる液晶素子にスイッチして送出する。正極性信号のスイッチングを行うトランジスタＱ５と、負極性信号のスイッチングを行うトランジスタＱ６の各々のゲ−ト端子は独立しており、各々が同一行画素について行方向の配線Ｓ+、Ｓ-に接続されている。

この配線Ｓ+、Ｓ-に交互に供給されるゲ−ト制御信号は、スイッチングトランジスタＱ５、Ｑ６を交互にオン状態とする。スイッチングトランジスタＱ５がオン状態のときは、保持容量Ｃs1に保持されている正極性の信号電圧が、トランジスタＱ３及びＱ７からなるソ−スフォロワ・バッファと、トランジスタＱ５のドレイン・ソ−スを通して液晶素子の画素駆動電極ＰＥに印加される。また、スイッチングトランジスタＱ６がオン状態のときは、保持容量Ｃs2に保持されている負極性の信号電圧が、トランジスタＱ４及びＱ８からなるソ−スフォロワ・バッファと、トランジスタＱ６のドレイン・ソ−スを通して液晶素子の画素駆動電極ＰＥに印加される。

ここで、配線Ｓ+、Ｓ-に供給される２つのゲ−ト制御信号は、１垂直走査周期よりも短い所定の周期で、かつ、互いに相反する論理値のパルス列である。従って、本実施の形態の画素中の液晶素子は、その画素駆動電極ＰＥに対して、２つのゲ−ト制御信号に同期して正極性、負極性に交互に反転する液晶駆動信号が与えられる。従来のアクティブマトリクス型液晶表示装置では、垂直走査周期でしか極性反転を実現できなかった。これに対し、本実施の形態では上記のように画素回路そのものに極性反転機能を備えているため、液晶素子に対して、２つのゲ−ト制御信号に同期した、垂直走査周波数の制約のない、高い周波数での交流駆動が可能である。

なお、画素回路は、図３の構成に限定されるものではなく、図４に示す構成でもよい。図４に示す画素回路は、ソ−スフォロワ・バッファを形成する定電流負荷用トランジスタＱ９が、極性切り替えスイッチングトランジスタＱ５、Ｑ６の後段、すなわち画素駆動電極ＰＥのノ−ドに配置され、正極性・負極性のソ−スフォロワ回路双方の負荷として共通に機能する構成となっている点にある。

次に、本発明になる液晶表示装置の交流駆動制御の概要について説明する。図５は、本発明になる液晶表示装置の交流駆動制御の概要を説明するためのタイミングチャ−トを示す。図５（Ａ）は、垂直同期信号ＶＤを示し、図５（Ｂ）は、図３、図４の画素回路におけるトランジスタＱ７、Ｑ８のゲ−トに印加される配線Ｂの負荷特性制御信号を示す。また、図５（Ｃ）は、上記画素回路における正極性側駆動電圧を転送するスイッチングトランジスタＱ５のゲ−トに印加される配線Ｓ+のゲ−ト制御信号、同図（Ｄ）は、上記画素回路における負極性側駆動電圧を転送するスイッチングトランジスタＱ６のゲ−トに印加される配線Ｓ-のゲ−ト制御信号の各信号波形を示す。トランジスタＱ７、Ｑ８は、前述したように画素回路におけるソ−スフォロワ・バッファ回路の定電流負荷である。

なお、図６は、画素に書込まれる正極性映像信号Iと、負極性映像信号IIの黒レベルから白レベルまでの関係を示す。正極性映像信号Iは、レベルが最小のとき黒レベル、最大のとき白レベルであるのに対し、負極性映像信号IIは、レベルが最小のとき白レベル、最大のとき黒レベルである。正極性映像信号Iと負極性映像信号IIの反転中心は、IIIで示される。

図６では、正極性映像信号Iは、レベルが最小のとき黒レベル、最大のとき白レベルで、負極性映像信号IIは、レベルが最小のとき白レベル、最大のとき黒レベルの場合を示しているが、本発明の液晶表示装置の画素回路では、正極性映像信号Iは、レベルが最小のとき白レベル、最大のとき黒レベルで、負極性映像信号IIは、レベルが最小のとき黒レベル、最大のとき白レベルであってもよい。

前記図３や図４で示した画素回路において、図５（Ｃ）に示す配線Ｓ+のゲ−ト制御信号がハイレベルの期間、正極性側スイッチングトランジスタＱ５がオンとなる。このトランジスタＱ５がオンの期間に配線Ｂに供給される負荷特性制御信号を図５（Ｂ）に示すようにハイレベルとすると、ソ−スフォロワ・バッファ回路がアクティブとなる。これにより、画素駆動電極ＰＥノ−ドは、保持容量Ｃs1に保持されている正極性の映像信号レベルが、アクティブとされたソ−スフォロワ・バッファ回路を通して充電される。画素駆動電極ＰＥの電位が完全に充電された状態となった時点で、配線Ｂの負荷特性制御信号をロ−レベルとし、かつ、そのとき配線Ｓ+のゲ−ト制御信号もロ−レベルに切り替えると、画素駆動電極ＰＥはフロ−ティングとなり、液晶容量に正極性駆動電圧が保持される。

一方、図５（Ｄ）に示す配線Ｓ-のゲ−ト制御信号がハイレベルの期間、負極性側スイッチングトランジスタＱ６がオンとなる。このトランジスタＱ６がオンの期間に配線Ｂに供給される負荷特性制御信号を同図（Ｂ）に示すようにハイレベルとすると、ソ−スフォロワ・バッファ回路がアクティブとなる。これにより、画素駆動電極ＰＥノ−ドは、保持容量Ｃs2に保持されている負極性の映像信号レベルが、アクティブとされたソ−スフォロワ・バッファ回路を通して充電される。画素駆動電極ＰＥの電位が完全に充電された状態となった時点で、配線Ｂの負荷特性制御信号をロ−レベルとし、かつ、そのとき配線Ｓ-のゲ−ト制御信号もロ−レベルに切り替えると、画素駆動電極ＰＥはフロ−ティングとなり、液晶容量に負極性駆動電圧が保持される。

以下、上記のスイッチングトランジスタＱ５及びＱ６を交互にオンとするスイッチングに同期して、図３の定電流負荷トランジスタＱ７及びＱ８、又は図４の定電流負荷トランジスタＱ９を間欠的にアクティブとする動作を繰り返すことで液晶素子の画素駆動電極ＰＥには正極性と負極性の各映像信号で交流化された駆動電圧ＶＰＥが図５（Ｅ）に示すように印加される。

本実施の形態では、保持容量Ｃs1、Ｃs2の保持電荷を直接に画素駆動電極ＰＥに転送するのではなく、アクティブとされたソ−スフォロワ・バッファ回路を介して電圧を画素駆動電極ＰＥに供給する構成のため、正負極性での繰り返し充放電を行っても電荷の中和の問題はなく、極性切り替えを多数回行っても電圧レベルの減衰がない駆動が実現できる。

また、図５（Ｆ）に示すＶcomは、液晶表示装置の対向基板に形成した共通電極ＣＥに印加する電圧を表している。液晶表示体ＬＣＭの実質的な交流駆動電圧は、この共通電極ＣＥの印加電圧Ｖcomと画素駆動電極ＰＥの印加電圧ＶＰＥとの差電圧である。本実施の形態では、図５（Ｆ）に示すように、共通電極ＣＥの印加電圧Ｖcomは、画素駆動電極電圧ＶＰＥの反転基準レベルＶcとほぼ等しい基準レベルに対して、配線Ｓ+、Ｓ-のゲ−ト制御信号による画素極性切り替えと同期して反転されている。これにより、共通電極ＣＥの印加電圧Ｖcomと画素駆動電極ＰＥの印加電圧ＶＰＥとの電位差の絶対値が常に同一となり、液晶表示体ＬＣＭには図５（Ｇ）に示すような直流成分のない交流電圧ＶＬＣが印加される。この共通電極ＣＥの印加電圧Ｖcomは、図２に示したコントロ−ラ６０より出力される。

このように、本実施の形態は、共通電極ＣＥの印加電圧Ｖcomを画素駆動電極ＰＥと逆相で切り替えることによって、画素（ＰＥ）側の駆動電圧の振幅を１/２程度以下に低減できる。これより、画素回路や周辺走査回路を構成するトランジスタの必要耐圧が大幅に低減され、特殊な高耐圧構造、プロセスの適用が不要となり、装置コストが低減できる。また、本実施の形態では、上記のように低耐圧、小型トランジスタで画素回路などの駆動部が構成できるため、より高画素密度の液晶表示装置が実現でき、トランジスタ耐圧の低減により単位チャンネル幅あたりの駆動能力の高いトランジスタの採用が可能となるため、高速駆動動作への対応が容易となる、という効果が得られる。

また、本実施の形態では、図５（Ａ）に示すように、配線Ｂの負荷特性制御信号をパルス列として、ソ−スフォロワ・バッファ回路の定電流負荷トランジスタ（図３のQ7、Q8）を常時アクティブにせず、極性切り替え用スイッチングトランジスタ（図３のQ5、Q6）の導通期間の内の限られた期間でのみアクティブになるように制御を行っている。液晶表示装置での消費電流低減を考慮したためである。例えば、１画素回路あたりの定常的なソ−スフォロワ・バッファ回路の電流が1μＡの微少電流であったとしても、液晶表示装置の全画素が定常的に電流を消費する条件では多大な消費電流となってしまう、という問題がある。例えば、フルハイビジョン（２００万画素）の液晶表示装置では、消費電流が２Ａにも達してしまう。

そのため、本実施の形態では、図５（Ａ）〜（Ｃ）に示したように、配線Ｓ+、Ｓ-を介して供給されるゲ−ト制御信号がハイレベルである極性切り替え用スイッチングトランジスタ（Q5、Q6）の導通期間内のみ、配線Ｂを介して供給される負荷特性制御信号をハイレベルとしてソ−スフォロワ・バッファ回路の定電流負荷トランジスタ（図３のQ7、Q8）の駆動期間を制限している。

これにより、本実施の形態では、液晶素子の電極電圧ＶＰＥが図５（Ｅ）に示すように目標レベルまで充放電された直後には、即座に負荷特性制御信号をロ−レベルとして定電流負荷トランジスタ（Q7、Q8）をオフし、ソ−スフォロワ・バッファ回路の電流を停止することができる。従って、本実施の形態によれば、全画素にバッファアンプを備えた構成でありながら、実質的な消費電流を小さく抑えることが可能である。

次に、ソ−スフォロワ・バッファ回路の他の制御手段について、図７及び図８を用いて説明する。

図７は、本発明になる液晶表示装置の他の実施の形態の要部の構成図を示す。この実施の形態は、極性反転制御及びソ−スフォロワ・バッファ回路のアクティブ制御を画面の垂直方向について時間差を持たせて実現する実施の形態である。図５のタイミングチャ−トと共に説明した実施の形態では、ソ−スフォロワ・バッファ回路に定常的に電流が流れないように、間欠的なアクティブ制御を行う例について述べた。これに対し、図７に示す本実施の形態の液晶表示装置では、さらに、全画素が同時にオン状態とならないような制御手段を設けたことを特徴とする。

図７に示すように、本実施の形態は、図２の画素部３０が垂直方向にｈ分割（ｈは２以上の自然数）された分割画素部９０−１、９０−２、・・・、９０−ｈと、配線Ｓ+の極性切替用ゲ−ト制御信号、配線Ｓ-の極性切替用ゲ−ト制御信号、配線Ｂの負荷特性制御信号をそれぞれ同じシフトクロックＳＣＫに同期してシフトするｈ段のシフトレジスタ９１ａ、９１ｂ及び９１ｃとを有する構成である。シフトレジスタ９１ａ、９１ｂ及び９１ｃは、それぞれ図２に示した垂直方向駆動回路２０に相当する。なお、図７には、ソ−スフォロワ・バッファ回路のアクティブ制御に必要な回路部のみを図示してあり、水平方向駆動回路１０等の図示は省略してある。

分割画素部９０−１、９０−２、・・・及び９０−ｈのそれぞれは、画素部の複数行を１グル−プとするグル−プ＃１、＃２、・・・及び＃ｈの分割画素部である。シフトレジスタ９１ａは、分割画素部９０−１、９０−２、・・・及び９０−ｈの各入力端子S+(1)、S+(2)、・・・及びS+(h)に、配線Ｓ+の極性切替用ゲ−ト制御信号（以下、正極性スイッチ制御信号ともいう）を１段目、２段目、・・・ｈ段目の出力端子から供給する。また、シフトレジスタ９１ｂは、分割画素部９０−１、９０−２、・・・及び９０−ｈの各入力端子S-(1)、S-(2)、・・・及びS-(h)に、配線Ｓ-の極性切替用ゲ−ト制御信号（以下、負極性スイッチ制御信号ともいう）を１段目、２段目、・・・ｈ段目の出力端子から供給する。更に、シフトレジスタ９１ｃは、分割画素部９０−１、９０−２、・・・及び９０−ｈの各入力端子B(1)、B(2)、・・・及びB(h)に、配線Ｂの負荷特性制御信号を１段目、２段目、・・・ｈ段目の出力端子から供給する。

図８は、図７の各部の信号のタイミングチャ−トを示す。図８（Ａ）はシフトレジスタ９１ａ、９１ｂ及び９１ｃに供給されるシフトクロックＳＣＫを示す。このシフトクロックＳＣＫに同期してシフトレジスタ９１ａは、図８（Ｂ）に示す配線Ｓ+の極性切替用ゲ−ト制御信号をシフトして１段目、２段目、ｈ段目の出力端子から図８（Ｃ）、（Ｄ）、（Ｅ）に示すゲ−ト制御信号を出力し、分割画素部９０−１、９０−２、９０−ｈの各入力端子S+(1)、S+(2)、S+(h)に供給する。

同様に、シフトレジスタ９１ｂは、図８（Ｆ）に示す配線Ｓ-の極性切替用ゲ−ト制御信号をシフトして１段目、２段目、ｈ段目の出力端子から図８（Ｇ）、（Ｈ）、（Ｉ）に示すゲ−ト制御信号を出力し、分割画素部９０−１、９０−２、９０−ｈの各入力端子S-(1)、S-(2)、S-(h)に供給する。なお、シフトレジスタ９１ａに供給される配線Ｓ+の極性切替用ゲ−ト制御信号と、シフトレジスタ９１ｂに供給される配線Ｓ-の極性切替用ゲ−ト制御信号とによる画素回路切り替え周期は、各分割画素部９０−１〜９０−ｈそれぞれの画素行（ライン数）に対応している。

更に、シフトレジスタ９１ｃは、図８（Ｊ）に示す配線Ｂの負荷特性制御信号をシフトして１段目、２段目、ｈ段目の出力端子から図８（Ｋ）、（Ｌ）、（Ｍ）に示す負荷特性制御信号を出力し、分割画素部９０−１、９０−２、９０−ｈの各入力端子B(1)、B(2)、B(h)に供給する。

この実施の形態によれば、画面の垂直方向の分割グル−プについて、時間差を持たせた極性反転とバッファアクティブ制御とが可能となり、電流値が時間的に分散、平均化するため、瞬時過大電流による誤動作や故障などを回避できる。制御の時間差の影響が表示特性に影響しないようにするには、シフトクロックＳＣＫの周波数を極性反転周波数に対して十分高い周波数に選定すればよい。

以上説明した各実施形態の液晶表示装置によれば、液晶の交流駆動周波数は、垂直走査周波数によらず、画素回路での反転制御周期で自由に設定することができる。例えば、垂直走査周波数が一般的なテレビ映像信号で用いられる６０Ｈｚで、走査線数が１１２５ラインで構成されているとし、画素回路の極性切り替えを１５ライン期間程度の周期で行うとすれば、以上説明した本発明の液晶表示装置の液晶素子の交流駆動周波数は、２.２５ｋＨｚ（＝60（Hz）×1125÷（15×2））となる。

一方、フレ−ムメモリで映像信号の垂直走査周波数６０Ｈｚを２倍の１２０Ｈｚに変換し、垂直走査周期毎に映像信号の極性反転を行う従来のアクティブマトリクス型液晶表示装置の液晶素子の交流駆動周波数は、変換後の周波数の１／２倍の６０Ｈｚである。このような液晶素子の交流駆動周波数が数十Ｈｚ〜１００Ｈｚ台程度の駆動条件では、液晶素子に残留電荷の影響が発生し易く信頼性や安定性に問題があり、また液晶材料特性にイオン成分や異物混入などによるシミ状の表示欠陥に起因する表示品位低下の影響が顕著に現れる傾向にある。

これに対し、本発明のアクティブマトリクス型の液晶表示装置の液晶素子の上記の交流駆動周波数は、従来のアクティブマトリクス型の液晶表示装置の液晶素子の交流駆動周波数である６０Ｈｚと比較して飛躍的に高い周波数であるため、本発明の液晶表示装置によれば、従来の液晶表示装置に比べて信頼性・安定性やシミなどの表示品位低下などを大幅に改善することが可能となる。

しかしながら、本発明になる液晶表示装置では、上記のように液晶素子の交流駆動周波数を飛躍的に高い周波数にすることができる反面、各画素内に、図１、図３又は図４に示すように、二つの保持容量Ｃ１及びＣ２（又は、Ｃs1及びＣs2）を設ける必要があるため、図２４に示した画素回路に比べて画素回路内のトランジスタ数が７倍又は８倍程度に増加し、その結果配線密度が高い。このため、本発明になる液晶表示装置では、隣接配線の干渉ノイズ（以下、クロスト−クノイズと称す）の対策が必要となる場合がある。

このクロスト−クノイズが画素内において存在する場合、正しい電圧が液晶素子に印加されず、それにより表示画像に悪影響を与えることが知られている。クロスト−クノイズは、隣接する配線の一方の信号変化が配線間容量を介して他方の信号に影響を及ぼすもので、平行配線長が長く配線間容量が大きい場合や、一方の信号変化が急激な場合に発生し易くなる。そのため、クロスト−クノイズを低減するには、隣接配線の配線間容量を小さくするか、あるいはノイズを与える側の信号変化を緩くする必要がある。

隣接配線の配線間容量を小さくする方法は、隣接配線間距離を大きくする、あるいは別配線層に配線を移す、あるいはシ−ルド配線を実施するなど、隣接するどちらかの配線経路を変更する必要がある。そのため、クロスト−クノイズ発生箇所の周辺の配線が混雑している場合は、配線経路を変更するための配線領域を十分確保することができず、クロスト−クノイズの改善が困難になるという問題が発生する。実際に、クロスト−クノイズが発生する配線は平行配線長が長い場合が多い。しかし、クロスト−クノイズの改善のために配線変更用の配線領域が全て確保される可能性が低い場合が多い。また、画素の微細化や高精細化が進むと、このような配線変更によるクロスト−ク対策はさらに困難なものとなる。

また、ノイズを与える側の信号変化を緩くする方法は、クロスト−クノイズを与える側の駆動素子能力を小さくして信号変化を緩くする。この方法では、隣接配線の経路を変更する必要が殆ど無いため、周辺の配線が混雑している場合でも改善が可能である。しかし、この方法では、駆動素子電圧の変更に伴い多種類の駆動素子電圧が混在することで、プロセスの工程数が増加する。また、本発明になる液晶表示装置では画素への供給電圧が足りなくなるという致命的な課題があり、実現困難である。

また、図７に示した本発明の液晶表示装置の第３の実施の形態において、図２の画素部３０を、それぞれ複数行を１グル−プとするグル−プ＃１、＃２、・・・及び＃ｈの分割画素部９０−１、９０−２、・・・、９０−ｈにｈ分割して、図８に示したタイミングチャ−トに従って順次に駆動制御すると、モニタ画面上では、図９に示すように、分割画素部９０−１〜９０−ｈに対応した画像表示部９３−１〜９３−ｈの、隣接する画像表示位置９４−１〜９４−(h-1)において、表示画像上の不良（階調の変動）が発生することがある。この隣接する画像表示位置９４−１〜９４−(h-1)は、配線Ｓ+、Ｓ-のゲ−ト制御信号や配線Ｂの負荷特性制御信号の極性切替行である。

この極性切り替え行で発生する表示画像上の不良（階調の変動）は、上記のゲ−ト制御信号や負荷特性制御信号が、デ−タ線Ｄi+、Ｄi-のデ−タ信号にクロスト−クするためであると考えられる。図１０（Ａ）は、上記のデ−タ線Ｄi-により伝送されるデ−タ信号（後述するランプ基準電圧）の波形を示し、その波形の９５で示す部分が同図（Ｂ）に示す配線Ｓ-で伝送されるゲ−ト制御信号のクロスト−クにより若干変形している。上記の変形波形部分９５は、ゲ−ト制御信号のパルス幅を狭くすることにより、ある程度の改善は見られるものの、完全にクロスト−クによる階調の変動をなくすことは不可能である。また、これは画素回路が図３（図１）、図４のいずれであっても共通の課題である。

そこで、以下説明する本発明になる液晶表示装置の駆動方法の各実施の形態では、図３（図１）又は図４のように、複数の画素のそれぞれが複数のトランジスタを持つと共に、画素部が図７に示したように複数の分割画素部により分割された場合において、配線間のクロスト−クノイズが発生したり、デ−タ信号がクロスト−クにより変動した場合でも、トランジスタの駆動タイミングを最適化することで、表示画像の視覚上の悪影響を軽減又は除去するものである。

図１１は、本発明になる液晶表示装置の駆動方法の第１及び第２の実施の形態で用いるタイミング制御回路の回路図を示す。図１１に示すタイミング制御回路１４０は、水平同期信号ＨＤを分周する２ｎ分周回路１４１と、カスケ−ド接続されたｘ＋２個のＤ型フリップフロップ（以下、Ｄ−ＦＦ）１４２₁〜１４２_x+2と、２段目〜（ｘ−１）段目のＤ−ＦＦのＱ出力信号を選択するセレクタ回路１４３と、セレクタ回路１４３の出力信号を反転するインバ−タ１４４と、（ｘ＋２）段目のＤ−ＦＦのＱ出力信号を反転するインバ−タ１４５と、２つの２入力ＡＮＤ回路１４６及び１４７と、ｘ段目と（ｘ＋１）段目のＤ−ＦＦ１４２_x及び１４２_x+1の各Ｑ出力信号の排他的論理和演算を行う排他的論理和（以下、ＥＸ−ＯＲ）回路１４８とから構成される。遅延回路１４９は、カスケ−ド接続されたｘ＋２個のＤ−ＦＦ１４２₁〜１４２_ｘ+2のうち、２段目以降のＤ−ＦＦ１４２₂〜１４２_x+2とセレクタ回路１４３とからなる。

２ｎ分周回路１４１は、クロック入力を水平同期信号ＨＤ、リセット入力を垂直同期信号ＶＤとするカウンタ回路であり、水平同期信号ＨＤをｎ個カウントする毎にハイレベル又はロ−レベルに極性が反転する対称矩形波を発生する。この２ｎ分周回路１４１は、垂直同期信号ＶＤの入力毎にリセットされることから垂直走査と同期したカウンタ出力を得ることができる。

２ｎ分周回路１４１の分周比は、その分周出力の切り替わり周期が所望の極性反転周期となるように選択されている。これにより、２ｎ分周回路１４１の分周出力信号を液晶駆動電圧の極性切り替えの基本タイミング信号として利用することができる。２ｎ分周回路１４１から出力される対称矩形波は、水平、垂直走査タイミングと同期した共通電極電圧切り替え制御信号の原信号として、初段のＤ−ＦＦ１４２₁のデ−タ入力端子に印加される。

また、図１１中の遅延回路１４９は、Ｄ−ＦＦの段数により一定期間信号を遅延させる役割を果たし、水平同期信号ＨＤと配線Ｓ+、Ｓ-の信号発生タイミングの位相を、この遅延回路１４９による遅延量分だけずらして設定することも可能である。この場合、遅延回路１４９の遅延量は、セレクタ回路１４３によりＤ-ＦＦ１４２₂〜１４２_x-1の各Ｑ出力信号のうちの一つのＱ出力信号を選択することで加減することができる。この遅延量の加減により、水平走査の動作タイミングと極性切り替え動作との同期を保ったまま相互位相を調整することが可能となり、映像信号走査と極性切り替え動作の相互干渉により発生するノイズが最も軽減される条件を選ぶことが可能になる。

Ｄ-ＦＦ１４２₁〜１４２_x+2のそれぞれは、１ビットラッチ回路であり、クロック端子には本実施の形態のタイミング制御の時間単位に相当する周期を有する基本クロックＣＬＫが共通に入力される。また、Ｄ-ＦＦ１４２₁〜１４２_x+2はシフトレジスタを構成する。そのシフトレジスタの初段のＤ-ＦＦ１４２₁のデ−タ入力端子Ｄには、２ｎ分周回路１４１から出力される、共通電極電圧Ｖcomの極性切り替え周期と一致した制御タイミングパルスが供給され、これが各Ｄ-ＦＦ１４２₁〜１４２_x-1のＱ出力端子に１クロック時間単位ずつ遅延して出力される。また、セレクタ回路１４３の出力信号は、３個のＤ-ＦＦ１４x〜１４２_x+2のＱ出力端子から１クロック時間単位ずつ遅延して出力される。

本実施の形態では、共通電極電圧Ｖcomの極性切り替えを画素駆動電極電圧ＶＰＥの極性切り替えに先行するように制御するので、初段のＤ−ＦＦ１４２₁のＱ出力信号を共通電極電圧Ｖcomとする。また、ＡＮＤ回路１４６は、セレクタ回路１４３の出力信号をインバ−タ１４４で論理反転した信号と、Ｄ−ＦＦ１４２_x+2のＱ出力信号とを論理積演算して配線Ｓ+で伝送されるゲ−ト制御信号（以下、正極性スイッチ制御信号ともいう）を出力する。また、ＡＮＤ回路１４７は、セレクタ回路１４３の出力信号と、Ｄ−ＦＦ１４２_x+2のＱ出力信号をインバ−タ１４５で論理反転した信号とを論理積演算して配線Ｓ-で伝送されるゲ−ト制御信号（以下、負極性スイッチ制御信号ともいう）を出力する。

更に、ＥＸ−ＯＲ回路１４８は、Ｄ−ＦＦ１４２_xのＱ出力信号とＤ−ＦＦ１４２_x+1のＱ出力信号とを排他的論理和演算して、画素回路のソ−スフォロワ・バッファ回路の定電流負荷トランジスタをアクティブとする配線Ｂの負荷特性制御信号を出力する。

なお、画素回路のソ−スフォロワ・バッファ回路の定電流負荷トランジスタ（図３のＱ７及びＱ８、又は図４のＱ９）をオンからオフに移行する制御は、画素極性切り替えスイッチ（図３、図４のＱ５及びＱ６）がオン状態を保っている期間に完了させる必要があることから、タイミング制御回路１４０は、定電流負荷トランジスタのオフタイミングを、ｘ＋１段目のＤ−ＦＦ１４２_x+1のＱ出力信号から生成し、また、画素極性切り替えスイッチのオフタイミングはそれより遅延したｘ＋２段目のＤ−ＦＦ１４２_x+2のＱ出力信号から生成している。

次に、上記の図１１に示したタイミング制御回路１４０を用いて行う本発明の液晶表示装置の駆動方法の各実施の形態についてタイミングチャ−トと共に説明する。

図１２は、図１１に示したタイミング制御回路１４０を用いた本発明になる液晶表示装置の駆動方法の第１の実施の形態を説明するタイミングチャ−トを示す。この実施の形態の駆動方法は、図７に示した本発明になる液晶表示装置の実施の形態のシフトレジスタ９１ａ、９１ｂ及び９１ｃにそれぞれ図１２（Ａ）に示すシフトクロックＳＣＫを供給すると共に、図１１に示したタイミング制御回路１４０の遅延回路１４９の遅延量を調整して、図１２（Ｊ）に示す水平同期信号ＨＤの水平ブランキング（Ｈ.ＢＬＫ）期間内で、図１１のＡＮＤ回路１４６から図１２（Ｂ）に示す正極性スイッチ制御信号を出力し、かつ、図１１のＥＸ−ＯＲ回路１４８から図１２（Ｆ）に示す負荷特性制御信号を出力する。

なお、図１２（Ｂ）に示す正極性スイッチ制御信号と、図１１のＡＮＤ回路１４７から出力される負極性スイッチ制御信号とは、図７に示した各分割画素部９０−１〜９０−ｈのそれぞれの行数（ライン数）に対応した水平走査期間毎に交互に出力される。また、図１２（Ｆ）に示す負荷特性制御信号は、図７に示した各分割画素部９０−１〜９０−ｈのそれぞれの行数（ライン数）に対応した水平走査期間の周期で出力される。

これにより、図７に示したシフトレジスタ９１ａからは、図１２（Ｃ）、（Ｄ）、（Ｅ）に示す正極性スイッチ制御信号が、分割画素部９０−１、９０−２、９０−ｈの各入力端子S+(1)、S+(2)、S+(h)に、各分割画素部９０−１〜９０−ｈのそれぞれの行数（ライン数）の２倍の値に対応した水平走査期間毎に供給される。また、図７に示したシフトレジスタ９１ｃからは、図１２（Ｇ）、（Ｈ）、（Ｉ）に示す負荷特性制御信号が、分割画素部９０−１、９０−２、９０−ｈの各入力端子B(1)、B(2)、B(h)に各分割画素部９０−１〜９０−ｈのそれぞれの行数（ライン数）に対応した水平走査期間毎に供給される。

また、図１２では図示を省略したが、正極性スイッチ制御信号が出力されない期間で、かつ、Ｈ.ＢＬＫ期間内で、各分割画素部９０−１〜９０−ｈのそれぞれの行数（ライン数）の２倍の値に対応した水平走査期間毎に図１１のＡＮＤ回路１４７から負極性スイッチ制御信号が出力されて図７のシフトレジスタ９１ｂに供給される。これにより、図７に示した分割画素部９０−１〜９０−ｈの各入力端子S-(1)〜S-(h)には、時分割で、かつ、正極性スイッチ制御信号が出力されない別のＨ.ＢＬＫ期間内で負極性制御信号が供給される。

なお、図１２（Ｋ）に示すランプ波形は、デジタル映像信号をアナログ映像信号に変換して、図３等に示した正極性用デ−タ線Ｄｉ+に供給するために用いられる、一定傾斜の正極性用基準ランプ電圧であり、その詳細については後述する。なお、同様の表示するデジタル映像信号をアナログ映像信号に変換して、図３等に示した負極性用デ−タ線Ｄｉ-に供給するために用いられる基準ランプ電圧は図１２では図示を省略してある。

この実施の形態の駆動方法によれば、クロスト−クにより基準ランプ電圧が変動して、正極性用デ−タ線Ｄｉ+に供給される正極性映像信号及び負極性用デ−タ線Ｄｉ-に供給される負極性映像信号が変動したとしても、Ｈ.ＢＬＫ期間内でランプ波形が本来の波形に戻っていれば、正しい映像信号を書き込むことができる。これにより、図９に示した分割画素部９０−１〜９０−ｈに対応した画像表示部９３−１〜９３−ｈの、隣接する画像表示位置９４−１〜９４−(h-1)において、表示画像上の不良（階調の変動）が発生しても、本実施の形態では、クロスト−クによる影響はＨ.ＢＬＫ期間内であるので、表示画像の視覚上の画質劣化を除去することができる。

図１３は、図１１に示したタイミング制御回路を用いた本発明になる液晶表示装置の駆動方法の第２の実施の形態を説明するタイミングチャ−トを示す。

この実施の形態の駆動方法は、図７に示した本発明になる液晶表示装置の第３の実施の形態のシフトレジスタ９１ａ、９１ｂ及び９１ｃにそれぞれ図１３（Ａ）に示すシフトクロックＳＣＫを供給すると共に、図１１のＡＮＤ回路１４６から図１３（Ｂ）に示す正極性スイッチ制御信号を出力し、かつ、図１１のＥＸ−ＯＲ回路１４８から図１３（Ｆ）に示す負荷特性制御信号を出力する。

これにより、図７に示したシフトレジスタ９１ａからは、図１３（Ｃ）、（Ｄ）、（Ｅ）に示す正極性スイッチ制御信号が、分割画素部９０−１、９０−２、９０−ｈの各入力端子S+(1)、S+(2)、S+(h)に供給される。また、図７に示したシフトレジスタ９１ｃからは、図１３（Ｇ）、（Ｈ）、（Ｉ）に示す負荷特性制御信号が、分割画素部９０−１、９０−２、９０−ｈの各入力端子B(1)、B(2)、B(h)に、各分割画素部９０−１〜９０−ｈのそれぞれの行数（ライン数）に対応した水平走査期間毎に供給される。

また、図１３では図示を省略したが、図１１のＡＮＤ回路１４７から負極性スイッチ制御信号が出力されて図７のシフトレジスタ９１ｂに供給される。なお、図１３（Ｂ）に示す正極性スイッチ制御信号と、図１１のＡＮＤ回路１４７から出力される上記の負極性スイッチ制御信号とは、図７に示した各分割画素部９０−１〜９０−ｈのそれぞれの行数（ライン数）に対応した水平走査期間毎に交互に出力される。また、図１３（Ｆ）に示す負荷特性制御信号は、図７に示した各分割画素部９０−１〜９０−ｈのそれぞれの行数（ライン数）に対応した水平走査期間の周期で出力される。また、図１３（Ｋ）は、後述する正極性映像信号用の基準ランプ電圧を示す。

ところで、図１２と共に説明した上記の本発明の駆動方法の第１の実施の形態では、Ｈ.ＢＬＫ期間内に正極性スイッチ制御信号、負極性スイッチ制御信号、及び負荷特性制御信号を転送する必要があるため、十分高いシフトクロック周波数を選択する必要がある。ところが、動画応答などの改善を目的として垂直走査周波数が６０Ｈｚから１２０Ｈｚ、２４０Ｈｚとなった場合や、ビット深度の向上が図られた場合などには、十分な時間のＨ.ＢＬＫ期間を確保できない場合がある。

そこで、図１３に示すタイミングチャ−トの本発明の駆動方法の第２の実施の形態では、図１１に示したタイミング制御回路１４０の遅延回路１４９の遅延量を調整して、正極性スイッチ制御信号、負極性スイッチ制御信号、及び負荷特性制御信号を１水平走査期間において、図１３（Ｋ）に示すように基準ランプ電圧の中間点Ｘ以降（高輝度側の階調）に転送する。

これにより、本実施の形態の駆動方法によれば、高周波化に伴う上記の時間的課題が解決される。また、本実施の形態の駆動方法によれば、正極性スイッチ制御信号、負極性スイッチ制御信号、及び負荷特性制御信号の切り替えに伴い発生するクロスト−クノイズにより基準ランプ電圧が変動して、図９に示した分割画素部９０−１〜９０−ｈに対応した画像表示部９３−１〜９３−ｈの、隣接する画像表示位置９４−１〜９４−(h-1)において、表示画像の階調が変動しても、その変動する階調は高輝度側の階調となるため人の目に視認されにくいものとなる。

ところで、上記の本発明になる液晶表示装置では、液晶素子の交流駆動周波数は画素回路での反転制御周期で自由に設定することができる。例えば、垂直走査周波数が一般的なテレビ映像信号で用いられる６０Ｈｚで、フルハイビジョンの走査線数が１１２５ラインで構成されているとする。画素回路の極性切り替えを１５ライン期間程度の周期で行うとすれば、図７に示した分割画素部９０−１〜９０−ｈのそれぞれは、１５ラインの画素から構成され、各分割画素部９０−１〜９０−ｈの液晶素子の交流駆動周波数は２.２５（＝６０（Hz）×１１２５÷（１５×２）ｋＨｚとなり、このとき正極性スイッチ制御信号、負極性スイッチ制御信号も１５ラインに１回転送することとなる。

この場合、図９と共に説明したように、正極性スイッチ制御信号、負極性スイッチ制御信号のクロスト−クにより、１５ラインに1回、隣接する画像表示位置９４−１〜９４−(h-1)において、基準ランプ電圧が変動した階調が横縞として表示されることとなる。

そこで、次に、この現象を解決した本発明になる液晶表示装置の駆動方法の第３の実施の形態について説明する。図１４は、本発明になる液晶表示装置の駆動方法の第３の実施の形態で用いるタイミング制御回路の回路図を示す。図１４に示すタイミング制御回路１５０は、水平同期信号ＨＤを分周する２ｎ分周回路１５１と、カスケ−ド接続されたｘ個のＤ型フリップフロップ（以下、Ｄ−ＦＦ）１５２₁〜１５２_xと、Ｄ−ＦＦ）１５２₁のＱ出力信号を論理反転するインバ−タ１５３と、ＡＮＤ回路１５４と、３段目〜（ｘ−２）段目のＤ−ＦＦのＱ出力信号を選択するセレクタ回路１５５と、排他的論理和回路（ＥＸ−ＯＲ）回路１５６と、セレクタ回路１５５の出力信号とｘ−１段目及び最終のｘ段目のＤ−ＦＦ１５２_x-1及び１５２_xの各Ｑ出力信号の論理和演算を行うＯＲ回路１５７と、２ｎ分周回路１５１の出力信号を論理反転するインバ−タ１５８と、ＯＲ回路１５７の出力信号のスイッチングを行う２つのセレクタ回路１５９及び１６０とから構成される。遅延回路１６１は、カスケ−ド接続されたｘ個のＤ−ＦＦ１４２₁〜１４２_ｘのうち、３段目以降のＤ−ＦＦ１４２₃〜１４２_xとセレクタ回路１５５とからなる。

２ｎ分周回路１５１は、２ｎ分周回路１４１と同一構成であり、２ｎ分周回路１５１の分周比は、その分周出力の切り替わり周期が所望の極性反転周期となるように選択されている。これにより、２ｎ分周回路１５１の分周出力信号を液晶駆動電圧の極性切り替えの基本タイミング信号として利用することができる。また、２ｎ分周回路１５１から出力される対称矩形波は、水平、垂直走査タイミングと同期した共通電極電圧切り替え制御信号とされる。

Ｄ-ＦＦ１５２₁〜１５２_xのそれぞれは、１ビットラッチ回路であり、クロック端子には本実施の形態のタイミング制御の時間単位に相当する周期を有する基本クロックＣＬＫが共通に入力される。また、Ｄ-ＦＦ１５２₁〜１５２_xはシフトレジスタを構成する。そのシフトレジスタの初段のＤ-ＦＦ１５２₁のデ−タ入力端子Ｄには、水平同期信号ＨＤが入力され、これが各Ｄ−ＦＦ１５２₁及び１５２₂のＱ出力端子から１クロック時間単位ずつ遅延して出力される。また、Ｄ−ＦＦ１５２₃〜１５２_x-2の各Ｑ出力端子からはＡＮＤ回路１５４から出力された水平同期信号ＨＤ又はインバ−タ１５３により論理反転された水平同期信号が、１クロック時間単位ずつ順次に遅延して出力される。更に、Ｄ−ＦＦ１５２_x-1〜１５２_xの各Ｑ出力端子からはセレクタ回路１５５の出力信号が、１クロック時間単位ずつ遅延して出力される。

本実施の形態のタイミング制御回路１５０では、ＡＮＤ回路１５４は、初段のＤ−ＦＦ１５２₁のＱ出力信号をインバ−タ１５３で論理反転した信号と、２段目のＤ−ＦＦ１５２₂のＱ出力信号とを論理積演算し、それにより得られた信号を遅延回路１６１を通過させてＯＲ回路１５７に供給する。タイミング制御回路１５０は、ＯＲ回路１５７から出力される信号をセレクタ回路１５９及び１６０にそれぞれ供給し、セレクタ回路１５９及び１６０を共通電極電圧切り替え制御信号により交互に選択動作させて、セレクタ回路１５９から配線Ｓ+に供給させる正極性スイッチ制御信号を出力させ、セレクタ回路１６０から配線Ｓ-に供給させる負極性スイッチ制御信号を出力させる。

また、ＥＸ−ＯＲ回路１５６は、セレクタ回路１５５の出力信号とＤ−ＦＦ１５２_x-1のＱ出力信号とを排他的論理和演算して、画素回路のソ−スフォロワ・バッファ回路の定電流負荷トランジスタをアクティブとする配線Ｂの負荷特性制御信号を出力する。

なお、画素回路のソ−スフォロワ・バッファ回路の定電流負荷トランジスタ（図３のＱ７及びＱ８、又は図４のＱ９）をオンからオフに移行する制御は、画素極性切り替えスイッチ（図３、図４のＱ５及びＱ６）がオン状態を保っている期間に完了させる必要があることから、タイミング制御回路１５０は、定電流負荷トランジスタのオフタイミングを、ｘ−１段目のＤ−ＦＦ１５２_x-1のＱ出力信号から生成し、また、画素極性切り替えスイッチのオフタイミングはそれより遅延したｘ段目のＤ−ＦＦ１４２_xのＱ出力信号から生成している。

このタイミング制御回路１５０内の遅延回路１６１は、Ｄ−ＦＦの段数により一定期間信号を遅延させる役割を果たし、水平同期信号ＨＤと配線Ｓ+、Ｓ-のスイッチ制御信号発生タイミングの位相を、この遅延回路１６１による遅延量分だけずらして設定することが可能である。この場合、遅延回路１６１の遅延量は、セレクタ回路１５５によりＤ-ＦＦ１５２₃〜１５２_x-2の各Ｑ出力信号のうちの一つのＱ出力信号を選択することで加減することができる。この遅延量の加減により、水平走査の動作タイミングと極性切り替え動作との同期を保ったまま相互位相を調整することが可能となり、映像信号走査と極性切り替え動作の相互干渉により発生するノイズが最も軽減される条件を選ぶことが可能になる。

次に、上記の図１４に示したタイミング制御回路１５０を用いて行う本発明の液晶表示装置の駆動方法の実施の形態について図１５のタイミングチャ−トと共に説明する。

図１５は、図１４に示したタイミング制御回路１５０を用いた本発明になる液晶表示装置の駆動方法の第３の実施の形態を説明するタイミングチャ−トを示す。この実施の形態の駆動方法は、図７に示した本発明になる液晶表示装置の第３の実施の形態のシフトレジスタ９１ａ、９１ｂ及び９１ｃにそれぞれ図１５（Ａ）に示すシフトクロックＳＣＫを供給すると共に、図１４に示したタイミング制御回路１５０の遅延回路１６１の遅延量を調整して、図１４のセレクタ回路１５９から図１５（Ｂ）に示す正極性スイッチ制御信号を出力し、かつ、図１４のＥＸ−ＯＲ回路１５６から図１５（Ｆ）に示す負荷特性制御信号を出力する。

ここで、図１２（Ｆ）及び図１３（Ｆ）に示した負荷特性制御信号は、各分割画素部９０−１〜９０−ｈのそれぞれの行数（ライン数）に対応した水平走査期間毎（上記の例では１５Ｈ周期）に供給され、図１２（Ｂ）及び図１３（Ｂ）に示した正極性スイッチ制御信号と図示しない負極性スイッチ制御信号とは、上記の１５Ｈ毎に交互に供給されるのに対し、本実施の形態の駆動方法では、図１５（Ｂ）に示す正極性スイッチ制御信号と、図１５（Ｆ）に示す負荷特性制御信号とは、図１５に示すように、１５Ｈの出力期間において１Ｈ毎に出力される点に特徴がある。

すなわち、本実施の形態の駆動方法では、或る１５Ｈ期間では正極性スイッチ制御信号は１Ｈ毎に出力され、かつ、負極性スイッチ制御信号が一定レベルに保持され、続く１５Ｈ期間では負極性スイッチ制御信号が１Ｈ毎に出力され、かつ、正極性スイッチ制御信号が一定レベルに保持されることが１５Ｈ周期で交互に繰り返される。

図１５では図示を省略したが、負極性スイッチ制御信号も１５Ｈの出力期間において１Ｈ毎に出力される。なお、図１２〜図１５に示した各実施の形態では、いずれも共通電極電圧Ｖcomは、画素電極極性切り替えパルス（すなわち、正極性スイッチ制御信号及び負極性スイッチ制御信号）、負荷特性制御信号にそれぞれ同期して１５Ｈ毎に反転される波形である。また、上記の１５Ｈは一例であり、図７に示した各分割画素部９０−１〜９０−ｈの画素の行数（ライン数）に応じて設定される。

なお、図１５（Ｋ）に示すランプ波形は、デジタル映像信号をアナログ映像信号に変換して、図３等に示した正極性用デ−タ線Ｄｉ+に供給するために用いられる、一定傾斜の正極性用基準ランプ電圧であり、その詳細については後述する。なお、同様にデジタル映像信号をアナログ映像信号に変換して、図３等に示した負極性用デ−タ線Ｄｉ-に供給するために用いられる基準ランプ電圧は図１５では図示を省略してある。

これにより、図７に示したシフトレジスタ９１ａから分割画素部９０−１、９０−２、９０−ｈの各入力端子S+(1)、S+(2)、S+(h)に供給される図１５（Ｃ）、（Ｄ）、（Ｅ）に示す正極性スイッチ制御信号は、それぞれ互いに位相が異なる１Ｈ周期の信号である。同様に、図７に示したシフトレジスタ９１ｃから分割画素部９０−１、９０−２、９０−ｈの各入力端子B(1)、B(2)、B(h)に供給される図１５（Ｇ）、（Ｈ）、（Ｉ）に示す負荷特性制御信号も、それぞれ互いに位相が異なる１Ｈ周期の信号である。

また、図１５では図示を省略したが、正極性スイッチ制御信号が出力されない期間で、図１４のセレクタ回路１６０から１Ｈ周期の負極性スイッチ制御信号が出力されて図７のシフトレジスタ９１ｂに供給される。なお、正極性スイッチ制御信号と負極性スイッチ制御信号とは、各分割画素部９０−１〜９０−ｈそれぞれの画素の複数行（複数ライン数）に対応した水平走査期間毎に交互に出力される。

このように、本実施の形態の駆動方法では、図１５（Ｊ）に示す水平同期信号ＨＤに対して、遅延回路１６１の遅延量を調整することで、正極性スイッチ制御信号、負極性スイッチ制御信号及び負荷特性制御信号が、１Ｈ内で１回、すなわち、１ラインに１回転送されて極性切り替えが行われるため、それぞれ極性切り替え時に発生するクロスト−クした階調が液晶表示装置の画素部全体の各ラインに表示され、その結果、画面全体として横縞が目立たない画像を表示することができる。

次に、本発明になる液晶表示装置の駆動方法の第４〜第６の実施の形態について説明する。

本発明になる液晶表示装置の駆動方法の第４〜第６の実施の形態では、図１６に示すように、画素極性切り替えの制御パルス転送及び共通電極電圧の極性反転をフレ−ム毎に変更して転送させる方法をとることで、前述した画素回路の極性切り替え時に発生するクロスト−クした階調の横縞を散らすことで、視覚上横縞（横線状ノイズ）を目立たなくすることを特徴とする。ここで、画素極性切り替えの制御パルスとは、正極性スイッチ制御信号及び負極性スイッチ制御信号であり、負荷特性制御信号を含めてもよい。

図１６（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は、それぞれ１フレ−ム目、２フレ−ム目、３フレ−ム目、ｎフレ−ム目における、垂直同期信号ＶＤ、配線Ｂにて伝送される負荷特性制御信号、配線Ｓ+にて伝送される正極性スイッチ制御信号、配線Ｓ-にて伝送される負極性スイッチ制御信号、及び液晶素子の共通電極電圧Ｖcomの波形を示す。なお、ここでは、１フレ−ム目とｎフレ−ム目とは同じである。図１６（Ａ）〜（Ｄ）に示すように、垂直同期信号ＶＤに対して、負荷特性制御信号、正極性スイッチ制御信号、負極性スイッチ制御信号、及び共通電極電圧Ｖcomは、フレ−ム毎に位相がずらされる。

これにより、例えば前記したように、各分割画素部９０−１〜９０−ｈそれぞれが１５ラインの画素から構成されており、図９に示した１５ラインおき毎の隣接する画像表示位置９４−１〜９４−(h-1)において、表示画像上の不良（階調の変動）による横縞が発生したとしても、フレ−ム毎にその発生する垂直方向のライン位置が変化するため、人間の目に見える積分値としてはクロスト−クによる階調の変動が平均化されることとなり、視覚上は横縞の目立たない画像を表示することが可能となる。

図１７は、本発明になる液晶表示装置の駆動方法の第４〜第６の実施の形態で用いるタイミング制御回路の回路図を示す。なお、この例では、垂直走査周波数が一般的なテレビ映像信号で用いられる６０Ｈｚで、フルハイビジョンの走査線数１１２５ラインで構成されているとする。また、このタイミング制御回路が適用される液晶表示装置は、画素回路の極性切り替えを５ライン期間の周期で行い、液晶素子の交流駆動周波数は６.７５（＝６０（Hz）×１１２５÷５×２）kＨｚとし、前記のように極性切り替えの制御パルス（正極性スイッチ制御信号、負極性スイッチ制御信号、負荷特性制御信号）によるクロスト−クの影響により、５ラインに１回基準ランプ電圧が変動した階調が横縞として表示されているものとする。

図１７に示すタイミング制御回路１７０は、初期値テ−ブル１７１と、水平同期信号ＨＤを分周する２ｎ分周回路１７２と、カスケ−ド接続された５個のＤ−ＦＦ１７３₁〜１７３₅と、Ｄ−ＦＦ１７３₂のＱ出力信号を論理反転するインバ−タ１７４と、Ｄ−ＦＦ１７３₅のＱ出力信号を論理反転するインバ−タ１７５と、ＡＮＤ回路１７６及び１７７と、Ｄ−ＦＦ１７３₃とＤ−ＦＦ１７３₄の各Ｑ出力信号を排他的論理和演算するＥＸ−ＯＲ回路１７８とより構成されている。

２ｎ分周回路１７２は、ＨＤカウンタとＶＤカウンタを内蔵し、これらのカウント値に応じて波形を生成する。すなわち、２ｎ分周回路１７２は、クロック入力を水平同期信号ＨＤとし、垂直同期信号ＶＤの入力毎に初期値テ−ブル１７１からロードされた初期デ−タの次の値から水平同期信号ＨＤのカウントを開始するカウンタ回路であり、水平同期信号ＨＤをｎ個カウントする毎にハイレベル又はロ−レベルに極性が反転する対称矩形波を発生する。ここでは、２ｎ分周回路１７２は、水平同期信号を５個カウントする毎に極性が反転する対称方形波を発生するものとして説明する。これにより、このタイミング制御回路１７０から出力される正極性スイッチ制御信号及び負極性スイッチ制御信号は、５Ｈ毎に交互に出力されて図７に示したシフトレジスタ９１ａ及び９１ｂに供給される。なお、この場合は分割画素部９０−１〜９０−ｈのそれぞれは５ライン毎に分割されている。

図１７に戻って説明する。初期値テ−ブル１７１は、垂直同期信号ＶＤをカウントし、カウント数に応じて後述する図１８乃至図２０の各実施の形態の駆動方法にて示されるタイミングの初期値を２ｎ分周回路１７２にロ−ドする。例えば、垂直同期信号ＶＤが入力されると、初期値テーブル１７１は、そのときのＶＤカウンタ値に応じた初期値を２ｎ分周回路１７２にロードする。これにより、２ｎ分周回路１７２は、初期値として「０」がロードされたときは、垂直同期信号ＶＤ入力後、水平同期信号ＨＤを「１」からカウント開始して５個目の水平同期信号ＨＤが入力された時にＨＤカウント値が「５」になるので、所定レベルになり、以降水平同期信号ＨＤが５個入力される毎に反転する対称方形波を発生する。また、２ｎ分周回路１７２は、初期値として「１」がロードされたときは、垂直同期信号ＶＤ入力後、水平同期信号ＨＤを「２」からカウント開始して４個目の水平同期信号ＨＤが入力された時にＨＤカウント値が「５」になるので、所定レベルになり、以降水平同期信号ＨＤが５個入力される毎に反転する対称方形波を発生する。

２ｎ分周回路１７２の分周比は、その分周出力の切り替わり周期が所望の極性反転周期となるように選択されている。これにより、２ｎ分周回路１７２の分周出力信号を液晶駆動電圧の極性切り替えの基本タイミング信号として利用することができる。２ｎ分周回路１７２から出力される対称矩形波は、水平、垂直走査タイミングと同期した共通電極電圧切り替え制御信号の原信号として、Ｄ−ＦＦ１７３₁のデ−タ入力端子Ｄに印加される。

なお、図示はしていないが、２ｎ分周回路１７２の出力端子とＤ−ＦＦ１７３₁のデ−タ入力端子Ｄとの間に、一定期間信号を遅延する遅延回路を介在させることにより、水平同期信号ＨＤと極性切り替えタイミングの基準電圧との間の位相を、この遅延回路による遅延量分だけずらして設定することも可能である。この場合、上記の遅延量を加減することにより、水平走査の動作タイミングと極性切り替え動作との同期を保ったまま相互位相を調整することが可能となり、映像信号走査と極性切り替え動作の相互干渉により発生するノイズが最も軽減される条件を選ぶことが可能になる。

Ｄ−ＦＦ１７３₁〜１７３₅の各々は１ビットラッチ回路であり、クロック端子には本実施の形態のタイミング制御の時間単位に相当する周期を有する基本クロックＣＬＫが共通に入力される。カスケ−ド接続された５個のＤ−ＦＦ１７３₁〜１７３₅は、５段のシフトレジスタを構成し、初段のＤ−ＦＦ１７３₁のデ−タ入力端子Ｄには、２ｎ分周回路１７２から共通電極電圧Ｖcomの極性切り替え周期と一致した制御タイミングパルスが入力され、これがＤ−ＦＦ１７３₁〜１７３₅の各Ｑ出力端子に１クロック時間単位ずつ遅延して出力される。

本実施の形態では、共通電極電圧Ｖcomの極性切り替えを画素駆動電極電圧ＶＰＥの極性切り替えに先行するように制御するので、初段のＤ−ＦＦ１７３₁のＱ出力信号を共通電極電圧Ｖcomとする。また、ＡＮＤ回路１７６は、２段目のＤ−ＦＦ１７３₂のＱ出力信号をインバ−タ１７４で論理反転した信号と、５段目のＤ−ＦＦ１７３₅のＱ出力信号を論理積演算し、配線Ｓ+で伝送される正極性スイッチ制御信号を出力する。また、ＡＮＤ回路１７７は、５段目のＤ−ＦＦ１７３₅のＱ出力信号をインバ−タ１７５で論理反転した信号と、２段目のＤ−ＦＦ１７３₂のＱ出力信号を論理積演算し、配線Ｓ-で伝送される負極性スイッチ制御信号を出力する。

従って、ＡＮＤ回路１７６及び１７７は、正極性スイッチ制御信号及び負極性スイッチ制御信号を共通電極電圧Ｖcomの５Ｈ毎の変化に同期して、５Ｈ毎に交互に出力して図７に示したシフトレジスタ９１ａ及び９１ｂに供給する。また、ＥＸ−ＯＲ回路１７８は、図３又は図４に示した画素回路のソ−スフォロワ・バッファ回路の定電流負荷トランジスタをアクティブとする配線Ｂの負荷制御信号を生成して、図７に示したシフトレジスタ９１ｃに供給する。

なお、上記画素回路のソ−スフォロワ・バッファ回路の定電流負荷トランジスタ（図３のＱ７及びＱ８、又は図４のＱ９）をオンからオフに移行する制御は、画素極性切り替えスイッチ（図３、図４のＱ５及びＱ６）がオン状態を保っている期間に完了させる必要があることから、定電流負荷トランジスタのオフタイミングを４段目のＤ−ＦＦ１７３₄のＱ出力信号から生成し、また、画素極性切り替えスイッチのオフタイミングはそれより遅延した５段目のＤ−ＦＦ１７３₅のＱ出力信号から生成している。

以上のように、このタイミング制御回路１７０は、基準クロックＣＬＫの周期で共通電極、画素スイッチ、画素バッファ負荷の制御を所定のタイミング関係で確実に実現することができる。

なお、図１７に示すタイミング制御回路１７０は、原入力信号が共通電極制御信号で、これを遅延させて所望のタイミング制御信号を生成する構成となっている。しかし、タイミング制御回路は、図１７に示す回路構成に限定されるものではなく、図１６に説明したタイミング制御の基本を実現するものであればよい。

次に、上記の図１７に示したタイミング制御回路１７０を用いて行う本発明の液晶表示装置の駆動方法の各実施の形態について図１８乃至図２０と共に説明する。

図１８は、図１７に示したタイミング制御回路１７０を用いた本発明になる液晶表示装置の駆動方法の第４の実施の形態の説明図を示す。この実施の形態の駆動方法は、図１８（Ａ）に示すように、最初のフレ−ムはライン１で極性切り替えを行い、その後、垂直走査方向にライン６、ライン１１、・・・と順次５ライン毎に極性切り替えを行う。

続いて、次のフレ−ム（２フレ−ム目）になると、図１８（Ａ）に示すように、垂直走査方向に１ラインシフトしてライン２から切り替えを行い、その後、垂直走査方向にライン７、ライン１２、・・・と順次５ライン毎に極性切り替えを行う。以下、同様に、図１８（Ａ）に示すように、３フレ−ム目は、ライン３から順次５ライン毎に極性切り替えを行い、４フレ−ム目は、ライン４から順次５ライン毎に極性切り替えを行う。そして、そして５フレ−ム目にライン５から順次５ライン毎に極性切り替えを行った後、６フレ−ム目において再びライン１で行ったと同じ極性切り替えを行う、という動作を５フレ−ム周期で繰り返す。

上記の動作を行うため、図１７に示したタイミング制御回路１７０は、１フレ−ム目の垂直同期信号が入力されたときは、初期値テーブル１７１は、ＶＤカウンタ値が「１」であるので、このとき初期値「４」を２ｎ分周回路１７２にロードする。これにより、２ｎ分周回路１７２は、垂直同期信号ＶＤ入力後、水平同期信号ＨＤを「４」からカウント開始して１個目の水平同期信号ＨＤが入力された時にＨＤカウント値が「５」になるので、所定レベルになり、以降水平同期信号ＨＤが５個入力される毎に反転する対称方形波を発生する。従って、１フレーム目は、ライン１、ライン６、ライン１１、・・・と順次５ライン毎に正極性スイッチ制御信号及び負極性制御信号が交互に出力されると共に、負荷制御信号が出力されて極性切り替えを行う。

続いて、２フレ−ム目の垂直同期信号が入力されたときは、初期値テーブル１７１は、ＶＤカウンタ値が「２」であるので、このとき初期値「３」を２ｎ分周回路１７２にロードする。これにより、２ｎ分周回路１７２は、垂直同期信号ＶＤ入力後、水平同期信号ＨＤを「３」からカウント開始して２個目の水平同期信号ＨＤが入力された時にＨＤカウント値が「５」になるので、所定レベルになり、以降水平同期信号ＨＤが５個入力される毎に反転する対称方形波を発生する。従って、２フレーム目は、ライン２、ライン７、ライン１２、・・・と順次５ライン毎に正極性スイッチ制御信号及び負極性制御信号が交互に出力されると共に、負荷制御信号が出力されて極性切り替えを行う。

以下、同様にして、初期値テーブル１７１は、３フレ−ム目の垂直同期信号が入力されたときは初期値「２」を、４フレ−ム目の垂直同期信号が入力されたときは初期値「１」を、５フレ−ム目の垂直同期信号が入力されたときは初期値「０」を、２ｎ分周回路１７２にロードする。これにより、２ｎ分周回路１７２は、３フレーム目では垂直同期信号ＶＤ入力後３個目の水平同期信号ＨＤ入力時点から、４フレーム目では垂直同期信号ＶＤ入力後４個目の水平同期信号ＨＤ入力時点から、５フレーム目では垂直同期信号ＶＤ入力後５個目の水平同期信号ＨＤ入力時点から、水平同期信号ＨＤが５個入力される毎に反転する対称方形波を発生する。なお、初期値テーブル１７１及び２ｎ分周回路１７２は、５フレーム周期で上記の動作を行う。

このようにして、本実施の形態の駆動方法によれば、図１８（Ｂ）に模式的に示すように、画面には画素回路の極性切り替えによる横縞の発生するライン位置が、各フレ−ムにおいて５ライン毎に表示され、かつ、そのライン位置が５フレ−ム周期で変化するため、クロスト−クによる階調の変動が人間の目の積分効果により平均化して見え、視覚上横縞の発生位置を目立たなくすることができる。

図１９は、図１７に示したタイミング制御回路１７０を用いた本発明になる液晶表示装置の駆動方法の第５の実施の形態の説明図を示す。この実施の形態の駆動方法は、前述したように液晶表示装置が、垂直走査周波数が６０Ｈｚで、走査線数１１２５ラインで構成されているフルハイビジョンの映像信号を表示するものとすると、図１９（Ａ）に示すように、最初のフレ−ムはライン１で極性切り替えを行い、その後、垂直走査方向にライン６、ライン１１、・・・と順次５ライン毎に極性切り替えを行う。

続いて、次のフレ−ム（２フレ−ム目）になると、図１９（Ａ）に示すように、垂直走査方向に２ラインシフトしてライン３から切り替えを行い、その後、垂直走査方向にライン８、ライン１３、・・・と順次５ライン毎に極性切り替えを行う。以下、同様に、図１９（Ａ）に示すように、３フレ−ム目は、ライン５から順次５ライン毎に極性切り替えを行う。このように１フレ−ムから３フレ−ムでは極性切り替えの開始ライン位置を１ラインから５ラインのうち奇数ラインの位置とし、かつ、その位置を変更する。そして、奇数ラインの極性切り替えの開始ライン位置の指定が終了した４フレ−ム目は、１ラインから５ラインのうち偶数ラインのライン２から順次５ライン毎に極性切り替えを行う。そして、そして５フレ−ム目に偶数ラインのライン４から順次５ライン毎に極性切り替えを行った後、６フレ−ム目において再びライン１で行ったと同じ極性切り替えを行う、という動作を５フレ−ム周期で繰り返す。

図１９（Ａ）と共に説明した動作を行うため、図１７に示したタイミング制御回路１７０は、初期値テーブル１７１が、垂直同期信号のカウント値とロードする初期値の関係が図１８の場合とは異なるだけで、上記と同様の動作を行う。

すなわち、図１７に示したタイミング制御回路１７０は、１フレ−ム目の垂直同期信号が入力されたときは、初期値テーブル１７１は、ＶＤカウンタ値が「１」であるので、このとき初期値「４」を２ｎ分周回路１７２にロードする。これにより、２ｎ分周回路１７２は、垂直同期信号ＶＤ入力後、水平同期信号ＨＤを「４」からカウント開始して１個目の水平同期信号ＨＤが入力された時にＨＤカウント値が「５」になるので、所定レベルになり、以降水平同期信号ＨＤが５個入力される毎に反転する対称方形波を発生する。従って、１フレーム目は、ライン１、ライン６、ライン１１、・・・と順次５ライン毎に正極性スイッチ制御信号及び負極性制御信号が交互に出力されると共に、負荷制御信号が出力されて極性切り替えを行う。

続いて、２フレ−ム目の垂直同期信号が入力されたときは、初期値テーブル１７１は、ＶＤカウンタ値が「２」であるので、このとき初期値「２」を２ｎ分周回路１７２にロードする。これにより、２ｎ分周回路１７２は、垂直同期信号ＶＤ入力後、水平同期信号ＨＤを「２」からカウント開始して３個目の水平同期信号ＨＤが入力された時にＨＤカウント値が「５」になるので、所定レベルになり、以降水平同期信号ＨＤが５個入力される毎に反転する対称方形波を発生する。従って、２フレーム目は、ライン３、ライン８、ライン１３、・・・と順次５ライン毎に正極性スイッチ制御信号及び負極性制御信号が交互に出力されると共に、負荷制御信号が出力されて極性切り替えを行う。

以下、同様にして、初期値テーブル１７１は、３フレ−ム目の垂直同期信号が入力されたときは初期値「０」を、４フレ−ム目の垂直同期信号が入力されたときは初期値「３」を、５フレ−ム目の垂直同期信号が入力されたときは初期値「１」を、２ｎ分周回路１７２にロードする。これにより、タイミング制御回路１７０は、３フレーム目はライン５から、４フレーム目はライン２から、５フレーム目はライン４からそれぞれ５ライン毎に正極性スイッチ制御信号及び負極性制御信号が交互に出力すると共に、負荷制御信号を出力して極性切り替えを行う。

このようにして、本実施の形態の駆動方法によれば、図１９（Ｂ）に模式的に示すように、画面には画素回路の極性切り替えによる横縞の発生するライン位置が、各フレ−ムにおいて５ライン毎に表示され、かつ、各フレ−ムの横縞の発生するライン開始位置が丸数字で示す順番で５フレ−ム周期で分散される（散らされる）ため、クロスト−クによる階調の変動が人間の目の積分効果により平均化して見え、視覚上横縞の発生位置を目立たなくすることができる。

図２０は、図１７に示したタイミング制御回路１７０を用いた本発明になる液晶表示装置の駆動方法の第６の実施の形態の説明図を示す。この実施の形態の駆動方法は、前述したように液晶表示装置が、垂直走査周波数が６０Ｈｚで、走査線数１１２５ラインで構成されているフルハイビジョンの映像信号を表示するものとすると、図２０（Ａ）に示すように、最初のフレ−ムはライン１で極性切り替えを行い、その後、垂直走査方向にライン６、ライン１１、・・・と順次５ライン毎に極性切り替えを行う。

続いて、次のフレ−ム（２フレ−ム目）になると、図２０（Ａ）に示すように、垂直走査方向に最も離れたラインへシフトしてライン５から極性切り替えを行い、その後、垂直走査方向にライン１０、ライン１５、・・・と順次５ライン毎に極性切り替えを行う。続いて、次のフレ−ム（３フレ−ム目）になると、図２０（Ａ）に示すように、極性切り替えを行っていない最も遠いライン２から極性切り替えを行い、その後、垂直走査方向にライン７、ライン１２、・・・と順次５ライン毎に極性切り替えを行う。以下、同様にして、図２０（Ａ）に示すように、４フレ−ム目はライン４から極性切り替えを５ライン毎に行い、５フレ−ム目はライン３から極性切り替えを５ライン毎に行う。そして、６フレ−ム目で再びライン１で行ったと同じ極性切り替えを行う、という動作を５フレ−ム周期で繰り返す。

図２０（Ａ）と共に説明した動作を行うため、図１７に示したタイミング制御回路１７０は、図１７に示したタイミング制御回路１７０は、初期値テーブル１７１が、垂直同期信号のカウント値とロードする初期値の関係が図１８、図１９の場合とは異なるだけで、上記と同様の動作を行う。

すなわち、図１７に示したタイミング制御回路１７０は、１フレ−ム目の垂直同期信号が入力されたときは、初期値テーブル１７１は、ＶＤカウンタ値が「１」であるので、このとき初期値「４」を２ｎ分周回路１７２にロードする。これにより、２ｎ分周回路１７２は、垂直同期信号ＶＤ入力後、水平同期信号ＨＤを「４」からカウント開始して１個目の水平同期信号ＨＤが入力された時にＨＤカウント値が「５」になるので、所定レベルになり、以降水平同期信号ＨＤが５個入力される毎に反転する対称方形波を発生する。従って、１フレーム目は、ライン１、ライン６、ライン１１、・・・と順次５ライン毎に正極性スイッチ制御信号及び負極性制御信号が交互に出力されると共に、負荷制御信号が出力されて極性切り替えを行う。

続いて、２フレ−ム目の垂直同期信号が入力されたときは、初期値テーブル１７１は、ＶＤカウンタ値が「２」であるので、このとき初期値「０」を２ｎ分周回路１７２にロードする。これにより、２ｎ分周回路１７２は、垂直同期信号ＶＤ入力後、水平同期信号ＨＤを「０」からカウント開始して５個目の水平同期信号ＨＤが入力された時にＨＤカウント値が「５」になるので、所定レベルになり、以降水平同期信号ＨＤが５個入力される毎に反転する対称方形波を発生する。従って、２フレーム目は、ライン５、ライン１０、ライン１５、・・・と順次５ライン毎に正極性スイッチ制御信号及び負極性制御信号が交互に出力されると共に、負荷制御信号が出力されて極性切り替えを行う。

以下、同様にして、初期値テーブル１７１は、３フレ−ム目の垂直同期信号が入力されたときは初期値「３」を、４フレ−ム目の垂直同期信号が入力されたときは初期値「１」を、５フレ−ム目の垂直同期信号が入力されたときは初期値「２」を、２ｎ分周回路１７２にロードする。これにより、タイミング制御回路１７０は、３フレーム目はライン２から、４フレーム目はライン４から、５フレーム目はライン３からそれぞれ５ライン毎に正極性スイッチ制御信号及び負極性制御信号が交互に出力すると共に、負荷制御信号を出力して極性切り替えを行う。

このようにして、本実施の形態の駆動方法によれば、図２０（Ｂ）に模式的に示すように、画面には画素回路の極性切り替えによる横縞の発生するライン位置が、各フレ−ムにおいて５ライン毎に表示され、かつ、各フレ−ムの横縞の発生するライン開始位置が丸数字で示す順番で５フレ−ム周期で分散される（散らされる）。この分散は、極性切り替えが行われていない垂直方向に最も離れたラインへシフトするように行われるため、クロスト−クによる階調の変動が人間の目の積分効果により、より一層平均化して見え、視覚上横縞の発生位置をより目立たなくすることができる。

なお、図１８〜図２０に示した実施の形態において、最初のフレ−ムの極性切り替えラインは、ライン１として説明したが、本発明はこれに限定されるものではなく、どのラインから極性切り替えを開始するようにしてもよい。

次に、本発明になる液晶表示装置のより具体的な全体構成及び映像信号のサンプリング回路（水平方向駆動回路）の実施例について説明する。

図２１は、本発明になる液晶表示装置の一実施例の全体構成図、図２２は、図２１中の水平ドライバ回路の回路図を示す。図２１に示すように、液晶表示装置２００は、シフトレジスタ回路２０１ａ及び２０１ｂと、１ラインラッチ回路２０２と、コンパレ−タ２０３と、階調カウンタ２０４と、アナログスイッチ２０５と、水平方向にｍ個、垂直方向にｎ個それぞれマトリクス状に配置された画素回路２０６と、タイミング発生器２０７と、極性切り替え制御回路２０８と、垂直シフトレジスタ及びレベルシフタ２０９とから構成される。なお、画素回路２０６は、各々液晶素子を含んでおり、画素でもある。

シフトレジスタ回路２０１ａ及び２０１ｂ、１ラインラッチ回路２０２、コンパレ−タ２０３、及び階調カウンタ２０４は、水平ドライバ回路を構成している。この水平ドライバ回路は、図２に示した水平方向駆動回路１０に相当し、アナログスイッチ２０５と共にデ−タ線駆動回路を構成している。デ−タ線駆動回路は、図２２にも示してある。なお、コンパレ−タ２０３は、図２１では図示の簡単のために一つのブロックで示しているが、実際には図２２に示すように各画素列毎に設けられている。

図２１及び図２２に示すアナログスイッチ２０５は、各画素列毎に正極性用及び負極性用の２つ１組のサンプリング用アナログスイッチが配置された構成である。正極性用のサンプリング用アナログスイッチは、図２に示したスイッチ１−１ａ、１−２ａ等に相当し、負極性用のサンプリング用アナログスイッチは、図２に示したスイッチ１−１ｂ、１−２ｂ等に相当する。図２１に示す画素回路２０６は、２系統のデ−タ線（Ｄ1+とＤ1-、・・・、Ｄm+とＤm-）とゲ−ト線（Ｇ１、・・・、Ｇｎ）との交差部に配置されている。これらｎ・ｍ個の画素回路２０６は、それぞれ図３（図１）又は図４の回路構成とされている。

図２１に示す極性切り替え制御回路２０８は、タイミング発生器２０７からのタイミング信号に基づいて、前述した配線Ｓ+に第１のゲ−ト制御信号（正極性スイッチ制御信号）、配線Ｓ-に第２のゲ−ト制御信号（負極性スイッチ制御信号）、配線Ｂに負荷特性制御信号をそれぞれ出力する。図２１に示す垂直シフトレジスタ及びレベルシフタ２０９は、図２に示した垂直方向駆動回路２０に相当し、ゲ−ト線Ｇ１〜Ｇｎに対してゲ−ト信号を１水平走査周期で順次出力して、ゲ−ト線Ｇ１〜Ｇｎを１水平走査周期で順次選択する。なお、図２１において、画素回路２０６を複数行ずつグル−プ化して図７に示した分割画素部９０−１〜９０−ｈを構成した場合は、極性切り替え制御回路２０８を、図１１、図１４、図１７のタイミング制御回路の構成とすることもできる。

次に、図２１及び図２２の動作について、図２３のタイミングチャ−トを併せ参照して説明する。図２１及び図２２において、図２３（Ａ）に示す水平同期信号ＨＤに同期した、同図（Ｂ）に示す複数ビットの画素デ−タ（DATA）が時系列的に合成されたデジタル映像信号は、シフトレジスタ回路２０１ａ、２０１ｂで１ライン分のデ−タとして順次展開され、１ライン分の展開が終了した時点で、１ラインラッチ回路２０２でラッチされる。

なお、図２３（Ｂ）に示す画素デ−タ(DATA)のうち、白地の一つ置きに示す水平方向の偶数列画素デ−タDATA（even）がシフトレジスタ回路２０１ａに供給され、斜線を付した残りの一つ置きに示す水平方向の奇数列画素デ−タDATA（odd）がシフトレジスタ回路２０１ｂに供給される。これは、高解像度パネルでの高速動作への対応を容易とするためである。

１ラインラッチ回路２０２は、シフトレジスタ回路２０１ａから出力される奇数列画素デ−タDATA（odd）と、シフトレジスタ回路２０１ｂから出力される偶数列画素デ−タDATA（even）とからなる同じラインの１ライン期間の画素デ−タDATAを図２３（Ｄ）に模式的に示すように保持した後、各画素列のコンパレ−タ２０３の第１のデ−タ入力部に供給する。

階調カウンタ２０４は、図２３（Ｅ）に示すクロックCount-CKをカウントして、同図（Ｆ）に示すように複数の階調値が水平走査期間内で最小値から最大値まで順次に変化する基準階調デ−タＣ-outを水平走査期間毎に出力し、各画素列のコンパレ−タ２０３の第２のデ−タ入力部に供給する。コンパレ−タ２０３は、第１のデ−タ入力部の入力画素デ−タDATAの値と第２のデ−タ入力部の入力基準階調デ−タＣ-outの値（階調値）とを比較し、両者の値が一致したタイミングで一致パルスを生成して出力する。

アナログスイッチ２０５を構成する正極性用及び負極性用の２つ１組のサンプリング用アナログスイッチのうち、正極性用のサンプリング用アナログスイッチは、入力側共通配線に基準ランプ電圧Ref_Ramp(+)が印加される。一方、負極性用のサンプリング用アナログスイッチは、入力側共通配線に基準ランプ電圧Ref_Ramp(-)が印加される。図２に示したコントロ−ラ６０内に存在する基準電圧発生回路が発生する上記の基準ランプ電圧Ref_Ramp(+)及びRef_Ramp(-)のうち、Ref_Ramp(+)は、図２３（Ｉ）に示すように水平走査期間周期で映像の黒レベルから白レベルにレベルが上昇する方向に変化する周期的な掃引信号である。一方、上記の基準ランプ電圧Ref_Ramp(-)は、図２３（Ｊ）に示すように水平走査期間周期で映像の黒レベルから白レベルにレベルが減少する方向に変化する周期的な掃引信号である。従って、基準ランプ電圧Ref_Ramp(+)とRef_Ramp(−)は、所定の基準電位について反転関係となっている。

アナログスイッチ２０５は、図２３（Ｇ）に示すSW-Start信号を受け、水平走査期間の開始時点で一斉にオンとなった後、コンパレ−タ２０３から一致パルスを受けた時点でオフに移行するように開閉制御される。図２３のタイミングチャ−トでは、一例として階調レベルkの画素デ−タDATAに対応した画素列のアナログスイッチ２０５の開閉タイミングを、同図（Ｈ）に示す波形SPkとして図示している。その結果、上記画素列のアナログスイッチ２０５を構成する正極性用及び負極性用の２つ１組のサンプリング用アナログスイッチが、上記一致パルスを受けて同時にオフした時点の基準ランプ電圧Ref_Ramp(+)とRef_Ramp(−)の対応レベル（図２３（Ｉ）、（Ｊ）の点Ｐ、点Ｑ）が、同時にサンプリングされて、その画素列の画素デ−タ線D(＋）、D(−）に出力される。

以上、構成と動作について説明した本実施例の水平ドライバ回路によれば、簡易な構成で各画素に正負両極性の画素デ−タを供給することができる。また、本実施例の水平ドライバ回路によれば、図２１に示すように液晶表示装置への映像入力をデジタル信号でインタ−フェイスすることが可能で、外部駆動回路で高帯域の映像信号を高精度で処理するためのアナログ回路ブロックが不要となるため、回路コストを低減することができる。

１−１ａ，１−１ｂ，１−２ａ,１−２ｂ ビデオスイッチ
４、ＰＥ 反射電極（画素駆動電極）
５ａ、５ｂ 水平信号線
６−１ａ，６−１ｂ，６−２ａ,６−２ｂ、Ｄ1(+)〜Ｄm(+)、Ｄ1(-)〜Ｄm(-)、Ｄi+、Ｄi- デ−タ線
７ 共通電極線
８−１，８−２、Ｇj、Ｇ1〜Ｇn ゲ−ト線
１０ 水平方向駆動回路
２０ 垂直方向駆動回路
３０ 画素部
４１、４２、５１、５２ 画素
６０ コントロ−ラ
７１ａ 正側の映像信号（正極性映像信号）
７１ｂ 負側の映像信号（負極性映像信号）
２０６ 画素回路
９０−１〜９０−ｈ 分割画素部
９１ａ、９１ｂ、９１ｃ シフトレジスタ
１４０、１５０、１７０ タイミング制御回路
１４２₁〜１４２_x+2、１５２₁〜１５２_x、１７３₁〜１７３₅ Ｄ型フリップフロップ（Ｄ−ＦＦ）
１４４、１４５、１５３、１７４、１７５ インバ−タ
１４６、１４７、１７６、１７７ ＡＮＤ回路
１４８、１５６、１７８ 排他的論理和回路（ＥＸ−ＯＲ回路）
１４１、１５１、１７２ ２ｎ分周回路
１４３、１５５、１５９、１６０ セレクタ回路
１４９、１６１ 遅延回路
１５７ ＯＲ回路
１７１ 初期値テ−ブル
２００ 液晶表示装置
２０１ａ、２０１ｂ シフトレジスタ回路
２０２ １ラインラッチ回路
２０３ コンパレ−タ
２０４ 階調カウンタ
２０５ アナログスイッチ
２０７ タイミング発生器
２０８ 極性切り替え制御回路
２０９ 垂直シフトレジスタ／レベルシフタ
２２１ 入力端子部
Ｓ１，Ｓ２ 切り替えスイッチ
Ｃ１，Ｃ２，Ｃ３，Ｃs1，Ｃs2 信号保持容量
Ａ１，Ａ２ バッファアンプ
Ｑ１，Ｑ２ 画素選択トランジスタ
Ｑ３，Ｑ４ バッファアンプ用トランジスタ
Ｑ５，Ｑ６ スイッチング用トランジスタ
Ｑ７，Ｑ８ 定電流源負荷用トランジスタ
Ｑ９ 定電流源トランジスタ
ＣＥ 共通電極（対向電極）
ＬＣＭ 液晶表示体（液晶層）
ＬＣ 液晶素子

Claims (12)

1. ２本のデ−タ線を一組とする複数組のデ−タ線と複数本のゲ−ト線とがそれぞれ交差する交差部に設けられた複数の画素と、
   前記複数組のデ−タ線に対してそれぞれ設けられており、一組の前記２本のデ−タ線の一方に正極性映像信号を供給し、かつ、他方のデ−タ線に負極性映像信号を供給することを、前記複数組のデ−タ線に対して組単位で順次行う複数のスイッチと、
   前記複数のスイッチを水平走査期間内で前記組単位で駆動する水平方向駆動と、複数本の前記ゲ−ト線を水平走査期間毎に選択する垂直方向駆動とを行う水平方向及び垂直方向駆動手段と、
   を有し、前記複数の画素のそれぞれは、
   対向する画素駆動電極と共通電極との間に液晶層が挟持された液晶素子と、
   前記正極性映像信号をサンプリングして一定期間保持する第１のサンプリング及び保持手段と、
   前記負極性映像信号をサンプリングして前記一定期間保持する第２のサンプリング及び保持手段と、
   前記第１のサンプリング及び保持手段により保持された正極性映像信号電圧と、前記第２のサンプリング及び保持手段により保持された負極性映像信号電圧とを、前記垂直走査期間より短い所定の周期で切り替えて前記画素駆動電極に交互に印加するスイッチング手段と
   を備え、
   表示画面を構成する前記複数の画素からなる画素部全体を、連続する複数行の各画素を１グル−プとする複数のグル−プに分割したとき、複数の前記分割グル−プ内の複数の前記スイッチング手段を、前記垂直走査期間より短い所定の周期の極性切り替えパルスにより各分割グル−プ単位で時分割的にアクティブに制御するスイッチング制御手段を備えたことを特徴とする液晶表示装置。
2. 前記スイッチング制御手段は、前記正極性映像信号及び前記負極性映像信号の水平ブランキング期間内で前記極性切り替えパルスを転送して、前記スイッチング手段をアクティブに制御することを特徴とする請求項１記載の液晶表示装置。
3. 前記スイッチング制御手段は、前記正極性映像信号及び前記負極性映像信号の中間以上の階調において前記極性切り替えパルスを転送して、前記スイッチング手段をアクティブに制御することを特徴とする請求項１記載の液晶表示装置。
4. 前記スイッチング制御手段は、前記正極性映像信号及び前記負極性映像信号の１水平走査期間に１回の割合で前記極性切り替えパルスを転送して、前記スイッチング手段をアクティブに制御することを特徴とする請求項１記載の液晶表示装置。
5. 前記画素駆動電極に印加される前記正極性映像信号電圧と前記負極性映像信号電圧との切り替え周期に同期して、前記液晶層にかかる電位差の絶対値が常に略同一となるよう前記共通電極に印加する共通電極電圧を２つの異なるレベル間で変化させる共通電極電圧制御手段と、
   前記スイッチング手段による前記画素駆動電極に印加される前記正極性映像信号電圧と前記負極性映像信号電圧との切り替えタイミングと、前記共通電極電圧制御手段による前記共通電極電圧の極性反転タイミングとを、前記正極性映像信号及び前記負極性映像信号のフレ−ム単位で変更するタイミング変更手段と
   を更に備えたことを特徴とする請求項１乃至４のうちいずれか一項記載の液晶表示装置。
6. 前記共通電極電圧制御手段は、前記画素駆動電極に印加される前記正極性映像信号電圧と前記負極性映像信号電圧との切り替えタイミングに先行して、前記共通電極に印加する共通電極電圧を２つの異なるレベル間で変化させることを特徴とする請求項５記載の液晶表示装置。
7. ２本のデ−タ線を一組とする複数組のデ−タ線と複数本のゲ−ト線とがそれぞれ交差する交差部に設けられた複数の画素のそれぞれにおいて各組２本のデ−タ線の一方で伝送される正極性映像信号に対応した駆動電圧を画素駆動電極に垂直走査期間より短い所定周期でサンプリングして第１の一定期間保持する第１のサンプリングステップと、
   前記第１のステップによるサンプリング時点より前記所定周期の半分の周期の時間差のタイミングで、各組２本の前記デ−タ線の他方で伝送される負極性映像信号に対応した駆動電圧を画素駆動電極に前記所定周期でサンプリングして前記第１の一定期間保持する第２のサンプリングステップと、
   前記第１及び第２のサンプリングステップにより保持された前記正極性映像信号電圧と前記負極性映像信号電圧とを、垂直走査期間より短い所定の周期で切り替えて、前記複数の画素のそれぞれに設けられた液晶素子の画素駆動電極に交互に印加する画素駆動電極電圧印加ステップと、
   を含むことを特徴とする液晶表示装置の駆動方法。
8. 表示画面を構成する前記複数の画素からなる画素部全体を、連続する複数行の各画素を１グル−プとする複数のグル−プに分割したとき、前記画素駆動電極電圧印加ステップは、前記正極性映像信号電圧と前記負極性映像信号電圧とを、垂直走査期間より短い所定の周期の極性切り替えパルスにより各分割グル−プ単位で時分割的に切り替えて、前記複数の画素のそれぞれに設けられた前記液晶素子の前記画素駆動電極に交互に印加することを特徴とする請求項７記載の液晶表示装置の駆動方法。
9. 前記画素駆動電極電圧印加ステップは、前記正極性映像信号電圧と前記負極性映像信号電圧とを、垂直走査期間より短い所定の周期で、かつ、前記正極性映像信号及び前記負極性映像信号の水平ブランキング期間内で転送される極性切り替えパルスにより切り替えて、前記複数の画素のそれぞれに設けられた前記液晶素子の前記画素駆動電極に交互に印加することを特徴とする請求項７又は８記載の液晶表示装置の駆動方法。
10. 前記画素駆動電極電圧印加ステップは、前記正極性映像信号電圧と前記負極性映像信号電圧とを、垂直走査期間より短い所定の周期で、かつ、前記正極性映像信号及び前記負極性映像信号の中間以上の階調において転送される極性切り替えパルスにより切り替えて、前記複数の画素のそれぞれに設けられた前記液晶素子の前記画素駆動電極に交互に印加することを特徴とする請求項７又は８記載の液晶表示装置の駆動方法。
11. 前記画素駆動電極電圧印加ステップは、前記正極性映像信号電圧と前記負極性映像信号電圧とを、垂直走査期間より短い所定の周期で、かつ、前記正極性映像信号及び前記負極性映像信号の１水平走査期間に１回の割合で転送される極性切り替えパルスにより切り替えて、前記複数の画素のそれぞれに設けられた前記液晶素子の前記画素駆動電極に交互に印加することを特徴とする請求項７又は８記載の液晶表示装置の駆動方法。
12. 前記画素駆動電極に印加される前記正極性映像信号電圧と前記負極性映像信号電圧との切り替え周期に同期して、前記液晶素子の液晶層にかかる電位差の絶対値が常に略同一となるよう前記液晶素子の前記画素駆動電極に対向する共通電極に印加する共通電極電圧を２つの異なるレベル間で変化させる共通電極電圧制御ステップと、
    前記画素駆動電極電圧印加ステップによる前記正極性映像信号電圧と前記負極性映像信号電圧との切り替えタイミングと、前記共通電極電圧制御ステップによる前記共通電極電圧の極性反転タイミングとを、前記正極性映像信号電圧及び前記負極性映像信号電圧のフレ−ム単位で変更するタイミング変更ステップと
    を更に含み、前記共通電極電圧制御ステップにより前記共通電極電圧のレベルを変化させた後に、前記第１のサンプリングステップによるサンプリングと前記第２のサンプリングステップによるサンプリングとを順次に行うことを特徴とする請求項７記載の液晶表示装置の駆動方法。

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