JP2010286628A - 液晶表示装置の駆動方法及び液晶表示装置 - Google Patents

Abstract

【課題】液晶素子を従来よりも高速に交流駆動すると共に、複数の画素からなる画素部を垂直方向に複数行を１グループとする複数グループの分割画素部に分割したときの、画面の上下方向の輝度差を最小限に抑制する。
【解決手段】画素部を垂直方向に複数行を１グループとする複数グループの分割画素部に分割したときの最上段の分割画素部において、共通電極電圧Iの極性反転時刻ｔ２後、所定時間経過後の時刻ｔ３にて画素電極電圧IIの反転動作が開始される。中間の分割画素部の画素電極電圧IIIの極性は、共通電極電圧Iの中間電位と一致するタイミングで反転される。時刻ｔ５において最下段の分割画素部の画素電極電圧IVの極性が反転される。これにより、最上段、中間段、最下段の分割画素部の各画素の液晶素子の実効電圧の差が殆んど無くなり、画面の上下方向の輝度差が最小限に抑制される。
【選択図】図１

Description

本発明は液晶表示装置の駆動方法及び液晶表示装置に係り、特にアクティブマトリクス型の液晶表示装置の駆動方法及び液晶表示装置に関する。

近年、プロジェクタ装置やプロジェクションテレビには画像を投影するための中心部品としてＬＣＯＳ（Liquid Crystal on Silicon）型の液晶表示装置が多く用いられている。このＬＣＯＳ型の液晶表示装置は、透明電極、液晶層、マトリクス状に配置された反射電極、及びシリコン基板上に液晶駆動回路が形成された液晶駆動素子などが重なった構造を有している。

この従来の液晶表示装置の画素部は、各列信号線と各行走査線との交差部にマトリクス状に配置された画素が配置されている。各画素は、図９に示すように、画素選択トランジスタＱ、信号保持容量Ｃs、及び反射電極（画素電極）ＰＥを備えている。画素選択トランジスタＱは、ゲートが行走査線Ｇに接続され、ドレインが列信号線Ｄに接続されている。また、図９に示すように、液晶素子ＬＣは、対向する反射電極（画素電極）ＰＥと対向電極（共通電極）ＣＥとの間に液晶表示体（液晶層）ＬＣＭが挟持された構成とされている。

列信号線Ｄと行走査線Ｇの交差部の画素が選択されると、外部から入力された映像信号は、ビデオスイッチと列信号線Ｄおよび各画素内にある垂直方向の画素選択トランジスタＱを経由して信号保持容量Ｃｓに書き込まれる。そして、信号保持容量Ｃｓに接続されている反射電極（画素電極）ＰＥを介して液晶表示体ＬＣＭが駆動される。

また、液晶素子ＬＣは、共通電極ＣＥには固定電圧Ｖcomが印加され、反射電極（画素電極）ＰＥに映像信号に応じた様々な電圧が供給されることで、液晶表示体ＬＣＭの光変調率を制御し、映像として表示する。普通、液晶素子は交流駆動した方が信頼性の長期安定化が図れることから、共通電極ＣＥの固定電圧Ｖcomに対して、反射電極（画素電極）ＰＥには映像信号に応じて光の変調率が同じになるような正側と負側の電圧を交互に与えて交流駆動を行っている。

場合によっては、映像信号のダイナミックレンジ縮小などの目的で、正側と負側の電圧で駆動するタイミングに合わせて、対向電極の電圧を切り替えたりする応用例もあるが、基本的な考え方は同じである。

通常、各画素への映像信号の書き込みは１フレームに１回行われ、１フレーム毎に交互に、共通電極に対して正側と負側の映像信号を信号保持容量Ｃsに書き込んで、液晶素子ＬＣを交流駆動することになる。なお、この場合の書き込み周波数の２倍の周波数で液晶素子を交流駆動する倍速駆動の例もあるが、周波数としては、６０Ｈｚが１２０Ｈｚになる程度であり、いずれにしても高い周波数ではない。

一方、液晶素子ＬＣに対しては、より高い周波数で交流駆動することで、反射電極（画素電極）ＰＥと共通電極ＣＥとの間の直流分をゼロにできれば、焼き付き防止など信頼性の向上につながり、画像の表示品質も高まる。

これまで、画素選択トランジスタの寄生容量に起因するフィードスルーへの対策（例えば、特許文献１参照）や保持容量のリーク対策（例えば、特許文献２参照）など、書き込まれた信号分の劣化を防止する方法が開示されている。しかしながら、液晶をより高い周波数で交流駆動する取り組みはあまり検討されてこなかったようである。

なお、同一の走査線に接続された複数個の画素毎に、各画素の保持容量をその走査線に対応する保持容量線と隣接する走査線に対応する別の保持容量線とに交互に接続し、画素電極と対向電極の間の直流分を補償するための補償電圧を、保持容量線毎に反転させて与えることにより、共通電極線や共通電極の電位変動等に起因する画質劣化の発生を防止するようにした液晶表示装置は従来知られている（例えば、特許文献３参照）。

特開２００６−１０８９７号公報 特開２００２−２５０９３８号公報 特開２００４−３５４７４２号公報

前述したように、液晶素子の焼き付き防止などの信頼性を高める手段として、高い周波数で液晶素子を交流駆動することが望ましいが、画素への書き込み時間などの制約から対向電極電圧に対して正側と負側の映像信号を交互に高速に書き込むことは難しく、従来は交流駆動の周波数はフレームレートあるいはその２倍ぐらいの周波数でしか行われていない。

また、特許文献３記載の液晶表示装置では、補償電圧はフレーム毎にしか極性反転ができず、また、画像信号電圧は共通電極の電圧Ｖcomに対して正側と負側の２種類の電圧が必要である。

本発明は以上の点に鑑みなされたもので、液晶素子を従来よりも高速に交流駆動すると共に、複数の画素からなる画素部を垂直方向に複数行を１グループとする複数グループの分割画素部に分割したときの、画面の上下方向の輝度差を最小限に抑制し得る液晶表示装置の駆動方法を提供することを目的とする。

本発明は上記の目的を達成するため、２本の列信号線を一組とする複数組の列信号線と複数本の行走査線とがそれぞれ交差する交差部に設けられた複数の画素と、複数組の列信号線に対してそれぞれ設けられており、一組の２本の列信号線の一方に正極性映像信号を供給し、かつ、他方の列信号線に負極性映像信号を供給することを、複数組の列信号線に対して組単位で順次行う映像信号供給手段と、を少なくとも有し、複数の画素のそれぞれは、対向する画素電極と共通電極との間に液晶層が挟持された液晶素子と、正極性映像信号又は負極性映像信号をサンプリングして一定期間保持する第１のサンプリング及び保持手段と、負極性映像信号又は正極性映像信号をサンプリングして一定期間保持する第２のサンプリング及び保持手段と、を有する構成の液晶表示装置に対して、
複数の画素からなる画素部全体を、連続する複数行の各画素を１グループとする複数グループの分割画素部に分割し、各グループの分割画素部毎に、第１及び第２のサンプリング及び保持手段によりそれぞれ保持された映像信号を、垂直走査期間より短い所定の周期で切り替えて画素電極に交互に印加するためのゲート制御信号を時分割的に供給すると共に、画素電極に印加される正極性映像信号と負極性映像信号との切り替え周期に同期して、液晶層にかかる画素電極電圧と共通電極電圧との電位差の絶対値が常に略同一となるように２つの異なるレベル間で変化する共通電極電圧を共通電極に供給し、最上段から最下段までの複数グループの分割画素部のうち中央段に位置する分割画素部にゲート制御信号が供給される期間内で、共通電極電圧が２つのレベル間の一方のレベルから他方のレベルへ変化する途中の２つのレベルの略中央レベルに遷移した時点が位置するように、共通電極電圧から生成されるゲート制御信号の位相を調整することを特徴とする。

また、上記の目的を達成するため、本発明の液晶表示装置は、対向する画素電極と共通電極との間に液晶層が挟持された液晶素子と、正極性映像信号又は負極性映像信号をサンプリングして一定期間保持する第１のサンプリング及び保持手段と、負極性映像信号又は正極性映像信号をサンプリングして一定期間保持する第２のサンプリング及び保持手段と、を有する構成の画素が、２本の列信号線を一組とする複数組の列信号線と複数本の行走査線とがそれぞれ交差する交差部に設けられており、
複数組の列信号線に対してそれぞれ設けられており、一組の２本の列信号線の一方に正極性映像信号を供給し、かつ、他方の列信号線に負極性映像信号を供給することを、複数組の列信号線に対して組単位で順次行う映像信号供給手段と、複数の交差部にそれぞれ設けられた複数の画素からなる画素部全体を、連続する複数行の各画素を１グループとする複数グループの分割画素部に分割し、各グループの分割画素部毎に、第１及び第２のサンプリング及び保持手段によりそれぞれ保持された映像信号を、垂直走査期間より短い所定の周期で切り替えて画素電極に交互に印加するためのゲート制御信号を時分割的に供給するゲート制御信号時分割供給手段と、画素電極に印加される正極性映像信号と負極性映像信号との切り替え周期に同期して、液晶層にかかる画素電極電圧と共通電極電圧との電位差の絶対値が常に略同一となるように２つの異なるレベル間で変化する共通電極電圧を生成して、複数の画素の共通電極に共通に供給する共通電極電圧供給手段と、共通電極電圧からゲート制御信号を生成するゲート制御信号生成手段と、ゲート制御信号時分割供給手段により、最上段から最下段までの各グループの分割画素部にゲート制御信号を時分割的に供給するときに、中央段に位置する分割画素部にゲート制御信号が供給される期間が、共通電極電圧が２つのレベル間の一方のレベルから他方のレベルへ変化する途中の２つのレベルの略中央レベルに遷移した時点に一致するように、ゲート制御信号生成手段により生成されたゲート制御信号の位相を調整してゲート制御信号供給手段に供給する位相調整手段とを有することを特徴とする。

ここで、上記の位相調整手段は、共通電極電圧の前縁からゲート制御信号生成手段により生成されるゲート制御信号の前縁までの位相を、所定時間に調整するようにしてもよい。

本発明によれば、液晶素子を従来よりも高速に交流駆動すると共に、複数の画素からなる画素部を垂直方向に複数行を１グループとする複数グループの分割画素部に分割したときの、画面の上下方向の輝度差を最小限に抑制することができる。

本発明の駆動方法による画素電極電圧と共通電極電圧の極性反転動作を最上段分割画素部、中間分割画素部、最下段分割画素部毎に示したタイミングチャートである。 本発明の液晶表示装置の駆動方法を実現する画素駆動回路の一実施の形態の回路図である。 図２の動作説明用タイミングチャートと後述する液晶表示装置の要部のタイミングチャートとを示す図である。 本発明の駆動方法で駆動される液晶表示装置の一画素の等価回路図である。 正極性映像信号と負極性映像信号とを説明する図である。 本発明の液晶表示装置の要部の一例のブロック図である。 図６の動作説明用タイミングチャートである。 本出願人が先に提案した液晶表示装置の駆動方法による画素電極電圧と共通電機電圧の極性反転動作を最上段分割画素部、中間分割画素部、最下段画素部毎に示したタイミングチャートである。 従来の液晶表示装置の一画素の一例の等価回路図である。

次に、本発明の液晶表示装置の駆動方法の実施の形態について図面と共に説明する。

図１は、本発明になる液晶表示装置の駆動方法の一実施の形態による画素電極電圧と共通電極電圧の極性反転動作を最上段分割画素部、中間分割画素部、最下段分割画素部の各分割画素部毎に示したタイミングチャートを示す。また、図２は、本発明になる液晶表示装置の駆動方法を実現する画素駆動回路の一実施の形態の回路図、図３は、図２の動作説明用タイミングチャートと後述する液晶表示装置の要部のタイミングチャートとを示す。

ここで、本発明は、画素回路そのものに極性反転機能を備えており、これを高速で制御することにより高い周波数での交流駆動が可能な液晶表示装置を前提とするので、図１及び図２を説明する前に、この液晶表示装置について説明する。

図４は、本発明になる液晶表示装置の一画素回路の一実施の形態の等価回路図を示す。図４に示す画素回路は、正極性、負極性の画素信号（映像信号）を書き込むための画素選択トランジスタＱ１及びＱ２と、各々の極性の画像信号電圧を並列的に保持する独立した２つの保持容量Ｃs1及びＣs2と、トランジスタＱ３〜Ｑ８と、反射電極ＣＥ等からなる液晶素子ＬＣとからなる。なお、画素回路は、等価回路図で表した画素を示す。

トランジスタＱ３及びＱ７からなるインピーダンス変換用ソースフォロワ回路は、第１のバッファアンプを構成している。また、トランジスタＱ４及びＱ８からなるインピーダンス変換用ソースフォロワ回路は、第２のバッファアンプを構成している。また、トランジスタＱ３のソースにドレインが接続されたトランジスタＱ５と、トランジスタＱ４のソースにドレインが接続されたトランジスタＱ６とは、それぞれスイッチングトランジスタである。トランジスタＱ５及びＱ６の各ソースは液晶素子ＬＣの反射電極ＣＥに接続されている。

画素部データ線（列信号線）は、各画素回路について正極性用データ線Ｄｉ+、負極性用データ線Ｄｉ-の２本一組で構成され、図示しないデータ線駆動回路でサンプリングされた互いに極性の異なる映像信号が供給される。画素選択トランジスタＱ１、Ｑ２の各ドレイン端子は各々正極性用データ線Ｄｉ+、負極性用データ線Ｄｉ-に接続され、各ゲート端子は同一行について行走査線Ｇjに接続されている。

図示しない垂直走査回路より走査パルスが供給されると画素選択トランジスタＱ１、Ｑ２は同時にオン状態となり、保持容量Ｃs1、Ｃs2に各々正極性、負極性の信号電圧が蓄積される。トランジスタＱ３及びＱ７からなる回路部と、トランジスタＱ４及びＱ８からなる回路部は、それぞれ所謂ソースフォロワ・バッファであり、トランジスタＱ３、Ｑ４が信号入力トランジスタ、トランジスタＱ７、Ｑ８が定電流源負荷として機能する。定電流源負荷用トランジスタＱ７、Ｑ８は、ゲートが同一行画素について行方向配線Ｂに共通配線され、定電流負荷のバイアス制御が可能な構成となっている。ＭＯＳ型トランジスタＱ３、Ｑ７、Ｑ４、Ｑ８によるソースフォロワ・バッファの入力抵抗はほぼ無限大である。このため、従来のアクティブマトリクス型液晶表示装置と同様に、保持容量端子の蓄積電荷はリークすることなく、１垂直走査期間後に信号が新たに書き込まれるまで保持される。

スイッチングトランジスタＱ５、Ｑ６は、ソースフォロワ・バッファの出力信号を反射電極（画素駆動電極）ＰＥ、液晶表示体ＬＣＭ及び共通電極ＣＥからなる画素表示部にスイッチして送出する。正極性映像信号のスイッチングを行うトランジスタＱ５と、負極性映像信号のスイッチングを行うトランジスタＱ６の各々のゲート端子は独立しており、各々が同一行画素について行方向の配線Ｓ+、Ｓ-に接続されている。

この配線Ｓ+、Ｓ-に垂直走査期間より短い所定の周期で交互に供給されるゲート制御信号は、スイッチングトランジスタＱ５、Ｑ６を交互にオン状態として、保持容量Ｃｓ１に保持されている正極性映像信号と、保持容量Ｃｓ２に保持されている負極性映像信号とを垂直走査周期より短い上記の所定の周期で画素電極ＰＥに交互に印加する。また、ゲート制御信号による切り替え周期に同期して、液晶表示体ＬＣＭにかかる画素電極電圧と共通電極電圧との電位差の絶対値が常に略同一となるように、共通電極電圧Ｖcomが２つの異なるレベル間で変化する。すなわち、配線Ｓ+及び配線Ｓ-のうち一方の配線に供給される第１のゲート制御信号が所定の論理値（アクティブ）になってから、他方の配線に供給される第２のゲート制御信号が所定の論理値（アクティブ）になるまでの第１の期間は共通電極電圧Ｖcomがハイレベルであり、第２のゲート制御信号がアクティブになってから次に第１のゲート制御信号がアクティブになるまでの第２の期間は共通電極電圧Ｖcomがローレベルになるようにされる。

従来のアクティブマトリクス型液晶表示装置では、垂直走査周期でしか極性反転を実現できなかったのに対し、本実施の形態では画素回路そのものに極性反転機能を備えており、これを高速で制御することにより、垂直走査周波数の制約のない、高い周波数での交流駆動が可能である。

図５は、正極性用データ線Ｄｉ+を介して画素に書込まれる正極性映像信号XIと、負極性用データ線Ｄｉ-を介して負極性映像信号XIIの黒レベルから白レベルまでの関係を示す。正極性映像信号XIは、レベルが最小のとき黒レベル、最大のとき白レベルであるのに対し、負極性映像信号XIIは、レベルが最小のとき白レベル、最大のとき黒レベルである。正極性映像信号XIと負極性映像信号XIIの反転中心は、XIIIで示される。

図５では、正極性映像信号XIは、レベルが最小のとき黒レベル、最大のとき白レベルで、負極性映像信号XIIは、レベルが最小のとき白レベル、最大のとき黒レベルの場合を示しているが、本発明の液晶表示装置の画素回路では、正極性映像信号XIは、レベルが最小のとき白レベル、最大のとき黒レベルで、負極性映像信号XIIは、レベルが最小のとき黒レベル、最大のとき白レベルであってもよい。

また、図４において、共通電極ＣＥの印加電圧Ｖcomは、画素電極電圧の反転基準レベルＶcとほぼ等しい基準レベルに対して、画素極性切り替えと同期して反転される。すなわち、共通電極ＣＥの印加電圧Ｖcomは、画素駆動電極ＰＥと逆相で切り替えられる。これにより、共通電極ＣＥの印加電圧Ｖcomと画素電極ＰＥの印加電圧との電位差の絶対値が常に同一となり、液晶表示体ＬＣＭには直流成分のない交流電圧が印加される。

なお、配線Ｂの負荷特性制御信号はパルス列であり、ソースフォロワ・バッファ回路の定電流負荷トランジスタ（図４のQ7、Q8）を常時アクティブにせず、極性切り替え用スイッチングトランジスタ（図４のQ5、Q6）の導通期間の内の限られた期間でのみアクティブになるように制御を行う。液晶表示装置での消費電流低減を考慮したためである。

次に、本発明の液晶表示装置の要部の構成について説明する。

図６は、本発明の液晶表示装置の要部の一実施の形態の構成図を示す。この液晶表示装置１０は、極性反転制御及びソースフォロワ・バッファ回路のアクティブ制御を画面の垂直方向について時間差を持たせて実現する実施の形態である。図６に示すように、液晶表示装置１０は、２本のデータ線Ｄi+とＤi-とを一組とする各組のデータ線と、複数本の行走査線との交差部に配置された複数の画素からなる画素部が、垂直方向にｈ分割（ｈは２以上の自然数）された分割画素部１１−１、１１−２、・・・、１１−ｈと、配線Ｓ+の極性切替用ゲート制御信号、配線Ｓ-の極性切替用ゲート制御信号、配線Ｂの負荷特性制御信号をそれぞれ同じシフトクロックＳＣＫに同期してシフトするｎ段のシフトレジスタ１２ａ、１２ｂ及び１２ｃとを有する構成である。シフトレジスタ１２ａ、１２ｂ及び１２ｃは、垂直方向駆動回路を構成する。なお、図６には、ソースフォロワ・バッファ回路のアクティブ制御に必要な回路部のみを図示してあり、水平方向駆動回路等の図示は省略してある。

分割画素部１１−１、１１−２、・・・及び１１−ｈのそれぞれは、画素部の複数行の各画素を１グループとするグループ＃１、＃２、・・・及び＃ｈの分割画素部である。各画素は図４に示した回路構成である。シフトレジスタ１２ａは、分割画素部１１−１、１１−２、・・・及び１１−ｈの各入力端子S+(1)、S+(2)、・・・及びS+(h)に、配線Ｓ+の極性切替用ゲート制御信号を１段目、２段目、・・・ｈ段目の出力端子から供給する。また、シフトレジスタ１２ｂは、分割画素部１１−１、１１−２、・・・及び１１−ｈの各入力端子S-(1)、S-(2)、・・・及びS-(h)に、配線Ｓ-の極性切替用ゲート制御信号を１段目、２段目、・・・ｈ段目の出力端子から供給する。更に、シフトレジスタ１２ｃは、分割画素部１１−１、１１−２、・・・及び１１−ｈの各入力端子B(1)、B(2)、・・・及びB(h)に、配線Ｂの負荷特性制御信号を１段目、２段目、・・・ｈ段目の出力端子から供給する。

図７は、図６の各部の信号のタイミングチャートを示す。図７（Ａ）はシフトレジスタ１２ａ、１２ｂ及び１２ｃに供給されるシフトクロックＳＣＫを示す。このシフトクロックＳＣＫに同期してシフトレジスタ１２ａは、図７（Ｂ）に示す配線Ｓ+の極性切替用ゲート制御信号をシフトして１段目、２段目、ｈ段目の出力端子から図７（Ｃ）、（Ｄ）、（Ｅ）に示すゲート制御信号を出力し、分割画素部１１−１、１１−２、１１−ｈの各入力端子S+(1)、S+(2)、S+(h)に供給する。

同様に、シフトレジスタ１２ｂは、図７（Ｆ）に示す配線Ｓ-の極性切替用ゲート制御信号をシフトして１段目、２段目、ｈ段目の出力端子から図７（Ｇ）、（Ｈ）、（Ｉ）に示すゲート制御信号を出力し、分割画素部１１−１、１１−２、１１−ｈの各入力端子S-(1)、S-(2)、S-(h)に供給する。更に、シフトレジスタ１２ｃは、図７（Ｊ）に示す配線Ｂの負荷特性制御信号をシフトして１段目、２段目、ｈ段目の出力端子から図７（Ｋ）、（Ｌ）、（Ｍ）に示す負荷特性制御信号を出力し、分割画素部１１−１、１１−２、１１−ｈの各入力端子B(1)、B(2)、B(h)に供給する。なお、シフトレジスタ１２ａに供給される配線Ｓ+の極性切替用ゲ−ト制御信号と、シフトレジスタ１２ｂに供給される配線Ｓ-の極性切替用ゲ−ト制御信号とによる画素回路切り替え周期は、各分割画素部１１−１〜１１−ｈそれぞれの画素行（ライン数）に対応している。また、共通電極電圧Ｖcomは、上記の画素回路切り替え周期毎に反転する。

この液晶表示装置１０によれば、画面の垂直方向の複数の分割画素部について、分割画素部単位で時間差を持たせた極性反転とバッファアクティブ制御とが可能となり、電流値が時間的に分散、平均化するため、瞬時過大電流による誤動作や故障などを回避できる。制御の時間差の影響が表示特性に影響しないようにするには、シフトクロックＳＣＫの周波数を極性反転周波数に対して十分高い周波数に選定すればよい。

しかしながら、この液晶表示装置１０は、図６に示すように、連続する行を複数のグループに分割して得た分割画素部１１−１〜１１−ｈを、図７のタイミングチャートと共に説明したように時分割的にアクティブに制御する。このため、全ての分割画素部１１−１〜１１−ｈが極性反転するまでに一定の時間が掛かるため、最上段の分割画素部１１−１から最下段の分割画素部１１−ｈにかけて液晶に掛かる実効電圧にムラが生じてしまう。

また、図４に示した画素内の液晶素子ＬＣの共通電極ＣＥに印加される２値のパルス列の共通電極電圧Ｖcomも、ハイレベルからローレベル、あるいはローレベルからハイレベルに切り替わるためには、駆動バッファの特性、配線容量等により実質的には一定の時間を要する。このため、図６に示したグループ分割方式による液晶表示装置１０の画素電極電圧の極性反転と共通電極電圧の極性反転所要時間との関係においても、最前部の分割画素部１１−１から最後部の分割画素部１１−ｈまでにおいて、液晶表示体ＬＣＭにかかる実効電圧（画素電極電圧と共通電極電圧との差電圧）に差が生じる。

図８は、上記の現象を説明する画素電極電圧及び共通電極電圧の極性反転時のタイミングチャートの一例を示す。また、図８において、画素電極電圧と共通電極電圧間に示す矢印は、液晶素子に印加される電圧を概念的に示したものである。

図８（ａ）に示すように、共通電極電圧Vの極性反転と同時刻のｔ２に最上段の分割画素部１１−１の画素電極電圧VIの反転動作が開始される。時刻ｔ３においては図８（ｂ）にVIIで示すように、中間の分割画素部１１−ｈ／２の画素電極電圧極性が反転される。その後、図８（ｃ）にVIIIで示すように、時刻ｔ４において最下段の分割画素部１１−ｈの画素電極電圧極性が反転される。一方、共通電極電圧は図８（ａ）〜（ｃ）にVで示すように、全画素の共通電極電圧に共通に、ある一定時間かけて第１及び第２の論理値のうち一方の論理値から他方の論理値へ変化する。

このため、図８（ａ）〜（ｃ）に示すように、時刻ｔ１〜ｔ７において、液晶表示体ＬＣＭにかかる実効電圧（画素電極電圧と共通電極電圧との差電圧）が、各分割画素部間において大きな差が生じる。なお、図８では、共通電極電圧はローレベルからハイレベルに変化する場合を示しているが、２値のパルス列であり、ハイレベルからローレベルへ変化する場合も同様に一定時間を要する。

従って、上記のグループ分割方式による液晶表示装置１０においては、最上段の分割画素部１１−１から最下段の分割画素部１１−ｈにかけて液晶にかかる実効電圧にムラが生じ、画面の上下方向に輝度差が生じてしまう。

そこで、本実施の形態では、図２に示す画素駆動回路により、共通電極電圧の極性反転に要する推移時間の中間点（電極電圧が中間電圧となる時点）を、図６に示したグループ分割方式による液晶表示装置１０の中間の分割画素部１１−ｈ／２に供給されるゲート制御信号Ｓ+及びＳ-の極性反転時間に合わせるように、共通電極電圧の極性反転時点からゲート制御信号Ｓ+及びＳ-の極性反転時間を制御することで、画面の上下方向の輝度差を最小限に抑制するようにしたものである。

図１は、本実施の形態の駆動方法による画素電極電圧及び共通電極電圧の極性反転時のタイミングチャートの一例を示す。また、図１において、画素電極電圧と共通電極電圧間に示す矢印は、液晶素子に印加される電圧を概念的に示したものである。

図１（ａ）に示すように、共通電極電圧Iの極性反転時刻ｔ２後、所定時間経過後の時刻ｔ３にて図６に示した最上段の分割画素部１１−１の画素電極電圧IIの反転動作が開始される。そして、時刻ｔ４においては図１（ｂ）にIIIで示すように、中間の分割画素部１１−ｈ／２の画素電極の極性が、共通電極の中間電位と一致するタイミングで反転される。その後、図１（ｃ）にIVで示すように、時刻ｔ５において最下段の分割画素部１１−ｈの画素電極電圧極性が反転される。一方、共通電極電圧は図１（ａ）〜（ｃ）にIで示すように、全画素の共通電極電圧に共通に、ある一定時間かけて第１及び第２の論理値のうち一方の論理値から他方の論理値へ変化する。

これにより、時刻ｔ１〜ｔ７において、分割画素部１１−１、中間の分割画素部１１−ｈ／２、最下段の分割画素部１１−ｈの各画素の液晶素子に印加される実効電圧の合計値は、図１（ａ）、（ｂ）、（ｃ）に示すように「１７」、「１８」、「１７」であり、図８に示した「１３」、「１７」、「１８」に比べて画面の上下方向の輝度差が最小限に抑制されることが分る。

次に、図１に示した画素電極電圧及び共通電極電圧の極性反転を実現する本発明の液晶表示装置の一実施の形態の画素駆動回路について、図２の回路図及び図３のタイミングチャートと共に説明する。図２において、画素駆動回路１００は、２ｎ分周回路１０１と、２ｎ分周回路１０１の出力信号がデータ入力端子Ｄに印加されるＤ型フリップフロップ（以下、Ｄ−ＦＦと記す）１０２と、カスケード接続されたｍ個のＤ−ＦＦ１０３₁〜１０３_mと、Ｄ−ＦＦ１０３₁〜１０３_mの各Ｑ出力信号のうち一のＱ出力信号を選択するセレクタ１０４と、セレクタ１０４の出力信号が供給されるカスケード接続された３個のＤ−ＦＦ１０５〜１０７と、Ｄ−ＦＦ１０５、１０７の各Ｑ出力信号を極性反転するインバータ１０８、１０９と、２入力ＡＮＤ回路１１０及び１１１とより構成されている。

カスケード接続されたｍ個のＤ−ＦＦ１０３₁〜１０３_mは、ｍ段のシフトレジスタを構成している。また、このＤ−ＦＦ１０３₁〜１０３_mからなるｍ段のシフトレジスタと、セレクタ１０４とは位相調整回路１１２を構成している。セレクタ１０４は、図示しない中央処理装置（ＣＰＵ）あるいはコントローラより指定される位相設定信号により、ｍ段のシフトレジスタから出力される信号の出力段を選択することで、Ｄ−ＦＦ１０２のＱ出力端子から出力される共通電極電圧Ｖcomの極性反転時点に対する出力信号の位相を調整する。

２ｎ分周回路１０１は、クロック入力を水平同期信号ＨＤ、リセット入力を垂直同期信号ＶＤとするカウンタ回路であり、水平同期信号ＨＤをｎ個カウントする毎にハイレベル又はローレベルに極性が反転する対称矩形波を発生する。この２ｎ分周回路１０１は、垂直同期信号ＶＤの入力毎にリセットされることから垂直走査と同期したカウンタ出力を得ることができる。

２ｎ分周回路１０１の分周比２ｎは、その分周出力の切り替わり周期が所望の極性反転周期となるように選択されている。すなわち、ｎは分割画素部１１−１〜１１−ｈそれぞれの複数行（複数の画素）に対応した値に設定されている。これにより、２ｎ分周回路１０１の分周出力信号を液晶駆動電圧の極性切り替えの基本タイミング信号として利用することができる。２ｎ分周回路１０１から出力される対称矩形波は、水平、垂直走査タイミングと同期した共通電極電圧切り替え制御信号の原信号として、Ｄ−ＦＦ１０２のデータ入力端子に印加されると共に、共通電極電圧Ｖcomとして出力される。

この共通電極電圧Ｖcomは、画素電極に印加される正極性映像信号と負極性映像信号との切り替え周期に同期して、液晶表示体ＬＣＭにかかる電位差の絶対値が常に略同一となるよう２つの異なるレベル間で変化される。

Ｄ−ＦＦ１０２はクロックＣＬＫが入力される毎に、２ｎ分周回路１０１から出力される対称矩形波をラッチし、それを共通電極電圧Ｖcomとして出力すると共に、ｍ段シフトレジスタの初段のＤ−ＦＦ１０３₁のデータ入力端子Ｄに印加される。ｍ段シフトレジスタは、初段のＤ−ＦＦ１０３₁のデータ入力端子Ｄに、共通電極電圧Ｖcomの極性切り替え周期と一致した制御タイミングパルスが入力され、これがＤ−ＦＦ１０３₁〜１０３mの各Ｑ出力端子に１クロック時間単位ずつ遅延して出力される。

セレクタ１０４は、Ｄ−ＦＦ１０３₁〜１０３_mの各Ｑ出力端子から出力された信号のうち、画面の表示位置に応じた位相設定信号に応じた一の信号を選択してＤ−ＦＦ１０５のデータ入力端子に供給する。Ｄ−ＦＦ１０５〜１０７は１ビットラッチ回路であり、クロックＣＬＫに同期してデータ入力信号を１クロック時間単位ずつ遅延して、そのＱ出力端子から出力する。

Ｄ−ＦＦ１０５のＱ出力信号をインバータ１０８で論理反転した信号と、Ｄ−ＦＦ１０７のＱ出力信号とをＡＮＤ回路１１０で論理積演算した信号は、配線Ｓ+で伝送されるゲート制御信号（以下、正極性スイッチ制御信号ともいう）とされる。また、Ｄ−ＦＦ１０５のＱ出力信号と、Ｄ−ＦＦ１０７のＱ出力信号をインバータ１０９で論理反転した信号とをＡＮＤ回路１１１で論理積演算した信号は、配線Ｓ-で伝送されるゲート制御信号（以下、負極性スイッチ制御信号ともいう）とされる。従って、正極性スイッチ制御信号と負極性スイッチ制御信号とは、互いに逆相で、かつ、クロックＣＬＫの周期に同期した信号となる。

本実施の形態の画素駆動回路１００は、Ｄ−ＦＦ１０２、１０３₁〜１０３_m、１０５〜１０７の各クロック端子に供給されるクロックＣＬＫと、Ｄ−ＦＦ１０２のＱ出力端子から出力される信号（共通電極電圧Ｖcom）とをそれぞれ図３（Ａ）に示す信号とすると、ＡＮＤ回路１１０から図３（Ａ）に示す正極性スイッチ制御信号を出力する。この正極性スイッチ制御信号は、図６のシフトレジスタ１２ａに供給される。

また、図３において図示は省略したが、ｎ水平走査周期毎に共通電極電圧は極性反転され、その極性反転後所定時間後に負極性スイッチ制御信号がＡＮＤ回路１１１から出力され、図６のシフトレジスタ１２ｂに供給される。

これにより、シフトレジスタ１２ａは、図７（Ｂ）に示した正極性スイッチ制御信号として、図３（Ａ）に示す正極性スイッチ制御信号が供給されることにより、その正極性スイッチ制御信号をシフトして１段目、２段目、３段目、ｈ／２段目、及びｈ段目の出力端子から図３（Ｂ）に示すように正極性スイッチ制御信号を、分割画素部１１−１、１１−２、１１−３、１１−ｈ／２、及び１１−ｈの各入力端子S+(1)、S+(2)、S+(3)、S+(h/2)、及びS+(h)に時分割的に供給する。

ここで、図６では図示は省略したが、全ての分割画素部１１−１〜１１−ｈの全画素の共通電極に供給される共通電極電圧Ｖcomは、図３（Ｃ）に示すように、ハイレベルの電圧ｖ１からローレベルの電圧ｖ０に達するまでに、駆動バッファの特性、配線容量等により一定の時間かかり、前述した問題が発生する。

そこで、本実施の形態の画素駆動回路１００は、図３（Ａ）に示す、共通電極電圧Ｖcomの前縁（立ち下がり時点）から正極性スイッチ制御信号の前縁までの時間（位相）Ｔ_Dを、所定時間に調整する。具体的には、画素駆動回路１００は、図３（Ｂ）に示す分割画素部１１−１〜１１−ｈのうちの中央に位置する分割画素部１１−ｈ／２の入力端子S+(h/2)に、シフトレジスタ１２ａから正極性スイッチ制御信号が供給される期間内で、図３（Ｃ）に示すように分割画素部１１−１〜１１−ｈの共通電極電圧Ｖcomがｖ１からｖ０までにレベル遷移する途中の中間電位(v1-v0)／２になった時点が位置するように、図２のセレクタ１０４によりＤ−ＦＦ１０３₁〜１０３_mのＱ出力信号のうちのいずれか一のＱ出力信号を選択する。これにより、図１（ａ）〜（ｃ）と共に説明したように、画面の上下方向の輝度差が最小限に抑制される。

なお、上記の説明では、正極性スイッチ制御信号について説明したが、負極性スイッチ制御信号についても、上記と同様に、画素駆動回路１００は、分割画素部１１−ｈ／２の入力端子S-(h/2)に、シフトレジスタ１２ｂから供給される負極性スイッチ制御信号の前縁が、分割画素部１１−１〜１１−ｈの共通電極電圧Ｖcomがｖ０からｖ１までにレベル遷移する途中の中間電位(v1-v0)／２になった時と一致するように、図２のセレクタ１０４によりＤ−ＦＦ１０３₁〜１０３_mのＱ出力信号のうちのいずれか一のＱ出力信号を選択する。

このように、本実施の形態によれば、画素が図４に示す構成であり、１フレームに１度、正極性映像信号を保持容量Ｃs1に保持し、負極性映像信号を保持容量Ｃs2に保持することで、次のフレームの映像信号が書き込まれるまでの１フレーム期間、何回でもトランジスタＱ５及びＱ６を交互に切り替えて液晶素子ＬＣを交流駆動できる。つまり、本実施の形態の液晶表示装置の駆動方法では、図４に示す画素に対して、正極性スイッチ制御信号と負極性スイッチ制御信号とにより映像信号の書き込み周期とは独立に液晶素子ＬＣを、例えばフレーム周波数の数十倍の高周波数で交流駆動することが可能になる。これにより、本実施の形態は、焼き付き防止、信頼性向上、シミ・ムラなどが見えない表示品位の向上、などの効果が得られる。

また、本実施の形態によれば、図６に示した液晶表示装置１０の実効電圧にムラが生じ、画面の上下方向に輝度差が生じるという現象を、図２に示した構成の画素駆動回路により、分割画素部１１−１〜１１−ｈのうちの中央に位置する分割画素部１１−ｈ／２に供給されるスイッチ制御信号の前縁が、共通電極電圧Ｖcomが中間電位(v1-v0)／２になった時と一致するようにスイッチ制御信号の位相を調整することにより、低減することができる。

なお、本発明は上記の実施の形態に限定されるものではなく、例えば、共通電極電圧Ｖcomの極性と、配線Ｓ+、Ｓ-にて伝送されるゲート制御信号（正極性スイッチ制御信号、負極性スイッチ制御信号）との極性関係は実施の形態と逆であってもよい。

１０ 液晶表示装置
１１−１〜１１−ｈ 分割画素部
１２ａ、１２ｂ、１２ｃ シフトレジスタ
１００ 画素駆動回路
１０１ ２ｎ分周回路
１０２、１０３₁〜１０３_m、１０５〜１０７ Ｄ型フリップフロップ（Ｄ−ＦＦ）
１０４ セレクタ
１０８、１０９ インバータ
１１０、１１１ ＡＮＤ回路
１１２ 位相調整回路
ＬＣ 液晶素子
ＰＥ 画素電極
ＣＥ 共通電極
ＬＣＭ 液晶表示体（液晶層）
Ｃs1、Ｃs2 保持容量
Ｑ１，Ｑ２ 画素選択トランジスタ
Ｑ３，Ｑ４ バッファアンプ用トランジスタ
Ｑ５，Ｑ６ スイッチング用トランジスタ
Ｑ７，Ｑ８ 定電流源負荷用トランジスタ

Claims (3)

1. ２本の列信号線を一組とする複数組の列信号線と複数本の行走査線とがそれぞれ交差する交差部に設けられた複数の画素と、
   前記複数組の列信号線に対してそれぞれ設けられており、一組の前記２本の列信号線の一方に正極性映像信号を供給し、かつ、他方の列信号線に負極性映像信号を供給することを、前記複数組の列信号線に対して組単位で順次行う映像信号供給手段と、
   を少なくとも有し、前記複数の画素のそれぞれは、
   対向する画素電極と共通電極との間に液晶層が挟持された液晶素子と、
   前記正極性映像信号又は負極性映像信号をサンプリングして一定期間保持する第１のサンプリング及び保持手段と、
   前記負極性映像信号又は正極性映像信号をサンプリングして前記一定期間保持する第２のサンプリング及び保持手段と、
   を有する構成の液晶表示装置に対して、
   前記複数の画素からなる画素部全体を、連続する複数行の各画素を１グループとする複数グループの分割画素部に分割し、各グループの分割画素部毎に、前記第１及び第２のサンプリング及び保持手段によりそれぞれ保持された映像信号を、垂直走査期間より短い所定の周期で切り替えて前記画素電極に交互に印加するためのゲート制御信号を時分割的に供給すると共に、前記画素電極に印加される前記正極性映像信号と前記負極性映像信号との切り替え周期に同期して、前記液晶層にかかる画素電極電圧と共通電極電圧との電位差の絶対値が常に略同一となるように２つの異なるレベル間で変化する共通電極電圧を前記共通電極に供給し、
   最上段から最下段までの前記複数グループの分割画素部のうち中央段に位置する分割画素部に前記ゲート制御信号が供給される期間内で、前記共通電極電圧が前記２つのレベル間の一方のレベルから他方のレベルへ変化する途中の前記２つのレベルの略中央レベルに遷移する時点が位置するように、前記共通電極電圧から生成される前記ゲート制御信号の位相を調整することを特徴とする液晶表示装置の駆動方法。
2. 対向する画素電極と共通電極との間に液晶層が挟持された液晶素子と、正極性映像信号又は負極性映像信号をサンプリングして一定期間保持する第１のサンプリング及び保持手段と、前記負極性映像信号又は前記正極性映像信号をサンプリングして前記一定期間保持する第２のサンプリング及び保持手段と、を有する構成の画素が、２本の列信号線を一組とする複数組の列信号線と複数本の行走査線とがそれぞれ交差する交差部に設けられており、
   前記複数組の列信号線に対してそれぞれ設けられており、一組の前記２本の列信号線の一方に前記正極性映像信号を供給し、かつ、他方の列信号線に前記負極性映像信号を供給することを、前記複数組の列信号線に対して組単位で順次行う映像信号供給手段と、
   複数の前記交差部にそれぞれ設けられた複数の前記画素からなる画素部全体を、連続する複数行の各画素を１グループとする複数グループの分割画素部に分割し、各グループの分割画素部毎に、前記第１及び第２のサンプリング及び保持手段によりそれぞれ保持された映像信号を、垂直走査期間より短い所定の周期で切り替えて前記画素電極に交互に印加するためのゲート制御信号を時分割的に供給するゲート制御信号時分割供給手段と、
   前記画素電極に印加される前記正極性映像信号と前記負極性映像信号との切り替え周期に同期して、前記液晶層にかかる画素電極電圧と共通電極電圧との電位差の絶対値が常に略同一となるように２つの異なるレベル間で変化する共通電極電圧を生成して、前記複数の画素の前記共通電極に共通に供給する共通電極電圧供給手段と、
   前記共通電極電圧から前記ゲート制御信号を生成するゲート制御信号生成手段と、
   前記ゲート制御信号時分割供給手段により、最上段から最下段までの各グループの前記分割画素部に前記ゲート制御信号を時分割的に供給するときに、中央段に位置する分割画素部に前記ゲート制御信号が供給される期間内で、前記共通電極電圧が前記２つのレベル間の一方のレベルから他方のレベルへ変化する途中の前記２つのレベルの略中央レベルに遷移した時点が位置するように、前記ゲート制御信号生成手段により生成された前記ゲート制御信号の位相を調整して前記ゲート制御信号供給手段に供給する位相調整手段と
   を有することを特徴とする液晶表示装置。
3. 前記位相調整手段は、
   前記共通電極電圧の前縁から前記ゲート制御信号生成手段により生成される前記ゲート制御信号の前縁までの位相を、所定時間に調整することを特徴とする請求項２記載の液晶表示装置。

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