JP2002116742A - 液晶表示装置ならびにそれを備えた携帯電話機および携帯情報端末機器 - Google Patents

Abstract

(57)【要約】 【課題】 映像信号としてデジタル信号を用いる液晶表
示装置において、表示品位を損なうことなく高階調表示
化および低消費電力化を図る。 【解決手段】 画素行のうち奇数行および偶数行の垂直
走査は、分割配置される垂直走査回路３０ａおよび３０
ｂによってそれぞれ行われる。各画素信号線ＶＰＬは、
各画素行ごとに配置され、両端にそれぞれ設けられた充
電スイッチＣＳＷａおよびＣＳＷｂを介して、液晶表示
素子に書込まれる画素電位信号Ｖｐｘを生成する画素電
位信号生成回路９０と結合される。充電スイッチＣＳＷ
ａおよびＣＳＷｂは２行ごとに配置され、充電スイッチ
ＣＳＷａおよびＣＳＷｂは、対応する２つの画素行のい
ずれか垂直走査の対象となっている期間において、垂直
走査回路３０ａおよび３０ｂにそれぞれ制御されてオン
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、液晶表示装置に
関し、より特定的にはデジタル信号に基づいて階調表示
を行なう液晶表示装置ならびにそれを備える携帯電話機
および携帯情報端末機器に関する。

【０００２】

【従来の技術】パーソナルコンピュータ、テレビジョン
受像機、携帯電話機および携帯情報端末機器などのディ
スプレイパネルとして、液晶表示装置が用いられるよう
になってきている。液晶表示装置は、従来のディスプレ
イ装置に比較して、低消費電力化や小型軽量化の面でメ
リットが大きい。

【０００３】図４２は、従来の液晶表示装置５００の全
体構成を説明する概略ブロック図である。

【０００４】図４２を参照して、液晶表示装置５００
は、行列状に配置される複数の画素５１０を含む液晶表
示部５２０を備える。カラー液晶表示装置においては、
Ｒ（Red）、Ｇ（Green）およびＢ（Blue）の各１つの画
素から１つの表示単位５１５が形成される。

【０００５】液晶表示部５２０においては、画素の列
（以下、単に画素列とも称する）ごとに水平走査線ＨＳ
Ｌが設けられ、画素の行（以下、単に画素行とも称す
る）ごとに垂直走査線ＶＳＬが配置される。また、各画
素行ごとに共通配線ＣＬが配置される。

【０００６】詳細は図示しないが、各画素は、対向して
設けられる画素電極と共通電極とを有する液晶表示素子
と、液晶表示素子と並列に設けられる保持電極と、対応
する垂直走査線ＶＳＬの活性化に応じてオンするスイッ
チ素子であるＴＦＴ（Thin Film Transistor）素子とを
有する。ＴＦＴ素子は、対応する水平走査線ＨＳＬと画
素電極との間に接続される。共通電極は、共通配線ＣＬ
と結合される。画素電極と共通電極との間の電位差に応
じて液晶の配向性が変化することにより、液晶表示素子
の輝度（反射率）が変化する。

【０００７】液晶表示装置５００は、さらに、液晶表示
部５２０中の画素行を一定の垂直走査周期で順に走査す
る垂直走査回路５３０と、画素列を一定の水平走査周期
周期で順に走査して、表示信号を供水平走査線ＨＳＬを
介して各画素に供給する水平走査回路５４０とを備え
る。

【０００８】垂直走査回路５３０は、所定周期に基づい
て、垂直走査線ＶＳＬを１本ずつ順に活性化することに
よって、画素行の走査を実行する。水平走査回路５４０
は、ｎビット（ｎ：自然数）のデジタル信号である映像
信号を受けて、これに対応する電位信号である階調表示
信号を水平走査の対象となる水平走査線ＨＳＬに出力す
る。

【０００９】いわゆる点順次駆動の場合には、垂直走査
の対象となる１つの画素行に属する各画素は、水平走査
線ＨＳＬを介して水平走査回路５４０によって順次階調
表示信号の供給を受ける。

【００１０】１つの画素行に対応するすべての画素に対
して水平走査が行なわれた後に、垂直走査回路５３０に
よって、これまで選択されていた垂直走査線ＶＳＬは非
活性化されて、次の垂直走査線ＶＳＬが活性化される。
これに応じて、ＴＦＴ素子はオフされるが、ＴＦＴ素子
のオフ期間においても保持容量によって画素電極ノード
の電位レベルは保持される。

【００１１】同様の水平走査が、次の画素行に対しても
順次実行され、すべての画素行が走査（これを１フレー
ムとも称する）された後に、再び先頭の垂直走査線ＶＳ
Ｌが活性化される。このように、すべての画素が、１フ
レームごとに階調表示信号を書込まれることによって、
画像の表示が実行されることとなる。

【００１２】各画素においては、画素電極の電位レベル
に応じた輝度が得られるので、階調表示信号の電位レベ
ルを、中間的な輝度に対応する電位レベルとすることに
よって、階調表示を行なうことができる。

【００１３】図４３は、デジタル映像信号に基づいて階
調表示を行なうための従来の水平走査回路５４０の構成
を示すブロック図である。図４３においては、映像信号
が４ビットのデジタル信号である場合、すなわちｎ＝４
の場合について示している。図４３は、Ｒ、ＧおよびＢ
の３画素からなる１つの表示単位に対応する水平走査回
路の構成を示している。

【００１４】図４３を参照して、クロック信号ＣＬＫｈ
は、水平走査周期に対応する周波数を有するクロック信
号である。表示単位の各列ごとに走査回路５４２が設け
られる。これらの走査回路は、クロック信号ＣＬＫｈに
基づいて一定周期で順に選択されて、対応する３個のデ
コード回路５４４Ｒ，５４４Ｇ，５４４Ｂを活性化す
る。

【００１５】デコード回路５４４Ｒ，５４４Ｇ，５４４
Ｂは、Ｒ、ＧおよびＢの画素に対応してそれぞれ設けら
れる。４ビットの映像信号も、Ｒ、ＧおよびＢの画素ご
とに伝達される。映像信号線ＲＤＬは、Ｒ画素に対応す
る４ビットの映像信号ＤＲ０〜ＤＲ３を伝達する。以下
において、映像信号を構成する各ビットを映像信号ビッ
トとも称する。同様に、映像信号線ＧＤＬおよびＢＤＬ
は、Ｇ画素に対応する映像信号ＤＧ０〜ＤＧ３および、
Ｂ画素に対応する映像信号ＤＢ０〜ＤＢ３をそれぞれ伝
達する。

【００１６】Ｒ画素に対応して設けられるデコード回路
５４４Ｒは、走査回路５４２によって活性化されたタイ
ミングで映像信号線ＲＤＬから映像信号ビットＤＲ０〜
ＤＲ３を取込み、制御信号ＴＦに応じたタイミングで４
ビットの映像信号のデコードを実行して、２ⁿすなわち
１６個のデコード信号ＤＳＧ０〜ＤＳＧ１５を出力す
る。

【００１７】Ｇ画素およびＢ画素にそれぞれ対応して設
けられるデコード回路５４４Ｂおよび５４４Ｇも同様
に、対応する映像信号のデコードを実行して、２ⁿ＝１
６ビットのデコード信号を生成する。このように映像信
号をｎ＝４ビットのデジタル信号とすることにより、各
画素において２⁴＝１６（２ⁿ）階調の階調表示を実行す
ることが可能となる。

【００１８】Ｒ、ＧおよびＢ画素にそれぞれ対応して、
階調制御回路５４６Ｒ，５４６Ｇおよび５４６Ｂがそれ
ぞれ設けられる。

【００１９】各階調制御回路は、１６階調の階調表示を
実行するための１６個の階調制御信号ＳＩＧ０〜ＳＩＧ
１５を受けて、対応する映像信号のデコード結果に応じ
て、１６個のうちの１個の階調制御信号を選択して水平
走査線ＨＳＬに出力する。水平走査線ＨＳＬに伝達され
た階調制御信号ＳＩＧ１５は、各画素に伝達される。

【００２０】図４４は、従来のデコード回路および階調
制御回路の構成を詳細に説明するブロック図である。

【００２１】図４４においては、Ｒ画素に対応して設け
られる、デコード回路５４４Ｒおよび階調制御回路５４
６Ｒの構成が代表的に示される。

【００２２】図４４を参照して、デコード回路５４４Ｒ
は、映像信号ビットに対応してそれぞれ設けられるサン
プリングユニットＳＵ０〜ＳＵ３と、サンプリングユニ
ットＳＵ０〜ＳＵ３によってサンプリングされた映像信
号ビットに基づいてデコードを実行するデコードユニッ
ト５４５Ｒとを有する。

【００２３】サンプリングユニットＳＵ０〜ＳＵ３は、
走査回路５４２によって指定されたタイミングにおい
て、映像データ線ＲＤＬに伝達される映像信号をサンプ
リングする。

【００２４】デコードユニット５４５Ｒは、サンプリン
グされた４ビットの映像信号に基づいて、デコードを実
行し、映像信号の４ビットの信号レベルの組合せに応じ
て、デコード信号ＤＳＧ０〜ＤＳＧ１５のうちのいずれ
か１個を選択的に活性化する。

【００２５】階調制御回路５４６Ｇは、１６（＝２⁴）
個の階調制御信号ＳＩＧ０〜ＳＩＧ１５に対応してそれ
ぞれ設けられるアナログスイッチＳＷ０〜ＳＷ１５を有
する。

【００２６】図４５は、アナログスイッチの構成を示す
回路図である。図４５には、代表的にアナログスイッチ
ＳＷ０の構成が示される。

【００２７】図４５を参照して、アナログスイッチＳＷ
０は、デコード信号ＤＳＧ０の活性化に応じてオンする
トランスファゲートＴＧａを有する。トランスファゲー
トＴＧａのオンによって、階調制御信号ＳＩＧ０が水平
走査線ＨＳＬに伝達される。

【００２８】他のアナログスイッチＳＷ１〜ＳＷ１５も
同様の構成を有し、対応するデコード信号の活性化に応
答して、対応する階調制御信号を水平走査線ＨＳＬに伝
達する。

【００２９】再び図４４を参照して、階調制御回路５４
６Ｒが有する１６個のスイッチＳＷ０〜ＳＷ１５は、４
ビットの映像信号のデコード結果に応じて、いずれか１
個がオンされる。したがって１６（＝２⁴）個の階調制
御信号ＳＩＧ０〜ＳＩＧ１５を、それぞれ電位レベルの
異なる電位信号とすれば、４ビットの映像信号のデコー
ド結果に基づいて、１６段階の電位レベルのうちのいず
れか１個を水平走査線ＨＳＬを介して各画素に伝達する
ことができる。このような構成とすることによって、ｎ
＝４ビットの映像信号による、各画素における２ⁿ＝１
６階調の階調表示が可能となる。

【００３０】

【発明が解決しようとする課題】このように、従来の液
晶表示装置５００においては、高階調表示化に伴って水
平走査回路の面積が増大し、画素ピッチの確保が困難に
なるという問題点が生じていた。

【００３１】また、バッテリ駆動される携帯機器にディ
スプレイパネルとして用いられる液晶表示装置に対して
は、低消費電力化の要求が高い。液晶表示装置の消費電
力は、フレーム周波数×垂直走査線本数の周波数で動作
する垂直走査回路５３０、およびフレーム周波数×垂直
走査線本数×水平走査線本数の周波数で動作する水平走
査回路５４０において、高速で動作するシフトレジスタ
回路（図示せず）の電力が大部分を占める。したがっ
て、低消費電力化に対しては、動作周波数を低減した
り、間欠的な動作によって走査期間を拡大することが有
効である。

【００３２】しかし、このように動作周波数の低減や間
欠動作を行なうと、液晶表示素子に対する映像電位信号
の書換周期、すなわちフレーム周期が長くなるため、そ
の間に液晶表示素子で生じる電圧降下が大きくなってし
まう。このように液晶表示素子の電圧が時間的に低下し
ていくと、反射率（輝度）が大きく変化してフリッカと
して観測される。また、平均電圧も低下するために、十
分なコントラストを確保できず、これらの問題点によっ
て表示品位の低下を招いてしまう。

【００３３】したがって、表示品位の確保と低消費電力
化の両立を図ることが重要である。この発明は、このよ
うな問題点を解決するためになされたものであって、そ
の目的は、映像信号としてデジタル信号を用いる液晶表
示装置において、表示品位を損なうことなく消費電力を
低減することである。

【００３４】この発明の他の目的は、デジタル信号に基
づく階調表示を表示品位を損なうことなく低消費電力で
実行する液晶表示部を有する携帯電話機および携帯情報
端末機器を提供することである。

【００３５】

【課題を解決するための手段】請求項１記載の液晶表示
装置は、ｎビット（ｎ：２以上の自然数）のデジタル信
号である映像信号に応じた表示を行なう液晶表示装置で
あって、行列状に配置される複数の画素を含む液晶表示
部と、画素行に対応してそれぞれ配置される複数の垂直
走査線と、画素列に対応してそれぞれ配置される複数の
水平走査線と、画素行を第１の周期で垂直走査するため
に複数の垂直走査線の各々を一定周期で順に活性化する
垂直走査回路と、画素列を水平走査するための水平走査
回路とを備え、水平走査回路は、映像信号のデコード結
果に応じて活性化期間が変化する階調表示信号を水平走
査の対象となる水平走査線に供給し、画素に書込むため
の画素電位信号を生成する画素電位信号生成回路と、画
素行に対応してそれぞれ配置され、画素電位信号を伝達
するための複数の画素信号線と、画素電位信号生成回路
と複数の画素信号線との間にそれぞれ配置され、垂直走
査回路に制御されて、垂直走査に同期してオン／オフす
る複数の充電スイッチ回路とさらにを備え、各画素は、
対向する画素電極および共通電極を有する液晶表示素子
と、複数の水平走査線のうちの対応する１つの電位に応
じて、複数の画素信号線のうちの対応する１つと画素電
極とを電気的に結合するための液晶駆動回路とを含む。

【００３６】請求項２記載の液晶表示装置は、請求項１
記載の液晶表示装置であって、複数の充電スイッチ回路
は、複数の画素信号線の各々に対して複数個ずつ配置さ
れる。

【００３７】請求項３記載の液晶表示装置は、請求項２
記載の液晶表示装置であって、複数の充電スイッチ回路
の各々は、複数の画素信号線の両端に配置される。

【００３８】請求項４記載の液晶表示装置は、請求項１
記載の液晶表示装置であって、垂直走査回路は、画素行
のうちの奇数行を順に垂直走査するための第１の垂直走
査部と、液晶表示部を挟んで第１の垂直走査部と対向し
て配置される、画素行のうちの偶数行を順に垂直走査す
るための第２の垂直走査部とを含み、奇数行に対応する
充電スイッチ回路は、第１の垂直走査部によってオン／
オフ制御され、偶数行に対応する充電スイッチ回路は、
第２の垂直走査部によってオン／オフ制御される。

【００３９】請求項５記載の液晶表示装置は、請求項４
記載の液晶表示装置であって、画素電位信号の電位レベ
ルは、一定周期に従って、共通電極の電位よりも高い範
囲および共通電極電位よりも低い範囲のいずれかに設定
され、一定周期は第１の周期の２倍に相当する。

【００４０】請求項６記載の液晶表示装置は、請求項１
記載の液晶表示装置であって、画素電位信号の電位レベ
ルは、一定周期に従って、共通電極電位よりも高い範囲
および共通電極の電位よりも低い範囲のいずれかに設定
される。

【００４１】請求項７記載の液晶表示装置は、請求項６
記載の液晶表示装置であって、一定周期は、第１の周期
に相当する。

【００４２】請求項８記載の液晶表示装置は、請求項１
記載の液晶表示装置であって、各画素は、各々が液晶表
示素子と液晶駆動回路を有する複数の副画素に分割さ
れ、複数の垂直走査線、複数の水平走査線および複数の
画素信号線は、各副画素の行および列にそれぞれ対応す
るようにさらに配置され、液晶表示装置は、副画素の行
に対応してそれぞれ配置される、副垂直走査線および共
通電極電位配線をさらに備え、液晶駆動回路は、対応す
る垂直走査線の活性化に応答して、対応する水平走査線
と制御ノードとの間を結合する第１のスイッチ素子と、
制御ノードの電位レベルを保持するための制御容量素子
と、対応する副垂直走査線の活性化に応答して、対応す
る共通電極電位配線および画素信号線のうちの制御ノー
ドの電位レベルに応じた一方を画素電極と接続するため
の電位供給回路と、対応する垂直走査線の活性化に応答
して、対応する画素信号線と画素電極ノードを結合する
ための第２のスイッチ素子とを含む。

【００４３】請求項９記載の液晶表示装置は、請求項８
記載の液晶表示装置であって、液晶表示装置は、第１お
よび第２のモードのいずれか一方に従って動作し、垂直
走査回路は、第１のモードにおいて、垂直走査線を第１
の周期で選択的に活性化するとともに、副垂直走査線を
非活性化し、画素電位信号生成回路は、第１のモードに
おいて、最小輝度および最大輝度にそれぞれ対応する第
１および第２の電位の間で画素電位信号の電位レベルを
時間的に変化させ、第１のモードにおいて、同一の画素
に属する副画素に対しては、共通の階調表示信号が伝達
され、垂直走査回路は、第２のモードにおいて、副垂直
走査線を第１の周期で選択的に活性化するとともに、垂
直走査線を第１の周期より長い第２の周期で選択的に活
性化し、水平走査回路は、第２のモードにおいて、第２
の周期に対応して第１のモードよりも長い周期で水平走
査を行ない、画素電位信号生成回路は、第２のモードに
おいて、画素電位信号の電位レベルを第１および第２の
電位のうちの所定の１つに設定し、第２のモードにおい
て、同一の画素に属する副画素の各々の輝度は、互いに
独立した階調表示信号にそれぞれ従って、最大輝度およ
び最小輝度のいずれか一方に設定される。

【００４４】請求項１０記載の液晶表示装置は、ｎビッ
ト（ｎ：２以上の自然数）のデジタル信号である映像信
号に応じた表示を行なう液晶表示装置であって、行列状
に配置される複数の画素を含む液晶表示部と、画素行に
対応してそれぞれ配置される複数の垂直走査線と、画素
列に対応してそれぞれ配置される複数の水平走査線と、
画素行を垂直走査して、複数の垂直走査線の各々を第１
の周期で順に活性化するための垂直走査回路とを備え、
垂直走査回路は、画素行のうちの奇数行を順に垂直走査
するための第１の垂直走査部と、液晶表示部を挟んで第
１の垂直走査部と対向して配置される、画素行のうちの
偶数行を順に垂直走査するための第２の垂直走査部とを
含み、画素列を第２の周期で水平走査するための水平走
査回路をさらに備え、水平走査回路は、映像信号のデコ
ード結果に応じて活性化期間が変化する階調表示信号を
水平走査の対象となる水平走査線に供給し、画素列を水
平走査するための水平走査回路と、時間に応じて変化す
る電位レベルを有する画素電位信号を生成する画素電位
信号生成回路と、画素行に対応してそれぞれ配置され、
画素電位信号を伝達するための複数の画素信号線と、奇
数行の１つと偶数行の１つとの組ごとに配置され、組に
属する画素行のいずれか一方が垂直走査周期の対象であ
る場合に、組に対応する複数の画素信号線と画素電位信
号生成回路とを結合するための第１および第２の充電ス
イッチ回路とをさらに備え、各画素は、対向する画素電
極および共通電極を有する液晶表示素子と、複数の水平
走査線のうちの対応する１つの電位に応じて、複数の画
素信号線のうちの対応する１つと画素電極とを電気的に
結合するための液晶駆動回路とを含む。

【００４５】請求項１１記載の液晶表示装置は、請求項
１０記載の液晶表示装置であって、各画素は、各々が液
晶表示素子と液晶駆動回路を有する複数の副画素に分割
され、複数の垂直走査線、複数の水平走査線および複数
の画素信号線は、各副画素の行および列にそれぞれ対応
するようにさらに配置され、液晶表示装置は、副画素の
行に対応してそれぞれ配置される、副垂直走査線および
共通電極電位配線をさらに備え、液晶駆動回路は、対応
する垂直走査線の活性化に応答して、対応する水平走査
線と制御ノードとの間を結合する第１のスイッチ素子
と、制御ノードの電位レベルを保持するための制御容量
素子と、対応する副垂直走査線の活性化に応答して、対
応する共通電極電位配線および画素信号線のうちの制御
ノードの電位レベルに応じた一方を画素電極と接続する
ための電位供給回路と、対応する垂直走査線の活性化に
応答して、対応する画素信号線と画素電極ノードを結合
するための第２のスイッチ素子とを含む。

【００４６】請求項１２記載の液晶表示装置は、請求項
１１記載の液晶表示装置であって、画素電位信号の電位
レベルは、一定周期に従って、共通電極の電位よりも高
い範囲および共通電極の電位よりも低い範囲のいずれか
に設定され、一定周期は第１の周期の２倍に相当する。

【００４７】請求項１３記載の液晶表示装置は、請求項
１１記載の液晶表示装置であって、画素電位信号の電位
レベルは、第１の周期に従って、共通電極電位よりも高
い範囲および共通電極の電位よりも低い範囲のいずれか
に周期的に設定され、第１および第２の充電スイッチ回
路のオンおよびオフ状態の切替は、画素電位信号の電位
レベルが、共通電極の電位である期間において実行され
る。

【００４８】請求項１４記載の液晶表示装置は、請求項
１３記載の液晶表示装置であって、第１および第２のモ
ードのいずれか一方に従って動作し、垂直走査回路は、
第１のモードにおいて、垂直走査線を第１の周期で選択
的に活性化するとともに、副垂直走査線を非活性化し、
画素電位信号生成回路は、第１のモードにおいて、最小
輝度および最大輝度にそれぞれ対応する第１および第２
の電位の間で画素電位信号の電位レベルを時間的に変化
させ、第１のモードにおいて、同一の画素に属する副画
素に対しては、共通の階調表示信号が伝達され、垂直走
査回路は、第２のモードにおいて、副垂直走査線を第１
の周期で選択的に活性化するとともに、垂直走査線を第
１の周期より長い第２の周期で選択的に活性化し、水平
走査回路は、第２のモードにおいて、第２の周期に対応
して第１のモードよりも長い周期で水平走査を行ない、
画素電位信号生成回路は、第２のモードにおいて、画素
電位信号の電位レベルを第１および第２の電位のうちの
所定の１つに設定し、第２のモードにおいて、同一の画
素に属する副画素の各々の輝度は、互いに独立した階調
表示信号にそれぞれ従って、最大輝度および最小輝度の
いずれか一方に設定され、画素電位信号生成回路は、第
１および第２のモードのいずれにおいても、画素電位信
号の電位レベルを共通電極の電位に周期的に設定する。

【００４９】請求項１５記載の携帯電話機は、ｎビット
（ｎ：２以上の自然数）のデジタル信号である映像信号
に応じた表示を行なう液晶表示装置を備え、液晶表示装
置は、行列状に配置される複数の画素を含む液晶表示部
と、画素行に対応してそれぞれ配置される複数の垂直走
査線と、画素列に対応してそれぞれ配置される複数の水
平走査線と、画素行を垂直走査して、複数の垂直走査線
の各々を第１の周期で順に活性化するための垂直走査回
路とを含み、垂直走査回路は、画素行のうちの奇数行を
順に垂直走査するための第１の垂直走査部と、液晶表示
部を挟んで第１の垂直走査部と対向して配置される、画
素行のうちの偶数行を順に垂直走査するための第２の垂
直走査部とを有し、液晶表示装置は、画素列を水平走査
するための水平走査回路をさらに含み、水平走査回路
は、映像信号のデコード結果に応じて活性化期間が変化
する階調表示信号を水平走査の対象となる水平走査線に
供給し、液晶表示装置は、画素列を水平走査するための
水平走査回路と、時間に応じて変化する電位レベルを有
する画素電位信号を生成する画素電位信号生成回路と、
画素行に対応してそれぞれ配置され、画素電位信号を伝
達するための複数の画素信号線と、奇数行の１つと偶数
行の１つとの組ごとに配置され、組に属する画素行のい
ずれか一方が垂直走査周期の対象である場合に、組に対
応する複数の画素信号線と画素電位信号生成回路とを結
合するための第１および第２の充電スイッチ回路とをさ
らに含み、各画素は、対向する画素電極および共通電極
を有する液晶表示素子と、複数の水平走査線のうちの対
応する１つの電位に応じて、複数の画素信号線のうちの
対応する１つと画素電極とを電気的に結合するための液
晶駆動回路とを有する。

【００５０】請求項１６記載の携帯電話機は、請求項１
５記載の携帯電話機であって、各画素は、各々が液晶表
示素子と液晶駆動回路を有する複数の副画素に分割さ
れ、複数の垂直走査線、複数の水平走査線および複数の
画素信号線は、各副画素の行および列にそれぞれ対応す
るようにさらに配置され、液晶表示装置は、副画素の行
に対応してそれぞれ配置される、副垂直走査線および共
通電極電位配線をさらに含み、液晶駆動回路は、対応す
る垂直走査線の活性化に応答して、対応する水平走査線
と制御ノードとの間を結合する第１のスイッチ素子と、
制御ノードの電位レベルを保持するための制御容量素子
と、対応する副垂直走査線の活性化に応答して、対応す
る共通電極電位配線および画素信号線のうちの制御ノー
ドの電位レベルに応じた一方を画素電極と接続するため
の電位供給回路と、対応する垂直走査線の活性化に応答
して、対応する画素信号線と画素電極ノードを結合する
ための第２のスイッチ素子とを有する。

【００５１】請求項１７記載の携帯情報端末機器は、ｎ
ビット（ｎ：２以上の自然数）のデジタル信号である映
像信号に応じた表示を行なう液晶表示装置を備え、液晶
表示装置は、行列状に配置される複数の画素を含む液晶
表示部と、画素行に対応してそれぞれ配置される複数の
垂直走査線と、画素列に対応してそれぞれ配置される複
数の水平走査線と、画素行を垂直走査して、複数の垂直
走査線の各々を第１の周期で順に活性化するための垂直
走査回路とを含み、垂直走査回路は、画素行のうちの奇
数行を順に垂直走査するための第１の垂直走査部と、液
晶表示部を挟んで第１の垂直走査部と対向して配置され
る、画素行のうちの偶数行を順に垂直走査するための第
２の垂直走査部とを有し、液晶表示装置は、画素列を水
平走査するための水平走査回路をさらに含み、水平走査
回路は、映像信号のデコード結果に応じて活性化期間が
変化する階調表示信号を水平走査の対象となる水平走査
線に供給し、液晶表示装置は、時間に応じて変化する電
位レベルを有する画素電位信号を生成する画素電位信号
生成回路と、画素行に対応してそれぞれ配置され、画素
電位信号を伝達するための複数の画素信号線と、奇数行
の１つと偶数行の１つとの組ごとに配置され、組に属す
る画素行のいずれか一方が垂直走査周期の対象である場
合に、組に対応する複数の画素信号線と画素電位信号生
成回路とを結合するための第１および第２の充電スイッ
チ回路とをさらに含み、各画素は、対向する画素電極お
よび共通電極を有する液晶表示素子と、複数の水平走査
線のうちの対応する１つの電位に応じて、複数の画素信
号線のうちの対応する１つと画素電極とを電気的に結合
するための液晶駆動回路とを有する。

【００５２】請求項１８記載の携帯情報端末機器は、請
求項１７記載の携帯情報端末機器でであって、各画素
は、各々が液晶表示素子と液晶駆動回路を有する複数の
副画素に分割され、複数の垂直走査線、複数の水平走査
線および複数の画素信号線は、各副画素の行および列に
それぞれ対応するようにさらに配置され、液晶表示装置
は、副画素の行に対応してそれぞれ配置される、副垂直
走査線および共通電極電位配線をさらに含み、液晶駆動
回路は、対応する垂直走査線の活性化に応答して、対応
する水平走査線と制御ノードとの間を結合する第１のス
イッチ素子と、制御ノードの電位レベルを保持するため
の制御容量素子と、対応する副垂直走査線の活性化に応
答して、対応する共通電極電位配線および画素信号線の
うちの制御ノードの電位レベルに応じた一方を画素電極
と接続するための電位供給回路と、対応する垂直走査線
の活性化に応答して、対応する画素信号線と画素電極ノ
ードを結合するための第２のスイッチ素子とを有する。

【００５３】

【発明の実施の形態】［実施の形態１］［信号配線数を
削減して階調表示を行なうための構成］以下において、
本発明の実施の形態について図面を参照して詳しく説明
する。

【００５４】図１は、本発明の実施の形態に従う液晶表
示装置１００の全体構成を示すブロック図である。

【００５５】図１を参照して、液晶表示装置１００は、
行列状に配置された複数の画素１０を有する液晶表示部
２０を備える。カラー液晶表示装置においては、Ｒ（Re
d）、Ｇ（Green）およびＢ（Blue）各１つの画素から１
つの表示単位１５が形成される。なお、液晶表示装置１
００によって、白黒表示を行なう場合には、各画素１０
によって１つずつの表示単位１５を形成すればよい。

【００５６】液晶表示部２０においては、画素列ごとに
水平走査線ＨＳＬが設けられ、画素行ごとに垂直走査線
ＶＳＬが配される。また、各画素に対して共通電極電位
Ｖｃｍを供給するための共通配線ＣＬおよび映像を表示
するための電位信号である画素電位信号Ｖｐｘを供給す
るための画素信号線ＶＰＬが、各画素行ごとに配置され
る。

【００５７】液晶表示装置１００は、さらに、液晶表示
部２０中の画素行を一定の垂直走査周期で順に走査する
ための垂直走査回路３０と、画素列を一定の水平走査周
期で順に走査するための水平走査回路４０とを備える。

【００５８】垂直走査回路３０は、垂直走査周期に基づ
いて、垂直走査線ＶＳＬを１本ずつ順に活性化すること
によって、画素行の走査を実行する。水平走査回路４０
は、ｎビット（ｎ：自然数）のデジタル信号である映像
信号を受けて、映像信号に応じた階調表示を実行するた
めの階調表示信号ＳＣＧを水平走査の対象となる水平走
査線ＨＳＬに出力する。

【００５９】図２は、画素の構成を示す回路図である。
図２を参照して、画素１０は、液晶駆動回路１１と、液
晶表示素子１４とを有する。液晶表示素子１４は、対向
して設けられる画素電極および共通電極を有する。以下
においては、液晶表示装置の画素電極と接続されるノー
ドを画素電極ノードＮａと示し、共通電極と接続される
ノードを共通電極ノードＮｂと示すこととする。

【００６０】画素電極ノードＮａと共通電極ノードＮｂ
との間に生じる電極間電位差に応じて、液晶表示素子１
４中の液晶の配向性が変化し、これに応じて液晶表示素
子１４の輝度（反射率）が変化する。これにより、各画
素の輝度をコントロールすることが可能となる。すなわ
ち、最大輝度に対応する電位差と最小輝度に対応する電
位差との間の中間の電位差を対向電極と画素電極との間
に印加することによって、中間的な輝度が得られる。こ
の電位差を段階的に設定することにより、階調的な輝度
を表示することが可能となる。なお、以下本明細書中に
おいては、電極間電位差が零である場合に、液晶表示素
子の輝度が最大になるものとして説明する。

【００６１】液晶駆動回路１１は、対応する垂直走査線
ＶＳＬの活性化に応答してオンするスイッチ素子である
ＴＦＴ（Thin Film Transistor）素子１２と、画素信号
線ＶＰＬと画素電極ノードＮａとの間に直列に結合され
るＴＦＴ素子１６および１７と、画素電極ノードＮａと
共通配線ＣＬとの間に接続される保持容量１３とを有す
る。ＴＦＴ素子１２は、垂直走査線ＶＳＬと結合された
ゲートを有し、水平走査線ＨＳＬとＴＦＴ１６のゲート
との間に電気的に結合される。ＴＦＴ素子１７のゲート
は、垂直走査線ＶＳＬと結合される。

【００６２】したがって、液晶駆動回路１１は、垂直走
査線ＶＳＬが活性化（Ｈレベル）されている場合におい
ては、水平走査線ＨＳＬが活性化（Ｈレベル）されてい
る期間において、ＴＦＴ素子１６および１７の両方がオ
ンして、画素信号線ＶＰＬと画素電極ノードＮａとを接
続する。これにより、画素電極ノードＮａは、画素信号
線ＶＰＬを介して充電される。

【００６３】垂直走査線ＶＳＬおよび水平走査線ＨＳＬ
の少なくとも一方が非活性化（Ｌレベル）された場合に
は、画素信号線ＶＰＬと画素電極ノードＮａとの間が遮
断され、画素電極ノードＮａの電位レベルは、保持容量
によって維持される。このように画素１０においては、
画素電極ノードＮａの電位（以下、単に画素電極電位と
も称する）は、画素電位信号生成回路９０によって生成
されて画素信号線ＶＰＬによって伝達される画素電位信
号Ｖｐｘによって設定される。詳細は後ほど説明する
が、本願発明においては、画素電位信号Ｖｐｘを時間に
応じて電位レベルが変化する信号とし、ｎビットの映像
信号に応じて活性化期間（Ｈレベル期間）が変化する階
調表示信号ＳＣＧを水平走査の対象となる水平走査線Ｈ
ＳＬに伝達することにより、映像信号に応じた段階的な
画素電極電位を書込む。

【００６４】再び図１を参照して、液晶表示装置１００
は、さらに、水平走査および垂直走査に関するクロック
信号および制御信号を生成する主制御回路５０と、水平
走査動作に関して、ｎ個のデコードクロックを生成する
デコードクロック生成回路６０と、２ⁿ個のタイミング
パルスを生成するタイミングパルス生成回路７０と、２
ⁿ個の階調制御信号を生成する階調制御信号生成回路８
０とを備える。デコードクロック、タイミングパルスお
よび階調制御信号の個数は、階調表示を制御するための
映像信号数のビット数ｎに応じて定められる。

【００６５】水平走査回路４０は、ｎビットの映像信
号、ｎ個のデコードクロック、２ⁿ個のタイミングパル
スおよび２ⁿ個の階調制御信号を受けて、映像信号に応
じた階調表示を実行するための階調表示信号ＳＣＧを水
平走査線ＨＳＬに供給する。

【００６６】以下、本実施の形態においては、ｎ＝４の
場合について説明する。したがって、デコードクロック
はＴ０〜Ｔ３の４個の信号であり、タイミングパルスは
ＬＰ０〜ＬＰ１５の１６個の信号であり、階調制御信号
はＳＩＧ０〜ＳＩＧ１５の１６個の信号である。

【００６７】図３は、水平走査回路４０の構成を示すブ
ロック図である。図３は、Ｒ、ＧおよびＢの３画素から
なる１つの表示単位に対応する水平走査回路の構成を示
している。図３を参照して、クロック信号ＣＬＫｈは、
水平走査周期に対応する周波数を有する。表示単位の各
列ごとに走査回路４２が設けられる。

【００６８】４ビットの映像信号は、Ｒ、ＧおよびＢの
画素ごとに独立の映像信号をデータ線ＲＤＬ、ＧＤＬお
よびＢＤＬによって伝達される。画素（Ｒ）に対応して
デコード回路４４Ｒおよび階調制御回路４６Ｒが設けら
れる。同様に、画素（Ｇ）に対応してデコード回路４４
Ｇおよび階調制御回路４６Ｇが設けられ、画素（Ｂ）に
対応してデコード回路４４Ｂおよび階調制御回路４６Ｂ
が設けられる。

【００６９】走査回路４２は、クロック信号ＣＬＫｈに
応答して一定周期で順に選択され、対応する３個のデコ
ード回路４４Ｒ、４４Ｇおよび４４Ｂを活性化する。デ
コード回路４４Ｒは、４ビットの映像信号ＤＲ０〜ＤＲ
３をデコードして、１ビットのデコードパルスＤＰを出
力する。階調制御回路４６Ｒは、デコードパルスＤＰに
応じて、２ⁿ＝１６個の階調制御信号ＳＩＧ０〜ＳＩＧ
１５のうちから１個を選択して、画素（Ｒ）に対応する
階調表示信号ＳＣＧとして水平走査線ＨＳＬに伝達す
る。

【００７０】デコード回路４４Ｒ、４４Ｇおよび４４Ｂ
は同様の構成を有し、階調制御回路４６Ｒ、４６Ｇおよ
び４６Ｂも同様の構成を有するので、以下においては、
代表的に画素（Ｒ）に対応するデコード回路４４Ｒおよ
び階調制御回路４６Ｒの構成について説明する。

【００７１】図４は、デコード回路の構成を示す回路図
である。図４においては、画素（Ｒ）に対応して設けら
れるデコード回路４４Ｒの構成が代表的に示される。

【００７２】図４を参照して、デコード回路４４Ｒは、
映像信号ＤＲ０〜ＤＲ３に対応してそれぞれ設けられる
サンプリングユニットＳＵ０〜ＳＵ３と、サンプリング
ユニットＳＵ０〜ＳＵ３のサンプリング結果に応じてデ
コードパルスＤＰを生成するデコードユニット４５とを
含む。

【００７３】サンプリングユニットＳＵ０〜ＳＵ３の各
々は、走査回路によって活性化されて、映像信号ＤＲ０
〜ＤＲ３のうちの対応する１個をサンプリングする。

【００７４】デコードユニット４５は、デコードクロッ
ク生成回路６０が生成する４個のデコードクロックＴ０
〜Ｔ３と、サンプリングユニットＳＵ０〜ＳＵ３によっ
てそれぞれサンプリングされた映像信号ビットＤＲ０〜
ＤＲ３の信号レベルの組合せとに応じて、デコードパル
スＤＰを生成する。

【００７５】デコードユニット４５は、映像信号ビット
ＤＲ０とデコードクロックＴ０との排他的論理和演算結
果を出力する論理ゲートＬＧ１０と、映像信号ＤＲ１と
デコードクロックＴ１との排他的論理和演算結果を出力
する論理ゲートＬＧ１１と、映像信号ＤＲ２とデコード
クロックＴ２との排他的論理和演算結果を出力する論理
ゲートＬＧ１２と、映像信号ＤＲ３とデコードクロック
Ｔ３との排他的論理和演算結果を出力する論理ゲートＬ
Ｇ１３と、論理ゲートＬＧ１０〜ＬＧ１３の各出力の間
の論理積演算結果を出力する論理ゲートＬＧ１４と、デ
コードイネーブル信号Ｔｅｎｂと論理ゲートＬＧ１４の
出力との間の論理積演算結果をデコードパルスＤＰとし
て出力する論理ゲートＬＧ１６とを有する。

【００７６】図５は、デコードユニット４５の動作を説
明するタイミングチャートである。図５を指して、デコ
ードクロックＴ０は、水平走査期間のうちの一部である
転送期間Ｔｔｒを２ⁿ＝１６個に分割するためのクロッ
ク信号である。すなわち、デコードクロックＴ０の周期
は、転送期間Ｔｔｒの１／８（＝１／２^(n-1)）であ
る。

【００７７】デコードクロックＴ１は、デコードクロッ
クＴ０の１／２の周波数を有し、転送期間Ｔｔｒを８等
分するためのクロック信号である。デコードクロックＴ
２は、デコードクロックＴ１の１／２の周波数を有し、
転送期間Ｔｔｒを４等分するためのクロック信号であ
る。デコードクロックＴ３は、デコードクロックＴ２の
１／２の周波数を有し、転送期間Ｔｔｒを２等分するた
めのクロック信号である。

【００７８】デコードイネーブル信号Ｔｅｎｂは、転送
期間Ｔｔｒにおいて活性化（Ｈレベル）される。したが
って、論理ゲートＬＧ１０〜ＬＧ１３によって、デコー
ドクロックＴ０〜Ｔ３と各映像信号ビットとの間の一致
比較演算を行ない、さらに、各一致比較結果の論理積演
算を行なうことによって、最も周波数の高いデコードク
ロックＴ０によって時分割された２ⁿ＝１６個の期間の
うちのいずれか１つにおいて活性化（Ｈレベル）される
ワンショットパルスがデコードパルスＤＰとして生成さ
れる。この結果、デコードユニット４５によって生成さ
れるデコードパルスＤＰの活性化タイミングに、ｎ＝４
ビットの映像信号のデコード結果を反映することができ
る。

【００７９】図６は、デコードクロック生成回路６０の
構成を示す図である。図６を参照して、デコードクロッ
ク生成回路６０は、カウンタ回路６２を有する。カウン
タ回路６２は、デコードクロックＴ０と等しい周波数を
有するクロック信号ＤＣＬＫおよびカウンタ値を初期化
するためのカウントリセット信号ＤＲＳＴとを受けて、
デコードクロックＴ０〜Ｔ３を生成する。

【００８０】カウンタ回路６２は、クロック信号ＴＣＬ
Ｋの立上り／立下がりエッジごとに４ビットのカウント
信号のカウントアップを実行する。このカウント信号の
各ビットを最下位ビット側からＴ０、Ｔ１、Ｔ２および
Ｔ３の順に割付けることによって、図５で説明したよう
なデコードクロックＴ０〜Ｔ３を出力することができ
る。

【００８１】カウンタ回路６２は、カウントリセット信
号ＤＲＳＴの活性化に応じて、カウント値をクリアす
る。図５のタイミングチャートにおいては、時刻ｔ０か
らｔ１の間のリセット期間中に、カウントリセット信号
ＤＲＳＴは一旦活性化される。

【００８２】図７は、階調制御回路４６の構成を示すブ
ロック図である。図７を参照して、階調制御回路４６
は、２ⁿ＝１６個の階調制御信号ＳＩＧ０〜ＳＩＧ１５
に対応してそれぞれ設けられる、ラッチ回路ＬＡ０〜Ｌ
Ａ１５およびスイッチＳＷ０〜ＳＷ１５を有する。具体
的には、階調制御信号ＳＩＧ０に対応して、ラッチ回路
ＬＡ０およびスイッチＳＷ０が設けられ、階調制御信号
ＳＩＧ１に対応してラッチ回路ＬＡ１およびスイッチＳ
Ｗ１が設けられる。以下同様に、各階調制御信号に応じ
て、ラッチ回路およびアナログスイッチが設けられる。

【００８３】ラッチ回路ＬＡ０〜ＬＡ１５は、対応する
タイミングパルスＬＰ０〜ＬＰ１５の活性化タイミング
に応じて、デコードパルスＤＰの信号レベルを取込んで
ラッチする。スイッチＳＷ０〜ＳＷ１５は、対応するラ
ッチ回路ＬＡ０〜ＬＡ１５がラッチする信号レベルに応
答してそれぞれオン／オフする。

【００８４】図８は、タイミングパルス生成回路７０の
構成を示す回路図である。図８を参照して、タイミング
パルス生成回路７０は、デコードクロックＴ０〜Ｔ３を
入力とするデコードユニット４５ａを有する。デコード
ユニット４５ａは、図４に示されたデコードユニット４
５と同様の構成を有する。したがって、デコードユニッ
ト４５ａが出力する２ⁿ＝１６個のワンショットパルス
は、図５に示した２ⁿ＝１６通りのデコード結果にそれ
ぞれ対応するデコードパルスＤＰと同一である。

【００８５】デコードユニット４５ａから出力された１
６個のワンショットパルスは、ラッチリセット信号ＬＲ
ＳＴと一致比較を行なった上で、タイミングパルスＬＰ
０〜ＬＰ１５として出力される。

【００８６】図９は、タイミングパルスＬＰ０〜ＬＰ１
５の活性化タイミングを説明するタイミングチャートで
ある。

【００８７】図９を参照して、ラッチリセット信号ＬＲ
ＳＴは、水平走査期間が開始される時刻ｔ０からｔ１ま
での間のリセット期間Ｔｒｓにおいて、活性化（Ｈレベ
ル）される。これに応じて、タイミングパルスＬＰ０〜
ＬＰ１５の各々は、リセット期間において、一旦活性化
される。これに応じて、リセット期間においては、ラッ
チ回路ＬＡ０〜ＬＡ１５のラッチ信号レベルは、一旦Ｌ
レベルにクリアされる。図５で説明したように、時刻ｔ
１からｔ２の間の転送期間Ｔｔｒにおいて、デコードユ
ニット４５の出力する１６個のワンショットパルスは、
１個ずつ順に活性化される。これに応じて、タイミング
パルスＬＰ０〜ＬＰ１５の各々も、転送期間内におい
て、互いに異なるタイミングで順に活性化される。した
がって、転送期間内においては、タイミングパルスＬＰ
０〜ＬＰ１５と、２ⁿ＝１６通りのデコード結果にそれ
ぞれ対応するデコードパルスＤＰとのそれぞれが同期し
ている。

【００８８】映像信号ＤＲ３，ＤＲ２，ＤＲ１およびＤ
Ｒ０の信号レベルを、（ＤＲ３、ＤＲ２、ＤＲ１、ＤＲ
０）の順に表記すると、たとえば、映像信号が（００１
１）である場合には、デコードパルスＤＰは、タイミン
グパルスのうちのＬＰ３と同期する。この場合には、ラ
ッチ回路ＬＡ３のみにデコードパルスの活性状態（Ｈレ
ベル）が取込まれ、タイミングパルスＬＰ３の活性化タ
イミングである時刻ｔａからラッチ回路ＬＡ３のラッチ
信号レベルがＬレベルからＨレベルに変化して、このＨ
レベルが維持される。

【００８９】また、映像信号が（１１１１）である場合
は、デコードパルスＤＰは、タイミングパルスのうちの
ＬＰ１５と同期する。この場合には、ラッチ回路ＬＡ０
〜ＬＡ１５のうち、ラッチ回路ＬＡ１５のラッチ信号レ
ベルのみがタイミングパルスＬＰ１５の活性化タイミン
グｔｂよりＨレベルに立上がり保持される。

【００９０】したがって、転送期間Ｔｔｒが終了して、
ラッチ期間が開始される時刻ｔ２においては、ラッチ回
路ＬＡ０〜ＬＡ１５のうちの映像信号のデコード結果に
応答した１個がＨレベルデータを保持する。これに応じ
て、図７に示したスイッチＳＷ０〜ＳＷ１５のうちの１
個が選択的にオンされる。この結果、階調制御信号ＳＩ
Ｇ０〜ＳＩＧ１５のうちの４ビットの映像信号のデコー
ド結果に対応する１個が、階調表示信号ＳＣＧとして画
素（Ｒ）に対応する水平走査線ＨＳＬに伝達される。

【００９１】図１０は、階調制御信号を説明するタイミ
ングチャートである。図１０を参照して、階調制御信号
ＳＩＧ０〜ＳＩＧ１５は、それぞれパルス幅の異なるデ
ジタル信号に設定される。階調制御信号ＳＩＧ０〜ＳＩ
Ｇ１５の活性化（Ｌレベル→Ｈレベル遷移）タイミング
は同期しているが、非活性化タイミング（Ｈレベル→Ｌ
レベル遷移）はそれぞれ異なる。

【００９２】図１１は、階調制御信号生成回路８０の構
成を示すブロック図である。図１１を参照して、階調制
御信号生成回路８０は、４ビットのカウンタ回路８２ａ
と、カウンタ回路８２が出力する４ビットのカウント信
号Ｔ０′〜Ｔ３′をデコードするデコードユニット４５
ｂと、デコードユニット４５ｂの出力する２ ⁿ＝１６個
のワンショットパルスにそれぞれ対応して設けられるフ
リップフロップＦＦ−０〜ＦＦ−１５とを有する。

【００９３】カウンタ回路８２は、サンプリングクロッ
クＳＣＬＫおよびサンプリングリセット信号ＳＲＳＴに
応じて動作する。サンプリングクロックＳＣＬＫは、図
１０におけるサンプリング／ラッチ期間Ｔｓｌを２ⁿ＝
１６分割するための周波数を有するクロック信号であ
る。サンプリングリセット信号ＳＲＳＴは、カウンタ回
路１８２のカウント信号をリセットするための信号であ
り、サンプリング／ラッチ期間Ｔｓｌが開始される時刻
ｔ２において活性化される。

【００９４】カウンタ回路８２が出力するカウント信号
Ｔ０′〜Ｔ３′は、図５で説明したデコードクロックＴ
０〜Ｔ３について、転送期間Ｔｔｒをサンプリング／ラ
ッチ期間Ｔｓｌに置換えた信号となる。したがって、デ
コードユニット４５ｂが出力する２ⁿ＝１６個のワンシ
ョットパルスは、図５に示した１６通りのデコード結果
にそれぞれ対応するデコードパルスＤＰと同様であり、
サンプリング／ラッチ期間Ｔｓｌを２ⁿ＝１６個に分割
したいずれかの期間において、活性化されたワンショッ
トパルスとなる。

【００９５】フリップフロップＦＦ−０〜ＦＦ−１５の
各々は、セット入力としてイネーブル信号ＳＩＧｅｎｂ
を共通に受ける。したがって、フリップフロップＦＦ−
０〜ＦＦ−１５がそれぞれ出力する階調制御信号ＳＩＧ
０〜ＳＩＧ１５の立上がりタイミングは同期する。一
方、フリップフロップＦＦ−０〜ＦＦ−１５は、デコー
ドユニット４５ｂが出力する２ⁿ＝１６個のワンショッ
トパルスをリセット入力としてそれぞれ受ける。

【００９６】したがって、フリップフロップＦＦ−０〜
ＦＦ−１５がそれぞれ出力する階調制御信号ＳＩＧ０〜
ＳＩＧ１５は、ＳＩＧ０からＳＩＧ１５の順番に、活性
化期間が長く設定されるパルス信号となる。

【００９７】この結果、階調制御回路４６が出力する階
調表示信号ＳＣＧのパルス幅、すなわち活性化期間は、
４ビットの映像信号のデコード結果に応じて設定され
る。

【００９８】次に、画素電極電位を与えるための画素電
位信号Ｖｐｘについて説明する。図１２は、画素電位信
号生成回路９０の構成を示すブロック図である。

【００９９】図１２を参照して、画素電位信号生成回路
９０は、階調制御信号生成回路８０と共通のサンプリン
グクロックＳＣＬＫおよびサンプリングリセット信号Ｓ
ＲＳＴに応じて動作するカウント回路８２ｂと、カウン
ト回路８２ｂの出力する４ビットのカウント信号Ｔ０′
〜Ｔ３′の信号レベルの組合せに応じた電位Ｖｄａを出
力するＤ／Ａコンバータ回路９４と、Ｄ／Ａコンバータ
回路９４が出力する電位Ｖｄａと共通電極電位Ｖｃｍと
の間の電位差の絶対値を維持して、共通電極電位Ｖｃｍ
を基準とする極性のみを反転する電位反転レギュレータ
９５と、Ｄ／Ａコンバータの出力と電位反転レギュレー
タ９５の出力とのいずれか一方を極性切替信号に応じて
出力する切替回路９６とを有する。

【０１００】切替回路９６は、画素信号線ＶＰＬによっ
て伝達される画素電位信号Ｖｐｘを出力する。カウント
信号Ｔ０′〜Ｔ３′は、サンプリングクロックＳＣＬＫ
の活性化エッジに応じてカウントアップされて、Ｄ／Ａ
コンバータ回路９４の出力電位はステップ状に増加す
る。水平走査周期の開始ごとにサンプリングリセット信
号ＳＲＳＴは活性化される。これにより、画素電位信号
Ｖｐｘは、図１３に示すような階段状の電位信号とな
る。また、極性切替信号によって、画素電位信号Ｖｐｘ
の共通電極電位Ｖｃｍを基準とする極性を切換えること
ができる。これにより、共通電極電位Ｖｃｍを基準とす
る正電位領域および負電位領域の両方において、画素電
位信号Ｖｐｘを生成することができる。この結果、各液
晶表示素子を交流駆動して焼付きの発生を防止すること
ができる。なお、以下においては、画素電位信号Ｖｐｘ
の共通電極電位Ｖｃｍを基準とした極性を、単に「極
性」と表現することとする。

【０１０１】図１３は、液晶表示素子に対する画素電極
電位の書込を説明するタイミングチャートである。

【０１０２】図１３を参照して、垂直走査周期が開始さ
れる時刻ｔ０において、垂直走査線ＶＳＬが活性化され
る。リセット期間および転送期間が経過した時刻ｔ２に
おいて、水平走査線に映像信号のデコード結果に応じた
階調表示信号ＳＣＧが伝達される。これにより、映像信
号のデコード結果に対応する期間だけ水平走査線ＨＳＬ
は活性化（Ｈレベル）される。水平走査線ＨＳＬの活性
化期間中において、画素信号線ＶＰＬと画素電極ノード
Ｎａとが接続されて、画素電極電位は画素電位信号Ｖｐ
ｘと等しくなる。

【０１０３】時刻ｔｘにおいて、映像信号のデコード結
果に応じたタイミングで水平走査線ＨＳＬがＬレベルに
非活性化され、画素信号線ＶＰＬと画素電極ノードＮａ
とは切り離される。したがって、画素電極電位は時刻ｔ
ｘにおける電位レベルに保持される。時刻ｔ３において
水平走査周期が終了すると、次の画素行に対して画素電
位信号を供給するために、画素電位信号Ｖｐｘは共通電
極電位Ｖｃｍに一旦リセットされる。各液晶表示素子
は、垂直走査周期Ｔｖ経過後の１フレーム後において再
び書込の対象となり、垂直走査線ＶＳＬおよび水平走査
線ＨＳＬの活性化に応じて信号線ＶＰＬと接続される。
このようにして、映像信号のデコード結果に基づいて水
平走査線ＨＳＬの活性化期間を制御して、階段状に変化
する画素電位信号Ｖｐｘを伝達する画素信号線ＶＰＬと
画素電極ノードＮａと結合することにより、デジタル信
号である映像信号のデコード結果に応じた階調表示を各
画素において実行することができる。

【０１０４】なお、画素電位信号Ｖｐｘは、時間変化に
対応して電位レベルが推移する信号であればよいため、
図１３に示したような階段状の他に例えば三角波を用い
ることもできる。しかし、三角波のように連続的に電位
レベルが変化する信号を用いると、水平走査線ＨＳＬが
非活性化されるタイミングが素子特性等によってばらつ
くことによって画素電極電位が直接影響を受けるので、
同一の映像信号に対する階調表示のばらつきを生じさせ
てしまうおそれが生じる。

【０１０５】以上説明したように、本願発明に従う液晶
表示装置１００においては、階調制御回路４６は２ⁿ＝
１６ビットのデコード信号ではなく、１ビットのデコー
ドパルスに基づいてデコード結果に応じた階調制御信号
の選択を実行する。したがって、デコード回路から階調
制御回路へのデコード結果の伝達に必要な信号配線数を
大幅に削減することができる。これにより、水平走査回
路の面積削減が可能となり、解像度が低下しないような
水平画素ピッチを確保した上でデジタル映像信号に基づ
いた高階調表示化が可能となる。

【０１０６】［画素信号線による画素電位信号の供給］
このように、各画素における階調表示は、時間的に電位
レベルが変化する画素電位信号Ｖｐｘを伝達する画素信
号線ＶＰＬと、各画素中の画素電極ノードＮａとを接続
するタイミングによって制御される。

【０１０７】したがって、画素信号線ＶＰＬ上において
は、画素電位信号Ｖｐｘが信号伝搬遅延や波形の鈍り等
を生じることなく、所定の時間的変位をとることが必要
となる。しかし、画素信号線ＶＰＬには、信号線そのも
のの浮遊容量および垂直走査線ＶＳＬの活性化に応答し
て画素信号線と接続される液晶表示素子の容量（以下、
液晶容量と称する）が存在する。したがって、画素電位
信号Ｖｐｘの伝搬には、これらの容量を負荷とする充電
を行なうことが必要となる。このため、各画素信号線の
容量負荷を抑制することが重要である。

【０１０８】図１４は、実施の形態１に従う画素信号線
ＶＰＬの配置を示すブロック図である。

【０１０９】図１４を参照して、行列状に配置された複
数の画素１０の各行に対応して垂直走査線ＶＳＬおよび
画素信号線ＶＰＬが設けられる。また、画素１０の各列
に対応して水平走査線ＨＳＬが配置される。既に説明し
たように水平走査線ＨＳＬには、映像信号のデコード結
果に応じたパルス幅を有する階調表示信号ＳＣＧが伝搬
される。また、各画素１０は、共通電極電位Ｖｃｍを伝
達する共通配線ＣＬと結合される。

【０１１０】各行に対応して設けられる画素信号線ＶＰ
Ｌと画素電位信号生成回路９０との間には、充電スイッ
チＣＳＷが配置される。スイッチＣＳＷは、垂直走査回
路３０によって制御されて、垂直走査に同期してオン／
オフされる。

【０１１１】図１５は、充電スイッチの動作を説明する
タイミングチャートである。図１５には、代表的に第ｍ
行（ｍ：自然数）および第（ｍ＋１）行にそれぞれ対応
する充電スイッチＣＳＷ（ｍ）およびＣＳＷ（ｍ＋１）
の動作タイミングが示される。

【０１１２】図１５を参照して、各充電スイッチは、対
応する画素行が垂直走査となる期間に対応してオンされ
る。たとえば、充電スイッチＣＳＷ（ｍ）は、垂直走査
線ＶＳＬ（ｍ）の活性化期間と同様のタイミングにおい
てオンされる。

【０１１３】第ｍ行の走査が終了して、第（ｍ＋１）行
が垂直走査の対象となると、垂直走査線ＶＳＬ（ｍ＋
１）の活性化期間において、充電スイッチＣＳＷ（ｍ＋
１）がオンされる。このようにして、各画素行において
垂直走査に同期して充電スイッチがオンされ、垂直走査
の対象となる画素に対して画素電位信号Ｖｐｘを供給す
ることができる。

【０１１４】このような構成とすることにより、各画素
信号線ＶＰＬの浮遊容量は、１画素行分の配線長に相当
する値に低減される。これにより、画素電位信号Ｖｐｘ
の伝搬遅延を低減して、画素電位信号Ｖｐｘを用いた階
調表示をより正確に実行することができる。また、画素
電位信号Ｖｐｘの伝達において、垂直走査の対象となる
画素行に対応する画素信号線ＶＰＬのみを充電するの
で、消費電力の低減を図ることもできる。

【０１１５】［実施の形態１の変形例］図１６は、本発
明の実施の形態１の変形例に従う画素信号線ＶＰＬの配
置を示すブロック図である。

【０１１６】図１６を参照して、実施の形態１の変形例
においては、各画素信号線ＶＰＬに対応して、複数の充
電スイッチが設けられる。たとえば、図１５に示される
ように、各行に対応して設けられる画素信号線ＶＰＬの
両端において、充電スイッチＣＳＷａおよびＣＳＷｂが
設けられる。同一行に対応する充電スイッチＣＳＷａお
よびＣＳＷｂは、垂直走査回路３０に制御されて同一タ
イミングでオン／オフする。

【０１１７】したがって、画素電位信号Ｖｐｘによる各
画素信号線ＶＰＬの充電は、２個の充電スイッチＣＳＷ
ａおよびＣＳＷｂを介して行なわれる。各画素信号線Ｖ
ＰＬを画素電位信号Ｖｐｘによって充電するために必要
な電荷量は一定であるため、、複数のスイッチによって
充電することによって、各充電スイッチを流れる充電電
流を低減することができる。この結果、充電スイッチＣ
ＳＷａおよびＣＳＷｂの電流駆動力は、実施の形態１の
場合と比較して小さく設計できる。このため、充電スイ
ッチを小型化することができ、垂直方向の画素ピッチを
容易に確保して解像度の向上を図ることが可能になる。

【０１１８】また、各充電スイッチを流れる充電電流が
低減されるため、充電スイッチにおけるスイッチング損
失電力も低減する。この結果、消費電力を低減すること
もできる。

【０１１９】［実施の形態２］図１７は、本発明の実施
の形態２に従う液晶表示部２０周辺の構成を示すブロッ
ク図である。

【０１２０】図１７を参照して、実施の形態２において
は、画素行の垂直走査は、垂直走査回路３０ａおよび垂
直走査回路３０ｂによって行われる。垂直走査回路３０
ａおよび３０ｂは、液晶表示部を挟んで対向するように
配置される。このように、垂直走査回路３０ａおよび３
０ｂに分割配置することにより、２行分の画素ピッチの
レイアウト面積を使用できるため、垂直方向の画素ピッ
チを容易に確保して解像度の向上を図ることが可能にな
る。

【０１２１】垂直走査回路３０ａは、画素行のうち奇数
行の水平走査を実行して、奇数行のうちのいずれか１つ
を周期的に活性化する。一方、垂直走査回路３０ｂは、
画素行のうち偶数行に対する垂直走査を実行して、偶数
行のうちのいずれか１つを周期的に活性化する。垂直走
査回路３０ａおよび垂直走査回路３０ｂによって、交互
に奇数行のうちの１行もしくは偶数行のうちの１行が順
次選択的に活性化されることにより、各画素行が、実施
の形態１と同様に周期的に垂直走査される。

【０１２２】充電スイッチＣＳＷは、実施の形態１の場
合と同様に、各画素信号線ＶＰＬに対応して設けられ
る。奇数行に対応して設けられる充電スイッチＣＳＷの
各々は、垂直走査回路３０ａによってオン／オフ制御さ
れる。同様に、偶数行に対応して設けられる充電スイッ
チＣＳＷは、垂直走査回路３０ｂに制御されてオン／オ
フする。

【０１２３】この結果、垂直走査回路を分割配置して垂
直方向の画素ピッチを確保した上で、各画素信号線ＶＰ
Ｌの負荷容量を低減することによって、画素電位信号Ｖ
ｐｘの伝搬遅延および波形の鈍りの発生を抑制すること
ができる。

【０１２４】［実施の形態２の変形例］図１８は、本発
明の実施の形態２の変形例に従う液晶表示部２０および
その周辺の構成を示すブロック図である。

【０１２５】図１８を参照して、図１７の場合と同様
に，分割配置された垂直走査回路３０ａおよび３０ｂに
よって各画素行の垂直走査は実行される。各画素信号線
ＶＰＬの充電は、複数の充電スイッチを介して実行され
る。図１８には、画素信号線の両端にそれぞれ配置され
た２個の充電スイッチＣＳＷａおよびＣＳＷｂによっ
て、各画素信号線ＶＰＬを充電する構成を示している。

【０１２６】充電スイッチＣＳＷａおよびＣＳＷｂは、
２行ごと、すなわち連続する奇数行および偶数行で形成
される画素行の組ごとに配置される。たとえば、第１行
と第２行とは１つの組を形成し、これに対応して１つの
組を形成する画素信号線ＶＰＬ（１）およびＶＰＬ
（２）は電気的に結合される。結合された画素信号線の
組の両端において、画素電位信号生成回路９０との間に
充電スイッチＣＳＷａおよびＣＳＷｂがそれぞれ配置さ
れる。

【０１２７】充電スイッチＣＳＷａおよびＣＳＷｂは、
液晶表示部２０に隣接する両側の領域に、垂直走査回路
３０ａおよび３０ｂにそれぞれ近接して設けられる。充
電スイッチＣＳＷａおよびＣＳＷｂは、垂直走査に同期
するように、垂直走査回路３０ａおよび３０ｂのそれぞ
れによってオン／オフ制御される。

【０１２８】図１９は、実施の形態２の変形例に従う充
電スイッチの動作を説明するタイミングチャートであ
る。図１９には、代表的に第ｍ行（ｍ：自然数）および
第（ｍ＋１）行で形成される画素行の組に対応する充電
スイッチＣＳＷａ，ＣＳＷｂの動作タイミングが示され
る。

【０１２９】図１９を参照して、充電スイッチＣＳＷａ
およびＣＳＷｂは、共通のタイミングでオン／オフさ
れ、対応する組を形成する画素行が垂直走査の対象とな
っている期間においてオンする。したがって、充電スイ
ッチＣＳＷａおよびＣＳＷｂは、第ｍ行および第（ｍ＋
１）行が垂直走査の対象となる期間、すなわち垂直走査
線ＶＳＬ（ｍ）およびＶＳＬ（ｍ＋１）の活性化期間に
対応してオンする。このようにして、垂直走査に同期し
て充電スイッチがオンされ、垂直走査の対象となる画素
に対して画素電位信号Ｖｐｘを供給することができる。

【０１３０】ここで、１行分の画素信号線ＶＰＬの浮遊
容量をＣｓとし、１行分の液晶容量をＣｌと表記する
と、図１７の構成においては、充電スイッチ１個当たり
の負荷容量は、「Ｃｓ＋Ｃｌ」で示される。

【０１３１】一方、図１８の構成においては、充電スイ
ッチを２行ごとに配置する構成とするものの、各画素上
の垂直走査は、垂直走査回路３０ａおよび３０ｂによっ
て１行ずつ実行されるので、画素信号線と結合される液
晶表示素子が２行分となることはなく、結合された２行
分の画素信号線ＶＰＬの負荷は、常に１行分の液晶表示
素子に対応する液晶容量に止まる。したがって、充電ス
イッチＣＳＷａおよびＣＳＷｂの両方で負担すべき負荷
容量は、「２・Ｃｓ＋Ｃｌ」で示される。よって、充電
スイッチ１個当りの負荷容量は、「Ｃｓ＋（Ｃｌ／
２）」で示される。一般に、画素信号線の浮遊容量は、
１行分の液晶容量と比較すると非常に小さく、Ｃｓ＜＜
Ｃｌが成立するため、充電スイッチ１個当たりの負荷
は、図１７の場合と比較して、ほぼ半分に軽減される。

【０１３２】この結果、実施の形態１の変形例と同様
に、各画素信号線ＶＰＬの両側に充電スイッチＣＳＷａ
およびＣＳＷｂをそれぞれ配置することにより、充電ス
イッチの電流駆動力を小さく設計することができる。ま
た、充電スイッチＳＷａおよびＳＷｂは、画素行の１組
ごと、すなわち２行ごとに配置される構成となっている
ので、充電スイッチの総数は、図１７に示した実施の形
態２と同一でよい。この結果、垂直方向における画素の
さらなる狭ピッチ化を低消費電力化とともに図ることが
できる。

【０１３３】［実施の形態３］図２０は、本発明の実施
の形態３に従う液晶表示装置２００の全体構成を示す概
略ブロック図である。

【０１３４】図２０を参照して、液晶表示装置２００
は、図１に示される液晶表示装置１００と比較して、階
調制御信号生成回路８０に代えて階調制御信号生成回路
１８０を備える点、および画素電位信号生成回路９０に
代えて画素電位信号生成回路１９０を備える点で異な
る。また、液晶表示部に行列状に配置される画素１１０
は、実施の形態１で説明した画素１０とは異なる構成を
有する。

【０１３５】垂直走査回路３０ａ，３０ｂ、画素信号線
ＶＰＬおよび充電スイッチＣＳＷａ，ＣＳＷｂの配置
は、実施の形態２の変形例に従う構成を示しているが、
これらの構成については、実施の形態１およびその変形
例、もしくは実施の形態２にそれぞれ従う構成を適用す
ることも可能である。

【０１３６】図２１は、実施の形態３に従う画素１１０
の構成を示す概念図である。図２１を参照して、画素１
１０は、複数の副画素に分割される。図１９において
は、１つの画素を映像信号のビット数ｎ＝４個の副画素
ＳＰＸ０〜ＳＰＸ３に分割する例を示している。このよ
うに、各画素を複数の副画素に分割することにより、各
副画素について、オン（最大輝度）およびオフ（最小輝
度）をデジタル的に独立に制御することによっても、オ
ン選択された副画素の面積に応じた階調表示を行なうこ
とが可能である。

【０１３７】たとえば、図２１に示すように、副画素Ｓ
ＰＸ０〜ＳＰＸ３の表示面積を、それぞれＳ、２Ｓ、４
Ｓおよび８Ｓと設定することにより、ｎ＝４個の副画素
のオン／オフ選択によって、２ⁿ＝１６階調の階調表示
を実行することができる。

【０１３８】各画素１１０は、同様のメッシュによって
ｎ＝４個副画素に分割される。これにより、液晶表示部
２０においては、副画素が行列状に配置されることにな
る。液晶表示装置２００においては、垂直走査線、水平
走査線および画素信号線は、この副画素の各行もしくは
各列に対応して設けられる。以下においては、副画素を
総括的に表記する場合には、符号ＳＰＸを用いることと
する。

【０１３９】図２２は、実施の形態３に従う副画素の構
成を示す回路図である。図２２を参照して、副画素ＳＰ
Ｘは、液晶駆動回路１１１と、液晶表示素子１４とを含
む。各副画素ＳＰＸに対応して、階調表示信号ＳＣＧを
伝達するための水平走査線ＨＳＬ、第１および第２の垂
直走査線ＶＳＬ１，ＶＳＬ２、共通配線ＣＬおよび画素
信号線ＶＰＬが設けられる。

【０１４０】液晶駆動回路１１１は、垂直走査線ＶＳＬ
１の活性化（Ｈレベル）に応答して水平走査線ＨＳＬと
内部ノードＮｘとを電気的に結合するＴＦＴ素子１２
と、共通配線ＣＬと内部ノードＮｘとの間に結合されて
内部ノードＮｘの電位レベルを保持するための制御容量
素子１１６と、第２の垂直走査線ＶＳＬ２の活性化に
（Ｈレベル）に応答して、共通配線ＣＬおよび画素信号
線ＶＰＬのうちの内部ノードＮｘの電位レベルに応じた
一方を、画素電極ノードＮａとを電気的に結合するため
の画素電位供給回路１１２と、保持容量１３と、垂直走
査線ＶＳＬ１の活性化（Ｈレベル）に応答して画素電極
ノードＮａと画素信号線ＶＰＬとを電気的に結合するた
めのＴＦＴ素子１２３とを有する。

【０１４１】画素電位供給回路１１２は、内部ノードＮ
ｘの電位レベルに応じて相補的にオン／オフするＴＦＴ
素子１１２および１１８と、垂直走査線ＶＳＬ２の活性
化（Ｈレベル）に応答して、同一タイミングでオンする
ＴＦＴ素子１２２および１２４とを有する。ＴＦＴ素子
１１２および１１８を相補的にオン／オフさせるため
に、ＴＦＴ素子１１２をｎ型ＴＦＴ素子として、ＴＦＴ
素子１１８をＰ型ＴＦＴ素子とすればよい。

【０１４２】垂直走査線ＶＳＬ２の活性化（Ｈレベル）
期間中においては、ＴＦＴ素子１２２および１２４がオ
ンするので、内部ノードＮｘの電位レベルに応じてＴＦ
Ｔ素子１１２および１１８のいずれかがオンすることに
より、共通配線ＣＬおよび画素信号線ＶＰＬのうちのい
ずれか一方と画素電極ノードＮａとが電気的に結合され
る。

【０１４３】したがって、第１の垂直走査線ＶＳＬ１お
よび水平走査線ＨＳＬを活性化して映像信号に対応する
階調表示信号を画素に繰り返し書込むことなく、第２の
垂直走査線ＶＳＬ２を垂直走査周期よりも長い周期で周
期的に活性化すれば、画素電極ノードＮａの再充電によ
って同一の表示内容を保持することが可能となる。

【０１４４】このような制御容量素子１１６を有しない
画素の構成においては、同一の表示内容を保持する場合
においても、垂直走査周期ごとに同一データを繰返し書
込む必要が生じる。このように、液晶駆動回路内に制御
容量素子１１６を設けて、副画素のオン／オフを選択す
る信号を副画素内で保持できる構成とすることにより、
表示画面を変化させる必要がない場合におけるデータ書
換周期を大幅に延長することができる。

【０１４５】これにより、たとえば携帯電話機の待ち受
け時に相当するような、同一の表示画像が長時間表示さ
れる場合において、データ書換回数を極力少なくするこ
とが可能となり、消費電力の低減を図ることが可能であ
る。すなわちこのような構成は、低消費電力化が特に要
求される携帯電話、携帯情報端末機器等に適した構成で
あると言える。

【０１４６】図２３は、階調制御信号生成回路１８０の
動作を説明するタイミングチャートである。

【０１４７】図２３を参照して、サンプリング／ラッチ
期間Ｔｓｌは、各画素に含まれる副画素の個数分の期間
Ｔｄｖ０〜Ｔｄｖ３に分割される。サンプリング／ラッ
チ期間の４分割された期間Ｔｄｖ０〜Ｔｄｖ３は、副画
素ＳＰＸ０〜ＳＰＸ３のオン／オフ状態を制御するため
の情報をそれぞれ有する。すなわち、これら４個の期間
Ｔｄｖ０〜Ｔｄｖ３についての、Ｈレベル／Ｌレベルの
１６通りの組合せは、１６個の階調制御信号ＳＩＧ０〜
ＳＩＧ１５とそれぞれ対応する。

【０１４８】図２４は、階調制御信号生成回路１８０の
構成を示す回路図である。図２４を参照して、階調制御
信号生成回路１８０は、クロック信号ＤＳＣＬＫおよカ
ウントリセット信号ＤＲＳＴに応じて、２ビットのカウ
ント信号を生成するカウンタ回路２８２と、カウンタ回
路が生成する２ビットのカウント信号に応じたデコード
を行なうデコードユニット４５ｃとを有する。

【０１４９】クロック信号ＤＳＣＬＫは、サンプリング
／ラッチ期間Ｔｓｌを４分割するために、その周期はＴ
ｓｍ／２に設定される。カウンタ回路２８２は、クロッ
ク信号ＤＳＣＬＫの立上がり／立下がりエッジに応答し
て、２ビットのカウント信号のカウントアップを実行す
る。カウンタ回路２８２のカウント動作は、カウントリ
セット信号ＤＲＳＴの活性化によって初期値にクリアさ
れる。

【０１５０】デコードユニット４５ｃは、既に説明した
デコードユニット４５と同様の構成を有し、２ビットの
カウント信号に対応するデコードを実行する。したがっ
て、デコードユニット２４５の出力信号ＯＵＴ０，ＯＵ
Ｔ１，ＯＵＴ２およびＯＵＴ３は、それぞれ図２３にお
けるＳＩＧ１，ＳＩＧ２，ＳＩＧ４およびＳＩＧ８に相
当する。

【０１５１】階調制御信号生成回路１８０は、さらに、
論理回路２８５を有する。論理回路２８５は、デコード
ユニット２４５から出力される４個の出力信号ＯＵＴ０
〜ＯＵＴ３を組合せることによって、図２１に示される
ような１６通りの階調制御信号ＳＩＧ０〜ＳＩＧ１５を
生成する。

【０１５２】水平走査回路４０は、階調制御信号生成回
路１８０から伝達された１６個の階調制御信号ＳＩＧ０
〜ＳＩＧ１５のうちから、ｎ＝４ビットの映像信号デコ
ード結果に対応する１つを選択して、階調表示信号ＳＣ
Ｇとして水平走査線ＨＳＬに対して出力する。

【０１５３】図２５は、画素電位信号生成回路１９０の
構成を示す回路図である。図２５を参照して、画素電位
信号生成回路１９０は、一定電位Ｖｄの極性を反転する
電位反転レギュレータ１９４と、極性切替信号に応答し
て、共通電極電位Ｖｃｍとの間の電位差が等しくかつ極
性がそれぞれ異なる電位Ｖｄおよび−Ｖｄのいずれか一
方を画素電位信号Ｖｐｘとして出力する切替回路１９２
とを有する。

【０１５４】次に、各副画素に対する画素電極電位の書
込について説明する。図２６は、液晶表示装置２００に
おける画素電極電位の書込を説明するタイミングチャー
トである。

【０１５５】時刻ｔ０において垂直走査が開始される。
時刻ｔ０からリセット期間および転送期間が経過した時
刻ｔ２において、サンプリング／ラッチ期間が開始さ
れ、サンプリング／ラッチ期間Ｔｓｌを４分割した期間
のそれぞれにおいて、副画素ＳＰＸ０〜ＳＰＸ３にそれ
ぞれ対応する第１の垂直走査線ＶＳＬ１−０〜ＶＳＬ１
−３が順に活性化される。これに応じて、各副画素にお
いてＴＦＴ素子が順にオンして、水平走査線ＳＨＬに伝
達された階調表示信号ＳＣＧが内部ノードＮｘに取込ま
れ保持される。

【０１５６】時刻ｔｙにおいて、副画素ＳＰＸ０〜ＳＰ
Ｘ３にそれぞれ対応する第２の垂直走査線ＶＳＬ２−０
〜ＶＳＬ２−３の各々が活性化（Ｈレベル）される。こ
のタイミングで、たとえば画素電位信号Ｖｐｘの極性を
切換えれば、垂直走査周期Ｔｖごとに画素電位信号Ｖｐ
ｘの極性を反転して、液晶画素における焼き付けを防止
することができる。

【０１５７】このように、リフレッシュ期間において、
副画素の制御容量素子１１６に対して、副画素のオン／
オフを選択するための電位信号を書込むことができる。
また、ホールド期間においては、第１の垂直走査線ＶＳ
Ｌ１−０〜ＶＳＬ１−３は、非活性状態（Ｌレベル）に
維持したままで、たとえば垂直走査周期Ｔｖで第２の垂
直走査線ＶＳＬ２−０〜ＶＳＬ２−３を周期的に活性化
（Ｈレベル）すればよい。これにより、各副画素におい
て制御容量素子１１６によって内部ノードＮｘに保持さ
れた電位レベル、すなわち各副画素オン／オフ選択に応
じて、画素電極ノードＮａを共通配線ＣＬもしくは画素
信号線ＶＰＬの一方に接続することができる。

【０１５８】これにより、映像信号のデコード結果に応
じてリフレッシュ期間に書込まれた各副画素のオン／オ
フ選択に応じて、画素電極ノードＮａを周期的に再充電
できる。第２の垂直走査線ＶＳＬ２−０〜ＶＳＬ２−３
の非活性時（Ｌレベル）において、各副画素における画
素電極電位は保持容量１３によって保持される。

【０１５９】この結果、同一の表示内容を続けて表示す
る場合には、第１の垂直走査線および水平走査線を活性
化して、水平信号に対応する階調表示信号を画素に書込
む周期Ｔｗｔをかなり長くとることができる。すなわ
ち、ホールド期間において水平走査回路４０を動作させ
る必要がない。

【０１６０】したがって、このように同一の表示内容を
保持する場合において低消費電力化を図ることができ
る。また、垂直走査周期Ｔｖによって、画素電極ノード
は再充電されるため、画素電極電位の低下は小さく、フ
リッカやコンラストの低下といった表示品位の低下を防
止できる。

【０１６１】以下においては、このように同一の表示内
容を保持する場合に適した、副画素のオン／オフ選択に
よって階調表示を実現するモードを待機モードと呼ぶこ
ととする。

【０１６２】一方、高速の動画を表示する等、各画素に
おける表示内容を常時変更する必要がある場合、すなわ
ち各副画素において画素電極電位を常に書換える必要が
ある場合が存在する。以下においては、このような場合
を通常モードとも称する。

【０１６３】図２７は、通常モード時における副画素に
対する画素電極電位の書込を説明するタイミングチャー
トである。

【０１６４】通常モード時においては、第１の垂直走査
線ＶＳＬ１−０〜ＶＳＬ１−３は、同一のタイミングで
オン／オフされ、同一画素を構成する各副画素に対し
て、共通の画素電極電位が書込まれる。

【０１６５】図２７を参照して、第１の垂直走査線ＶＳ
Ｌ１−０〜ＶＳＬ１−３は、垂直走査周期Ｔｖごとに一
定期間Ｈレベルに活性化され、画素電極電位の書込が実
行される。一方、通常モード時においては、第２の垂直
走査線ＶＳＬ２−０〜ＶＳＬ２−３は、非活性状態（Ｌ
レベル）に維持される。

【０１６６】通常モード時においては、画素信号線ＶＰ
Ｌに伝達される画素電位信号Ｖｐｘは、実施の形態１の
場合と同様に、たとえば階段波状に設定される。

【０１６７】再び図２２を参照して、通常モード時にお
いては、第２の垂直走査線ＶＳＬ２は非活性状態（Ｌレ
ベル）にされるので、画素電位供給回路１１２による画
素電極ノードＮａの充電は実行されない。代わりに、第
１の垂直走査線ＶＳＬ１の活性化に応答してオンするＴ
ＦＴ素子１２および１２３と、水平走査線ＨＳＬに伝達
される階調表示信号ＳＣＧの活性化期間においてオンす
るＴＦＴ素子１１２とによって、画素信号線ＶＰＬ〜Ｔ
ＦＴ素子１１２〜内部ノードＮｙ〜ＴＦＴ素子１２３〜
画素電極ノードＮａの経路が形成されて、画素信号線Ｖ
ＰＬと画素電極ノードＮａとが接続される。この結果、
画素電位信号Ｖｐｘを画素電極ノードＮａに書込むこと
ができる。

【０１６８】再び図２７を参照して、同一画素を構成す
る副画素ＳＰＸ０〜ＳＰＸ３に対して、共通の水平走査
線ＨＳＬによって共通の階調表示信号ＳＣＧが伝達され
る。したがって、副画素ＳＰＸ０〜ＳＰＸ３の各々は、
階調表示信号ＳＣＧのパルス幅（活性化期間）に応答し
た電位レベルを画素電極電位として書込まれる。同様の
データ書込は、垂直走査周期Ｔｖごとに周期的に実行さ
れるので、各画素における表示内容を垂直走査周期Ｔｖ
ごとに書換えて、高速の動画等に対応した表示を行なう
ことが可能となる。

【０１６９】このように、図２２に示される副画素ＳＰ
Ｘに分割された画素１１０を用いて、高速の動画表示等
に対応できる通常モードと、静止画を低消費電力で表示
できる待機モードとの両立に基づく表示を行なうことが
できる。なお、この場合においては、これまでに説明し
た階調制御信号生成回路８０および１８０、画素電位信
号生成回路９０および１９０の両方を具備する構成と
し、通常モード／待機モードの切換に応じて、いずれか
一方ずつの階調制御信号生成回路および画素電位信号生
成回路の出力を水平走査回路４０に伝達すればよい。

【０１７０】次に、それぞれのモードにおける各副画素
に対する画素データの書込について詳細に説明する。

【０１７１】まず、通常モードにおける画素データ書込
について説明する。以下に示すタイミングチャートにお
いては、第ｍ行に属する画素のうちの１つを構成する副
画素ＳＰＸｍおよび、副画素ＳＰＸｍと同一の画素列に
属し、第（ｍ＋１）行に属する画素を構成する副画素Ｓ
ＰＸｍ＋１とに対する書込動作について説明する。ま
た、画素電位信号Ｖｐｘについても表記を簡素化するた
めに三角波で表記するが、階段波を用いても同様の書込
動作を実行できる。

【０１７２】図２８は、通常モード時における最大輝度
表示データの書込動作を説明するタイミングチャートで
ある。

【０１７３】図２８を参照して、通常モード時において
は、時刻ｔ０において、第ｍ行に対応する第１の垂直走
査線ＶＳＬ１（ｍ）がＨレベルに活性化される。時刻ｔ
０からリセット期間および転送期間が経過した時刻ｔ２
において、水平走査線ＨＳＬに伝達される階調表示信号
ＳＣＧがＨレベルに活性化される。

【０１７４】画素電位信号Ｖｐｘは、共通電極電位Ｖｃ
ｍから電位＋Ｖｄまでの間を連続的に変化する。映像信
号のデコード結果に応じて最大輝度を表示する場合にお
いては、階調表示信号ＳＣＧは、画素電位信号Ｖｐｘの
電位レベルが共通電極電位Ｖｃｍである期間において再
びＬレベルに非活性化される（時刻ｔｘ）。

【０１７５】階調表示信号ＳＣＧの活性化期間（Ｈレベ
ル期間）においてのみ、画素信号線ＶＰＬと画素電極ノ
ードＮａ（ｍ）とは電気的に結合されるので、画素電極
ノードＮａ（ｍ）に対しては、共通電極電位Ｖｃｍが書
込まれる。

【０１７６】時刻ｔｘ以降においては、画素信号線ＶＰ
Ｌと画素電極ノードＮａ（ｍ）との間に存在する容量結
合の影響によって、画素電位信号Ｖｐｘの電位レベルの
変化が反映された電位変動が生じるものの、画素電極ノ
ードＮａ（ｍ）の電位レベルは共通電極電位Ｖｃｍに設
定される。

【０１７７】第（ｍ＋１）番目の画素用に対応して、時
刻ｔ０′において、第（ｍ+１）行に対応する第１の垂
直走査線ＶＳＬ１（ｍ＋１）がＨレベルに活性化され
る。時刻ｔ０′からリセット期間および転送期間が経過
した時刻ｔ２′において、階調表示信号ＳＣＧはＨレベ
ルに活性化される。第（ｍ＋１）行に対するデータ書込
時においては、画素電位信号Ｖｐｘは、共通電極電位Ｖ
ｃｍから負電位−Ｖｄに向かって階段状に電位レベルが
変化する。

【０１７８】最大輝度を表示するために、第（ｍ＋１）
番目の画素行に対しても、階調表示信号ＳＣＧがＬレベ
ルに非活性化される時刻ｔｘ′は、画素電位信号Ｖｐｘ
の電位レベルが共通電極電位Ｖｃｍである期間内に設定
される。これにより、画素電極ノードＮａ（ｍ＋１）の
電位レベルは共通電極電位Ｖｃｍに設定される。この結
果、副画素ＳＰＸｍおよびＳＰＸｍ＋１は、最大輝度を
表示する。

【０１７９】図２９は、通常モード時における中間輝度
表示データの書込動作を説明するタイミングチャートで
ある。

【０１８０】図２９を参照して、時刻ｔ０および時刻ｔ
２において、垂直走査線ＶＳＬ１（ｍ）および階調表示
信号ＳＣＧを伝達する水平走査線ＨＳＬがそれぞれＨレ
ベルに活性化される。中間階調を表示するための中間階
調電位Ｖｍを画素電極ノードＮａ（ｍ）に書込むため
に、時刻ｔｘは、画素電位信号Ｖｐｘが中間階調電位Ｖ
ｍに到達するタイミングに設定される。このタイミング
で、画素信号線ＶＰＬと画素電極ノードＮａ（ｍ）とは
遮断されるので、画素電極ノードＮａ（ｍ）の電位レベ
ルは中間階調電位Ｖｍに設定される。

【０１８１】第（ｍ＋１）１番目の画素行に対しては、
時刻ｔ０′および時刻ｔ２′において、第１の垂直走査
線ＶＳＬ（ｍ＋１）および水平走査線ＨＳＬがそれぞれ
Ｈレベルに活性化される。第ｍ行に対するデータ書込と
同様に、時刻ｔｘ´は、画素電位信号Ｖｐｘの電位レベ
ルが中間階調電位−Ｖｍに設定されるタイミングに合わ
せて設定される。このように、階調表示信号ＳＣＧのパ
ルス幅を制御することによって、画素電極ノードＮａ
（ｍ）およびＮａ（ｍ＋１）に中間階調電位Ｖｍおよび
−Ｖｍをそれぞれ書込むことができる。この結果、副画
素ＳＰＸｍおよびＳＰＸｍ＋１は、中間階調電位Ｖｍに
対応し、共通電極電位Ｖｃｍをはさんで対称的な電位の
中間輝度を表示する。

【０１８２】図３０は、通常モード時における最小輝度
表示データの書込動作を説明するタイミングチャートで
ある。

【０１８３】図３０を参照して、図２８および図２９と
の場合と同様に、時刻ｔ０および時刻ｔ２において、第
１の垂直走査線ＶＳＬ１（ｍ）および水平走査線ＨＳＬ
がそれぞれＨレベルに活性化される。

【０１８４】最小輝度データを表示するために、水平走
査線ＨＳＬがＬレベルに非活性化される時刻ｔｘは、画
素電位信号Ｖｐｘの電位レベルが＋Ｖｄへの到達後に設
定される。これにより、画素電極ノードＮａ（ｍ）の電
位レベルは＋Ｖｄに設定され、副画素ＳＰＸｍは、最小
輝度を表示する。

【０１８５】第（ｍ＋１）行に対しては、図２６および
図２７の場合と同様に、時刻ｔ０′および時刻ｔ２′に
おいて、第１の垂直走査線ＶＳＬ１（ｍ＋１）および水
平走査線ＨＳＬがＨレベルにそれぞれ活性化される。第
（ｍ＋１）行に対するデータ書込時においても、水平走
査線ＨＳＬがＬレベルに非活性化される時刻ｔｘ′は、
画素電位信号Ｖｐｘの電位レベルが−Ｖｄに到達した後
に設定される。このように階調表示信号ＳＣＧのパルス
幅を制御することによって、画素電極ノードＮａ（ｍ＋
１）の電位を−Ｖｄに設定して、副画素ＳＰＸｍ＋１に
おける輝度を最小輝度に設定することができる。

【０１８６】なお、図２８から図３０においては図示を
省略したが、第２の垂直走査線ＶＳＬ２（ｍ）およびＶ
ＳＬ２（ｍ＋１）は、通常モードにおいては非活性状態
（Ｌ）を維持される。また、共通配線ＣＬの電位も共通
電極電位Ｖｃｍに固定される。

【０１８７】また、図２８から図３０に示されるよう
に、各画素行に対応するデータ書込ごとに、画素電位信
号Ｖｐｘの極性を反転させる。

【０１８８】既に説明したように、画素電位信号Ｖｐｘ
の極性を１フレームごとに反転して液晶表示素子の焼付
きを防止することもできる。しかし、この場合には、画
素電位信号を伝達するスイッチの特性等のばらつきに起
因して、各液晶表示素子における画素電極ノードＮａと
共通電極ノードＮｂとの間の電極間電位差が、画素電位
信号Ｖｐｘの極性の反転に対応して変動するおそれがあ
る。このようにして生じた電極間電位差の変動は、各画
素における輝度のばらつきとなって、いわゆるフリッカ
現象として観測されてしまう。

【０１８９】したがって、各画素行に対して交互に画素
電位信号Ｖｐｘの極性が反転するように設定することに
より、液晶表示素子における電極間電位差の僅かな違い
によって発生するフリッカ現象を各行間ごとに細分化し
て発生させることができる。この結果、画素電位信号Ｖ
ｐｘの極性の反転に伴うフリッカ現象がユーザに視認さ
れ難くなり、表示品位を向上させることが可能となる。

【０１９０】このような、画素電位信号Ｖｐｘの極性の
反転は、図２８から図３０で説明した通常モード時のみ
ならず、以下において説明する待機モード時においても
適用することができる。

【０１９１】次に、待機モード時における画像データの
書込について説明する。図３１は、待機モード時のリフ
レッシュ期間における最大輝度表示データの書込動作を
説明するタイミングチャートである。

【０１９２】図３１を参照して、待機モード時において
は、画素電位信号Ｖｐｘは、共通電極電位Ｖｃｍを中心
値とする振幅＋Ｖｄ〜−Ｖｄの矩形波として設定され
る。すなわち、画素電位信号Ｖｐｘの電位レベルは、＋
Ｖｄおよび−Ｖｄのいずれかに設定される。共通配線Ｃ
Ｌの電位レベルは共通電極電位Ｖｃｍに設定される。

【０１９３】待機モード時においては、各副画素の輝度
は、水平走査線ＨＳＬによって伝達される階調表示信号
ＳＣＧの信号レベルに応じてデジタル的に設定される。
最大輝度を表示する場合には、階調表示信号ＳＣＧ（水
平走査線ＨＳＬ）はＬレベルに設定され、時刻ｔ２にお
ける第１の垂直走査線ＶＳＬ１（ｍ）の活性化に応答し
て、内部ノードＮｘの電位レベルはＬレベルに設定され
る。

【０１９４】時刻ｔｙにおいては、第２の垂直走査線Ｖ
ＳＬ２（ｍ）を活性化することにより、内部ノードＮｘ
の電位レベルがＬレベルであることに対応して、図２２
中のＴＦＴ素子１１８および１２４がオンする。これに
より、画素電極ノードＮａ（ｍ）の電位レベルは、共通
配線ＣＬによって伝達される共通電極電位Ｖｃｍに設定
される。

【０１９５】画素電極ノードＮａ（ｍ）の電位レベルに
は、画素信号線ＶＰＬとの間の容量結合の影響によって
画素電位信号Ｖｐｘの変化に伴う電位変動が生じるが、
平均電位は共通電極電位Ｖｃｍに設定され、副画素ＳＰ
Ｘｍは最大輝度を表示する。

【０１９６】一方、第（ｍ＋１）行の副画素ＳＰＸｍ＋
１においては、時刻ｔ２′およびｔｙ′において、第１
の垂直走査線ＶＳＬ１（ｍ＋１）および第２の垂直走査
線ＶＳＬ２（ｍ＋１）がそれぞれ一定期間活性化され
る。これにより、画素電極ノードＮａ（ｍ＋１）に対し
て共通電極電位Ｖｃｍが書込まれ、副画素ＳＰＸｍ＋１
も最大輝度を表示する。。

【０１９７】図３２は、待機モード時のリフレッシュ期
間における最小輝度表示データの書込動作を説明するタ
イミングチャートである。

【０１９８】図３２を参照して、副画素ＳＰＸｍおよび
ＳＰＸｍ＋１に最小輝度を表示するために、垂直走査線
ＶＳＬ１（ｍ）およびＶＳＬ１（ｍ＋１）の活性化期間
において、水平走査線ＨＳＬの信号レベルは、Ｈレベル
に設定される。これにより、時刻ｔ２および時刻ｔ２′
における第１の垂直走査線ＶＳＬ１（ｍ）およびＶＳＬ
１（ｍ＋１）の活性化にそれぞれ応答して、副画素ＳＰ
ＸｍおよびＳＰＸｍ＋１の内部ノードＮｘにＨレベル電
位が書込まれる。

【０１９９】さらに、時刻ｔｙおよび時刻ｔｙ′におけ
る第２の垂直走査線ＶＳＬ２（ｍ）およびＶＳＬ２（ｍ
＋１）の活性化にそれぞれ応答して、図２０に示したＴ
ＦＴ素子１１２および１２３がオンして、画素電極ノー
ドＮａ（ｍ）およびＮａ（ｍ＋１）は、画素信号線ＶＰ
Ｌと電気的に結合される。これに応じて、画素電極ノー
ドＮａ（ｍ）およびＮａ（ｍ＋１）には、電位＋Ｖｄお
よび−Ｖｄがそれぞれ書込まれる。この結果、副画素Ｓ
ＰＸｍおよびＳＰＸｍ＋１において、最小輝度が表示さ
れる。

【０２００】図３３は、待機モード時のホールド期間に
おける最大輝度表示データの保持動作を説明するタイミ
ングチャートである。

【０２０１】図３３を参照して、ホールド期間において
は、水平走査線ＨＳＬおよび第１の垂直走査線ＶＳＬ１
（ｍ）およびＶＳＬ１（ｍ＋１）による走査動作は中止
されて、これらの信号線は非活性状態（Ｌレベル）に維
持される。これにより、ホールド期間における消費電力
を削減することができる。

【０２０２】ホールド期間においては、時刻ｔｙおよび
ｔｙ´において、第２の垂直走査線ＶＳＬ２（ｍ）およ
びＶＳＬ２（ｍ＋１）が活性化される。これに応答し
て、副画素ＳＰＸｍおよびＳＰＸｍ＋１において、画素
電位供給回路１１２は、画素電極ノードＮａ（ｍ）およ
びＮａ（ｍ＋１）を共通配線ＣＬと電気的に結合する。
これにより、画素電極ノードＮａ（ｍ）およびＮａ（ｍ
＋１）は共通電極電位Ｖｃｍに再充電されるので、副画
素ＳＰＸｍおよびＳＰＸｍ＋１は、最大輝度の表示を維
持する。

【０２０３】また、第２の垂直走査線ＶＳＬ２（ｍ）お
よびＶＳＬ２（ｍ＋１）は、たとえば垂直走査周期Ｔｖ
で周期的に活性化されるので、ホールド期間においても
画素電極電位が大幅に低下して表示品位が低下すること
はない。

【０２０４】図３４は、待機モード時のホールド期間に
おける最小輝度表示データの保持動作を説明するタイミ
ングチャートである。

【０２０５】図３４を参照して、水平走査線ＨＳＬ、第
１の垂直走査線ＶＳＬ１（ｍ），ＶＳＬ１（ｍ＋１）お
よび第２の垂直走査線ＶＳＬ２（ｍ），ＶＳＬ２（ｍ＋
１）の制御については、図３３の場合と同様であるので
説明は繰り返さない。しかし、最小輝度を表示する場合
には、図２０に示す制御容量素子１１６によって内部ノ
ードＮｘに保持される電位レベルは、Ｈレベルである。
したがって、画素電位供給回路１１２は、時刻ｔｙおよ
びｔｙ´における第２の垂直走査線ＶＳＬ（ｍ）および
ＶＳＬ（ｍ＋１）の活性化に応答して、画素電極ノード
Ｎａ（ｍ）およびＮａ（ｍ＋１）を、画素信号線ＶＰＬ
と結合する。これにより、画素電極ノードＮａ（ｍ）お
よびＮａ（ｍ＋１）は、＋Ｖｄおよび−Ｖｄのいずれか
に周期的に再充電されるので、副画素ＳＰＸｍおよびＳ
ＰＸｍ＋１は、最小輝度の表示を維持する。

【０２０６】［実施の形態４］実施の形態３において、
画素電位信号Ｖｐｘの極性を１行毎に反転することによ
って、フリッカ現象を抑制して表示品位を向上させる技
術について説明した。以下においては、このような画素
電位信号Ｖｐｘの極性の設定を「１ライン反転設定」と
も称する。

【０２０７】しかしながら、実施の形態１および２に示
した、画素信号線ＶＰＬに垂直走査される充電スイッチ
を設けることによって画素信号線ＶＰＬの充電負荷を軽
減する構成と、上述した画素電位信号Ｖｐｘの１ライン
反転設定との組み合わせによって、表示品位に悪影響が
生じるおそれがある。

【０２０８】図３５は、画素電位信号Ｖｐｘの１ライン
反転設定に伴う問題点を説明するタイミングチャートで
ある。

【０２０９】図３５を参照して、画素電位信号生成回路
９０は、画素電位信号Ｖｐｘの極性を各画素行に対する
書込に対応して反転させる。図１９に示されるように、
第ｍ行および第（ｍ＋１）行の２行に対応して設けられ
る充電スイッチＣＳＷａおよびＣＳＷｂは、第ｍ行およ
び第（ｍ＋１）行に対するデータ書込期間に対応して、
時刻ｔｏｎからｔｏｆの間オンされる。これにより、第
ｍ行の副画素ＳＰＸｍおよび第（ｍ＋１）行の副画素Ｓ
ＰＸｍ＋１に対して、通常モード時における所望の画像
データ書込を実行することができる。

【０２１０】しかしながら、充電スイッチＣＳＷａおよ
びＣＳＷｂがターンオフされる時刻ｔｏｆにおいては、
画素電位信号Ｖｐｘの電位レベルは−Ｖｄであるので、
充電スイッチをオフした後における画素信号線ＶＰＬの
電位レベルも−Ｖｄに維持されることになる。これによ
り、画素電極ノードＮａ（ｍ）の電位レベルが、最小輝
度を表示するために＋Ｖｄに設定されるべきところ、画
素信号線ＶＰＬとの間における容量結合の影響によって
ΔＶだけ低下する。この結果、副画素ＳＰＸｍにおける
電極間電位差はＶｄ′に低下して、副画素ＳＰＸｍの輝
度は、本来表示すべき最小輝度よりも大きくなってしま
う。このように、輝度の変動によって表示品位が低下し
てしまう。

【０２１１】図３６は、本発明の実施の形態４に従う充
電スイッチのオン／オフタイミングを説明するタイミン
グチャートである。

【０２１２】図３６を図３５と比較して、実施の形態４
においては、充電スイッチＣＳＷａおよびＣＳＷｂのタ
ーンオフ後における画素信号線ＶＰＬの電位を共通電極
電位Ｖｃｍに設定する。

【０２１３】したがって、充電スイッチＣＳＷａおよび
ＣＳＷｂをそれぞれターンオンおよびターンオフされる
時刻ｔｏｎおよび時刻ｔｏｆの各々は、画素電位信号Ｖ
ｐｘの電位レベルが共通電極電位Ｖｃｍとなる期間を選
んで設定する。これにより、画素信号線ＶＰＬの電位を
強制的に変化させるためプリチャージ回路等を新たに設
けることなく、ターンオフ後における画素信号線ＶＰＬ
の電位を共通電極電位Ｖｃｍに設定できる。

【０２１４】この結果、画素信号線ＶＰＬとの間の容量
結合の影響によって生じる電極間電位差の変動ΔＶ´
は、図３４に示したΔＶの半分となる。また、この電位
変動ΔＶ´は、正極性の画素電極電位を書き込まれた画
素電極ノード（図３６におけるＮａ（ｍ））と、負極性
の画素電極電位を書き込まれた画素電極ノード（図３６
におけるＮａ（ｍ＋１））の両方において、互いに反対
の極性で発生する。したがって、電極間電位差はこれら
の画素電極ノードにおいて同様に変化するので、隣接画
素行間において、大幅な輝度差が発生することがない。

【０２１５】たとえば図３６においては、副画素ＳＰＸ
ｍおよび副画素ＳＰＸｍ＋１はいずれも最小輝度の表示
を設定されているが、画素信号線ＶＰＬの影響が生じて
もそれぞれの副画素における電極間電位差はいずれもＶ
ｄ″となるので、これらの副画素間における輝度差の発
生を防止できる。したがって、画素信号線ＶＰＬとの間
における結合容量の影響によって、輝度（反射率）を大
幅に変動させて、表示品位を低下させることがない。

【０２１６】この結果、実施の形態２の変形例に示され
る効率的に充電スイッチを配置する構成の下で、画素電
位信号を１ライン反転設定させて表示品位を向上させる
ことができる。

【０２１７】同様の問題は、待機モードにおいても発生
する。図３７は、待機モード時における画素電位信号Ｖ
ｐｘの１ライン反転設定に伴う問題点を説明するタイミ
ングチャートである。

【０２１８】図３７を参照して、画素電位信号Ｖｐｘ
は、共通電極電位Ｖｃｍを中心とする正電位＋Ｖｂおよ
び負電位−Ｖｄのいずれかに矩形波状に設定されるの
で、充電スイッチＣＳＷａ，ＣＳＷｂのターンオフ以後
において、画素信号線ＶＰＬの電位レベルは、必ず正電
位＋Ｖｂもしくは−Ｖｄのいずれか一方に設定されてし
まう。図３７においては、画素信号線ＶＰＬが、充電ス
イッチのターンオフ後において、正電位＋Ｖｂに設定さ
れる場合を示している。

【０２１９】これにより、図３５の場合と同様に、最大
輝度を表示するために負電位−Ｖｄに保持されるべき画
素電極ノードＮａ（ｍ＋１）の電位レベルが、画素信号
線ＶＰＬとの間に存在する結合容量の影響によってΔＶ
上昇し、所望の輝度を表示することができなくなってし
まう。

【０２２０】図３８は、待機モード時における本発明の
実施の形態４に従う充電スイッチのオン／オフタイミン
グを説明するタイミングチャートである。

【０２２１】図３８を参照して、実施の形態４において
は、待機モード時において、画素電位信号Ｖｐｘの極性
を反転する場合において、電位レベルを一定期間共通電
極電位Ｖｃｍに保持する。さらに、充電スイッチＣＳＷ
ａおよびＣＳＷｂのターンオンおよびターンオフ時間で
ある時刻ｔｏｎおよびｔｏｆを、画素電位信号Ｖｐｘが
共通電極電位Ｖｃｍに設定されている期間と重なるよう
に設定する。

【０２２２】これにより、図３６の場合と同様に、充電
スイッチＣＳＷａおよびＣＳＷｂのターンオフ後におけ
る画素信号線ＶＰＬの電位レベルを、共通電極電位Ｖｃ
ｍに設定することができる。これにより、待機モード時
においても、画素信号線ＶＰＬとの間における結合容量
の影響によって、輝度（反射率）を大幅に変動させて、
表示品位を低下させることがない。

【０２２３】［実施の形態４の変形例］図３９は、実施
の形態４の変形例に対応する画素電位信号Ｖｐｘの極性
の設定を説明するタイミングチャートである。

【０２２４】実施の形態４の変形例においても、図１８
に示される構成に従って、２行毎に充電スイッチＣＳＷ
ａおよびＣＳＷｂが配置される。

【０２２５】図３９（ａ）を参照して、通常モード時に
おいては、同一の充電スイッチＣＳＷａおよびＣＳＷｂ
と対応付けられる第ｍ行および第（ｍ＋１）行に対する
データ書込においては、画素電位信号Ｖｐｘの極性は同
一に設定される。すなわち、画素電位信号Ｖｐｘの極性
は、２行毎に反転される。

【０２２６】たとえば、図３９（ａ）においては、第ｍ
行および第（ｍ＋１）行に対する画像データ書込には正
極性の画素電位信号Ｖｐｘが使用され、これに続く第
（ｍ＋２）行および第（ｍ＋３）行に対する画像データ
書込には、負極性の画素電位信号Ｖｐｘが使用される。
以下、２つの画素行に対応する画像データの書込毎に画
素電位信号Ｖｐｘの極性は反転される。（以下、このよ
うな画素電位信号Ｖｐｘの設定を、「２ライン反転設
定」とも称する。）このように、２ライン反転設定を行
なうことによっても、１ライン反転設定の場合と同様
に、液晶表示素子における電極間電位差の僅かな違いに
起因する輝度差によるフリッカ現象を、表示面全体から
２行毎に細分化することができるので、フリッカ現象を
視認されにくくすることができ、表示品位を向上するこ
とができる。

【０２２７】また、同一の充電スイッチに対応する２つ
の画素行において、画素電極ノードに書込まれる電位レ
ベルの極性は同一である。したがって、充電スイッチの
ターンオフ後における画素信号線ＶＰＬとの間の結合容
量に起因して生ずる電位レベル変動は、これら２つの画
素上に属する画素電極に共通に生じる。したがって、こ
れらの２行間において輝度差が生じて、表示品位が低下
することもないので、２つの画素行毎に充電スイッチを
配置する構成に基づいて、効果的にフリッカ現象を抑制
して表示品位を向上することができる。

【０２２８】図３９（ｂ）を参照して、待機モード時に
おいても同様に、同一の充電スイッチＣＳＷａおよびＣ
ＳＷｂと対応付けられる第ｍ行および第（ｍ＋１）行に
対するデータ書込においては、画素電位信号Ｖｐｘの極
性は同一に設定される。すなわち、画素電位信号Ｖｐｘ
の極性は、２行毎に反転される。

【０２２９】たとえば、図３９（ｂ）においては、第ｍ
行および第（ｍ＋１）行に対する画像データ書込時には
画素電位信号Ｖｐｘは正電位＋Ｖｄに設定され、これに
続く第（ｍ＋２）行および第（ｍ＋３）行に対する画像
データ書込時には、画素電位信号Ｖｐｘは負電位−Ｖｄ
に設定される。以下、２つの画素行に対応する画像デー
タの書込毎に画素電位信号Ｖｐｘの極性は反転される。

【０２３０】これにより、待機モード時おいても、通常
モード時で説明したのと同様に、表示品位の向上を図る
ことができる。

【０２３１】［実施の形態５］以上述べたように、図２
２に示した構成の副画素ＳＰＸを用いて、待機モードと
通常モードとを使い分けることによって、高速の動画表
示および静止画の低消費電力表示を両立することができ
る。そこで、このような画素の構成は、携帯電話や携帯
情報端末機器等のバッテリ駆動機器に適している。

【０２３２】図４０は、本発明の実施の形態５に従う携
帯電話機４００の構成を示す概念図である。

【０２３３】図４０を参照して、携帯電話機４００は実
施の形態３および４に従う液晶表示装置２００の液晶表
示部２０を表示部として備える。液晶表示装置２００の
構成の詳細については既に説明したとおりであるので繰
返さない。これにより、低消費電力化を図るとともに、
デジタルデータの映像信号に基づいて、回路面積を削減
した階調表示が実行できるので、携帯電話機に要求され
る低消費電力化および小型軽量化にマッチした構成とす
ることができる。また、通常モードを使用することによ
り、高速な動画表示にも対応することができる。

【０２３４】図４１は、本発明の実施の形態５に従う携
帯情報端末機器４１０の構成を示す概念図である。

【０２３５】図４１を参照して、携帯情報端末機器４１
０は、実施の形態３および４に従う液晶表示装置２００
の液晶表示部２０を表示部として備える。これにより、
携帯情報端末機器４１０は、携帯電話機４００と同様
に、低消費電力化および小型軽量化を有効に図ることが
可能となり、高速の動画表示にも対応することが可能と
なる。

【０２３６】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【０２３７】

【発明の効果】請求項１記載の液晶表示装置は、垂直走
査に同期してオン／オフする充電スイッチ回路によっ
て、垂直走査の対象となる画素行に対応する画素電位信
号線のみに画素電位信号を供給することができる。この
結果、画素電位信号線の充電時における負荷容量を低減
して画素電位信号の伝搬遅延および波形の鈍りの発生を
防止して、映像信号に基づく階調表示の表示品位を向上
できる。

【０２３８】請求項２および３記載の液晶表示装置は、
各画素信号線を複数の充電スイッチ回路によって充電す
るので、請求項１記載の液晶表示装置が奏する効果に加
えて、充電スイッチの電流駆動力を小さく設計できるた
め回路面積を抑制して、画素ピッチを容易に確保するこ
とができる。

【０２３９】請求項４記載の液晶表示装置は、請求項１
記載の液晶表示装置が奏する効果に加えて、垂直走査回
路を分割配置することによって小面積化して画素ピッチ
を容易に確保することができる。

【０２４０】請求項５から７に記載の液晶表示装置は、
所定数の画素行ごとに極性の異なる画素信号電位を書込
むため、請求項１記載の液晶表示装置が奏する効果に加
えて、焼付き防止のための行なわれる画素電位信号の極
性の反転に伴う輝度の変動をユーザに視認され難くする
ことによって、表示品位を向上させることが可能とな
る。

【０２４１】請求項８記載の液晶表示装置は、各画素を
副画素に分割し、各副画素において制御ノードに保持さ
れた情報に基づいて画素電極を周期的に再充電できるの
で、請求項１記載の液晶表示装置が奏する効果に加え
て、各副画素に対する画像信号電位の書込周期を拡大し
て低消費電力化を図ることができる。

【０２４２】請求項９記載の液晶表示装置は、副画素に
分割された各画素を用いて、比較的短い周期で画像電位
信号を書換可能な動画像の表示に適したな第１のモード
と、同一画像を表示する場合における画像電位信号の書
換周期を長く設定可能な静止画像の表示に適したな第２
のモードとを実行できる。

【０２４３】請求項１０記載の液晶表示装置は、分割配
置された垂直走査回路によって垂直走査に同期してオン
／オフされる充電スイッチ回路を効率的に配置して、垂
直走査の対象となる画素行に対応する画素電位信号線の
みに画素電位信号を供給する。したがって、画素電位信
号線の充電時における負荷容量を低減するとともに周辺
回路を小面積化できる。この結果、画素電位信号の伝搬
遅延および波形の鈍りの発生を防止して階調表示の表示
品位を向上するとともに、画素ピッチを容易に確保でき
る。

【０２４４】請求項１１記載の液晶表示装置は、各画素
を副画素に分割し、各副画素において制御ノードに保持
された情報に基づいて画素電極を周期的に再充電できる
ので、請求項１０記載の液晶表示装置が奏する効果に加
えて、各副画素に対する画像信号電位の書込周期を拡大
して低消費電力化を図ることができる。

【０２４５】請求項１２記載の液晶表示装置は、２個の
画素行ごとに極性の異なる画素信号電位を書込むため、
請求項１１記載の液晶表示装置が奏する効果に加えて、
分割された２つの垂直走査回路によって奇数行および偶
数行をそれぞれ垂直走査する構成の下で、焼付き防止の
ための行なわれる画素電位信号の極性の反転に伴う輝度
の変動をユーザに視認され難くすることによって、表示
品位を向上させることが可能となる。

【０２４６】請求項１３および１４に記載の液晶表示装
置は、請求項１１記載の液晶表示装置が奏する効果に加
えて、分割された２つの垂直走査回路によって奇数行お
よび偶数行をそれぞれ垂直走査する構成の下で、焼付き
防止のための行なわれる画素電位信号の極性の反転に伴
う輝度の変動をユーザに視認され難くすることによっ
て、表示品位を向上させることが可能となる。

【０２４７】請求項１５記載の携帯電話機は、分割配置
された垂直走査回路によって垂直走査に同期してオン／
オフされる充電スイッチ回路を効率的に配置して、垂直
走査の対象となる画素行に対応する画素電位信号線のみ
に画素電位信号を供給することが可能な液晶表示装置に
よって画像表示を行なう。したがって、画素電位信号線
の充電時における負荷容量を低減するとともに周辺回路
を小面積化できる。この結果、画素電位信号の伝搬遅延
および波形の鈍りの発生を防止して階調表示の表示品位
を向上するとともに、画素ピッチを容易に確保できる。

【０２４８】請求項１６記載の携帯電話機は、液晶表示
装置において各画素を副画素に分割し、各副画素におい
て制御ノードに保持された情報に基づいて画素電極を周
期的に再充電できる。この結果、請求項１５記載の携帯
電話機が奏する効果に加えて、各副画素に対する画像信
号電位の書込周期を拡大して低消費電力化を図ることが
できる。

【０２４９】請求項１７記載の携帯情報端末機器は、分
割配置された垂直走査回路によって垂直走査に同期して
オン／オフされる充電スイッチ回路を効率的に配置し
て、垂直走査の対象となる画素行に対応する画素電位信
号線のみに画素電位信号を供給することが可能な液晶表
示装置によって画像表示を行なう。したがって、画素電
位信号線の充電時における負荷容量を低減するとともに
周辺回路を小面積化できる。この結果、画素電位信号の
伝搬遅延および波形の鈍りの発生を防止して階調表示の
表示品位を向上するとともに、画素ピッチを容易に確保
できる。

【０２５０】請求項１８記載の情報端末機器は、液晶表
示装置において各画素を副画素に分割し、各副画素にお
いて制御ノードに保持された情報に基づいて画素電極を
周期的に再充電できる。この結果、請求項１７記載の携
帯情報端末機器が奏する効果に加えて、各副画素に対す
る画像信号電位の書込周期を拡大して低消費電力化を図
ることができる。

【図面の簡単な説明】

【図１】 本発明の実施の形態に従う液晶表示装置１０
０の全体構成を示すブロック図である。

【図２】 画素の構成を示す回路図である。

【図３】 水平走査回路の構成を示すブロック図であ
る。

【図４】 デコード回路の構成を示す回路図である。

【図５】 デコードユニット４５の動作を説明するタイ
ミングチャートである。

【図６】 デコードクロック生成回路６０の構成を示す
図である。

【図７】 階調制御回路４６の構成を示すブロック図で
ある。

【図８】 タイミングパルス生成回路７０の構成を示す
回路図である。

【図９】 タイミングパルスＬＰ０〜ＬＰ１５の活性化
タイミングを説明するタイミングチャートである。

【図１０】 階調制御信号を説明するタイミングチャー
トである。

【図１１】 階調制御信号生成回路８０の構成を示すブ
ロック図である。

【図１２】 画素電位信号生成回路９０の構成を示すブ
ロック図である。

【図１３】 液晶表示素子に対する画素電極電位の書込
を説明するタイミングチャートである。

【図１４】 実施の形態１に従う画素信号線ＶＰＬの配
置を示すブロック図である。

【図１５】 実施の形態１に従う充電スイッチの動作を
説明するタイミングチャートである。

【図１６】 本発明の実施の形態１の変形例に従う画素
信号線ＶＰＬの配置を示すブロック図である。

【図１７】 本発明の実施の形態２に従う液晶表示部２
０周辺の構成を示すブロック図である。

【図１８】 本発明の実施の形態２の変形例に従う液晶
表示部２０およびその周辺の構成を示すブロック図であ
る。

【図１９】 実施の形態２の変形例に従う充電スイッチ
の動作を説明するタイミングチャートである。

【図２０】 本発明の実施の形態３に従う液晶表示装置
２００の全体構成を示す概略ブロック図である。

【図２１】 実施の形態３に従う画素１１０の構成を示
す概念図である。

【図２２】 実施の形態３に従う副画素の構成を示す回
路図である。

【図２３】 階調制御信号生成回路１８０の動作を説明
するタイミングチャートである。

【図２４】 階調制御信号生成回路１８０の構成を示す
回路図である。

【図２５】 画素電位信号生成回路１９０の構成を示す
回路図である。

【図２６】 液晶表示装置２００における画素電極電位
の書込を説明するタイミングチャートである。

【図２７】 通常モード時における副画素に対する画素
電極電位の書込を説明するタイミングチャートである。

【図２８】 通常モード時における最大輝度表示データ
の書込動作を説明するタイミングチャートである。

【図２９】 通常モード時における中間輝度表示データ
の書込動作を説明するタイミングチャートである。

【図３０】 通常モード時における最小輝度表示データ
の書込動作を説明するタイミングチャートである。

【図３１】 待機モード時のリフレッシュ期間における
最大輝度表示データの書込動作を説明するタイミングチ
ャートである。

【図３２】 待機モード時のリフレッシュ期間における
最小輝度表示データの書込動作を説明するタイミングチ
ャートである。

【図３３】 待機モード時のホールド期間における最大
輝度表示データの保持動作を説明するタイミングチャー
トである。

【図３４】 待機モード時のホールド期間における最小
輝度表示データの保持動作を説明するタイミングチャー
トである。

【図３５】 画素電位信号Ｖｐｘの１ライン反転設定に
伴う問題点を説明するタイミングチャートである。

【図３６】 本発明の実施の形態４に従う充電スイッチ
のオン／オフタイミングを説明するタイミングチャート
である。

【図３７】 待機モード時における画素電位信号Ｖｐｘ
の１ライン反転設定に伴う問題点を説明するタイミング
チャートである。

【図３８】 待機モード時における本発明の実施の形態
４に従う充電スイッチのオン／オフタイミングを説明す
るタイミングチャートである。

【図３９】 実施の形態４の変形例に対応する画素電位
信号Ｖｐｘの極性の設定を説明するタイミングチャート
である。

【図４０】 本発明の実施の形態５に従う携帯電話機４
００の構成を示す概念図である。

【図４１】 本発明の実施の形態５に従う携帯情報端末
機器４１０の構成を示す概念図である。

【図４２】 従来の液晶表示装置５００の全体構成を説
明する概略ブロック図である。

【図４３】 デジタル映像信号に基づいて階調表示を行
なうための水平走査回路５４０の構成を示すブロック図
である。

【図４４】 従来のデコード回路および階調制御回路の
構成を詳細に説明するブロック図である。

【図４５】 アナログスイッチの構成を示す回路図であ
る。

【符号の説明】

１０，１１０ 画素、２０ 液晶表示部、３０，３１，
３２ 垂直走査回路、４０ 水平走査回路、６０ デコ
ードクロック生成回路、７０ タイミングパルス生成回
路、８０，１８０ 階調制御信号生成回路、９０，１９
０ 画素電位信号生成回路、ＣＬ 共通配線、ＣＳＧ
階調表示信号、ＨＳＬ 水平走査線、Ｎａ 画素電極ノ
ード、Ｎｂ 共通電極ノード、ＳＰＸ，ＳＰＸ０，ＳＰ
Ｘ１，ＳＰＸ２，ＳＰＸ３ 副画素、ＶＰＬ 画素信号
線、Ｖｐｘ 画素電位信号、ＣＳＷ，ＣＳＷａ，ＣＳＷ
ｂ 充電スイッチ、ＶＳＬ，ＶＳＬ１，ＶＳＬ２ 垂直
走査線。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 ６４１ Ｇ０９Ｇ 3/20 ６４１Ｇ ６８０ ６８０Ｓ ６８０Ｔ (72)発明者 時岡 秀忠 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 井上 満夫 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 2H093 NA16 NA31 NA51 NA61 NC02 NC03 NC07 NC09 NC16 NC21 NC23 NC24 NC26 NC27 NC29 NC34 NC35 ND04 ND10 ND39 5C006 AA12 AA16 AA22 AC11 AC24 AF42 AF43 AF45 AF69 BB16 BC12 BF04 FA04 FA47 5C080 AA10 BB06 CC03 DD26 EE29 EE30 FF11 GG12 JJ02 JJ03 JJ04

Claims (18)

【特許請求の範囲】
1. 【請求項１】 ｎビット（ｎ：２以上の自然数）のデジ
   タル信号である映像信号に応じた表示を行なう液晶表示
   装置であって、 行列状に配置される複数の画素を含む液晶表示部と、 画素行に対応してそれぞれ配置される複数の垂直走査線
   と、 画素列に対応してそれぞれ配置される複数の水平走査線
   と、 前記画素行を第１の周期で垂直走査するために前記複数
   の垂直走査線の各々を一定周期で順に活性化する垂直走
   査回路と、 前記画素列を水平走査するための水平走査回路とを備
   え、 前記水平走査回路は、前記映像信号のデコード結果に応
   じて活性化期間が変化する階調表示信号を前記水平走査
   の対象となる前記水平走査線に供給し、 前記画素に書込むための画素電位信号を生成する画素電
   位信号生成回路と、 前記画素行に対応してそれぞれ配置され、前記画素電位
   信号を伝達するための複数の画素信号線と、 前記画素電位信号生成回路と前記複数の画素信号線との
   間にそれぞれ配置され、前記垂直走査回路に制御され
   て、前記垂直走査に同期してオン／オフする複数の充電
   スイッチ回路とをさらに備え、 各前記画素は、 対向する画素電極および共通電極を有する液晶表示素子
   と、 前記複数の水平走査線のうちの対応する１つの電位に応
   じて、前記複数の画素信号線のうちの対応する１つと前
   記画素電極とを電気的に結合するための液晶駆動回路と
   を含む、液晶表示装置。
2. 【請求項２】 前記複数の充電スイッチ回路は、前記複
   数の画素信号線の各々に対して複数個ずつ配置される、
   請求項１記載の液晶表示装置。
3. 【請求項３】 前記複数の充電スイッチ回路の各々は、
   前記複数の画素信号線の両端に配置される、請求項２記
   載の液晶表示装置。
4. 【請求項４】 前記垂直走査回路は、 前記画素行のうちの奇数行を順に前記垂直走査するため
   の第１の垂直走査部と、 前記液晶表示部を挟んで前記第１の垂直走査部と対向し
   て配置される、前記画素行のうちの偶数行を順に前記垂
   直走査するための前記第２の垂直走査部とを含み、 前記奇数行に対応する前記充電スイッチ回路は、前記第
   １の垂直走査部によってオン／オフ制御され、 前記偶数行に対応する前記充電スイッチ回路は、前記第
   ２の垂直走査部によってオン／オフ制御される、請求項
   １記載の液晶表示装置。
5. 【請求項５】 前記画素電位信号の電位レベルは、一定
   周期に従って、前記共通電極の電位よりも高い範囲およ
   び前記共通電極電位よりも低い範囲のいずれかに設定さ
   れ、 前記一定周期は前記第１の周期の２倍に相当する、請求
   項４記載の液晶表示装置。
6. 【請求項６】 前記画素電位信号の電位レベルは、一定
   周期に従って、前記共通電極電位よりも高い範囲および
   前記共通電極の電位よりも低い範囲のいずれかに設定さ
   れる、請求項１記載の液晶表示装置。
7. 【請求項７】 前記一定周期は、前記第１の周期に相当
   する、請求項６記載の液晶表示装置。
8. 【請求項８】 各前記画素は、各々が前記液晶表示素子
   と前記液晶駆動回路を有する複数の副画素に分割され、 前記複数の垂直走査線、前記複数の水平走査線および前
   記複数の画素信号線は、各前記副画素の行および列にそ
   れぞれ対応するようにさらに配置され、 前記液晶表示装置は、 前記副画素の行に対応してそれぞれ配置される、副垂直
   走査線および共通電極電位配線をさらに備え、 前記液晶駆動回路は、 対応する前記垂直走査線の活性化に応答して、対応する
   前記水平走査線と制御ノードとの間を結合する第１のス
   イッチ素子と、 前記制御ノードの電位レベルを保持するための制御容量
   素子と、 対応する前記副垂直走査線の活性化に応答して、対応す
   る前記共通電極電位配線および前記画素信号線のうちの
   前記制御ノードの電位レベルに応じた一方を前記画素電
   極と接続するための電位供給回路と、 対応する前記垂直走査線の活性化に応答して、対応する
   前記画素信号線と前記画素電極ノードを結合するための
   第２のスイッチ素子とを含む、請求項１記載の液晶表示
   装置。
9. 【請求項９】 前記液晶表示装置は、第１および第２の
   モードのいずれか一方に従って動作し、 前記垂直走査回路は、前記第１のモードにおいて、前記
   垂直走査線を前記第１の周期で選択的に活性化するとと
   もに、前記副垂直走査線を非活性化し、 前記画素電位信号生成回路は、前記第１のモードにおい
   て、最小輝度および最大輝度にそれぞれ対応する第１お
   よび第２の電位の間で前記画素電位信号の電位レベルを
   時間的に変化させ、 前記第１のモードにおいて、同一の前記画素に属する前
   記副画素に対しては、共通の階調表示信号が伝達され、 前記垂直走査回路は、前記第２のモードにおいて、前記
   副垂直走査線を前記第１の周期で選択的に活性化すると
   ともに、前記垂直走査線を前記第１の周期より長い第２
   の周期で選択的に活性化し、 前記水平走査回路は、前記第２のモードにおいて、前記
   第２の周期に対応して前記第１のモードよりも長い周期
   で水平走査を行ない、 前記画素電位信号生成回路は、前記第２のモードにおい
   て、前記画素電位信号の電位レベルを前記第１および第
   ２の電位のうちの所定の１つに設定し、 前記第２のモードにおいて、同一の前記画素に属する前
   記副画素の各々の輝度は、互いに独立した階調表示信号
   にそれぞれ従って、前記最大輝度および前記最小輝度の
   いずれか一方に設定される、請求項８記載の液晶表示装
   置。
10. 【請求項１０】 ｎビット（ｎ：２以上の自然数）のデ
    ジタル信号である映像信号に応じた表示を行なう液晶表
    示装置であって、 行列状に配置される複数の画素を含む液晶表示部と、 画素行に対応してそれぞれ配置される複数の垂直走査線
    と、 画素列に対応してそれぞれ配置される複数の水平走査線
    と、 前記画素行を垂直走査して、前記複数の垂直走査線の各
    々を第１の周期で順に活性化するための垂直走査回路と
    を備え、 前記垂直走査回路は、 前記画素行のうちの奇数行を順に前記垂直走査するため
    の第１の垂直走査部と、 前記液晶表示部を挟んで前記第１の垂直走査部と対向し
    て配置される、前記画素行のうちの偶数行を順に前記垂
    直走査するための前記第２の垂直走査部とを含み、 前記画素列を第２の周期で水平走査するための水平走査
    回路をさらに備え、 前記水平走査回路は、前記映像信号のデコード結果に応
    じて活性化期間が変化する階調表示信号を前記水平走査
    の対象となる前記水平走査線に供給し、 前記画素列を水平走査するための水平走査回路と、 時間に応じて変化する電位レベルを有する画素電位信号
    を生成する画素電位信号生成回路と、 前記画素行に対応してそれぞれ配置され、前記画素電位
    信号を伝達するための複数の画素信号線と、 前記奇数行の１つと前記偶数行の１つとの組ごとに配置
    され、前記組に属する前記画素行のいずれか一方が前記
    垂直走査周期の対象である場合に、前記組に対応する複
    数の画素信号線と前記画素電位信号生成回路とを結合す
    るための第１および第２の充電スイッチ回路とをさらに
    備え、 各前記画素は、 対向する画素電極および共通電極を有する液晶表示素子
    と、 前記複数の水平走査線のうちの対応する１つの電位に応
    じて、前記複数の画素信号線のうちの対応する１つと前
    記画素電極とを電気的に結合するための液晶駆動回路と
    を含む、液晶表示装置。
11. 【請求項１１】 各前記画素は、各々が前記液晶表示素
    子と前記液晶駆動回路を有する複数の副画素に分割さ
    れ、 前記複数の垂直走査線、前記複数の水平走査線および前
    記複数の画素信号線は、各前記副画素の行および列にそ
    れぞれ対応するようにさらに配置され、 前記液晶表示装置は、 前記副画素の行に対応してそれぞれ配置される、副垂直
    走査線および共通電極電位配線をさらに備え、 前記液晶駆動回路は、 対応する前記垂直走査線の活性化に応答して、対応する
    前記水平走査線と制御ノードとの間を結合する第１のス
    イッチ素子と、 前記制御ノードの電位レベルを保持するための制御容量
    素子と、 対応する前記副垂直走査線の活性化に応答して、対応す
    る前記共通電極電位配線および前記画素信号線のうちの
    前記制御ノードの電位レベルに応じた一方を前記画素電
    極と接続するための電位供給回路と、 対応する前記垂直走査線の活性化に応答して、対応する
    前記画素信号線と前記画素電極ノードを結合するための
    第２のスイッチ素子とを含む、請求項１０記載の液晶表
    示装置。
12. 【請求項１２】 前記画素電位信号の電位レベルは、一
    定周期に従って、前記共通電極の電位よりも高い範囲お
    よび前記共通電極の電位よりも低い範囲のいずれかに設
    定され、 前記一定周期は前記第１の周期の２倍に相当する、請求
    項１１記載の液晶表示装置。
13. 【請求項１３】 前記画素電位信号の電位レベルは、前
    記第１の周期に従って、前記共通電極電位よりも高い範
    囲および前記共通電極の電位よりも低い範囲のいずれか
    に周期的に設定され、 前記第１および第２の充電スイッチ回路のオンおよびオ
    フ状態の切替は、前記画素電位信号の電位レベルが、前
    記共通電極の電位である期間において実行される、請求
    項１１記載の液晶表示装置。
14. 【請求項１４】 前記液晶表示装置は、第１および第２
    のモードのいずれか一方に従って動作し、 前記垂直走査回路は、前記第１のモードにおいて、前記
    垂直走査線を前記第１の周期で選択的に活性化するとと
    もに、前記副垂直走査線を非活性化し、 前記画素電位信号生成回路は、前記第１のモードにおい
    て、最小輝度および最大輝度にそれぞれ対応する第１お
    よび第２の電位の間で前記画素電位信号の電位レベルを
    時間的に変化させ、 前記第１のモードにおいて、同一の前記画素に属する前
    記副画素に対しては、共通の階調表示信号が伝達され、 前記垂直走査回路は、前記第２のモードにおいて、前記
    副垂直走査線を前記第１の周期で選択的に活性化すると
    ともに、前記垂直走査線を前記第１の周期より長い第２
    の周期で選択的に活性化し、 前記水平走査回路は、前記第２のモードにおいて、前記
    第２の周期に対応して前記第１のモードよりも長い周期
    で水平走査を行ない、 前記画素電位信号生成回路は、前記第２のモードにおい
    て、前記画素電位信号の電位レベルを前記第１および第
    ２の電位のうちの所定の１つに設定し、 前記第２のモードにおいて、同一の前記画素に属する前
    記副画素の各々の輝度は、互いに独立した階調表示信号
    にそれぞれ従って、前記最大輝度および前記最小輝度の
    いずれか一方に設定され、 前記画素電位信号生成回路は、前記第１および第２のモ
    ードのいずれにおいても、前記画素電位信号の電位レベ
    ルを前記共通電極の電位に周期的に設定する、請求項１
    ３記載の液晶表示装置。
15. 【請求項１５】 携帯電話機であって、 ｎビット（ｎ：２以上の自然数）のデジタル信号である
    映像信号に応じた表示を行なう液晶表示装置を備え、 前記液晶表示装置は、 行列状に配置される複数の画素を含む液晶表示部と、 画素行に対応してそれぞれ配置される複数の垂直走査線
    と、 画素列に対応してそれぞれ配置される複数の水平走査線
    と、 前記画素行を垂直走査して、前記複数の垂直走査線の各
    々を第１の周期で順に活性化するための垂直走査回路と
    を含み、 前記垂直走査回路は、 前記画素行のうちの奇数行を順に前記垂直走査するため
    の第１の垂直走査部と、 前記液晶表示部を挟んで前記第１の垂直走査部と対向し
    て配置される、前記画素行のうちの偶数行を順に前記垂
    直走査するための前記第２の垂直走査部とを有し、 前記液晶表示装置は、 前記画素列を水平走査するための水平走査回路をさらに
    含み、 前記水平走査回路は、前記映像信号のデコード結果に応
    じて活性化期間が変化する階調表示信号を前記水平走査
    の対象となる前記水平走査線に供給し、 前記液晶表示装置は、 時間に応じて変化する電位レベルを有する画素電位信号
    を生成する画素電位信号生成回路と、 前記画素行に対応してそれぞれ配置され、前記画素電位
    信号を伝達するための複数の画素信号線と、 前記奇数行の１つと前記偶数行の１つとの組ごとに配置
    され、前記組に属する前記画素行のいずれか一方が前記
    垂直走査周期の対象である場合に、前記組に対応する複
    数の画素信号線と前記画素電位信号生成回路とを結合す
    るための第１および第２の充電スイッチ回路とをさらに
    含み、 各前記画素は、 対向する画素電極および共通電極を有する液晶表示素子
    と、 前記複数の水平走査線のうちの対応する１つの電位に応
    じて、前記複数の画素信号線のうちの対応する１つと前
    記画素電極とを電気的に結合するための液晶駆動回路と
    を有する、携帯電話機。
16. 【請求項１６】 各前記画素は、各々が前記液晶表示素
    子と前記液晶駆動回路を有する複数の副画素に分割さ
    れ、 前記複数の垂直走査線、前記複数の水平走査線および前
    記複数の画素信号線は、各前記副画素の行および列にそ
    れぞれ対応するようにさらに配置され、 前記液晶表示装置は、 前記副画素の行に対応してそれぞれ配置される、副垂直
    走査線および共通電極電位配線をさらに含み、 前記液晶駆動回路は、 対応する前記垂直走査線の活性化に応答して、対応する
    前記水平走査線と制御ノードとの間を結合する第１のス
    イッチ素子と、 前記制御ノードの電位レベルを保持するための制御容量
    素子と、 対応する前記副垂直走査線の活性化に応答して、対応す
    る前記共通電極電位配線および前記画素信号線のうちの
    前記制御ノードの電位レベルに応じた一方を前記画素電
    極と接続するための電位供給回路と、 対応する前記垂直走査線の活性化に応答して、対応する
    前記画素信号線と前記画素電極ノードを結合するための
    第２のスイッチ素子とを有する、請求項１５記載の携帯
    電話機。
17. 【請求項１７】 携帯情報端末機器であって、 ｎビット（ｎ：２以上の自然数）のデジタル信号である
    映像信号に応じた表示を行なう液晶表示装置を備え、 前記液晶表示装置は、 行列状に配置される複数の画素を含む液晶表示部と、 画素行に対応してそれぞれ配置される複数の垂直走査線
    と、 画素列に対応してそれぞれ配置される複数の水平走査線
    と、 前記画素行を垂直走査して、前記複数の垂直走査線の各
    々を第１の周期で順に活性化するための垂直走査回路と
    を含み、 前記垂直走査回路は、 前記画素行のうちの奇数行を順に前記垂直走査するため
    の第１の垂直走査部と、 前記液晶表示部を挟んで前記第１の垂直走査部と対向し
    て配置される、前記画素行のうちの偶数行を順に前記垂
    直走査するための前記第２の垂直走査部とを有し、 前記液晶表示装置は、 前記画素列を水平走査するための水平走査回路をさらに
    含み、 前記水平走査回路は、前記映像信号のデコード結果に応
    じて活性化期間が変化する階調表示信号を前記水平走査
    の対象となる前記水平走査線に供給し、 前記液晶表示装置は、 時間に応じて変化する電位レベルを有する画素電位信号
    を生成する画素電位信号生成回路と、 前記画素行に対応してそれぞれ配置され、前記画素電位
    信号を伝達するための複数の画素信号線と、 前記奇数行の１つと前記偶数行の１つとの組ごとに配置
    され、前記組に属する前記画素行のいずれか一方が前記
    垂直走査周期の対象である場合に、前記組に対応する複
    数の画素信号線と前記画素電位信号生成回路とを結合す
    るための第１および第２の充電スイッチ回路とをさらに
    含み、 各前記画素は、 対向する画素電極および共通電極を有する液晶表示素子
    と、 前記複数の水平走査線のうちの対応する１つの電位に応
    じて、前記複数の画素信号線のうちの対応する１つと前
    記画素電極とを電気的に結合するための液晶駆動回路と
    を有する、携帯情報端末機器。
18. 【請求項１８】 各前記画素は、各々が前記液晶表示素
    子と前記液晶駆動回路を有する複数の副画素に分割さ
    れ、 前記複数の垂直走査線、前記複数の水平走査線および前
    記複数の画素信号線は、各前記副画素の行および列にそ
    れぞれ対応するようにさらに配置され、 前記液晶表示装置は、 前記副画素の行に対応してそれぞれ配置される、副垂直
    走査線および共通電極電位配線をさらに含み、 前記液晶駆動回路は、 対応する前記垂直走査線の活性化に応答して、対応する
    前記水平走査線と制御ノードとの間を結合する第１のス
    イッチ素子と、 前記制御ノードの電位レベルを保持するための制御容量
    素子と、 対応する前記副垂直走査線の活性化に応答して、対応す
    る前記共通電極電位配線および前記画素信号線のうちの
    前記制御ノードの電位レベルに応じた一方を前記画素電
    極と接続するための電位供給回路と、 対応する前記垂直走査線の活性化に応答して、対応する
    前記画素信号線と前記画素電極ノードを結合するための
    第２のスイッチ素子とを有する、請求項１７記載の携帯
    情報端末機器。