JP2013190509A - 出力制御回路、電気光学装置の走査線駆動回路、電気光学装置および電子機器 - Google Patents
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Abstract
【課題】入力信号であるパルス信号に対しイネーブル信号がなんらかの理由によって遅延したとき、出力信号のパルス幅が短くなったり、想定されていないタイミングで出力されたりするのを防止する。
【解決手段】出力制御回路３０は、ＮＯＴ回路３１(i)とＮＡＮＤ回路３２(i)とトランスミッションゲート３４(i)を第１サブ回路として含む第１回路３０ａと、ＮＡＮＤ回路３６(i)を第２サブ回路として含む第２回路３０ｂと、を含む。ＮＡＮＤ回路３２(i)は、ＮＯＴ回路３１(i)で論理反転した信号ＳＲ(i)とＮＡＮＤ回路３６(i)とに基づいてトランスミッションゲート３４(i)によるイネーブル信号Ｅnb-kのＮＡＮＤ回路３６(i)への転送を制御する。
【選択図】図７
【解決手段】出力制御回路３０は、ＮＯＴ回路３１(i)とＮＡＮＤ回路３２(i)とトランスミッションゲート３４(i)を第１サブ回路として含む第１回路３０ａと、ＮＡＮＤ回路３６(i)を第２サブ回路として含む第２回路３０ｂと、を含む。ＮＡＮＤ回路３２(i)は、ＮＯＴ回路３１(i)で論理反転した信号ＳＲ(i)とＮＡＮＤ回路３６(i)とに基づいてトランスミッションゲート３４(i)によるイネーブル信号Ｅnb-kのＮＡＮＤ回路３６(i)への転送を制御する。
【選択図】図７
Description
本発明は、例えば電気光学装置に用いて好適な出力制御回路等に関する。
液晶表示装置や有機ＥＬ（Electro-Luminescence）装置などの電気光学装置では、走査線とデータ線との交差に対応して画素を有する構成が一般的である。このような電気光学装置においては、書込不足や表示不良等を防止するために、例えばシフトレジスタから順次出力されるパルス信号と、複数のイネーブル信号のうちいずれかの一のイネーブル信号との論理積信号を走査信号として走査線に供給する技術が提案されている（例えば特許文献１参照）。
しかしながら、上記技術においては、例えばパルス信号に対しイネーブル信号がなんらかの理由によって少なからず遅延したとき、走査信号のパルス幅、すなわち書込期間が短くなったり、想定されていないタイミングで走査信号が出力されたりする、という不都合が発生した。
本発明は、上述した事情に鑑みてなされたもので、その目的の一つは、このような不都合を解消するための技術を提供することにある。
本発明は、上述した事情に鑑みてなされたもので、その目的の一つは、このような不都合を解消するための技術を提供することにある。
上記目的を達成するために本発明に係る電気光学装置にあっては、複数の第１サブ回路を含む第１回路と、複数の第２サブ回路を含む第２回路と、を含み、前記複数の第１サブ回路のうち、一の第１サブ回路は一の入力信号とイネーブル信号とを入力し、前記複数の第２サブ回路のうち、一の第２サブ回路は、前記一の第１サブ回路から前記イネーブル信号が転送されたときに当該イネーブル信号を入力し、前記一の第２サブ回路は第１出力信号を出力し、前記一の第１サブ回路は前記第１出力信号を入力することを特徴とする。
本発明によれば、第１サブ回路は、入力信号と帰還された第１出力信号とを入力して、イネーブル信号を第２サブ回路に転送する。第２サブ回路は、当該イネーブル信号に基づいて第１出力信号を出力するので、入力信号の状態とイネーブル信号の状態とともに、自身の第１出力信号が反映させることができる。
本発明によれば、第１サブ回路は、入力信号と帰還された第１出力信号とを入力して、イネーブル信号を第２サブ回路に転送する。第２サブ回路は、当該イネーブル信号に基づいて第１出力信号を出力するので、入力信号の状態とイネーブル信号の状態とともに、自身の第１出力信号が反映させることができる。
本発明において、前記複数の第２サブ回路のうち、前記一の第２サブ回路と異なる他の第２サブ回路が前記第１出力信号を入力する構成が好ましい。この構成によれば、第２サブ回路は、入力信号およびイネーブル信号に加えて、他の第２サブ回路による出力信号の状態を反映させて第１出力信号を出力することができる。
この構成において、前記一の第１サブ回路は、前記一の入力信号と前記一の出力信号とを入力する論理回路と、前記イネーブル信号が前記第２サブ回路に供給される経路の途中で、前記論理回路の出力信号に応じてオン状態またはオフ状態となるスイッチと、を含む態様が好ましい。この態様によれば、イネーブル信号はスイッチを介して第２サブ回路に供給されるので、論理回路を構成するトランジスターのゲート電極にイネーブル信号を供給する構成と比較して、当該イネーブル信号の供給経路に寄生する容量を減少させることができる。
上記態様において、前記一の第２サブ回路は、前記他の第２サブ回路の出力信号がアクティブレベルのとき、前記一の出力信号がアクティブレベルとなることを禁止することが好ましい。これによれば、一の第２サブ回路は、他の第２サブ回路による出力信号がアクティブレベルのときに、自身の第１出力信号をアクティブレベルとなることを禁止するので、出力信号同士が同時にアクティブレベルとなることを防止することができる。
上記態様において、前記一の第２サブ回路は、前記他の第２サブ回路の出力信号がアクティブレベルのとき、前記一の出力信号がアクティブレベルとなることを禁止することが好ましい。これによれば、一の第２サブ回路は、他の第２サブ回路による出力信号がアクティブレベルのときに、自身の第１出力信号をアクティブレベルとなることを禁止するので、出力信号同士が同時にアクティブレベルとなることを防止することができる。
上記目的は、複数の第１サブ回路を含み、前記複数の第１サブ回路のうち、少なくとも２つの第１サブ回路は二の入力信号とイネーブル信号とを入力する第１回路と、複数の第２サブ回路を含み、前記複数の第２サブ回路のうち、一の第２サブ回路は、前記２つの第１サブ回路のうち一方から前記イネーブル信号が転送されたときに当該イネーブル信号を入力する第２回路と、を含み、前記一の第２サブ回路による出力信号を、前記複数の第２サブ回路のうち、前記一の第２サブ回路以外の他の第２サブ回路が入力する出力制御回路によっても達成される。この出力制御回路によれば、一の第２サブ回路は、入力信号と第１サブ回路から転送されたイネーブル信号と他の第２サブ回路による出力信号とに各状態を反映させて第１出力信号を出力することができる。
この出力制御回路において、前記２つの第１サブ回路のうち一方は、前記一の第２サブ回路から出力される第１出力信号と、前記二の入力信号の一方とを入力する構成が好ましい。この構成において、前記一の第１サブ回路は、前記第１出力信号と前記二の入力信号の一方とに基づく第２出力信号を出力する論理回路を含む態様が好ましい。また、この態様において、前記論理回路に入力される入力信号は、シフトレジスタから供給された信号であることが好ましい。
なお、本発明は、出力制御回路のほか、走査線駆動回路、電気光学装置、当該電気光学装置を有する電子機器として概念することも可能である。
なお、本発明は、出力制御回路のほか、走査線駆動回路、電気光学装置、当該電気光学装置を有する電子機器として概念することも可能である。
以下、本発明の実施形態について図面を参照して説明する。
図１は、実施形態に係る出力制御回路を適用した電気光学装置１の全体構成を示すブロック図である。
この図に示されるように、電気光学装置１は、制御回路１０、フレームメモリー１２、変換部１４、走査線駆動回路２０、データ線駆動回路４０および表示回路１００を含む。このうち、制御回路１０は、後述するように各部を制御するものである。
表示回路１００には、画素１１０がマトリクス状に配列している。詳細には、表示回路１００には、本実施形態では８００行の走査線１１２が図において横方向に延在し、１２８０列のデータ線１１４が走査線１１２と電気的な絶縁を保ちつつ、図において縦方向に延在している。そして、これらの走査線１１２とデータ線１１４との交差に対応するように画素１１０がそれぞれ設けられている。したがって、本実施形態において画素１１０は、縦８００行×横１２８０列でマトリクス状に配列することになる。
この図に示されるように、電気光学装置１は、制御回路１０、フレームメモリー１２、変換部１４、走査線駆動回路２０、データ線駆動回路４０および表示回路１００を含む。このうち、制御回路１０は、後述するように各部を制御するものである。
表示回路１００には、画素１１０がマトリクス状に配列している。詳細には、表示回路１００には、本実施形態では８００行の走査線１１２が図において横方向に延在し、１２８０列のデータ線１１４が走査線１１２と電気的な絶縁を保ちつつ、図において縦方向に延在している。そして、これらの走査線１１２とデータ線１１４との交差に対応するように画素１１０がそれぞれ設けられている。したがって、本実施形態において画素１１０は、縦８００行×横１２８０列でマトリクス状に配列することになる。
ここで走査線１１２や、画素１１０のマトリクス配列における行（ロウ）を区別するために、図において上から順に１、２、３、４、…、７９９、８００行と呼ぶ場合がある。同様にデータ線１１４や、マトリクス配列における列（カラム）を区別するために、図において左から順に１、２、３、４、…、１２７９、１２８０列と呼ぶ場合がある。
フレームメモリー１２は、画素１１０の各々に対応した記憶領域を有し、各記憶領域は、それぞれに対応する画素１１０の表示データＤaを格納する。表示データＤaは、画素１１０の明るさ（階調レベル）を指定するものである。この表示データＤaは、図示しない上位装置から供給されるとともに、制御回路１０によって画素１１０に対応する記憶領域に格納される一方で、表示回路１００で走査される画素に対応したものが読み出される構成となっている。
変換部１４は、フレームメモリー１２から読み出された表示データＤaを、当該表示データＤaで指定される階調レベルと、制御回路１０から通知されるサブフィールド番号とにしたがって、画素１１０をオンまたはオフのいずれかで駆動するのかを示すデータ（ビット）Ｄbに変換するものである。
変換部１４は、フレームメモリー１２から読み出された表示データＤaを、当該表示データＤaで指定される階調レベルと、制御回路１０から通知されるサブフィールド番号とにしたがって、画素１１０をオンまたはオフのいずれかで駆動するのかを示すデータ（ビット）Ｄbに変換するものである。
走査線駆動回路２０は、走査信号Ｇ(1)を１行目の走査線１１２に供給し、以下同様に、走査信号Ｇ(2)、Ｇ(3)、Ｇ(4)、…、Ｇ(799)、Ｇ(800)を、それぞれ２、３、４、…、７９９、８００行目の走査線１１２にそれぞれ供給する。ここで、走査線駆動回路２０は、選択した走査線への走査信号を選択電圧に相当するＨレベルとし、それ以外の走査線への走査信号を非選択電圧（接地電位Ｇnd）に相当するＬレベルとする。
データ線駆動回路４０は、あるｊ列についてみれば、走査線駆動回路２０によって選択された行であってｊ列の画素に対応するデータＤbと、制御回路１０によって指定された書込極性とに応じた電圧を選択して、データ信号ｄ(j)としてｊ列目のデータ線１１４に供給する。この供給動作を、データ線駆動回路４０は、選択された走査線１１２の１行分、すなわち１〜１２８０列の各々にわたってそれぞれ実行する。なお、図においては、１、２、３、４、…、１２７９、１２８０列目のデータ線１１４に供給されるデータ信号は、ｄ(1)、ｄ(2)、ｄ(3)、ｄ(4)、…、ｄ(1279)、ｄ(1280)と表記されている。
データ線駆動回路４０は、あるｊ列についてみれば、走査線駆動回路２０によって選択された行であってｊ列の画素に対応するデータＤbと、制御回路１０によって指定された書込極性とに応じた電圧を選択して、データ信号ｄ(j)としてｊ列目のデータ線１１４に供給する。この供給動作を、データ線駆動回路４０は、選択された走査線１１２の１行分、すなわち１〜１２８０列の各々にわたってそれぞれ実行する。なお、図においては、１、２、３、４、…、１２７９、１２８０列目のデータ線１１４に供給されるデータ信号は、ｄ(1)、ｄ(2)、ｄ(3)、ｄ(4)、…、ｄ(1279)、ｄ(1280)と表記されている。
図２は、画素１１０の詳細な構成を示す図であり、ｉ行およびこれに隣接する（ｉ＋１）行と、ｊ列およびこれに隣接する（ｊ＋１）列との交差に対応する２×２の計４画素分の構成を示している。ここで、ｉ、（ｉ＋１）とは、行を一般的に示す場合の記号であって、特にｉを奇数（１、３、５、…、７９７、７９９）とし、（ｉ＋１）を偶数（２、４、６、…、７９８、８００）としている。また、ｊ、（ｊ＋１）とは、列を一般的に示す場合の記号であって、１以上１２８０以下の整数である。
図２に示されるように、各画素１１０は、ｎチャネル型のトランジスター（ＭＯＳ型ＦＥＴ）１１６と液晶素子１２０とを含む。
ここで、各画素１１０については互いに同一構成なので、ｉ行ｊ列に位置するものについて代表して説明すると、当該ｉ行ｊ列の画素１１０におけるトランジスター１１６のゲート電極はｉ行目の走査線１１２に接続される一方、そのソース電極はｊ列目のデータ線１１４に接続され、そのドレイン電極は液晶素子１２０の一端たる画素電極１１８に接続されている。また、液晶素子１２０の他端は、対向電極１０８である。この対向電極１０８は、全ての画素１１０にわたって共通であって、本実施形態では電圧ＬＣcomに保たれている。
ここで、各画素１１０については互いに同一構成なので、ｉ行ｊ列に位置するものについて代表して説明すると、当該ｉ行ｊ列の画素１１０におけるトランジスター１１６のゲート電極はｉ行目の走査線１１２に接続される一方、そのソース電極はｊ列目のデータ線１１４に接続され、そのドレイン電極は液晶素子１２０の一端たる画素電極１１８に接続されている。また、液晶素子１２０の他端は、対向電極１０８である。この対向電極１０８は、全ての画素１１０にわたって共通であって、本実施形態では電圧ＬＣcomに保たれている。
特に図示しないが、表示回路１００は、走査線１１２や、データ線１１４、トランジスター１１６、画素電極１１８などが形成された素子基板と、対向電極１０８が形成された対向基板とが一定の間隙を保って、電極形成面が互いに対向するように貼り合わせられるとともに、この間隙に液晶１０５が封止された構成となっている。このため、本実施形態において液晶素子１２０は、画素電極１１８と対向電極１０８とで誘電体としての液晶１０５を挟持した構成である。
なお、本実施形態では、素子基板に半導体基板を用い、対向基板にガラス等の透明基板を用いて、液晶素子１２０を反射型としたＬＣＯＳ（Liquid Crystal on Silicon）型である。このため、素子基板には、走査線駆動回路２０、データ線駆動回路４０のほかに、制御回路１０や、フレームメモリー１２、変換部１４を内蔵した構成でも良い。
なお、本実施形態では、素子基板に半導体基板を用い、対向基板にガラス等の透明基板を用いて、液晶素子１２０を反射型としたＬＣＯＳ（Liquid Crystal on Silicon）型である。このため、素子基板には、走査線駆動回路２０、データ線駆動回路４０のほかに、制御回路１０や、フレームメモリー１２、変換部１４を内蔵した構成でも良い。
この構成において、走査線１１２に選択電圧（Ｈレベル）を印加して、トランジスター１１６をオン（導通、クローズ）状態にさせるとともに、画素電極１１８に、データ線１１４および当該オン状態のトランジスター１１６を介して、データ信号を供給すると、選択電圧を印加した走査線１１２と当該データ線１１４との交差に対応する液晶素子１２０には、当該データ信号の電圧と対向電極１０８に印加された電圧ＬＣcomとの差に相当する電圧が書き込まれる。なお、走査線１１２が非選択電圧（Ｌレベル）になると、トランジスター１１６がオフ（非導通、オープン）状態となるが、液晶素子１２０では、トランジスター１１６が導通状態となったときに書き込まれた電圧が、その容量性により保持される。
なお、本説明において電圧は、例えば走査線１１２に印加される非選択電圧のＬレベルを０ボルトの基準としている。
なお、本説明において電圧は、例えば走査線１１２に印加される非選択電圧のＬレベルを０ボルトの基準としている。
本実施形態において、液晶素子１２０はノーマリーブラックモードとしている。このため、液晶素子１２０の反射率は、画素電極１１８の電圧および対向電極１０８の電圧との差である印加電圧の実効値が小さくなるにつれて暗くなり、電圧無印加状態においてほぼ黒色となる。ノーマリーブラックモードにおいて、最も暗い状態の反射率を０％とし、最も明るい状態の反射率を１００％として正規化したとき、液晶素子１２０への印加電圧のうち、相対反射率が１０％となる電圧を光学的しきい値電圧といい、相対反射率が９０％となる電圧を光学的飽和電圧という。
電圧変調方式（アナログ駆動）において、液晶素子１２０を中間調（灰色）とさせる場合、液晶素子１２０には、光学的しきい値以上であって光学的飽和電圧以下の電圧が印加されるように設計される。このため、液晶素子１２０の反射率は、印加電圧にほぼ比例した値となる。
電圧変調方式（アナログ駆動）において、液晶素子１２０を中間調（灰色）とさせる場合、液晶素子１２０には、光学的しきい値以上であって光学的飽和電圧以下の電圧が印加されるように設計される。このため、液晶素子１２０の反射率は、印加電圧にほぼ比例した値となる。
ただし、本実施形態は、液晶素子１２０を、印加電圧を飽和電圧以上とするオン、または、しきい値電圧以下のオフのいずれか一方で駆動する構成となっている。このような構成において、階調は、画像を表現する単位であるフィールドを複数のサブフィールドに分割したサブフィールドを単位として液晶素子１２０をオンまたはオフで駆動して、フィールドにおいてオン（またはオフ）で駆動する期間の配分を制御することによって表現される。
ここで、液晶素子１２０をオン駆動する場合に、当該液晶素子１２０の画素電極１１８には、対向電極１０８の電圧ＬＣcomに対して絶対値で飽和電圧以上のオン電圧が印加される。このオン電圧は、電圧ＬＣcomよりも高位側の正極性のオン電圧と、低位側の負極性のオン電圧との２種類がある。
一方、液晶素子１２０をオフ駆動する場合に、当該液晶素子１２０の画素電極１１８には、電圧ＬＣcomに対して絶対値で光学的しきい値電圧以下とさせるオフ電圧が印加される。本実施形態では、オフ電圧としては、正極性と負極性とで兼用するために電圧ＬＣcomを用いる。
データ線駆動回路４０は、データＤbでオン駆動が指定され、かつ、正極性書込が指定されたとき、データ信号として正極性のオン電圧を選択し、オン駆動が指定され、かつ、負極性書込が指定されたとき、データ信号として負極性のオン電圧を選択する。一方、データ線駆動回路４０は、データＤbでオフ駆動が指定されたとき、指定された書込極性にかかわらず、データ信号として電圧ＬＣcomを選択する。
なお、オフ電圧については、正極性および負極性で兼用することなく、正極性のオフ駆動に相当するオフ電圧と、負極性のオフ駆動に相当するオフ電圧とに分けても良いのはもちろんである。
一方、液晶素子１２０をオフ駆動する場合に、当該液晶素子１２０の画素電極１１８には、電圧ＬＣcomに対して絶対値で光学的しきい値電圧以下とさせるオフ電圧が印加される。本実施形態では、オフ電圧としては、正極性と負極性とで兼用するために電圧ＬＣcomを用いる。
データ線駆動回路４０は、データＤbでオン駆動が指定され、かつ、正極性書込が指定されたとき、データ信号として正極性のオン電圧を選択し、オン駆動が指定され、かつ、負極性書込が指定されたとき、データ信号として負極性のオン電圧を選択する。一方、データ線駆動回路４０は、データＤbでオフ駆動が指定されたとき、指定された書込極性にかかわらず、データ信号として電圧ＬＣcomを選択する。
なお、オフ電圧については、正極性および負極性で兼用することなく、正極性のオフ駆動に相当するオフ電圧と、負極性のオフ駆動に相当するオフ電圧とに分けても良いのはもちろんである。
オン電圧として用いる電圧は、飽和電圧の１〜１．５倍程度の電圧が用いられる。これは液晶の応答特性における立ち上がりが液晶素子に印加される電圧レベルとほぼ比例関係にあるから、液晶の応答特性を改善するために好ましいからである。また、液晶素子１２０における実際の反射率は、液晶１０５の応答特性のためにオン駆動される期間の積分値におおよそ比例して大きくなるが、説明を簡略化するために、オン駆動される期間に比例するものとして説明する場合がある。
図３は、本実施形態におけるフィールドの構成を示す図である。この図において、フィールド（ｆ）とは、１枚分の画像を形成するのに要する期間をいい、ノンインターレース方式におけるフレームと同義であって、垂直走査周波数が６０Ｈｚであれば、その逆数である１６．７ミリ秒で一定である。
この図に示されるように、本実施形態においてフィールドは、４つのグループに等分割され、さらに各グループは、互いに重み（時間的な長さ）の異なる４つのサブフィールドにそれぞれ分割されている。このため、１フィールドは、計１６つのサブフィールドで構成されるので、各サブフィールドについて、便宜的にフィールドの最初から順番にｓｆ１、ｓｆ２、ｓｆ３、…、ｓｆ１６と呼ぶことにする。
この図に示されるように、本実施形態においてフィールドは、４つのグループに等分割され、さらに各グループは、互いに重み（時間的な長さ）の異なる４つのサブフィールドにそれぞれ分割されている。このため、１フィールドは、計１６つのサブフィールドで構成されるので、各サブフィールドについて、便宜的にフィールドの最初から順番にｓｆ１、ｓｆ２、ｓｆ３、…、ｓｆ１６と呼ぶことにする。
上述したように、走査線１１２がＨレベルになったときに画素電極１１８に印加されたオンまたはオフ電圧は、走査線１１２がＬレベルになっても保持される。したがって、画素１１０を、あるサブフィールドに応じた期間だけオンまたはオフ駆動の状態にさせるためには、走査線を選択するとともに、データ線１１４を介して画素電極１１８にオン電圧またはオフ電圧を書き込んでから再び当該走査線を選択するまでの期間を、当該サブフィールドに応じた期間とすれば良いことになる。
なお、階調レベルに対して、サブフィールドｓｆ１〜ｓｆ１６をどのようにオン、オフ駆動するかの割り当てについては詳細を省略するが、おおむね次のような内容になっている。すなわち、階調レベルが最低値であるとき、すなわち表示すべき画素を最も暗い状態とするとき、サブフィールドｓｆ１〜ｓｆ１６のすべてにオフ駆動が割り当てられるとともに、階調レベルが上がるにつれて、オン駆動するサブフィールドの期間の合計長が徐々に長くなるように、サブフィールドにオン駆動が割り当てられる。
このようなオン、オフ駆動の割り当てを示す内容が変換部１４に記憶されている。すなわち、変換部１４は、例えば階調レベルとサブフィールド番号とに対してオン、オフ駆動を示すデータＤbを決定する二次元テーブルとなっている。
このようなオン、オフ駆動の割り当てを示す内容が変換部１４に記憶されている。すなわち、変換部１４は、例えば階調レベルとサブフィールド番号とに対してオン、オフ駆動を示すデータＤbを決定する二次元テーブルとなっている。
ところで、すべての画素１１０について、サブフィールドｓｆ１〜ｓｆ１６をオン、オフ駆動する際に、走査線を１、２、３、…、８００行目というように１行ずつ順番に選択する順次駆動では、最も重みの小さいサブフィールドｓｆ１（ｓｆ５、ｓｆ９、ｓｆ１３）の時間内で全走査線の選択を完結しなければならない。このためには、走査線駆動回路２０におけるシフトレジスタを高速で動作させる必要がある。換言すれば、順次駆動では、全走査線を選択するのに要する期間よりも、最も重みの小さいサブフィールドの期間を短くすることができないので、表現可能な階調数が制限されてしまう。
そこで、本実施形態では、走査線を次のような飛び越し走査を採用している。
そこで、本実施形態では、走査線を次のような飛び越し走査を採用している。
図４は、走査線１１２の１〜８００行を縦軸にとり、時間を横軸とったときに、選択される走査線の時間的推移を示す図である。なお、走査線の選択タイミングを仮に黒丸状のドットで示したとき、走査線は飛び越し走査されるので、走査線の時間的推移は、実際にはドットの非連続打点で示されるが、簡略的に表記するため、同図においては右下がりの実線で示している。
このため、同図においては、あるタイミングでは４本の走査線１１２が同時に選択されるかのようにみえるが、実際には時間的に同時ではなく、後述するように異なるタイミングで選択される。
このため、同図においては、あるタイミングでは４本の走査線１１２が同時に選択されるかのようにみえるが、実際には時間的に同時ではなく、後述するように異なるタイミングで選択される。
図５は、このような飛び越し走査をするための走査線駆動回路２０の構成を示す図である。この図に示されるように、走査線駆動回路２０は、走査線１１２の各々に対応した出力段を有するシフトレジスタ２５と、奇数行目の走査線１１２と当該奇数行に続く偶数行目の走査線１１２との２行に対応して設けられた出力制御回路３０とを含む。
このうち、シフトレジスタ２５には、デューティ比が５０％のクロック信号Ｃlyと、クロック信号Ｃlyの半周期に相当する幅のスタートパルスＳpyと、が制御回路１０から供給される。シフトレジスタ２５は、
１〜８００行目の走査線１１２に対応した出力段を有し、スタートパルスＳpyをクロック信号Ｃlyの半周期ずつ順次遅延させて各出力段から出力する。シフトレジスタ２５において、１行目に対応した出力段から出力される信号をＳＲ(1)とし、以下２、３、４、…、７９９、８００行目に対応した出力段から出力される信号をＳＲ(2)、ＳＲ(3)、ＳＲ(4)、…、ＳＲ(799)、ＳＲ(800)とする。
このうち、シフトレジスタ２５には、デューティ比が５０％のクロック信号Ｃlyと、クロック信号Ｃlyの半周期に相当する幅のスタートパルスＳpyと、が制御回路１０から供給される。シフトレジスタ２５は、
１〜８００行目の走査線１１２に対応した出力段を有し、スタートパルスＳpyをクロック信号Ｃlyの半周期ずつ順次遅延させて各出力段から出力する。シフトレジスタ２５において、１行目に対応した出力段から出力される信号をＳＲ(1)とし、以下２、３、４、…、７９９、８００行目に対応した出力段から出力される信号をＳＲ(2)、ＳＲ(3)、ＳＲ(4)、…、ＳＲ(799)、ＳＲ(800)とする。
走査線駆動回路２０には、制御回路１０からイネーブル信号Ｅnb-1が信号線２１を介して供給される。同様にイネーブル信号Ｅnb-2、Ｅnb-3、Ｅnb-4が、信号線２２、２３、２４を介してそれぞれ供給される。
出力制御回路３０には、シフトレジスタ２５の出力段のうち、２行に対応した出力段からの信号とともに、制御回路１０からイネーブル信号Ｅnb-1、Ｅnb-2、Ｅnb-3、Ｅnb-4のうち、いずれかが次のルールにしたがって供給される。
詳細には、奇数ｉおよび偶数（ｉ＋１）行目に対応した出力制御回路３０には、（ｉ＋１）／２を４で割った際の剰余をＮとしたときにイネーブル信号Ｅnb-kが供給される。ここで、ｋは、Ｎ＝０であればｋ＝４であり、Ｎ≠０であればｋ＝Ｎである。
例えば、７行目と８行目とに対応した出力制御回路３０では、ｉ＝７であるから（ｉ＋１）／２が４になり、４で割った剰余が０になるので、イネーブル信号Ｅnb-4が供給される。また例えば、１３行目と１４行目とに対応した出力制御回路３０では、ｉ＝１３であるから（ｉ＋１）／２が７になり、４で割った剰余が３となるので、イネーブル信号Ｅnb-3が供給される。
出力制御回路３０は、ｉ行目と（ｉ＋１）行目とに対応したものでいえば、原則的に、信号ＳＲ(i)とイネーブル信号Ｅnb-kとの論理積信号と同等な走査信号Ｇ(i)を出力するとともに、信号ＳＲ(i+1)とイネーブル信号Ｅnb-kとの論理積信号と同等な走査信号Ｇ(i+1)を出力する。
詳細には、奇数ｉおよび偶数（ｉ＋１）行目に対応した出力制御回路３０には、（ｉ＋１）／２を４で割った際の剰余をＮとしたときにイネーブル信号Ｅnb-kが供給される。ここで、ｋは、Ｎ＝０であればｋ＝４であり、Ｎ≠０であればｋ＝Ｎである。
例えば、７行目と８行目とに対応した出力制御回路３０では、ｉ＝７であるから（ｉ＋１）／２が４になり、４で割った剰余が０になるので、イネーブル信号Ｅnb-4が供給される。また例えば、１３行目と１４行目とに対応した出力制御回路３０では、ｉ＝１３であるから（ｉ＋１）／２が７になり、４で割った剰余が３となるので、イネーブル信号Ｅnb-3が供給される。
出力制御回路３０は、ｉ行目と（ｉ＋１）行目とに対応したものでいえば、原則的に、信号ＳＲ(i)とイネーブル信号Ｅnb-kとの論理積信号と同等な走査信号Ｇ(i)を出力するとともに、信号ＳＲ(i+1)とイネーブル信号Ｅnb-kとの論理積信号と同等な走査信号Ｇ(i+1)を出力する。
図６は、走査線駆動回路２０の動作を説明するためのタイミングチャートである。
この図に示されるように、クロック信号Ｃlyに対してイネーブル信号Ｅnb-1〜Ｅnb-4が同期して走査線駆動回路２０に供給される。
イネーブル信号Ｅnb-1〜Ｅnb-4の各々は、それぞれクロック信号Ｃlyの半周期（以下、「単位期間」という）に対して１／４以下の期間でＨレベルとなるパルスであって、単位期間でみたときに互いに排他的にＨレベルとなる。ここで、単位期間を４分割した期間を時間の順にアドレス１、２、３、４としたとき、イネーブル信号Ｅnb-1〜Ｅnb-4は、次のようなルールにしたがってＨレベルとなる。詳細には、イネーブル信号Ｅnb-1の１周期は、８個の単位期間（クロック信号Ｃlyの４周期）分であって、８個の単位期間にわたってアドレス４、４、３、３、２、２、１、１でＨレベルとなる。イネーブル信号Ｅnb-2、Ｅnb-3、Ｅnb-4は、イネーブル信号Ｅnb-1に対して位相が９０度ずつ、すなわち２個の単位期間（クロック信号Ｃlyの１周期）ずつ順次遅延した波形である。
なお、図においては、単位期間であるクロック信号Ｃlyの半周期を特定するために順番にｋ1、ｋ2、ｋ3、ｋ4、…という符号を付している。
この図に示されるように、クロック信号Ｃlyに対してイネーブル信号Ｅnb-1〜Ｅnb-4が同期して走査線駆動回路２０に供給される。
イネーブル信号Ｅnb-1〜Ｅnb-4の各々は、それぞれクロック信号Ｃlyの半周期（以下、「単位期間」という）に対して１／４以下の期間でＨレベルとなるパルスであって、単位期間でみたときに互いに排他的にＨレベルとなる。ここで、単位期間を４分割した期間を時間の順にアドレス１、２、３、４としたとき、イネーブル信号Ｅnb-1〜Ｅnb-4は、次のようなルールにしたがってＨレベルとなる。詳細には、イネーブル信号Ｅnb-1の１周期は、８個の単位期間（クロック信号Ｃlyの４周期）分であって、８個の単位期間にわたってアドレス４、４、３、３、２、２、１、１でＨレベルとなる。イネーブル信号Ｅnb-2、Ｅnb-3、Ｅnb-4は、イネーブル信号Ｅnb-1に対して位相が９０度ずつ、すなわち２個の単位期間（クロック信号Ｃlyの１周期）ずつ順次遅延した波形である。
なお、図においては、単位期間であるクロック信号Ｃlyの半周期を特定するために順番にｋ1、ｋ2、ｋ3、ｋ4、…という符号を付している。
さて、制御回路１０は、単位期間ｋ2のタイミングでスタートパルスＳpyを供給したとき、当該スタートパルスＳpyは、シフトレジスタ２５によって、図に示されるように単位期間ずつ順次シフトされる。したがって、信号ＳＲ(1)は単位期間ｋ3でＨレベルになり、信号ＳＲ(2)、ＳＲ(3)、ＳＲ(4)、…、は、以降単位期間ｋ4、ｋ5、ｋ6、…で順にＨレベルになる。これらの信号ＳＲ(1)〜ＳＲ(800)の各々は、それぞれ対応するイネーブル信号との論理積と同等な演算によって走査信号Ｇ(1)〜Ｇ(800)として出力されることになる。
ところで、ここでいうイネーブル信号Ｅnb-1〜Ｅnb-4のいずれかと信号ＳＲ(1)〜ＳＲ(800)との論理積が求められるタイミングは、いずれもアドレス４である。このため、図６および先の図４においては、アドレス４のイネーブル信号Ｅnb-1〜Ｅnb-4に依拠した選択という意味で、Ｌ４という符号を付している。これらの選択Ｌ４によってサブフィールドｓｆ１に対応した書き込みが行われる。
ところで、ここでいうイネーブル信号Ｅnb-1〜Ｅnb-4のいずれかと信号ＳＲ(1)〜ＳＲ(800)との論理積が求められるタイミングは、いずれもアドレス４である。このため、図６および先の図４においては、アドレス４のイネーブル信号Ｅnb-1〜Ｅnb-4に依拠した選択という意味で、Ｌ４という符号を付している。これらの選択Ｌ４によってサブフィールドｓｆ１に対応した書き込みが行われる。
制御回路１０は、単位期間ｋ2のタイミングでスタートパルスＳpyを供給してから、サブフィールドｓｆ１の重みに応じた期間が経過した単位期間ｋ6において、再度スタートパルスＳpyを供給する。当該スタートパルスＳpyは、同様にシフトレジスタ２５によって単位期間ずつ順次シフトされる。このため、信号ＳＲ(1)、ＳＲ(2)、ＳＲ(3)、…、は、単位期間ｋ7、ｋ8、ｋ9、…で順にＨレベルになり、それぞれ対応するイネーブル信号との論理積と同等な演算によって走査信号Ｇ(1)〜Ｇ(800)が出力されることになる。
ここで、イネーブル信号Ｅnb-1〜Ｅnb-4のいずれかと信号ＳＲ(1)〜ＳＲ(800)との論理積が求められるタイミングは、先のアドレス４とは異なる例えばアドレス２が用いられる。このため、図６および先の図４においては、これらの走査信号の選択については、Ｌ２という符号を付している。そして、これらの選択Ｌ２によってサブフィールドｓｆ２に対応した書き込みが行われる。
ここで、イネーブル信号Ｅnb-1〜Ｅnb-4のいずれかと信号ＳＲ(1)〜ＳＲ(800)との論理積が求められるタイミングは、先のアドレス４とは異なる例えばアドレス２が用いられる。このため、図６および先の図４においては、これらの走査信号の選択については、Ｌ２という符号を付している。そして、これらの選択Ｌ２によってサブフィールドｓｆ２に対応した書き込みが行われる。
制御回路１０は、単位期間ｋ6から、サブフィールドｓｆ２の重みに応じた期間が経過した単位期間ｋ12において、再々度スタートパルスＳpyを供給する。これにより、走査信号Ｇ(1)〜Ｇ(800)が出力される。ここで、イネーブル信号Ｅnb-1〜Ｅnb-4のいずれかと信号ＳＲ(1)〜ＳＲ(800)との論理積が求められるタイミングは、先のアドレス４、２とは異なる例えばアドレス３が用いられる。このため、図６および先の図４においては、これらの走査信号の選択については、Ｌ３という符号を付している。そして、これらの選択Ｌ３によってサブフィールドｓｆ３に対応した書き込みが行われる。
さらに、単位期間ｋ12から、サブフィールドｓｆ３の重みに応じた期間が経過した単位期間ｋ24において、スタートパルスＳpyが供給されるので、これにより、走査信号Ｇ(1)〜Ｇ(800)が出力される。ここで、論理積が求められるタイミングは、先のアドレス４、２、３とは異なるアドレス１が用いられる。このため、図６および先の図４においては、これらの走査信号の選択については、Ｌ１という符号を付している。そして、これらの選択Ｌ１によってサブフィールドｓｆ４に対応した書き込みが行われる。
さらに、単位期間ｋ12から、サブフィールドｓｆ３の重みに応じた期間が経過した単位期間ｋ24において、スタートパルスＳpyが供給されるので、これにより、走査信号Ｇ(1)〜Ｇ(800)が出力される。ここで、論理積が求められるタイミングは、先のアドレス４、２、３とは異なるアドレス１が用いられる。このため、図６および先の図４においては、これらの走査信号の選択については、Ｌ１という符号を付している。そして、これらの選択Ｌ１によってサブフィールドｓｆ４に対応した書き込みが行われる。
図６では示されていないが、単位期間ｋ24からサブフィールドｓｆ４の重みに応じた期間が経過したタイミングであって、選択Ｌ１による書き込みの終了後のタイミングにおいて、スタートパルスＳpyが供給されて、同様に、走査信号Ｇ(1)〜Ｇ(800)が出力される。このとき、選択Ｌ１によるアドレス４の使用が終了しているので、再びアドレス４が使用されることになる。
サブフィールドｓｆ１〜ｓｆ４のグループと同様な動作が、サブフィールドｓｆ５〜ｓｆ８、サブフィールドｓｆ９〜ｓｆ１２、および、サブフィールドｓｆ１３〜ｓｆ１６のグループについても繰り返し実行される。そして、次のフィールドでは書込極性が入れ替えられて、同様な書き込みが実行される。
サブフィールドｓｆ１〜ｓｆ４のグループと同様な動作が、サブフィールドｓｆ５〜ｓｆ８、サブフィールドｓｆ９〜ｓｆ１２、および、サブフィールドｓｆ１３〜ｓｆ１６のグループについても繰り返し実行される。そして、次のフィールドでは書込極性が入れ替えられて、同様な書き込みが実行される。
このように制御回路１０は、スタートパルスＳpyとイネーブル信号Ｅnb-1〜Ｅnb-4との供給によって各サブフィールドに対応した書き込みを制御する。このため、制御回路１０は、変換部１４に対し、表示データＤaのデータＤbへの変換に際して書き込みに係るサブフィールドの番号を通知し、データ線駆動回路４０に対しては、走査線が選択されるタイミング（イネーブル信号Ｅnb-1〜Ｅnb-4が立ち上がるタイミングと等価）を通知する。
さて図６において、例えば単位期間ｋ7では、信号ＳＲ(1)と信号ＳＲ(5)とが同時にＨレベルとなるが、異なるアドレスのイネーブル信号によって切り分けられるので、走査信号Ｇ(1)、Ｇ(5)が同時にＨレベルとはならず、異なるタイミングでＨレベルになる。この例においては、シフトレジスタ２５による信号ＳＲ(1)〜ＳＲ(800)のうち、最大４つが１つの単位期間において同時にＨレベルとなっても、イネーブル信号Ｅnb-1〜Ｅnb-4によって、異なるタイミングでＨレベルになる走査信号が切り出される。
ただし、単純にイネーブル信号Ｅnb-1〜Ｅnb-4のいずれかと信号ＳＲ(1)〜ＳＲ(800)との論理積を走査信号Ｇ(1)〜Ｇ(800)として出力する構成では、次のような不都合がある。すなわち、信号ＳＲ(1)〜ＳＲ(800)に対してイネーブル信号Ｅnb-1〜Ｅnb-4がなんらかの理由によって遅延した場合、単純に論理積を求める構成（その１）では、図１５に示されるように単位期間において時間的に後方寄りのアドレス４を用いた走査信号において、Ｈレベルとなる期間が短くなったり、想定外のタイミングでＨレベルとなってしまったりする。
また、イネーブル信号の波形を延長し整形する技術（例えば特開２００２−３２８６６０号公報参照）を用いた構成（その２）では、図１６に示されるように、走査信号においてＨレベルとなる期間が短くなってしまう点の不都合については解消できるものの、想定外のタイミングでＨレベルとなってしまう点の不都合については依然として解消できない。
そこで、これらの点の不都合を解消したことに主眼をおいた実施形態に係る出力制御回路３０について説明する。なお、出力制御回路３０については、いずれも構成的には同一であるので、ｉ行目と（ｉ＋１）行目とに対応したもので代表して説明する。
図７は、出力制御回路３０の構成を示す図である。この図に示されるように、出力制御回路３０は、ｉ行目に対応する単位回路３０(i)と、（ｉ＋１）行目に対応する単位回路３０(i+1)とを有している。ｉ行目に対応する単位回路３０(i)は、ＮＯＴ回路３１(i)、３３(i)、３７(i)と、ＮＡＮＤ回路３２(i)、３６(i)と、トランスミッションゲート３４(i)と、トランジスター３５(i)とを含む。同様に（ｉ＋１）行目に対応する単位回路３０(i+1)は、ＮＯＴ回路３１(i+1)、３３(i+1)、３７(i+1)と、ＮＡＮＤ回路３２(i+1)、３６(i+1)と、トランスミッションゲート３４(i+1)と、トランジスター３５(i+1)とを含む。
なお、出力制御回路３０は、機能で分けると、第１回路３０ａと第２回路３０ｂとに分けられる。
なお、出力制御回路３０は、機能で分けると、第１回路３０ａと第２回路３０ｂとに分けられる。
ｉ行目に対応する単位回路３０(i)において、ＮＯＴ回路３１(i)は、シフトレジスタ２５（図５参照）から出力される信号ＳＲ(i)の論理レベルを反転して、ＮＡＮＤ回路３２(i)の２入力端のうち一方に供給する。ＮＡＮＤ回路３２(i)の２入力端のうち他方には、ＮＡＮＤ回路３６(i)の出力信号が供給される。ＮＡＮＤ回路３２(i)は、２入力端の各々に供給された信号同士の否定論理積信号を、ＮＯＴ回路３３(i)の入力端とスイッチとしてのトランスミッションゲート３４(i)の正側制御端子とにそれぞれ供給する。
なお、ＮＯＴ回路３１(i)とＮＡＮＤ回路３２(i)とが第１サブ回路に相当し、このうち、ＮＡＮＤ回路３２(i)が論理回路に相当する。
なお、ＮＯＴ回路３１(i)とＮＡＮＤ回路３２(i)とが第１サブ回路に相当し、このうち、ＮＡＮＤ回路３２(i)が論理回路に相当する。
ＮＯＴ回路３３(i)は、ＮＡＮＤ回路３２(i)による否定論理積信号の論理レベルを再反転してトランジスター３５(i)のゲート電極とトランスミッションゲート３４(i)の負側制御端子とにそれぞれ供給する。
トランスミッションゲート３４(i)の入力端には、イネーブル信号Ｅnb-kが供給される。また、トランスミッションゲート３４(i)の出力端は、ＮＡＮＤ回路３６(i)の入力端の一方とトランジスター３５(i)のドレイン電極とにそれぞれ接続されている。トランジスター３５(i)はｎチャネル型であり、ソース電極がＬレベルに接地されている。
トランスミッションゲート３４(i)の入力端には、イネーブル信号Ｅnb-kが供給される。また、トランスミッションゲート３４(i)の出力端は、ＮＡＮＤ回路３６(i)の入力端の一方とトランジスター３５(i)のドレイン電極とにそれぞれ接続されている。トランジスター３５(i)はｎチャネル型であり、ソース電極がＬレベルに接地されている。
トランスミッションゲート３４(i)は、ＮＡＮＤ回路３２(i)による否定論理積信号がＨレベルになるとともに、ＮＯＴ回路３３(i)の出力信号がＬレベルとなったときにオン状態となるので、これにより、イネーブル信号Ｅnb-kがＮＡＮＤ回路３６(i)の入力端の一方に転送される。
一方、トランスミッションゲート３４(i)は、ＮＡＮＤ回路３２(i)による否定論理積信号がＬレベルのとき（ＮＯＴ回路３３(i)の出力信号がＨレベルのとき）にオフ状態となるので、イネーブル信号Ｅnb-kを供給する信号線とＮＡＮＤ回路３６(i)の入力端の一方との接続が遮断される。ただし、このとき、ＮＡＮＤ回路３６(i)の２入力端のうち一方は、トランジスター３５(i)のオンによってＬレベルにプルダウンされるので、浮遊状態になることはない。
一方、トランスミッションゲート３４(i)は、ＮＡＮＤ回路３２(i)による否定論理積信号がＬレベルのとき（ＮＯＴ回路３３(i)の出力信号がＨレベルのとき）にオフ状態となるので、イネーブル信号Ｅnb-kを供給する信号線とＮＡＮＤ回路３６(i)の入力端の一方との接続が遮断される。ただし、このとき、ＮＡＮＤ回路３６(i)の２入力端のうち一方は、トランジスター３５(i)のオンによってＬレベルにプルダウンされるので、浮遊状態になることはない。
ＮＡＮＤ回路３６(i)の２入力端のうち他方には、ＮＡＮＤ回路３６(i+1)の出力信号が供給される。第２サブ回路としてのＮＡＮＤ回路３６(i)は、２入力端の各々に供給された信号同士の否定論理積信号を、ＮＯＴ回路３７(i)の入力端とＮＡＮＤ回路３２(i)の入力端の他方と（ｉ＋１）行目に対応したＮＡＮＤ回路３６(i+1)の入力端の他方とにそれぞれ供給する。
ＮＯＴ回路３７(i)は、ＮＡＮＤ回路３６(i)による否定論理積信号の論理レベルを再反転して、走査信号Ｇ(i)として出力する。
なお、（ｉ＋１）行目に対応する単位回路３０(i+1)は、図に示されるように、イネーブル信号Ｅnb-kの供給経路からみて、単位回路３０(i)と対称となる関係にあるので、説明を省略する。
ＮＯＴ回路３７(i)は、ＮＡＮＤ回路３６(i)による否定論理積信号の論理レベルを再反転して、走査信号Ｇ(i)として出力する。
なお、（ｉ＋１）行目に対応する単位回路３０(i+1)は、図に示されるように、イネーブル信号Ｅnb-kの供給経路からみて、単位回路３０(i)と対称となる関係にあるので、説明を省略する。
走査線駆動回路２０において不都合が発生する原因は、上述したようにシフトレジスタ２５から出力される信号に対してイネーブル信号Ｅnb-1〜Ｅnb-4が遅延することにある。そこで、出力制御回路３０については、信号ＳＲ(i)、ＳＲ(i+1)に対してイネーブル信号Ｅnb-kが遅延した場合の動作を先に説明し、イネーブル信号Ｅnb-kが遅延しない場合の動作を後に説明することにする。
図８（１）は、信号ＳＲ(i)、ＳＲ(i+1)に対してイネーブル信号Ｅnb-kが遅延した場合の波形図である。この場合、信号ＳＲ(i)、ＳＲ(i+1)、イネーブル信号Ｅnb-kにおける論理レベルの組み合わせとしては時間的な順に次の８通りが想定される。
すなわち、第１に、信号ＳＲ(i)、ＳＲ(i+1)、イネーブル信号Ｅnb-kがいずれもＬレベルとなる期間（ａ）と、第２に、信号ＳＲ(i)がＨレベルになり、信号ＳＲ(i+1)およびイネーブル信号Ｅnb-kがＬレベルである期間（ｂ）と、第３に、信号ＳＲ(i)がＨレベルであり、信号ＳＲ(i+1)がＬレベルであり、イネーブル信号Ｅnb-kがＨレベルになる期間（ｃ）と、第４に、信号ＳＲ(i)がＬレベルになり、信号ＳＲ(i+1)がＬレベルであり、イネーブル信号Ｅnb-kがＨレベルである期間（ｄ）と、第５に、信号ＳＲ(i)がＬレベルであり、信号ＳＲ(i+1)がＨレベルになり、イネーブル信号Ｅnb-kがＨレベルである期間（ｅ）と、第６に、信号ＳＲ(i)がＬレベルであり、信号ＳＲ(i+1)がＨレベルであり、イネーブル信号Ｅnb-kがＬレベルになる期間（ｆ）と、第７に、信号ＳＲ(i)がＬレベルであり、信号ＳＲ(i+1)がＨレベルであり、イネーブル信号Ｅnb-kがＨレベルになる期間（ｇ）と、第８に、信号ＳＲ(i)がＬレベルになり、信号ＳＲ(i+1)がＬレベルであり、イネーブル信号Ｅnb-kがＨレベルである期間（ｈ）と、の８通りが想定される。
そこで以下においては、信号ＳＲ(i)、ＳＲ(i+1)に対してイネーブル信号Ｅnb-kが遅延した場合の動作について期間（ａ）から期間（ｈ）までに分けて説明することにする。
すなわち、第１に、信号ＳＲ(i)、ＳＲ(i+1)、イネーブル信号Ｅnb-kがいずれもＬレベルとなる期間（ａ）と、第２に、信号ＳＲ(i)がＨレベルになり、信号ＳＲ(i+1)およびイネーブル信号Ｅnb-kがＬレベルである期間（ｂ）と、第３に、信号ＳＲ(i)がＨレベルであり、信号ＳＲ(i+1)がＬレベルであり、イネーブル信号Ｅnb-kがＨレベルになる期間（ｃ）と、第４に、信号ＳＲ(i)がＬレベルになり、信号ＳＲ(i+1)がＬレベルであり、イネーブル信号Ｅnb-kがＨレベルである期間（ｄ）と、第５に、信号ＳＲ(i)がＬレベルであり、信号ＳＲ(i+1)がＨレベルになり、イネーブル信号Ｅnb-kがＨレベルである期間（ｅ）と、第６に、信号ＳＲ(i)がＬレベルであり、信号ＳＲ(i+1)がＨレベルであり、イネーブル信号Ｅnb-kがＬレベルになる期間（ｆ）と、第７に、信号ＳＲ(i)がＬレベルであり、信号ＳＲ(i+1)がＨレベルであり、イネーブル信号Ｅnb-kがＨレベルになる期間（ｇ）と、第８に、信号ＳＲ(i)がＬレベルになり、信号ＳＲ(i+1)がＬレベルであり、イネーブル信号Ｅnb-kがＨレベルである期間（ｈ）と、の８通りが想定される。
そこで以下においては、信号ＳＲ(i)、ＳＲ(i+1)に対してイネーブル信号Ｅnb-kが遅延した場合の動作について期間（ａ）から期間（ｈ）までに分けて説明することにする。
図９Ａ乃至図９Ｄは、出力制御回路３０における期間（ａ）から期間（ｈ）までの動作を説明するための図である。なお、これらの図において、論理レベルを区別するためにＨレベルを太線で、Ｌレベルを細線で、それぞれ示している。
期間（ａ）では、信号ＳＲ(i)がＬレベルであるので、ＮＡＮＤ回路３２(i)における入力端の一方はＨレベルとなる。ＮＡＮＤ回路３２(i)における入力端の他方は次に説明するようにＨレベルであるので、ＮＡＮＤ回路３２(i)の否定論理積信号がＬレベルとなる結果、トランスミッションゲート３４(i)がオフ状態になる一方、トランジスター３５(i)がオン状態になる。このため、ＮＡＮＤ回路３６(i)における入力端の一方はＬレベルにプルダウンされるので、ＮＡＮＤ回路３６(i)の否定論理積信号は、入力端の他方にかかわらず、Ｈレベルとなる。したがって、走査信号Ｇ(i)はＬレベルになるとともに、ＮＡＮＤ回路３２(i)における入力端の他方は上述したようにＨレベルになる。
（ｉ＋１）行目も同様に、信号ＳＲ(i+1)がＬレベルであるので、ＮＡＮＤ回路３２(i+1)における入力端の一方はＨレベルとなり、入力端の他方もＨレベルであるので、ＮＡＮＤ回路３６(i+1)における入力端の一方はＬレベルにプルダウンされる。このため、ＮＡＮＤ回路３６(i+1)の否定論理積信号がＨレベルとなる結果、走査信号Ｇ(i+1)はＬレベルになるとともに、ＮＡＮＤ回路３２(i+1)における入力端の他方はＨレベルになる。
（ｉ＋１）行目も同様に、信号ＳＲ(i+1)がＬレベルであるので、ＮＡＮＤ回路３２(i+1)における入力端の一方はＨレベルとなり、入力端の他方もＨレベルであるので、ＮＡＮＤ回路３６(i+1)における入力端の一方はＬレベルにプルダウンされる。このため、ＮＡＮＤ回路３６(i+1)の否定論理積信号がＨレベルとなる結果、走査信号Ｇ(i+1)はＬレベルになるとともに、ＮＡＮＤ回路３２(i+1)における入力端の他方はＨレベルになる。
期間（ｂ）では、期間（ａ）と比較して信号ＳＲ(i)がＨレベルになるので、ＮＡＮＤ回路３２(i)における入力端の一方はＬレベルとなる。このため、ＮＡＮＤ回路３２(i)の否定論理積信号がＨレベルとなるので、トランスミッションゲート３４(i)がオン状態になり、トランジスター３５(i)がオフ状態になるが、イネーブル信号Ｅnb-kがＬレベルであるので、ＮＡＮＤ回路３６(i)の否定論理積信号はＨレベルを維持する。したがって、走査信号Ｇ(i)はＬレベルを維持する。
このため、（ｉ＋１）行目は、期間（ａ）と同様となる結果、走査信号Ｇ(i+1)はＬレベルを維持する。
このため、（ｉ＋１）行目は、期間（ａ）と同様となる結果、走査信号Ｇ(i+1)はＬレベルを維持する。
期間（ｃ）では、期間（ｂ）と比較してイネーブル信号Ｅnb-kがＨレベルになる。当該イネーブル信号Ｅnb-kは、オン状態のトランスミッションゲート３４(i)を介してＮＡＮＤ回路３６(i)における入力端の一方に供給される。ＮＡＮＤ回路３６(i)における入力端の他方はＨレベルであるので、ＮＡＮＤ回路３６(i)の否定論理積信号がＬレベルとなる結果、走査信号Ｇ(i)はＨレベルになるとともに、ＮＡＮＤ回路３２(i)における入力端の他方とＮＡＮＤ回路３６(i+1)における入力端の他方とはいずれもＬレベルになる。
（ｉ＋１）行目にあって、ＮＡＮＤ回路３６(i+1)における入力端の他方がＬレベルになるが、入力端の一方がすでにＬレベルであるので、ＮＡＮＤ回路３６(i+1)の否定論理積信号に影響を与えない。そもそも、走査信号Ｇ(i)がＨレベルである場合（ＮＡＮＤ回路３６(i)の否定論理積信号がＬレベルである場合）、ＮＡＮＤ回路３６(i+1)においては、入力端の一方の論理レベルにかかわらず、否定論理積信号がＨレベルになるので、走査信号Ｇ(i+1)はＬレベルを維持する。
（ｉ＋１）行目にあって、ＮＡＮＤ回路３６(i+1)における入力端の他方がＬレベルになるが、入力端の一方がすでにＬレベルであるので、ＮＡＮＤ回路３６(i+1)の否定論理積信号に影響を与えない。そもそも、走査信号Ｇ(i)がＨレベルである場合（ＮＡＮＤ回路３６(i)の否定論理積信号がＬレベルである場合）、ＮＡＮＤ回路３６(i+1)においては、入力端の一方の論理レベルにかかわらず、否定論理積信号がＨレベルになるので、走査信号Ｇ(i+1)はＬレベルを維持する。
期間（ｄ）では、期間（ｃ）と比較して信号ＳＲ(i)がＬレベルになるので、ＮＡＮＤ回路３２(i)における入力端の一方がＨレベルになる。ただし、ＮＡＮＤ回路３２(i)において入力端の他方はすでにＬレベルであるので、出力である否定論理積信号はＨレベルを維持する。このため、トランスミッションゲート３４(i)はオン状態を維持するので、Ｈレベルのイネーブル信号Ｅnb-kが、オン状態のトランスミッションゲート３４(i)を介してＮＡＮＤ回路３６(i)における入力端の一方に供給される状態が維持される。一方、ＮＡＮＤ回路３６(i)における入力端の他方もＨレベルであって期間（ｃ）から変化しないので、走査信号Ｇ(i)はＨレベルを維持することになる。
（ｉ＋１）行目についても、期間（ｃ）から変化しないので、走査信号Ｇ(i+1)はＬレベルを維持することになる。
（ｉ＋１）行目についても、期間（ｃ）から変化しないので、走査信号Ｇ(i+1)はＬレベルを維持することになる。
期間（ｅ）では、期間（ｄ）と比較して信号ＳＲ(i+1)がＨレベルになる。このため、（ｉ＋１）行目において、ＮＡＮＤ回路３２(i+1)の入力端の一方がＬレベルになるので、その否定論理積信号がＨレベルとなる。このため、トランスミッションゲート３４(i+1)がオン状態になるので、Ｈレベルのイネーブル信号Ｅnb-kがＮＡＮＤ回路３６(i+1)における入力端の一方に供給される。
ただし、ｉ行目においては期間（ｄ）から状態が変化しないので、走査信号Ｇ(i)はＨレベルを維持する。このため、ＮＡＮＤ回路３６(i+1)における入力端の他方がＬレベルに維持されるので、走査信号Ｇ(i+1)はＬレベルから変化しないことになる。
ただし、ｉ行目においては期間（ｄ）から状態が変化しないので、走査信号Ｇ(i)はＨレベルを維持する。このため、ＮＡＮＤ回路３６(i+1)における入力端の他方がＬレベルに維持されるので、走査信号Ｇ(i+1)はＬレベルから変化しないことになる。
期間（ｆ）では、期間（ｅ）と比較してイネーブル信号Ｅnb-kがＬレベルになる。Ｌレベルのイネーブル信号Ｅnb-kは、オン状態のトランスミッションゲート３４(i)を介して、ＮＡＮＤ回路３６(i)における入力端の一方に供給されるので、当該ＮＡＮＤ回路３６(i)における否定論理積信号がＨレベルになる。したがって、ＮＡＮＤ回路３２(i)における入力端の他方がＨレベルになるので、当該ＮＡＮＤ回路３２(i)における否定論理積信号がＬレベルとなる結果、トランスミッションゲート３４(i)がオフ状態になる一方、トランジスター３５(i)がオン状態になる。このため、ＮＡＮＤ回路３６(i)における入力端の一方はＬレベルにプルダウンされるが、当該ＮＡＮＤ回路３６(i)における否定論理積信号は、トランスミッションゲート３４(i)がオンからオフ状態に変化しても、Ｈレベルであることには変わりはない。
よって、走査信号Ｇ(i)はＬレベルになるとともに、ＮＡＮＤ回路３２(i)における入力端の他方とＮＡＮＤ回路３６(i+1)における入力端の他方とはいずれもＨレベルになる。
一方、（ｉ＋１）行目においても、Ｌレベルのイネーブル信号Ｅnb-kがオン状態のトランスミッションゲート３４(i+1)を介して、ＮＡＮＤ回路３６(i+1)における入力端の一方に供給されるので、当該ＮＡＮＤ回路３６(i+1)による否定論理積信号は、入力端の他方にかかわらずＨレベルになる。
なお、ＮＡＮＤ回路３６(i+1)における入力端の他方は、Ｌレベルのイネーブル信号Ｅnb-kがオン状態のトランスミッションゲート３４(i)を介して、ＮＡＮＤ回路３６(i)における入力端の一方に供給されることによってＨレベルとなる。このため、ＮＡＮＤ回路３６(i+1)における入力端の一方と他方とでは、論理レベルの関係が期間（ｅ）と比較して入れ替わるが、当該ＮＡＮＤ回路３６(i+1)における否定論理積信号がＨレベルであることには変わりはない。
よって、走査信号Ｇ(i+1)はＬレベルを維持することになる。
よって、走査信号Ｇ(i)はＬレベルになるとともに、ＮＡＮＤ回路３２(i)における入力端の他方とＮＡＮＤ回路３６(i+1)における入力端の他方とはいずれもＨレベルになる。
一方、（ｉ＋１）行目においても、Ｌレベルのイネーブル信号Ｅnb-kがオン状態のトランスミッションゲート３４(i+1)を介して、ＮＡＮＤ回路３６(i+1)における入力端の一方に供給されるので、当該ＮＡＮＤ回路３６(i+1)による否定論理積信号は、入力端の他方にかかわらずＨレベルになる。
なお、ＮＡＮＤ回路３６(i+1)における入力端の他方は、Ｌレベルのイネーブル信号Ｅnb-kがオン状態のトランスミッションゲート３４(i)を介して、ＮＡＮＤ回路３６(i)における入力端の一方に供給されることによってＨレベルとなる。このため、ＮＡＮＤ回路３６(i+1)における入力端の一方と他方とでは、論理レベルの関係が期間（ｅ）と比較して入れ替わるが、当該ＮＡＮＤ回路３６(i+1)における否定論理積信号がＨレベルであることには変わりはない。
よって、走査信号Ｇ(i+1)はＬレベルを維持することになる。
期間（ｇ）では、期間（ｆ）と比較してイネーブル信号Ｅnb-kがＨレベルになる。Ｈレベルのイネーブル信号Ｅnb-kは、トランスミッションゲート３４(i)の入力端に供給されるが、ＮＡＮＤ回路３２(i)による否定論理積信号がＬレベルであるので、トランスミッションゲート３４(i)がオフ状態であってトランジスター３５(i)がオン状態から変化しない。このため、ＮＡＮＤ回路３６(i)における入力端の一方がＬレベルにプルダウンされた状態が維持されるので、当該ＮＡＮＤ回路３６(i)によるＨレベルの否定論理積信号に影響を与えない。
一方、Ｈレベルのイネーブル信号Ｅnb-kは、オン状態にあるトランスミッションゲート３４(i+1)を介して、ＮＡＮＤ回路３２(i+1)における入力端の一方に供給される。ＮＡＮＤ回路３２(i+1)における入力端の他方には、ＮＡＮＤ回路３６(i)によるＨレベルの否定論理積信号が供給される。このため、ＮＡＮＤ回路３２(i+1)による否定論理積信号はＬレベルとなるので、走査信号Ｇ(i+1)はＨレベルになる。
一方、Ｈレベルのイネーブル信号Ｅnb-kは、オン状態にあるトランスミッションゲート３４(i+1)を介して、ＮＡＮＤ回路３２(i+1)における入力端の一方に供給される。ＮＡＮＤ回路３２(i+1)における入力端の他方には、ＮＡＮＤ回路３６(i)によるＨレベルの否定論理積信号が供給される。このため、ＮＡＮＤ回路３２(i+1)による否定論理積信号はＬレベルとなるので、走査信号Ｇ(i+1)はＨレベルになる。
期間（ｈ）では、期間（ｇ）と比較して信号ＳＲ(i+1)がＬレベルになるので、ＮＡＮＤ回路３２(i+1)における入力端の一方がＨレベルになる。ただし、ＮＡＮＤ回路３２(i+1)において入力端の他方はすでにＬレベルであるので、出力である否定論理積信号はＨレベルを維持する。このため、トランスミッションゲート３４(i+1)はオン状態を維持するので、Ｈレベルのイネーブル信号Ｅnb-kが、オン状態のトランスミッションゲート３４(i+1)を介してＮＡＮＤ回路３６(i+1)における入力端の一方に供給される状態が維持される。一方、ＮＡＮＤ回路３６(i+1)における入力端の他方もＨレベルであって期間（ｇ）から変化しないので、走査信号Ｇ(i+1)はＨレベルを維持することになる。
ｉ行目についても、期間（ｇ）から変化しないので、走査信号Ｇ(i)はＬレベルを維持することになる。
ｉ行目についても、期間（ｇ）から変化しないので、走査信号Ｇ(i)はＬレベルを維持することになる。
期間（ｈ）の後、信号ＳＲ(i)、ＳＲ(i+1)と同じくイネーブル信号Ｅnb-kがＬレベルになる。このときの動作は、先に述べた期間（ａ）と同様であるので、説明を省略する。
このように出力制御回路３０では、図８（１）に示されるように信号ＳＲ(i)、ＳＲ(i+1)に対してイネーブル信号Ｅnb-kが遅延しても、走査信号Ｇ(i)、Ｇ(i+1)では、イネーブル信号Ｅnb-kのパルス幅の分を確保することができる。
また、走査信号Ｇ(i)がアクティブのＨレベルになる期間では、すなわちＮＡＮＤ回路３６(i)の否定論理積信号がアクティブのＬレベルなる期間では、イネーブル信号Ｅnb-kを共用するＮＡＮＤ回路３６(i+1)の否定論理積信号を強制的に非アクティブのＨレベルとして走査信号Ｇ(i+1)をＬレベルとし、反対に、走査信号Ｇ(i+1)がＨレベルになる期間（ＮＡＮＤ回路３６(i+1)の否定論理積信号がＬレベルなる期間）では、ＮＡＮＤ回路３６(i)の否定論理積信号を強制的にＨレベルとして走査信号Ｇ(i)をＬレベルとする。このため、信号ＳＲ(i)、ＳＲ(i+1)に対してイネーブル信号Ｅnb-kが遅延しても、イネーブル信号Ｅnb-kを共用する走査信号Ｇ(i)、Ｇ(i+1)が同時にアクティブのＨレベルとなってしまうことを防止することができる。
ここでは、ｉおよび（ｉ＋１）行目に対応する出力制御回路３０で代表して説明しているが、１および２行目、３、および４行目、５および６行目、…、７９９および８００行目に対応する出力制御回路３０でもそれぞれ同様な動作である。
したがって、図１０に示されるように、本実施形態では、信号ＳＲ(1)、ＳＲ(2)、ＳＲ(3)、…に対してイネーブル信号Ｅnb-1〜Ｅnb-4が遅延したとしても、走査信号Ｇ(1)、Ｇ(2)、Ｇ(3)、…においてアクティブのＨレベルとなる期間は、イネーブル信号Ｅnb-1〜Ｅnb-4のパルス幅にすることができるとともに、互いに重複してアクティブレベルとなる状態が避けられる。
また、走査信号Ｇ(i)がアクティブのＨレベルになる期間では、すなわちＮＡＮＤ回路３６(i)の否定論理積信号がアクティブのＬレベルなる期間では、イネーブル信号Ｅnb-kを共用するＮＡＮＤ回路３６(i+1)の否定論理積信号を強制的に非アクティブのＨレベルとして走査信号Ｇ(i+1)をＬレベルとし、反対に、走査信号Ｇ(i+1)がＨレベルになる期間（ＮＡＮＤ回路３６(i+1)の否定論理積信号がＬレベルなる期間）では、ＮＡＮＤ回路３６(i)の否定論理積信号を強制的にＨレベルとして走査信号Ｇ(i)をＬレベルとする。このため、信号ＳＲ(i)、ＳＲ(i+1)に対してイネーブル信号Ｅnb-kが遅延しても、イネーブル信号Ｅnb-kを共用する走査信号Ｇ(i)、Ｇ(i+1)が同時にアクティブのＨレベルとなってしまうことを防止することができる。
ここでは、ｉおよび（ｉ＋１）行目に対応する出力制御回路３０で代表して説明しているが、１および２行目、３、および４行目、５および６行目、…、７９９および８００行目に対応する出力制御回路３０でもそれぞれ同様な動作である。
したがって、図１０に示されるように、本実施形態では、信号ＳＲ(1)、ＳＲ(2)、ＳＲ(3)、…に対してイネーブル信号Ｅnb-1〜Ｅnb-4が遅延したとしても、走査信号Ｇ(1)、Ｇ(2)、Ｇ(3)、…においてアクティブのＨレベルとなる期間は、イネーブル信号Ｅnb-1〜Ｅnb-4のパルス幅にすることができるとともに、互いに重複してアクティブレベルとなる状態が避けられる。
また、信号ＳＲ(i)とイネーブル信号Ｅnb-kとの論理積信号を走査信号Ｇ(i)とするとともに、信号ＳＲ(i+1)とイネーブル信号Ｅnb-kとの論理積信号を走査信号Ｇ(i+1)とする従来構成では、イネーブル信号Ｅnb-1〜Ｅnb-4が論理積回路を構成するトランジスターのゲート電極に入力される。このため、制御回路１０からイネーブル信号Ｅnb-1〜Ｅnb-4を供給する各信号線には、比較的大容量がそれぞれ寄生してしまう。
これに対して、本実施形態に係る出力制御回路３０では、トランスミッションゲートの入力端がイネーブル信号Ｅnb-1〜Ｅnb-4を入力するので、イネーブル信号Ｅnb-1〜Ｅnb-4を供給する信号線２１〜２４に寄生する容量が抑えられる。このため、本実施形態では、高速駆動に、より適している、といえる。
これに対して、本実施形態に係る出力制御回路３０では、トランスミッションゲートの入力端がイネーブル信号Ｅnb-1〜Ｅnb-4を入力するので、イネーブル信号Ｅnb-1〜Ｅnb-4を供給する信号線２１〜２４に寄生する容量が抑えられる。このため、本実施形態では、高速駆動に、より適している、といえる。
また、ここでは、信号ＳＲ(i)、ＳＲ(i+1)に対してイネーブル信号Ｅnb-kが遅延した場合の動作について説明したが、イネーブル信号Ｅnb-kが遅延していない場合の動作についても確認的に説明する。
図８（２）は、信号ＳＲ(i)、ＳＲ(i+1)に対してイネーブル信号Ｅnb-kが遅延していない場合の波形図である。この場合、信号ＳＲ(i)、ＳＲ(i+1)、イネーブル信号Ｅnb-kにおける論理レベルの組み合わせとしては時間的な順に次の８通りが想定される。
すなわち、第１に期間（ａ）と、第２に期間（ｂ）と、第３に期間（ｃ）と、第４に、信号ＳＲ(i)がＨレベルであって、信号ＳＲ(i+1)がＬレベルのときに、イネーブル信号Ｅnb-kがＬレベルになる期間（Ｂ）と、第５に、信号ＳＲ(i)、ＳＲ(i+1)、イネーブル信号Ｅnb-kがいずれもＬレベルになる期間（Ａ）と、第６に期間（ｆ）と、第７に期間（ｇ）と、第８に、信号ＳＲ(i)がＬレベルであって、信号ＳＲ(i+1)がＨレベルのときに、イネーブル信号Ｅnb-kがＬレベルになる期間（Ｆ）と、が想定される。このうち、期間（Ｂ）は期間（ｂ）と同様であり、期間（Ａ）は期間（ａ）と同様であり、期間（Ｆ）は期間（ｆ）と同様である。
このため、信号ＳＲ(i)、ＳＲ(i+1)に対してイネーブル信号Ｅnb-kが遅延していない場合には、信号ＳＲ(i)とイネーブル信号Ｅnb-kとの論理積信号を走査信号Ｇ(i)とするとともに、信号ＳＲ(i+1)とイネーブル信号Ｅnb-kとの論理積信号を走査信号Ｇ(i+1)とする従来構成と全く同様な波形となる。
すなわち、第１に期間（ａ）と、第２に期間（ｂ）と、第３に期間（ｃ）と、第４に、信号ＳＲ(i)がＨレベルであって、信号ＳＲ(i+1)がＬレベルのときに、イネーブル信号Ｅnb-kがＬレベルになる期間（Ｂ）と、第５に、信号ＳＲ(i)、ＳＲ(i+1)、イネーブル信号Ｅnb-kがいずれもＬレベルになる期間（Ａ）と、第６に期間（ｆ）と、第７に期間（ｇ）と、第８に、信号ＳＲ(i)がＬレベルであって、信号ＳＲ(i+1)がＨレベルのときに、イネーブル信号Ｅnb-kがＬレベルになる期間（Ｆ）と、が想定される。このうち、期間（Ｂ）は期間（ｂ）と同様であり、期間（Ａ）は期間（ａ）と同様であり、期間（Ｆ）は期間（ｆ）と同様である。
このため、信号ＳＲ(i)、ＳＲ(i+1)に対してイネーブル信号Ｅnb-kが遅延していない場合には、信号ＳＲ(i)とイネーブル信号Ｅnb-kとの論理積信号を走査信号Ｇ(i)とするとともに、信号ＳＲ(i+1)とイネーブル信号Ｅnb-kとの論理積信号を走査信号Ｇ(i+1)とする従来構成と全く同様な波形となる。
ここでは、表示回路１００を図１において上から下方向に向かって垂直走査する場合を例にとって説明したが、表示回路１００を適用する電子機器の用途によっては、反対に下から上方向に向かって垂直走査する場合もある。例えばビデオカメラや電子スチルカメラなどにおけるバリアングル式液晶モニターに適用する場合や、天井吊下と地上設置式とを切り替え可能にするプロジェクターのライトバルブに適用する場合などである。
この場合、シフトレジスタ２５をいわゆる双方向転送タイプとして、スタートパルスＳpyの転送方向を下から上方向するとともに、イネーブル信号Ｅnb-1〜Ｅnb-4の順番を入れ替えて供給すれば良い。
この場合、シフトレジスタ２５をいわゆる双方向転送タイプとして、スタートパルスＳpyの転送方向を下から上方向するとともに、イネーブル信号Ｅnb-1〜Ｅnb-4の順番を入れ替えて供給すれば良い。
詳細には、図１１に示されるように、信号ＳＲ(800)、ＳＲ(799)、ＳＲ(798)、ＳＲ(797)、…、ＳＲ(2)、ＳＲ(1)の順でＨレベルにするとともに、信号線２１〜２４にイネーブル信号Ｅnb-4〜Ｅnb-1を供給すれば良い。これにより、ｉ、（ｉ＋１）行目に対応する出力制御回路３０においては、ｉ行目から（ｉ＋１）行目までに対応した動作が、反対に（ｉ＋１）行目からｉ行目までに対応した動作となる。このため、走査信号Ｇ(800)〜Ｇ(1)の波形が図１１に示される通りとなる。
本発明は、上述した実施形態に限定されるものではなく、例えば次に述べるような各種の変形が可能である。また、次に述べる変形の態様は、任意に選択された一または複数を適宜に組み合わせることもできる。
実施形態においては、イネーブル信号Ｅnb-1〜Ｅnb-4の４系統を用いたが、系統数は「２」以上であれば良い。図１２は、８系統のイネーブル信号Ｅnb-1〜Ｅnb-8を用いた例である。なお、８系統のイネーブル信号Ｅnb-1〜Ｅnb-8を用いる場合、イネーブル信号の周期や単位期間においてどのようにＨレベルとするかを示すルールと、イネーブル信号がどの出力制御回路に供給されるのかを示すルールとについては、上述した４系統の場合から容易に類推されるであろう。
実施形態においては、画素１１０におけるトランジスター１１６をｎチャネル型としたために、走査信号のＨレベルが当該トランジスター１１６をオン状態させるアクティブレベルであり、Ｌレベルが当該トランジスター１１６をオフ状態させるノン・アクティブレベルである。
これに限られず、トランジスター１１６をｐチャネル型としても良い。トランジスター１１６をｐチャネル型する場合、走査信号のＬレベルがアクティブレベルとなり、Ｈレベルがノン・アクティブレベルとなる。
これに限られず、トランジスター１１６をｐチャネル型としても良い。トランジスター１１６をｐチャネル型する場合、走査信号のＬレベルがアクティブレベルとなり、Ｈレベルがノン・アクティブレベルとなる。
次に、上述した電気光学装置１を適用した電子機器について説明する。
図１３は、表示回路１００をライトバルブとして用いたプロジェクター１１００の外観構成を示す図であり、図１４は、プロジェクター１１００の光学的構成を示す平面図である。
図１４に示されるように、プロジェクター１１００は、反射型の表示回路１００を、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応させた３板式である。プロジェクター１１００の内部には、偏光照明装置１１１０がシステム光軸ＰＬに沿って配置している。この偏光照明装置１１１０において、ランプ１１１２からの出射光は、リフレクター１１１４による反射で略平行な光束となって、第１のインテグレーターレンズ１１２０に入射する。この第１のインテグレーターレンズ１１２０により、ランプ１１１２からの出射光は、複数の中間光束に分割される。この分割された中間光束は、第２のインテグレーターレンズ１１２５を光入射側に有する偏光変換素子１１３０によって、偏光方向がほぼ揃った一種類の偏光光束（ｓ偏光光束）に変換されて、偏光照明装置１１１０から出射されることになる。
図１３は、表示回路１００をライトバルブとして用いたプロジェクター１１００の外観構成を示す図であり、図１４は、プロジェクター１１００の光学的構成を示す平面図である。
図１４に示されるように、プロジェクター１１００は、反射型の表示回路１００を、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応させた３板式である。プロジェクター１１００の内部には、偏光照明装置１１１０がシステム光軸ＰＬに沿って配置している。この偏光照明装置１１１０において、ランプ１１１２からの出射光は、リフレクター１１１４による反射で略平行な光束となって、第１のインテグレーターレンズ１１２０に入射する。この第１のインテグレーターレンズ１１２０により、ランプ１１１２からの出射光は、複数の中間光束に分割される。この分割された中間光束は、第２のインテグレーターレンズ１１２５を光入射側に有する偏光変換素子１１３０によって、偏光方向がほぼ揃った一種類の偏光光束（ｓ偏光光束）に変換されて、偏光照明装置１１１０から出射されることになる。
さて、偏光照明装置１１１０から出射されたｓ偏光光束は、偏光ビームスプリッター１１４０のｓ偏光光束反射面１１４１によって反射される。この反射光束のうち、青色光（Ｂ）の光束がダイクロイックミラー１１５１の青色光反射層にて反射され、表示回路１００Ｂでの反射に際して変調される。また、ダイクロイックミラー１１５１の青色光反射層を透過した光束のうち、赤色光（Ｒ）の光束は、ダイクロイックミラー１１５２の赤色光反射層にて反射され、表示回路１００Ｒでの反射に際して変調される。一方、ダイクロイックミラー１１５１の青色光反射層を透過した光束のうち、緑色光（Ｇ）の光束は、ダイクロイックミラー１１５２の赤色光反射層を透過して、表示回路１００Ｇでの反射に際して変調される。
ここで、表示回路１００Ｒ、１００Ｇおよび１００Ｂは、上述した実施形態における表示回路１００と同様であり、供給されるＲ、Ｇ、Ｂの各色に対応する表示データＤaに基づいてそれぞれ駆動されるものである。すなわち、このプロジェクター１１００では、表示回路１００が、Ｒ、Ｇ、Ｂの各色に対応して３組設けられて、Ｒ、Ｇ、Ｂの各色に対応する表示データＤaに応じてそれぞれ駆動される構成となっている。
ここで、表示回路１００Ｒ、１００Ｇおよび１００Ｂは、上述した実施形態における表示回路１００と同様であり、供給されるＲ、Ｇ、Ｂの各色に対応する表示データＤaに基づいてそれぞれ駆動されるものである。すなわち、このプロジェクター１１００では、表示回路１００が、Ｒ、Ｇ、Ｂの各色に対応して３組設けられて、Ｒ、Ｇ、Ｂの各色に対応する表示データＤaに応じてそれぞれ駆動される構成となっている。
表示回路１００Ｒ、１００Ｇ、１００Ｂによってそれぞれ変調された赤色、緑色、青色の光は、ダイクロイックミラー１１５２、１１５１、偏光ビームスプリッター１１４０によって順次合成された後、投射光学系１１６０によって、スクリーン１１７０に投射される。なお、表示回路１００Ｒ、１００Ｂおよび１００Ｇには、ダイクロイックミラー１１５１、１１５２によって、Ｒ、Ｇ、Ｂの各原色に対応する光束が入射するので、カラーフィルタは設けられない。
なお、電子機器としては、図１３および図１４を参照して説明したプロジェクターの他、ビデオカメラやレンズ交換式デジタルカメラにおける電子式ビューファインダーや、ヘッドマウントディスプレイなどにも適用可能である。
なお、電子機器としては、図１３および図１４を参照して説明したプロジェクターの他、ビデオカメラやレンズ交換式デジタルカメラにおける電子式ビューファインダーや、ヘッドマウントディスプレイなどにも適用可能である。
１…電気光学装置、２０…走査線駆動回路、２５…シフトレジスタ、３０…出力制御回路、３２(i)、３２(i+1)…ＮＡＮＤ回路、３４(i)、３４(i+1)…トランスミッションゲート、３６(i)、３６(i+1)…ＮＡＮＤ回路、４０…データ線駆動回路、１００…表示回路、１１０…画素、１１２…走査線、１１４…データ線、１１６…トランジスター、１２０…液晶素子、１１００…プロジェクター。
Claims (11)
- 複数の第１サブ回路を含む第１回路と、
複数の第２サブ回路を含む第２回路と、
を含み、
前記複数の第１サブ回路のうち、一の第１サブ回路は一の入力信号とイネーブル信号とを入力し、
前記複数の第２サブ回路のうち、一の第２サブ回路は、前記一の第１サブ回路から前記イネーブル信号が転送されたときに当該イネーブル信号を入力し、
前記一の第２サブ回路は第１出力信号を出力し、
前記一の第１サブ回路は前記第１出力信号を入力する
ことを特徴とする出力制御回路。 - 前記複数の第２サブ回路のうち、前記一の第２サブ回路と異なる他の第２サブ回路が前記第１出力信号を入力する
ことを特徴とする請求項１に記載の出力制御回路。 - 前記一の第１サブ回路は、
前記一の入力信号と前記一の出力信号とを入力する論理回路と、
前記イネーブル信号が前記第２サブ回路に供給される経路の途中で、前記論理回路の出力信号に応じてオン状態またはオフ状態となるスイッチと、
を含む
ことを特徴とする請求項２に記載の出力制御回路。 - 前記一の第２サブ回路は、
前記他の第２サブ回路の出力信号がアクティブレベルのとき、前記一の出力信号がアクティブレベルとなることを禁止する
ことを特徴とする請求項３に記載の出力制御回路。 - 複数の第１サブ回路を含み、前記複数の第１サブ回路のうち、少なくとも２つの第１サブ回路は二の入力信号とイネーブル信号とを入力する第１回路と、
複数の第２サブ回路を含み、前記複数の第２サブ回路のうち、一の第２サブ回路は、前記２つの第１サブ回路のうち一方から前記イネーブル信号が転送されたときに当該イネーブル信号を入力する第２回路と、
を含み、
前記一の第２サブ回路による出力信号を、前記複数の第２サブ回路のうち、前記一の第２サブ回路以外の他の第２サブ回路が入力する
ことを特徴とする出力制御回路。 - 前記２つの第１サブ回路のうち一方は、
前記一の第２サブ回路から出力される第１出力信号と、前記二の入力信号の一方とを入力する
ことを特徴とする請求項５に記載の出力制御回路。 - 前記一の第１サブ回路は、
前記第１出力信号と前記二の入力信号の一方とに基づく第２出力信号を出力する論理回路を含む
ことを特徴とする請求項１または６に記載の出力制御回路。 - 前記論理回路に入力される入力信号は、シフトレジスタから供給された信号である
ことを特徴とする請求項７に記載の出力制御回路。 - 走査線の各々を駆動する走査線駆動回路であって、
互いに排他的にアクティブレベルとなるパルス信号を前記走査線の各々に対応して順次出力するシフトレジスタと、
前記走査線の所定数毎に設けられた請求項１または５に記載の出力制御回路と
を有し、
前記出力制御回路は、イネーブル信号と前記所定数の走査線に対応するパルス信号とを入力して、対応する走査線に供給する
ことを特徴とする走査線駆動回路。 - 前記走査線と前記データ線との交差に対応して画素を備える電気光学装置であって、
前記走査線を駆動する請求項９に記載の走査線駆動回路を
有することを特徴とする電気光学装置。 - 請求項１０に記載の電気光学装置を備えることを特徴とする電子機器。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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