WO2009113532A1 - 画像表示装置 - Google Patents

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充良 中谷
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富士電機ホールディングス株式会社
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    • G09G2320/043—Preventing or counteracting the effects of ageing

Definitions

  • the present invention relates to an image display device using an organic EL element, and more particularly to a driving means for driving the organic EL element.
  • organic EL displays configured by arranging a plurality of organic EL elements in a matrix (matrix) as a display that can obtain high luminance with low power consumption and can be thinned.
  • TFT Thin Film Transistor
  • drive characteristics are deteriorated according to the driving time and the luminance.
  • the drive characteristics are remarkably deteriorated.
  • the deterioration of the drive characteristics is a change in the threshold voltage of the gate of the TFT element, and more specifically, the voltage for driving the TFT element increases with time.
  • the threshold voltage of the TFT element that drives the organic EL element will be described with reference to FIG.
  • the gate-source voltage Vgs44 of the TFT element that drives the organic EL element 47 deteriorates, the drive current Ids48 decreases. Therefore, in order to pass the same drive current Ids 48 as before deterioration, it is necessary to increase the gate-source voltage Vgs44. For this reason, a method is known in which the voltage increase of the gate-source voltage Vgs 44 is read for each pixel prior to image display, and the drive voltage is increased based on the read amount.
  • FIG. 15 shows a system configuration diagram of a conventional image display apparatus.
  • the conventional image display apparatus includes an organic EL panel 8, a driver A 15, a driver B 16, an MPU 17, a display memory 14, a correction memory 13, and a control unit 20.
  • the display memory 14 and the correction memory 13 for the display image are connected to the driver A 15 via the image data input bus 1 and the correction memory interface bus 4, respectively.
  • the MPU 17 is connected to the display memory 14, the correction memory 13, and the control unit 20 via the MPU bus 18.
  • the control unit 20 is connected to the display memory 14 via the display memory address bus 11, connected to the correction memory 13 via the correction memory address bus 12, and further connected to the driver B 16.
  • the MPU 17 reads the gate-source voltage Vgs44 of the TFT element. At this time, it is assumed that the gate-source voltage Vgs44 is digitized in the driver A15. 2. Next, as shown in FIG. 17, the MPU 17 writes the read value of the gate-source voltage Vgs 44 into the correction memory 13. 3. Next, as shown in FIG. 18, the correction data and the display data are sent to the driver A 15, and an image is displayed based on them.
  • FIG. 19 shows a circuit diagram of the correction data selection circuit 6 provided in the driver A 15 of the conventional image display device.
  • the correction data selection circuit 6 includes a correction data selection register 49, an AD converter 33, a decoder 34, and a selection switch 35 to which the correction data read bus 32 is connected.
  • the MPU 17 needs to set a TFT element that reads the gate-source voltage Vgs 44 in the correction data selection circuit 6 in the correction data selection register 49. That is, the MPU 17 has to change the setting of the correction data selection circuit 6 for each pixel.
  • An object of the present invention is to provide an image display device capable of reducing the time until an image is displayed and displaying the image at a higher speed.
  • the image display device includes a plurality of pixel drive circuits including an organic EL element and a drive element that drives the organic EL element, and displays an image corrected by correction data read from the drive element.
  • An image display apparatus includes correction data reading means for reading correction data from a drive element prior to image display, and correction data writing means for directly writing the read correction data to a correction memory.
  • the DMA function is realized by the correction data reading unit and the correction data writing unit, and an image corrected based on the correction data read from the correction memory is displayed.
  • the correction data read operation and write operation can be performed by the DMA function.
  • the DMA function is to perform processing without going through the MPU. Therefore, according to the present invention, data processing involving the MPU can be reduced, and an image can be corrected and displayed at a higher speed.
  • the correction data reading means of the image display device may include a correction data selection circuit and a correction data reading counter for selecting a drive pixel from which correction data is read.
  • the correction data selection circuit has a selection switch for selecting a signal from the pixel drive circuit, connects the output from the selection switch to an AD converter, and controls the selection switch based on the output from the correction data readout counter. May be.
  • the correction data selection circuit of the image display device connects the signal from the pixel drive circuit to the AD converter, connects the output from the AD converter to the selector, and based on the output of the correction data read counter.
  • the selector may be controlled.
  • an image display device capable of reducing the time until an image is displayed and displaying the image at a higher speed.
  • FIG. 1 is a system configuration diagram of an image display apparatus according to an embodiment of the present invention.
  • FIG. 2 is a diagram illustrating a circuit of the driver A 15 according to the embodiment of the present invention.
  • FIG. 3 is a diagram showing details of the data bus of the image display apparatus shown in FIG.
  • FIG. 4 is a drive circuit diagram of the pixel unit according to the embodiment of the present invention.
  • FIG. 5 is a timing chart of the correction operation of the drive circuit shown in FIG.
  • FIG. 6 is a diagram illustrating an operation of the drive circuit illustrated in FIG.
  • FIG. 7 is a diagram for explaining the correction data read operation of the correction data read counter 5.
  • FIG. 8 is a circuit diagram of the correction data selection circuit 6 according to an embodiment of the present invention.
  • FIG. 9 is a diagram illustrating the operation of the image display apparatus according to the embodiment of the present invention.
  • FIG. 10 is a timing chart of the display operation of the drive circuit shown in FIG.
  • FIG. 11 is a circuit diagram for each pixel in which the correction data 45 and the display data 46 are added.
  • FIG. 12 is a diagram illustrating the operation of the image display apparatus according to the embodiment of the present invention.
  • FIG. 13 is a circuit diagram of the correction data selection circuit 6 'according to one embodiment of the present invention.
  • FIG. 14 is an explanatory diagram of the threshold voltage of the TFT element that drives the organic EL element.
  • FIG. 15 is a system configuration diagram of a conventional image display apparatus.
  • FIG. 16 is a diagram illustrating the operation of a conventional image display apparatus.
  • FIG. 17 is a diagram illustrating the operation of a conventional image display apparatus.
  • FIG. 18 is a diagram illustrating the operation of a conventional image display apparatus.
  • FIG. 19 is a circuit diagram of a
  • FIG. 1 is a system configuration diagram of an image display apparatus according to an embodiment of the present invention.
  • the image display apparatus according to the present embodiment includes an organic EL panel 8, a driver A 15 that drives the organic EL panel 8, a driver B 16, an MPU 17, a display memory 14, a correction memory 13, and a control unit 20.
  • the display memory 14 for display image and the correction memory 13 are connected to the driver A 15 via the image data input bus 1 and the correction memory interface bus 4, respectively.
  • the MPU 17 is connected to the display memory 14, the correction memory 13, and the control unit 20 via the MPU bus 18.
  • the control unit 20 is connected to the display memory 14 via the display memory address bus 11, connected to the correction memory 13 via the correction memory address bus 12, and further connected to the driver B 16.
  • FIG. 2 is a diagram showing a circuit of the driver A 15 according to one embodiment of the present invention, in which the driver A 15 and the organic EL panel 8 are connected.
  • the driver A 15 includes a correction data read counter 5, a correction data selection circuit 6, a correction data buffer 50, a serial / parallel converter 2, and a driver A drive circuit 3.
  • the organic EL panel 8 includes a plurality of pixel drive circuits 7, and the pixel drive circuit 7 is connected to the driver A control signal line 9 and the driver B control signal line 10.
  • the correction data of a plurality of TFT elements read at once via the correction data read bus 32 are sequentially output using the correction data read counter 5. That is, when reading the correction data from the column of the pixel driving circuit 7 selected by the driver B 16, the pixel can be selected based on the address of the correction data reading counter 5.
  • the serial-parallel converter 2 receives correction data from the correction memory interface bus 4 via the correction data buffer 50, receives image data from the image data input bus 1, and sends them to the driver A drive circuit 3.
  • the pixel drive circuit 7 receives control signals from the driver A control signal line 9 and the driver B control signal line 10. By doing so, the organic EL panel 8 is driven.
  • FIG. 3 shows details of the data bus of the image display device shown in FIG.
  • the control unit 20 includes a display address generator 19, a correction memory address generator 21, a driver B control signal generation unit 22, and a pixel control signal generation unit 52.
  • the display address generator 19 is connected to the correction memory 13 via the correction memory display address buffer 23 and is connected to the display memory 14 via the display memory display address buffer 28.
  • the correction memory address generator 21 is connected to the correction memory 13 via the correction memory address buffer 24.
  • the correction memory 13 is connected to the MPU bus 18 via an MPU access address buffer 25 and an MPU correction memory input / output data buffer 27, and is connected to the driver A via a display correction memory input / output data buffer 26. 15 is connected.
  • the display memory 14 is connected to the MPU bus 18 via the display memory address buffer 29 and the MPU display memory input / output data buffer 31, and is also connected to the driver A 15 via the display memory data buffer 30 for display. Is done.
  • control unit 20 automatically generates the display address generator 19 and the correction memory address generator 21, and the driver B control signal generation unit 22 and the pixel control signal generation unit 52 which are control signal generation circuits.
  • DMA Direct Memory Access
  • FIG. 4 is a drive circuit diagram of a pixel unit according to an embodiment of the present invention, and a plurality of pixel drive circuits 7 including a correction circuit and a driver A drive circuit 3 are connected.
  • FIG. 5 is a timing chart of the correction operation (threshold voltage read operation) of the drive circuit shown in FIG.
  • FIG. 6 is a diagram illustrating an operation of the drive circuit illustrated in FIG.
  • FIG. 7 is a diagram for explaining the correction data read operation of the correction data read counter 5.
  • FIG. 8 is a circuit diagram of the correction data selection circuit 6 according to an embodiment of the present invention. The correction operation will be described below with reference to these drawings.
  • both the first pixel control signal 41 and the second pixel control signal 42 are set to the high level, and the reference power supply as shown in FIG. 37 drives the organic EL element 47 (at this time, the output of the DA converter 38 is stopped). 2) Next, the reference current 43 is stopped simultaneously with turning off the first pixel control signal 41. 3) Next, as shown in FIG. 7, after the circuit is stabilized, the first pixel control signal 41 is turned on and the correction data is read out to the correction data read bus 32. 4) The correction data selection of the correction data read bus 32 in the operation of 3) is controlled by the correction data selection circuit 6 shown in FIG. More specifically, the selection of the pixel from which the correction data is read is determined by the value of the correction data read counter 5, and this value becomes the selection control signal by the decoder 34.
  • FIG. 9 is a diagram showing an operation of the image display apparatus according to the embodiment of the present invention.
  • FIG. 9 shows an operation of writing the correction data read out in the above operations 1) to 4) into the correction memory 13.
  • the controller 20 causes the driver B control signal generator 22 to generate a signal for controlling the operations 1) to 4) described above. Further, the control unit 20 outputs the correction memory address from the correction memory address generator 21 to the correction memory 13 and generates a control signal for writing the correction data from the driver A 15 to the correction memory 13.
  • memory access is performed without the MPU 17 interposed.
  • the pixel drive circuit 7 described above is merely an example, and other drive circuits that can read correction data can be used.
  • FIG. 10 shows a timing chart of the display operation of the drive circuit shown in FIG. As shown in the figure, the correction data Vth from the correction memory 13 and the display data Vdata from the display memory are added to obtain a gate-source voltage Vgs44 of the driving transistor.
  • FIG. 11 shows a circuit diagram for each pixel to which the correction data 45 and the display data 46 are added. As illustrated, the correction data 45 from the correction memory 13 and the display data 46 from the display memory 14 are added by the adder 51 and sent to the DA converter 38. In this way, correction is possible.
  • FIG. 12 is a diagram showing an operation of the image display apparatus according to the embodiment of the present invention.
  • FIG. 12 shows a display operation in this image display apparatus. *
  • the display address generator 19 outputs a display address, and the display address is supplied to the correction memory 13 and the display memory 14. Next, correction data and display data are read from the respective memories and supplied to the driver A 15. In this way, an image is displayed.
  • the above-described operation can be performed by directly accessing the memory without going through the MPU 17 (that is, the DMA function is realized). By doing so, those operations can be performed without being affected by the processing performance of the MPU 17, and the corrected image data can be displayed at a higher speed than when the MPU 17 is used. it can.
  • the image display apparatus includes a correction data selection circuit 6 'having a configuration different from that of the first embodiment. Note that other configurations and operations of the image display apparatus according to the present embodiment are the same as those of the first embodiment.
  • FIG. 13 shows a circuit diagram of the correction data selection circuit 6 'according to the present embodiment.
  • the correction data selection circuit 6 ′ includes a selector 36 connected to the correction data read counter 5 and a plurality of AD converters 33 connected to the selector 36.
  • the correction data is quantized by the AD converter 33, and the selection of the selector 36 is changed by the output of the correction data reading counter 5. By doing so, digital control becomes possible, and the quantization by the AD converter 33 is less susceptible to noise and the like.
  • an image display device capable of reducing the time until an image is displayed and displaying the image at a higher speed.

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Abstract

　画像を表示するまでの時間を減少させ、より高速に画像を表示することができる画像表示装置を提供する。本発明に係る画像表示装置は、有機ＥＬ素子および該有機ＥＬ素子を駆動する駆動素子を備えた複数の画素駆動回路を有し、駆動素子から読み出した補正データによって補正された画像を表示する。本発明に係る画像表示装置は、画像の表示に先立って駆動素子から補正データを読み出す補正データ読み出し手段と、読み出した補正データを補正メモリに直接書き込むための補正データ書き込み手段とを備える。補正データ読み出し手段および補正データ書き込み手段によってＤＭＡ機能が実現され、補正メモリから読み出した補正データに基づいて補正された画像が表示される。

Description

画像表示装置
　本発明は、有機ＥＬ素子を使用した画像表示装置に関し、特に、有機ＥＬ素子を駆動する駆動手段に関する。
　近年、低消費電力で高い輝度を得ることができ、薄型化が可能なディスプレイとして、複数の有機ＥＬ素子を行列状（マトリクス状）に配置して構成される有機ＥＬディスプレイが注目されている。
　一般的に、有機ＥＬ素子を駆動する薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）素子では、駆動した時間やその輝度に応じて駆動特性の劣化が生じる。特に、ＴＦＴ素子としてアモルファスＴＦＴを利用する場合には、駆動特性の劣化が顕著である。この駆動特性の劣化とは、ＴＦＴ素子のゲートの閾値電圧の変化であり、より具体的には、ＴＦＴ素子を駆動させるための電圧が、時間の経過と共に高くなることである。
　以下に、図１４を参照しながら、有機ＥＬ素子を駆動するＴＦＴ素子の閾値電圧について説明する。図１４に示すように、有機ＥＬ素子４７を駆動するＴＦＴ素子のゲート－ソース間電圧Ｖｇｓ４４が劣化すると、駆動電流Ｉｄｓ４８が低下してしまう。したがって、劣化する前と同じ駆動電流Ｉｄｓ４８を流すためには、ゲート－ソース間電圧Ｖｇｓ４４を高くする必要がある。そのため、画像表示に先立って画素毎にゲート－ソース間電圧Ｖｇｓ４４の電圧上昇分を読み出して、それに基づいて駆動電圧を高くする方法が知られている。
　図１５に、従来の画像表示装置のシステム構成図を示す。従来の画像表示装置は、有機ＥＬパネル８、ドライバＡ　１５、ドライバＢ　１６、ＭＰＵ１７、表示メモリ１４、補正メモリ１３、および制御部２０を備える。表示画像用の表示メモリ１４および補正メモリ１３はそれぞれ、画像データ入力バス１および補正メモリインターフェースバス４を介して、ドライバＡ　１５に接続される。また、ＭＰＵ１７は、ＭＰＵバス１８を介して、表示メモリ１４、補正メモリ１３、および制御部２０に接続される。制御部２０は、表示メモリアドレスバス１１を介して表示メモリ１４に接続され、補正メモリアドレスバス１２を介して補正メモリ１３に接続され、さらに、ドライバＢ　１６にも接続される。
　このような画像表示装置において、画素に対応するＴＦＴ素子のゲート－ソース間電圧Ｖｇｓ４４の変動を補正メモリ１３に設定して画像を表示する動作を、以下に説明する。
　１．まず、図１６に示すように、ＭＰＵ１７が、ＴＦＴ素子のゲート－ソース間電圧Ｖｇｓ４４を読み出す。この際、ゲート－ソース間電圧Ｖｇｓ４４は、ドライバＡ　１５内でデジタル化されているものとする。
　２．次に、図１７に示すように、ＭＰＵ１７が、読み出されたゲート－ソース間電圧Ｖｇｓ４４の値を補正メモリ１３に書き込む。
　３．次に、図１８に示すように、補正データおよび表示データをドライバＡ　１５に送り、それらに基づいて画像を表示する。
　図１９に、従来の画像表示装置のドライバＡ　１５が備える補正データ選択回路６の回路図を示す。補正データ選択回路６は、補正データ選択レジスタ４９、ＡＤコンバータ３３、デコーダ３４、および、補正データリードバス３２が接続されている選択スイッチ３５を備える。補正データ選択回路６では、上述した１と２の処理を画素毎に行うために、それらの処理の切り替えが行われる。したがって、ＭＰＵ１７は、補正データ選択回路６においてゲート－ソース間電圧Ｖｇｓ４４を読み出すＴＦＴ素子を、補正データ選択レジスタ４９に設定する必要がある。つまり、ＭＰＵ１７は、画素毎に補正データ選択回路６の設定を変更しなくてはならない。
　このような、画像の表示に先立って、有機ＥＬ素子を駆動するＴＦＴ素子の閾値電圧を測定してメモリに格納し、格納した閾値電圧に基づいて表示画像を補正する例（特許文献１参照）が開示されている。
　しかしながら、従来の技術では、画像表示装置の大型化や精細度の向上によって画面の画素数が増加すると、補正データを読み出して、補正メモリ１３に格納する際のＭＰＵ１７のアクセス数が増加する。また、これらの動作がすべて、ＭＰＵ１７を介して行われるので、その動作時間も増加する。すなわち、補正メモリ１３に補正データを格納する処理に要する時間が増加することとなり、画像表示装置が画像を表示するまでの時間が増加してしまうという問題があった。
　本発明の目的は、画像を表示するまでの時間を減少させ、より高速に画像を表示することができる画像表示装置を提供することである。
特開２００６－３０１２５０号公報
　本発明に係る画像表示装置は、有機ＥＬ素子および該有機ＥＬ素子を駆動する駆動素子を備えた複数の画素駆動回路を有し、駆動素子から読み出した補正データによって補正された画像を表示する。本発明に係る画像表示装置は、画像の表示に先立って駆動素子から補正データを読み出す補正データ読み出し手段と、読み出された補正データを補正メモリに直接書き込むための補正データ書き込み手段とを備える。補正データ読み出し手段および補正データ書き込み手段によってＤＭＡ機能が実現され、補正メモリから読み出された補正データに基づいて補正された画像が表示される。
　本発明によると、補正データの読み出し動作や書き込み動作をＤＭＡ機能によって実施することができる。ＤＭＡ機能とは、ＭＰＵを介さずに処理を行なうことである。したがって、本発明によると、ＭＰＵが介在するデータ処理を少なくすることができ、より高速に画像を補正して表示することができる。
　本発明に係る画像表示装置の補正データ読み出し手段は、補正データを読み出す駆動画素を選択するための補正データ選択回路と補正データ読み出しカウンタとを備えてもよい。補正データ選択回路は、画素駆動回路からの信号を選択する選択スイッチを有し、該選択スイッチからの出力をＡＤコンバータに接続して、補正データ読み出しカウンタからの出力に基づいて選択スイッチを制御してもよい。
　また、本発明に係る画像表示装置の補正データ選択回路は、画素駆動回路からの信号をＡＤコンバータに接続し、該ＡＤコンバータからの出力をセレクタに接続して、補正データ読み出しカウンタの出力に基づいてセレクタを制御してもよい。
　本発明によれば、画像を表示するまでの時間を減少させ、より高速に画像を表示することができる画像表示装置を提供することができる。
図１は、本発明の一実施形態に係る画像表示装置のシステム構成図である。 図２は、本発明の一実施形態に係るドライバＡ　１５の回路を示す図である。 図３は、図１に示した画像表示装置のデータバスの詳細を示す図である。 図４は、本発明の一実施形態に係る画素部の駆動回路図である。 図５は、図４に示した駆動回路の補正動作のタイミングチャートである。 図６は、図４に示した駆動回路の動作を示す図である。 図７は、補正データ読み出しカウンタ５の補正データ読み出し動作を説明する図である。 図８は、本発明の一実施形態に係る補正データ選択回路６の回路図である。 図９は、本発明の一実施形態に係る画像表示装置の動作を示す図である。 図１０は、図４に示した駆動回路の表示動作のタイミングチャートである。 図１１は、補正データ４５と表示データ４６とを加算する画素毎の回路図である。 図１２は、本発明の一実施形態に係る画像表示装置の動作を示す図である。 図１３は、本発明の一実施形態に係る補正データ選択回路６’の回路図である。 図１４は、有機ＥＬ素子を駆動するＴＦＴ素子の閾値電圧の説明図である。 図１５は、従来の画像表示装置のシステム構成図である。 図１６は、従来の画像表示装置の動作を示す図である。 図１７は、従来の画像表示装置の動作を示す図である。 図１８は、従来の画像表示装置の動作を示す図である。 図１９は、従来の補正データ選択回路の回路図である。
　以下に、図面を参照しながら、本発明の実施形態について詳細に説明する。なお、複数の図面において同一の符号は同一物を表し、その繰り返しの説明は省略する。
　（第１の実施形態）
　図１は、本発明の一実施形態に係る画像表示装置のシステム構成図である。本実施形態に係る画像表示装置は、有機ＥＬパネル８、有機ＥＬパネル８を駆動するドライバＡ　１５、ドライバＢ　１６、ＭＰＵ１７、表示メモリ１４、補正メモリ１３、および制御部２０を備える。
　表示画像用の表示メモリ１４および補正メモリ１３はそれぞれ、画像データ入力バス１および補正メモリインターフェースバス４を介してドライバＡ　１５に接続される。また、ＭＰＵ１７は、ＭＰＵバス１８を介して、表示メモリ１４、補正メモリ１３、および制御部２０に接続される。制御部２０は、表示メモリアドレスバス１１を介して表示メモリ１４に接続され、補正メモリアドレスバス１２を介して補正メモリ１３に接続され、さらに、ドライバＢ　１６にも接続される。
　図２は、本発明の一実施形態に係るドライバＡ　１５の回路を示す図であり、ドライバＡ　１５と有機ＥＬパネル８が接続されている。ドライバＡ　１５は、補正データ読み出しカウンタ５、補正データ選択回路６、補正データバッファ５０、シリアルパラレル変換器２、およびドライバＡ駆動回路３を備える。また、有機ＥＬパネル８は、複数の画素駆動回路７を備え、画素駆動回路７は、ドライバＡ制御信号線９およびドライバＢ制御信号線１０に接続される。
　補正データリードバス３２を介して一度に読み出された複数のＴＦＴ素子の補正データは、補正データ読み出しカウンタ５を用いて逐次出力される。すなわち、ドライバＢ　１６で選択される画素駆動回路７の列から補正データを読み出す際に、補正データ読み出しカウンタ５のアドレスに基づいて画素を選択することができる。
　シリアルパラレル変換器２は、補正データを、補正メモリインターフェースバス４から補正データバッファ５０を介して受け取り、また、画像データを、画像データ入力バス１から受け取り、それらをドライバＡ駆動回路３に送る。画素駆動回路７は、ドライバＡ制御信号線９およびドライバＢ制御信号線１０から制御信号を受け取る。そうすることによって、有機ＥＬパネル８が駆動される。
　図３に、図１に示した画像表示装置のデータバスの詳細を示す。制御部２０は、表示アドレスジェネレータ１９、補正メモリアドレスジェネレータ２１、ドライバＢ制御信号発生部２２、および画素制御信号発生部５２を備える。
　表示アドレスジェネレータ１９は、補正メモリ用表示アドレスバッファ２３を介して補正メモリ１３に接続され、また、表示メモリ用表示アドレスバッファ２８を介して表示メモリ１４に接続される。補正メモリアドレスジェネレータ２１は、補正メモリアドレスバッファ２４を介して補正メモリ１３に接続される。補正メモリ１３は、ＭＰＵアクセス用アドレスバッファ２５、およびＭＰＵ用補正メモリ入出力用データバッファ２７を介してＭＰＵバス１８に接続され、また、表示用補正メモリ入出力用データバッファ２６を介してドライバＡ　１５に接続される。表示メモリ１４は、表示メモリ用アドレスバッファ２９、およびＭＰＵ用表示メモリ入出力用データバッファ３１を介してＭＰＵバス１８に接続され、また、表示用表示メモリデータバッファ３０を介してドライバＡ　１５に接続される。
　上述したように、制御部２０が、自動的にアドレスを生成する表示アドレスジェネレータ１９および補正メモリアドレスジェネレータ２１、並びに、制御信号発生回路であるドライバＢ制御信号発生部２２および画素制御信号発生部５２を備えることにより、ＭＰＵ１７に関する処理を軽減することができるＤＭＡ（Direct Memory Access）機能を実現することができる。すなわち、読み出された補正データを、補正メモリアドレスジェネレータ２１から出力されるアドレスやメモリ書込み命令に基づいて、ＭＰＵ１７を介さずに補正メモリ１３に直接書込むことができる。
　次に、画素駆動回路と補正方法について説明する。
　図４は、本発明の一実施形態に係る画素部の駆動回路図であり、補正回路を備える複数の画素駆動回路７と、ドライバＡ駆動回路３とが接続されている。図５は、図４に示した駆動回路の補正動作（閾値電圧の読み出し動作）のタイミングチャートである。図６は、図４に示した駆動回路の動作を示す図である。図７は、補正データ読み出しカウンタ５の補正データ読み出し動作を説明する図である。また、図８は、本発明の一実施形態に係る補正データ選択回路６の回路図である。これらの図面を参照しながら、以下に、補正動作について説明する。
　（１）補正メモリ１３への補正データの書き込み動作
　図４に示すように、第１の画素制御信号４１と第２の画素制御信号４２は、ドライバＢ制御信号発生部２２から出力され、各々第１のスイッチ３９と第２のスイッチ４０を制御する。
　　１）図５のタイミングチャートに示すように、補正データＶｔｈを得るために、第１の画素制御信号４１と第２の画素制御信号４２の両方がハイレベルとして、図６に示すようにリファレンス電源３７から有機ＥＬ素子４７を駆動する（この際、ＤＡコンバータ３８の出力は停止させておく。）。
　　２）次に、第１の画素制御信号４１をオフにするのと同時に、リファレンス電流４３を停止する。
　　３）次に、図７に示すように、回路が安定した後に第１の画素制御信号４１をオンにして、補正データリードバス３２へ補正データを読み出す。
　　４）なお、３）の動作における補正データリードバス３２の補正データの選択は、図８に示す補正データ選択回路６によって制御される。より具体的には、補正データを読み出す画素の選択は、補正データ読み出しカウンタ５の値によって決定され、この値が、デコーダ３４によって選択制御信号となる。
　図９は、本発明の一実施形態に係る画像表示装置の動作を示す図である。図９では、上述した１）～４）の動作において読み出してきた補正データを、補正メモリ１３に書き込む動作を示す。
　制御部２０は、ドライバＢ制御信号発生部２２で、上述した１）～４）の動作の制御を行う信号を発生させる。さらに、制御部２０は、補正メモリアドレスジェネレータ２１から補正メモリ１３に補正メモリアドレスを出力し、ドライバＡ　１５からの補正データを補正メモリ１３へ書き込む制御信号を発生させる。ここでは、ＭＰＵ１７が介在せずにメモリアクセスが行われる。
　なお、上述した画素駆動回路７は一例に過ぎず、補正データを読み出すことができるその他の駆動回路を使用することもできる。
　（２）表示動作
　図１０に、図４に示した駆動回路の表示動作のタイミングチャートを示す。図示されるように、補正メモリ１３からの補正データＶｔｈと、表示メモリからの表示データＶｄａｔａとが加算されて、駆動トランジスタのゲート－ソース間電圧Ｖｇｓ４４となる。　
　図１１に、補正データ４５と表示データ４６とを加算する画素毎の回路図を示す。図示されるように、補正メモリ１３からの補正データ４５と、表示メモリ１４からの表示データ４６とが加算器５１によって加算されて、ＤＡコンバータ３８に送られる。このようにすることによって、補正が可能になる。
　図１２は、本発明の一実施形態に係る画像表示装置の動作を示す図である。図１２では、この画像表示装置における表示動作を示す。　
　制御部２０では、表示アドレスジェネレータ１９が表示アドレスを出力し、その表示アドレスは、補正メモリ１３および表示メモリ１４に供給される。次いで、それぞれのメモリから補正データおよび表示データが読み出され、ドライバＡ　１５に供給される。このようにして、画像が表示されることになる。
　このように、本発明に係る画像表示装置では、上述した動作を、ＭＰＵ１７を介さずに直接メモリにアクセスして行うことができる（すなわち、ＤＭＡ機能が実現される）。そうすることによって、ＭＰＵ１７の処理性能の影響を受けずに、それらの動作を実施することができ、ＭＰＵ１７を用いた場合と比較して、より高速に、補正された画像データを表示することができる。
　（第２の実施形態）
　上述した第１の実施形態では、図８を参照して説明したように、補正データ選択回路６が補正データを選択するために、補正データ読み出しカウンタ５の出力をデコーダ３４に入力し、そのデコード出力によって選択スイッチ３５を制御する。この場合、ＡＤコンバータ３３は１つなので小型化しやすいが、選択スイッチ３５の性能によっては、ＡＤコンバータ３３による量子化がノイズなどの影響を受けてしまう。
　本実施形態に係る画像表示装置は、第１の実施形態とは異なる構成の補正データ選択回路６’を備える。なお、本実施形態に係る画像表示装置のその他の構成および動作は、第１の実施形態と同様である。
　図１３に、本実施形態に係る補正データ選択回路６’の回路図を示す。この補正データ選択回路６’は、補正データ読み出しカウンタ５に接続されたセレクタ３６と、セレクタ３６に接続された複数のＡＤコンバータ３３を備える。この補正データ選択回路６’では、補正データがＡＤコンバータ３３によって量子化され、補正データ読み出しカウンタ５の出力によりセレクタ３６の選択が変更される。こうすることにより、デジタル制御が可能となり、ＡＤコンバータ３３による量子化はノイズなどの影響を受けにくくなる。
　このように、本発明によると、画像を表示するまでの時間を減少させ、より高速に画像を表示することができる画像表示装置を提供することができる。

Claims (3)

  1. 　有機ＥＬ素子および該有機ＥＬ素子を駆動する駆動素子を備えた複数の画素駆動回路を有し、前記駆動素子から読み出した補正データによって補正された画像を表示する画像表示装置であって、
    　画像の表示に先立って前記駆動素子から補正データを読み出す補正データ読み出し手段と、読み出した前記補正データを補正メモリに直接書き込むための補正データ書き込み手段とを備え、
    　前記補正データ読み出し手段および前記補正データ書き込み手段によってＤＭＡ機能を実現し、前記補正メモリから読み出した前記補正データに基づいて、画像を補正して表示することを特徴とする画像表示装置。
  2. 　前記補正データ読み出し手段は、前記補正データを読み出す前記駆動画素を選択するための補正データ選択回路と補正データ読み出しカウンタとを備え、
    　前記補正データ選択回路は、前記画素駆動回路からの信号を選択する選択スイッチを有し、該選択スイッチからの出力をＡＤコンバータに接続して、前記補正データ読み出しカウンタからの出力に基づいて前記選択スイッチを制御することを特徴とする請求項１に記載の画像表示装置。
  3. 　前記補正データ読み出し手段は、前記補正データを読み出す前記駆動画素を選択するための補正データ選択回路と補正データ読み出しカウンタとを備え、
    　前記補正データ選択回路は、前記画素駆動回路からの信号をＡＤコンバータに接続し、該ＡＤコンバータからの出力をセレクタに接続して、前記補正データ読み出しカウンタの出力に基づいて前記セレクタを制御することを特徴とする請求項１に記載の画像表示装置。
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