JP4414354B2 - 発光表示装置及びその駆動方法 - Google Patents

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Description

本発明は、発光表示装置及びその駆動方法に関し、特に、駆動周波数を低減すると同時に製造費用を減少させることができる発光表示装置及びその駆動方法に関する。
最近、陰極線管(Ｃａｔｈｏｄｅ Ｒａｙ Ｔｕｂｅ)の短所である重さと体積を減らすことができる各種平板表示装置が開発されている。平板表示装置としては、液晶表示装置(Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ)、電界放出表示装置(Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ)、プラズマ表示パネル(Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ)及び発光表示装置(Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｓｐｌａｙ)などがある。
平板表示装置の中で発光表示装置は、電子と正孔の再結合により光を発生する自発光素子である。このような発光表示装置は、速い応答速度を有すると共に低消費電力により駆動されるという長所がある。一般的な発光表示装置は、マトリックス形態に配置される画素ごとに形成される駆動薄膜トランジスター(Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ : 以下、“ＴＦＴ”と称する)を用いてデータ信号に対応する電流を有機発光素子に供給することにより有機発光素子から発光されるようにする。
図１は、従来の一般的な発光表示装置を示す図面である。
図１に示したように、従来の発光表示装置は、走査線(Ｓ１〜Ｓｎ)及びデータ線(Ｄ１〜Ｄｍ)の交差領域に形成された画素１を含む画像表示部３０と、走査線(Ｓ１〜Ｓｎ)を駆動するための走査駆動部２０と、データ線(Ｄ１〜Ｄｍ)を駆動するためのデータ駆動部１０と、走査駆動部２０及びデータ駆動部１０を制御するための制御部４０と、を備える。
走査駆動部２０は、制御部４０から供給される走査制御信号(ＧＣＳ)に応答して走査線(Ｓ１〜Ｓｎ)を駆動させるための走査信号を生成し、生成された走査信号を走査線(Ｓ１〜Ｓｎ)に順次供給する。
データ駆動部１０は、制御部４０からデータ制御信号(ＤＣＳ)及びデータの供給を受ける。データ制御信号(ＤＣＳ)及びデータの供給を受けたデータ駆動部１０は、データ制御信号(ＤＣＳ)により制御されながらデータを電圧値(又は電流値)に変換してデータ信号を生成し、生成されたデータ信号をデータ線(Ｄ１〜Ｄｍ)に供給する。この時、データ駆動部１０は、１水平期間ごとに１水平ライン分ずつのデータ信号をデータ線(Ｄ１〜Ｄｍ)に供給する。
また、画素１は、走査線(Ｓ)に走査信号が供給される際に選択されてデータ線(Ｄ)に供給されるデータ信号に対応する光を生成する。そのために、各々の画素１は、少なくとも一つ以上のスイッチング素子及びキャパシターを備える。
制御部４０は、外部から供給される同期信号に対応してデータ制御信号(ＤＣＳ)及び走査制御信号(ＧＣＳ)を生成する。制御部４０から生成されたデータ制御信号(ＤＣＳ)はデータ駆動部１０に供給され、走査制御信号(ＧＣＳ)は走査駆動部２０に供給される。
そして、制御部４０は、外部から供給されるデータを臨時保存し、保存されたデータをデータ駆動部１０に供給する。そのために、制御部４０は、図２Ａに示されたようなラインメモリ４２、４４を備える。一方、制御部４０に臨時保存されたデータは、図示しなかったガンマ生成部に供給することができる。データの供給を受けたガンマ生成部はデータの階調値に対応してデータ信号を生成し、生成されたデータ信号をデータ駆動部１０に供給する。
図２Ａ及び図２Ｂは、図１に示した制御部に含まれたラインメモリの動作過程を示す図である。
図２Ａ及び図２Ｂに参照すれば、制御部４０は、第１ラインメモリ４２及び第２ラインメモリ４４を具備する。各々のラインメモリ４２、４４の容量は１水平ライン分のデータが保存できるように設定される。ここで、第１ラインメモリ４２及び第２ラインメモリ４４は、互いに交番的に読み取り(Ｒｅａｄ)及び書き込み(Ｗｒｉｔｅ)動作を繰り返す。
より具体的に説明すれば、まず、図２Ａのように、第１ラインメモリ４２に書き込み信号(Ｗ Ｓｉｇｎａｌ)が供給されると同時に第２ラインメモリ４４に読み取り信号(Ｒ Ｓｉｇｎａｌ)が供給される。ここで、書き込み信号(Ｗ Ｓｉｇｎａｌ)及び読み取り信号(Ｒ Ｓｉｇｎａｌ)には、アドレス信号、クロック信号などの多様な信号が含まれる。書き込み信号(Ｗ Ｓｉｇｎａｌ)の供給を受けた第１ラインメモリ４２は、外部から供給される１水平ライン分のデータを順次保存する。読み取り信号(Ｒ Ｓｉｇｎａｌ)の供給を受けた第２ラインメモリ４４は、自分に保存された１水平ライン分のデータをデータ駆動部１０に供給する。
以後、図２Ｂのように、第１ラインメモリ４２に読み取り信号(Ｒ Ｓｉｇｎａｌ)が供給されると同時に第２ラインメモリ４４に書き込み信号(Ｗ Ｓｉｇｎａｌ)が供給される。読み取り信号(Ｒ Ｓｉｇｎａｌ)の供給を受けた第１ラインメモリ４２は、自分に保存されたデータをデータ駆動部１０に供給する。書き込み信号(Ｗ Ｓｉｇｎａｌ)の供給を受けた第２ラインメモリ４４は、外部から供給される１水平ライン分のデータを順次保存する。
即ち、図１に示された発光表示装置は、ラインメモリ４２、４４を利用してデータを臨時保存し、保存されたデータをデータ駆動部１０に供給することにより所定の画像を表示する。ここで、ラインメモリ４２、４４は、１水平期間(１Ｈ)ごとに多数のデータを保存するか、または保存されたデータをデータ駆動部１０に供給するので、読み取り信号(Ｒ Ｓｉｇｎａｌ)及び書き込み信号(Ｗ Ｓｉｇｎａｌ)に含まれたクロックが高い周波数を有するようになる。
このように読み取り信号(Ｒ Ｓｉｇｎａｌ)及び書き込み信号(Ｗ Ｓｉｇｎａｌ)に含まれたクロックが高い周波数を有するようになれば、ＥＭＩ(ＥｌｅｃｔｒｏＭａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ)などが発生して駆動に悪影響を与えることになる。また、読み取り信号(Ｒ Ｓｉｇｎａｌ)及び書き込み信号(Ｗ Ｓｉｇｎａｌ)に含まれたクロックが高い周波数を有するようになれば、高い周波数においても安定的に駆動できる高性能のＩＣ(Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ)を使用しなければならず、そのため、製造費用が増加する問題点が発生する。このような問題点を解決するために、図３のような発光表示装置が提案された。
図３は、従来の他の実施例による発光表示装置を示す図面である。図３の説明において、図１と実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
図３を参照すれば、従来の他の実施例による発光表示装置は、走査線(Ｓ１〜Ｓｎ)及びデータ線(Ｄ１〜Ｄｍ)の交差領域に形成された画素１を含む画像表示部３０と、走査線(Ｓ１〜Ｓｎ)を駆動するための走査駆動部２０と、奇数番目のデータ線(Ｄ１、Ｄ３、...、Ｄｍ−１)を駆動するための第１データ駆動部１２と、偶数番目のデータ線(Ｄ２、Ｄ４、...、Ｄｍ)を駆動するための第２データ駆動部１４と、走査駆動部２０、第１データ駆動部１２及び第２データ駆動部１４を制御するための制御部５０と、を備える。
走査駆動部２０は、制御部５０から供給される走査制御信号(ＧＣＳ)に応答して走査線(Ｓ１〜Ｓｎ)を駆動させるための走査信号を生成し、生成された走査信号を走査線(Ｓ１〜Ｓｎ)に順次供給する。
第１データ駆動部１２は、制御部５０からデータ制御信号(ＤＣＳ)及び奇数番目のデータ(Ｄａｔａ(ｏ))の供給を受ける。データ制御信号(ＤＣＳ)及び奇数番目のデータ(Ｄａｔａ(ｏ))の供給を受けた第１データ駆動部１２は、データ制御信号(ＤＣＳ)により制御されながら奇数番目のデータ(Ｄａｔａ(ｏ))を電圧値(又は電流値)に変換してデータ信号を生成し、生成されたデータ信号を奇数番目のデータ線(Ｄ１、Ｄ３、...、Ｄｍ−１)に供給する。この時、第１データ駆動部１２は、１水平期間ごとに１水平ライン分ずつの奇数番目のデータ信号を奇数番目のデータ線(Ｄ１、Ｄ３、...、Ｄｍ−１)に供給する。
第２データ駆動部１４は、制御部５０からデータ制御信号(ＤＣＳ)及び偶数番目のデータ(Ｄａｔａ(ｅ))の供給を受ける。データ制御信号(ＤＣＳ)及び偶数番目のデータ(Ｄａｔａ(ｅ))の供給を受けた第２データ駆動部１４は、データ制御信号(ＤＣＳ)により制御されながら偶数番目のデータ(Ｄａｔａ(ｅ))を電圧値(又は電流値)に変換してデータ信号を生成し、生成されたデータ信号を偶数番目のデータ線(Ｄ２、Ｄ４、...、Ｄｍ)に供給する。この時、第２データ駆動部１４は、１水平期間ごとに１水平ライン分ずつの偶数番目のデータ信号を偶数番目のデータ線(Ｄ２、Ｄ４、...、Ｄｍ)に供給する。
画素１は、走査線(Ｓ)に走査信号が供給される際に選択されてデータ線(Ｄ)に供給されるデータ信号に対応する光を生成する。そのために、各々の画素１は、少なくとも一つ以上のスイッチング素子及びキャパシターを具備する。
制御部５０は、外部から供給される同期信号に対応してデータ制御信号(ＤＣＳ)及び走査制御信号(ＧＣＳ)を生成する。制御部５０から生成されたデータ制御信号(ＤＣＳ)は、第１及び第２データ駆動部１２、１４に入力され、走査制御信号(ＧＣＳ)は走査駆動部２０に供給される。
そして、制御部５０は、外部から供給されるデータを奇数番目のデータ(Ｄａｔａ(ｏ))及び偶数番目のデータ(Ｄａｔａ(ｅ))に分けて臨時保存し、保存された奇数番目のデータ(Ｄａｔａ(ｏ))及び偶数番目のデータ(Ｄａｔａ(ｅ))を第１及び第２データ駆動部１２、１４に供給する。そのために、制御部５０は、図４Ａのようなラインメモリブロック５３、５６を具備する。一方、制御部５０に臨時保存されたデータは、図示しなかったガンマ生成部に供給することができる。データの供給を受けたガンマ生成部は、データの階調値に対応してデータ信号を生成し、生成されたデータ信号を第１及び第２データ駆動部１２、１４に供給する。
図４Ａ及び図４Ｂは、図３に示した制御部に含まれたラインメモリブロックの動作過程を示す図面である。
図４Ａ及び図４Ｂを参照すれば、制御部５０は、第１ラインメモリブロック５３及び第２ラインメモリブロック５６を具備する。第１ラインメモリブロック５３は第１メモリ５１及び第２メモリ５２を具備する。第１メモリ５１及び第２メモリ５２の各々の容量は、１水平ラインの半分に対応するデータが保存できるように設定される。ここで、第１メモリ５１及び第２メモリ５２は、お互いに交番的に読み取り(Ｒｅａｄ)及び書き込み(Ｗｒｉｔｅ)動作を繰り返す。第２ラインメモリブロック５６は、第３メモリ５４及び第４メモリ５５を具備する。第３メモリ５４及び第４メモリ５５の各々の容量は、１水平ラインの半分に対応するデータが保存できるように設定される。第３メモリ５４及び第４メモリ５５は、お互いに交番的に読み取り(Ｒｅａｄ)及び書き込み(Ｗｒｉｔｅ)動作を繰り返す。
より具体的に説明すれば、まず、図４Ａのように、第１メモリ５１及び第３メモリ５４に書き込み信号(Ｗ Ｓｉｇｎａｌ)が供給されると同時に第２メモリ５２及び第４メモリ５５に読み取り信号(Ｒ Ｓｉｇｎａｌ)が供給される。書き込み信号(Ｗ Ｓｉｇｎａｌ)の供給を受けた第１メモリ５１は、外部から供給される１水平ライン分の奇数番目のデータ(Ｄａｔａ(ｏ))を順次保存する。書き込み信号(Ｗ Ｓｉｇｎａｌ)の供給を受けた第３メモリ５４は、外部から供給される１水平ライン分の偶数番目のデータ(Ｄａｔａ(ｅ))を順次保存する。
読み取り信号(Ｒ Ｓｉｇｎａｌ)の供給を受けた第２メモリ５２は、自分に保存された１水平ライン分の奇数番目のデータ(Ｄａｔａ(ｏ))を第１データ駆動部１２に供給する。ここで、第２メモリ５２は、奇数番目のデータ(Ｄａｔａ(ｏ))を同時に出力するかまたは順次出力する。読み取り信号(Ｒ Ｓｉｇｎａｌ)の供給を受けた第４メモリ５５は、自分に保存された１水平ライン分の偶数番目のデータ(Ｄａｔａ(ｅ))を第２データ駆動部１４に供給する。ここで、第４メモリ５５は、偶数番目のデータ(Ｄａｔａ(ｅ))を同時に出力するかまたは順次出力する。
以後、図４Ｂのように、第１メモリ５１及び第３メモリ５４に読み取り信号(Ｒ Ｓｉｇｎａｌ)が供給されると同時に第２メモリ５２及び第４メモリ５５に書き込み信号(Ｗ Ｓｉｇｎａｌ)が供給される。読み取り信号(Ｒ Ｓｉｇｎａｌ)の供給を受けた第１メモリ５１は、以前水平期間に保存された奇数番目のデータ(Ｄａｔａ(ｏ))を第１データ駆動部１２に供給する。読み取り信号(Ｒ Ｓｉｇｎａｌ)の供給を受けた第３メモリ５４は、以前水平期間に保存された偶数番目のデータ(Ｄａｔａ(ｅ))を第２データ駆動部１４に供給する。
書き込み信号(Ｗ Ｓｉｇｎａｌ)の供給を受けた第２メモリ５２は、外部から供給される１水平ライン分の奇数番目のデータ(Ｄａｔａ(ｏ))を順次保存する。書き込み信号(Ｗ Ｓｉｇｎａｌ)の供給を受けた第４メモリ５５は、外部から供給される１水平ライン分の偶数番目のデータ(Ｄａｔａ(ｅ))を順次保存する。
このような従来のメモリ(５１、５２、５４、５５)は、奇数又は偶数番目のデータ(Data(o)(e))のみを保存し、保存された奇数又は偶数番目のデータ(Data(o)(e))を第１データ駆動部１２又は第２データ駆動部１４に供給するため、読み取り信号(Ｒ Ｓｉｇｎａｌ)及び書き込み信号(Ｗ Ｓｉｇｎａｌ)に含まれたクロックの周波数を、図１に示された発光表示装置の１/２水準に低めることができるという長所がある。しかし、図３のような従来の他の実施例による発光表示装置は、奇数番目のデータ線(Ｄ１、Ｄ３、...、Ｄｍ−１)及び偶数番目のデータ線(Ｄ２、Ｄ４、...、Ｄｍ)が互いに異なるデータ駆動部１２、１４により駆動されるため、画質が低下される恐れがある。
即ち、第１データ駆動部１２及び第２データ駆動部１４は、お互いに同じ時間に奇数番目のデータ信号及び偶数番目のデータ信号を供給しなければならない。しかし、ライン抵抗等によりデータ制御信号(ＤＣＳ)が第１データ駆動部１２及び第２データ駆動部１４に同時に供給されず、これによって奇数番目のデータ信号及び偶数番目のデータ信号の供給時点が異なってしまう。ここで、奇数番目のデータ信号及び偶数番目のデータ信号の供給時点が異なってしまえば、垂直ライン単位の画質不良現象が発生する恐れがある。
また、奇数番目のデータ線(Ｄ１、Ｄ３、...、Ｄｍ−１)及び偶数番目のデータ線(Ｄ２、Ｄ４、...、Ｄｍ)が互いに異なるデータ駆動部１２、１４により駆動されるので、隣接されたデータ線(Ｄ)の間に等価的に形成されたキャパシターによる干渉現象が大きく発生し、そのため画質が低下される恐れがある。
なお、特許文献１には、有機電界発光表示装置とその駆動方法および駆動装置が開示されている。特許文献２には、ラインバッファーを除去した高品位両方向伸縮装置が開示されている。特許文献３には、電界発光表示装置が開示されている。
韓国特許公開第２００３−００７６７７５号明細書 韓国特許公開第１９９７−００１２７００号明細書 特開２０００−２５９１２４号公報
したがって、本発明は上述したような従来技術の問題点を解決するためになされたもので、その目的は、駆動周波数を低減すると同時に製造費用を減少させることが可能な発光表示装置及びその駆動方法を提供することにある。
前記課題を解決するために、本発明の第１観点によれば、左側部と右側部に分割される画像表示部と、前記左側部のデータ線にデータ信号を供給するための第１データ駆動部と、前記右側部のデータ線にデータ信号を供給するための第２データ駆動部と、前記左側部及び右側部に供給されるデータを保存するか、又は保存された前記左側部及び右側部に供給されるデータを前記第１及び第２データ駆動部に供給するための第１メモリグループ及び第２メモリグループと、を備え、前記第１メモリグループ及び第２メモリグループのうち、いずれか一つのメモリグループに読み取り信号が並列に供給され、その他のメモリグループに書き込み信号が直列に供給されることを特徴とする、発光表示装置が提供される。
また、前記課題を解決するために、本発明の第２観点によれば、左側部と右側部に分割される画像表示部と、前記左側部のデータ線にデータ信号を供給するための第１データ駆動部と、前記右側部のデータ線にデータ信号を供給するための第２データ駆動部と、前記左側部に供給されるデータを保存するか、または保存された前記左側部に供給されるデータを前記第１データ駆動部に供給するための第１メモリ及び第３メモリと、前記右側部に供給されるデータを保存するか、または保存された前記右側部に供給されるデータを前記第２データ駆動部に供給するための第２メモリ及び第４メモリと、を備え、前記第１メモリ及び第３メモリのうち、いずれか一つと前記第２メモリ及び第４メモリのうち、いずれか一つに読み取り信号が同時に供給されることを特徴とする、発光表示装置が提供される。
前記課題を解決するために、本発明の第３観点によれば、左側部と右側部に分割される画像表示部と、前記左側部に含まれた奇数番目のデータ線にデータ信号を供給するための第１データ駆動部と、前記右側部に含まれた奇数番目のデータ線にデータ信号を供給するための第２データ駆動部と、前記左側部に含まれた偶数番目のデータ線にデータ信号を供給するための第３データ駆動部と、前記右側部に含まれた偶数番目のデータ線にデータ信号を供給するための第４データ駆動部と、書き込み信号に対応して前記左側部及び右側部に供給される奇数番目のデータを順次に保存し、読み取り信号に対応して前記左側部及び右側部に供給される前記奇数番目のデータを同時に出力するための第１ラインメモリブロックと、前記書き込み信号に対応して前記左側部及び右側部に供給される偶数番目のデータを順次に保存し、前記読み取り信号に対応して前記左側部及び右側部に供給される前記偶数番目のデータを同時に出力するための第２ラインメモリブロックと、を備えることを特徴とする、発光表示装置が提供される。
前記課題を解決するために、本発明の第４観点によれば、書き込み信号に対応して画像表示部の左側部に供給されるデータを第１メモリに保存する段階と、前記左側部に供給されるデータが保存された後、前記第１メモリから供給されるキャリー信号に対応して前記画像表示部の右側部に供給されるデータを第２メモリに保存する段階と、前記第１メモリ及び第２メモリに同時に読み取り信号を供給して前記第１メモリ及び第２メモリに保存されたデータを出力する段階と、を含む、発光表示装置の駆動方法が提供される。
前記課題を解決するために、本発明の第５観点によれば、画像左側部及び右側部に分割されて駆動する発光表示装置の駆動方法であって、書き込み信号に対応して前記左側部に供給される奇数番目のデータを第１メモリに保存する段階と、前記左側部に供給される前記奇数番目のデータが保存された後、前記第１メモリから供給されるキャリー信号に対応して前記右側部に供給される奇数番目のデータを第２メモリに保存する段階と、前記書き込み信号に対応して前記左側部に供給される偶数番目のデータを第３メモリに保存する段階と、前記左側部に供給される前記偶数番目のデータが保存された後、前記第３メモリから供給されるキャリー信号に対応して前記右側部に供給される偶数番目のデータを第４メモリに保存する段階と、前記第１メモリ〜第４メモリに読み取り信号を供給して前記第１メモリ〜第４メモリに保存されたデータを出力する段階と、を含む、発光表示装置の駆動方法が提供される。
本発明によれば、パネルを左右に分割してデータを供給することにより、ラインメモリに供給される読み取り信号に含まれたクロックの周波数を減少させることができ、それによって、製造費用を低減することができる。
また、パネルを左右に分割すると同時にデータラインを奇数及び偶数に分割してデータを供給することにより、ラインメモリに供給される読み取り信号及び書き込み信号に含まれたクロックの周波数を減少させることができ、それによって、製造費用を低減することができる。
以下、添付図面を参照しながら、本発明の好適な実施例について詳細に説明する。
図５は、本発明の第１実施例による発光表示装置を示す図面である。
図５を参照すれば、本発明の第１実施例による発光表示装置は、走査線(Ｓ１〜Ｓｎ)及びデータ線(Ｄ１〜Ｄｍ)の交差領域に形成された画素１４０を含む画像表示部１２０と、走査線(Ｓ１〜Ｓｎ)を駆動するための走査駆動部１１０と、データ線(Ｄ１〜Ｄｍ)を駆動するための第１及び第２データ駆動部１００、１０１と、走査駆動部１１０、第１及び第２データ駆動部１００、１０１を制御するための制御部１３０と、を具備する。
走査駆動部１１０は、制御部１３０から供給される走査制御信号(ＧＣＳ)に応答して走査線(Ｓ１〜Ｓｎ)を駆動させるための走査信号を生成し、生成された走査信号を走査線(Ｓ１〜Ｓｎ)に順次供給する。
画素１４０は、走査線(Ｓ)に走査信号が供給される際に選択されてデータ線(Ｄ)に供給されるデータ信号に対応する光を生成する。そのために、各々の画素１４０は、少なくとも一つ以上のスイッチング素子及びキャパシターを具備する。
画像表示部１２０には、複数の画素１４０が形成される。このような画像表示部１２０は、左側部１２２と右側部１２４に分割されて駆動する。左側部１２２は、第１データ線(Ｄ１)〜第ｉの(ｉはｍ/２)データ線(Ｄｉ)を含み、右側部１２４は、第ｉ＋１のデータ線(Ｄｉ＋１)〜第ｍのデータ線(Ｄｍ)を含む。
第１及び第２データ駆動部１００、１０１は、制御部１３０からデータ制御信号(ＤＣＳ)及びデータの供給を受ける。データ制御信号(ＤＣＳ)の供給を受けた第１及び第２データ駆動部１００、１０１は、データ制御信号(ＤＣＳ)により制御されながらデータを電圧値(又は電流値)に変換してデータ信号を生成し、生成されたデータ信号をデータ線(Ｄ１〜Ｄｍ)に供給する。この時、第１データ駆動部１００は、左側部１２２に含まれた第１データ線(Ｄ１)〜第ｉの(ｉはｍ/２)データ線(Ｄｉ)にデータ信号を供給し、第２データ駆動部１０１は、右側部１２４に含まれた第ｉ＋１のデータ線(Ｄｉ＋１)〜第ｍのデータ線(Ｄｍ)にデータ信号を供給する。
制御部１３０は、外部から供給される同期信号に対応してデータ制御信号(ＤＣＳ)及び走査制御信号(ＧＣＳ)を生成する。制御部１３０から生成されたデータ制御信号(ＤＣＳ)は、第１及び第２データ駆動部１００、１０１に入力され、走査制御信号(ＧＣＳ)は走査駆動部１１０に供給される。
そして、制御部１３０は、外部から供給されるデータを臨時保存し、保存されたデータを第１及び第２データ駆動部１００、１０１に供給する。そのために、制御部１３０は、図６Ａのようなラインメモリブロック１３５、１３６を具備する。一方、制御部１３０に臨時保存されたデータは、図示しなかったガンマ生成部に供給することができる。データの供給を受けたガンマ生成部は、データの階調値に対応してデータ信号を生成し、生成されたデータ信号を第１及び第２データ駆動部１００、１０１に供給する。ここでは、メモリブロック１３５、１３６が制御部１３０の内部に設置されたものについて説明したが、本発明において、メモリブロック１３５、１３６は制御部１３０の外部に設置することもできる。
図６Ａ及び図６Ｂは、図５に示した制御部に含まれたラインメモリブロックの動作過程を示す図面である。
図６Ａ及び図６Ｂを参照すれば、制御部１３０は、第１ラインメモリブロック１３５及び第２ラインメモリブロック１３６を具備する。第１ラインメモリブロック１３５は、第１メモリ１３１及び第２メモリ１３２を具備する。第１メモリ１３１及び第２メモリ１３２は、各々１水平ラインの半分に対応するデータが保存できるように設定される。言い換えれば、第１メモリ１３１の容量は、左側部１２２に供給されるデータ(Ｄａｔａ(Ｌ))が保存できるように設定され、第２メモリ１３２の容量は、右側部１２４に供給されるデータ(Ｄａｔａ(Ｒ))が保存できるように設定される。
第２ラインメモリブロック１３６は、第３メモリ１３３及び第４メモリ１３４を具備する。第３メモリ１３３及び第４メモリ１３４は、各々１水平ラインの半分に対応するデータが保存できるように設定される。言い換えれば、第３メモリ１３３の容量は、左側部１２２に供給されるデータ(Ｄａｔａ(Ｌ))が保存できるように設定され、第４メモリ１３４の容量は、右側部１２４に供給されるデータ(Ｄａｔａ(Ｒ))が保存できるように設定される。第１及び第２メモリ１３１、１３２と第３及び第４メモリ１３３、１３４は、交番的に読み取り(Ｒｅａｄ)及び書き込み(Ｗｒｉｔｅ)動作を行う。
より具体的に説明すれば、まず、図６Ａのように、第１メモリ１３１に書き込み信号(Ｗ Ｓｉｇｎａｌ)が供給されると同時に第３メモリ１３３及び第４メモリ１３４に読み取り信号(Ｒ Ｓｉｇｎａｌ)が供給される。ここで、書き込み信号(Ｗ Ｓｉｇｎａｌ)及び読み取り信号(Ｒ Ｓｉｇｎａｌ)にはアドレス信号、クロック信号などの多様な信号が含まれることができる。書き込み信号(Ｗ Ｓｉｇｎａｌ)の供給を受けた第１メモリ１３１は、外部から供給されるデータのうち、左側部１２２に供給されるデータ(Ｄａｔａ(Ｌ))を順次保存する。第１メモリ１３１は、左側部１２２に供給されるデータ(Ｄａｔａ(Ｌ))が全部保存されると、キャリー信号(Ｃａｒｒｙ)を第２メモリ１３２に供給する。キャリー信号(Ｃａｒｒｙ)の供給を受けた第２メモリ１３２は、外部から供給されるデータのうち、右側部１２４に供給されるデータ(Ｄａｔａ(Ｒ))を順次保存する。即ち、第１ラインメモリブロック１３５に供給される書き込み信号(Ｗ Ｓｉｇｎａｌ)は直列に供給される。
読み取り信号(Ｒ Ｓｉｇｎａｌ)の供給を受けた第３メモリ１３３は、自分に保存された左側部１２２のデータ(Ｄａｔａ(Ｌ))を第１データ駆動部１００に供給する。ここで、第３メモリ１３３は、左側部１２２のデータ(Ｄａｔａ(Ｌ))を同時に出力するかまたは順次出力する。読み取り信号(Ｒ Ｓｉｇｎａｌ)の供給を受けた第４メモリ１３４は、自分に保存された右側部１２４のデータ(Ｄａｔａ(Ｒ))を第２データ駆動部１０１に供給する。ここで、第４メモリ１３４は、右側部１２４のデータ(Ｄａｔａ(Ｒ))を同時に出力するかまたは順次出力する。即ち、第２ラインメモリブロック１３６に供給される読み取り信号(Ｒ Ｓｉｇｎａｌ)は並列に供給される。
以後、図６Ｂのように、第１メモリ１３１及び第２メモリ１３２に読み取り信号(Ｒ Ｓｉｇｎａｌ)が供給されると同時に第３メモリ１３３に書き込み信号(Ｗ Ｓｉｇｎａｌ)が供給される。読み取り信号(Ｒ Ｓｉｇｎａｌ)の供給を受けた第１メモリ１３１は、以前水平期間に保存された左側部１２２のデータ(Ｄａｔａ(Ｌ))を第１データ駆動部１００に供給する。ここで、第１メモリ１３１は、左側部１２２のデータ(Ｄａｔａ(Ｌ))を同時に出力するかまたは順次出力する。読み取り信号(Ｒ Ｓｉｇｎａｌ)の供給を受けた第２メモリ１３２は、自分に保存された右側部１２４のデータ(Ｄａｔａ(Ｒ))を第２データ駆動部１０１に供給する。ここで、第２メモリ１３２は、右側部１２４のデータ(Ｄａｔａ(Ｒ))を同時に出力するかまたは順次出力する。第１ラインメモリブロック１３５に供給される読み取り信号(Ｒ Ｓｉｇｎａｌ)は並列に供給される。
書き込み信号(Ｗ Ｓｉｇｎａｌ)の供給を受けた第３メモリ１３３は、外部から供給されるデータのうち、左側部１２２に供給されるデータ(Ｄａｔａ(Ｌ))を順次保存する。第３メモリ１３３は、左側部１２２に供給されるデータ(Ｄａｔａ(Ｌ))が全部保存されると、キャリー信号(Ｃａｒｒｙ)を第４メモリ１３４に供給する。キャリー信号(Ｃａｒｒｙ)の供給を受けた第４メモリ１３４は、外部から供給されるデータの中で右側部１２４に供給されるデータ(Ｄａｔａ(Ｒ))を順次保存する。即ち、第２ラインメモリブロック１３６に供給される書き込み信号(Ｗ Ｓｉｇｎａｌ)は直列に供給される。
このような本発明の第１実施例によれば、ラインメモリブロック１３５、１３６に供給される読み取り信号(Ｒ Ｓｉｇｎａｌ)は各々のラインメモリブロック１３５、１３６に含まれたメモリに並列(又は同時に)に供給され、ラインメモリブロック１３５、１３６に供給される書き込み信号(Ｗ Ｓｉｇｎａｌ)はラインメモリブロック１３５、１３６に含まれたメモリに直列に供給される。このように読み取り信号(Ｒ Ｓｉｇｎａｌ)がラインメモリブロック１３５、１３６各々に含まれたメモリに同時に供給されると、従来に比べて読み取り信号(Ｒ Ｓｉｇｎａｌ)に含まれたクロックの周波数を１/２水準に低めることができるという長所がある。
このように読み取り信号(Ｒ Ｓｉｇｎａｌ)に含まれたクロックの周波数が従来の１/２水準で低くなれば、ＥＭＩを低減することができる。同時に、読み取り信号(Ｒ Ｓｉｇｎａｌ)に含まれたクロックの周波数が従来の１/２水準で低くなれば、低い周波数で動作可能なＩＣなどを採用することができるので、製造費用を減らすことができる。そして、本発明の第１実施例によれば、一つのデータ駆動部１００でデータ線(Ｄ１〜Ｄｍ)に同じ時間にデータ信号を供給することができ、このため、垂直ライン単位で画質不良が発生することを防止するができる。さらに、本発明の第１実施例によれば、一つのデータ駆動部１００でデータ線(Ｄ１〜Ｄｍ)を駆動するため、隣接したデータ線(Ｄ)の間の干渉現象を最小化することができる。
図７は、本発明の第２実施例による発光表示装置を示す図面である。
図７を参照すれば、本発明の第２実施例による発光表示装置は、走査線(Ｓ１〜Ｓｎ)及びデータ線(Ｄ１〜Ｄｍ)の交差領域に形成された画素２５０を含む画像表示部２２０と、走査線(Ｓ１〜Ｓｎ)を駆動するための走査駆動部２１０と、データ線(Ｄ１〜Ｄｍ)を駆動するための第１〜第４データ駆動部２００〜２０３と、走査駆動部２１０、第１〜第４データ駆動部２００〜２０３を制御するための制御部２３０と、を具備する。
走査駆動部２１０は、制御部２３０から供給される走査制御信号(ＧＣＳ)に応答して走査線(Ｓ１〜Ｓｎ)を駆動させるための走査信号を生成し、また生成された走査信号を走査線(Ｓ１〜Ｓｎ)に順次供給する。
画素２５０は、走査線(Ｓ)に走査信号が供給される際に選択されてデータ線(Ｄ)に供給されるデータ信号に対応する光を生成する。そのために、各々の画素２５０は少なくとも一つ以上のスイッチング素子及びキャパシターを具備する。
画像表示部２２０には、多数の画素２５０が形成される。このような画像表示部２２０は、左側部２２２と右側部２２４に分割されて駆動する。左側部２２２は、第１データ線(Ｄ１)〜第ｉのデータ線(Ｄｉ)を含み、右側部２２４は、第ｉ＋１のデータ線(Ｄｉ＋１)〜第ｍのデータ線(Ｄｍ)を含む。
第１データ駆動部２００は、制御部２３０からデータ制御信号(ＤＣＳ)及び左側部２２２に含まれた奇数番目のデータ(Ｄａｔａ(Ｌ)(ｏ))の供給を受ける。第２データ駆動部２０１は、制御部２３０からデータ制御信号(ＤＣＳ)及び右側部２２４に含まれた奇数番目のデータ(Ｄａｔａ(Ｒ)(ｏ))の供給を受ける。第３データ駆動部２０２は、制御部２３０からデータ制御信号(ＤＣＳ)及び左側部２２２の偶数番目のデータ(Ｄａｔａ(Ｌ)(ｅ))の供給を受ける。第４データ駆動部２０３は、制御部２３０からデータ制御信号(ＤＣＳ)及び右側部２２４の偶数番目のデータ(Ｄａｔａ(Ｒ)(ｅ))の供給を受ける。
第１〜第４データ駆動部２００〜２０３は、データ制御信号(ＤＣＳ)により制御されながらデータを電圧値(又は電流値)に変換してデータ信号を生成し、生成されたデータ信号をデータ線(Ｄ１〜Ｄｍ)に供給する。この時、第１〜第４データ駆動部２００〜２０３は１水平期間ごとにデータ信号をデータ線(Ｄ１〜Ｄｍ)に供給する。
制御部２３０は、外部から供給される同期信号に対応してデータ制御信号(ＤＣＳ)及び走査制御信号(ＧＣＳ)を生成する。制御部２３０から生成されたデータ制御信号(ＤＣＳ)は、第１データ駆動部２００〜第４データ駆動部２０３に入力され、走査制御信号(ＧＣＳ)は走査駆動部２１０に供給される。
そして、制御部２３０は、外部から供給されるデータを臨時保存し、保存されたデータを第１〜第４データ駆動部２００〜２０３に供給する。そのために、制御部２３０は、図８Ａのようなラインメモリブロック２４０、２４１を具備する。一方、制御部２３０に臨時保存されたデータは、図示しなかったガンマ生成部に供給されることができる。データの供給を受けたガンマ生成部はデータの階調値に対応してデータ信号を生成し、生成されたデータ信号を第１〜第４データ駆動部２００〜２０３に供給する。また、ラインメモリブロック２４０、２４１は制御部２３０の外部に設置することもできる。
図８Ａ及び図８Ｂは、図７に示した制御部に含まれたラインメモリブロックの動作過程を示す図面である。
図８Ａ及び図８Ｂを参照すれば、制御部２３０は、第１ラインメモリブロック２４０及び第２ラインメモリブロック２４１を具備する。第１ラインメモリブロック２４０は、第１メモリ２３１、第２メモリ２３２、第３メモリ２３３、及び第４メモリ２３４を具備する。第１メモリ２３１、第２メモリ２３２、第３メモリ２３３、及び第４メモリ２３４は、各々１水平ラインの１/４に対応するデータを保存することができる容量を有する。即ち、第１メモリ２３１及び第３メモリ２３３の各々の容量は、左側部２２２の奇数番目のデータ(Ｄａｔａ(Ｌ)(ｏ))が保存できるように設定され、第２メモリ２３２及び第４メモリ２３４の各々の容量は、右側部２２４の奇数番目のデータ(Ｄａｔａ(Ｒ)(ｏ))が保存できるように設定される。
第２ラインメモリブロック２４１は、第５メモリ２３５、第６メモリ２３６、第７メモリ２３７、及び第８メモリ２３８を具備する。第５メモリ２３５、第６メモリ２３６、第７メモリ２３７、及び第８メモリ２３８は、各々１水平ラインの１/４に対応するデータを保存することができる容量を有する。言い換えれば、第５メモリ２３５及び第７メモリ２３７の各々の容量は、左側部２２２の偶数番目のデータ(Ｄａｔａ(Ｌ)(ｅ))が保存できるように設定され、第６メモリ２３６及び第８メモリ２３８の各々の容量は、右側部２２４の偶数番目のデータ(Ｄａｔａ(Ｒ)(ｅ))が保存できるように設定される。
動作過程について詳細に説明すれば、まず、図８Ａのように、第１メモリ２３１及び第５メモリ２３５に書き込み信号(Ｗ Ｓｉｇｎａｌ)が供給されると同時に第３メモリ２３３、第４メモリ２３４、第７メモリ２３７、及び第８メモリ２３８に読み取り信号(Ｒ Ｓｉｇｎａｌ)が供給される。書き込み信号(Ｗ Ｓｉｇｎａｌ)の供給を受けた第１メモリ２３１は、外部から供給されるデータのうち、左側部２２２の奇数番目のデータ(Ｄａｔａ(Ｌ)(ｏ))を順次保存する。第１メモリ２３１は、左側部２２２の奇数番目のデータ(Ｄａｔａ(Ｌ)(ｏ))が全部保存された後、キャリー信号(Carry)を第２メモリ２３２に供給する。キャリー信号(Carry)の供給を受けた第２メモリ２３２は、外部から供給されるデータのうち、右側部２２４の奇数番目のデータ(Ｄａｔａ(Ｒ)(ｏ))を順次保存する。
書き込み信号(Ｗ Ｓｉｇｎａｌ)の供給を受けた第５メモリ２３５は、外部から供給されるデータのうち、左側部２２２の偶数番目のデータ(Ｄａｔａ(Ｌ)(ｅ))を順次保存する。第５メモリ２３５は、左側部２２２の偶数番目のデータ(Ｄａｔａ(Ｌ)(ｅ))が全部保存された後、キャリー信号(Ｃａｒｒｙ)を第６メモリ２３６に供給する。キャリー信号(Ｃａｒｒｙ)の供給を受けた第６メモリ２３６は、外部から供給されるデータのうち、右側部２２４の偶数番目のデータ(Ｄａｔａ(Ｒ)(ｅ))を順次保存する。
読み取り信号(Ｒ Ｓｉｇｎａｌ)の供給を受けた第３メモリ２３３は、自分に保存された左側部２２２の奇数番目のデータ(Ｄａｔａ(Ｌ)(ｏ))を第１データ駆動部２００に供給する。ここで、第３メモリ２３３は、左側部２２２の奇数番目のデータ(Ｄａｔａ(Ｌ)(ｏ))を同時に出力するかまたは順次出力する。
読み取り信号(Ｒ Ｓｉｇｎａｌ)の供給を受けた第４メモリ２３４は、自分に保存された右側部２２４の奇数番目のデータ(Ｄａｔａ(Ｒ)(ｏ))を第２データ駆動部２０１に供給する。ここで、第４メモリ２３４は、右側部２２４の奇数番目のデータ(Ｄａｔａ(Ｒ)(ｏ))を同時に出力するかまたは順次出力する。
読み取り信号(Ｒ Ｓｉｇｎａｌ)の供給を受けた第７メモリ２３７は、自分に保存された左側部２２２の偶数番目のデータ(Ｄａｔａ(Ｌ)(ｅ))を第３データ駆動部２０２に供給する。ここで、第７メモリ２３７は、左側部２２２の偶数番目のデータ(Ｄａｔａ(Ｌ)(ｅ))を同時に出力するかまたは順次出力する。
読み取り信号(Ｒ Ｓｉｇｎａｌ)の供給を受けた第８メモリ２３８は、自分に保存された右側部２２４の偶数番目のデータ(Ｄａｔａ(Ｒ)(ｅ))を第４データ駆動部２０３に供給する。ここで、第８メモリ２３８は、右側部２２４の偶数番目のデータ(Ｄａｔａ(Ｒ)(ｅ))を同時に出力するかまたは順次出力する。
以後、図８Ｂのように、第１メモリ２３１、第２メモリ２３２、第５メモリ２３５、及び第６メモリ２３６に読み取り信号(Ｒ Ｓｉｇｎａｌ)が供給されると同時に第３メモリ２３３及び第７メモリ２３７に書き込み信号(Ｗ Ｓｉｇｎａｌ)が供給される。
書き込み信号(Ｗ Ｓｉｇｎａｌ)の供給を受けた第３メモリ２３３は、外部から供給されるデータのうち、左側部２２２の奇数番目のデータ(Ｄａｔａ(Ｌ)(ｏ))を順次保存する。第３メモリ２３３は、左側部２２２の奇数番目のデータ(Ｄａｔａ(Ｌ)(ｏ))が全部保存された後、キャリー信号(Ｃａｒｒｙ)を第４メモリ２３４に供給する。キャリー信号(Ｃａｒｒｙ)の供給を受けた第４メモリ２３４は、外部から供給されるデータの中で右側部２２４の奇数番目のデータ(Ｄａｔａ(Ｒ)(ｏ))を順次保存する。
書き込み信号(Ｗ Ｓｉｇｎａｌ)の供給を受けた第７メモリ２３７は、外部から供給されるデータの中で左側部２２２の偶数番目のデータ(Ｄａｔａ(Ｌ)(ｅ))を順次保存する。第７メモリ２３７は、左側部２２２の偶数番目のデータ(Ｄａｔａ(Ｌ)(ｅ))が全部保存された後、キャリー信号(Ｃａｒｒｙ)を第８メモリ２３８に供給する。キャリー信号(Ｃａｒｒｙ)の供給を受けた第８メモリ２３８は、外部から供給されるデータのうち、右側部２２４の偶数番目のデータ(Ｄａｔａ(Ｒ)(ｅ))を順次保存する。
読み取り信号(Ｒ Ｓｉｇｎａｌ)の供給を受けた第１メモリ２３１は、自分に保存された左側部２２２の奇数番目のデータ(Ｄａｔａ(Ｌ)(ｏ))を第１データ駆動部２００に供給する。ここで、第１メモリ２３１は、左側部２２２の奇数番目のデータ(Ｄａｔａ(Ｌ)(ｏ))を同時に出力するかまたは順次出力する。
読み取り信号(Ｒ Ｓｉｇｎａｌ)の供給を受けた第２メモリ２３２は、自分に保存された右側部２２４の奇数番目のデータ(Ｄａｔａ(Ｒ)(ｏ))を第２データ駆動部２０１に供給する。ここで、第２メモリ２３２は、右側部２２４の奇数番目のデータ(Ｄａｔａ(Ｒ)(ｏ))を同時に出力するかまたは順次出力する。
読み取り信号(Ｒ Ｓｉｇｎａｌ)の供給を受けた第５メモリ２３５は、自分に保存された左側部２２２の偶数番目のデータ(Ｄａｔａ(Ｌ)(ｅ))を第３データ駆動部２０２に供給する。ここで、第５メモリ２３５は、左側部２２２の偶数番目のデータ(Ｄａｔａ(Ｌ)(ｅ))を同時に出力するかまたは順次出力する。
読み取り信号(Ｒ Ｓｉｇｎａｌ)の供給を受けた第６メモリ２３６は、自分に保存された右側部２２４の偶数番目のデータ(Ｄａｔａ(Ｒ)(ｅ))を第４データ駆動部２０３に供給する。ここで、第６メモリ２３６は、右側部２２４の偶数番目のデータ(Ｄａｔａ(Ｒ)(ｅ))を同時に出力するかまたは順次出力する。
こうした本発明の第２実施例では、画像表示部２２０を左側部２２２及び右側部２２４に分割して駆動する。そして、本発明の第２実施例では、データ線(Ｄ)を奇数番目のデータ線(Ｄ１、Ｄ３、...、Ｄｍ−１)及び偶数番目のデータ線(Ｄ２、Ｄ４、...、Ｄｍ)に分けて駆動する。
ここで、第１メモリ２３１及び第３メモリ２３３は、左側部２２２に供給される奇数番目のデータ(Ｄａｔａ(Ｌ)(ｏ))を保存するかまたは保存されたデータ(Ｄａｔａ(Ｌ)(ｏ))を出力する。第５メモリ２３５及び第７メモリ２３７は、左側部２２２に供給される偶数番目のデータ(Ｄａｔａ(Ｌ)(ｅ))を保存するかまたは保存されたデータ(Ｄａｔａ(Ｌ)(ｅ))を出力する。第２メモリ２３２及び第４メモリ２３４は、右側部２２４に供給される奇数番目のデータ(Ｄａｔａ(Ｒ)(ｏ))を保存するかまたは保存されたデータ(Ｄａｔａ(Ｒ)(ｏ))を出力する。第６メモリ２３６及び第８メモリ２３８は、右側部２２４に供給される偶数番目のデータ(Ｄａｔａ(Ｒ)(ｅ))を保存するかまたは保存されたデータ(Ｄａｔａ(Ｒ)(ｅ))を出力する。
ここで、書き込み信号(Ｗ Ｓｉｇｎａｌ)の周波数は、奇数番目のデータ(Ｄａｔａ(ｏ))又は偶数番目のデータ(Ｄａｔａ(ｅ))を順次保存できるように設定される。即ち、書き込み信号(Ｗ Ｓｉｇｎａｌ)に含まれたクロックの周波数は、図１に示された従来に比べて１/２に設定される。そして、読み取り信号(Ｒ Ｓｉｇｎａｌ)は、各々のメモリに保存された左側部２２２の奇数番目のデータ、左側部２２２の偶数番目のデータ、右側部２２４の奇数番目のデータ、及び右側部２２４の偶数番目のデータが出力できるように設定される。即ち、読み取り信号(Ｒ Ｓｉｇｎａｌ)に含まれたクロックの周波数は従来に比べて１/４に設定される。
このように本発明の第２実施例によれば、書き込み信号(Ｗ Ｓｉｇｎａｌ)及び読み取り信号(Ｒ Ｓｉｇｎａｌ)の周波数が低く設定されるので、ＥＭＩを低減することができる。また、低周波数で動作可能なＩＣなどを採用することができ、それによって、製造費用を減らすことができる。
以上、添付の図面を参照しながら本発明の好適な実施例について説明したが、前記説明は単に本発明を説明するための目的であり、意味限定や請求の範囲に記載された本発明の範囲を制限するためのものではない。したがって、前記説明によって、当業者であれば、本発明の技術思想を逸脱しない範囲で各種の変更および修正が可能であることはいうまでもない。したがって、本発明の技術的保護範囲は明細書の詳細な説明に記載の内容に限定されず、特許請求の範囲によって決められるべきである。
従来の発光表示装置を示す図面である。 図１に示した制御部に含まれたラインメモリの動作過程を示す図面である。 図１に示した制御部に含まれたラインメモリの動作過程を示す図面である。 従来の他の実施例による発光表示装置を示す図面である。 図３に示した制御部に含まれたラインメモリブロックの動作過程を示す図面である。 図３に示した制御部に含まれたラインメモリブロックの動作過程を示す図面である。 本発明の第１実施例による発光表示装置を示す図面である。 図５に示した制御部に含まれたラインメモリブロックの動作過程を示す図面である。 図５に示した制御部に含まれたラインメモリブロックの動作過程を示す図面である。 本発明の第２実施例による発光表示装置を示す図面である。 図７に示した制御部に含まれたラインメモリブロックの動作過程を示す図面である。 図７に示した制御部に含まれたラインメモリブロックの動作過程を示す図面である。
符号の説明
１、１４０、２５０・・・画素
１０、１２、１４、１００、１０１、２００、２０１、２０２、２０３・・・データ駆動部
２０、１１０、２１０・・・走査駆動部
３０、１２０、２２０・・・画像表示部
４０、５０、１３０、２３０・・・制御部
４２、４４・・・ラインメモリ
５３、５６、１３５、１３６、２４０、２４１・・・ラインメモリブロック
５１、５２、５４、５５、１３１、１３２、１３３、１３４、２３１、２３２、２３３、２３４、２３５、２３６、２３７、２３８・・・メモリ
１２２、２２２・・・左側部
１２４、２２４・・・右側部


Claims (8)

  1. 左側部と右側部に分割される画像表示部と、
    前記左側部に含まれた奇数番目のデータ線にデータ信号を供給するための第１データ駆動部と、
    前記右側部に含まれた奇数番目のデータ線にデータ信号を供給するための第２データ駆動部と、
    前記左側部に含まれた偶数番目のデータ線にデータ信号を供給するための第３データ駆動部と、
    前記右側部に含まれた偶数番目のデータ線にデータ信号を供給するための第４データ駆動部と、
    書き込み信号に対応して前記左側部及び右側部に供給される奇数番目のデータを複数のメモリ間の連結にキャリー信号を用いて、該複数のメモリに順次保存し、読み取り信号に対応して前記左側部及び右側部に供給される前記奇数番目のデータを同時に出力するための第１ラインメモリブロックと、
    前記書き込み信号に対応して前記左側部及び右側部に供給される偶数番目のデータを複数のメモリ間の連結にキャリー信号を用いて、該複数のメモリに順次保存し、前記読み取り信号に対応して前記左側部及び右側部に供給される前記偶数番目のデータを同時に出力するための第２ラインメモリブロックと、を備えることを特徴とする発光表示装置。
  2. 前記第１ラインメモリブロックは、前記書き込み信号に対応して前記左側部に供給される奇数番目のデータを保存するか、前記読み取り信号に対応して前記左側部に供給される奇数番目のデータを前記第１データ駆動部に供給するための第１メモリ及び第３メモリと、
    前記第１メモリ又は第３メモリから供給されるキャリー信号に対応して前記右側部に供給される奇数番目のデータを保存するか、前記読み取り信号に対応して前記右側部に供給される奇数番目のデータを前記第２データ駆動部に供給するための第２メモリ及び第４メモリと、を備えることを特徴とする請求項１に記載の発光表示装置。
  3. 前記第２ラインメモリブロックは、前記書き込み信号に対応して前記左側部に供給される偶数番目のデータを保存するか、前記読み取り信号に対応して前記左側部に供給される偶数番目のデータを前記第３データ駆動部に供給するための第５メモリ及び第７メモリと、
    前記第５メモリ又は第７メモリから供給されるキャリー信号に対応して前記右側部に供給される偶数番目のデータを保存するか、前記読み取り信号に対応して前記右側部に供給される偶数番目のデータを前記第４データ駆動部に供給するための第６メモリ及び第８メモリと、備えることを特徴とする請求項１に記載の発光表示装置。
  4. 前記読み取り信号に含まれたクロックの周波数は、前記書き込み信号に含まれたクロックの周波数より低く設定されることを特徴とする請求項１に記載の発光表示装置。
  5. 画像左側部及び右側部に分割されて駆動する発光表示装置の駆動方法であって、
    書き込み信号に対応して前記左側部に供給される奇数番目のデータを第１メモリに保存する段階と、
    前記左側部に供給される前記奇数番目のデータが保存された後、前記第１メモリから供給されるキャリー信号に対応して前記右側部に供給される奇数番目のデータを第２メモリに保存する段階と、
    前記書き込み信号に対応して前記左側部に供給される偶数番目のデータを第３メモリに保存する段階と、
    前記左側部に供給される前記偶数番目のデータが保存された後、前記第３メモリから供給されるキャリー信号に対応して前記右側部に供給される偶数番目のデータを第４メモリに保存する段階と、
    前記第１メモリないし第４メモリに読み取り信号を供給して前記第１メモリないし第４メモリに保存されたデータを出力する段階と、を含むことを特徴とする発光表示装置の駆動方法。
  6. 前記読み取り信号の供給を受けた第１メモリないし第４メモリは、各々自分に保存されたデータを同時に出力することを特徴とする請求項５に記載の発光表示装置の駆動方法。
  7. 前記読み取り信号の供給を受けた第１メモリないし第４メモリは、各々自分に保存されたデータを順次出力することを特徴とする請求項５に記載の発光表示装置の駆動方法。
  8. 前記第１メモリと交番的に前記左側部に供給される奇数番目のデータを第５メモリに保存するかまたは出力する段階と,
    前記第２メモリと交番的に前記右側部に供給される奇数番目のデータを第６メモリに保存するかまたは出力する段階と,
    前記第３メモリと交番的に前記左側部に供給される偶数番目のデータを第７メモリに保存するかまたは出力する段階と,
    前記第４メモリと交番的に前記右側部に供給される偶数番目のデータを第８メモリに保存するかまたは出力する段階と、をさらに含むことを特徴とする請求項５に記載の発光表示装置の駆動方法。
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