JP2005274760A - 表示ドライバ及び電子機器 - Google Patents
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Abstract
【解決手段】 プロセッサ用インターフェース50から入力されるnビットの表示データに対してsビットのパリティデータを生成し、前記nビットの表示データと前記sビットのパリティデータを結合してn+sビットの表示データとして表示メモリ200に出力するパリティ生成回路60と、前記表示メモリ200からn+sビット単位で順次に入力される前記n+sビットの表示データに対してデータの誤り検出を行い、前記nビットの表示データを出力するパリティチェック回路70と、前記パリティチェック回路70から出力された前記nビットの表示データにデコード処理を施す少なくとも一つのデコーダ100と、前記デコーダ100によってデコード処理が施されたデータをラッチする複数のラッチ回路LA1〜LAxと、各ラッチ回路LA1〜LAxにラッチされているデータに基づいて表示パネル500のデータ線を駆動する複数のデータ線駆動部DRVと、を含む。
【選択図】 図1
Description
図1は表示ドライバ10のブロック図である。本実施形態では、表示ドライバ10は、プロセッサ用インターフェース50、パリティ生成回路60、パリティチェック回路70、デコーダ100、表示メモリ200、制御回路300、アドレスデコーダ400、データ線駆動部DRV及び複数のラッチ回路LA1〜LAx(xは2以上の整数)を含むが、これに限定されない。例えば表示ドライバ10は、前述の回路等のいずれかを省略することや、他の回路を含むことも可能である。例えば、表示ドライバ10は、プロセッサ用インターフェース50、パリティ生成回路60、パリティチェック回路70、デコーダ100、表示メモリ200、制御回路300、アドレスデコーダ400のいずれかを省略できる。
図5は、FRCデコーダ110とMLSデコーダ120の動作を説明するブロック図である。図5には、nビットの表示データが例えば8ビットの表示データDA1である場合が図示されている。符号D0〜D7は、8ビットの表示データDA1の各ビットのデータを表す。本実施形態のデコーダ100は、例えば、4階調表現、4ライン同時選択駆動方式(広義にはm本の走査線を同時選択駆動するマルチライン同時選択駆動方式)を用いるので、8ビットの表示データDA1は、4画素分の表示データを含み、4画素の各画素の階調は2ビットの階調データで表されている。ここで、8ビットの表示データDA1の対象となる4画素を第1〜第4画素と呼ぶ。即ち、表示データDA1のD0、D1は、第1画素の階調データであり、D2及びD3は第2画素の階調データである。同様にして、表示データDA1のD4〜D7も第3、第4画素の階調データである。
図11に表示メモリ200を示す。表示メモリ200には、複数のビットラインBLが設けられている。各ビットラインBLは方向Xに沿って延在形成されている。例えばワードラインWL1が選択されると、複数のビットラインBLから(n+s)ビットのデータが出力される。
パリティ生成回路60及びパリティチェック回路70は、二つのパリティモードのいずれかで動作する。二つのパリティモードには、偶パリティモードと奇パリティモードがある。この二つのパリティモードでは、nビットの表示データ及びsビットのパリティデータの各ビットのうち、ビットのデータの値が1の値であるビットの合計数が偶数であるか奇数であるかが判断される。例えば偶パリティモードである場合には、ビットのデータの値が1の値であるビットの合計数が偶数になるように、sビットのパリティデータが設定される。また、例えば奇パリティモードである場合には、ビットのデータの値が1の値であるビットの合計数が奇数になるように、sビットのパリティデータが設定される。
本実施形態の表示メモリ200は、図12に示されるようにワードラインWL1〜WL3を含む複数のワードラインが方向Yに沿って延在形成されている。表示メモリ200においてデータの読み出しや書き込みが行われていないとき、複数のビットラインは例えば同電位に設定されている。このとき、表示メモリ200の誤動作等で複数のワードラインのいずれかが選択されてしまった場合、メモリセルのインバータINV1、INV2に電圧が印加されてしまう場合がある。メモリセルのインバータINV1、INV2に電圧が印加されてしまうと、保持されているデータを書き換えてしまう場合がある。メモリセルを構成する2つのトランジスタNTR1、NTR2は、同一のトランジスタとして製造されるが、実際には素子のばらつき等によってわずかにトランジスタの電流能力等の特性が変わってしまうことがある。つまり、複数のビットラインが同電位に設定されていても、トランジスタNTR1、NTR2の素子のばらつきによってインバータINV1、INV2に電圧が印加されてしまう場合がある。このような素子のばらつきは、複数のメモリセルにも同様に存在し、完全にばらつきをなくして製造することは難しいうえ、コストの面からも歩留まりの原因となる。
図19は、比較例の表示ドライバ1000を示す図である。表示メモリ1000は、例えば表示メモリ210、複数のデコーダ1100、複数のラッチ回路1200及び複数のデータ線駆動部1300を含む。デコーダ1100は例えば、階調データをデコードする階調デコーダ及びデータ線駆動部1300の駆動電圧を選択するデータを生成するマルチライン同時選択駆動デコーダを含む。
図22に、本実施形態の表示ドライバ10の変形例を示す。本実施形態の変形例である表示ドライバ2000は、パリティチェック回路70、表示メモリ200、デコーダ101、102、複数のラッチ回路、複数のデータ線駆動部を含むが、これに限定されない。例えば、表示ドライバ2000は、表示メモリ200が省略されて構成されてもよい。表示メモリ200からnビットの表示データDA1、DA2及びsビットのパリティデータPR1、PR2の合計2(n+s)ビットのデータが読み出される。パリティチェック回路70は、2(n+s)ビットのデータのうち、例えばnビットの表示データDA1をデコーダ101に出力し、例えばnビットの表示データDA2をデコーダ102に出力する。表示パネルの解像度が高くなると、1表示期間中に表示データのデコード処理が追いつかなくなり表示パネルの表示状態に影響を及ぼす可能性がある。しかし、表示ドライバ2000を用いることで、表示パネルがより高解像度の高い場合でも、表示データのデコード処理をデコーダ101、102に分散させることができるので、高画質に表示データを表示パネルに表示できる。
図23は、本実施形態に係る表示ドライバ10を含む電子機器の構成を示すブロック図である。図23の電子機器4000は、表示ドライバ10と、表示パネル500と、表示パネル500の走査線を駆動する走査ドライバ4100と、表示ドライバ10及び走査ドライバ4100に制御信号等を供給するコントローラ4200と、電源4300とを含むが、これに限定されない。例えば、コントローラ4200や電源が省略されてもよいし、他のデバイスが設けられてもよい。
112 FRCROM、120 MLSデコーダ、200 表示メモリ、
300 制御回路、400 アドレスデコーダ、500 表示パネル、
4000 電子機器、4100 走査ドライバ、4200 コントローラ、
4300 電源、D データ入力、DA1 表示データ、DA2 表示データ、
DRV データ線駆動部、ERS データエラー信号、FF フリップフロップ、
LA1〜LAx ラッチ回路、LP1 ラッチパルス、MA1 表示データ、
PR1〜PR2 パリティデータ、PTR1〜PTR2 トランジスタ、
Q データ出力、SR シフトレジスタ、VSD1 駆動電圧選択データ、
WL1〜WLQ ワードライン
Claims (21)
- プロセッサ用インターフェースから入力されるn(nは2以上の整数)ビットの表示データに対してs(1以上の整数)ビットのパリティデータを生成し、前記nビットの表示データと前記sビットのパリティデータを結合してn+sビットの表示データとして表示メモリに出力するパリティ生成回路と、
前記表示メモリからn+sビット単位で順次に入力される前記n+sビットの表示データに対してデータの誤り検出を行い、前記nビットの表示データを出力するパリティチェック回路と、
前記パリティチェック回路から出力された前記nビットの表示データにデコード処理を施す少なくとも一つのデコーダと、
前記デコーダによってデコード処理が施されたデータをラッチする複数のラッチ回路と、
前記複数のラッチ回路の各々にラッチされているデータに基づいて表示パネルのデータ線を駆動する複数のデータ線駆動部と、
を含むことを特徴とする表示ドライバ。 - 請求項1において、
前記n+sビットの表示データは、前記表示メモリに対して1度のワードライン制御を行うことにより前記表示メモリから読み出されて前記パリティチェック回路に出力され、
前記デコーダは、前記パリティチェック回路からnビット単位で順次に出力される前記nビットの表示データに対してデコード処理を施し、前記デコード処理が施されたデータを前記複数のラッチ回路の各々に順次に出力し、
前記複数のデータ線駆動部の各々は、前記デコード処理が施されたデータが前記複数のラッチ回路に格納された後に前記複数のデータ線駆動部の各々に対応するデータ線を駆動することを特徴とする表示ドライバ。 - 請求項1または2において、
前記パリティ生成回路は、
前記プロセッサ用インターフェースから入力される前記nビットの表示データの各ビットの値の総和に基づいて前記sビットのパリティデータを生成し、
前記n+sビットの表示データの各ビットの総和が偶数である前記n+sビットの表示データまたは前記n+sビットの表示データの各ビットの総和が奇数である前記n+sビットの表示データを前記表示メモリに出力することを特徴とする表示ドライバ。 - 請求項3において、
前記パリティチェック回路は、
前記パリティ生成回路から出力される前記n+sビットの表示データの各ビットの総和が偶数である場合には、前記表示メモリから出力される前記n+sビットの表示データの各ビットの総和が奇数であると判断した場合にデータエラー信号を前記プロセッサ用インターフェースに出力し、
前記パリティ生成回路から出力される前記n+sビットの表示データの各ビットの総和が奇数である場合には、前記表示メモリから出力される前記n+sビットの表示データの各ビットの総和が偶数であると判断した場合にデータエラー信号を前記プロセッサ用インターフェースに出力することを特徴とする表示ドライバ。 - 請求項3において、
前記表示メモリのメモリセルのワードラインに接続されているトランジスタが誤動作した場合の前記メモリセルに保持されている値が0に書き換えられてしまう場合が1に書き換えられてしまう場合よりも多いときは、前記パリティ生成回路によって出力される前記n+sビットの表示データの各ビットの総和が奇数となるように前記sビットのパリティデータが設定され、
前記表示メモリのメモリセルのワードラインに接続されているトランジスタが誤動作した場合の前記保持されている値が1に書き換えられてしまう場合が0に書き換えられてしまう場合よりも多いときは、前記パリティ生成回路によって出力される前記n+sビットの表示データの各ビットの総和が偶数となるように前記sビットのパリティデータが設定されることを特徴とする表示ドライバ。 - 表示メモリには、n(nは2以上の整数)ビットの表示データと、前記nビットの表示データに基づいて生成されたs(1以上の整数)ビットのパリティデータとが結合されたn+sビットの表示データが格納され、
前記表示メモリからn+sビット単位で順次に入力される前記n+sビットの表示データに対してデータの誤り検出を行い、前記nビットの表示データを出力するパリティチェック回路と、
前記パリティチェック回路から出力された前記nビットの表示データにデコード処理を施す少なくとも一つのデコーダと、
前記デコーダによってデコード処理が施されたデータをラッチする複数のラッチ回路と、
前記複数のラッチ回路の各々にラッチされているデータに基づいて表示パネルのデータ線を駆動する複数のデータ線駆動部と、
を含み、
前記n+sビットの表示データは、前記表示メモリに対して1度のワードライン制御を行うことにより前記表示メモリから読み出されて前記パリティチェック回路に出力され、
前記デコーダは、前記パリティチェック回路からnビット単位で順次に出力される前記nビットの表示データに対してデコード処理を施し、前記デコード処理が施されたデータを前記複数のラッチ回路の各々に順次に出力し、
前記複数のデータ線駆動部の各々は、前記デコード処理が施されたデータが前記複数のラッチ回路に格納された後に前記複数のデータ線駆動部の各々に対応するデータ線を駆動することを特徴とする表示ドライバ。 - 請求項6において、
前記sビットのパリティデータは、前記nビットの表示データの各ビットの値の総和に基づいて生成され、
前記表示メモリには、前記n+sビットの表示データの各ビットの総和が偶数である前記n+sビットの表示データまたは前記n+sビットの表示データの各ビットの総和が奇数である前記n+sビットの表示データが格納されることを特徴とする表示ドライバ。 - 請求項7において、
前記パリティチェック回路は、
前記表示メモリに格納された前記n+sビットの表示データの各ビットの総和が偶数である場合には、前記表示メモリからデータを読み出す際に前記表示メモリから出力される前記n+sビットの表示データの各ビットの総和が奇数である場合にデータエラー信号を発生し、
前記表示メモリに格納された前記n+sビットの表示データの各ビットの総和が奇数である場合には、前記表示メモリからデータを読み出す際に前記表示メモリから出力される前記n+sビットの表示データの各ビットの総和が偶数である場合にデータエラー信号を発生することを特徴とする表示ドライバ。 - 請求項1乃至8のいずれかにおいて、
前記パリティチェック回路は、前記n+sビットの表示データに対するデータの誤り検出の際において、データの誤りが検出された場合及びデータの誤りが検出されない場合のいずれの場合においても前記nビットの表示データを前記デコーダに出力することを特徴とする表示ドライバ。 - 請求項7において、
前記表示メモリのメモリセルのワードラインに接続されているトランジスタが誤動作した場合の前記メモリセルに保持されている値が0に書き換えられてしまう場合が1に書き換えられてしまう場合よりも多いときは、前記表示メモリに格納される前記n+sビットの表示データの各ビットの総和が奇数となるように前記sビットのパリティデータは設定され、
前記表示メモリのメモリセルのワードラインに接続されているトランジスタが誤動作した場合の前記メモリセルに保持されている値が1に書き換えられてしまう場合が0に書き換えられてしまう場合よりも多いときは、前記表示メモリに格納される前記n+sビットの表示データの各ビットの総和が偶数となるように前記sビットのパリティデータは設定されることを特徴とする表示ドライバ。 - 請求項1乃至10のいずれかにおいて、
前記デコーダの出力を前記複数のラッチ回路がラッチするためのラッチパルスを発生するアドレスデコーダをさらに含み、
前記アドレスデコーダは、前記nビットの表示データが読み出される際の前記表示メモリのアドレス情報に基づいて、前記複数のラッチ回路のうちのいずれかを選択し、選択されたラッチ回路に前記ラッチパルスを出力することを特徴とする表示ドライバ。 - 請求項11において、
前記nビットの表示データは、制御回路からのクロック信号の立ち上がりエッジ又は立ち下がりエッジの一方に同期して、前記表示メモリから読み出され、
前記アドレスデコーダは、前記クロック信号の立ち上がりエッジ又は立ち下がりエッジの他方に同期して、前記ラッチパルスを出力することを特徴とする表示ドライバ。 - 請求項1において、
前記複数のラッチ回路が直列に接続され、前段のラッチ回路の出力端子が後段のラッチ回路の入力端子に接続されることで、前記複数のラッチ回路はシフトレジスタを構成し、
前記シフトレジスタは、前記デコーダから初段のラッチ回路に順次に入力されるデータをシフトしながら格納することを特徴とする表示ドライバ。 - 請求項1乃至13のいずれかにおいて、
前記デコーダは、マルチライン同時選択駆動用デコーダを含み、
前記マルチライン同時選択駆動用デコーダは、前記nビットの表示データから抽出されるm(2以上の整数)画素の表示データに基づいて、走査線のマルチライン同時選択駆動に対応するための複数の駆動電圧の中から駆動電圧を選択するための駆動電圧選択データを生成し、前記駆動電圧選択データを前記複数のラッチ回路に出力することを特徴とする表示ドライバ。 - 請求項14において、
前記複数のデータ線駆動部の各々は、前記複数の駆動電圧の中から、前記複数のラッチ回路に格納されている前記駆動電圧選択データに基づいてデータ線駆動電圧を選択し、
前記複数のデータ線駆動部の各々は、前記データ線駆動電圧を用いてデータ線を駆動することを特徴とする表示ドライバ。 - 請求項1乃至13のいずれかにおいて、
前記デコーダは、階調デコーダを含み、
前記階調デコーダは、前記nビットの表示データ及びフレーム情報に基づいて、前記nビットの表示データの対象となる画素の表示パターンを決定することを特徴とする表示ドライバ。 - 請求項16において、
前記階調デコーダは、前記表示パターンに基づいて0又は1のデータを前記複数のラッチ回路のうち少なくともいずれか1つに出力することを特徴とする表示ドライバ。 - 請求項16において、
前記デコーダは、m(mは2以上の整数)本の走査線を同時選択駆動するマルチライン同時選択駆動方式に対応するためのマルチライン同時選択駆動用デコーダをさらに含み、
前記マルチライン同時選択駆動用デコーダは、前記階調デコーダによって決定された表示パターンに基づいて、データ線を駆動するためのデータ線駆動電圧を選択するための駆動電圧選択データを前記複数のラッチ回路に出力することを特徴とする表示ドライバ。 - 請求項18において、
前記複数のデータ線駆動部の各々は、走査線のマルチライン同時選択駆動に対応するための複数種の駆動電圧の中から、前記複数のラッチ回路に格納されている前記駆動電圧選択データに基づいてデータ線駆動電圧を選択し、
前記複数のデータ線駆動部の各々は、前記データ線駆動電圧を用いてデータ線を駆動することを特徴とする表示ドライバ。 - 請求項19において、
前記nビットの表示データから抽出されるm画素の表示データにおける各画素の階調は、k(kは2以上の整数)ビットの階調データで表され、
前記階調デコーダは、前記kビットの階調データとフレーム情報に基づいて、2種類の表示状態を表す階調パターンを決定する階調ROMを含み、
前記階調デコーダは、前記階調ROMに基づいてm画素の各画素について前記階調パターンを決定し、決定された前記階調パターンに基づいてm画素の各画素の表示状態を0又は1で表したmビットの表示データを前記マルチライン同時選択駆動用デコーダに出力し、
前記マルチライン同時選択駆動用デコーダは、前記mビットの表示データに基づいて、前記駆動電圧選択データを生成し、前記複数のラッチ回路に出力することを特徴とする表示ドライバ。 - 請求項1乃至20のいずれかに記載されている表示ドライバと、表示パネルと、前記表示パネルの走査線を駆動する走査ドライバと、前記表示ドライバ及び前記走査ドライバを制御するコントローラと、電源回路とを含むことを特徴とする電子機器。
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