JP2005274760A - 表示ドライバ及び電子機器 - Google Patents

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Abstract

【課題】 レイアウト面積が小さく、コストパフォーマンスに優れ、表示パネルの表示品質を高品質に維持できる表示ドライバ及び電子機器を提供すること。
【解決手段】 プロセッサ用インターフェース５０から入力されるｎビットの表示データに対してｓビットのパリティデータを生成し、前記ｎビットの表示データと前記ｓビットのパリティデータを結合してｎ＋ｓビットの表示データとして表示メモリ２００に出力するパリティ生成回路６０と、前記表示メモリ２００からｎ＋ｓビット単位で順次に入力される前記ｎ＋ｓビットの表示データに対してデータの誤り検出を行い、前記ｎビットの表示データを出力するパリティチェック回路７０と、前記パリティチェック回路７０から出力された前記ｎビットの表示データにデコード処理を施す少なくとも一つのデコーダ１００と、前記デコーダ１００によってデコード処理が施されたデータをラッチする複数のラッチ回路ＬＡ１〜ＬＡｘと、各ラッチ回路ＬＡ１〜ＬＡｘにラッチされているデータに基づいて表示パネル５００のデータ線を駆動する複数のデータ線駆動部ＤＲＶと、を含む。
【選択図】 図１

Description

本発明は、表示ドライバ及び電子機器に関する。
近年、電子機器の高機能化に伴って、表示パネルの需要が増加している。表示パネルの駆動方式には様々な形態があるが、その一例として特許文献１に記載されている駆動回路が知られている。特許文献１には、例えば表示パネルが６４０×４８０画素である場合に、１０個のカラムドライバを用いて表示パネルを駆動する回路が示されている。各カラムドライバには演算回路が設けられている。この演算回路は、例えばメモリから読み出した７行×４８０列分の表示データを一斉に処理するために、演算回路の回路が複雑になり、回路面積も増大する。
また、表示パネルが高解像度化されれば、表示データのデータ量も増大するので、表示パネルの駆動回路も複雑になってくる。回路が複雑化することで、チップ面積の増大や、設計時間などにより製造コストの増大が問題となる。特に、特許文献１に記載されている駆動回路においては、演算回路の面積がとても大きくなってしまう。
また、特許文献１に記載されている表示メモリの構成は、表示メモリの構成のワードラインに予期しない電圧がかかった場合、表示メモリを構成するトランジスタのワードゲートに電圧がかかり、表示メモリに誤ったデータが書き込まれてしまう可能性がある。この場合、表示パネルには例えば縦に１本の線が入ったように表示されてしまい、表示メモリが書き換えられるまで、誤表示の状態が継続されてしまう。
特開平７−２８１６３６号公報
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、レイアウト面積が小さく、コストパフォーマンスに優れ、表示パネルの表示品質を高品質に維持できる表示ドライバ及び電子機器を提供することにある。
本発明は、プロセッサ用インターフェースから入力されるｎ（ｎは２以上の整数）ビットの表示データに対してｓ（１以上の整数）ビットのパリティデータを生成し、前記ｎビットの表示データと前記ｓビットのパリティデータを結合してｎ＋ｓビットの表示データとして表示メモリに出力するパリティ生成回路と、前記表示メモリからｎ＋ｓビット単位で順次に入力される前記ｎ＋ｓビットの表示データに対してデータの誤り検出を行い、前記ｎビットの表示データを出力するパリティチェック回路と、前記パリティチェック回路から出力された前記ｎビットの表示データにデコード処理を施す少なくとも一つのデコーダと、前記デコーダによってデコード処理が施されたデータをラッチする複数のラッチ回路と、前記複数のラッチ回路の各々にラッチされているデータに基づいて表示パネルのデータ線を駆動する複数のデータ線駆動部と、を含む表示ドライバに関係する。
本発明によれば、表示メモリにｎビットの表示データを格納する際にｓビットのパリティデータを生成し、表示メモリにｓビットのパリティデータを書き込むことができる。また、パリティチェック回路はｎビットの表示データとｓビットのパリティデータからｎビットの表示データのデータの誤りを検出することができる。
また、本発明では、前記ｎ＋ｓビットの表示データは、前記表示メモリに対して１度のワードライン制御を行うことにより前記表示メモリから読み出されて前記パリティチェック回路に出力され、前記デコーダは、前記パリティチェック回路からｎビット単位で順次に出力される前記ｎビットの表示データに対してデコード処理を施し、前記デコード処理が施されたデータを前記複数のラッチ回路の各々に順次に出力し、前記複数のデータ線駆動部の各々は、前記デコード処理が施されたデータが前記複数のラッチ回路に格納された後に前記複数のデータ線駆動部の各々に対応するデータ線を駆動するようにしてもよい。
本発明によれば、すべてのデータ線駆動部毎にデコーダを設けなくてもよくなるので、デコーダの数を少なくすることができる。
また、本発明では、前記パリティ生成回路は、前記プロセッサ用インターフェースから入力される前記ｎビットの表示データの各ビットの値の総和に基づいて前記ｓビットのパリティデータを生成し、前記ｎ＋ｓビットの表示データの各ビットの総和が偶数である前記ｎ＋ｓビットの表示データまたは前記ｎ＋ｓビットの表示データの各ビットの総和が奇数である前記ｎ＋ｓビットの表示データを前記表示メモリに出力するようにしてもよい。
このようにすれば、表示メモリにｓビットのパリティデータを書き込むことができる。
また、本発明では、前記パリティチェック回路は、前記パリティ生成回路から出力される前記ｎ＋ｓビットの表示データの各ビットの総和が偶数である場合には、前記表示メモリから出力される前記ｎ＋ｓビットの表示データの各ビットの総和が奇数であると判断した場合にデータエラー信号を前記プロセッサ用インターフェースに出力し、前記パリティ生成回路から出力される前記ｎ＋ｓビットの表示データの各ビットの総和が奇数である場合には、前記表示メモリから出力される前記ｎ＋ｓビットの表示データの各ビットの総和が偶数であると判断した場合にデータエラー信号を前記プロセッサ用インターフェースに出力するようにしてもよい。
このようにすれば、表示メモリから出力される表示データにデータの誤りが合った場合、そのデータの誤りがあることを検出できる。
また、本発明では、前記表示メモリのメモリセルのワードラインに接続されているトランジスタが誤動作した場合の前記メモリセルに保持されている値が０に書き換えられてしまう場合が１に書き換えられてしまう場合よりも多いときは、前記パリティ生成回路によって出力される前記ｎ＋ｓビットの表示データの各ビットの総和が奇数となるように前記ｓビットのパリティデータが設定され、前記表示メモリのメモリセルのワードラインに接続されているトランジスタが誤動作した場合の前記保持されている値が１に書き換えられてしまう場合が０に書き換えられてしまう場合よりも多いときは、前記パリティ生成回路によって出力される前記ｎ＋ｓビットの表示データの各ビットの総和が偶数となるように前記ｓビットのパリティデータが設定されるようにしてもよい。
本発明は、表示メモリには、ｎ（ｎは２以上の整数）ビットの表示データと、前記ｎビットの表示データに基づいて生成されたｓ（１以上の整数）ビットのパリティデータとが結合されたｎ＋ｓビットの表示データが格納され、前記表示メモリからｎ＋ｓビット単位で順次に入力される前記ｎ＋ｓビットの表示データに対してデータの誤り検出を行い、前記ｎビットの表示データを出力するパリティチェック回路と、前記パリティチェック回路から出力された前記ｎビットの表示データにデコード処理を施す少なくとも一つのデコーダと、前記デコーダによってデコード処理が施されたデータをラッチする複数のラッチ回路と、前記複数のラッチ回路の各々にラッチされているデータに基づいて表示パネルのデータ線を駆動する複数のデータ線駆動部と、を含み、前記ｎ＋ｓビットの表示データは、前記表示メモリに対して１度のワードライン制御を行うことにより前記表示メモリから読み出されて前記パリティチェック回路に出力され、前記デコーダは、前記パリティチェック回路からｎビット単位で順次に出力される前記ｎビットの表示データに対してデコード処理を施し、前記デコード処理が施されたデータを前記複数のラッチ回路の各々に順次に出力し、前記複数のデータ線駆動部の各々は、前記デコード処理が施されたデータが前記複数のラッチ回路に格納された後に前記複数のデータ線駆動部の各々に対応するデータ線を駆動する表示ドライバに関係する。
本発明によれば、パリティチェック回路はｎビットの表示データとｓビットのパリティデータからｎビットの表示データのデータの誤りを検出することできる。
また、本発明では、前記ｓビットのパリティデータは、前記ｎビットの表示データの各ビットの値の総和に基づいて生成され、前記表示メモリには、前記ｎ＋ｓビットの表示データの各ビットの総和が偶数である前記ｎ＋ｓビットの表示データまたは前記ｎ＋ｓビットの表示データの各ビットの総和が奇数である前記ｎ＋ｓビットの表示データが格納されるようにしてもよい。
また、本発明では、前記パリティチェック回路は、前記表示メモリに格納された前記ｎ＋ｓビットの表示データの各ビットの総和が偶数である場合には、前記表示メモリからデータを読み出す際に前記表示メモリから出力される前記ｎ＋ｓビットの表示データの各ビットの総和が奇数である場合にデータエラー信号を発生し、前記表示メモリに格納された前記ｎ＋ｓビットの表示データの各ビットの総和が奇数である場合には、前記表示メモリからデータを読み出す際に前記表示メモリから出力される前記ｎ＋ｓビットの表示データの各ビットの総和が偶数である場合にデータエラー信号を発生するようにしてもよい。
また、本発明では、前記パリティチェック回路は、前記ｎ＋ｓビットの表示データに対するデータの誤り検出の際において、データの誤りが検出された場合及びデータの誤りが検出されない場合のいずれの場合においても前記ｎビットの表示データを前記デコーダに出力するようにしてもよい。
このようにすれば、データの誤りが検出されても、表示ドライバは表示パネルの表示品質を落とさずに表示パネルを駆動できる。
また、本発明では、前記表示メモリのメモリセルのワードラインに接続されているトランジスタが誤動作した場合の前記メモリセルに保持されている値が０に書き換えられてしまう場合が１に書き換えられてしまう場合よりも多いときは、前記表示メモリに格納される前記ｎ＋ｓビットの表示データの各ビットの総和が奇数となるように前記ｓビットのパリティデータは設定され、前記表示メモリのメモリセルのワードラインに接続されているトランジスタが誤動作した場合の前記メモリセルに保持されている値が１に書き換えられてしまう場合が０に書き換えられてしまう場合よりも多いときは、前記表示メモリに格納される前記ｎ＋ｓビットの表示データの各ビットの総和が偶数となるように前記ｓビットのパリティデータは設定されるようにしてもよい。
また、本発明は、前記デコーダの出力を前記複数のラッチ回路がラッチするためのラッチパルスを発生するアドレスデコーダをさらに含み、前記アドレスデコーダは、前記ｎビットの表示データが読み出される際の前記表示メモリのアドレス情報に基づいて、前記複数のラッチ回路のうちのいずれかを選択し、選択されたラッチ回路に前記ラッチパルスを出力するようにしてもよい。
本発明によれば、例えば表示メモリから表示データを読み出す際のアドレス情報に対応したラッチ回路に前記デコーダの出力をラッチさせることができるので、表示データの対象となるデータ線を駆動させることができる。
また、本発明では、前記ｎビットの表示データは、制御回路からのクロック信号の立ち上がりエッジ又は立ち下がりエッジの一方に同期して、前記表示メモリから読み出され、前記アドレスデコーダは、前記クロック信号の立ち上がりエッジ又は立ち下がりエッジの他方に同期して、前記ラッチパルスを出力するようにしてもよい。
本発明によれば、アドレスデコーダのラッチパルスを出力するタイミングと表示メモリから表示データを読み出すタイミングをクロック信号に従ってずらすことができるので、前記デコーダによってデコード処理されたデータが対象とするラッチ回路に対して、アドレスデコーダはラッチパルスを出力することができる。
また、本発明では、前記複数のラッチ回路が直列に接続され、前段のラッチ回路の出力端子が後段のラッチ回路の入力端子に接続されることで、前記複数のラッチ回路はシフトレジスタを構成し、前記シフトレジスタは、前記デコーダから初段のラッチ回路に順次に入力されるデータをシフトしながら格納するようにしてもよい。
本発明によれば、複数のラッチ回路が、シフトレジスタを構成することで、前記デコーダによってデコード処理されたデータを、前記シフトレジスタの各ラッチ回路に順次に格納させることができるので、複雑な処理を行わずに各データ線駆動部に対応した各ラッチ回路にデコード処理されたデータを格納させることができる。
また、本発明では、前記デコーダは、マルチライン同時選択駆動用デコーダを含み、前記マルチライン同時選択駆動用デコーダは、前記ｎビットの表示データから抽出されるｍ（２以上の整数）画素の表示データに基づいて、走査線のマルチライン同時選択駆動に対応するための複数の駆動電圧の中から駆動電圧を選択するための駆動電圧選択データを生成し、前記駆動電圧選択データを前記複数のラッチ回路に出力するようにしてもよい。
このようにすれば、前記複数のラッチ回路に対してマルチライン同時選択駆動用デコーダの数を少なくすることができるので、回路面積の小さな表示ドライバを提供できる。
また、本発明では、前記複数のデータ線駆動部の各々は、前記複数の駆動電圧の中から、前記複数のラッチ回路に格納されている前記駆動電圧選択データに基づいてデータ線駆動電圧を選択し、前記複数のデータ線駆動部の各々は、前記データ線駆動電圧を用いてデータ線を駆動するようにしてもよい。
このようにすれば、前記複数のラッチ回路に前記駆動電圧選択データを格納することで、表示パネルに対してマルチライン同時選択駆動ができる。
また、本発明では、前記デコーダは、階調デコーダを含み、前記階調デコーダは、前記ｎビットの表示データ及びフレーム情報に基づいて、前記ｎビットの表示データの対象となる画素の表示パターンを決定するようにしてもよい。
このようにすれば、ｎビットの表示データに基づいた階調表現を行うことができる。 また、本発明では、前記階調デコーダは、前記表示パターンに基づいて０又は１のデータを前記複数のラッチ回路のうち少なくともいずれか１つに出力するようにしてもよい。
また、本発明では、前記デコーダは、ｍ（ｍは２以上の整数）本の走査線を同時選択駆動するマルチライン同時選択駆動方式に対応するためのマルチライン同時選択駆動用デコーダをさらに含み、前記マルチライン同時選択駆動用デコーダは、前記階調デコーダによって決定された表示パターンに基づいて、データ線を駆動するためのデータ線駆動電圧を選択するための駆動電圧選択データを前記複数のラッチ回路に出力するようにしてもよい。
このようにすれば、表示パネルに対してｎビットの表示データに基づいた階調表現及びマルチライン同時選択駆動を行うことができる。
また、本発明では、前記複数のデータ線駆動部の各々は、走査線のマルチライン同時選択駆動に対応するための複数種の駆動電圧の中から、前記複数のラッチ回路に格納されている前記駆動電圧選択データに基づいてデータ線駆動電圧を選択し、前記複数のデータ線駆動部の各々は、前記データ線駆動電圧を用いてデータ線を駆動するようにしてもよい。
また、本発明では、前記ｎビットの表示データから抽出されるｍ画素の表示データにおける各画素の階調は、ｋ（ｋは２以上の整数）ビットの階調データで表され、前記階調デコーダは、前記ｋビットの階調データとフレーム情報に基づいて、２種類の表示状態を表す階調パターンを決定する階調ＲＯＭを含み、前記階調デコーダは、前記階調ＲＯＭに基づいてｍ画素の各画素について前記階調パターンを決定し、決定された前記階調パターンに基づいてｍ画素の各画素の表示状態を０又は１で表したｍビットの表示データを前記マルチライン同時選択駆動用デコーダに出力し、前記マルチライン同時選択駆動用デコーダは、前記ｍビットの表示データに基づいて、前記駆動電圧選択データを生成し、前記複数のラッチ回路に出力するようにしてもよい。
本発明は、上記に記載されているいずれかの表示ドライバと、表示パネルと、前記表示パネルの走査線を駆動する走査ドライバと、前記表示ドライバ及び前記走査ドライバを制御するコントローラと、電源とを含む電子機器に関係する。
以下、本発明の一実施形態について、図面を参照して説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。
１．表示ドライバ
図１は表示ドライバ１０のブロック図である。本実施形態では、表示ドライバ１０は、プロセッサ用インターフェース５０、パリティ生成回路６０、パリティチェック回路７０、デコーダ１００、表示メモリ２００、制御回路３００、アドレスデコーダ４００、データ線駆動部ＤＲＶ及び複数のラッチ回路ＬＡ１〜ＬＡｘ（ｘは２以上の整数）を含むが、これに限定されない。例えば表示ドライバ１０は、前述の回路等のいずれかを省略することや、他の回路を含むことも可能である。例えば、表示ドライバ１０は、プロセッサ用インターフェース５０、パリティ生成回路６０、パリティチェック回路７０、デコーダ１００、表示メモリ２００、制御回路３００、アドレスデコーダ４００のいずれかを省略できる。
プロセッサ用インターフェース５０は、プロセッサ等の制御装置が接続されるインターフェースである。表示メモリ２００に表示データを書き込む場合は、例えばプロセッサ等がプロセッサ用インターフェース５０を介して表示メモリ２００に表示データを出力する。
デコーダ１００は、ＦＲＣデコーダ（広義には階調デコーダ）１１０及びＭＬＳデコーダ（広義にはマルチライン同時選択駆動用デコーダ）１２０を含むが、これに限定されない。例えば、デコーダ１００では、ＦＲＣデコーダ１１０またはＭＬＳデコーダ１２０を省略することができる。ＦＲＣデコーダ１１０は、階調表示の方式としてＦＲＣ（Frame-Rate-Control）方式を用いる。本実施形態のＦＲＣデコーダ１１０は、各画素について、２ビットの階調データ（広義にはｋビットの階調データ）を用いて４階調の階調表現が可能であるが、これに限定されない。例えば、階調データのデータ長を４ビットに設定して、１６階調の階調表現を行ってもよい。このように、ＦＲＣデコーダ１１０に対して、階調表現したい階調数に応じて階調データのデータ長を設定すればよい。また、ＭＬＳデコーダ１２０は、駆動方式としてＭＬＳ（Multi-Line-Select）駆動方式（マルチライン同時選択駆動方式）を用いる。本実施形態のＭＬＳデコーダ１２０は、表示パネルの走査ラインについて例えば４ライン同時選択駆動を行うが、これに限定されない。例えば、３、５〜８ライン同時選択駆動等、同時選択するライン数は適宜設定することができる。また、本実施形態はカラー表示に対応させることもでき、本実施形態の一画素を、カラー表示のＲＧＢにおいてＲ画素、Ｇ画素、Ｂ画素のうちのいずれかの一画素としてもよい。
表示メモリ２００にｎビットの表示データを書き込む際は、プロセッサ用インターフェース５０を介してパリティ生成回路６０にｎビット表示データが入力される。パリティ生成回路６０は、入力されたｎビットの表示データからｓビットのパリティデータを生成し、ｎビットの表示データ及びｓビットのバリティデータを表示メモリ２００に出力する。即ち、表示メモリ２００にはｎビットの表示データとｓビットのパリティデータが格納される。例えば、ｎビットの表示データＤＡ１がパリティ生成回路６０に入力されると、パリティ生成回路６０はｎビットの表示データＤＡ１及びｓビットのパリティデータＰＲ１を表示メモリ２００に出力する。このとき、表示メモリ２００のワードラインＷＬ１が選択されることで、図１に示されるようにｎビットの表示データＤＡ１及びｓビットのパリティデータＰＲ１が表示メモリ２００に格納される。このようにして表示メモリ２００には、表示パネルに画像を表示するための表示データが格納される。
表示メモリ２００に格納された表示データに基づいて表示パネルに画像を表示する際は、表示メモリ２００に格納されている表示データを読み出す。表示メモリ２００から表示データを読み出す際、表示メモリ２００は制御回路３００の制御信号を受ける。制御回路３００の制御信号は、表示メモリ２００の複数のワードラインからワードラインを選択する選択信号（広義には表示メモリのアドレス情報）を含む。制御信号に含まれる選択信号に基づいて例えばワードラインＷＬ１が選択され、ｎビットの表示データＤＡ１及びｓビットのパリティデータＰＲ１が読み出される。読み出されたｎビットの表示データＤＡ１及びｓビットのパリティデータＰＲ１は、パリティチェック回路７０に入力される。パリティチェック回路７０は、表示メモリ２００からｎビットの表示データＤＡ１及びｓビットのパリティデータＰＲ１を受け、ｎビットの表示データＤＡ１に対してデータの誤り検出を行う。データの誤り検出によって、ｎビットの表示データＤＡ１にデータの誤りが見つかった場合、パリティチェック回路７０は例えば制御回路３００にデータエラー信号を出力する。パリティチェック回路７０は、ｎビットの表示データＤＡ１にデータの誤りが見つかった場合及び見つからなかった場合のいずれの場合もｎビットの表示データＤＡ１をデコーダ１００に出力するが、これに限定されない。
上記のように、１本のワードラインを選択したときに少なくとも一つの表示データＤＡ１を表示メモリ２００から読み出すことができる。本実施形態では、例えば、方向Ｙに沿ってワードラインが表示メモリ２００に延在形成されている。表示メモリ２００には、方向Ｘに沿って複数のワードラインＷＬ１〜ＷＬＱ（Ｑは２以上の整数）が配列されているが、これに限定されず、例えば１本のワードラインでもよい。
表示データＤＡ１は、例えば複数の画素（広義にはｍ画素、ｍは２以上の整数）分の階調データを持つ。
デコーダ１００は、表示メモリ２００から読み出されたｎビットの表示データＤＡ１に対してデコード処理を行う。
ＦＲＣデコーダ１１０は、ｎビットの表示データＤＡ１に含まれるｍ画素分の階調データをデコード処理する。
ＭＬＳデコーダ１２０は、ＦＲＣデコーダ１１０の処理結果に基づいて、駆動電圧選択データを生成し、複数のラッチ回路ＬＡ１〜ＬＡｘに出力する。例えば、ＭＬＳ駆動方式において、同時選択駆動の数を４ラインにした場合、データ線駆動部ＤＲＶが使用する電圧は例えば５種類であるため、駆動電圧選択データは３ビットのデータでよい。
アドレスデコーダ４００は、例えばワードラインを選択する選択信号（表示メモリのアドレス情報）を受ける。さらに、アドレスデコーダ４００は、この選択信号に基づいて複数のラッチ回路ＬＡ１〜ＬＡｘから一つのラッチ回路を選択し、選択されたラッチ回路にラッチパルスを出力する。ラッチパルスを受けたラッチ回路は、駆動電圧選択データをラッチする。なお、このような選択信号（アドレス情報）を用いないでラッチパルスを出力する構成にすることもできる。
例えば、表示メモリ２００のワードラインＷＬ１が選択されることで、パリティチェック回路７０を経由してｎビットの表示データＤＡ１がデコーダ１００に入力される。ｎビットの表示データＤＡ１はデコーダ１００によってデコード処理が施され、デコード処理されたデータは駆動電圧選択データとしてバスＬＢ１に出力される。ここで、ワードラインＷＬ１が選択される際の選択信号が例えばアドレスデコーダ４００に出力される。アドレスデコーダ４００は、このワードラインＷＬ１を選択する信号に基づいて、バスＬＢ２を介してラッチパルスＬＰ１をラッチ回路ＬＡ１に出力する。即ち、ラッチ回路ＬＡ１は、表示データＤＡ１をデコード処理することで得られる駆動電圧選択データをラッチする。このようなデータラッチが、複数のワードラインＷＬ１〜ＷＬＱを順次に選択することで行われる。
データ線駆動部ＤＲＶは、ラッチ回路ＬＡ１〜ＬＡｘに格納された駆動電圧選択データに基づいて、表示パネルの各データ線を駆動する。以下の図において同符号のものは同様の意味を表す。
図２は、アドレスデコーダ４００と複数のラッチ回路ＬＡ１〜ＬＡｘとの接続を示す図である。データ線駆動部ＤＲＶ１が、表示データＤＡ１に対応するデータ線を駆動する場合、表示データＤＡ１をデコード処理することで生成された駆動電圧選択データは、ラッチ回路ＬＡ１に格納される。このとき、デコーダ１００は、表示データＤＡ１をデコード処理することで駆動電圧選択データＶＳＤ１を生成し、図２に示すように、バスＬＢ１を介して複数のラッチ回路ＬＡ１〜ＬＡｘに出力する。この時、アドレスデコーダ４００は、制御回路３００の制御信号を受けて、表示データＤＡ１に対応するラッチ回路ＬＡ１にのみラッチパルスＬＰ１を出力するため、駆動電圧選択データＶＳＤ１はラッチ回路ＬＡ１にラッチされる。なお、制御回路３００の制御信号には、表示メモリ２００のワードラインを選択する際の選択信号が含まれているため、アドレスデコーダ４００は制御回路３００の制御信号を受けることで表示データＤＡ１に対応したラッチ回路ＬＡ１へラッチパルスを出力することできる。
アドレスデコーダ４００及びラッチ回路ＬＡ１〜ＬＡｘの代わりに、シフトレジスタを用いることもできる。図３は、シフトレジスタＳＲの構成の一部を示す図である。複数のフリップフロップＦＦ（広義にはラッチ回路）が直列に接続されて、シフトレジスタＳＲが構成されている。前段のフリップフロップＦＦのデータ出力Ｑ（広義には出力端子）が後段のフリップフロップＦＦのデータ入力Ｄ（広義には入力端子）に接続されている。駆動電圧選択データは、デコーダ１００からバスＬＢ３を介してシフトレジスタＳＲに入力される。各フリップフロップＦＦのクロック入力Ｃに入力されるクロック信号に同期して、各フリップフロップＦＦに格納されているデータが方向ＤＲ１に対して右側にシフトされる。各フリップフロップＦＦの間に設けられた出力線ＯＬは例えばラインラッチ回路等を介してデータ線駆動部ＤＲＶに接続される。例えば１走査ライン分のデータがシフトレジスタＳＲに格納された後にラインラッチ回路等にラッチパルスを出力することでラインラッチ回路等に駆動電圧選択データが格納される。これにより、データ線駆動部ＤＲＶは、ラインラッチ回路等に格納された駆動電圧選択データに従ってデータ線を駆動することができる。
図４は、表示メモリ２００に格納されている表示データと、表示パネル５００の画素との対応関係を示す図である。例えば図１のワードラインＷＬ１が選択されることで、ｎビットの表示データＤＡ１及びｓビットのパリティデータＰＲ１がパリティチェック回路７０に入力される。パリティチェック回路７０は入力された（ｎ＋ｓ）ビットの表示データに対してデータの誤り検出を行い、ｎビットの表示データＤＡ１をデコーダ１００に出力する。ｎビットの表示データＤＡ１は、デコーダ１００によってデコード処理され、駆動電圧選択データＶＳＤ１としてラッチ回路ＬＡ１に格納される。データ線駆動部ＤＲＶ１は、電圧選択データＶＳＤ１に基づいてデータ線ＤＬ１を駆動する。このとき、同時選択されるｍ個の画素ＰＡ１が、データ線ＤＬ１によって電圧制御される。即ち、表示メモリ２００の表示データＤＡ１は、表示パネル５００のｍ個の画素ＰＡ１と対応している。同様にして、表示メモリ２００の表示データＤＡ２は、表示パネル５００のｍ個の画素ＰＡ２と対応している。
例えば、１画素につきｋビット（ｋは１以上の整数）の階調データを用いる場合、ワードラインＷＬ１を選択することで得られるｎビットの表示データＤＡ１は、ｍ個の画素ＰＡ１を表示するために、（ｋ×ｍ）ビットで構成されている。即ち、表示メモリ２００に対して一度のワードライン選択を行うことで（ｋ×ｍ）ビットの表示データがデコーダ１００に出力され、ｍ個の画素を表示パネル５００に表示させるためのデコード処理がデコーダ１００にて行われる。
２．デコーダ
図５は、ＦＲＣデコーダ１１０とＭＬＳデコーダ１２０の動作を説明するブロック図である。図５には、ｎビットの表示データが例えば８ビットの表示データＤＡ１である場合が図示されている。符号Ｄ０〜Ｄ７は、８ビットの表示データＤＡ１の各ビットのデータを表す。本実施形態のデコーダ１００は、例えば、４階調表現、４ライン同時選択駆動方式（広義にはｍ本の走査線を同時選択駆動するマルチライン同時選択駆動方式）を用いるので、８ビットの表示データＤＡ１は、４画素分の表示データを含み、４画素の各画素の階調は２ビットの階調データで表されている。ここで、８ビットの表示データＤＡ１の対象となる４画素を第１〜第４画素と呼ぶ。即ち、表示データＤＡ１のＤ０、Ｄ１は、第１画素の階調データであり、Ｄ２及びＤ３は第２画素の階調データである。同様にして、表示データＤＡ１のＤ４〜Ｄ７も第３、第４画素の階調データである。
８ビットの表示データＤＡ１は、ＦＲＣデコーダ１１０によってデコード処理される。ＦＲＣデコーダ１１０は、ＦＲＣＲＯＭ（広義には階調ＲＯＭ）１１２を含むが、これに限定されない。ＦＲＣデコーダ１１０は、制御回路３００からフレーム情報を受ける。フレーム情報には、表示データＤＡ１がデコード処理される時点でのフレーム番号が含まれている。ＦＲＣＲＯＭ１１２は、フレーム番号及び画素の階調データに基づいて１画素につき１ビットのデータ（広義には表示パターン）を決定するための表示パターンテーブルを格納する記憶回路である。
ＦＲＣデコーダ１１０は、このフレーム情報と、第１〜第４画素の階調データＤ０〜Ｄ７から、ＦＲＣＲＯＭ１１２に格納されている表示パターンテーブル（図７参照）に基づいて、４ビット（広義にはｍビット）の表示データＭＡ１（広義にはｍ画素の表示データ）を出力する。図５において、符号ＭＤ０〜ＭＤ３は、表示データＭＡ１の各ビットのデータを示す。
ＭＬＳデコーダ１２０は、４ビットの表示データＭＡ１に対してデコード処理を行い、駆動電圧選択データＶＳＤ１を生成し、複数のラッチ回路ＬＡ１〜ＬＡｘに出力する。なお、駆動電圧選択データＶＳＤ１は、複数のラッチ回路ＬＡ１〜ＬＡｘのうち、例えばアドレスデコーダ４００からラッチパルスＬＰ１を受けたラッチ回路ＬＡ１にラッチされる。
ＦＲＣ階調法（フレーム階調法）は、一画面を表示する表示期間を表示期間１Ｔとしたとき、表示期間１Ｔを複数のフレーム期間に分割し、各フレーム期間において画素を表示させるか否かを制御する。ＦＲＣ階調法は、画素が表示されているフレーム期間の数を調整することで階調表現を実現する。なお、前述されたフレーム情報に含まれるフレーム番号は、各フレーム期間を択一的に示すための番号である。例えば図６には、表示期間１Ｔを４つのフレーム期間に分割したときの例を示す。例えば４階調の階調表現を行う場合、２ビットの階調データ（１１）であるときは、図６の各フレーム期間フレーム１〜フレーム４の例えば全てのフレーム期間で画素を表示させればよい。２ビットの階調データが（０１）であれば、図６の各フレーム期間フレーム１〜フレーム４のうち、例えばいずれか１つのフレーム期間で画素を表示させればよい。
なお、本実施形態では、例えば４ライン同時選択駆動を行うので、ＦＲＣデコーダ１１０によってデコード処理されたデータは、ＭＬＳデコーダ１２０にてデコード処理が施される。この場合、各フレーム期間フレーム１〜フレーム４は、４つのフィールド期間Ｆ１〜Ｆ４を含む。各フレーム期間毎にＦＲＣデコーダ１１０にてデコード処理されたデータに基づいて、各フィールド期間で駆動電圧選択データが生成され、４ライン同時選択駆動が行われる。
図７に表示パターンテーブルの一例を示す。ＦＲＣデコーダ１１０は、ＦＲＣＲＯＭ１１２に格納された表示パターンテーブルに従って、表示データＭＡ１を出力する。表示パターンテーブルは、例えば図７のように、フレーム番号と階調データに基づいて１ビットの値を決定するためのテーブルである。例えば、図６のフレーム期間フレーム１にて表示データをデコード処理する時、即ちフレーム番号が１の時は、画素の階調データ（００）に対しては０の値を出力する。フレーム番号が４の時は、画素の階調データ（００）に対しては０の値を出力し、画素の階調データ（１０）に対しては１の値を出力する。
図８に示される各表示データＭＡ１−１〜ＭＡ１−４は、表示データＤＡ１の各データＤ０〜Ｄ７の値が例えば（０００１１０１１）である場合の各フレーム期間でデコード出力される表示データＭＡ１を示す。図７の表示パターンテーブルに従うと、フレーム１の期間では、表示データＭＡ１−１の各データＭＤ０〜ＭＤ３の値が（０１１１）とデコード出力される。フレーム２の期間では、表示データＭＡ１−２の各データＭＤ０〜ＭＤ３の値が（０００１）と出力される。同様にして、表示データＭＡ１−３、ＭＡ１−４の各データＭＤ０〜ＭＤ３の値は、（００１１）、（０１１１）と出力される。
なお、図８では、表示データの各データの値が１の場合は画素が表示され、各データの値が０の場合は画素が表示されないことを示すが、その逆でもよい。
次に、表示メモリ２００からｎビットの表示データが順次にデコード処理され、駆動電圧選択データが複数のラッチ回路ＬＡ１〜ＬＡｘに出力される流れを図９、図１０を用いて説明する。
図９は、複数のラッチ回路ＬＡ１〜ＬＡｘにラッチパルスが入力されるときのタイミングチャートである。ワードライン選択信号は、表示メモリ２００の複数のワードラインからワードラインを選択するための選択信号（広義には表示メモリのアドレス情報）である。符号Ｅ１に示されるワードライン選択信号に基づいて、ラッチ回路ＬＡ１に駆動電圧選択データがラッチされる。表示メモリ２００のワードラインＷＬ１〜ＷＬＱが順次選択されることで、複数のラッチ回路ＬＡ１〜ＬＡｘに駆動電圧選択データがラッチされる。複数のラッチ回路ＬＡ１〜ＬＡｘに駆動電圧選択データがラッチされた後、符号Ｅ２に示される出力イネーブル信号が複数のデータ線駆動部ＤＲＶに出力され、複数のデータ線駆動部ＤＲＶによって複数のデータ線が駆動される。
図１０は、図９の符号ＳＤで示される期間を拡大したタイミングチャートである。期間ＳＤは、例えばクロック信号の１周期に相当する。符号Ｅ３に示されるクロック信号の立ち上がりエッジに同期して、ワードライン選択信号が制御回路３００から表示メモリ２００に出力される。表示メモリ２００では、ワードライン選択信号に基づいて例えばワードラインＷＬ１が選択される。これにより、例えば符号Ｅ４に示されるタイミングで、ｎビットの表示データＤＡ１及びｓビットのパリティデータＰＲ１がパリティチェック回路７０に入力され、データの誤り検出が行われる。例えば符号Ｅ５に示されるタイミングで、パリティチェック回路７０からｎビットの表示データＤＡ１がＦＲＣデコーダ１１０に入力され、ＦＲＣデコーダ１１０によってデコード処理される。ＦＲＣデコーダ１１０によってデコード処理されたデータは、例えば符号Ｅ６に示されるタイミングでＭＬＳデコーダ１２０に入力され、ＭＬＳデコーダ１２０によってデコード処理される。ＭＬＳデコーダ１２０によってデコード処理されたデータは、例えば駆動電圧選択データＶＳＤ１として複数のラッチ回路ＬＡ１〜ＬＡｘに出力される。
符号Ｅ７に示されるクロック信号の立ち下がりエッジに同期して、例えば符号Ｅ８に示されるラッチパルスＬＰ１がアドレスデコーダ４００からラッチ回路ＬＡ１に出力される。これにより、ラッチ回路ＬＡ１は、ＭＬＳデコーダ１２０によって生成された駆動電圧選択データＶＳＤ１をラッチすることができる。
符号Ｅ７に示されるクロック信号の立ち下がりエッジよりも前の期間に、ＭＬＳデコーダ１２０はＦＲＣデコーダ１１０からの出力データをデコード処理している。このため、符号Ｅ６に示されるクロック信号の立ち下がりエッジのタイミングでは、ＭＬＳデコーダ１２０は電圧選択データＶＳＤ１を出力できる。
なお、ワードライン選択信号はクロック信号の立ち上がりエッジに同期して出力され、例えばラッチパルスＬＰ１はクロック信号の立ち下がりエッジに同期して出力されるが、これに限定されない。例えば、ワードライン選択信号がクロック信号の立ち下がりエッジに同期するように出力され、ラッチパルスＬＰ１がクロック信号の立ち上がりエッジに同期して出力されてもよい。
また、例えばワードライン選択信号がクロック信号の立ち上がりエッジに同期して出力され、ラッチパルスＬＰ１はクロック信号の立ち下がりエッジに同期せず、ワードライン選択信号と同じクロック信号の立ち上がりエッジからＦＲＣデコーダ１１０およびＭＬＳデコーダ１２０で処理を行うのに十分な時間を、例えばディレイ回路により確保した後、ＬＰ１を発生するようにしても良い。
なお、クロック信号の立ち上がり立ち下がりエッジと他の信号の立ち上がり立ち下がりエッジが同期していることは、クロック信号の立ち上がり立ち下がりエッジと他の信号の立ち上がり立ち下がりエッジの時間差が均一であることを含み、クロック信号の立ち下がりエッジと同時に他の信号の立ち上がり立ち下がりエッジが設定されていることも含む。
３．表示メモリ
図１１に表示メモリ２００を示す。表示メモリ２００には、複数のビットラインＢＬが設けられている。各ビットラインＢＬは方向Ｘに沿って延在形成されている。例えばワードラインＷＬ１が選択されると、複数のビットラインＢＬから（ｎ＋ｓ）ビットのデータが出力される。
図１２に表示メモリ２００に設けられている複数のメモリセルとｎビットの表示データＤＡ１との関係を示す。図１２は、表示メモリ２００の一部を示す。ビットラインＮＢＬ１〜ＮＢＬ４のそれぞれには、ビットラインＢＬ１〜ＢＬ４のそれぞれに入力される信号が反転された反転信号が入力される。表示メモリ２００の各メモリセルは、Ｎ型トランジスタＮＴＲ１、ＮＴＲ２及びインバータＩＮＶ１、ＩＮＶ２を含む。例えばメモリセルＭＣ１は、ビットラインＢＬ１、ＮＢＬ１にてデータの読み書きが行われる。つまり、メモリセルＭＣ１は、データの入力及び出力を同一系統のラインで行うため、ここでは１ポートのメモリセルと呼ぶ。
ワードラインＷＬ１が選択されると、メモリセルＭＣ１のＮ型トランジスタＮＴＲ１、ＮＴＲ２のゲートがオン状態になる。これによりメモリセルＭＣ１からデータを読み出したり、メモリセルＭＣ１にデータを書き込んだりできる。このような１ポートのメモリセルが複数配列された表示メモリ２００に表示データＤＡ１が格納される。ｎビットの表示データＤＡ１のデータＤ０は、例えばメモリセルＭＣ１に格納される。ｎビットの表示データＤＡ１のデータＤ１は、例えばメモリセルＭＣ２に格納される。同様にして、表示データＤＡ１のデータＤ２、Ｄ３は、例えば、メモリセルＭＣ３、ＭＣ４に格納される。
また、ｓビットのパリティデータＰＲ１は、例えばワードラインＷＬ１に接続される他のｓ個のメモリセルに格納されるが、図１２では省略されている。表示メモリ２００には、ｎビットの表示データＤＡ１及びｓビットのパリティデータＰＲ１の各ビットのデータは、方向Ｙに沿って配列されたメモリセルのうち例えばワードラインＷＬ１に接続されるメモリセルに格納される。即ち、ワードラインＷＬ１が選択されることで、ｎビットの表示データＤＡ１及びｓビットのパリティデータＰＲ１が表示メモリ２００から出力される。
表示メモリ２００に格納されている表示データＤＡ１は、ワードラインＷＬ１を選択することでデコーダ１００に出力される。例えば、ビットラインＢＬ１、ＮＢＬ１の出力をセンスアンプ等で読みとることで、表示データＤＡ１のデータＤ０を読み出すことができる。表示データＤＡ１のデータＤ２〜Ｄ３についても同様に、ビットラインＢＬ２〜４、ビットラインＮＢＬ２〜４の出力から読み出すことができる。
４．パリティ生成回路及びパリティチェック回路
パリティ生成回路６０及びパリティチェック回路７０は、二つのパリティモードのいずれかで動作する。二つのパリティモードには、偶パリティモードと奇パリティモードがある。この二つのパリティモードでは、ｎビットの表示データ及びｓビットのパリティデータの各ビットのうち、ビットのデータの値が１の値であるビットの合計数が偶数であるか奇数であるかが判断される。例えば偶パリティモードである場合には、ビットのデータの値が１の値であるビットの合計数が偶数になるように、ｓビットのパリティデータが設定される。また、例えば奇パリティモードである場合には、ビットのデータの値が１の値であるビットの合計数が奇数になるように、ｓビットのパリティデータが設定される。
上記では、ビットのデータの値が１の値であるビットの合計数が判断基準にされているが、これに限定されない。例えば、ビットのデータの値が０の値であるビットの合計数が判断基準にされてもよい。
ｓビットのパリティデータについて説明するために、以下の図１３〜図１７には、ｎビットの表示データを例えば３ビットの表示データとし、ｓビットのパリティデータを例えば１ビットのパリティデータとして示されているがこれに限定されない。
図１３は、３ビットの表示データと１ビットパリティデータとの対応関係を示す。パリティモードＰＴＹ−ＭＯＤＥは偶パリティモードまたは奇パリティモードを示すためのデータである。パリティモードＰＴＹ−ＭＯＤＥが０の値である場合は、例えば偶パリティモードを示す。また、パリティモードＰＴＹ−ＭＯＤＥが１の値である場合は、例えば奇パリティモードを示す。データＤ０〜Ｄ２は、３ビットの表示データの各ビットのデータを示す。データＰＴＹ−ＢＩＴは、１ビットのパリティデータを示す。
図１３によると、例えば３ビットの表示データの各ビットのデータＤ０〜Ｄ２が（０００）である場合、偶パリティモードではパリティデータＰＴＹ−ＢＩＴは０の値であり、奇パリティモードではパリティデータＰＴＹ−ＢＩＴは１の値である。また、例えば３ビットの表示データの各ビットのデータＤ０〜Ｄ２が（１００）である場合、偶パリティモードではパリティデータＰＴＹ−ＢＩＴは１の値であり、奇パリティモードではパリティデータＰＴＹ−ＢＩＴは０の値である。
図１４に偶パリティモードでの３ビットの表示データの各ビットのデータＤ０〜Ｄ２とパリティデータＰＴＹ−ＢＩＴを示す。偶パリティモードでは、データＤ０〜Ｄ２の値が（０００）である場合、パリティデータＰＴＹ−ＢＩＴが０の値に設定される。これにより、データＤ０〜Ｄ２及びパリティデータ（ＰＴＹ−ＢＩＴ）の各データのうち、データの値が１の値であるデータの合計個数が０個（偶数）となる。
また、偶パリティモードでは、データＤ０〜Ｄ２の値が（１００）である場合、パリティデータＰＴＹ−ＢＩＴが１の値に設定される。これにより、データＤ０〜Ｄ２及びパリティデータ（ＰＴＹ−ＢＩＴ）の各データのうち、データの値が１の値であるデータの合計個数が２個（偶数）となる。
図１５に奇パリティモードでの３ビットの表示データの各ビットのデータＤ０〜Ｄ２とパリティデータＰＴＹ−ＢＩＴを示す。偶パリティモードでは、データＤ０〜Ｄ２の値が（０００）である場合、パリティデータＰＴＹ−ＢＩＴが１の値に設定される。これにより、データＤ０〜Ｄ２及びパリティデータ（ＰＴＹ−ＢＩＴ）の各データのうち、データの値が１の値であるデータの合計個数が１個（奇数）となる。
また、奇パリティモードでは、データＤ０〜Ｄ２の値が（１００）である場合、パリティデータＰＴＹ−ＢＩＴが０の値に設定される。これにより、データＤ０〜Ｄ２及びパリティデータ（ＰＴＹ−ＢＩＴ）の各データのうち、データの値が１の値であるデータの合計個数が１個（奇数）となる。
このように、パリティデータＰＴＹ−ＢＩＴが設定されることで、表示データの各ビットのデータが誤動作などで、例えば全て０または１の値になってしまった場合を検出できる。具体的には、パリティチェック回路７０は、ｎビットの表示データ及びｓビットのパリティデータＰＴＹ−ＢＩＴを調べ、例えばデータの値が１の値であるビットの個数を調べる。この個数を調べることで、前述のｎビット表示データの各ビットの値が例えば全て０または１の値になってしまった場合を検出できる。
図１６はパリティ生成回路を示す回路図である。説明の簡略化のため、図１６、図１７では、３ビットの表示データ及び１ビットのパリティデータが示されているがこれに限定されない。パリティ生成回路６０は例えば論理回路ＥＸＯＲ１〜ＥＸＯＲ３を含む。論理回路ＥＸＯＲ１〜ＥＸＯＲ３は例えば排他的論理和回路である。パリティ生成回路６０には、図１３のパリティモードＰＴＹ−ＭＯＤＥ、データＤ０〜Ｄ２が入力される。入力されたデータＤ０〜Ｄ２は、例えばパリティ生成回路６０を経由してそのまま表示メモリ２００に出力される。パリティモードＰＴＹ−ＭＯＤＥ、データＤ０〜Ｄ２に基づいて、各論理回路ＥＸＯＲ１にて論理演算された結果がパリティデータＰＴＹ−ＢＩＴとして表示メモリ２００に出力される。
具体的には、パリティモードが例えば奇パリティモードであり、各データＤ０〜Ｄ２の値が（０００）である場合、パリティ生成回路６０の入力は、パリティモードＰＴＹ−ＭＯＤＥの値が１の値に、データＤ０〜Ｄ２の値が（０００）に設定される。このとき論理回路ＥＸＯＲ１は論理回路ＥＸＯＲ３に１を、ＥＸＯＲ２は論理回路ＥＸＯＲ３に０の値を出力する。これにより、最終段の論理回路ＥＸＯＲ３は１の値を出力する。この最終段の論理回路ＥＸＯＲ１の出力は、１ビットのパリティデータＰＴＹ−ＢＩＴとして表示メモリ２００に入力される。パリティモードが偶パリティモードである場合も同様である。
図１７は、パリティチェック回路を示す回路図である。パリティチェック回路７０は例えば論理回路ＥＸＯＲ１〜ＥＸＯＲ４を含む。論理回路ＥＸＯＲ４は例えば排他的論理和回路である。ワードライン制御によって、表示メモリ２００から例えば３ビットの表示データ及び例えば１ビットのパリティデータがパリティチェック回路７０に入力される。また、例えば制御回路３００からパリティモードＰＴＹ−ＭＯＤＥがパリティチェック回路７０に入力される。例えば、奇パリティモードで３ビットの表示データが表示メモリ２００に格納されていた場合、パリティモードＰＴＹ−ＭＯＤＥの値は１の値であり、パリティデータＰＴＹ−ＢＩＴの値は１の値である。このとき、パリティチェック回路７０に入力されたデータにおいて、前述のように３ビットの表示データの各ビットのデータＤ０〜Ｄ２の値が（０００）であり、パリティデータＰＴＹ−ＢＩＴの値が１の値である場合には、パリティチェック回路７０の論理回路ＥＸＯＲ３の出力値は、図１６のパリティ生成回路６０と同様に１の値となる。さらに、パリティモードＰＴＹ−ＭＯＤＥの値は１の値であるため、論理回路ＥＸＯＲ４の出力値は０の値である。即ち、パリティチェック回路７０のデータエラー信号ＥＲＳは０の値を示す信号（または、ローレベルの信号）となる。なお、論理回路ＥＸＯＲ４の出力は、パリティチェック回路７０のデータエラー信号ＥＲＳである。例えば、データエラー信号ＥＲＳの値が１の値（または、ハイレベルの信号）である場合は、ｎビットの表示データにデータの誤りがあることを示す。
ここで、前述では、奇パリティモードで表示メモリ２００に格納されている３ビットの表示データ及び１ビットのパリティデータは、それぞれ、データＤ０〜Ｄ２の値が（０００）であり、１ビットのパリティデータの値は１の値であるが、誤動作により３ビットの表示データ及び１ビットのパリティデータの値が全て１の値になってしまった場合を考える。
この場合、論理回路ＥＸＯＲ１、ＥＸＯＲ２の出力値はそれぞれ０の値であるため、論理回路ＥＸＯＲ３の出力値も０の値となる。ところが、この場合は奇パリティモードであるため、パリティモードＰＴＹ−ＭＯＤＥの値は１の値である。即ち、１の値と０の値が入力される論理回路ＥＸＯＲ４の出力は１の値なので、データエラー信号ＥＲＳはハイレベルの信号となり、これは３ビットの表示データにデータの誤りがあることを意味する。
５．メモリセル
本実施形態の表示メモリ２００は、図１２に示されるようにワードラインＷＬ１〜ＷＬ３を含む複数のワードラインが方向Ｙに沿って延在形成されている。表示メモリ２００においてデータの読み出しや書き込みが行われていないとき、複数のビットラインは例えば同電位に設定されている。このとき、表示メモリ２００の誤動作等で複数のワードラインのいずれかが選択されてしまった場合、メモリセルのインバータＩＮＶ１、ＩＮＶ２に電圧が印加されてしまう場合がある。メモリセルのインバータＩＮＶ１、ＩＮＶ２に電圧が印加されてしまうと、保持されているデータを書き換えてしまう場合がある。メモリセルを構成する２つのトランジスタＮＴＲ１、ＮＴＲ２は、同一のトランジスタとして製造されるが、実際には素子のばらつき等によってわずかにトランジスタの電流能力等の特性が変わってしまうことがある。つまり、複数のビットラインが同電位に設定されていても、トランジスタＮＴＲ１、ＮＴＲ２の素子のばらつきによってインバータＩＮＶ１、ＩＮＶ２に電圧が印加されてしまう場合がある。このような素子のばらつきは、複数のメモリセルにも同様に存在し、完全にばらつきをなくして製造することは難しいうえ、コストの面からも歩留まりの原因となる。
例えば、表示メモリ２００においてデータの読み出しや書き込みが行われていないときに、図１２のワードラインＷＬ１が誤って選択されてしまうと、ワードラインＷＬ１に接続されたいくつかメモリセルが例えば０の値に設定されてしまう場合がある。このような状態は、例えば外部からの静電気によって引き起こされる。表示パネル５００がアンテナの機能を果たし、表示メモリ２００は外部の静電気の影響を受けてしまう。表示パネルが高解像度化されると、表示パネルの配線密度が高まり、前述の影響はさらに顕著なものとなる。
例えば、表示メモリ２００のメモリセルのワードラインに接続されているトランジスタＮＴＲ１、ＮＴＲ２が誤動作した場合のメモリセルが０に書き換えられてしまう場合が１に書き換えられてしまう場合よりも多いときは、ｎビットの表示データ及びｓビットのパリティデータの各ビットの総和が奇数となるようにｓビットのパリティデータが設定されてもよい。また、表示メモリ２００のメモリセルのワードラインに接続されているトランジスタＰＴＲ１、ＰＴＲ２が誤動作した場合のメモリセルが１に書き換えられてしまう場合が０に書き換えられてしまう場合よりも多いときは、ｎビットの表示データ及びｓビットのパリティデータの各ビットの総和が偶数となるようにｓビットのパリティデータが設定されてもよい。
ワードラインに接続されている各メモリセルのトランジスタＰＴＲ１、ＰＴＲ２のばらつきによって、複数のビットラインが同電位であるときに選択されたワードラインに接続されるメモリセルのデータが、１に書き換えられてしまうメモリセルと、０に書き換えられてしまうメモリセルとがある。表示メモリ２００が製造される際、１に書き換えられてしまうメモリセルの個数が多い表示メモリ２００と、０に書き換えられてしまうメモリセルの個数が多い表示メモリ２００とが製造される。
そこで、０に書き換えられてしまうメモリセルの個数が多い表示メモリ２００には、例えば奇パリティモードでｓビットのパリティデータが表示メモリ２００に書き込まれる。このようにすれば、ｎビットの表示データ及びｓビットのパリティデータの各ビットが例えば全て０に書き換えられても、奇パリティモードでデータの誤りを検出できる。また、１に書き換えられてしまうメモリセルの個数が多い表示メモリ２００には、例えば偶パリティモードでｓビットのパリティデータが表示メモリ２００に書き込まれる。このようにすれば、ｎビットの表示データ及びｓビットのパリティデータの各ビットが例えば全て１に書き換えられても、（ｓ＋ｎ）の値が奇数であれば、偶パリティモードでデータの誤りを検出できる。
図１８は、表示データにデータの誤りが発生した場合に、表示パネルが受ける影響を示す図である。符号ＰＡＹで囲まれる部分は、データの誤りによって、表示パネル５００の表示画素が例えば白表示されている部分である。つまり、前述のように例えばワードラインＷＬ１に接続されているメモリセルにデータの誤りがあると、例えば表示パネル５００の符号ＰＡＹの部分に示されるように縦に１本の線が入ったように表示される。
本実施形態では、図１７のデータエラー信号ＥＲＳは、例えばプロセッサ用インターフェース５０または制御回路３００に出力される。つまり、データの誤りの発生を検出できるため、即座にデータの書き直しが行える。例えば、制御回路３００が受けたデータエラー信号ＥＲＳが例えばハイレベルの信号の場合、データの誤りがある表示データが格納されている表示メモリ２００のメモリセルに再度表示データが書き込まれるようにしてもよい。このようにすれば、表示メモリ２００の誤動作等によって表示データにデータの誤りが発生しても、データの誤りの発生を検出することができるので、表示パネル５００に現れる例えば図１８に示されるような影響を抑制できる。
また、図１２に示される各メモリセルのトランジスタＮＴＲ１、ＮＴＲ２の電流能力にあらかじめオフセットを与えることで、誤動作等によって誤ってワード線が選択されてしまった際にメモリセルが例えば０の値に書き換えられてしまうようにすることができる。
このようにすれば、選択されたワードラインに接続されるメモリセルがすべて例えば０の値に設定されるので、誤ってワードラインが選択されたことを確実に検出できる。具体的には、トランジスタＮＴＲ１のチャネル幅やゲート長とトランジスタＮＴＲ２のチャネル幅やゲート長を異なる値に設定し、トランジスタＮＴＲ１の電流能力と、トランジスタＮＴＲ２の電流能力とが異なるように設計する。こうすることで、複数のビットラインが同電位に設定されている状態で、ワードラインが誤って選択された場合、選択されたワードラインに接続されるメモリセルはすべて０の値または１の値が書き込まれる。
６．比較例との対比
図１９は、比較例の表示ドライバ１０００を示す図である。表示メモリ１０００は、例えば表示メモリ２１０、複数のデコーダ１１００、複数のラッチ回路１２００及び複数のデータ線駆動部１３００を含む。デコーダ１１００は例えば、階調データをデコードする階調デコーダ及びデータ線駆動部１３００の駆動電圧を選択するデータを生成するマルチライン同時選択駆動デコーダを含む。
表示メモリ２１０には、方向Ｘに沿ってワードラインが延在形成されている。また、方向Ｙに沿ってビットラインＱＢＬが表示メモリ２１０に延在形成され、複数のビットラインＱＢＬが、方向Ｘに沿って配列されている。表示メモリ２１０には、方向Ｙに沿って複数のワードラインＷＬＸが配列されているが、説明の簡略化のため、図１９には１本のワードラインＷＬＸ１が図示されている。
ワードラインＷＬＸ１が選択されると、表示メモリ２１０に格納されているｎビットの表示データＤＡ１から、ワードラインＷＬＸ１に接続するメモリセルに格納された１ビットのデータＤＡ１−１がデコーダ１１００Ａに出力される。同様にして、ｎビットの表示データＤＡ２〜ＤＡｘ（ｘは２以上の整数）からワードラインＷＬＸ１に接続する各メモリセルに格納された１ビットのデータが、各ビット線ＱＢＬを介して対応する各デコーダ１１００に出力される。
つまり、１度のワードライン選択で、複数のデコーダ１１００の各々に１ビットの表示データを出力する。例えば、デコーダ１１００が表示データをデコード処理するために必要な情報量がｎビットだった場合、各デコーダ１１００にラッチ回路等を設けて、ワードラインをｎ回選択し、ｎビットのデータをデコーダ１１００に格納させればよい。
ところが、表示パネルが高解像度化すると、データ線の増加に伴いデコーダ１１００の数も増加する。このデコーダ１１００の数の増加は、チップ面積の増大を引き起こし、製造コストを増大させる。本実施形態の表示ドライバ１０では、例えば一つのデコーダ１００が駆動電圧選択データを複数のラッチ回路ＬＡ１〜ＬＡｘに出力するため、大幅なチップ面積縮小が可能である。チップ面積の縮小は、製造コスト削減の他、レイアウトの自由度を向上させることができる。
次に、比較例の表示ドライバ１０００の表示メモリ２１０に表示データを書き込む動作を説明する。図２０は、比較例の表示メモリ２１０を示す図である。表示メモリ２１０は、複数のビットラインＱＢＬの他に、複数のワードラインＷＬＹを含む。各ワードラインＷＬＹは、表示メモリ２１０に方向Ｙに沿って延在形成されている。ｎビットの表示データＤＡ１を表示メモリ２１０に書き込む場合、ワードラインＷＬＹ−１が選択され、ワードラインＷＬＹ−１に接続されたメモリセルに表示データＤＡ１が書き込まれる。即ち、ｎビットの表示データＤＡ１の各ビットのデータは、方向Ｙに沿って配列されたメモリセルに格納される。この表示データＤＡ１の各ビットのデータが格納されるメモリセルの配列は、本実施形態の表示メモリ２００に格納されているｎビットの表示データＤＡ１と同様である。
つまり、比較例の表示ドライバ１０００を使用する場合と同じように表示メモリ２００に表示データＤＡ１を書き込むことができる。例えば、比較例の表示ドライバ１０００を用いるために作成したメモリ制御用のプログラムを、本実施形態の表示ドライバ１０にも容易に適用できる。このように表示メモリに対する表示データの書き込み方法において、比較例の表示ドライバ１０００と互換性を持たせることで、設計時間の短縮が可能である。
さらに、本実施形態の表示メモリ２００は、比較例の表示メモリ２１０に比べて表示メモリの単位面積あたりに記憶できるデータ量が拡大されている。即ち、１ビットあたりのメモリセルのレイアウトサイズが縮小され、表示メモリに設けられている配線数も削減されている。これにより、例えば表示メモリ２００を含む表示ドライバ１０は、比較例の表示ドライバ１０００にくらべて、チップ面積の大幅な縮小が可能であり、製造コスト削減の効果を奏す。
上述の効果を説明するために、比較例の表示メモリ２１０の一部を示す回路図を図２１に示す。表示メモリ２１０には、前述の通り、複数のワードラインＷＬＹ、複数のビットラインＱＢＬ、複数のワードラインＷＬＸが設けられている。また、表示メモリ２１０には、方向Ｘに沿って延在形成されたビットラインＢＬ、ＮＢＬが複数設けられているが、図２１にはその一部としてビットラインＢＬ１〜ＢＬ４、ＮＢＬ１〜ＮＢＬ４が示されている。表示メモリ２１０において、１ビットのデータを格納できるメモリセルは、Ｎ型トランジスタＮＴＲ１，２およびＰ型トランジスタＰＴＲ３、４を含む。また、表示メモリ２１０のメモリセルはインバータＩＮＶ１、ＩＮＶ２を含む。
この表示メモリ２１０に表示データを書き込む際には、方向Ｙに沿って延在形成されたワードラインＷＬＹが選択され、方向Ｘに沿って延在形成されたビットラインＢＬ、ＮＢＬを介して各メモリセルにデータが書き込まれる。表示メモリ２１０から表示データを読み出す際は、方向Ｘに沿って延在形成されたワードラインＷＬＸが選択され、方向Ｙに沿って延在形成されたビットラインＱＢＬを介して各メモリセルに格納されているデータが出力される。このように、一つのメモリセルに対してデータが例えばビットラインＢＬ１、ＮＢＬ１の２系統から入力され、メモリセルに格納されているデータがビットラインＢＬ１、ＮＢＬ１とは別系統である例えばビットラインＱＢＬの１系統から出力されるものを、ここでは、１．５ポートのメモリセルと呼ぶ。
ここで、図１２に示される１ポートのメモリセルを見ると、図１２の１ポートのメモリセルには、比較例の１．５ポートのメモリセルに設けられている２つのＰ型トランジスタＰＴＲ３、ＰＴＲ４が設けられていない。さらに、比較例の表示メモリ２１０に設けられている複数のワードラインＷＬＸ及び複数のビットラインＱＢＬが、本実施形態の表示メモリ２００には設けられていない。即ち、表示メモリ２００と表示メモリ２１０とが同容量のデータを記憶できる場合、本実施形態の表示メモリ２００は、比較例の表示メモリ２１０に比べて大幅にチップサイズを縮小できる。
７．変形例
図２２に、本実施形態の表示ドライバ１０の変形例を示す。本実施形態の変形例である表示ドライバ２０００は、パリティチェック回路７０、表示メモリ２００、デコーダ１０１、１０２、複数のラッチ回路、複数のデータ線駆動部を含むが、これに限定されない。例えば、表示ドライバ２０００は、表示メモリ２００が省略されて構成されてもよい。表示メモリ２００からｎビットの表示データＤＡ１、ＤＡ２及びｓビットのパリティデータＰＲ１、ＰＲ２の合計２（ｎ＋ｓ）ビットのデータが読み出される。パリティチェック回路７０は、２（ｎ＋ｓ）ビットのデータのうち、例えばｎビットの表示データＤＡ１をデコーダ１０１に出力し、例えばｎビットの表示データＤＡ２をデコーダ１０２に出力する。表示パネルの解像度が高くなると、１表示期間中に表示データのデコード処理が追いつかなくなり表示パネルの表示状態に影響を及ぼす可能性がある。しかし、表示ドライバ２０００を用いることで、表示パネルがより高解像度の高い場合でも、表示データのデコード処理をデコーダ１０１、１０２に分散させることができるので、高画質に表示データを表示パネルに表示できる。
８．電子機器
図２３は、本実施形態に係る表示ドライバ１０を含む電子機器の構成を示すブロック図である。図２３の電子機器４０００は、表示ドライバ１０と、表示パネル５００と、表示パネル５００の走査線を駆動する走査ドライバ４１００と、表示ドライバ１０及び走査ドライバ４１００に制御信号等を供給するコントローラ４２００と、電源４３００とを含むが、これに限定されない。例えば、コントローラ４２００や電源が省略されてもよいし、他のデバイスが設けられてもよい。
電子機器４０００には、表示ドライバ１０が設けられているので、電子機器４０００の製造コストを削減することができる。また、外部からの静電気等によって生じる表示メモリのデータの誤りを検出できるので、表示品質のよい表示パネルが設けられた電子機器を提供できる。
本実施形態の表示メモリ２００は、例えばパリティ生成回路６０によって生成されたｓビットのパリティデータが格納されているが、これに限定されない。例えばプロセッサが上述されたようなｓビットのパリティデータを生成し、表示メモリ２００にそのｓビットのパリティデータが格納されてもよい。
なお、本発明は、上記実施形態で説明されたものに限らず、種々の変形実施が可能である。例えば、明細書又は図面中の記載において広義や同義な用語（階調デコーダ、階調ＲＯＭ、マルチライン同時選択駆動用デコーダ、表示メモリのアドレス情報、ラッチ回路等）として引用された用語は、明細書又は図面中の他の記載においても広義や同義な用語（ＦＲＣデコーダ、ＦＲＣＲＯＭ、ＭＬＳデコーダ、ワードラインを選択する選択信号、フリップフロップ等）に置き換えることができる。
本実施形態に係る表示ドライバのブロック図。 本実施形態に係るアドレスデコーダと複数のラッチ回路との接続を示す図。 本実施形態に係るシフトレジスタの一部を示す図。 本実施形態に係る表示メモリに格納されている表示データと表示パネルの画素との対応関係を示す図。 ＦＲＣデコーダとＭＬＳデコーダの動作を説明するためのブロック図。 本実施形態に係る表示期間、フレーム期間及びフィールド期間の関係を示す図。 本実施形態に係る表示パターンテーブルの一例を示す図。 本実施形態に係るＦＲＣデコーダの動作を説明するための図。 本実施形態に係るラッチ回路にラッチパルスが入力される際のタイミングチャート。 図９に示される期間の一部を詳細を示すタイミングチャート。 本実施形態に係る表示メモリを示す図。 本実施形態に係る表示メモリに設けられているメモリセルと表示データとの関係を示す図。 本実施形態における３ビットの表示データと１ビットパリティデータとの対応関係を示す。 本実施形態における偶パリティモードでの３ビットの表示データの各ビットのデータとパリティデータを示す図。 本実施形態における奇パリティモードでの３ビットの表示データの各ビットのデータとパリティデータを示す図。 本実施形態のパリティ生成回路を示す回路図。 本実施形態のパリティチェック回路を示す回路図。 表示データにデータの誤りが発生した場合に、表示パネルが受ける影響を示す図。 比較例の表示ドライバを示す図。 比較例の表示メモリを示す図。 比較例の表示メモリの一部を示す図。 本実施形態の変形例に係る表示ドライバを示す図。 本実施形態に係る電子機器を示す図。
符号の説明
１０ 表示ドライバ、５０ プロセッサ用インターフェース、６０ パリティ生成回路、７０ パリティチェック回路、１００ デコーダ、１１０ ＦＲＣデコーダ、
１１２ ＦＲＣＲＯＭ、１２０ ＭＬＳデコーダ、２００ 表示メモリ、
３００ 制御回路、４００ アドレスデコーダ、５００ 表示パネル、
４０００ 電子機器、４１００ 走査ドライバ、４２００ コントローラ、
４３００ 電源、Ｄ データ入力、ＤＡ１ 表示データ、ＤＡ２ 表示データ、
ＤＲＶ データ線駆動部、ＥＲＳ データエラー信号、ＦＦ フリップフロップ、
ＬＡ１〜ＬＡｘ ラッチ回路、ＬＰ１ ラッチパルス、ＭＡ１ 表示データ、
ＰＲ１〜ＰＲ２ パリティデータ、ＰＴＲ１〜ＰＴＲ２ トランジスタ、
Ｑ データ出力、ＳＲ シフトレジスタ、ＶＳＤ１ 駆動電圧選択データ、
ＷＬ１〜ＷＬＱ ワードライン

Claims (21)

  1. プロセッサ用インターフェースから入力されるｎ（ｎは２以上の整数）ビットの表示データに対してｓ（１以上の整数）ビットのパリティデータを生成し、前記ｎビットの表示データと前記ｓビットのパリティデータを結合してｎ＋ｓビットの表示データとして表示メモリに出力するパリティ生成回路と、
    前記表示メモリからｎ＋ｓビット単位で順次に入力される前記ｎ＋ｓビットの表示データに対してデータの誤り検出を行い、前記ｎビットの表示データを出力するパリティチェック回路と、
    前記パリティチェック回路から出力された前記ｎビットの表示データにデコード処理を施す少なくとも一つのデコーダと、
    前記デコーダによってデコード処理が施されたデータをラッチする複数のラッチ回路と、
    前記複数のラッチ回路の各々にラッチされているデータに基づいて表示パネルのデータ線を駆動する複数のデータ線駆動部と、
    を含むことを特徴とする表示ドライバ。
  2. 請求項１において、
    前記ｎ＋ｓビットの表示データは、前記表示メモリに対して１度のワードライン制御を行うことにより前記表示メモリから読み出されて前記パリティチェック回路に出力され、
    前記デコーダは、前記パリティチェック回路からｎビット単位で順次に出力される前記ｎビットの表示データに対してデコード処理を施し、前記デコード処理が施されたデータを前記複数のラッチ回路の各々に順次に出力し、
    前記複数のデータ線駆動部の各々は、前記デコード処理が施されたデータが前記複数のラッチ回路に格納された後に前記複数のデータ線駆動部の各々に対応するデータ線を駆動することを特徴とする表示ドライバ。
  3. 請求項１または２において、
    前記パリティ生成回路は、
    前記プロセッサ用インターフェースから入力される前記ｎビットの表示データの各ビットの値の総和に基づいて前記ｓビットのパリティデータを生成し、
    前記ｎ＋ｓビットの表示データの各ビットの総和が偶数である前記ｎ＋ｓビットの表示データまたは前記ｎ＋ｓビットの表示データの各ビットの総和が奇数である前記ｎ＋ｓビットの表示データを前記表示メモリに出力することを特徴とする表示ドライバ。
  4. 請求項３において、
    前記パリティチェック回路は、
    前記パリティ生成回路から出力される前記ｎ＋ｓビットの表示データの各ビットの総和が偶数である場合には、前記表示メモリから出力される前記ｎ＋ｓビットの表示データの各ビットの総和が奇数であると判断した場合にデータエラー信号を前記プロセッサ用インターフェースに出力し、
    前記パリティ生成回路から出力される前記ｎ＋ｓビットの表示データの各ビットの総和が奇数である場合には、前記表示メモリから出力される前記ｎ＋ｓビットの表示データの各ビットの総和が偶数であると判断した場合にデータエラー信号を前記プロセッサ用インターフェースに出力することを特徴とする表示ドライバ。
  5. 請求項３において、
    前記表示メモリのメモリセルのワードラインに接続されているトランジスタが誤動作した場合の前記メモリセルに保持されている値が０に書き換えられてしまう場合が１に書き換えられてしまう場合よりも多いときは、前記パリティ生成回路によって出力される前記ｎ＋ｓビットの表示データの各ビットの総和が奇数となるように前記ｓビットのパリティデータが設定され、
    前記表示メモリのメモリセルのワードラインに接続されているトランジスタが誤動作した場合の前記保持されている値が１に書き換えられてしまう場合が０に書き換えられてしまう場合よりも多いときは、前記パリティ生成回路によって出力される前記ｎ＋ｓビットの表示データの各ビットの総和が偶数となるように前記ｓビットのパリティデータが設定されることを特徴とする表示ドライバ。
  6. 表示メモリには、ｎ（ｎは２以上の整数）ビットの表示データと、前記ｎビットの表示データに基づいて生成されたｓ（１以上の整数）ビットのパリティデータとが結合されたｎ＋ｓビットの表示データが格納され、
    前記表示メモリからｎ＋ｓビット単位で順次に入力される前記ｎ＋ｓビットの表示データに対してデータの誤り検出を行い、前記ｎビットの表示データを出力するパリティチェック回路と、
    前記パリティチェック回路から出力された前記ｎビットの表示データにデコード処理を施す少なくとも一つのデコーダと、
    前記デコーダによってデコード処理が施されたデータをラッチする複数のラッチ回路と、
    前記複数のラッチ回路の各々にラッチされているデータに基づいて表示パネルのデータ線を駆動する複数のデータ線駆動部と、
    を含み、
    前記ｎ＋ｓビットの表示データは、前記表示メモリに対して１度のワードライン制御を行うことにより前記表示メモリから読み出されて前記パリティチェック回路に出力され、
    前記デコーダは、前記パリティチェック回路からｎビット単位で順次に出力される前記ｎビットの表示データに対してデコード処理を施し、前記デコード処理が施されたデータを前記複数のラッチ回路の各々に順次に出力し、
    前記複数のデータ線駆動部の各々は、前記デコード処理が施されたデータが前記複数のラッチ回路に格納された後に前記複数のデータ線駆動部の各々に対応するデータ線を駆動することを特徴とする表示ドライバ。
  7. 請求項６において、
    前記ｓビットのパリティデータは、前記ｎビットの表示データの各ビットの値の総和に基づいて生成され、
    前記表示メモリには、前記ｎ＋ｓビットの表示データの各ビットの総和が偶数である前記ｎ＋ｓビットの表示データまたは前記ｎ＋ｓビットの表示データの各ビットの総和が奇数である前記ｎ＋ｓビットの表示データが格納されることを特徴とする表示ドライバ。
  8. 請求項７において、
    前記パリティチェック回路は、
    前記表示メモリに格納された前記ｎ＋ｓビットの表示データの各ビットの総和が偶数である場合には、前記表示メモリからデータを読み出す際に前記表示メモリから出力される前記ｎ＋ｓビットの表示データの各ビットの総和が奇数である場合にデータエラー信号を発生し、
    前記表示メモリに格納された前記ｎ＋ｓビットの表示データの各ビットの総和が奇数である場合には、前記表示メモリからデータを読み出す際に前記表示メモリから出力される前記ｎ＋ｓビットの表示データの各ビットの総和が偶数である場合にデータエラー信号を発生することを特徴とする表示ドライバ。
  9. 請求項１乃至８のいずれかにおいて、
    前記パリティチェック回路は、前記ｎ＋ｓビットの表示データに対するデータの誤り検出の際において、データの誤りが検出された場合及びデータの誤りが検出されない場合のいずれの場合においても前記ｎビットの表示データを前記デコーダに出力することを特徴とする表示ドライバ。
  10. 請求項７において、
    前記表示メモリのメモリセルのワードラインに接続されているトランジスタが誤動作した場合の前記メモリセルに保持されている値が０に書き換えられてしまう場合が１に書き換えられてしまう場合よりも多いときは、前記表示メモリに格納される前記ｎ＋ｓビットの表示データの各ビットの総和が奇数となるように前記ｓビットのパリティデータは設定され、
    前記表示メモリのメモリセルのワードラインに接続されているトランジスタが誤動作した場合の前記メモリセルに保持されている値が１に書き換えられてしまう場合が０に書き換えられてしまう場合よりも多いときは、前記表示メモリに格納される前記ｎ＋ｓビットの表示データの各ビットの総和が偶数となるように前記ｓビットのパリティデータは設定されることを特徴とする表示ドライバ。
  11. 請求項１乃至１０のいずれかにおいて、
    前記デコーダの出力を前記複数のラッチ回路がラッチするためのラッチパルスを発生するアドレスデコーダをさらに含み、
    前記アドレスデコーダは、前記ｎビットの表示データが読み出される際の前記表示メモリのアドレス情報に基づいて、前記複数のラッチ回路のうちのいずれかを選択し、選択されたラッチ回路に前記ラッチパルスを出力することを特徴とする表示ドライバ。
  12. 請求項１１において、
    前記ｎビットの表示データは、制御回路からのクロック信号の立ち上がりエッジ又は立ち下がりエッジの一方に同期して、前記表示メモリから読み出され、
    前記アドレスデコーダは、前記クロック信号の立ち上がりエッジ又は立ち下がりエッジの他方に同期して、前記ラッチパルスを出力することを特徴とする表示ドライバ。
  13. 請求項１において、
    前記複数のラッチ回路が直列に接続され、前段のラッチ回路の出力端子が後段のラッチ回路の入力端子に接続されることで、前記複数のラッチ回路はシフトレジスタを構成し、
    前記シフトレジスタは、前記デコーダから初段のラッチ回路に順次に入力されるデータをシフトしながら格納することを特徴とする表示ドライバ。
  14. 請求項１乃至１３のいずれかにおいて、
    前記デコーダは、マルチライン同時選択駆動用デコーダを含み、
    前記マルチライン同時選択駆動用デコーダは、前記ｎビットの表示データから抽出されるｍ（２以上の整数）画素の表示データに基づいて、走査線のマルチライン同時選択駆動に対応するための複数の駆動電圧の中から駆動電圧を選択するための駆動電圧選択データを生成し、前記駆動電圧選択データを前記複数のラッチ回路に出力することを特徴とする表示ドライバ。
  15. 請求項１４において、
    前記複数のデータ線駆動部の各々は、前記複数の駆動電圧の中から、前記複数のラッチ回路に格納されている前記駆動電圧選択データに基づいてデータ線駆動電圧を選択し、
    前記複数のデータ線駆動部の各々は、前記データ線駆動電圧を用いてデータ線を駆動することを特徴とする表示ドライバ。
  16. 請求項１乃至１３のいずれかにおいて、
    前記デコーダは、階調デコーダを含み、
    前記階調デコーダは、前記ｎビットの表示データ及びフレーム情報に基づいて、前記ｎビットの表示データの対象となる画素の表示パターンを決定することを特徴とする表示ドライバ。
  17. 請求項１６において、
    前記階調デコーダは、前記表示パターンに基づいて０又は１のデータを前記複数のラッチ回路のうち少なくともいずれか１つに出力することを特徴とする表示ドライバ。
  18. 請求項１６において、
    前記デコーダは、ｍ（ｍは２以上の整数）本の走査線を同時選択駆動するマルチライン同時選択駆動方式に対応するためのマルチライン同時選択駆動用デコーダをさらに含み、
    前記マルチライン同時選択駆動用デコーダは、前記階調デコーダによって決定された表示パターンに基づいて、データ線を駆動するためのデータ線駆動電圧を選択するための駆動電圧選択データを前記複数のラッチ回路に出力することを特徴とする表示ドライバ。
  19. 請求項１８において、
    前記複数のデータ線駆動部の各々は、走査線のマルチライン同時選択駆動に対応するための複数種の駆動電圧の中から、前記複数のラッチ回路に格納されている前記駆動電圧選択データに基づいてデータ線駆動電圧を選択し、
    前記複数のデータ線駆動部の各々は、前記データ線駆動電圧を用いてデータ線を駆動することを特徴とする表示ドライバ。
  20. 請求項１９において、
    前記ｎビットの表示データから抽出されるｍ画素の表示データにおける各画素の階調は、ｋ（ｋは２以上の整数）ビットの階調データで表され、
    前記階調デコーダは、前記ｋビットの階調データとフレーム情報に基づいて、２種類の表示状態を表す階調パターンを決定する階調ＲＯＭを含み、
    前記階調デコーダは、前記階調ＲＯＭに基づいてｍ画素の各画素について前記階調パターンを決定し、決定された前記階調パターンに基づいてｍ画素の各画素の表示状態を０又は１で表したｍビットの表示データを前記マルチライン同時選択駆動用デコーダに出力し、
    前記マルチライン同時選択駆動用デコーダは、前記ｍビットの表示データに基づいて、前記駆動電圧選択データを生成し、前記複数のラッチ回路に出力することを特徴とする表示ドライバ。
  21. 請求項１乃至２０のいずれかに記載されている表示ドライバと、表示パネルと、前記表示パネルの走査線を駆動する走査ドライバと、前記表示ドライバ及び前記走査ドライバを制御するコントローラと、電源回路とを含むことを特徴とする電子機器。
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