JP2009534785A - 高効率フラッシュメモリデータ転送 - Google Patents

Abstract

フラッシュメモリ装置とコントローラとを含み、アドバンストデータ転送モードに従って動作し得るフラッシュメモリシステムが開示される。フラッシュメモリ装置は“レガシー”モードとの両方で動作することができ、このモードでは読み出しデータはコントローラからの読み出しデータストローブの各サイクルと同期してメモリにより与えられ、またこのモードでは入力データはコントローラからの書き込みデータストローブの各サイクルと同期してメモリによりラッチされる。コントローラが開始コマンドをメモリに転送することによって開始され得るアドバンストモードでは、データは、通常モードで利用可能なものより高い周波数、例えばその周波数の２倍で読み出される。アドバンストモードでは、入力データは、通常モードで利用可能な周波数より高い周波数でコントローラにより与えられる。電力消費を低減するために、データおよび制御信号の電圧振幅は在来の標準規格から低減される。

Description

本発明は、フラッシュメモリ装置の分野に属し、特に電子システムにおけるフラッシュメモリ装置とメモリコントローラとの間のデータ通信に向けられている。

当該技術分野で良く知られているように、“フラッシュ”メモリは、以前の電気的に消去可能でプログラム可能な読み出し専用メモリ（ＥＥＰＲＯＭ）装置のようにチップ全体または大ブロックベースにではなくて、割合に小さなブロックを単位として消去および再書き込みできる電気的に消去可能な半導体メモリ装置である。このような事情で、フラッシュメモリは、記憶されているデータの不揮発性（すなわち、電源が除去された後のデータ保持）が非常に重要であるが再書き込みの頻度が割合に低い用途のために特にポピュラーになっている。フラッシュメモリのポピュラーな用途の例は、携帯用オーディオプレーヤ、携帯電話ハンドセットにおける電話番号および電話アクティビティの“ＳＩＭ”カード記憶、コンピュータおよびワークステーションのための“サムキー(thumbkey)”取り外し可能な記憶装置、デジタルカメラ用の記憶装置などを含む。

半導体不揮発性メモリ技術における最近の重要な進歩は、“ＮＯＲ”メモリではなくて“ＮＡＮＤ”メモリとしてのフラッシュメモリセルの構成である。当該技術分野で知られているように、ＮＯＲフラッシュメモリは、ビット線とソース線との間における平行な複数のメモリセルの列の在来の配列を指す。ＮＯＲ列内の特定のセルのアクセスは、ビット線とソース線との間の電流がアクセスされたセルの状態により決定されるように、その列内の他のセルをオフに保ちながら、そのワード線（コントロールゲート）をアクティブに駆動することによって、行われる。一方、ＮＡＮＤメモリの列内のメモリセルは、ビット線とソース線との間に直列に接続されている。従って、ＮＡＮＤ列内の特定のセルのアクセスは、この場合にもアクセスされたセルの状態によってビット線とソース線との間の電流が決定されるように、アクティブなワード線レベルでその列内の全てのセルをオンに転換させ、そしてアクセスされるべきセルに中間ワード線レベルを印加することを必要とする。当該技術分野で良く知られているように、ＮＡＮＤフラッシュメモリのビットあたりに必要なチップ面積はＮＯＲフラッシュメモリのビットあたりの面積から遥かに低減されている。その理由は、主として、ＮＯＲメモリと比べてＮＡＮＤメモリの列に必要とされる導体（従って、接点）が少ないこと、また、ＮＡＮＤ構成においてアクセストランジスタが多数のセルの間で共有され得ることにある。さらに、在来のＮＡＮＤフラッシュメモリは、ＮＯＲメモリの場合のようにランダムアクセスメモリとしてではなくて、例えば列に沿ってセルに逐次アクセスすることによって便利に連続してアクセスされる。従って、ＮＡＮＤメモリは音楽およびビデオ記憶の用途に特に良く適している。

フラッシュメモリの分野における他の１つの重要な最近の進歩は、当該技術分野でマルチレベルプログラムセル（ＭＬＣ）と称されている。このアプローチによると、単にセルのプログラミングをより精密に制御することによって、各メモリセルについて３つ以上のデータ状態が可能にされる。在来のバイナリデータ記憶では、各メモリセルは“０”状態または“１”状態にプログラムされる。このようなバイナリセルの読み出しは、アドレス指定されたメモリセルのコントロールゲートに単一の制御電圧を印加することによって成し遂げられるので、トランジスタは、“１”状態にプログラムされていれば導通するが、“０”状態ではオフに留まり、従って、アドレス指定されたメモリセルを通しての導通の感知は、セルのプログラムされた状態を報告する。対照的に、ＭＬＣアプローチの典型的な例によると、一般的にバイナリ値００，０１，１０，１１に対応する４つの可能な状態が各メモリセルについて定められる。実際上、２つの中間の状態は、完全に消去された状態と完全にプログラムされた状態との間のセルの２つの部分的プログラミングのレベルに対応する。セルあたりに８個に及ぶ可能な状態、すなわち３個のバイナリビットを有するＭＬＣフラッシュメモリの実施例が知られている。各メモリセルに２ビットまたは３ビットのデータを格納する能力は、フラッシュメモリチップのデータ容量を即座に２倍または３倍にする。ＭＬＣフラッシュメモリセルと、このようなＭＬＣセルを含むメモリとの例が、米国特許第５，１７２，３３８号（特許文献１）および第６，７４７，８９２号（特許文献２）に記載されている。これら特許は両方とも、本願とともに通例譲渡され、本願明細書において参照により援用されている。

ＭＬＣ技術とＮＡＮＤフラッシュメモリアーキテクチャの効率性とを組み合わせることは、半導体不揮発性記憶装置についてのビットあたりのコストの大幅な低下と、システム信頼性の改善と、所与のフォームファクタについてのデータ容量およびシステム機能性の向上という結果をもたらしている。しかし、このような重要な改善があったものの、在来のフラッシュメモリ装置への、またこの装置からのデータ転送速度は歩調を合わせていない。フラッシュメモリの或る最新の応用では、特にデータ容量が増大するとき、データ転送速度に敏感である。例えば、高性能の、専門家レベルのデジタルスチールカメラの解像度はいまや１０メガピクセルを上回ることができ、そのためにＭＬＣＮＡＮＤフラッシュメモリ技術の進歩は歓迎される。しかし、連続する画像取り込み間の“シャッターラグ”は、センサからフラッシュメモリへの画像データのデータ転送速度に依存する。画像間のこの遅延時間（これは、カメラのユーザにとっては、画像解像度に依存しない独立のパラメータと考えられる）は、これらのカメラにおいて、重大な要素になりつつある。特に画像解像度が増大し続けるので、在来のデータ転送時間は画像間の所望の遅延時間を達成するためには不十分であるということが観察されている。また、在来のフラッシュメモリへの、また在来のフラッシュメモリからの、データ転送時間も最新の磁気ディスクドライブのものと競争できるものではないが、もちろん、フラッシュメモリの他の１つの望ましい新しい用途である。従って、フラッシュメモリが最新の高性能なデジタルスチールカメラのニーズを満たすために、あるいは最新の高性能な電子システムにおいて固体の大容量記憶装置として働くためには、フラッシュメモリ装置への、またフラッシュメモリ装置からの、遥かに高いデータ転送速度を達成することが必要になる。

フラッシュメモリのための在来のデータ転送アプローチの例が、データシート２ＧＢＩＴ（２５６Ｍ×８ＢＩＴＳ）ＣＭＯＳ ＮＡＮＤ ＥＥＰＲＯＭ、部品番号ＴＨ５８ＮＶＧ１Ｓ３ＡＦＴ０５（Ｔｏｓｈｉｂａ，２００３）に記載されている。この在来のアプローチは８ビットデータバスを含み、読み出しイネーブルクロックの各々のサイクルあたりのデータ出力で、この読み出しイネーブルクロックの立ち下がりエッジと同期して、１ビットが与えられる。また、このデータシートに記載されているように、この在来のアプローチは３．３ボルトのロジック標準規格を含んでいて、最低のハイロジックレベル出力電圧（Ｖ_OH）は２．４ボルトであり、最高のローロジックレベル出力電圧（Ｖ_OL）は０．４ボルトである。この装置は２０ＭＨｚの最高データ転送速度を提供する。このデータ転送速度はパーソナルコンピュータシステムにおける大容量記憶のための充分なデータ転送速度ではなく、従って、これらの在来のフラッシュメモリはディスクドライブ置換のために適していないであろうと思われる。

背景として、或る在来のダイナミックランダムアクセスメモリ（ＲＡＭ）は、いわゆる“二倍データ転送速度(double data rate)”、すなわち“ＤＤＲ”、データ転送技術を実現する。その技術分野で知られているように、ＤＤＲデータ転送は、対応するデータストローブあるいはクロックの立ち上がりエッジおよび立ち下がりエッジの両方と同期しての１つ以上のデータビット（バス線の数に依存する）の転送を含む。従って、ＤＤＲデータ転送は、クロックエッジの一方（立ち上がりエッジまたは立ち下がりエッジ）だけと同期する在来の同期データ転送のデータ転送速度の２倍でデータを伝える。さらに、在来のＤＤＲダイナミックＲＡＭはソース同期データストローブを利用し、この場合ＲＡＭ装置自体はメモリからの読み出しのためのデータストローブを生成する（一方、外部回路はメモリへの書き込みのためのデータストローブを生成する）。しかし、入出力スイッチング速度のこの２倍化は、データ転送の電力消費を増大させ、シングルデータ転送速度通信のものの２倍に近づく。

しかし、最新の電子システムにおいて電力消費は大きな関心事であり、システムにおける集積回路装置間のデータ転送におけるバスおよび導体の駆動はシステム全体の電力消費の大きな原因である。当該技術分野で基本的であるように、外部導体を駆動するための出力ドライバ回路の電力消費は、駆動されるべきデジタル信号のスイッチング速度に直接関係する。従って、前述した、最新の磁気ディスクドライブのものに近づくデータ転送速度の増大は、他の全てのパラメータを等しく保てば、そのようなデータ転送により消費される電力の対応する増大を必要とし得る。この増大した電力消費は、より大きなドライバ装置およびレシーバ装置と、システム用途における改良された熱放散等とを必要とし、その全てがシステム全体にコストを付け加える。たとえこれらの変更が行われたとしても、高速データ転送に由来する増大した電力消費は、デジタルカメラ、ラップトップ形コンピュータおよびワークステーション、無線電話ハンドセット、パーソナルデジタルオーディオプレーヤ、および類似の電池で動く装置のような携帯用電子システムのためには望ましくない。

さらなる背景として、コンパクトフラッシュあるいはＣＦ＋などのフラッシュメモリカードとやり取りするためのウルトラＤＭＡモード(Ultra DMA Mode)として知られている通信プロトコルが当該技術分野で知られている。図１は、良く知られている標準規格ＣＦ＋およびコンパクトフラッシュ仕様改訂第３．０版 (CF+ and CompactFlash Specification Revision 3.0)（コンパクトフラッシュ協会２００４）に従って構成され動作するそのような在来のフラッシュメモリカードを示す。図１に示されているように、この例ではこの標準規格に従うコンパクトフラッシュ記憶カードとして構成されているフラッシュメモリカード２は、１つ以上のフラッシュメモリモジュール２と、１つのチップメモリコントローラ４とを含む。フラッシュメモリモジュール４は、バスデータ＿Ｉ／Ｏを介してメモリコントローラ６とデータをやり取りし、制御バスｃｔｒｌを介して制御信号をメモリコントローラ６から受け取り、またメモリコントローラ６へ制御信号を発する。この例では、前に援用されているＴｏｓｈｉｂａデータシートに記載されているデータ転送アプローチは、フラッシュメモリモジュール４とメモリコントローラ６との間でのデータ＿Ｉ／Ｏバスおよびｃｔｒｌバスを介してのこれらの通信に対応する。メモリコントローラ６は、ホストインターフェイスＨＯＳＴ＿ＩＦを介してホスト装置（例えば、デジタルカメラ、デジタルオーディオプレーヤ、パーソナルコンピュータなど）と通信する。前に援用されている“ＣＦ＋およびコンパクトフラッシュ仕様”は、ウルトラＤＭＡモード（ＵＤＭＡ）に従うことを含めて、ホストインターフェイスＨＯＳＴ＿ＩＦを介しての通信を記述している。この標準規格に記載されているように、ＵＤＭＡ通信は、そのような通信を望むエージェント（ホストまたはメモリカード２）による制御線（ＵＤＭＡＲＱ）での信号の駆動により開始される、特別の動作モードで実行される。また、この標準規格に記載されているように、データをバスＨＯＳＴ＿ＩＦに置いているエージェント（メモリカード２またはホストシステム）がデータストローブ信号も発しているので、ＵＤＭＡデータ転送はソース同期である。さらに、またこの仕様に記載されているように、ＵＤＭＡ動作モードでのデータ転送にストローブ信号の立ち上がりエッジおよび立ち下がりエッジの両方が使用される。

しかし、本発明との関係で、図１のフラッシュカードのホストインターフェイスのためのＵＤＭＡモードでも、メモリモジュール４とメモリコントローラ６との間のデータ転送速度がメモリカード２の総合的な性能を制限するということが観察されている。しかし、在来の技術によるこのインターフェイスでのデータ転送の高速化は、メモリカード２内での電力消費も大幅に増大させる。その上、メモリ集積回路の入出力インターフェイスの改造はそのような集積回路の使用性を大幅に制限し、在庫管理および設計オーバーヘッドの観点からコストを追加する。
米国特許第５，１７２，３３８号 米国特許第６，７４７，８９２号

従って、本発明の目的は、メモリコントローラへまたメモリコントローラからのデータ転送のための、高効率データ転送モードを有するフラッシュメモリモジュールの方法を提供することである。
本発明のさらなる目的は、高効率モードに従うデータ転送が、在来のデータ転送より大幅に多くはないレートで電力を消費するそのような方法を提供することである。
本発明のさらなる目的は、在来のデータ転送標準規格との下位互換性を提供するために“レガシー”データ通信も実行され得るそのような方法を提供することである。
本発明のさらなる目的は、高効率データ転送モードにおけるデータスキューが最小にされるそのような方法を提供することである。
本発明の他の目的および利点は、以下の明細書をその図面とともに参照する当業者には明らかである。

本発明の第１の態様は、マルチモードのデータインターフェイスを有するフラッシュメモリ装置に実現され得る。レガシーモードでは、このデータインターフェイスは、外部で生成されたデータストローブと同期してデータを与えまたは受け取り、このストローブの各サイクルで１導体あたりに１ビットが伝達される。アドバンストモードでは、このデータインターフェイスはソース同期であり、１つのデータビットまたはワードが両極性（立ち上がりおよび立ち下がり）のストローブエッジと同期する。電力消費を低減するため、アドバンストモードのために、減少した電圧振幅が提供される。データ転送のためのアドバンストモードが起動されたとき、レガシー動作モードはコマンドおよび制御通信のために使用され続け、アドバンスト動作モードのためにデータタイムアウトおよび他の自動制御機能が提供される。

本発明の第２の態様はマルチモードデータインターフェイスを有するフラッシュメモリ装置に実現され得る。レガシーモードでは、このデータインターフェイスは、外部で生成されたデータストローブと同期してデータを与えまたは受け取り、このストローブの各サイクルで１導体あたりに１ビットが伝達される。アドバンストモードでは、このデータインターフェイスはソース同期であり、１つのデータビットまたはワードが、レガシーモードストローブの周波数の２倍のストローブ信号の立ち上がりエッジまたは立ち下がりエッジと同期する。電力消費を低減するため、アドバンストモードのために、減少した電圧振幅が提供される。データ転送のためのアドバンストモードが起動されたとき、レガシー動作モードはコマンドおよび制御通信のために使用され続け、アドバンスト動作モードのためにデータタイムアウトおよび他の自動制御機能が提供される。

本発明の第３の態様はマルチモードデータインターフェイスを有するフラッシュメモリ装置に実現され得る。レガシーモードでは、このデータインターフェイスは、外部で生成されたデータストローブと同期してデータを与えまたは受け取り、このストローブの各サイクルで１導体あたりに１ビットが伝達される。レガシーモードでの書き込み動作では、コントローラによってメモリに発せられた書き込みイネーブルストローブ信号が、コントローラによりフラッシュメモリに与えられる各データワードをクロックし、このレガシーモードでの読み出し動作では、コントローラによってメモリに発せられた読み出しイネーブルストローブ信号が、フラッシュメモリによりコントローラに与えられる各データワードをクロックする。アドバンストモードでは、このデータインターフェイスはソース同期であり、１つのデータビットまたはワードが読み出しイネーブルストローブおよび書き込みイネーブルストローブの両方のストローブエッジと同期する。アドバンストモードでの読み出し動作では、フラッシュメモリ装置が、交互出力データワードをクロックするために、読み出しストローブおよび書き込みストローブを互いに異なる位相で発する。このアドバンストモードでの書き込み動作では、コントローラが、メモリへの交互入力データワードをクロックするために、読み出しストローブおよび書き込みストローブを互いに異なる位相で発する。電力消費を低減するため、アドバンストモードのために、減少した電圧振幅が提供される。データ転送のためのアドバンストモードが起動されたとき、レガシー動作モードはコマンドおよび制御通信のために使用され続け、アドバンスト動作モードのためにデータタイムアウトおよび他の自動制御機能が提供される。

本発明は、その好ましい実施形態、すなわちフラッシュメモリモジュール、そのようなフラッシュメモリモジュールを含むサブシステム、およびそれを動作させる方法に実現された好ましい実施形態と関連して記載される。より具体的には、この代表的なフラッシュメモリモジュールはＮＡＮＤタイプのマルチレベルセル（ＭＬＣ）フラッシュメモリとして記載されるが、その理由は、コンピュータシステムにおける大容量データ記憶のために固体の不揮発性メモリの使用を可能にするために、本発明はそのようなフラッシュメモリと関連して特に有益であろうと考えられることにある。しかし、種々のタイプの不揮発性固体メモリに関係する他の用途において本発明は有用で有益であろうと考えられる。従って、以下の記述は単なる例として提供されているのであって、特許請求の範囲に記載された本発明の真の範囲を限定するように意図されてはいない。

図２は、本発明の好ましい実施形態に従って構成されたフラッシュメモリ装置（またはモジュール）１０の代表的な構成を示す。フラッシュメモリ装置１０は、通常、単一の集積回路に構成され、従って、以下でさらに詳述されるように、いくつかのメモリコントローラまたはメモリコントローラロジックのうちのいずれともインターフェイスさせられ得ると考えられる。また、図２に示されているフラッシュメモリ装置１０のアーキテクチャは、本発明を理解する目的のために提示された例に過ぎず、本願明細書を参照した当業者は、図２に示されているものから変化したアーキテクチャのフラッシュメモリ装置と関連して本発明を容易に理解できると考えられる。

フラッシュメモリ装置１０の記憶能力は、フラッシュメモリアレイ１２に存在する。当該技術分野で知られているように、アレイ１２は、行および列に配列された電気的にプログラム可能で消去可能なメモリセルを含む。単一のアレイ１２が図２に示されているけれども、図２の例に関して以下でさらに詳述されるアドレス回路、データ回路、あるいは制御回路の一部または全部のような周辺回路の別々の実例をそれぞれ有する複数のサブアレイとしてアレイ１２を実現できるということも、もちろん、考えられる。本願明細書を参照した当業者は、そのようなマルチサブアレイアーキテクチャと関連して本発明を容易に理解できるであろうと考えられる。この例において、アレイ１２のメモリセルはフローティングゲート金属酸化膜半導体（ＭＯＳ）トランジスタであって、１つのメモリセルに対応する各々のそのようなトランジスタが電気的にプログラムされ得るとともに電気的に消去され得るように構成されている。本発明の好ましい実施形態に従って、アレイ１２のメモリセルは、そのような各セルが複数ビットのデジタル値を記憶するように２つより多いデータ状態に（すなわち、２つより多いしきい値電圧のうちのいずれにも）プログラムされ得るので、マルチレベルセル（ＭＬＣ）である。また、本発明のこの好ましい実施形態に従って、以下の記述から明らかであるように、これらのメモリセルは、通常、セルがランダムにアクセスされるのではなくて大容量記憶の用途に有用であるように連続してアクセスされるように、周知のＮＡＮＤ式に好ましく構成される。もちろん、本発明は、バイナリメモリセルと関連して（すなわち、単一のデジタルビットだけを記憶する）、またメモリセルのＮＯＲ構成と関連しても用いられ得る。

本発明のこの好ましい実施形態に従って、共通入出力端子Ｉ／Ｏ１〜Ｉ／Ｏｎが設けられて、入出力制御回路２０に接続されている。ＮＡＮＤタイプのフラッシュメモリについての技術分野で知られているように、フラッシュメモリ装置１０の動作は、主に、入出力端子Ｉ／Ｏ１〜Ｉ／Ｏｎを介してデジタルワードとして伝達されて制御ロジック１８により実行されるコマンドの受信と実行とによって制御される。そのようなものとして、入出力制御回路２０は、制御コマンド、アドレス値、および入力データを受け取り、入出力端子Ｉ／Ｏ１〜Ｉ／Ｏｎと通信するそのドライバおよびレシーバ回路を介してステータス情報および出力データを与える。入出力端子Ｉ／Ｏ１〜Ｉ／Ｏｎの数ｎは一般に８または１６であろうと考えられるけれども、もちろん、任意の数のそのような端子を設けることができる。さらに、入出力制御回路２０は、電源電圧Ｖ_cc-Rを受け取り、この電圧に基づいてロジックレベルで入出力端子Ｉ／Ｏ１〜Ｉ／Ｏｎを駆動する。本発明のこの好ましい実施形態に従って、以下で詳述されるように、より高いスイッチング速度においても入出力端子Ｉ／Ｏ１〜Ｉ／Ｏｎにおけるデータ転送から生じる電力消費が低減されるように、この電源電圧Ｖ_cc-Rは在来のフラッシュメモリ装置で使用される電圧より低い。制御ロジック１８もこの電源電圧Ｖ_cc-Rを受け取り、これに基づいて、特に読み出しイネーブル端子ＲＥ＿からより低い電圧で出力制御信号を駆動する。

入出力制御回路２０は、コマンド情報を、制御ロジック１８により復号化され実行されるようにコマンドレジスタ２４に送る。それがフラッシュメモリ装置１０の動作を制御するからである。ステータス情報は、在来の仕方で制御ロジック１８によりステータスレジスタ２３に格納される。入出力制御回路２０により入出力端子Ｉ／Ｏ１〜Ｉ／Ｏｎで受け取られたアドレス値はアドレスレジスタ２２にバッファされる。在来の仕方でアレイ１２内の所望の１つまたは複数のセルの選択を行うために、そのようなアドレスの行部分は行デコーダ１１により復号化され、列部分は列デコーダ１５により復号化される（これらの各々は、通常、アドレスバッファを含む）。入出力制御回路２０は、また、実行されるべきデータ転送の方向に依存して、書き込まれるべきデータをデータレジスタ１４に転送し、また出力データをデータレジスタ１４から受け取るために、バスＤＡＴＡ＿ＢＵＳを介してデータレジスタ１４と双方向通信する。制御ロジック１８は、例えば、チップイネーブルＣＥ＿、コマンドラッチイネーブルＣＬＥ、アドレスラッチイネーブルＡＬＥ、書き込みイネーブルＷＥ＿、読み出しイネーブルＲＥ＿の信号のための線、および書き込み禁止線ＷＰ＿を含む、フラッシュメモリ装置１２の外部からの種々の直接制御信号をも受け取る。当該技術分野で知られているように、コマンドラッチイネーブル信号ＣＬＥおよびアドレスラッチイネーブルＡＬＥ信号は、コマンドまたはアドレスが入出力端子Ｉ／Ｏ１〜Ｉ／Ｏｎで与えられているかどうかを示し、書き込みイネーブルＷＥ＿信号および読み出しイネーブルＲＥ＿信号は、それぞれ、書き込み動作および読み出し動作においてデータストローブとして役立つ。

本発明のこの実施形態では、書き込みイネーブルＷＥ＿信号はフラッシュメモリ装置１０への１つの入力である。従って、入出力端子Ｉ／Ｏ１〜Ｉ／Ｏｎを介してのフラッシュメモリ装置１０へのデータ転送のために、書き込みイネーブルＷＥ＿信号として伝達される書き込みデータストローブは常にフラッシュメモリ装置１０の外部の装置、通常は、到来するデータのソース自体をソースとする。しかし、また本発明の好ましい実施形態によれば、以下でさらに詳述されるように、読み出しイネーブルＲＥ＿信号は双方向である。通常の動作モードでは、フラッシュメモリアレイ１２から読み出されるデータの宛先である外部装置は読み出しデータストローブのソースであり、それはフラッシュメモリ装置１０への入力として読み出しイネーブルＲＥ＿信号として伝達される。本発明の好ましい実施形態に従うアドバンスト動作モードでは、以下でさらに詳述されるように、制御ロジック１８は、フラッシュメモリアレイ１２から読み出されてデータレジスタ１４、Ｉ／Ｏ制御回路２０および入出力端子Ｉ／Ｏ１〜Ｉ／Ｏｎを介して伝達されるデータと同期して、読み出しイネーブルＲＥ＿信号としての読み出しデータストローブを発する。

図３は、本発明の１つの好ましい実施形態に従う、フラッシュメモリカード２５へのフラッシュメモリ装置（またはモジュール）１０の実施例を示す。図３に示されているように、フラッシュメモリカード２５は、少なくともフラッシュメモリ装置１０自体と、またコントローラ３０とを含む。コントローラ３０は、高性能デジタルカメラ、パーソナルコンピュータ、あるいは、デジタルオーディオプレーヤまたは携帯電話機ハンドセット等の携帯装置などのホストシステムとの外部インターフェイスＨＯＳＴ＿ＩＦを提供し管理する。インターフェイスＨＯＳＴ＿ＩＦは、当該技術分野で知られているように、広範なホストシステムのうちのいずれにも挿入され得る汎用カードとして構成されたフラッシュメモリカード２５の外部端子のセットにも対応することができる。インターフェイスＨＯＳＴ＿ＩＦは、当該技術分野で現在知られている在来の標準規格インターフェイスに従って、あるいは将来のフラッシュメモリインターフェイス標準規格または財産権の対象になるようなインターフェイスプロトコルと関連して開発されるかもしれないものに従って、動作することができる、ということが考えられる。前述したように、高性能デジタルスチールカメラの、データ転送速度が重要である用途などにおいて、高速データ転送を提供することに関して本発明は特に有益であろうと考えられる。さらに、本発明により提供される高いデータ転送速度は、磁気ディスクドライブを置換して、パーソナルコンピュータにおいて固体の大容量記憶装置としてフラッシュメモリを使用することも可能にするということも考えられる。従って、例えば前に背景技術の欄で述べたＵＤＭＡ標準規格により考えられているように、インターフェイスＨＯＳＴ＿ＩＦは高速データ転送能力を持つのが最善であろうと考えられる。

図３に示されているように、フラッシュメモリ装置１０は、図２に示されている端子と矛盾しない仕方でコントローラ３０に結合されている。これに関して、フラッシュメモリ装置１０の同様の名称の端子に対応する信号線Ｉ／Ｏ１〜Ｉ／Ｏｎによって入出力バスが形成される。制御バスＣＴＲＬは、コントローラ３０をフラッシュメモリ装置１０に結合し、図２に示されているＡＬＥ端子、ＣＬＥ端子、ＷＰ＿端子、およびＣＥ＿端子に接続されている信号線を含む。フラッシュメモリ装置１０とコントローラ３０との間の通信のために他の制御線および端子が設けられてもよいということが考えられ、従って、ＡＬＥ端子、ＣＬＥ端子、ＷＰ＿端子、およびＣＥ＿端子は図２においてフラッシュメモリ装置１０への入力として示されているけれども、制御バスＣＴＲＬは双方向バスとして図に示されている。

図３は、この記述を明瞭にするために、制御バスＣＴＲＬとは別に２つの制御線ＲＥ＿およびＷＥ＿を示している。本発明のこの実施形態では、線ＷＥ＿は書き込み動作（データがコントローラ３０からフラッシュメモリ装置１０に書き込まれる）におけるデータストローブを伝達し、そのようなものとしてフラッシュメモリ装置（図２）の端子ＷＥ＿に接続される。本発明のこの好ましい実施形態では、線ＷＥ＿上のデータストローブは、各々の動作モードにおいてコントローラ３０をソースとする。線ＲＥ＿は、読み出し動作（データはフラッシュメモリ１０から読み出されてコントローラ３０に伝達される）のためのデータストローブを伝達し、そのようなものとしてフラッシュメモリ装置１０（図２）の端子ＲＥ＿に接続される。前述したように、本発明のこの好ましい実施形態では、線ＲＥ＿は双方向であり、読み出しデータストローブのソースはフラッシュメモリ装置１０の現在の動作モードによる。通常の動作モードでは、コントローラ３０が読み出しデータストローブを発し、これに応答してフラッシュメモリ装置１０は、装置自体が信号線Ｉ／Ｏ１〜Ｉ／Ｏｎにおいて与えるデータを有効なものとして主張する。本発明の好ましい実施形態に従うアドバンスト動作モードでは、フラッシュメモリ装置１０が、フラッシュメモリ装置１０からコントローラ３０へのデータ転送のための線ＲＥ＿上の読み出しデータストローブを発する。以下でさらに詳述されるように、フラッシュメモリ装置１０がどの動作モードでデータをコントローラ３０に転送しているかに関わらず、信号線Ｉ／Ｏ１〜Ｉ／Ｏｎを介してコントローラ３０により伝達されるコマンドは、信号線ＲＥ＿上の読み出しデータストローブソースと同期する。

コントローラ３０は、実質的に、当該技術分野で知られている在来のフラッシュメモリコントローラのアーキテクチャに従って構成され、本発明の好ましい実施形態に従うフラッシュメモリ装置１０のアドバンスト動作モードにおける読み出し動作の開始、動作、および終了と関連して本願明細書に記載されている動作を実行するために必要に応じて改変される、ということが考えられる。また、コントローラ３０内でこれらのアドバンスト動作モード機能を実行するためのロジックハードウェア、プログラム命令、またはその組み合わせは、本願明細書を参照した当業者にとっては明白であろうということも考えられる。従って、過度の実験を行わずに、これらの熟練している読者は、特定の具体化のために最も適切な、コントローラ３０のそのような改変を容易に実行できるであろうということもさらに考えられる。

また、図３に示されているように、電源電圧Ｖ_cc-Rがフラッシュメモリ装置１０およびコントローラ２５の各々に接続されて、これらをバイアスする。後述するようにより高いスイッチング速度においても入出力線Ｉ／Ｏ１〜Ｉ／Ｏｎおよび種々の制御線を介してのデータ転送および遷移から生じる電力消費が低減されるように、この電源電圧Ｖ_cc-Rは、在来のフラッシュメモリ装置およびコントローラで使用される電圧より低い。特定の例との関係で以下でさらに詳述されるように、この電源電圧は、約１．６０ボルト〜約２．００ボルトまでの範囲の中の約１．８０ボルトの公称電圧であり得、これは２．７０ボルトと３．６０ボルトとの間の仕様範囲の中の３．３０ボルトの在来の標準的公称電源電圧より大幅に低い。

ここで図４ａ〜４ｅを参照して、通常動作モードとコマンド通信モードとに従う、メモリカード２５におけるコントローラ３０と結合したフラッシュメモリ装置１０の動作を説明する。これらの動作モードは最新のフラッシュメモリ装置のための在来のフラッシュメモリインターフェイスプロトコルに実質的に対応し、従ってこれらの動作モードは本発明の好ましい実施形態に従うフラッシュメモリ装置１０のための“レガシー”入出力プロトコルとして役立つと考えられる。

図４ａは、コントローラ３０からフラッシュメモリ装置１０へのコマンドの伝達を示す。当該技術分野で知られているように、また以下でさらに詳述されるように、最新のフラッシュメモリ装置は、コントローラにより発せられてデータ入出力線を介して伝達される特定のコマンドに応答して動作する。この例では、コマンドＣＭＤの伝達は、コントローラ３０がコマンドラッチイネーブル信号ＣＬＥをハイアクティブ状態に、アドレスラッチイネーブル信号ＡＬＥを非アクティブロー状態に駆動して、アドレスではなくてコマンドが入出力線Ｉ／Ｏ１〜Ｉ／Ｏｎで伝達されることを示すことによって、行われる。チップイネーブル信号ＣＥ＿がアクティブローにされて、在来の仕方でフラッシュメモリ装置１０をイネーブルする。当該技術分野で知られているように、複数のフラッシュメモリ装置１０がカード２５内に設けられているならば、コントローラ３０が通信のためにフラッシュメモリ装置１０のうちの所望の１つを選択するときに個々のチップイネーブル信号ＣＥ＿がコントローラ３０により使用され得る。図４ａに示されているコマンドＣＭＤに対応する、コントローラ３０により入出力線Ｉ／Ｏ１〜Ｉ／Ｏｎ上に与えられるデジタルワードは、コントローラ３０が書き込みイネーブル線ＷＥ＿でアクティブローパルスを発することによってストローブされ、線ＷＥ＿上のパルスの立ち上がりエッジはＩ／Ｏ制御回路２０にコマンドＣＭＤを受け取らせて中にラッチ(latch in)させ、結局はコマンドレジスタ２４（図２）に到達させる。コントローラ３０は、その後、コマンドラッチイネーブル信号ＣＬＥを非アクティブロー状態に戻し、コマンド動作を終えることができる。もちろん、当該技術分野で知られているように、マルチワードコマンドまたは複数のシングルワードコマンドをこのようにして逐次伝達することができ、そのような伝達の間、コマンドラッチイネーブル線ＣＬＥはハイに保たれる。

図４ａに示されている仕方で伝達される１つのコマンドは、メモリアドレスがコントローラ３０によってフラッシュメモリ装置１０へ伝達されることを示すコマンド（例えば、読み出し動作のためのコマンド００Ｈ、シリアルデータ入力プログラム、すなわち書き込み動作のためのコマンド１０Ｈ）である。図４ｂは、本発明の好ましい実施形態に従う通常コマンド動作モードでの、フラッシュメモリ装置へのコントローラ３０によるそのようなアドレスの伝達のタイミングを示す。図４ｂに示されている動作は、図４ａのシーケンスに従うコマンド００Ｈの伝達に続き、次の信号シーケンスでのメモリアドレスの緊急送信を示す。

この通常動作モードにおいて、割合に広い範囲のコマンドがコントローラ３０によりフラッシュメモリ装置１０へ伝達され得る。以下の表は、本発明のこの好ましい実施形態における代表的なコマンドセットをリストしている。

ここで図４ｂを参照して、本発明のこの好ましい実施形態に従うコントローラ３０からフラッシュメモリ装置１０へのメモリアドレスの送信を説明する。この動作において、コントローラ３０はコマンドラッチイネーブル信号ＣＬＥを非アクティブローに駆動し、アドレスラッチイネーブル信号ＡＬＥをハイに駆動して、入出力線Ｉ／Ｏ１〜Ｉ／Ｏｎで（コマンド値ではなくて）アドレス値が伝達されることをフラッシュメモリ装置１０に示す。チップイネーブル信号ＣＥ＿もアクティブローに駆動されて、コントローラ３０がこのアドレス情報の受信者としてフラッシュメモリ装置１０を選択していることを示す。この動作において、コントローラ３０は書き込みイネーブル信号ＷＥ＿のアクティブローパルスを発し、その各パルスは、そのときにコントローラ３０によりアドレス値の一部が入出力線Ｉ／Ｏ１〜Ｉ／Ｏｎで与えられることを示す。本発明のこの実施形態では、フラッシュメモリ１０がこのエッジを使って入出力線Ｉ／Ｏ１〜Ｉ／Ｏｎのそのときの現在の状態を所望のメモリアドレスの一部としてアドレスレジスタ２２（図２）の中にラッチできるように、このアドレス情報は書き込みイネーブル信号ＷＥ＿の立ち上がりエッジ（すなわち、アクティブローパルスの末尾）と同期する。図４ｂの例で明らかであるように、メモリアドレスは複数ワードにわたって広がる（その幅は入出力線Ｉ／Ｏ１〜Ｉ／Ｏｎの数ｎにより決まる）。この場合、メモリアドレスは、書き込みイネーブル信号ＷＥ＿の連続するアクティブローパルスと同期して与えられる４つのアドレスワードＡＤＤ０〜ＡＤＤ３を含む。

図４ｂに示されているアドレス値の伝達に続いて、コントローラ３０はフラッシュメモリ装置１０へのデータの書き込み、またはフラッシュメモリ装置１０からのデータの読み出しを実行することができる。図４ｃは、本発明のこの好ましい実施形態に従って、通常動作モード（すなわち、“レガシー”モードで）書き込み動作を行うために伝達される信号を示す。図２のアーキテクチャに従って、このデータ書き込み動作は、データレジスタ１４へのデータの書き込みである。本発明の好ましい実施形態に従って、データレジスタへの書き込みのコマンド（例えば、コマンド値８０Ｈ）が、図４ａに示されている仕方でもたらされ、それに続いてフラッシュメモリ装置１０内の宛先メモリアドレスがコントローラ３０によって伝達されるが、その両方が、図４ｃに関連して以下に記述される書き込み動作の前に行われる。データ書き込み動作を行うためにコントローラ３０は、コマンドラッチイネーブル信号ＣＬＥとアドレスラッチイネーブル信号ＡＬＥとを両方とも非アクティブローに駆動して、フラッシュメモリ装置１０に対して、書き込まれるべき入力データ（すなわち、コマンド値でもアドレス値でもない）が入出力線Ｉ／Ｏ１〜Ｉ／Ｏｎで伝達されることを示す。もちろん、この動作のためにチップイネーブル信号ＣＥ＿もアクティブローに駆動される。コントローラ３０は、その後、入出力線Ｉ／Ｏ１〜Ｉ／Ｏｎで与えられるデータの各バイトまたはワードとともに書き込みイネーブル信号ＷＥ＿のアクティブローパルスを発する。本発明のこの実施形態では、コマンドおよびアドレス送信の場合と同じく、有効な入力データは書き込みイネーブル信号ＷＥ＿の、各パルスの末尾の立ち上がりエッジと同期して与えられる。このエッジに応答して、フラッシュメモリ装置１０は、入力データのワードまたはバイトに対応する入出力線Ｉ／Ｏ１〜Ｉ／Ｏｎのそのときの現在の状態をＩ／Ｏ制御回路２０内のデータラッチの中に、または直接に（または事情次第で、結局は）バスＤＡＴＡ＿ＢＵＳを介してデータレジスタ１４にラッチする。図４ｃは、入出力線Ｉ／Ｏ１〜Ｉ／Ｏｎを介しての４つのワードＤ_in（０）〜Ｄ_in（３）の、書き込みイネーブル信号ＷＥ＿の４つのパルスと同期しての伝達を示す。

図４ｄは、本発明の好ましい実施形態に従う通常動作（“レガシー”）モードにおいて（フラッシュメモリ装置１０からコントローラ３０への）データ読み出し動作を実行するときのコントローラ３０およびフラッシュメモリ装置１０の動作を示す。データ書き込み動作の場合と同じく、この読み出し動作の前に（例えば、図４ａに示されている）コマンドシーケンスおよび（例えば、図４ｂに示されている）アドレスシーケンスが前もって行われている。この読み出しの前に１つ以上の書き込み動作が前もって実行されているかも知れず（すなわち、この場合、その読み出しが、今書き込まれたばかりのと同じアドレスに対する読み出しであるならば、この読み出しは前の書き込みのベリファイとして役立つ）、あるいは（例えば、図４ｃに示されている）書き込み動作が、同じメモリアドレスへの読み出し−修正−書き込みシーケンスの形で、この読み出し動作後に実行され得る。読み出しの前のアドレスの伝達に応答して、そのアドレスに対応するメモリセルの内容が感知されてデータレジスタ１４へ転送される。従って、図４ｄの読み出し動作は、データレジスタ１４の現在のコメントの読み出しである。そして、この読み出し動作を行うために、コントローラ３０は、図４ａに関して前に記載された仕方でコマンド動作において適切なコマンド（例えば、コマンドＥ０ｈ）を発する。

この動作において、書き込み動作のときと同じく、コントローラ３０は、コマンドラッチイネーブル信号ＣＬＥとアドレスラッチイネーブル信号ＡＬＥとを両方とも非アクティブローに駆動し、チップイネーブル信号ＣＥ＿をアクティブローに駆動している。コントローラ３０は、書き込みイネーブル信号ＷＥ＿を非アクティブハイにすることによって、所望の読み出し動作を示す。このデータ読み出し動作において、フラッシュメモリ装置１０は、コントローラ３０により生成された読み出しイネーブル信号ＲＥ＿のアクティブローパルスの立ち下がりエッジに応答してデータワードＤ_outを出力する。従って、この通常動作モードにおいて、コントローラ３０は、読み出しイネーブル信号ＲＥ＿のアクティブローパルスを発し、その後に指定されたアクセス時間待つ（フラッシュメモリ装置１０が、そのメモリセルの状態を感知する動作と、その感知した状態をそのデータレジスタ１４へ転送し入出力線Ｉ／Ｏ１〜Ｉ／Ｏｎに出す動作とに関わる動作の一部または全部を行うことを可能にする）ことによって、フラッシュメモリ装置１０からのデータの受け取りを同期化することができる。コントローラ３０は、その後、フラッシュメモリ装置１０からデータを受け取るために入出力線Ｉ／Ｏ１〜Ｉ／Ｏｎのデータ状態をその入力バッファの中にラッチすることができる。図４ｄの例では、４つのデータワードＤout（０）〜Ｄout（３）が順に読み出され、チップイネーブル信号ＣＥ＿の立ち上がりエッジがこの読み出し動作を終了させ、その後にフラッシュメモリ装置１０は、Ｉ／Ｏ制御回路２０内のその出力ドライバに入出力端子Ｉ／Ｏ１〜Ｉ／Ｏｎを高インピーダンス（“ハイ−Ｚ”）状態に置かせる。

当該技術分野で知られているような、この通常動作（“レガシー”）モードに従う他の動作も好ましく利用可能である。例えば、コントローラ３０は、図４ａのタイミングの後に特定のステータスコマンド（例えば、コマンドコード７０Ｈ）を発し、その読み出しイネーブル信号ＲＥ＿のアクティブローパルスの発行に応答して入出力線Ｉ／Ｏ１〜Ｉ／Ｏｎを介してステータスレジスタ２４の内容を受け取ることによって、この通常動作モードでステータスレジスタ２４の内容を読み出すことができる。

図４ｃおよび４ｄから明らかであるように、１つのデータワードまたはバイト（以降の記述では“データワード”と称される）が書き込みイネーブル信号ＷＥ＿または読み出しイネーブル信号ＲＥ＿の各サイクルの間にそれぞれ伝達される。そして、これらの図と前の説明とから明らかであるように、コントローラ３０は、この通常動作モードにおいて書き込みイネーブル信号ＷＥ＿と読み出しイネーブル信号ＲＥ＿との両方を制御し、生じさせる。特に読み出し動作では、読み出しイネーブル信号ＲＥ＿の各々の完全なサイクルの間に唯一のデータワードが読み出されるので、コントローラ３０は、在来のフラッシュメモリタイミング要件および性能に従って、コントローラ自身がその読み出しデータストローブ（読み出しイネーブル信号ＷＥ＿）を発し、また読み出されたデータを受け取ってラッチするのに充分な時間を有する。しかし、このレベルの性能は、フラッシュメモリカード２５がコンピュータシステムで大容量記憶装置として使用されるときなど、フラッシュメモリ装置１０の高速使用のためには必ずしも充分ではないかもしれない。さらに、この“レガシー”動作モードは、前述したＵＤＭＡインターフェイスプロトコルのもとなどでは、コントローラ３０からホストシステムへの高速外部インターフェイスモードに追いついていけないかもしれない。

従って、本発明の好ましい実施形態によれば、フラッシュメモリ装置１０は、進歩した（アドバンスト）、より高い性能の、読み出しおよび書き込み動作モードを提供し、コントローラ３０はそのアドバンストモードを利用するように構成される。このアドバンストモードを利用するときのフラッシュメモリ装置１０およびコントローラ３０の動作を、ここで、図５ａおよび５ｂの流れ図および図６ａ〜６ｅのタイミング図と関連して詳しく説明する。

図５ａおよび６ａ〜６ｃは、データ読み出し動作（すなわち、フラッシュメモリカード２５における、フラッシュメモリ装置１０からコントローラ３０への）を行うときのフラッシュメモリ装置１０の動作を示す。図５ａのプロセス４０で、フラッシュメモリ装置１０とコントローラ３０とはパワーアップされ、それはこれら両方の装置を、図４ａ〜４ｄに関して前に説明した通常動作モードにする（プロセス４２）。プロセス４４で、この通常モードでの読み出しおよび書き込み動作（そうであるならば）が、この通常動作（“レガシー”）モードで実行される。

アドバンスト読み出し動作モードに入ることはプロセス４６から始まり、ここでコントローラ３０は、図４ｂに関して前に説明したように、通常動作モードに従ってメモリアドレス値をフラッシュメモリ装置１０に対して発する。プロセス４６でコントローラ３０により発せられるメモリアドレスは、このアドバンスト動作モードでデータがそこから読み出されるところの初めのメモリアドレスであって、好ましくは前述した対応する読み出しアドレス入力コマンドの送信に続く。プロセス４８で、コントローラ３０は、フラッシュメモリ装置１０に対して“データ転送開始(initiate data transfer)”、あるいは“ＩＤＴ”、コマンドシーケンスを発する。図６ａは、この動作をさらに詳しく示す。

本発明の好ましい実施形態に従って、“ＩＤＴ”コマンドは、プロセス４８でアドバンストデータ転送モードを開始させるためにコントローラ３０によってフラッシュメモリ装置に対して発せられる。このコマンドは図４ａに関して前に説明したコマンドの発行と同様にして発せられ、コントローラ３０がチップイネーブル信号ＣＥ＿をアクティブローに、アドレスラッチイネーブル信号ＡＬＥを非アクティブローに、コマンドラッチイネーブル信号ＣＬＥをアクティブハイに、それぞれ、駆動する。書き込みイネーブル信号ＷＥ＿のアクティブローパルスの立ち上がりエッジは、コントローラ３０によって入出力線Ｉ／Ｏ１〜Ｉ／Ｏｎ上へ駆動されたＩＤＴコマンド値ＩＤＴ＿ＣＭＤ（これは他の割り当てられたコマンド値とは異なる値を有するバイナリワードである）のためのデータストローブとして役立つ。書き込みイネーブル信号ＷＥ＿がハイにされてから所定時間後に、コントローラ３０は入出力線Ｉ／Ｏ１〜Ｉ／Ｏｎを高インピーダンス状態にする。そして、書き込みイネーブル信号ＷＥ＿の立ち上がりエッジ（そのときＩＤＴコマンドを中にストローブする）からのもう１つの経過時間ｔ_rel の後、コントローラ３０はその読み出しイネーブル信号ＲＥ＿の制御を放棄して、フラッシュメモリ装置１０の制御ロジック１８が対応する線ＲＥ＿の状態を駆動することを可能にする（コントローラ３０とのデータ競合を敢行せずに）。

ＩＤＴコマンドがフラッシュメモリ装置１０の中にラッチされてこの装置により実行されると、フラッシュメモリ装置１０は高速モード読み出しデータ転送プロセス５０を開始する。図６ａに示されているように、この読み出しデータ転送プロセスは、書き込みイネーブル信号ＷＥ＿の立ち上がりエッジの後、ゼロではないアクセス時間が経過した後に、フラッシュメモリ装置１０が第１の有効出力データワードＤ_out （０）を発することから始まる。この第１の出力データワードＤ_out （０）を与えた後、フラッシュメモリ装置１０は、追加の出力データワードＤ_out （１）以下参照と同期して、読み出しイネーブル信号ＲＥ＿のアクティブパルスを発し始める。本発明のこの好ましい実施形態に従って、フラッシュメモリ装置１０自体により駆動される読み出しイネーブル信号ＲＥ＿の各エッジ（立ち下がりおよび立ち上がり）と同期して１つのデータワードＤ_out （ｋ）が発せられる。図６ａの例では、各出力データワードＤ_out （ｋ）はそのストローブエッジに１つのゼロではないアクセス時間だけ遅れて続くが、その代わりに各読み出しイネーブル信号ＲＥ＿エッジはそれに対応する有効データワードＤ_out（ｋ）の中でコントローラ３０に対して発せられ（あるいは発せられるべく遅延され）てもよい。

従って、本発明の好ましい実施形態に従って、フラッシュメモリ装置１０がこのアドバンストモードで入出力線Ｉ／Ｏ１〜Ｉ／Ｏｎを介してデータをコントローラ３０に与える速度は、通常動作モード（図４ｄ）におけるデータ速度より大幅に速く、代表的な実施例ではこのデータ速度の２倍に近い。このより高いデータ速度は、或る程度、フラッシュメモリ装置１０が読み出しイネーブル信号ＲＥ＿の読み出しデータストローブエッジを発することを許すことによって可能にされ、コントローラ３０がこれらの読み出しデータストローブエッジを発するとすれば、伴うことになる伝播遅延および所要のタイミングウィンドウをなくす。

しかし、当業者にとっては明らかであるように、出力データが入出力線Ｉ／Ｏ１〜Ｉ／Ｏｎで与えられる増大した速度は、他の全ての要素が同等であるならば、この読み出し動作において主としてフラッシュメモリ装置１０のＩ／Ｏ制御回路２０内の出力駆動回路から、フラッシュメモリカード２５内での消費電力を大幅に増大させる。この電力消費は、最新の傾向がそうであるように、データワード幅（すなわち、入出力線Ｉ／Ｏ１〜Ｉ／Ｏｎの数ｎ）が大きくなるに連れて、悪化する。本発明の好ましい実施形態に従って、以下に説明するように、この電力消費は入出力線Ｉ／Ｏ１〜Ｉ／Ｏｎにおける出力信号の電圧振幅を減少させることによって大幅に低減される。

在来のフラッシュメモリ装置は周知の３．３ボルトのバス標準規格を利用し、この規格では最低ハイレベル出力電圧Ｖ_OHは２．４ボルトであり、最高のローレベル出力電圧Ｖ_OLは０．４ボルトであり、公称電圧振幅は約３．３ボルトである。この標準規格によれば、当該技術分野で周知されているように、これらの電圧は名目上３．３０ボルトの電源電圧に基づき、それは２．７０ボルトおよび３．６０ボルトの間の仕様範囲を有する。最新のフラッシュメモリ装置のための通常動作モードでは、出力データ速度は２５ＭＨｚ（すなわち、４０ナノ秒毎のデータ遷移）であり、所与の入出力線Ｉ／Ｏｋが各サイクルでデータ遷移を行うという最悪の場合には、フラッシュメモリ装置１０は入出力線Ｉ／Ｏｋの静電容量を１２．５ＭＨｚの周波数で充電するように要求される。この入出力線Ｉ／Ｏｋについて６５ｐＦの代表的な線の静電容量を仮定すれば、１つの入出力線Ｉ／Ｏｋについて、ミリアンペアを単位として表した電流消費は、
Ｉ_k ＝ｆ＊Ｃ（Ｖ_OH−Ｖ_OL）
から計算することができ、この例では、ハイデータレベルとローデータレベルとの間の代表的な３．３ボルトの振幅を用いれば、
Ｉ_k ＝１２．５＊０．０６５（３．３）＝２．６８１ｍＡ
という結果となる。読み出しイネーブル信号ＲＥ＿を駆動するときに消費される電流は、その対応する導体を各遷移のために充電しなければならないので、電流Ｉ_k のものの２倍となる。従って、この例について在来の通常動作モードで消費される総電流は、８本の入出力線Ｉ／Ｏ１〜Ｉ／Ｏ８を仮定すれば、
Ｉ_total ＝８（２．６８１）＋２（２．６８１）＝２６．８１ｍＡ
となる。

本発明の好ましい実施形態によれば、バス電圧は、この在来の３．３ｖバスレベルから例えば、約１．８０ボルトの公称電圧振幅を定める約１．８ボルトのバス電圧へ、大幅に低減される。この場合、最低ハイ出力レベル電圧Ｖ_OH-Rの限界例は約１．４４ボルト（公称電源電圧の８０％）であり得、最高ロー出力レベル電圧Ｖ_OL-Rの例は約０．３６ボルト（公称電源電圧の２０％）であり得る。この低減電圧動作では、これらの電圧は名目上１．８０ボルトである電源電圧に基づき、約１．６０ボルト〜約２．０ボルトまで変動することを許される。最善の場合（データ転送に関して。電流消費に関しては最悪の場合）の５０ＭＨｚのデータ速度を仮定すると、入出力線Ｉ／Ｏ１〜Ｉ／Ｏｎのための充電周波数は２５ＭＨｚとなる。単一の入出力線Ｉ／Ｏｋについて消費される電流Ｉ_kは、ハイデータレベルとローデータレベルとの間の代表的な１．８ボルトの振幅を用いて、
Ｉ_k ＝２５＊０．０６５（１．８）＝２．９２５ｍＡ
と計算され得る。このように、この入出力線あたりの電流消費は、アドバンスト動作モードについて余り違わないが、２倍のデータ速度を提供する。しかし、読み出しイネーブル信号ＲＥ＿は通常動作モードの場合と同じ周波数で動作する（しかし、立ち上がりエッジだけではなくて各エッジで１データワードをクロックする）。しかし、その電圧振幅も、１．８ボルトバス電圧で動作するので、低減され、従って、その電流消費は入出力線のうちの１つについてのものと同じである。従って、この例についてアドバンスト動作モードで消費される総電流は、再び８本の入出力線Ｉ／Ｏ１〜Ｉ／Ｏ８を仮定すれば、
Ｉ_total ＝８（２．９２５）＋１（２．９２５）＝２６．３３ｍＡ
となり、これは３．３ボルトバス電圧で動作する在来のフラッシュメモリカードについてのものより僅かに少ない。また、この僅かに少ない電流消費は入出力信号のためのより低い電圧振幅（３．３ボルトに対して１．８ボルト）で達成されるので、このアドバンスト動作モードで消費される電力は、在来のフラッシュメモリカードで消費されるものよりも大幅に少ない。これらの例では、在来の８Ｉ／Ｏフラッシュメモリにおいて通常動作モードで消費される電力は約８８ｍＷ（３．３ボルト×２６．８１ｍＡ）であり、前述した本発明の好ましい実施形態の例により消費される電力は約４７ｍＷ（１．８ボルト×２６．３３ｍＡ）である。電力消費のこの大幅な低減は、大きなバーストについてのデータ速度の２倍に近い、データ転送速度の大幅な改善と結合して達成される。

従って、アドバンスト読み出しデータ転送が（在来のフラッシュメモリ装置と関連して）これらのより低いバス電圧で実行される本発明の好ましい実施形態によれば、アドバンストモードで消費される電流は通常動作モードの在来のフラッシュメモリ装置により消費されるものより決して悪くない。また、フラッシュメモリ装置１０が通常動作モードで動作する能力も有する本発明のこの好ましい実施形態によれば、より低いバス電圧はアドバンストモードおよび通常動作モードの両方にも、またコマンドおよびアドレス値の伝達を含む他の動作のためにも、使用される。このように、フラッシュメモリ装置１０は、データ転送時に、在来のフラッシュメモリ装置より少ない電力を消費する。

前述したものから明らかなように、コマンド信号およびアドレス信号は通常動作モードで伝達される。実現を容易にするために、これらの信号の伝達のためのバス電圧もより低いバス電圧（例えば、１．８ボルト）に好ましく保たれ、フラッシュメモリカード２５の電力消費の付加的な低減を提供する。

図５ａに戻って参照すると、本発明のこの実施形態に従うフラッシュメモリ装置１０は、コントローラ３０からの中断リクエストに応答することができる。本発明によれば、例えばその内部受信データバッファが満杯であるなどの、いくつかの理由のうちのいずれか１つのために読み出しデータ転送の中断がコントローラ３０により必要と見なされ得ると考えられる。従って、図５ａの判定５１は、そのような中断が必要とされるか否かを判定する。必要でなければ、図６ａに関して前に説明したように高速読み出しデータ転送がプロセス５６で続行される。

コントローラ３０が読み出しデータ転送の中断を要求すれば（判定５１が肯定であれば）、それはプロセス５２で中断リクエストを発する。この代表的な実施例では、このリクエストは、コントローラ３０が読み出し転送動作中にアドレスラッチイネーブル信号ＡＬＥでアクティブハイレベルをアサートすることによってなされる。図６ｂは、アドバンストモードでの読み出しデータ転送中に（すなわち、このモードが起動されてデータ転送が始まった後に）発生した、そのような中断動作を示す。図６ｂの例では、コントローラ３０は、フラッシュメモリ装置１０からコントローラ３０へのデータ転送中にアドレスラッチイネーブル信号ＡＬＥをアサートすることによってデータ転送中断をリクエストする。応答して、フラッシュメモリ装置１０は（示されているようにローレベルのときまたはハイレベルのときに）読み出しイネーブル信号ＲＥ＿を中断させ、従って、読み出しイネーブル信号ＲＥ＿が中断させられた後の次のデータワードの発行を遅延させる。このアドバンストモードで読み出しイネーブル信号ＲＥ＿と入出力線Ｉ／Ｏ１〜Ｉ／Ｏｎとの速いスイッチング速度が与えられたとすれば、中断をリクエストするためにアドレスラッチイネーブル信号ＡＬＥがアクティブハイに駆動された後に１つまたは２つの付加的なデータワードと読み出しイネーブル信号ＲＥ＿の対応するエッジとがフラッシュメモリ装置１０によって駆動され得ると考えられる。この例では、コントローラ３０は出力データワードＤ_out （４）の間にアドレスラッチイネーブル信号ＡＬＥをアサートし、フラッシュメモリ装置１０は、出力データワードＤ_out （６）の間、読み出しイネーブル信号ＲＥ＿と入出力線Ｉ／Ｏ１〜Ｉ／Ｏｎとのさらなる遷移を抑えることによって、応答する。

さらなるデータ転送のこの中断は、アドレスラッチイネーブル信号ＡＬＥを非アクティブ化し、これにより中断を終了させるためにコントローラ３０がプロセス５４を実行するまで続く。図６ｂに示されているように、中断状態は、コントローラ３０がアドレスラッチイネーブル信号ＡＬＥを非アクティブロー状態にしたときに、終了させられる。本発明のこの実施形態によれば、アドレスラッチイネーブル信号ＡＬＥのこの遷移は、フラッシュメモリ装置１０からの次の出力データワード、すなわちこの例ではデータワードＤ_out （７）のための読み出しデータストローブとして役立つ。この最初の中断後データワードの後に、フラッシュメモリ装置１０は、示されているように読み出しイネーブル信号ＲＥ＿の遷移をアサートすることによって読み出しストローブ信号を再び生成する。この例において、読み出しイネーブル信号ＲＥ＿の次の遷移は、中断期間終了後の第２の出力データワードＤ_out （８）のためのストローブである。図６ｂに示されているように、アドバンストモード読み出しデータ転送はプロセス５６で続行する。

図５ａに戻って参照すると、アドバンストモード読み出しデータ転送は、コントローラ３０がこの転送を終了させることを望むようなときまで続行し、これをプロセス５８，５９でフラッシュメモリ装置１０に対して示す。通常、この転送は、フラッシュメモリ装置１０内の１つのページの末尾に到達しているとコントローラ３０が判定したときに終了させられるが、この転送は他の理由（例えば、この動作のための所望のデータの全体を受け取ったとき）からもコントローラ３０により終了させられ得る。

この例に従って、このデータ転送を終了させるために、コントローラ３０は、始めに、例えば前述したようにアドレスラッチイネーブル信号ＡＬＥのアクティブハイレベルをアサートすることによって、プロセス５８で中断を発する。図６ｃは終了プロセス５８，５９のこの例を示し、そこにはアドバンスト読み出しデータ転送動作中のアドレスラッチイネーブル信号ＡＬＥの遷移が示されている。プロセス５８のこの中断動作は、コントローラ３０がこの中断動作中にプロセス５９を実行することによってアドバンスト読み出しデータ転送の終了に変換される。代わりに、プロセス５９を、フラッシュメモリ装置１０自体がその出力データがページの末尾に達したと判定した後に実行することができ、その場合にはフラッシュメモリ装置１０自体は読み出しイネーブル信号ＲＥ＿をその最後のレベルに保つとともに入出力線Ｉ／Ｏ１〜Ｉ／Ｏｎ上の現在の（すなわち、最後の）出力データワードを維持し、この場合、アドレスラッチイネーブル信号ＡＬＥは非アクティブローに留まる。図６ｃに示されている例では、このデータ転送は、アドレスラッチイネーブル信号ＡＬＥがアクティブハイである間にコントローラ３０がコマンドラッチイネーブル信号ＣＬＥでアクティブハイレベルをアサートすることによって終了させられる。コマンドラッチイネーブル信号ＣＬＥのこの遷移に応答して、フラッシュメモリ装置１０は、その出力ドライバを制御して入出力線Ｉ／Ｏ１〜Ｉ／Ｏｎを高インピーダンス状態にし、また読み出しイネーブル信号ＲＥ＿に対応する導体のこのフラッシュメモリ装置による制御を放棄し、その両方の場合にコントローラ３０がデータ競合問題を避けながら適時にこれらの線の制御を取ることを許す。図６ｃの例において示されているように、中断動作と終了動作とは読み出しイネーブル信号ＲＥ＿がローレベルであるときに発生したので、コントローラ３０は、読み出しイネーブル信号ＲＥ＿の制御を取ると、対応する線上に非アクティブハイレベルを駆動し、図に示すように遷移を生じさせる。中断動作および終了動作が読み出しイネーブル信号ＲＥ＿が既にハイレベルであるときに発生したならば、もちろん、この線上にはなんらの遷移も生じない。

フラッシュメモリ装置１０はその後、通常動作モード（“レガシー”モード）に戻り、制御を図５ａの流れ図のプロセス４４に返す。本発明のこの好ましい実施形態では、新しいアドバンストモード読み出しデータ転送は開始プロセス４８の他の１つの事例を必要とする。

さらに代案では、コントローラ３０がチップイネーブル信号ＣＥ＿をアサート解除すれば、無条件終了が発生する。しかし、この制御されない終了は“グリッチ”と、フラッシュメモリ装置１０およびコントローラ３０の内部および外部の両方における他のスプリアス不定事象をもたらす可能性があると考えられる。

本発明のこの好ましい実施形態に従って、コントローラ３０からフラッシュメモリ装置１０へのデータ転送のためにも、換言すれば書き込みデータ転送動作のためにも、アドバンスト高性能モードが提供される。以下に説明するように、図５ｂの流れ図と、図６ａおよび６ｄ〜６ｅのタイミング図とが、この動作を示す。

アドバンストモード書き込みデータ転送を行うために、フラッシュメモリ装置１０は、プロセス６０で入る通常動作モードから始める。読み出しデータ転送の場合と同様に、通常モード動作（あるならば）が始めにプロセス６２で実行され得る。プロセス６４で、コントローラ３０は、図４ｂに関して前に説明したようにこの通常動作モードでアドレス値をフラッシュメモリ装置１０に対して発する。そして、プロセス６６で、コントローラ６６は、図６ａに関して前に説明したアドバンスト読み出しデータ転送のために行われるのと同様の仕方でアドバンストデータ転送モードを開始する。このアドバンストモードでの書き込みデータ転送は、プロセス６６を通して、読み出しデータ転送が行われたのと実質的に同一の仕方で実行されると考えられる。従って、例えば、プロセス６６で発せられるコマンド値ＩＤＴ＿ＣＭＤは読み出しおよび書き込みデータ転送動作の両方のために同じであると考えられる。あるいは、これら２つの動作のために互いに別々のコマンド値が割り当てられてもよい。

プロセス６８で、コントローラ３０およびフラッシュメモリ装置１０はアドバンスト書き込みデータ転送を実行する。図６ｄは、コマンド値ＩＤＴ＿ＣＭＤと、コマンドラッチイネーブルＣＬＥのアクティブハイレベルと、書き込みイネーブル信号ＷＥ＿のアクティブローパルスとの組み合わせがコントローラ３０によりフラッシュメモリ装置１０へ発せられてアドバンストモードデータ転送を開始するプロセス６６を含む、この動作の例における信号のタイミングを示す。前の例の場合と同様に、アドレスラッチイネーブル信号ＡＬＥは非アクティブローレベルに保たれ、チップイネーブル信号ＣＥ＿はアクティブローに保たれる。そして、この動作はデータ書き込みであるので、読み出しイネーブル信号ＲＥ＿（図６ｄには示されていない）はコントローラ３０により終始非アクティブハイに保たれる。書き込みデータ転送プロセス６８はコントローラ３０の完全制御下に留まるので、本発明のこの実施形態では、コマンドＩＤＴ＿ＣＭＤの発行と書き込みデータ転送の開始との間の待ち時間は、読み出しデータ転送（図６ａ）における第１の出力データワードの前のものより遥かに短くなり得る。好ましくは、図に示されているように、開始コマンドＩＤＴ＿ＣＭＤに対応する書き込みイネーブル信号ＷＥ＿のパルスの立ち上がりエッジと、第１の入力データワードＤ_in（０）に対応する書き込みイネーブル信号ＷＥ＿の第１のパルスの立ち下がりエッジとの間に所定時間が経過する。

いったん書き込みデータ転送が始まれば、本発明のこの好ましい実施形態において、書き込みイネーブル信号ＷＥ＿の立ち下がりエッジおよび立ち上がりエッジの両方が、コントローラ３０によりアサートされる書き込みデータストローブとして作用する。図６ｄに示されているように、これは、コントローラ３０が書き込みイネーブル信号ＷＥ＿の各エッジと同期して新しい有効な書き込みデータワードＤ_in（ｋ）を入出力線Ｉ／Ｏ１〜Ｉ／Ｏｎ上に発することを可能にする。その結果として、このアドバンストモードにおける書き込みデータ転送速度は、同じ書き込みイネーブル信号ＷＥ＿周波数について、通常動作モード書き込み動作のデータ速度の２倍近くになり得る。

本発明のこの実施形態によれば、図５ｂに戻って参照すると、アドバンストモード書き込みデータ転送中に中断判定６９も実行される。通常、書き込み中断の必要性はコントローラ３０によってのみ決定され、フラッシュメモリ装置１０がこのデータ速度でバッファオーバーフローなどなしに入力データを受信できると考えられる。中断が不要ならば（判定６９は否定）、プロセス７２でデータ転送が続行される。コントローラ３０がそれを必要とするならば（判定６９が肯定）、プロセス７０で書き込みデータ転送の中断が行われる。この例では、中断プロセス７０は、単にコントローラ３０が書き込みイネーブル信号ＷＥ＿の状態を必要なだけ延長することによって行われる。この中断はいずれの状態でも（書き込みイネーブル信号ＷＥ＿がハイに保たれた状態でも、あるいはローに保たれた状態でも）実行され得る。図６ｄは書き込みデータワードＤ_in（２）の持続時間中の中断プロセス７０を示し、このとき書き込みイネーブル信号ＷＥ＿はローに保たれる。もちろん、コントローラ３０は中断プロセス７０中は付加的な書き込みデータワードＤ_in（ｋ）を発しない。中断期間の終止は、書き込みデータ転送を続行するために（プロセス７２）コントローラ３０が単に書き込みイネーブル信号ＷＥ＿の遷移を、図６ｄに示されている例では次の有効な書き込みデータワードＤ_in（３）とともに、駆動することによって行われる。

そして、読み出しデータ転送の場合と同じく、データおよび制御信号（入出力線Ｉ／Ｏ１〜Ｉ／Ｏｎと、書き込みイネーブル信号ＷＥ＿のための線）の電圧レベルは、例えばハイロジックレベルとローロジックレベルとの間の１．８ボルトの“振幅”を伴って、好ましくは在来のレベルよりは低い電圧レベルである。前に詳述したように、この低電圧バスは、このアドバンスト書き込みデータ転送モードにより消費される電力を、半分のデータ速度で通常動作モードで動作している在来のフラッシュメモリシステムにおいて消費されるものと同じまたはそれより低く保つ。

図５ｂに戻って図６ｅと組み合わせて参照すると、書き込みデータ転送の終了は、読み出しデータ転送の終了と同じ仕方で行われる。コントローラ３０は、転送を中断させるためにアドレスラッチイネーブル信号ＡＬＥをプロセス７４でアクティブハイレベルにアサートし、その後に（アドレスラッチイネーブル信号ＡＬＥをハイに保ちながら）プロセス７６でコマンドラッチイネーブル信号ＣＬＥをアクティブハイレベルにアサートし、これがそのとき書き込みデータ転送を終了させる。図６ｅは、書き込みデータ転送を終了させるときの種々の信号のタイミングを示す。書き込みイネーブル信号ＷＥ＿は、図６ｅに示されているようにハイレベルに保たれるか、あるいは（この例では）最後のデータワードＤ_in（５）がラッチされた後にローレベルからハイレベルにされる。アドレスラッチイネーブル信号ＡＬＥおよびコマンドラッチイネーブル信号ＣＬＥのハイレベルを所定のパルス幅にわたって保つことによって行われるアドバンストモード書き込みデータ転送の終了の後、フラッシュメモリ装置１０およびコントローラ３０の通常動作モードに再び入る。

この例では、アドバンストモードを起動するためにはコマンドの実行が必要とされることを考慮すると、また、データ転送の終了時に（すなわち、コマンドの実行を必要とせずに）フラッシュメモリ装置１０の動作が通常動作モードに戻ることを考慮すると、通常動作モードは実際上“デフォルト”動作モードである。その代わりに、フラッシュメモリ装置１０がいったんアドバンストデータ転送モードになったならば、通常動作モードに戻るコマンドがコントローラ３０により発せられてフラッシュメモリ装置１０により実行されるまでフラッシュメモリ装置１０がそのモードに留まるように、アドバンストデータ転送モードおよび通常動作モードの両方に入るためにコマンドの実行が必要とされるようにフラッシュメモリ装置１０が構成されてもよい。もちろん、このようなアプローチは、コマンドシーケンスの性質において付加的なオーバーヘッドを必要とする。

さらに、その代わりに、フラッシュメモリ装置１０を通常動作モードにするためにコマンドがコントローラ３０により発せられるまで全てのデータ転送がアドバンストモードで行われるように、フラッシュメモリ装置１０の“デフォルト”動作モードがアドバンストデータ転送モードであり得るということが考えられる。本発明のこの代わりの実施形態では、フラッシュメモリ装置１０がいったん通常動作モードになったならば、データ転送の完了は、フラッシュメモリ装置１０がアドバンストデータ転送モードに戻るという結果をもたらす。

図７は、本発明のこの代わりの好ましい実施形態に従うフラッシュメモリ装置１０の動作を示し、アドバンストデータ転送モードは実際上“デフォルト”モードである。プロセス８０で、フラッシュメモリ装置１０とコントローラ３０とはパワーアップされるか、さもなければリセット動作を終え、コマンドの発行あるいは実行を必要とすることなくプロセス８２で実際上デフォルト状態としてのアドバンスト動作モードに入る。プロセス８４で、実際上図６ｂ〜６ｄに関して前に説明したように、読み出しおよび書き込み動作がアドバンストデータ転送動作モードで実行される。このアドバンストモードでは、例えば図６ｃに関して前に説明したように中断動作などが実行され得ると考えられ、さらに、アドレス、コマンド、およびステータス伝達動作のような他の動作が、所望ならば、なお通常動作モードのアプローチに従い得ると考えられる。

プロセス８６で、本発明のこの好ましい実施形態に従うフラッシュメモリカード２５は、コントローラ３０が１つのアドレス値をフラッシュメモリ装置１０に対して発して通常動作モード転送が始まるべきメモリ位置を示すことによって、通常のデータ転送、あるいは“レガシー”データ転送に備える。プロセス８８で、コントローラ３０は通常動作モードを開始させるコマンドシーケンスを発する。このコマンドシーケンスは図６ａに関して前に説明したものに実質的に対応し、このコマンドシーケンス自体は通常動作モードに従って好ましく動作すると考えられる（コマンドコード値は単一バイト値であると考えられる）。コマンド８８に応答して、フラッシュメモリ装置１０は、データ転送の方向に応じて、例えば図４ｃおよび４ｄに関して前に説明したように、通常動作モード読み出しまたは書き込みデータ転送動作を実行する。本発明のこの実施形態では、コントローラ３０は、前述したように、読み出しデータストローブおよび書き込みデータストローブクロック信号の両方を好ましく発する。

そして、本発明のこの代わりの好ましい実施形態によれば、データ転送終了時に通常動作モードから出る。図７の例では、図５ａおよび５ｂに関しての前に説明した場合と同様に、プロセス９２でコントローラ３０が中断信号（例えば、アドレスラッチイネーブル信号のアクティブレベル）を発したことによるデータ転送の終了後、コントローラ３０はプロセス９３で（例えば、コマンドラッチイネーブル信号のアクティブレベルを発することにより）転送を終了させる。本発明のこの好ましい実施形態による通常動作モードのデータ転送の終了のときに、制御をプロセス８４に戻し、ここでアドバンストデータ転送モードに再び入って、プロセス８４で希望通りに読み出しおよび書き込みデータ転送動作が実行される。

本発明のこの代わりの好ましい実施形態を超える、フラッシュメモリ装置１０の種々の動作モードに入り、また出ることについての他の代わりのアプローチは本願明細書を参照した当業者にとっては明らかであると考えられ、また、これらの実施例および他のそのような代わりの実施例も特許請求の範囲に記載された本発明の範囲内にあると考えられる。

ここで図８ａ〜８ｅを参照して、本発明の第２の好ましい実施形態に従う、フラッシュメモリカード２５の文脈におけるフラッシュメモリ装置１０とコントローラ３０との間の信号のタイミングを以下に詳しく説明する。本発明のこの第２の好ましい実施形態に従うアドバンストモードに入り、出るプロセス全体と、このモード中の動作とは、読み出し動作について図５ａに関して、また書き込み動作について図５ｂに関して前に説明したプロセスに好ましくは従う。従って、これらのプロセスについての詳しい説明を図８ａ〜８ｅと関連して繰り返されない。

本発明の第１の好ましい実施形態に関して前に説明したように、フラッシュメモリ装置１０およびコントローラ３０は、パワーアップ後、通常動作（“レガシー”）モードになる。従って、この通常モードでの読み出しおよび書き込み動作（あるならば）は、ユーザの希望通りに行われる。そのとき、読み出し動作のためのアドバンスト動作モードに入る動作は、このアドバンスト動作モードでデータが読み出されることになる最初のメモリアドレスに対応するメモリアドレス値をコントローラ３０が通常動作モードにおいてフラッシュメモリ装置１０に対して発することによって行われる。前の場合と同じく、このメモリアドレスは、アドレスラッチイネーブル信号ＡＬＥのアクティブレベルと組み合わされて入出力線Ｉ／Ｏ１〜Ｉ／Ｏｎ上に置かれる。

このメモリアドレスが伝達された後、コントローラ３０は、チップイネーブル信号ＣＥ＿アクティブロー、アドレスラッチイネーブル信号ＡＬＥ非アクティブロー、およびコマンドラッチイネーブル信号ＣＬＥアクティブハイによって、前の場合と同様に“データ転送開始”、すなわち“ＩＤＴ”、コマンドシーケンスをフラッシュメモリ装置１０に対して発する。図８ａはこの動作を示す。書き込みイネーブル信号ＷＥ＿のアクティブローパルスの立ち上がりエッジは、コントローラ３０によって入出力線Ｉ／Ｏ１〜Ｉ／Ｏｎ上に駆動されたＩＤＴコマンド値ＩＤＴ＿ＣＭＤ（他の割り当てられたコマンド値とは異なる値を有するバイナリワードである）のためのデータストローブとして作用する。書き込みイネーブル信号ＷＥ＿がハイにされてから所定時間後に、コントローラ３０は入出力線Ｉ／Ｏ１〜Ｉ／Ｏｎを高インピーダンス状態にする。

本発明のこの第２の好ましい実施形態に従って、フラッシュメモリ装置１０は、読み出しイネーブルストローブ信号ＲＥ＿の制御を取ってこれを駆動する。従って、図８ａに示されているように、ＩＤＴコマンドをストローブする書き込みイネーブル信号ＷＥ＿の立ち上がりエッジから時間ｔ_rel が経過したとき、コントローラ３０はその読み出しイネーブル信号ＲＥ＿の制御を放棄する。フラッシュメモリ装置１０の制御ロジック１８は、その後、コントローラ３０と競合せずに対応する線ＲＥ＿の状態を駆動することができる。フラッシュメモリ装置１０は、その後、高速アドバンストモード読み出しデータ転送を実行し始める。本発明のこの第２の好ましい実施形態に従って、図８ａに示されているように、フラッシュメモリ装置１０は、レガシーモードで利用可能なものより高い周波数の読み出しイネーブル信号ＲＥ＿と結合した、レガシーモードのものより高いデータ速度で、アドレス指定されたメモリセルからのデータを与える。

例えば、フラッシュメモリ装置１０は、このアドバンストモードにおいて、レガシーモードにおけるこの信号の周波数の２倍の周波数でのこの装置による読み出しイネーブル信号ＲＥ＿の駆動と結合した、レガシーモードでデータが与えられる周波数の２倍の周波数で、出力データを入出力線Ｉ／Ｏで与えることができる。レガシーモードでの最高の利用可能なデータ転送速度および読み出しストローブ周波数が２５ＭＨｚである例について、アドバンストモードデータ転送速度および読み出しイネーブル信号ＲＥ＿の周波数は５０ＭＨｚの高さであり得る。フラッシュメモリ装置１０自体が読み出しイネーブル信号ＲＥ＿およびデータワードの発信源であるので、これらの信号がフラッシュメモリ装置１０により作られる周波数はコントローラ３０の直接制御下にはない。

図８ａは、このアドバンストモード読み出し動作を示す。読み出しデータ転送プロセスは、書き込みイネーブル信号ＷＥ＿の立ち上がりエッジからゼロではないアクセス時間が経過した後に、フラッシュメモリ装置１０が第１の有効出力データワードＤ_out （０）を発することから始まる。第１の出力データワードＤ_out （０）後に、フラッシュメモリ装置１０は、付加的な出力データワードＤ_out （１）以下参照と同期して読み出しイネーブル信号ＲＥ＿のアクティブパルスを発し始める。本発明のこの好ましい実施形態によれば、読み出しイネーブル信号ＲＥ＿の各々の完全なサイクルと同期して１つのデータワードＤ_out （ｋ）が発せられる。図８ａの例では、読み出しイネーブル信号ＲＥ＿の立ち下がりエッジが、データワードと同期する信号エッジである。もちろん、その代わりに読み出しイネーブル信号ＲＥ＿の立ち上がりエッジ（すなわち、読み出しイネーブル信号“ＲＥ”）が動作エッジであってもよい。図８ａに示されているように、各出力データワードＤ_out （ｋ）は、それに対応する読み出しイネーブル信号ＲＥ＿の立ち下がりエッジからゼロではないアクセス時間後に続く。代わりに、読み出しイネーブル信号ＲＥ＿の各立ち下がりエッジは、それに対応する有効データワードＤ_out （ｋ）の中でコントローラ３０に対して発せられ（あるいは発せられるべく遅延させられ）てもよい。

従って、本発明のこの第２の好ましい実施形態では、このアドバンストモードにおいてフラッシュメモリ装置１０が入出力線Ｉ／Ｏ１〜Ｉ／Ｏｎを介してデータをコントローラ３０に与える速度は、通常動作モード（図４ｄ）におけるデータ速度より大幅に速くて、代表的な実施形態ではこのデータ速度の２倍近くになる。このより高いデータ速度は、或る程度、フラッシュメモリ装置１０が読み出しイネーブル信号ＲＥ＿の読み出しデータストローブエッジを発することを許すことによって可能にされ、コントローラ３０がこれらの読み出しデータストローブエッジを発するとすれば伴うことになる伝播遅延と所要のタイミングウィンドウとをなくす。さらに、本発明の第１の好ましい実施形態に関して前に説明したように、入出力線Ｉ／Ｏ１〜Ｉ／Ｏｎにおけるこの増大したデータ速度は、データ信号（および所望ならば、読み出しイネーブル信号ＲＥ＿）の低減された電圧振幅を用いることによって、フラッシュメモリ装置１０およびコントローラ３０の電力消費を劇的に増大させることなく、達成される。前述したように、これらの線の公称電圧振幅は、この在来の３．３ｖバスレベルから、例えば約１．８０ボルトの公称電圧振幅まで大幅に低減される。

フラッシュメモリ装置１０とコントローラ３０との間に１６ビット入出力バスインターフェイスがある例（すなわち、１６本の入出力線Ｉ／Ｏ１〜Ｉ／Ｏ１６がある）では、本発明のこの第２の好ましい実施形態は、本発明の第１の好ましい実施形態のものより僅かに多い電力消費を伴うに過ぎない。前述したように、５０ＭＨｚのデータ速度では、入出力線Ｉ／Ｏ１〜Ｉ／Ｏｎのための充電周波数は、本発明のこの好ましい実施形態によれば２５ＭＨｚとなる。従って単一の入出力線Ｉ／Ｏｋのために消費される電流Ｉ_k は、ハイデータレベルとローデータレベルとの間の代表的な１．８ボルト振幅を用いて、
Ｉ_k ＝２５＊０．０６５（１．８）＝２．９２５ｍＡ
と計算され得る。しかし、読み出しイネーブル信号ＲＥ＿は通常動作モードおよび本発明の第１の好ましい実施形態における周波数の２倍の周波数で動作するので、その電流消費は単一の入出力線Ｉ／Ｏｋのものの２倍の
Ｉ_RE＝５０＊０．０６５（１．８）＝２＊２．９２５ｍＡ＝５．８５０ｍＡ
になる。従って、この例で、１６本の入出力線Ｉ／Ｏ１〜Ｉ／Ｏ１６の場合、アドバンスト動作モードで消費される総電流は、
Ｉ_total ＝１６（２．９２５）＋５．８５０＝５２．６５ｍＡ
となり、これは本発明の第１の好ましい実施形態で消費されるもの（すなわち、４９．７３ｍＡ）より僅かに多い。在来のデータ転送のために消費される電流は、１６ビットＩ／Ｏバスの場合、前の説明に従って、
Ｉ_total ＝１６（２．６８１）＋２（２．６８１）＝４８．６２ｍＡ
となり、これは本発明のこの第２の好ましい実施形態による５２．６５ｍＡより僅かに少ない。しかし、本発明のこの実施形態に従って消費される電流は在来の実施例より僅かに多いけれども、この電流レベルは入出力信号のためのより低い電圧振幅（３．３ボルトに対して１．８ボルト）で達成される。その結果として、このアドバンスト動作モードで消費される電力は、在来のフラッシュメモリカードで消費されるものより大幅に少ない。これらの例によれば、在来の１６Ｉ／Ｏフラッシュメモリにおいて通常動作モードで消費される電力は約１６０ｍＷ（３．３ボルト×４８．６２ｍＡ）であるが、前述した本発明の好ましい実施形態の例により消費される電力は約９５ｍＷ（１．８ボルト×５２．６５ｍＡ）である。電力消費のこの大幅な低減は、大きなバーストのためのデータ速度の２倍に近いデータ転送速度の大幅な改善と結合して達成される。

前の場合のように、コントローラ３０は、例えば（フラッシュメモリ装置１０からの）その入力バッファが満杯になったならば、フラッシュメモリ装置１０に対して中断リクエストを発することができる。そのような中断リクエストに応じたフラッシュメモリ装置１０の動作が図８ｂに示されている。中断リクエストは、高速読み出し転送中にコントローラ３０がアドレスラッチイネーブル信号ＡＬＥでアクティブハイレベルをアサートすることにより行われる。このリクエストに応答して、フラッシュメモリ装置１０は読み出しイネーブル信号ＲＥ＿を（図に示すようにハイレベルのときまたはローレベルのときに）中断させ、読み出しイネーブル信号ＲＥ＿の次のサイクルを遅らせる。データ転送速度が速いために、１つまたは２つの付加的なデータワードと、読み出しイネーブル信号ＲＥ＿の対応するサイクルとがフラッシュメモリ装置１０の出力“パイプ線”の中に既に入っているかもしれず、これらの対応するデータワードは、フラッシュメモリ装置１０が中断リクエストに反応する前に出力され得る。この例では、コントローラ３０は出力データワードＤ_out （４）の間にアドレスラッチイネーブル信号ＡＬＥをアサートし、フラッシュメモリ装置１０は出力データワードＤ_out （６）の間に読み出しイネーブル信号ＲＥ＿のさらなるサイクルと入出力線Ｉ／Ｏ１〜Ｉ／Ｏｎにおける遷移とを抑えることによって応答する。

図８ｃは、本発明のこの好ましい実施形態によるアドバンストモード高速読み出しデータ転送の終了を示す。前の場合と同じく、コントローラ３０は、始めに、アドレスラッチイネーブル信号ＡＬＥのアクティブハイレベルをアサートすることによって中断リクエストを発することにより高速データ転送を終了させる。中断リクエストの間、アドレスラッチイネーブル信号ＡＬＥがアクティブハイである間にコントローラ３０はコマンドラッチイネーブル信号ＣＬＥでアクティブハイレベルをアサートすることによってデータ転送動作を終了させる。これに答えて、フラッシュメモリ装置１０は、その出力ドライバに入出力線Ｉ／Ｏ１〜Ｉ／Ｏｎを高インピーダンス状態に置かせ、また、読み出しイネーブル信号ＲＥ＿に対応する導体の制御を放棄する。コントローラ３０は今、次の動作のために適切であるならば、これらの線の制御を取ることができる。

本発明のこの第２の好ましい実施形態によるアドバンストモードでの書き込み動作をここで図８ｄおよび８ｅに関連して説明する。読み出しデータ転送の場合と同じく、フラッシュメモリ装置１０およびコントローラ３０が通常の、すなわちレガシーモードで動作した後に、アドバンストモードに入る。書き込み動作のためにアドバンストデータ転送モードに入ることは、図８ａに関連して前に説明したアドバンスト読み出しデータ転送の場合と同様に行われる。図８ｄに示されているように、アドバンストモードコマンド値ＩＤＴ＿ＣＭＤは、コントローラ３０によって、コマンドラッチイネーブルＣＬＥのアクティブハイレベルおよび書き込みイネーブル信号ＷＥ＿のアクティブローパルスと組み合わされて、発せられる。前と同様に、アドレスラッチイネーブル信号ＡＬＥは非アクティブローレベルに保たれ、チップイネーブル信号ＣＥ＿はアクティブローに保たれる。このアドバンストモードに入るためのデータ書き込み動作は、コントローラ３０が読み出しイネーブル信号ＲＥ＿（図８ｄには示されていない）を書き込み動作中ずっと非アクティブハイに保つことによって示される。開始コマンドＩＤＴ＿ＣＭＤと一緒の書き込みイネーブル信号ＷＥ＿のパルスの立ち上がりエッジと、第１の入力データワードＤ_in（０）に対応する書き込みイネーブル信号ＷＥ＿の第１のパルスの立ち下がりエッジとの間に所定時間が経過することが許される。

このアドバンストモード書き込みデータ転送の間、本発明のこの第２の好ましい実施形態に従って、書き込みイネーブル信号ＷＥ＿のサイクルの周波数は、例えば、通常モードにおける書き込みに使用されるものの周波数の２倍に、高められる。この例では書き込みイネーブル信号ＷＥ＿の立ち下がりエッジが書き込みデータストローブとして作用する。また、このアドバンストモードでも、また通常モードでも、入出力線Ｉ／Ｏ１〜Ｉ／Ｏｎ上にコントローラ３０によって駆動されるデータ値と組み合わされて、書き込みイネーブル信号ＷＥ＿がコントローラ３０によってアサートされる。図８ｄに示されているように、コントローラ３０は、書き込みイネーブル信号ＷＥ＿の各立ち下がりエッジと同期して新しい有効な書き込みデータワードＤ_in（ｋ）を入出力線Ｉ／Ｏ１〜Ｉ／Ｏｎ上に発する。この例では書き込みイネーブル信号ＷＥ＿の周波数が２倍にされているので、このアドバンストモードにおける書き込みデータ転送速度は、通常動作モード書き込み動作のデータ速度の２倍に近づくことができる。例えば、通常モードにおいて最高書き込みデータ転送速度と書き込みイネーブル信号周波数とが２５ＭＨｚであるならば、本発明のこの第２の好ましい実施形態に従うアドバンストモードではデータ転送速度および書き込みイネーブル信号周波数は５０ＭＨｚの高さまで高められ得る。本発明のこの実施形態によれば、フラッシュメモリ装置１０は、その高い速度でデータを受け取って処理できるように構成される。もちろん、システムの用途と、コントローラ３０自体がデータを処理する速度とによって、コントローラ３０は、最高（例えば、５０ＭＨｚ）よりは低い周波数の実際の書き込みイネーブル信号周波数およびデータ速度を用いることができる。

また、本発明のこの実施形態に従って、中断がアドバンストモード書き込みデータ転送に挿入され得る。この例では、前と同様に、コントローラ３０は、図８ｄに示されているように、書き込みイネーブル信号ＷＥ＿の状態を単に必要なだけ延長することによって書き込みデータ転送を中断させる。この中断はいずれの状態でも（書き込みイネーブル信号ＷＥ＿がハイに保持された状態でも、あるいはローに保持された状態でも）行われ得る。この中断期間中、もちろん、新しいデータワードＤ_in（ｋ）は発せられない。中断期間は、書き込みデータ転送を続けるために、コントローラ３０が図８ｄに示されている例では次の有効な書き込みデータワードＤ_in（３）とともに書き込みイネーブル信号ＷＥ＿の次のサイクルを駆動することによって終了させられる。

そして、読み出しデータ転送の場合と同じく、データおよび制御信号（入出力線Ｉ／Ｏ１〜Ｉ／Ｏｎ、および書き込みイネーブル信号ＷＥ＿のための線）は、好ましくは、例えばハイロジックレベルとローロジックレベルとの間の１．８ボルト“振幅”を伴って、在来のレベルより低い電圧レベルである。前に詳述したように、このより低い電圧バスは、このアドバンスト書き込みデータ転送モードにより消費される電力を、半分のデータ転送速度で、通常動作モードで動作する在来のフラッシュメモリシステムにおいて消費されるものと同じかまたはそれより低く保つ。

図８ｅを参照すると、アドバンストモード書き込みデータ転送は、本発明のこの第２の好ましい実施形態に従ってアドバンスト読み出しデータ転送の終了と同じに行われる。アドバンストモードの終了はコントローラ３０が書き込み転送を中断させるためにアドレスラッチイネーブル信号ＡＬＥをアクティブハイレベルに駆動することによって行われ、この時間中にコントローラ３０は書き込みデータ転送を終了させるために（アドレスラッチイネーブル信号ＡＬＥをハイに保ちながら）コマンドラッチイネーブル信号ＣＬＥをアクティブハイレベルにアサートする。書き込みイネーブル信号ＷＥ＿は、（この例では）最後のデータワードＤ_in（５）がラッチされた後、ハイレベルに保たれるかまたはハイレベルにされる。アドレスラッチイネーブル信号ＡＬＥおよびコマンドラッチイネーブル信号ＣＬＥにおいて所定パルス幅の間ハイレベルを保つことによって行われる、アドバンストモード書き込みデータ転送の終了の後、フラッシュメモリ装置１０およびコントローラ３０の通常動作モードに再び入る。

従って、本発明のこの第２の好ましい実施形態によれば、アドバンスト、すなわち高速データ転送動作モードは、データ速度を高めるためにより高い周波数のストローブ信号の使用を可能にすることによって、代わりの仕方で行われる。本発明の第２の好ましい実施形態に従うこの動作は、或るフラッシュメモリの応用では所望の動作により適合するかもしれないと考えられる。

図２に戻って参照して、本発明の第３の好ましい実施形態によれば、読み出しイネーブル信号ＲＥ＿と書き込みイネーブルＷＥ＿信号との両方が双方向性である。通常動作モードにおける読み出し動作について、フラッシュメモリアレイ１２から読み出されるデータの宛先である外部装置は読み出しデータストローブの発信源であり、フラッシュメモリ装置１０への入力として読み出しイネーブルＲＥ＿信号として伝えられる。書き込み動作について、この通常動作モードにおいて、入力データを供給する外部装置は、入力データを入出力線Ｉ／Ｏ１〜Ｉ／Ｏｎに置くと同時に、書き込みデータストローブを書き込みイネーブルＷＥ＿信号として生じさせる。本発明の好ましい実施形態に従うアドバンスト動作モードにおける読み出し動作では、以下でさらに詳しく説明するように、制御ロジック１８は、互いに位相シフトしている２つの読み出しデータストローブを発し、それらの読み出しデータストローブのうちの一方は読み出しイネーブルＲＥ＿信号であり、他方は書き込みイネーブルＷＥ＿信号である。これらの信号の各々のエッジすなわち遷移は、フラッシュメモリアレイ１２から読み出されてデータレジスタ１４、Ｉ／Ｏ制御回路２０および入出力端子Ｉ／Ｏ１〜Ｉ／Ｏｎを介して伝達されるデータと同期する。同様に、書き込み動作は、アドバンスト動作モードにおいて、データ発信源によりフラッシュメモリ装置１０へ発せられる書き込みデータストローブとして読み出しイネーブルＲＥ＿信号および書き込みイネーブルＷＥ＿信号の両方を使用することによって、行われる。

本発明のこの第３の好ましい実施形態では、図３を参照すると、線ＲＥ＿は、レガシーモード読み出し動作（データはフラッシュメモリ１０から読み出されてコントローラ３０に伝達される）のためのデータストローブを伝え、そのようなものとしてフラッシュメモリ装置１０（図２）の端子ＲＥ＿に接続される。前述したように、本発明のこの第３の好ましい実施形態によれば、線ＲＥ＿は双方向性であり、読み出しデータストローブの発信源はフラッシュメモリ装置１０の現在の動作モードによる。通常動作モードでは、コントローラ３０が読み出しデータストローブを生じさせ、これに応答してフラッシュメモリ装置１０は装置自体が信号線Ｉ／Ｏ１〜Ｉ／Ｏｎで与えるデータを有効なものとして主張する。本発明の好ましい実施形態に従うアドバンスト動作モードでは、フラッシュメモリ装置１０が、フラッシュメモリ装置１０からコントローラ３０へのデータ転送のために線ＲＥ＿上に読み出しデータストローブを生じさせる。また、以下で詳述するように、コントローラ３０は、アドバンストモード書き込み動作中にも線ＲＥ＿をストローブする。従って、読み出し動作および書き込み動作の両方において交互のデータワードをストローブするために使用される第２の位相シフトしたストローブ信号を提供するために、線ＷＥ＿と同様に、制御線ＲＥ＿は本発明の好ましい実施形態に従うアドバンストデータ転送モードで読み出し動作および書き込み動作の両方に関係する。

以下でさらに詳しく説明するように、コントローラ３０により信号線Ｉ／Ｏ１〜Ｉ／Ｏｎを介して伝達されるコマンドは、フラッシュメモリ装置１０がどの動作モードでデータをコントローラ３０に転送しているかに関わらず、信号線ＲＥ＿上の読み出しデータストローブソースと同期する。

従って、本発明の好ましい実施形態に従って、フラッシュメモリ装置１０はアドバンスト、高性能、読み出しおよび書き込み動作モードを提供し、コントローラ３０はそのアドバンストモードを利用するように構成される。本発明のこの第３の好ましい実施形態に従うこのアドバンストモードを利用するときのフラッシュメモリ装置１０およびコントローラ３０の動作を、ここで図５ａおよび５ｂの流れ図および図９ａ〜９ｅのタイミング図と関連して、詳しく説明する。

図５ａおよび９ａ〜９ｃは、データ読み出し動作（すなわち、フラッシュメモリカード２５において、フラッシュメモリ装置１０からコントローラ３０への）を実行するときのフラッシュメモリ装置１０の動作を示す。図５ａのプロセス４０で、フラッシュメモリ装置１０およびコントローラ３０はパワーアップされ、前に図４ａ〜４ｄに関して説明したように、これらの装置の両方を通常動作モードにする（プロセス４２）。プロセス４４で、この通常モードでの読み出しおよび書き込み動作（あれば）がこの通常動作（“レガシー”）モードで実行される。

アドバンスト読み出し動作モードに入ることはプロセス４６から始まり、ここでコントローラ３０は、図４ｂに関連して前に説明したように、通常動作モードに従ってメモリアドレス値をフラッシュメモリ装置１０へ発する。プロセス４６でコントローラ３０により発せられるメモリアドレスは、このアドバンスト動作モードでデータが読み出される最初のメモリアドレスであって、好ましくは、前述したように、対応する読み出しアドレス入力コマンドの送信に続く。プロセス４８で、コントローラ３０は、“データ転送開始”、すなわち“ＩＤＴ”、コマンドシーケンスをフラッシュメモリ装置１０へ発する。図９ａは、この動作をさらに詳しく示す。

本発明の好ましい実施形態に従って、プロセス４８で、アドバンストデータ転送モードを開始するために“ＩＤＴ読み出し”コマンドがコントローラ３０によりフラッシュメモリ装置１０へ発せられる。このコマンドは、図４ａに関連して前に説明したコマンドの発行と同様の仕方で発せられ、コントローラ３０はチップイネーブル信号ＣＥ＿をアクティブローに、アドレスラッチイネーブル信号ＡＬＥを非アクティブローに、コマンドラッチイネーブル信号ＣＬＥをアクティブハイに駆動する。書き込みイネーブル信号ＷＥ＿のアクティブローパルスの立ち上がりエッジは、コントローラ３０により入出力線Ｉ／Ｏ１〜Ｉ／Ｏｎ上に駆動されたＩＤＴコマンド値ＩＤＴ＿ＲＤ＿ＣＭＤ（他の割り当てられたコマンド値と異なる値を有するバイナリワードである）のためのデータストローブとして作用する。書き込みイネーブル信号ＷＥ＿がハイにされてから所定時間後に、コントローラ３０は入出力線Ｉ／Ｏ１〜Ｉ／Ｏｎを高インピーダンス状態にする。そして、書き込みイネーブル信号ＷＥ＿の立ち上がりエッジ（このときＩＤＴ読み出しコマンドを中にストローブする）からのもう１つの経過時間ｔ_rel の後、コントローラ３０はその読み出しイネーブル信号ＲＥ＿の制御を放棄して、フラッシュメモリ装置１０の制御ロジック１８が（コントローラ３０とのデータ競合を敢行せずに）対応する線ＲＥ＿およびＷＥ＿の状態を駆動することを可能にする。本発明のこの好ましい実施形態によれば、アドバンストモードデータ転送の方向（すなわち、書き込みかあるいは読み出しか）は、アドバンストデータ転送モードに入るときのＩＤＴコマンドの値により確定され、これは、以下に説明するように、読み出しイネーブルＲＥ＿信号および書き込みイネーブルＷＥ＿信号の両方がデータ転送自体に使用されることを可能にする。

あるいは、アドバンストデータ転送モードに入ること、およびこのモードで読み出し動作と書き込み動作とのいずれが実行されるべきかは、他の方法でコントローラ３０からフラッシュメモリ装置１０に伝えられ得る。例えば、（例えば、読み出しイネーブルＲＥ＿信号および書き込みイネーブルＷＥ＿信号に加えて、ＡＬＥ線、ＣＬＥ線、ＷＰ＿線、およびＣＥ＿線に接続されている信号線のうちの１つ以上を含む制御バスＣＴＲＬの線のうちの１つ以上での）制御信号の遷移の特定のシーケンス。読み出し動作および書き込み動作のいずれかまたは両方のためにアドバンストデータ転送モードに入ることへの、これらのアプローチおよび他の代わりのアプローチは、本願明細書を参照した当業者にとっては明らかであろうと考えられる。

いったんＩＤＴ読み出しコマンドがフラッシュメモリ装置１０の中にラッチされて実行されたならば、フラッシュメモリ装置１０は高速モード読み出しデータ転送プロセス５０を実行し始める。図９ａに示されているように、この読み出しデータ転送プロセスは、フラッシュメモリ装置１０が、書き込みイネーブル信号ＷＥ＿の立ち上がりエッジから１つのゼロではないアクセス時間が経過した後に、第１の有効出力データワードＤ_out （０）を発することから始まる。いったんこの第１の出力データワードＤ_out （０）を与えたならば、フラッシュメモリ装置１０は、付加的な出力データワードＤ_out （１）以下参照の交替する１つ１つと同期して、読み出しイネーブル信号ＲＥ＿および書き込みイネーブル信号ＷＥ＿の両方のアクティブパルスを発し始める。本発明のこの好ましい実施形態では、読み出しイネーブル信号ＲＥ＿および書き込みイネーブル信号ＷＥ＿は互いに位相を異にし、各々の同じエッジ（例えば、この例では立ち下がりエッジであるが、もちろん、代わりに立ち上がりエッジが使用されてもよい）が対応するデータワードをクロックする。図９ａに示されているように、このアドバンストモード読み出し動作では書き込みイネーブル信号ＷＥ＿は読み出しイネーブル信号ＲＥ＿と位相を１８０°異にしている。この相補的位相関係は、本発明のこの好ましい実施形態に従うこの動作のために必須ではない。なぜならば、出力データワードのストロービングは、次の代わりの立ち下がりエッジが生じるたびに、この立ち下がりエッジの時に行われるからである。しかし、最速の指定されたレベルでデータ転送速度を最大にするためにこの相補的位相関係が望ましい。図９ａに示されているように、フラッシュメモリ装置１０自体により駆動される読み出しイネーブル信号ＲＥ＿および書き込みイネーブル信号ＷＥ＿の各立ち下がりエッジと同期して１つのデータワードＤ_out （ｋ）が発せられる。図９ａの例では、各出力データワードＤ_out （ｋ）はその対応するストローブエッジに１つのゼロではないアクセス時間だけ遅れて続くが、その代わりに各読み出しイネーブル信号ＲＥ＿および書き込みイネーブル信号ＷＥ＿の立ち下がりエッジがそれに対応する有効データワードＤ_out （ｋ）の中でコントローラ３０に対して発せられ（あるいは発せられるべく遅延され）てもよい。

従って、本発明の好ましい実施形態に従って、フラッシュメモリ装置１０がこのアドバンストモードで入出力線Ｉ／Ｏ１〜Ｉ／Ｏｎを介してデータをコントローラ３０に与える速度は、通常動作モード（図４ｄ）におけるデータ速度より大幅に速く、代表的な実施形態においてこのデータ速度の２倍に近い。このより高いデータ転送速度は、或る程度、フラッシュメモリ装置１０が読み出しイネーブル信号ＲＥ＿および書き込みイネーブル信号ＷＥ＿の読み出しデータストローブエッジを発することを許すことによって可能にされ、コントローラ３０がこれらの読み出しデータストローブエッジを発するとすれば、伴うことになる伝播遅延および所要のタイミングウィンドウをなくす。さらに、これら２つの信号の立ち下がりストローブエッジの周波数は、単一の信号のものの２倍に近い。データ転送の方向はＩＤＴ読み出しコマンド値によりセットされるので、書き込みイネーブル信号ＷＥ＿はこの読み出し動作に使用され得る。

しかし、当業者にとっては明らかであるように、出力データが入出力線Ｉ／Ｏ１〜Ｉ／Ｏｎで与えられる増大した速度は、他の全ての要素が同等であるならば、この読み出し動作において主としてフラッシュメモリ装置１０のＩ／Ｏ制御回路２０内の出力駆動回路から、フラッシュメモリカード２５内での消費電力を大幅に増大させる。この電力消費は、最新の傾向がそうであるように、データワード幅（すなわち、入出力線Ｉ／Ｏ１〜Ｉ／Ｏｎの数ｎ）が大きくなるに連れて、悪化する。本発明の好ましい実施形態に従って、以下に説明するように、この電力消費は入出力線Ｉ／Ｏ１〜Ｉ／Ｏｎにおける出力信号の電圧振幅を減少させることによって大幅に低減される。

在来のフラッシュメモリ装置は周知の３．３ボルトバス標準規格を利用し、この規格では最低のハイレベル出力電圧Ｖ_OHは２．４ボルトであり、最高のローレベル出力電圧Ｖ_OLは０．４ボルトであり、公称電圧振幅は約３．３ボルトである。この標準規格によれば、当該技術分野で周知されているように、これらの電圧は名目上３．３０ボルトの電源電圧に基づき、それは２．７０ボルトおよび３．６０ボルトの間の仕様範囲を有する。

本発明の好ましい実施形態によれば、バス電圧は、この在来の３．３ｖバスレベルから例えば、約１．８０ボルトの公称電圧振幅を定める約１．８ボルトのバス電圧へ、大幅に低減される。この場合、最低ハイ出力レベル電圧Ｖ_OH-Rの限界例は約１．４４ボルト（公称電源電圧の８０％）であり、最高ロー出力レベル電圧Ｖ_OL-Rの例は約０．３６ボルト（公称電源電圧の２０％）であり得る。この低減電圧動作では、これらの電圧は名目上１．８０ボルトである電源電圧に基づき、約１．６０ボルト〜約２．０ボルトまで変動することが許される。データ速度がより高いのに、このアドバンスト動作モード動作で消費される電流が、より大きな電圧振幅における通常動作モードでのものより大幅に多くはなくて、僅かに少なくなり得るということは容易に計算され得る。その理由は、各出力におけるデータ遷移によって、寄生容量がそこまで充電されなければならないところの電圧が、より大きな電圧振幅での通常動作モードにおけるものより低いことにある。しかし、入出力信号のより小さな電圧振幅は、このアドバンスト動作モードにおける電力消費が在来のフラッシュメモリカードで消費されるものより大幅に少ないという結果をもたらす。電力消費のこの大幅な低減は、大きなバーストについてのデータ転送速度の２倍に近い、データ転送速度の大幅な改善と結合して達成される。

従って、アドバンスト読み出しデータ転送がこれらの（在来のフラッシュメモリ装置と比べて）より低いバス電圧で実行される本発明の好ましい実施形態では、アドバンストモードで消費される電流は、通常動作モードにおいて在来のフラッシュメモリ装置により消費されるものより決して悪くない。また、フラッシュメモリ装置１０が通常動作モードでも動作できる能力を有する本発明のこの好ましい実施形態では、より低いバス電圧は、アドバンストモードおよび通常動作モードの両方において、また、コマンド値およびアドレス値の伝達を含む他の動作のためにも、使用される。従って、フラッシュメモリ装置１０は、そのデータ転送時に、在来のフラッシュメモリ装置より少ない電力を消費する。

前述したものから明らかなように、コマンドおよびアドレス信号は通常動作モードで伝達される。実施を容易にするために、これらの信号の伝達のためのバス電圧もより低いバス電圧（例えば、１．８ボルト）に好ましくは保たれ、フラッシュメモリカード２５の電力消費の付加的な低減を提供する。

図５ａに戻って参照すると、本発明のこの実施形態に従うフラッシュメモリ装置１０は、コントローラ３０からの中断リクエストに応答することができる。本発明によれば、例えばその内部受信データバッファが満杯であるなどの、いくつかの理由のうちのいずれか１つのために読み出しデータ転送の中断がコントローラ３０により必要と見なされ得ると考えられる。従って、図５ａの判定５１は、そのような中断が必要とされるか否かを判定する。必要でなければ、図９ａに関して前に説明したように高速読み出しデータ転送がプロセス５６で続行される。

コントローラ３０が読み出しデータ転送の中断を要求すれば（判定５１が肯定であれば）、それはプロセス５２で中断リクエストを発する。この代表的な実施例では、このリクエストは、コントローラ３０が読み出し転送動作中にアドレスラッチイネーブル信号ＡＬＥでアクティブハイレベルをアサートすることによってなされる。図９ｂは、アドバンストモードでの読み出しデータ転送中に（すなわち、このモードが起動されてデータ転送が始まった後に）発生した、そのような中断動作を示す。図９ｂの例では、コントローラ３０は、フラッシュメモリ装置１０からコントローラ３０へのデータ転送中にアドレスラッチイネーブル信号ＡＬＥをアサートすることによってデータ転送中断をリクエストする。応答して、フラッシュメモリ装置１０は（図に示されているように、ローレベルまたはハイレベルのときに）読み出しイネーブル信号ＲＥ＿および書き込みイネーブル信号ＷＥ＿を中断させ、従って、読み出しイネーブル信号ＲＥ＿および書き込みイネーブル信号ＷＥ＿が中断させられた後の次のデータワードの発行を遅延させる。このアドバンストモードで読み出しイネーブル信号ＲＥ＿と、書き込みイネーブル信号ＷＥ＿と、入出力線Ｉ／Ｏ１〜Ｉ／Ｏｎとの速いスイッチング速度が与えられたとすれば、中断をリクエストするためにアドレスラッチイネーブル信号ＡＬＥがアクティブハイに駆動された後に１つまたは２つの付加的なデータワードと読み出しイネーブル信号ＲＥ＿および書き込みイネーブル信号ＷＥ＿の対応するエッジとがフラッシュメモリ装置１０によって駆動され得ると考えられる。この例では、コントローラ３０は出力データワードＤ_out （４）の間にアドレスラッチイネーブル信号ＡＬＥをアサートし、フラッシュメモリ装置１０は、出力データワードＤ_out （６）の間、読み出しイネーブル信号ＲＥ＿と、書き込みイネーブル信号ＷＥ＿と、入出力線Ｉ／Ｏ１〜Ｉ／Ｏｎとのさらなる遷移を抑えることによって、応答する。

さらなるデータ転送のこの中断は、アドレスラッチイネーブル信号ＡＬＥを非アクティブ化し、これにより中断を終了させるためにコントローラ３０がプロセス５４を実行するまで、続く。図９ｂに示されているように、中断状態は、コントローラ３０がアドレスラッチイネーブル信号ＡＬＥを非アクティブロー状態にしたときに、終了させられる。本発明のこの実施形態によれば、アドレスラッチイネーブル信号ＡＬＥのこの遷移は、フラッシュメモリ装置１０からの次の出力データワード、すなわちこの例ではデータワードＤ_out（７）、のための読み出しデータストローブとして役立つ。この最初の中断後データワードの後に、フラッシュメモリ装置１０は、示されているように読み出しイネーブル信号ＲＥ＿および書き込みイネーブル信号ＷＥ＿の遷移をアサートすることによってストローブ信号を再び生成する。この例において、書き込みイネーブル信号ＷＥ＿の次の有効な遷移は、中断期間終了後の第２の出力データワードＤ_out （８）のためのストローブであり、読み出しイネーブル信号ＲＥ＿の次の有効な遷移は中断期間後の第３の出力データワードＤ_out （９）のためのストローブである。図９ｂに示されているように、アドバンストモード読み出しデータ転送はプロセス５６で続行する。

図５ａに戻って参照すると、アドバンストモード読み出しデータ転送は、コントローラ３０がこの転送を終了させることを望むようなときまで続行し、これをプロセス５８，５９でフラッシュメモリ装置１０に対して示す。通常、この転送は、フラッシュメモリ装置１０内の１つのページの末尾に到達しているとコントローラ３０が判定したときに終了させられるが、この転送は他の理由（例えば、この動作のための所望のデータの全体を受け取ったとき）からもコントローラ３０により終了させられ得る。

この例に従って、このデータ転送を終了させるために、コントローラ３０は、始めに、例えば前述したようにアドレスラッチイネーブル信号ＡＬＥのアクティブハイレベルをアサートすることによって、プロセス５８で中断を発する。図９ｃは終了プロセス５８，５９のこの例を示し、そこにはアドバンスト読み出しデータ転送動作中のアドレスラッチイネーブル信号ＡＬＥの遷移が示されている。プロセス５８のこの中断動作は、コントローラ３０がこの中断動作中にプロセス５９を実行することによってアドバンスト読み出しデータ転送の終了に変換される。代わりに、プロセス５９を、フラッシュメモリ装置１０自体がその出力データがページの末尾に達したと判定した後に実行することができ、その場合にはフラッシュメモリ装置１０自体は読み出しイネーブル信号ＲＥ＿および書き込みイネーブル信号ＷＥ＿をその最後のレベルに保つとともに入出力線Ｉ／Ｏ１〜Ｉ／Ｏｎ上の現在（すなわち、最後）の出力データワードを維持し、この場合、アドレスラッチイネーブル信号ＡＬＥは非アクティブローに留まる。図９ｃに示されている例では、このデータ転送は、アドレスラッチイネーブル信号ＡＬＥがアクティブハイである間にコントローラ３０がコマンドラッチイネーブル信号ＣＬＥでアクティブハイレベルをアサートすることによって終了させられる。コマンドラッチイネーブル信号ＣＬＥのこの遷移に応答して、フラッシュメモリ装置１０は、その出力ドライバを制御して入出力線Ｉ／Ｏ１〜Ｉ／Ｏｎを高インピーダンス状態にし、また読み出しイネーブル信号ＲＥ＿および書き込みイネーブル信号ＷＥ＿に対応する導体のこのフラッシュメモリ装置による制御を放棄し、その両方の場合にコントローラ３０がデータ競合問題を避けながら適時にこれらの線の制御を取ることを許す。図９ｃの例において示されているように、中断動作と終了動作とは読み出しイネーブル信号ＲＥ＿および書き込みイネーブル信号ＷＥ＿がローレベルであるときに発生したので、コントローラ３０は、読み出しイネーブル信号ＲＥ＿および書き込みイネーブル信号ＷＥ＿の制御を取ると、対応する線上に非アクティブハイレベルを駆動し、図に示すように遷移を生じさせる。中断動作および終了動作がこれらの信号のいずれかまたは両方が既にハイレベルであるときに発生したならば、もちろん、その線上にはなんらの遷移も生じない。

フラッシュメモリ装置１０はその後、通常動作モード（“レガシー”モード）に戻り、制御を図５ａの流れ図のプロセス４４に戻す。本発明のこの好ましい実施形態では、新しいアドバンストモード読み出しデータ転送は開始プロセス４８の他の１つの事例を必要とする。

さらに、代案では、コントローラ３０がチップイネーブル信号ＣＥ＿をアサート解除すれば、無条件終了が発生する。しかし、この制御されない終了は“グリッチ”と、フラッシュメモリ装置１０およびコントローラ３０の内部および外部の両方における他のスプリアス不定事象をもたらす可能性があると考えられる。

本発明のこの好ましい実施形態に従って、コントローラ３０からフラッシュメモリ装置１０へのデータ転送のためにも、換言すれば書き込みデータ転送動作のためにも、アドバンスト高性能モードが提供される。以下に説明するように、図５ｂの流れ図と、図９ａおよび９ｄ〜９ｅのタイミング図とが、この動作を示す。

アドバンストモード書き込みデータ転送を行うために、フラッシュメモリ装置１０は、プロセス６０で入る通常動作モードから始める。読み出しデータ転送の場合と同様に、通常モード動作（そうであるならば）が始めにプロセス６２で実行され得る。プロセス６４で、コントローラ３０は、図４ｂに関して前に説明したようにこの通常動作モードでアドレス値をフラッシュメモリ装置１０に対して発する。そして、プロセス６６で、コントローラ６６は、図９ａに関して前に説明したアドバンスト読み出しデータ転送のために行われるのと同様の仕方でアドバンストデータ転送モードを開始する。このアドバンストモードでの書き込みデータ転送は、このアドバンストモードデータ転送が読み出しではなくて書き込み動作（コントローラ３０からフラッシュメモリ装置１０への）であることを示すために異なるコマンド値ＩＤＴ＿ＷＲ＿ＣＭＤで行われることを除いて、プロセス６６を通して、読み出しデータ転送が行われたのと実質的に同一の仕方で実行されると考えられる。以下に説明するように、この異なる値は、書き込みイネーブル信号ＷＥ＿および読み出しイネーブル信号ＲＥ＿の両方が書き込み転送自体の中で使用されることを可能にする。

プロセス６８で、コントローラ３０およびフラッシュメモリ装置１０はアドバンスト書き込みデータ転送を実行する。図９ｄは、コマンド値ＩＤＴ＿ＷＲ＿ＣＭＤと、コマンドラッチイネーブルＣＬＥのアクティブハイレベルと、書き込みイネーブル信号ＷＥ＿のアクティブローパルスとの組み合わせがコントローラ３０によりフラッシュメモリ装置１０へ発せられてアドバンストモードデータ転送を開始するプロセス６６を含む、この動作の例における信号のタイミングを示す。前の例の場合と同様に、アドレスラッチイネーブル信号ＡＬＥは非アクティブローレベルに保たれ、チップイネーブル信号ＣＥ＿はアクティブローに保たれる。そして、この動作はデータ書き込みであるので、読み出しイネーブル信号ＲＥ＿（図９ｄには示されていない）はコントローラ３０により終始非アクティブハイに保たれる。書き込みデータ転送プロセス６８はコントローラ３０の完全制御下に留まるので、本発明のこの実施形態では、コマンドＩＤＴ＿ＷＲ＿ＣＭＤの発行と書き込みデータ転送の開始との間の待ち時間は、読み出しデータ転送（図９ａ）における第１の出力データワードの前のものより遥かに短くなり得る。好ましくは、図に示されているように、開始コマンドＩＤＴ＿ＷＲ＿ＣＭＤに対応する書き込みイネーブル信号ＷＥ＿のパルスの立ち上がりエッジと、第１の入力データワードＤ_in（０）に対応する書き込みイネーブル信号ＷＥ＿（または読み出しイネーブル信号ＲＥ）の第１のパルスの立ち下がりエッジとの間に所定時間が経過する。

いったん書き込みデータ転送が始まれば、本発明のこの好ましい実施形態において、書き込みイネーブル信号ＷＥ＿および読み出しイネーブル信号ＲＥ＿の立ち下がりエッジが、コントローラ３０によりアサートされる書き込みデータストローブとして作用する。もちろん、その代わりに、これらの信号の立ち上がりエッジが使用されてもよい。さらに、読み出しデータ転送の場合と同様に、書き込みイネーブル信号ＷＥ＿および読み出しイネーブル信号ＲＥ＿が互いに位相外れの関係、データ転送速度を最大にするために好ましくは１８０°位相関係を有することによって、この書き込み動作におけるデータ転送速度が高められる。図９ｄに示されているように、これは、コントローラ３０が書き込みイネーブル信号ＷＥ＿および読み出しイネーブル信号ＲＥ＿の両方の各立ち下がりエッジと同期して新しい有効な書き込みデータワードＤ_in（ｋ）を入出力線Ｉ／Ｏ１〜Ｉ／Ｏｎ上に発することを可能にする。その結果として、このアドバンストモードにおける書き込みデータ転送速度は、書き込みイネーブル信号ＷＥ＿および読み出しイネーブル信号ＲＥ＿の通常のレガシー動作モードにおける周波数と同じ周波数について、通常動作モード書き込み動作のデータ速度の２倍近くになり得る。

本発明のこの実施形態によれば、図５ｂに戻って参照すると、アドバンストモード書き込みデータ転送中に中断判定６９も実行され得る。通常、書き込み中断の必要性はコントローラ３０によってのみ決定され、フラッシュメモリ装置１０はこのデータ速度でバッファオーバーフローなどなしに入力データを受信できると考えられる。中断が不要ならば（判定６９は否定）、プロセス７２でデータ転送が続行される。コントローラ３０がそれを必要とするならば（判定６９が肯定）、プロセス７０で書き込みデータ転送の中断が行われる。この例では、中断プロセス７０は、単にコントローラ３０が書き込みイネーブル信号ＷＥ＿および読み出しイネーブル信号ＲＥ＿の状態を必要なだけ延長することによって行われる。この中断はいずれの状態でも（書き込みイネーブル信号ＷＥ＿および読み出しイネーブル信号ＲＥ＿がハイに保たれた状態でも、あるいはローに保たれた状態でも）実行され得る。図９ｄは書き込みデータワードＤ_in（２）の持続時間中の中断プロセス７０を示し、このとき書き込みイネーブル信号ＷＥ＿はローに保たれ、読み出しイネーブル信号ＲＥ＿はハイに保たれる。もちろん、コントローラ３０は中断プロセス７０中に付加的な書き込みデータワードＤ_in（ｋ）を発しない。中断期間の終止は、書き込みデータ転送を続行するために（プロセス７２）コントローラ３０が単に書き込みイネーブル信号ＷＥ＿または読み出しイネーブル信号ＲＥ＿の立ち下がりエッジ遷移を、図９ｄに示されている例では次の有効な書き込みデータワードＤ_in（３）とともに、駆動することによって行われる。

そして、読み出しデータ転送の場合と同じく、データおよび制御信号（入出力線Ｉ／Ｏ１〜Ｉ／Ｏｎと、書き込みイネーブル信号ＷＥ＿および読み出しイネーブル信号ＲＥ＿のための線）の電圧レベルは、例えばハイロジックレベルとローロジックレベルとの間の１．８ボルトの“振幅”を伴って、好ましくは在来のレベルよりは低い電圧レベルである。前に詳述したように、この低電圧バスは、このアドバンスト書き込みデータ転送モードにより消費される電力を、半分のデータ速度で通常動作モードで動作している在来のフラッシュメモリシステムにおいて消費されるものと同じまたはそれより低く保つ。

図５ｂに戻って図９ｅと組み合わせて参照すると、書き込みデータ転送の終了は、読み出しデータ転送の終了と同じ仕方で行われる。プロセス７４で、コントローラ３０は、転送を中断させるためにアドレスラッチイネーブル信号ＡＬＥをプロセス７４でアクティブハイレベルにアサートし、その後に（アドレスラッチイネーブル信号ＡＬＥをハイに保ちながら）プロセス７６でコマンドラッチイネーブル信号ＣＬＥをアクティブハイレベルにアサートし、そのとき書き込みデータ転送を終了させる。図９ｅは、書き込みデータ転送を終了させるときの種々の信号のタイミングを示す。書き込みイネーブル信号ＷＥ＿および読み出しイネーブル信号ＲＥ＿は、（この例では）最後のデータワードＤ_in（５）がラッチされた後に、図９ｅに示されているようにハイレベルに保たれるか、あるいはハイレベルに駆動される。アドレスラッチイネーブル信号ＡＬＥおよびコマンドラッチイネーブル信号ＣＬＥのハイレベルを所定パルス幅にわたって保つことによって行われるアドバンストモード書き込みデータ転送の終了の後、フラッシュメモリ装置１０およびコントローラ３０の通常動作モードに再び入る。

この例では、アドバンストモードを起動するためにはコマンドの実行が必要とされることを考慮すると、また、データ転送の終了時に（すなわち、コマンドの実行を必要とせずに）フラッシュメモリ装置１０の動作が通常動作モードに戻ることを考慮すると、通常動作モードは実際上“デフォルト”動作モードである。その代わりに、フラッシュメモリ装置１０がいったんアドバンストデータ転送モードになったならば、通常動作モードに戻るコマンドがコントローラ３０により発せられてフラッシュメモリ装置１０により実行されるまではそれがそのモードに留まるように、アドバンストデータ転送モードおよび通常動作モードの両方に入るためにコマンドの実行が必要とされるようにフラッシュメモリ装置１０が構成されてもよい。もちろん、このようなアプローチは、コマンドシーケンスの性質において付加的なオーバーヘッドを必要とする。

さらに、その代わりに、フラッシュメモリ装置１０を通常動作モードにするためにコマンドがコントローラ３０により発せられなければ全てのデータ転送がアドバンストモードで行われるように、フラッシュメモリ装置１０の“デフォルト”動作モードがアドバンストデータ転送モードであり得ると考えられる。この場合、読み出しイネーブル信号および書き込みイネーブル信号の両方が前述したようにデータをストローブすることを可能にするために読み出しアドバンストモード動作かまたは書き込みアドバンストモード動作かの何らかの指示がコントローラ３０により行われ得ると考えられる。本発明のこの代わりの実施形態では、フラッシュメモリ装置１０がいったん通常動作モードになったならば、データ転送の完了は、フラッシュメモリ装置１０がアドバンストデータ転送モードに戻るという結果をもたらす。

フラッシュメモリ装置１０の種々の動作モードに入り、また出ることへの他の代わりのアプローチは、本願明細書を参照した当業者にとっては明らかであり、またこれらの実施例およびそのような他の代わりの実施例が特許請求の範囲に記載された本発明の範囲内にあると考えられる。

このように、本発明の好ましい実施形態に従うフラッシュメモリ装置１０、コントローラ３０、およびフラッシュメモリカード２５は、在来の装置およびシステムと比べて重要な利点を提供する。本発明は、在来の装置およびシステムのデータ速度の２倍に近い高いデータ転送速度を可能にし、同時に、アドバンスト（進化した）能力を持っていない“レガシー”装置とのコマンドおよび信号の互換性をなお提供する。さらに、アドバンストデータ転送モードに関係するより低いバス電圧信号は、全体としての装置およびシステムの電流および電力消費を、在来のフラッシュメモリ装置およびシステムのものの近くあるいは本当にそれより少なく保つ。

結果として、データ転送速度が特に重要であるデジタルシステムの用途において本発明が特に有益であり得ると考えられる。前述したように、１つのそのような応用は、高性能デジタルスチルカメラにある。そのようなカメラでは、分解像（従って、１画像あたりに捉えられるデータ）はいまや１０メガピクセルを超え、１２．４メガピクセルに及ぶカメラが今では市場で入手可能である。しかし、画像センサからフラッシュメモリへのデータ転送速度は重要である。なぜならば、このデータ転送速度は、カメラのユーザが“シャッター遅れ (shutter lag)”として一般に経験する、画像が捉えられ得る速度における直接因子だからである。また、カメラのユーザは、主として、出会う絶対遅延（すなわち、各画像において捉えられるデータの量とは無関係）に関心を持つので、分解像が増大してゆくに連れてデータ転送速度に対するこの負担が重くなる。このような大データ転送速度のための他の１つの潜在的な用途は、コンピュータシステムにおいて、従来使用されてきた磁気ディスクドライブ大容量記憶装置の一部または全部に実質的に取って代わる大容量記憶媒体としての固体フラッシュメモリの使用にある。ディスクドライブではなくて固体メモリを使用できる能力は、コンピュータシステムのさらなる小形化および可搬性を可能にし、また最新の携帯システムおよびハンドヘルドシステムの機能性を大幅に高めると考えられる。

本発明はその好ましい実施形態に従って説明してきたけれども、もちろん、これらの実施形態の改変および代替は、本発明の利点および利益を得るものであって、本願明細書およびその図面を参照した当業者にとっては明らかであろうと考えられる。そのような改変および代替は、特許請求の範囲に記載されている本発明の範囲内にあると考えられる。

在来のメモリカードのブロック電気回路図である。 本発明の好ましい実施形態に従って構成されたメモリモジュールのブロックの形の電気回路図である。 本発明の好ましい実施形態に従う、シングルチップメモリコントローラと結合してシステムまたはサブシステムに実現された図２のメモリモジュールのブロックの形の電気回路図である。 本発明の好ましい実施形態に従う、コマンドの通信時の、通常動作モードにおける図２および３のフラッシュメモリモジュールの動作を示すタイミング図である。 本発明の好ましい実施形態に従う、コマンドの通信時の、通常動作モードにおける図２および３のフラッシュメモリモジュールの動作を示すタイミング図である。 本発明の好ましい実施形態に従う、コマンドの通信時の、通常動作モードにおける図２および３のフラッシュメモリモジュールの動作を示すタイミング図である。 本発明の好ましい実施形態に従う、コマンドの通信時の、通常動作モードにおける図２および３のフラッシュメモリモジュールの動作を示すタイミング図である。 本発明の好ましい実施形態に従う、アドバンストモード読み出しデータ転送の動作を示す流れ図である。 本発明の好ましい実施形態に従う、アドバンストモード書き込みデータ転送の動作を示す流れ図である。 本発明の第１の好ましい実施形態に従う図５ａおよび５ｂの動作に関わる信号を示すタイミング図である。 本発明の第１の好ましい実施形態に従う図５ａおよび５ｂの動作に関わる信号を示すタイミング図である。 本発明の第１の好ましい実施形態に従う図５ａおよび５ｂの動作に関わる信号を示すタイミング図である。 本発明の第１の好ましい実施形態に従う図５ａおよび５ｂの動作に関わる信号を示すタイミング図である。 本発明の第１の好ましい実施形態に従う図５ａおよび５ｂの動作に関わる信号を示すタイミング図である。 本発明の第２の好ましい実施形態に従うアドバンストモードデータ転送の動作を示す流れ図である。 本発明の第２の好ましい実施形態に従う図５ａおよび５ｂの動作に関わる信号を示すタイミング図である。 本発明の第２の好ましい実施形態に従う図５ａおよび５ｂの動作に関わる信号を示すタイミング図である。 本発明の第２の好ましい実施形態に従う図５ａおよび５ｂの動作に関わる信号を示すタイミング図である。 本発明の第２の好ましい実施形態に従う図５ａおよび５ｂの動作に関わる信号を示すタイミング図である。 本発明の第２の好ましい実施形態に従う図５ａおよび５ｂの動作に関わる信号を示すタイミング図である。 本発明の第３の好ましい実施形態に従う図５ａおよび５ｂの動作に関わる信号を示すタイミング図である。 本発明の第３の好ましい実施形態に従う図５ａおよび５ｂの動作に関わる信号を示すタイミング図である。 本発明の第３の好ましい実施形態に従う図５ａおよび５ｂの動作に関わる信号を示すタイミング図である。 本発明の第３の好ましい実施形態に従う図５ａおよび５ｂの動作に関わる信号を示すタイミング図である。 本発明の第３の好ましい実施形態に従う図５ａおよび５ｂの動作に関わる信号を示すタイミング図である。

Claims (53)

1. フラッシュメモリコントローラと通信するためにフラッシュメモリ装置を操作する方法であって、
   通常動作モードにおいて、前記コントローラから受信された読み出しデータストローブ信号の第１の極性の遷移に応答して入出力線を介して前記コントローラにデータワードを与えるステップと、
   アドバンストデータ転送モードを開始するために前記コントローラから受信されたコマンドを実行するステップと、
   その後に、前記読み出しデータストローブ信号を前記コントローラへ駆動するステップと、
   前記読み出しデータストローブ信号の第１の極性および第２の極性の両方の遷移と同期して、前記アドバンストデータ転送モードにおいて、入出力線を介して前記コントローラに前記フラッシュメモリ装置に格納されているデータに対応するデータワードを与えるステップと、
   を含む方法。
2. 請求項１記載の方法において、
   前記通常動作モードはフラッシュメモリ装置とコントローラとの間の通信のための標準化された仕様に対応し、前記標準化された仕様は前記読み出しデータストローブ信号と前記入出力線上の前記データワードとのためのハイロジックレベルおよびローロジックレベルを定める第１の電圧仕様を含み、
   前記与えるステップ、駆動するステップ、および与えるステップは、前記読み出しデータストローブ信号と前記入出力線上の前記データワードとのためのハイロジックレベルおよびローロジックレベルを定める第２の指定された電圧仕様を用いて実行され、前記第２の指定された電圧仕様における前記ハイロジックレベルおよびローロジックレベルは前記第１の指定された電圧仕様における前記ハイロジックレベルおよびローロジックレベルにより定められるものより実質的に小さな電圧振幅を定める方法。
3. 請求項２記載の方法において、
   前記第１の指定された電圧仕様における前記ハイロジックレベルおよびローロジックレベルにより定められる前記電圧振幅は名目上約３．３ボルトであり、
   前記第２の指定された電圧仕様における前記ハイロジックレベルおよびローロジックレベルにより定められる前記電圧振幅は名目上約１．８ボルトである方法。
4. 請求項１記載の方法において、
   前記実行するステップの後に、前記コントローラから書き込みデータストローブ信号を受信するステップと、
   前記書き込みデータストローブ信号の第１の極性および第２の極性の両方の遷移を受信したことに応答して、前記入出力線上のデータワードを前記フラッシュメモリ装置に格納するべく中にラッチするステップと、
   前記通常動作モードにおいて、前記コントローラから受信された前記書き込みデータストローブ信号の第１の極性の遷移に応答して前記入出力線上のデータワードを前記フラッシュメモリ装置に格納するべく中にラッチするステップと、
   をさらに含む方法。
5. 請求項１記載の方法において、
   前記実行するステップは、前記コントローラからの書き込みデータストローブ信号の第１の極性の遷移と結合し、かつ前記コントローラからのコマンドラッチイネーブル信号の受信と結合した、前記入出力線上の開始コマンド値を受信したことに応答して行われ、
   前記方法は、
   前記アドバンストデータ転送モードにおいて前記コントローラにデータワードを与えるステップの間に、前記コントローラからの中断リクエストを受信したことに応答して、前記入出力線上のデータワードの値を保持するとともに前記読み出しイネーブル信号の現在の状態を保持するステップと、
   前記コントローラから前記中断リクエストの終止を受信したことに応答して、前記アドバンストデータ転送モードで前記コントローラにデータワードを与えるステップと前記読み出しデータストローブ信号を駆動するステップとを再開するステップと、
   をさらに含む方法。
6. 請求項５記載の方法において、
   前記中断リクエストは、前記コントローラからの制御信号の遷移の受信に対応し、
   前記方法は、前記アドバンストデータ転送モードにおいて前記コントローラにデータワードを与えるステップと前記読み出しデータストローブ信号を駆動するステップとの前に、前記コントローラからの書き込みデータストローブ信号の第１の極性の遷移と結合しかつ前記コントローラからのアドレスラッチイネーブル信号の受信と結合して、前記入出力線を介して前記コントローラからメモリアドレスを受信するステップをさらに含み、
   前記中断リクエストは、前記アドバンストデータ転送モードにおいて前記コントローラにデータワードを与えるステップの間の前記アドレスラッチイネーブル信号の遷移に対応し、
   前記中断リクエストの終止は、前記アドレスラッチイネーブル信号の第２の遷移に対応する方法。
7. フラッシュメモリコントローラと通信するためにフラッシュメモリ装置を操作する方法であって、
   アドバンストデータ転送動作モードにおいて、
   読み出しデータストローブ信号を、前記読み出しデータストローブ信号の第１の極性および第２の極性の両方の遷移と同期して、前記コントローラへ駆動するステップと、
   前記フラッシュメモリ装置に格納されているデータに対応するデータワードを入出力線を介して前記コントローラに与えるステップと、を含み、
   通常動作モードを開始するために前記コントローラから受信されたコマンドを実行するステップと、
   その後に、前記コントローラから受信された読み出しデータストローブ信号の第１の極性の遷移に応答して入出力線を介してデータワードを前記コントローラに与えるステップと、
   を含む方法。
8. 請求項７記載の方法において、
   前記通常動作モードはフラッシュメモリ装置とコントローラとの間の通信のための標準化された仕様に対応し、前記標準化された仕様は前記読み出しデータストローブ信号と前記入出力線上の前記データワードとのためのハイロジックレベルおよびローロジックレベルを定める第１の電圧仕様を含み、
   前記駆動するステップおよび与えるステップは、前記読み出しデータストローブ信号と前記入出力線上の前記データワードとのためのハイロジックレベルおよびローロジックレベルを定める第２の指定された電圧仕様を用いて実行され、前記第２の指定された電圧仕様における前記ハイロジックレベルおよびローロジックレベルは前記第１の指定された電圧仕様における前記ハイロジックレベルおよびローロジックレベルにより定められるものより実質的に小さな電圧振幅を定める方法。
9. 請求項８記載の方法において、
   前記第１の指定された電圧仕様における前記ハイロジックレベルおよびローロジックレベルにより定められる前記電圧振幅は名目上約３．３ボルトであり、
   前記第２の指定された電圧仕様における前記ハイロジックレベルおよびローロジックレベルにより定められる前記電圧振幅は名目上約１．８ボルトである方法。
10. 請求項７記載の方法において、
    前記アドバンストデータ転送モードにおいて、前記コントローラから書き込みデータストローブ信号を受信するステップと、
    前記書き込みデータストローブ信号の第１の極性および第２の極性の両方の遷移を受信したことに応答して、前記入出力線上のデータワードを前記フラッシュメモリ装置に格納するべく中にラッチするステップと、
    前記通常動作モードにおいて、前記コントローラから受信された前記書き込みデータストローブ信号の第１の極性の遷移に応答して前記入出力線上のデータワードを前記フラッシュメモリ装置に格納するべく中にラッチするステップと、
    をさらに含む方法。
11. フラッシュメモリコントローラと通信するためにフラッシュメモリ装置を操作する方法であって、
    通常動作モードにおいて、前記コントローラから受信された、前記通常動作モードにおいて最高に利用可能な周波数を有する読み出しデータストローブ信号の選択された極性の遷移に応答して入出力線を介して前記コントローラにデータワードを与えるステップと、
    アドバンストデータ転送モードを開始するために前記コントローラから受信されたコマンドを実行するステップと、
    その後に、前記読み出しデータストローブ信号を前記コントローラへ駆動するステップと、
    前記読み出しデータストローブ信号の選択された極性の遷移と同期して前記アドバンストデータ転送モードにおいて、入出力線を介して前記コントローラに前記フラッシュメモリ装置に格納されているデータに対応するデータワードを与えるステップと、を含み、
    前記アドバンストデータ転送モードにおいて前記読み出しデータストローブ信号は、前記通常動作モードにおける前記最高に利用可能な周波数より高い周波数を有する方法。
12. 請求項１１記載の方法において、
    前記通常動作モードはフラッシュメモリ装置とコントローラとの間の通信のための標準化された仕様に対応し、前記標準化された仕様は前記読み出しデータストローブ信号と前記入出力線上の前記データワードとのためのハイロジックレベルおよびローロジックレベルを定める第１の電圧仕様を含み、
    前記与えるステップ、駆動するステップ、および与えるステップは、前記読み出しデータストローブ信号と前記入出力線上の前記データワードとのためのハイロジックレベルおよびローロジックレベルを定める第２の指定された電圧仕様を用いて実行され、前記第２の指定された電圧仕様における前記ハイロジックレベルおよびローロジックレベルは前記第１の指定された電圧仕様における前記ハイロジックレベルおよびローロジックレベルにより定められるものより実質的に小さな電圧振幅を定める方法。
13. 請求項１２記載の方法において、
    前記第１の指定された電圧仕様における前記ハイロジックレベルおよびローロジックレベルにより定められる前記電圧振幅は名目上約３．３ボルトであり、
    前記第２の指定された電圧仕様における前記ハイロジックレベルおよびローロジックレベルにより定められる前記電圧振幅は名目上約１．８ボルトである方法。
14. 請求項１１記載の方法において、
    前記実行するステップの後に、前記コントローラから書き込みデータストローブ信号を受信するステップと、
    前記書き込みデータストローブ信号の選択された極性の遷移を受信したことに応答して、前記入出力線上のデータワードを前記フラッシュメモリ装置に格納するべく中にラッチするステップと、
    前記通常動作モードにおいて、前記コントローラから受信された前記書き込みデータストローブ信号の第１の極性の遷移に応答して前記入出力線上のデータワードを前記フラッシュメモリ装置に格納するべく中にラッチするステップと、をさらに含み、
    前記書き込みデータストローブ信号は、前記通常動作モードにおいて最高に利用可能な周波数を有し、
    前記アドバンストデータ転送モードにおいて前記書き込みデータストローブ信号は、前記通常動作モードにおける前記最高に利用可能な周波数より高い周波数を有する方法。
15. 請求項１１記載の方法において、
    前記実行するステップは、前記コントローラからの書き込みデータストローブ信号の第１の極性の遷移と結合し、かつ前記コントローラからのコマンドラッチイネーブル信号の受信と結合した、前記入出力線上の開始コマンド値を受信したことに応答して行われ、
    前記方法は、
    前記アドバンストデータ転送モードにおいて前記コントローラにデータワードを与えるステップの間に、前記コントローラからの中断リクエストを受信したことに応答して、前記入出力線上のデータワードの値を保持するとともに前記読み出しイネーブル信号の現在の状態を保持するステップと、
    前記コントローラからの前記中断リクエストの終止を受信したことに応答して、前記アドバンストデータ転送モードで前記コントローラにデータワードを与えるステップと前記読み出しデータストローブ信号を駆動するステップとを再開するステップと、
    をさらに含む方法。
16. 請求項１５記載の方法において、
    前記中断リクエストは、前記コントローラからの制御信号の遷移の受信に対応し、
    前記方法は、前記アドバンストデータ転送モードにおいて前記コントローラにデータワードを与えるステップと前記読み出しデータストローブ信号を駆動するステップとの前に、前記コントローラからの書き込みデータストローブ信号の第１の極性の遷移と結合しかつ前記コントローラからのアドレスラッチイネーブル信号の受信と結合して、前記入出力線を介して前記コントローラからメモリアドレスを受信するステップをさらに含み、
    前記中断リクエストは、前記アドバンストデータ転送モードにおいて前記コントローラにデータワードを与えるステップの間の前記アドレスラッチイネーブル信号の遷移に対応し、
    前記中断リクエストの終止は、前記アドレスラッチイネーブル信号の第２の遷移に対応する方法。
17. フラッシュメモリコントローラと通信するためにフラッシュメモリ装置を操作する方法であって、
    アドバンストデータ転送動作モードにおいて、
    読み出しデータストローブ信号を、前記読み出しデータストローブ信号の選択された極性の遷移と同期して、前記コントローラへ駆動するステップと、
    前記フラッシュメモリ装置に格納されているデータに対応するデータワードを入出力線を介して前記コントローラに与えるステップと、を含み、
    通常動作モードを開始するために前記コントローラから受信されたコマンドを実行するステップと、
    その後に、前記コントローラから受信された読み出しデータストローブ信号の選択された極性の遷移に応答して入出力線を介してデータワードを前記コントローラに与えるステップと、を含み、
    前記読み出しデータストローブ信号は、前記通常動作モードにおいて最高に利用可能な周波数を有し、
    前記アドバンストデータ転送モードにおいて前記読み出しデータストローブ信号は、前記通常動作モードにおける前記最高に利用可能な周波数より高い周波数を有する方法。
18. 請求項１７記載の方法において、
    前記通常動作モードはフラッシュメモリ装置とコントローラとの間の通信のための標準化された仕様に対応し、前記標準化された仕様は前記読み出しデータストローブ信号と前記入出力線上の前記データワードとのためのハイロジックレベルおよびローロジックレベルを定める第１の電圧仕様を含み、
    前記駆動するステップおよび与えるステップは、前記読み出しデータストローブ信号と前記入出力線上の前記データワードとのためのハイロジックレベルおよびローロジックレベルを定める第２の指定された電圧仕様を用いて実行され、前記第２の指定された電圧仕様における前記ハイロジックレベルおよびローロジックレベルは前記第１の指定された電圧仕様における前記ハイロジックレベルおよびローロジックレベルにより定められるものより実質的に小さな電圧振幅を定める方法。
19. 請求項１８記載の方法において、
    前記第１の指定された電圧仕様における前記ハイロジックレベルおよびローロジックレベルにより定められる前記電圧振幅は名目上約３．３ボルトであり、
    前記第２の指定された電圧仕様における前記ハイロジックレベルおよびローロジックレベルにより定められる前記電圧振幅は名目上約１．８ボルトである方法。
20. フラッシュメモリコントローラと通信するためにフラッシュメモリ装置を操作する方法であって、
    通常動作モードにおいて、前記コントローラから受信された読み出しデータストローブ信号に応答して入出力線を介して前記コントローラにデータワードを与えるステップと、
    前記通常動作モードにおいて、前記コントローラから受信された書き込みデータストローブ信号に応答して、前記入出力線を介して前記コントローラから受信されたデータワードを格納するステップと、
    前記コントローラからのアドバンストモード信号を受信したことに応答してアドバンスト読み出しデータ転送モードを開始するステップと、
    その後に、互いに位相を異にする前記読み出しデータストローブ信号および前記書き込みデータストローブ信号を前記コントローラへ駆動するステップと、
    前記読み出しデータストローブ信号および前記書き込みデータストローブ信号のサイクルと同期して、前記アドバンスト読み出しデータ転送モードにおいて、前記入出力線を介して前記コントローラに前記フラッシュメモリ装置に格納されているデータに対応するデータワードを与えるステップと、
    を含む方法。
21. 請求項２０記載の方法において、
    前記通常動作モードはフラッシュメモリ装置とコントローラとの間の通信のための標準化された仕様に対応し、前記標準化された仕様は前記読み出しデータストローブ信号と、前記書き込みデータストローブ信号と、前記入出力線上の前記データワードとのためのハイロジックレベルおよびローロジックレベルを定める第１の電圧仕様を含み、
    前記与えるステップ、駆動するステップ、および与えるステップは、前記読み出しデータストローブ信号と、前記書き込みデータストローブ信号と、前記入出力線上の前記データワードとのためのハイロジックレベルおよびローロジックレベルを定める第２の指定された電圧仕様を用いて実行され、前記第２の指定された電圧仕様における前記ハイロジックレベルおよびローロジックレベルは前記第１の指定された電圧仕様における前記ハイロジックレベルおよびローロジックレベルにより定められるものより実質的に小さな電圧振幅を定める方法。
22. 請求項２１記載の方法において、
    前記第１の指定された電圧仕様における前記ハイロジックレベルおよびローロジックレベルにより定められる前記電圧振幅は名目上約３．３ボルトであり、
    前記第２の指定された電圧仕様における前記ハイロジックレベルおよびローロジックレベルにより定められる前記電圧振幅は名目上約１．８ボルトである方法。
23. 請求項２０記載の方法において、
    前記開始するステップは、
    前記コントローラからの前記書き込みデータストローブ信号の遷移と結合し、かつ前記コントローラからのコマンドラッチイネーブル信号の受信と結合した、前記入出力線上の読み出し開始コマンド値を受信するステップと、
    その後に、前記アドバンスト読み出しデータ転送モードを開始するコマンドを実行するステップと、
    を含む方法。
24. 請求項２３記載の方法において、
    前記アドバンストデータ転送モードにおいて前記コントローラにデータワードを与えるステップの間に、前記コントローラからの中断リクエストを受信したことに応答して、前記入出力線上のデータワードの値を保持するとともに前記読み出しイネーブル信号および前記書き込みイネーブル信号の現在の状態を保持するステップと、
    前記コントローラから前記中断リクエストの終止を受信したことに応答して、前記アドバンストデータ転送モードで前記コントローラにデータワードを与えるステップと前記読み出しデータストローブ信号および前記書き込みデータストローブ信号を駆動するステップとを再開するステップと、
    をさらに含む方法。
25. 請求項２３記載の方法において、
    前記中断リクエストは、前記コントローラからの制御信号の遷移の受信に対応し、
    前記方法は、前記アドバンストデータ転送モードにおいて前記コントローラにデータワードを与えるステップと前記読み出しデータストローブ信号および前記書き込みデータストローブ信号を駆動するステップとの前に、前記コントローラからの前記書き込みデータストローブ信号の遷移と結合しかつ前記コントローラからのアドレスラッチイネーブル信号の受信と結合して、前記入出力線を介して前記コントローラからメモリアドレスを受信するステップをさらに含み、
    前記中断リクエストは、前記アドバンストデータ転送モードにおいて前記コントローラにデータワードを与えるステップの間の前記アドレスラッチイネーブル信号の遷移に対応し、
    前記中断リクエストの終止は、前記アドレスラッチイネーブル信号の第２の遷移に対応する方法。
26. 請求項２０記載の方法において、
    前記アドバンストデータ転送モードにおいてデータワードを与えるステップは、前記読み出しデータストローブ信号の第１の遷移および前記書き込みデータストローブ信号の第１の遷移と同期する方法。
27. 請求項２０記載の方法において、
    前記コントローラからアドバンストモード信号を受信したことに応答してアドバンスト書き込みデータ転送モードを開始するステップと、
    その後に、互いに位相を異にする前記読み出しデータストローブ信号および前記書き込みデータストローブ信号を前記コントローラへ受信するステップと、
    前記読み出しデータストローブ信号および前記書き込みデータストローブ信号のサイクルと同期して、前記アドバンスト書き込みデータ転送モードにおいて、前記コントローラから入出力線を介して受信されたデータワードを前記フラッシュメモリ装置に格納するステップと、
    をさらに含む方法。
28. フラッシュメモリコントローラと通信するためにフラッシュメモリ装置を操作する方法であって、
    アドバンスト読み出しデータ転送動作モードにおいて、
    読み出しデータストローブ信号および書き込みデータストローブ信号を前記コントローラへ駆動するステップであって、前記読み出しデータストローブ信号が前記書き込みデータストローブ信号と位相を異にするステップと、
    前記読み出しデータストローブ信号および前記書き込みデータストローブ信号の各々の選択された極性の遷移と同期して、前記フラッシュメモリ装置に格納されているデータに対応するデータワードを入出力線を介して前記コントローラに与えるステップと、を含み、
    通常動作モードを開始するために前記コントローラから受信されたコマンドを実行するステップと、
    その後に、前記コントローラから受信された読み出しデータストローブ信号の選択された極性の遷移に応答して入出力線を介してデータワードを前記コントローラに与えるステップと、
    前記実行するステップの後に、前記コントローラから受信された前記書き込みデータストローブ信号の選択された極性の遷移に応答して、前記入出力線を介して前記コントローラから受信されたデータワードを格納するステップと、
    を含む方法。
29. 請求項２８記載の方法において、
    前記通常動作モードはフラッシュメモリ装置とコントローラとの間の通信のための標準化された仕様に対応し、前記標準化された仕様は前記読み出しデータストローブ信号と、前記書き込みデータストローブ信号と、前記入出力線上の前記データワードとのためのハイロジックレベルおよびローロジックレベルを定める第１電圧仕様を含み、
    前記駆動するステップおよび与えるステップは、前記読み出しデータストローブ信号と、前記書き込みデータストローブ信号と、前記入出力線上の前記データワードとのためのハイロジックレベルおよびローロジックレベルを定める第２の指定された電圧仕様を用いて実行され、前記第２の指定された電圧仕様における前記ハイロジックレベルおよびローロジックレベルは前記第１の指定された電圧仕様における前記ハイロジックレベルおよびローロジックレベルにより定められるものより実質的に小さな電圧振幅を定める方法。
30. 請求項２９記載の方法において、
    前記第１の指定された電圧仕様における前記ハイロジックレベルおよびローロジックレベルにより定められる前記電圧振幅は名目上約３．３ボルトであり、
    前記第２の指定された電圧仕様における前記ハイロジックレベルおよびローロジックレベルにより定められる前記電圧振幅は名目上約１．８ボルトである方法。
31. フラッシュメモリ装置であって、
    行および列を成して配列された不揮発性メモリセルから構成される少なくとも１つのメモリアレイと、
    前記少なくとも１つのメモリアレイにおける前記メモリセルの格納された状態に対応するデータを格納するためのデータレジスタと、
    前記データレジスタに結合され、入出力端子に結合され、かつ複数の制御端子に結合されて、前記制御端子で受信された制御信号に応答して、前記入出力端子からデータを受信し、前記入出力端子にデータを与え、かつ通常動作モードおよびアドバンストモードにおける前記装置の動作を制御するための制御回路と、を備え、
    前記通常動作モードにおいて、前記制御回路は、前記複数の制御端子のうちの第１のもので受信された読み出しデータストローブ信号の第１の極性の遷移に応答して前記入出力端子でデータワードを与え、
    前記アドバンスト動作モードにおいて、前記制御回路は、前記複数の制御端子のうちの１つで読み出しデータストローブ信号を与えるとともに、前記読み出しデータストローブ信号の前記第１の極性と第２の極性との両方の遷移に応答して前記入出力端子でデータワードを与える装置。
32. 請求項３１記載の装置において、
    前記制御回路に結合されたコマンドレジスタをさらに備え、
    前記制御回路は、前記複数の制御端子のうちの第２のもので書き込みデータストローブ信号の遷移を受信したことに応答して、前記入出力端子で受信されたコマンド値を前記コマンドレジスタに格納し、
    前記制御回路は、前記アドバンストモードの開始に対応する前記コマンド値に応答して前記通常動作モードから前記アドバンスト動作モードに入る装置。
33. 請求項３１記載の装置において、
    前記制御回路に結合されたコマンドレジスタをさらに備え、
    前記制御回路は、前記複数の制御端子のうちの第２のもので書き込みデータストローブ信号の遷移を受信したことに応答して、前記入出力端子で受信されたコマンド値を前記コマンドレジスタに格納し、
    前記制御回路は、前記通常モードの開始に対応する前記コマンド値に応答して前記アドバンスト動作モードから前記通常動作モードに入る装置。
34. 請求項３１記載の装置において、
    前記通常動作モードはフラッシュメモリ装置とコントローラとの間の通信のための標準化された仕様に対応し、前記標準化された仕様は前記読み出しデータストローブ信号と前記入出力端子に存する前記データワードとのためのハイロジックレベルおよびローロジックレベルを定める第１の電圧仕様を含み、
    前記制御回路は、前記第１の指定された電圧仕様における前記ハイロジックレベルおよびローロジックレベルにより定められるものより実質的に小さい電圧振幅のための実質的により低い電圧を定める第２の指定された電圧仕様に従ってデータワードと前記読み出しデータストローブ信号とを与える装置。
35. 請求項３４記載の装置において、
    前記第１の指定された電圧仕様における前記ハイロジックレベルおよびローロジックレベルにより定められる前記電圧振幅は名目上約３．３ボルトであり、
    前記第２の指定された電圧仕様における前記ハイロジックレベルおよびローロジックレベルにより定められる前記電圧振幅は名目上約１．８ボルトである装置。
36. 請求項３１記載の装置において、
    前記アドバンスト動作モードにおいて、前記制御回路は、前記複数の制御端子のうちの第２のもので受信された書き込みデータストローブ信号の第１の極性および第２の極性の両方の遷移に応答して、前記入出力端子において受信されたデータワードを前記データレジスタの中にラッチし、
    前記通常動作モードにおいて、前記制御回路は、前記複数の制御端子のうちの第２のもので受信された前記書き込みデータストローブ信号の第１の極性の遷移に応答して、前記入出力端子において受信されたデータワードを前記データレジスタの中にラッチする装置。
37. 請求項３１記載の装置において、
    前記制御回路に結合されたコマンドレジスタをさらに備え、
    前記制御回路は、前記複数の制御端子のうちの第３のもので受信されたコマンドラッチイネーブル信号と結合した、前記複数の制御端子のうちの第２のものにおける書き込みデータストローブ信号の遷移を受信したことに応答して、前記入出力端子において受信されたコマンド値を前記コマンドレジスタに格納し、
    前記制御回路は、前記アドバンストモードの開始に対応する前記コマンド値に応答して前記通常動作モードから前記アドバンスト動作モードに入り、
    前記制御回路は、前記アドバンスト動作モードにおいて、前記複数の制御端子のうちの１つでの中断リクエスト信号を受信したことに応答して、前記入出力端子におけるデータワードの現在の値と前記複数の制御端子のうちの第１のものにおける前記読み出しイネーブル信号の現在の状態とを保持し、
    前記制御回路は、前記コントローラからの前記中断リクエストの終止を受信したことに応答して、前記アドバンストデータ転送モードでデータワードを前記コントローラに与えることと前記読み出しデータストローブ信号を駆動することとを再開し、
    前記制御回路は、前記コントローラからの書き込みデータストローブ信号の第１の極性の遷移と結合し、かつ前記コントローラからのアドレスラッチイネーブル信号の受信と結合して、前記入出力線を介して前記コントローラからメモリアドレスを受信し、
    前記中断リクエストは、前記アドバンストデータ転送モードにおいてデータワードを前記コントローラに与える間の前記アドレスラッチイネーブル信号の遷移に対応する装置。
38. 請求項３１記載の装置において、
    前記フラッシュメモリ装置はフラッシュメモリサブシステムにおいて実現され、前記フラッシュメモリサブシステムは、
    ホストシステムとインターフェイスするためのホストインターフェイスを有するフラッシュメモリコントローラと、
    前記フラッシュメモリコントローラに結合されたデータバスと、
    前記フラッシュメモリコントローラに結合された複数の制御線と、をさらに備え、
    前記フラッシュメモリ装置の前記制御回路は、前記データバスと前記複数の制御線とに結合されて、前記制御線から受信された制御信号に応答して、前記データバスからデータを受信しかつ前記データバスにデータを与え、通常動作モードおよびアドバンストモードでの前記装置の動作を制御する装置。
39. フラッシュメモリ装置であって、
    行および列を成して配列された不揮発性メモリセルから構成される少なくとも１つのメモリアレイと、
    前記少なくとも１つのメモリアレイにおける前記メモリセルの格納された状態に対応するデータを格納するためのデータレジスタと、
    前記データレジスタに結合され、入出力端子に結合され、かつ複数の制御端子に結合されて、前記制御端子で受信された制御信号に応答して、前記入出力端子からデータを受信し、前記入出力端子にデータを与え、かつ通常動作モードおよびアドバンストモードにおける前記装置の動作を制御するための制御回路と、を備え、
    前記通常動作モードにおいて、前記制御回路は、前記複数の制御端子のうちの第１のもので受信された読み出しデータストローブ信号の選択された極性の遷移に応答して前記入出力端子でデータワードを与え、前記読み出しデータストローブ信号は前記通常動作モードにおいて最高に利用可能な周波数を有し、
    前記アドバンスト動作モードにおいて、前記制御回路は、前記複数の制御端子のうちの１つで読み出しデータストローブ信号を与えるとともに、前記読み出しデータストローブ信号の選択された極性の遷移に応答して前記入出力端子でデータワードを与え、
    前記アドバンストデータ転送モードにおいて前記読み出しデータストローブ信号は前記通常動作モードにおける前記最高に利用可能な周波数より高い周波数を有する装置。
40. 請求項３９記載の装置において、
    前記制御回路に結合されたコマンドレジスタをさらに備え、
    前記制御回路は、前記複数の制御端子のうちの第２のもので書き込みデータストローブ信号の遷移を受信したことに応答して、前記入出力端子で受信されたコマンド値を前記コマンドレジスタに格納し、
    前記制御回路は、前記アドバンストモードの開始に対応する前記コマンド値に応答して前記通常動作モードから前記アドバンスト動作モードに入る装置。
41. 請求項３９記載の装置において、
    前記制御回路に結合されたコマンドレジスタをさらに備え、
    前記制御回路は、前記複数の制御端子のうちの第２のもので書き込みデータストローブ信号の遷移を受信したことに応答して、前記入出力端子で受信されたコマンド値を前記コマンドレジスタに格納し、
    前記制御回路は、前記通常モードの開始に対応する前記コマンド値に応答して前記アドバンスト動作モードから前記通常動作モードに入る装置。
42. 請求項３９記載の装置において、
    前記通常動作モードはフラッシュメモリ装置とコントローラとの間の通信のための標準化された仕様に対応し、前記標準化された仕様は前記読み出しデータストローブ信号と前記入出力端子に存する前記データワードとのためのハイロジックレベルおよびローロジックレベルを定める第１の電圧仕様を含み、
    前記制御回路は、前記第１の指定された電圧仕様における前記ハイロジックレベルおよびローロジックレベルにより定められるものより実質的に小さい電圧振幅のための実質的により低い電圧を定める第２の指定された電圧仕様に従ってデータワードと前記読み出しデータストローブ信号とを与える装置。
43. 請求項４２記載の装置において、
    前記第１の指定された電圧仕様における前記ハイロジックレベルおよびローロジックレベルにより定められる前記電圧振幅は名目上約３．３ボルトであり、
    前記第２の指定された電圧仕様における前記ハイロジックレベルおよびローロジックレベルにより定められる前記電圧振幅は名目上約１．８ボルトである装置。
44. 請求項３９記載の装置において、
    前記アドバンスト動作モードにおいて、前記制御回路は、前記複数の制御端子のうちの第２のもので受信された書き込みデータストローブ信号の選択された極性の遷移に応答して、前記入出力端子において受信されたデータワードを前記データレジスタの中にラッチし、
    前記書き込みデータストローブ信号は、前記通常動作モードにおいて最高に利用可能な周波数を有し、
    前記アドバンストデータ転送モードにおいて前記書き込みデータストローブ信号は、前記通常動作モードにおける前記最高に利用可能な周波数より高い周波数を有し、
    前記通常動作モードにおいて、前記制御回路は、前記複数の制御端子のうちの第２のもので受信された前記書き込みデータストローブ信号の第１の極性の遷移に応答して、前記入出力端子において受信されたデータワードを前記データレジスタの中にラッチする装置。
45. 請求項３９記載の装置において、
    前記制御回路に結合されたコマンドレジスタをさらに備え、
    前記制御回路は、前記複数の制御端子のうちの第３のもので受信されたコマンドラッチイネーブル信号と結合した、前記複数の制御端子のうちの第２のものにおける書き込みデータストローブ信号の遷移を受信したことに応答して、前記入出力端子で受信されたコマンド値を前記コマンドレジスタに格納し、
    前記制御回路は、前記アドバンストモードの開始に対応する前記コマンド値に応答して前記通常動作モードから前記アドバンスト動作モードに入り、
    前記制御回路は、前記アドバンスト動作モードにおいて、前記複数の制御端子のうちの１つでの中断リクエスト信号を受信したことに応答して、前記入出力端子におけるデータワードの現在の値と前記複数の制御端子のうちの第１のものにおける読み出しイネーブル信号の現在の状態とを保持し、
    前記制御回路は、前記コントローラからの前記中断リクエストの終止を受信したことに応答して、前記アドバンストデータ転送モードでデータワードを前記コントローラに与えることと前記読み出しデータストローブ信号を駆動することとを再開し、
    前記制御回路は、前記コントローラからの書き込みデータストローブ信号の第１の極性の遷移と結合し、かつ前記コントローラからのアドレスラッチイネーブル信号の受信と結合して、前記入出力線を介して前記コントローラからメモリアドレスを受信し、
    前記中断リクエストは、前記アドバンストデータ転送モードにおいてデータワードを前記コントローラに与える間の前記アドレスラッチイネーブル信号の遷移に対応する装置。
46. 請求項３９記載の装置において、
    前記フラッシュメモリ装置はフラッシュメモリサブシステムにおいて実現され、前記フラッシュメモリサブシステムは、
    ホストシステムとインターフェイスするためのホストインターフェイスを有するフラッシュメモリコントローラと、
    前記フラッシュメモリコントローラに結合されたデータバスと、
    前記フラッシュメモリコントローラに結合された複数の制御線と、をさらに備え、
    前記フラッシュメモリ装置の前記制御回路は、前記データバスと前記複数の制御線とに結合されて、前記制御線から受信された制御信号に応答して、前記データバスからデータを受信しかつ前記データバスにデータを与え、通常動作モードおよびアドバンストモードでの前記装置の動作を制御する装置。
47. フラッシュメモリ装置であって、
    行および列を成して配列された不揮発性メモリセルから構成される少なくとも１つのメモリアレイと、
    前記少なくとも１つのメモリアレイにおける前記メモリセルの格納された状態に対応するデータを格納するためのデータレジスタと、
    前記データレジスタに結合され、入出力端子に結合され、かつ複数の制御端子に結合されて、前記制御端子で受信された制御信号に応答して、前記入出力端子からデータを受信し、前記入出力端子にデータを与え、かつ通常動作モードおよびアドバンストモードにおける前記装置の動作を制御するための制御回路と、を備え、
    前記通常動作モードにおいて、前記制御回路は、前記複数の制御端子のうちの第１のもので受信された読み出しデータストローブ信号に応答して前記入出力端子でデータワードを与え、
    前記通常動作モードにおいて、前記制御回路は、前記複数の制御端子のうちの第２のもので受信された書き込みデータストローブ信号に応答して、前記入出力端子で受信されたデータワードを前記データレジスタの中にラッチし、
    読み出し転送のためのアドバンスト動作モードにおいて、前記制御回路は、読み出しデータストローブ信号と、この読み出しデータストローブ信号と位相を異にする書き込みデータストローブ信号とを前記複数の制御端子のうちの対応する１つ１つにおいて与えるとともに、前記読み出しデータストローブ信号および前記書き込みデータストローブ信号の各々の選択された遷移に応答して前記入出力端子においてデータワードを与える装置。
48. 請求項４７記載の装置において、
    前記制御回路に結合されたコマンドレジスタをさらに備え、
    前記制御回路は、前記複数の制御端子のうちの対応する１つで書き込みデータストローブ信号の遷移を受信したことに応答して、前記入出力端子で受信されたコマンド値を前記コマンドレジスタに格納し、
    前記制御回路は、前記アドバンストモードの開始に対応する前記コマンド値に応答して前記通常動作モードから前記アドバンスト動作モードに入り、前記コマンド値はアドバンストモード読み出し転送が実行されるべきかそれともアドバンストモード書き込み転送が実行されるべきかをも示す装置。
49. 請求項４７記載の装置において、
    前記制御回路に結合されたコマンドレジスタをさらに備え、
    前記制御回路は、前記複数の制御端子のうちの対応する１つで書き込みデータストローブ信号の遷移を受信したことに応答して、前記入出力端子で受信されたコマンド値を前記コマンドレジスタに格納し、
    前記制御回路は、前記通常モードの開始に対応する前記コマンド値に応答して前記アドバンスト動作モードから前記通常動作モードに入る装置。
50. 請求項４７記載の装置において、
    前記通常動作モードはフラッシュメモリ装置とコントローラとの間の通信のための標準化された仕様に対応し、前記標準化された仕様は前記読み出しデータストローブ信号と、前記書き込みデータストローブ信号と、前記入出力端子に存する前記データワードとのためのハイロジックレベルおよびローロジックレベルを定める第１の電圧仕様を含み、
    前記制御回路は、前記第１の指定された電圧仕様における前記ハイロジックレベルおよびローロジックレベルにより定められるものより実質的に小さい電圧振幅のための実質的により低い電圧を定める第２の指定された電圧仕様に従ってデータワードと、前記読み出しデータストローブ信号と、前記書き込みデータストローブ信号とを与える装置。
51. 請求項５０記載の装置において、
    前記第１の指定された電圧仕様における前記ハイロジックレベルおよびローロジックレベルにより定められる前記電圧振幅は名目上約３．３ボルトであり、
    前記第２の指定された電圧仕様における前記ハイロジックレベルおよびローロジックレベルにより定められる前記電圧振幅は名目上約１．８ボルトである装置。
52. 請求項４７記載の装置において、
    前記装置は、前記制御回路に結合されたコマンドレジスタをさらに備え、
    前記制御回路は、前記複数の制御端子のうちの第３のもので受信されたコマンドラッチイネーブル信号と結合した、前記複数の制御端子のうちの第２のものにおける書き込みデータストローブ信号の遷移を受信したことに応答して、前記入出力端子で受信されたコマンド値を前記コマンドレジスタに格納し、
    前記制御回路は、前記アドバンストモードの開始に対応する前記コマンド値に応答して前記通常動作モードから前記アドバンスト動作モードに入り、前記コマンド値はアドバンストモード読み出し転送が実行されるべきかそれともアドバンストモード書き込み転送が実行されるべきかをも示し、
    前記制御回路は、前記アドバンスト動作モードにおいて、前記複数の制御端子のうちの１つでの中断リクエスト信号を受信したことに応答して、前記入出力端子におけるデータワードの現在の値と前記複数の制御端子のうちの第１のものにおける読み出しデータストローブ信号および前記書き込みデータストローブ信号の現在の状態とを保持し、
    前記制御回路は、前記コントローラからの前記中断リクエストの終止を受信したことに応答して、アドバンストデータ転送モードでデータワードを前記コントローラに与えることと前記読み出しデータストローブ信号および前記書き込みデータストローブ信号を駆動することとを再開し、
    前記制御回路は、前記コントローラからの書き込みデータストローブ信号の選択された極性の遷移と結合し、かつ前記コントローラからのアドレスラッチイネーブル信号の受信と結合して、前記入出力線を介して前記コントローラからメモリアドレスを受信し、
    前記中断リクエストは、前記アドバンストデータ転送モードにおいてデータワードを前記コントローラに与える間の前記アドレスラッチイネーブル信号の遷移に対応する装置。
53. 請求項４７記載の装置において、
    前記フラッシュメモリ装置はフラッシュメモリサブシステムにおいて実現され、前記フラッシュメモリサブシステムは、
    ホストシステムとインターフェイスするためのホストインターフェイスを有するフラッシュメモリコントローラと、
    前記フラッシュメモリコントローラに結合されたデータバスと、
    前記フラッシュメモリコントローラに結合された複数の制御線と、をさらに備え、
    前記フラッシュメモリ装置の前記制御回路は、前記データバスと前記複数の制御線とに結合されて、前記制御線から受信された制御信号に応答して、前記データバスからデータを受信しかつ前記データバスにデータを与え、通常動作モードおよびアドバンストモードでの前記装置の動作を制御する装置。

Images