CN112863560A - 存储器设备、控制存储器设备的方法和主机设备 - Google Patents

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Abstract

本发明提供了存储器设备、控制存储器设备的方法和主机设备。该控制存储器设备的方法可以包括：由存储器设备确定存储器设备处于待机模式的持续时间；响应于持续时间超过预定持续时间而将存储器设备从待机模式自动地切换到掉电模式；响应于经由接口从主机设备发信号，从掉电模式退出；当响应于来自主机设备的读取命令准备好从存储器设备输出数据时，翻转数据选通。

Description

存储器设备、控制存储器设备的方法和主机设备
相关申请的交叉引用
本申请要求2019年11月26日提交的美国临时申请No.62/940,334的权益，并且该申请通过引用整体并入本文。
技术领域
本发明总体涉及半导体器件领域。更具体地说，本发明的实施方式涉及存储器设备，所述存储器设备包括易失性存储器设备和非易失性存储器设备，诸如快闪存储器设备、电阻随机存取存储器(ReRAM)和/或导电桥接RAM(CBRAM)处理和设备。
背景技术
非易失性存储器(NVM)越来越多地用于诸如固态硬盘、可移动数字图卡、汽车电子产品、家用电器等应用中。快闪存储器是当今使用的主流NVM技术。但是，快闪存储器有一些局限性，诸如相对较高的功率以及相对较慢的运行速度。微处理器性能对存储器延迟非常敏感。与微处理器相比，许多非易失性存储器设备具有相对慢的存取时间或延迟。此外，微处理器/主机与存储器之间的各种通信协议(诸如，串行外围接口(SPI))的许多实现方式可能增加比存储器阵列本身所需的延迟更多的延迟。
发明内容
本发明提供了一种控制存储器设备的方法，所述方法包括：
a)由所述存储器设备确定所述存储器设备处于待机模式的持续时间；
b)响应于所述持续时间超过预定持续时间，将所述存储器设备从所述待机模式自动地切换到掉电模式；
c)响应于经由接口从所述主机设备发信号，从所述掉电模式退出；以及
d)当响应于来自所述主机设备的读取命令而准备好从所述存储器设备输出数据时，翻转数据选通。
本发明提供了一种存储器设备，所述存储器设备包括：
a)计数器电路，所述计数器电路被配置为确定所述存储器设备处于待机模式的持续时间；
b)控制器，所述控制器被配置为响应于所述持续时间超过预定持续时间，将所述存储器设备从所述待机模式自动地切换到掉电模式；
c)所述控制器被配置为响应于经由接口从所述主机设备发信号，从所述掉电模式退出；以及
d)数据路径电路，所述数据路径电路被配置为当响应于读取命令而准备好从所述存储器设备输出数据时，翻转数据选通。
本发明提供了一种主机设备，所述主机设备包括：
a)计数器电路，所述计数器电路被配置为确定所述存储器设备处于待机模式的持续时间，其中，所述主机设备经由接口联接到所述存储器设备；
b)控制器，所述控制器被配置为响应于所述持续时间超过预定持续时间，经由所述接口向所述存储器设备发送掉电命令；
c)所述控制器被配置为向所述存储器设备发送唤醒命令，以从掉电模式退出；以及
d)数据路径电路，所述数据路径电路被配置为在所述存储器设备已经返回到所述待机模式之后，向所述存储器设备发送读取命令。
附图说明
图1是根据本发明的实施方式的示例主机和存储器设备布置的示意性框图。
图2是根据本发明的实施方式的具有数据缓冲器的示例存储器设备结构的示意性框图。
图3是根据本发明的实施方式的示例存储器设备的示意性框图。
图4是根据本发明的实施方式的主机控制存储器设备中的待机电流减小的示例方法的流程图。
图5是根据本发明的实施方式的被配置为控制待机电流减小的示例主机设备的示意性框图。
图6是根据本发明的实施方式的存储器设备中的待机电流减小的示例主机控制的波形图。
图7是根据本发明的实施方式的存储器设备自动减小待机电流的示例方法的流程图。
图8是根据本发明的实施方式的被配置为减小待机电流的示例存储器设备的示意性框图。
图9是根据本发明的实施方式的进入掉电模式以减小待机电流的示例存储器设备的波形图。
图10是根据本发明的实施方式的退出掉电模式的示例存储器设备的波形图。
具体实施方式
现在将详细参考本发明的特定实施方式，附图中示出了这些特定实施方式的示例。虽然本发明将结合优选实施方式被描述，但应理解，它们并非旨在将本发明限于这些实施方式。相反，本发明旨在涵盖被包括在所附权利要求所限定的本发明的精神和范围内的替代、修改和等同物。此外，在本发明的以下详细描述中，阐述了许多具体细节，以提供对本发明的透彻理解。然而，对于本领域的技术人员而言显而易见的是，可以在没有这些具体细节的情况下实施本发明。在其它情况下，未详细描述众所周知的方法、过程、处理、组件、结构和电路，以避免不必要地使本发明的各个方面模糊。
以下详细描述的一些部分是以程序、过程、逻辑块、功能块、处理、示意符号和/或对计算机、处理器、控制器、设备和/或存储器内的数据流、信号或波形进行操作的其它符号表示来呈现的。这些描述和表示通常由数据处理技术人员使用，以有效地将其工作的实质内容传达给本领域技术人员。通常(尽管不是必须的)，被操控的量采取电、磁、光或量子信号的形式，其能够被存储、传输、组合、比较和以其它方式在计算机或数据处理系统中进行操控。主要是出于通用的原因，已经证明有时将这些信号称为位、波、波形、流、值、元素、符号、字符、术语、数字等是非常方便的。
特定实施方式可以针对存储器设备，所述存储器设备包括易失性存储器，诸如SRAM和DRAM，并且包括非易失性存储器(NVM)，诸如快闪存储器设备和/或电阻式开关存储器(例如，导电桥接随机存取存储器[CBRAM]、电阻式RAM[ReRAM]等)。特定实施方式可以包括使在一个或更多个电阻状态和/或电容状态之间可写入(编程/擦除)的快闪存储器和/或电阻式开关存储器工作的结构和方法。在一个特定示例中，CBRAM存储元件可以以以下方式来配置：当跨CBRAM存储元件的电极施加大于阈值电压的正向或反向偏置时，CBRAM存储元件的电性能(例如，电阻)可以改变。在任何情况下，某些实施方式适合于任何类型的存储器设备，并且特别是NVM设备，诸如快闪存储器设备，并且在某些情况下可以包括电阻式开关存储器设备。
现在参考图1，其示出了根据本发明的实施方式的示例存储器设备和主机布置100。在本示例中，主机102可以通过串行接口与存储器设备104对接。例如，主机102可以是任何合适的控制器(例如，CPU、MCU、通用处理器、GPU、DSP等)，并且存储器设备104可以是任何类型的存储器设备(例如，SRAM、DRAM、EEPROM、Flash、CBRAM、磁性RAM、ReRAM等)。因此，存储器设备104可以以各种存储器技术(诸如非易失性类型)实现。在某些情况下，存储器设备104可以是串行快闪存储器，所述串行快闪存储器可以在更传统的非易失性存储器中实现，也可以是在CBRAM/ReRAM电阻式开关存储器中实现。
可以包括用于主机102与存储器设备104之间的通信的各种接口信号，诸如在串行外围接口(SPI)中的各种接口信号。例如，串行时钟(SCK)可以向设备104提供时钟，并且可以用于控制到设备的数据流。存储器设备104可以将命令、地址和输入数据(例如，经由I/O引脚)锁存在SCK的上升沿上，同时可以通过SCK或数据选通(DS)将输出数据(例如，经由I/O引脚)时钟输出到存储器设备104之外。可以利用芯片选择(CS)(其可以是低电平有效的)来选择存储器设备104，诸如从共享公共总线或电路板的多个此类存储器设备中选择存储器设备，或者作为存取该设备的一种方式。当芯片选择信号被置为无效(de-asserted)(例如，处于高电平)时，可以取消选择存储器设备104并将其置于待机模式。可以利用激活芯片选择信号(例如，经由CS上的从高到低转换)来启动操作，并且可以利用使芯片选择信号返回到高状态来终止操作。对于内部自定时操作(例如，程序或擦除周期)，如果在操作期间芯片选择被置为无效，则在完成特定正在进行的操作之前，存储器设备104可能不进入待机模式。
在示例接口中，可以经由I/O信号提供去往(例如，用于写入操作、其它命令等)和来自(例如，用于读取操作、验证操作等)存储器设备104的数据。例如，存储器设备104可以将I/O上的输入数据锁存在串行时钟SCK的沿上，并且如果取消选择该设备(例如，当芯片选择信号被置为无效时)，则可以忽略这种输入数据。数据也可以经由I/O信号从存储器设备104输出。例如，从存储器设备104输出的数据可以在DS或SCK的沿上被时钟输出以用于定时一致性，并且当取消选择该设备时(例如，当芯片选择信号被置为无效时)，输出信号可以处于高阻抗状态。例如，可以在用于命令、地址或数据或以上组合的SCK的一个沿(SDR/STR)或两个沿(DDR/DTR)上对输入数据进行计时。类似地，可以在用于数据的SCK或DS的一个沿(SDR/STR)或两个沿(DDR/DTR)上对输出数据进行计时。此外，输出数据可以但不要求使用与输入数据相同的时钟模式。此外，在某些设备/布置中，DS可以是可选信号。此外，虽然图1的特定示例中示出了4或8条I/O线，但在某些实施方式中可以支持任何数量的I/O线(例如，1、2、4、8、16条等)。
现在参考图2，其示出了根据本发明的实施方式的具有数据缓冲器的示例存储器设备104结构的示意性框图。例如，存储器设备104可以包括存储器阵列202、缓冲器204(例如，SRAM或其它快速存取存储器)和I/O接口206。在一些布置中，可以提供超过一个缓冲器204，诸如用于输入路径的缓冲器和用于输出路径的另一个缓冲器。另选地或者另外地，可以提供多个缓冲器以用于多层缓冲。例如，存储器设备104可以被配置为数据快闪和/或串行快闪设备。存储器阵列202可以被组织为任意适当数量的数据页。例如，各个页面可以包括256或264字节的数据。类似地，缓冲器204至少可以存储数据页。I/O接口206可以提供存储器阵列202、缓冲器204和串行数据输入(SI)与串行数据输出(SO)之间的接口。例如，I/O接口206可以是SPI或其它串行类型接口的一部分，并且还可以支持多个SPI接口模式(例如，单个SPI、QPI、八进制、x16模式等)。
现在参考图3，其示出了根据本发明的实施方式的示例存储器设备的示意性框图。存储器设备104可以包括接口控制和逻辑部208，该接口控制和逻辑部可以管理接口(例如SPI接口)，并且对命令和地址信息进行解码。控制和保护逻辑部302可以包括用于读取和写入存储器阵列的控制电路，包括地址映射以及对字节存取和组寻址/排序的控制，这将在以下更详细地讨论。例如，控制和保护逻辑部302可以包括命令解码器、用于命令执行参数(例如，读取参数、程序/擦除参数等)的寄存器以及用于命令执行的控制器。
I/O缓冲器和锁存器304可以控制来自接口控制和逻辑部208的数据输入、以及去往接口控制和逻辑部208的数据输出。例如，对从存储器阵列202读取的数据的基于芯片选择的控制和基于时钟的控制可以通过I/O缓冲器和锁存器304来调整。也就是说，如本文所述，可以通过在突发读取和顺序拾取操作期间翻转(toggling)串行时钟SCK来控制I/O缓冲器和锁存器304中的寄存器/锁存器。SRAM数据缓冲器204可以在存储器阵列202与I/O缓冲器和锁存器304之间缓冲/存储数据。地址锁存块306可以经由接口控制和逻辑部208接收地址信息，并且可以向用于行地址的X解码器908以及用于列地址的Y解码器310提供锁存地址。可以经由地址锁存块306和/或控制和保护逻辑部302执行地址的递增。Y解码器310可以向Y选通312提供列地址，Y-选通312可以包括对去往/来自存储器阵列202的I/O线进行多路复用的传输门等。如上所述，存储器阵列202可以包括易失性存储器单元阵列或非易失性存储器单元阵列(例如CBRAM、ReRAM、Flash等)。
待机电流减小
为了在独立的非易失性存储器(NVM)设备(例如104)上执行读取操作，这样的存储器设备可能需要耗电的电荷泵、带隙和/或其它电路。在现有的NVM设备中，由于读取请求可能随时到达，并且存储器设备开启这些电路以支持到来的读取请求可能需要太长时间，因此这些电路在待机期间可能不被关闭。因此，在不需要存取外部NVM的情况下花费相对较长时间的系统(例如，由于这些系统主要从内部存储器运行，所以处于待机模式等)会消耗过多的功率。
在一种方法中，通过软件控制将NVM设备切换到掉电模式，可以关闭读取电荷泵、带隙和其它电路。例如，这可以通过通常由软件启动的显式命令来完成。然而，在原位执行(XiP)模式中(其中，没有关于指令缓存未命中何时会发生并因此何时可以启动读取请求的先验知识)，软件可能不被用于插入唤醒命令。
特定实施方式可以包括自动切换到掉电模式以用于存储器设备中的功率节省。例如，在某些情况下，可以利用数据选通信号(例如，JEDEC xSPI spec的一部分)。某些实施方式还支持对主机控制器(例如102)和/或存储器设备(例如104)的修改，以实现本文的掉电进入/退出。在一个实施方式中，可以对主机控制器进行修改，以适应切换到掉电模式以及从掉电模式退出。在另一个实施方式中，可以对存储器设备进行修改，以用于自动切换到掉电模式以及从掉电模式退出。这种实现方式可以与现有xSPI主机控制器兼容，因此XiP系统被设计成使得在某些情况下可以容忍更长的缓存未命中延迟。此外，可以利用数据选通信号，诸如向主机指示数据已准备好从存储器设备输出。
在一个实施方式中，一种控制存储器设备的方法可以包括：(i)由存储器设备确定存储器设备处于待机模式的持续时间；(ii)响应于持续时间超过预定持续时间而自动地将存储器设备从待机模式切换到掉电模式；(iii)响应于经由接口从主机设备发信号而退出掉电模式；(iv)当响应于来自所述主机设备的读取命令而准备好从所述存储器设备输出数据时，翻转数据选通。
在一个实施方式中，一种存储器设备可以包括：(i)计数器电路，该计数器电路被配置为确定存储器设备处于待机模式的持续时间；(ii)控制器，该控制器被配置为响应于持续时间超过预定持续时间而自动地将存储器设备从待机模式切换到掉电模式；(iii)控制器被配置为响应于经由接口从主机设备发信号而退出掉电模式；以及(iv)数据路径电路，该数据路径电路被配置为当响应于来自读取命令而准备好从所述存储器设备输出数据时，翻转数据选通。
在一个实施方式中，一种主机设备可以包括：(i)计数器电路，该计数器电路被配置为确定存储器设备处于待机模式的持续时间，其中，主机设备经由接口联接到存储器设备；(ii)控制器，该控制器被配置为响应于持续时间超过预定持续时间而经由接口向存储器设备发送掉电命令；(iii)控制器被配置为向存储器设备发送唤醒命令以从掉电模式退出；(iv)数据路径电路，该数据路径电路被配置为在所述存储器设备已经返回到所述待机模式之后，向所述存储器设备发送读取命令。
现在参考图4，其示出了根据本发明的实施方式的主机控制存储器设备中的待机电流减小的示例方法的流程图。在示例400中，在402处，主机设备可以确定存储器设备处于待机模式的持续时间。在404处，可以将该持续时间与预定持续时间进行比较，以确定存储器设备是否已处于待机模式下达足够“长”的时间。在这种情况下，主机设备可以确定存储器设备可以进入掉电模式，因为在该预定长度的时间段内没有对存储器设备的存取。在406处，主机设备可以向存储器设备发出命令，以进入掉电模式。如上所述，掉电模式可以包括禁用存储器设备上的一个或更多个电路(例如，电荷泵、带隙基准发生器等)，以节省功率。稍后，在408处，主机可以发出唤醒命令，以使存储器设备退出掉电模式。当主机希望发出新命令来存取存储器设备(例如，从存储器设备中读取数据)时，可能会发生这种情况。
在这种特殊情况下，可以对主机控制器进行更改以适应以下功能：确定存储器设备处于待机状态已达足够长时间的时间，以便能够发出掉电命令，并且不改变对应的NVM。这样，主机控制器可以检测到不对NVM进行存取的预先指定的“长”时间段，然后可以向NVM发送命令以切换到“掉电”模式。因此，在该长时间段内不存取存储器设备的情况下，可以避免在存储器设备中的不必要功率的使用。应当注意，虽然本文单独讨论了对主机设备的更改或对存储器设备的更改，但是主机设备和存储器设备二者都可以包括在某些情况下实现某些实施方式的修改。
现在参考图5，其示出了根据本发明的实施方式的被配置为控制待机电流减小的示例主机设备的示意性框图。在该特定示例中，振荡器502可以针对计数器504生成内部振荡器信号OSC。在某些实施方式中，可以利用任何适当的振荡信号(例如，正在运行时的系统时钟等)。例如，振荡器电路502可以是片上振荡器，可以采用该片上振荡器对主机设备或单独的振荡器电路上的其它操作进行定时。计数器504可以对振荡器信号的多个周期进行计数，以确定存储器设备已处于待机模式的持续时间。应当注意，在某些实施方式中，可以利用任何类型的计数或能够与持续时间相关的任何电路。在任何情况下，如果所确定的该持续时间超过预定持续时间，则控制器506和/或经由数据路径508可以在接口(例如SPI总线)上发出命令，以指示存储器设备进入掉电模式。控制器506和/或经由数据路径508随后可以在接口(例如SPI总线)上发出命令，以指示存储器设备在预期到新存取时从掉电模式退出(唤醒)。
现在参考图6，其示出了根据本发明的实施方式的存储器设备中的待机电流减小的示例主机控制的波形图。为了切换出掉电模式，在主机控制器被更改为实现如本文所述的掉电模式进入/退出(例如，不改变NVM)的情况下，主机可以向存储器设备发送唤醒命令，以退出掉电模式。例如，主机控制器可以检测到旨在用于存储器设备的NVM读取请求，可以向NVM发送“唤醒”命令。主机控制器可以等待，直到NVM被“唤醒”，然后可以将原始读取请求发送给NVM。
在示例600中，存储器设备可以处于待机模式，直到当主机设备已经确定该待机模式的持续时间超过预定持续时间的时间602为止。如上所述，该确定可以包括对存储器设备处于待机模式且超过预定数量的多个时钟周期进行计数。该持续时间在图中被显示为“长”。结果，主机设备可以准备向存储器设备发送睡眠命令，这也可以将存储器设备的ICC增加到待机模式电流之上的水平，以便可以检测到传入命令。在604处，主机设备可以发出该睡眠命令，使得存储器设备进入掉电模式。在掉电模式期间，可以在存储器设备上禁用各种电路(例如电荷泵、带隙发生器等)，以便将存储器设备所汲取的电流降低到较低水平，如在604处所示的。这种状态可以保持，直到在主机设备中接收到SPI总线请求(例如，脉冲信号)以指示用于SPI存取的请求来自主机设备为止。例如，总线主设备可以将该SPI总线请求信号发送到主机设备。在606处，作为响应，主机设备可以向存储器设备提供唤醒命令，以便从掉电模式退出。
现在参考图7，其示出了根据本发明的实施方式的存储器设备自动减小待机电流的示例方法的流程图。在这种情况下，可以不对主机控制器进行更改，而是对NVM设备进行更改，以便实现本文讨论的掉电模式进入/退出。在特定实施方式中，NVM设备可以检测到不对NVM进行存取的预先指定的“长”时间段，并且可以自动切换到“掉电”模式。
在示例700中，在702处，存储器设备可以确定存储器设备处于待机模式的持续时间。在704处，可以进行比较，以确定该持续时间是否超过预定持续时间，例如通过对预定数量的周期进行计数。例如，限定了“长持续时间”的该预定持续时间可以是从主机设备提供给存储器设备的配置值，和/或可以是存储器设备附带的默认值或预定义值，并且在任何情况下，它都可以是存储在存储器设备上的寄存器中的值。在706处，如果超过该长持续时间，则存储器设备可以自动地将其自身从待机模式切换到掉电模式。存储器设备可以在经由接口(例如SPI总线)从主机设备接收到信号时被唤醒。例如，这种信令可以简单地包括在708处对芯片选择信号的激活和/或在710处对读取命令的检测。作为响应，在712处，存储器设备可以从掉电模式退出，并被唤醒以准备接收命令。此外，在714处，可以停用(例如，由存储器设备驱动到逻辑低或逻辑高)数据选通信号，直到数据准备好为止。在716处，一旦响应于读取命令而准备好从存储器设备提供数据，就翻转数据选通，并且可以输出数据。该数据选通翻转可以指示主机已经准备好从存储器设备读取数据。
现在参考图8，其示出了根据本发明的实施方式的被配置为减小待机电流的示例存储器设备的示意性框图。在该特定示例中，存储器设备104可以包括振荡器电路802、计数器804、控制器806、数据路径808和存储器阵列202。振荡器电路802可以生成振荡器信号OSC，该振荡器信号OSC可以被提供给计数器804。应注意，可以采用任何适当的连续振荡信号(例如，正在进行的系统时钟等)，以便对与持续时间相关的多个周期进行计数。例如，振荡器电路802可以是片上振荡器或者可以是单独的振荡器电路，该片上振荡器也可以用于对存储器设备上的程序和擦除操作进行定时。在本示例中，对振荡器信号OSC的多个脉冲进行计数可以用来确定存储器设备处于待机模式有多长时间。控制器806可以将该持续时间与预定持续时间进行比较，以确定该待机持续时间是否足够长，并且如果是，则存储器设备可以自动地将自身切换到掉电模式。例如，可以采用控制器806和/或控制和保护逻辑部302来提供将存储器设备切换到掉电模式的内部信号。
现在参考图9，其示出了根据本发明的实施方式的进入掉电模式以减小待机电流的示例存储器设备的波形图。在示例900中，在902处，存储器设备可以处于待机模式，直到存储器设备确定该待机模式的持续时间大于预定持续时间(例如，通过对时钟脉冲进行计数)。在这种情况下，在904处，存储器设备可以自动进入掉电模式。在掉电模式下，由于可以禁用各种电路(例如，电荷泵、带隙基准发生器等)以节省功率，因此可以减小整个存储器设备电流ICC，如图所示。
现在参考图10，其示出了根据本发明的实施方式的退出掉电模式的示例存储器设备的波形图。在这种情况下，可以不对主机控制器进行更改，而对NVM进行更改，以实现本文所述的掉电模式进入/退出控制。在特定实施方式中，NVM设备可以检测来自主机的读取命令(或仅有效CS)。结果，NVM可以指示相关电路(例如，电荷泵、带隙基准发生器等)被打开/启用。当NVM设备准备就绪时，存储器设备可以开始执行读取操作。在NVM未准备就绪的时间内，存储器设备可以将数据选通(DS)信号保持为非有效的(例如，逻辑低)。一旦数据被设定为已从存储器设备准备好，NVM就可以开始翻转DS，以指示数据可用性。因此，主机可以使用数据选通信号作为数据可用性的指示，而不是主机对多个虚设周期来进行计数以确定数据可用性。
在示例1000中，存储器设备可以通过接收在1002处检测到的读取命令而从掉电模式退出。这可能导致存储器设备开始被唤醒并对执行读取操作所需的所有电路进行供电，并且可能在1004处已准备好开始。在1006处，当数据准备好从存储器设备输出以满足读取请求时，可以翻转数据选通信号，以向主机设备指示数据已准备好。一旦芯片选择被停用(例如，变高)，存储器设备就可以返回到待机状态，这可以包括释放对数据选通信号的控制，以使数据选通处于高阻抗状态。
某些实施方式可能特别适用于能够容忍针对某些缓存未命中的偶尔更长延迟的系统。然而，可以通过以下方式在某种程度上缓解这种情况：通过在芯片上(例如，在主机设备102上)保持关键代码，和/或通过在将在主机设备上执行的关键代码部分的开头处执行预读取来确保将NVM唤醒。
尽管上述示例包括某些存储器布置和设备的电路、操作和结构实现，但本领域技术人员将认识到，可以根据实施方式使用其它技术和/或架构以及其它操作模式。此外，本领域技术人员将认识到，根据实施方式，也可以使用其它设备电路布置、结构、元件等。出于说明和描述的目的，已经给出了本发明的具体实施方式的上述描述。它们并非旨在是穷尽的或将本发明限于所公开的具体形式，显然，根据上述教导可以进行许多修改和变化。对这些实施方式进行选择和描述以用于最好地解释本发明的原理及其实际应用，从而使本领域技术人员能够最佳地利用本发明和具有适合所设想的特定用途的各种修改的各种实施方式。本发明的范围旨在由本发明所附权利要求及其等同物来限定。

Claims (20)

1.一种控制存储器设备的方法，所述方法包括：
a)由所述存储器设备确定所述存储器设备处于待机模式的持续时间；
b)响应于所述持续时间超过预定持续时间，将所述存储器设备从所述待机模式自动地切换到掉电模式；
c)响应于经由接口从主机设备发信号，从所述掉电模式退出；以及
d)当响应于来自所述主机设备的读取命令而准备好从所述存储器设备输出数据时，翻转数据选通。
2.根据权利要求1所述的方法，其中，从所述主机设备发信号的步骤包括：激活所述接口上的芯片选择信号。
3.根据权利要求1所述的方法，其中，从所述主机设备发信号的步骤包括：操作码指示所述读取命令。
4.根据权利要求1所述的方法，所述方法还包括：停用所述数据选通，直到准备好从所述存储器设备输出所述数据为止。
5.根据权利要求1所述的方法，其中，确定所述持续时间的步骤包括：对时钟信号的多个脉冲进行计数。
6.根据权利要求5所述的方法，所述方法还包括：由所述存储器设备上的振荡器电路生成所述时钟信号。
7.根据权利要求1所述的方法，其中：
a)所述存储器设备包括非易失性存储器；以及
b)所述接口包括串行接口。
8.一种存储器设备，所述存储器设备包括：
a)计数器电路，所述计数器电路被配置为确定所述存储器设备处于待机模式的持续时间；
b)控制器，所述控制器被配置为响应于所述持续时间超过预定持续时间，将所述存储器设备从所述待机模式自动地切换到掉电模式；
c)所述控制器被配置为响应于经由接口从主机设备发信号，从所述掉电模式退出；以及
d)数据路径电路，所述数据路径电路被配置为当响应于读取命令而准备好从所述存储器设备输出数据时，翻转数据选通。
9.根据权利要求8所述的存储器设备，其中，从所述主机设备发信号的步骤包括：激活所述接口上的芯片选择信号。
10.根据权利要求8所述的存储器设备，其中，从所述主机设备发信号的步骤包括：操作码指示所述读取命令。
11.根据权利要求8所述的存储器设备，其中，所述数据路径电路被配置为停用所述数据选通，直到准备好从所述存储器设备输出所述数据为止。
12.根据权利要求8所述的存储器设备，其中，所述计数器电路被配置为对时钟信号的多个脉冲进行计数。
13.根据权利要求12所述的存储器设备，所述存储器设备还包括：振荡器电路，所述振荡器电路被配置为生成所述时钟信号。
14.根据权利要求8所述的存储器设备，所述存储器设备包括非易失性存储器，并且其中，所述接口包括串行接口。
15.一种主机设备，所述主机设备包括：
a)计数器电路，所述计数器电路被配置为确定存储器设备处于待机模式的持续时间，其中，所述主机设备经由接口联接到所述存储器设备；
b)控制器，所述控制器被配置为响应于所述持续时间超过预定持续时间，经由所述接口向所述存储器设备发送掉电命令；
c)所述控制器被配置为向所述存储器设备发送从掉电模式退出的唤醒命令；以及
d)数据路径电路，所述数据路径电路被配置为在所述存储器设备返回到所述待机模式之后，向所述存储器设备发送读取命令。
16.根据权利要求15所述的主机设备，其中，所述计数器电路被配置为对时钟信号的多个脉冲进行计数。
17.根据权利要求16所述的主机设备，所述主机设备还包括：振荡器电路，所述振荡器电路被配置为生成所述时钟信号。
18.根据权利要求15所述的主机设备，其中：
a)所述存储器设备包括非易失性存储器；以及
b)所述接口包括串行接口。
19.根据权利要求15所述的主机设备，所述主机设备被配置为执行原位执行(XiP)操作。
20.根据权利要求15所述的主机设备，其中，响应于所述主机设备上的缓存未命中事件，将所述读取命令发送到所述存储器设备。
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