JP2008159248A - 半導体メモリ装置のセンスアンプ回路及びその動作方法 - Google Patents

Abstract

【課題】半導体メモリ装置のセンスアンプ回路及びその動作方法を提供する。
【解決手段】ビットラインに接続され、ビットラインの信号を感知増幅するビットラインセンスアンプ及びビットラインセンスアンプのロジック臨界値に基づいてビットライン電圧レベルを較正するための較正回路を備え、ビットライン電圧レベルの較正後、ビットラインセンスアンプがビットラインの信号を感知増幅する。ビットラインセンスアンプは二段カスケード型ラッチを備え、二段カスケード型ラッチは、その入力端子がビットラインに接続される第１インバータ、及びその入力端子は第１インバータの出力端子に接続され、その出力端子はビットラインに接続され、センシング制御信号に応答してイネーブル／ディセーブルされる第２インバータで構成され、較正回路は第１インバータの出力端子とビットラインとの間に接続され、較正制御信号に応答してターンオン／ターンオフされるスイッチ素子で構成される。
【選択図】図６

Description

本発明は、半導体装置に係り、より詳細には、半導体メモリ装置のセンスアンプ回路及びビットラインセンシング方法に関する。

半導体メモリ装置は、メモリセルに保存されているデータを感知増幅するためのビットラインセンスアンプ回路を備える。
通常のビットラインセンスアンプのセンシング方法は、差動対センシング（Ｄｉｆｆｅｒｅｎｔｉａｌ ｐａｉｒ ｓｅｎｓｉｎｇ）であって、最も普遍的に使われるセンスアンプは、クロスカップルドラッチ型（Ｃｒｏｓｓ−ｃｏｕｐｌｅｄ ｌａｔｃｈ）センスアンプである。

クロスカップルドラッチ型センスアンプの場合、センスアンプを構成する素子（例えば、トランジスタ）間のミスマッチ（例えば、スレショルド電圧のミスマッチなど）が存在する場合、有効ではないセンシング（すなわち、無効データのセンシング）を引き起こしうる。
一方、半導体メモリ装置のビットラインの構造は、大きくフォルド型（ｆｏｌｄｅｄ）構造とオープン型（ｏｐｅｎ）構造とがある。

図１は、通常のフォルド型ビットライン構造を概略的に表わし、図２は、通常のオープンビットライン構造を概略的に表わす。図１を参照すれば、フォルド型ビットライン構造を使う半導体メモリ装置のセンスアンプブロック１１０（Ｓ／Ａ）は、二つのメモリセルブロック（例えば、１００Ｌ、１００Ｒ）によって共有されうる。メモリセルは、ワードラインＷＬとビットライン対ＢＬ＿Ｌ、／ＢＬ＿Ｌ、ＢＬ＿Ｒ、／ＢＬ＿Ｒとの交差点ごとに形成することができず、従って、フォルド型ビットライン構造のメモリセルアレイのサイズは後述されるオープンビットライン構造に比べて相対的に大きい。

センスアンプブロック１１０（Ｓ／Ａ）は、メモリセルブロック１００Ｌのメモリセルデータを感知増幅する場合には、メモリセルブロック１００Ｌに沿っているビットライン対ＢＬ＿Ｌ、／ＢＬ＿Ｌに接続されて、ビットライン対ＢＬ＿Ｌ、／ＢＬ＿Ｌの信号を差動対センシング方式で感知増幅する。このとき、ビットライン対ＢＬ＿Ｌ、／ＢＬ＿Ｌのうち一つのビットラインＢＬ＿Ｌまたは／ＢＬ＿Ｌには、メモリセルのデータによる電圧が加えられ、他のビットラインは基準電圧ラインとして作用する。

図２を参照すれば、オープンビットライン構造を使う半導体メモリ装置のセンスアンプブロック２１０（Ｓ／Ａ）も二つのメモリセルブロック（例えば、２００Ｌ、２００Ｒ）によって共有される。メモリセルは、ワードラインＷＬとビットライン対ＢＬ＿Ｌ、／ＢＬ＿Ｌ、ＢＬ＿Ｒ、／ＢＬ＿Ｒとの交差点ごとに形成される。したがって、図２に図示すように、オープンビットライン構造を採用すると、フォルド型ビットライン構造を採用したのに比べてメモリセルアレイのサイズが減少する。

センスアンプブロック２１０（Ｓ／Ａ）は、メモリセルブロック２００Ｌのメモリセルデータを感知増幅する場合に、一つのメモリセルブロック１００ＬのビットラインＢＬ＿Ｌと他のメモリセルブロック１００ＲのビットラインＢＬ＿Ｒとに接続され、二つのビットラインＢＬ＿Ｌ、ＢＬ＿Ｒの信号を差動対センシング方式で感知増幅する。このとき、二つのビットラインＢＬ＿Ｌ、ＢＬ＿Ｒのうち一つのビットラインＢＬ＿Ｌには、メモリセルのデータによる電圧が加えられ、他の一つのビットラインＢＬ＿Ｒは、基準電圧ラインとして作用する。したがって、オープンビットライン構造では、エッジ側メモリセルブロックにダミーセル（ｄｕｍｍｙｃｅｌｌ）が存在する。ダミーセルとは、正常に動作可能なメモリセルにもかかわらず、使えないメモリセルを意味する。したがって、オープンビットライン構造は、フォルド型ビットライン構造に比べて、メモリセルアレイのサイズは減るが、使えないダミーセルが発生するという短所がある。

図３は、フォルド型ビットライン構造に対応する通常のクロスカップルドラッチ型センスアンプの回路図である。
これを参照すれば、センスアンプブロック１１０は、センスアンプ３１０、隔離トランジスタ３３１Ｌ、３３１Ｒ、３３２Ｌ、３３２Ｒ及びプリチャージ回路３２０を備える。

隔離トランジスタ３３１Ｌ、３３１Ｒ、３３２Ｌ、３３２Ｒは、センスアンプブロック１１０を基準に何れか一側（例えば、左側）に配されたメモリセルブロックと他側（例えば、右側）に配されたメモリセルブロックとをセンスアンプブロック１１０に選択的に連結するためのトランジスタである。第１隔離信号ＩＳＯ＿Ｌが活性化されれば、第１隔離トランジスタ群３３１Ｌ、３３２Ｌがターンオンされて左側メモリセルブロックをセンスアンプブロック１１０に接続させることによって、センスアンプ３１０は、左側メモリセルブロックのデータを感知増幅する。センスアンプ３１０は、クロスカップルドラッチ型センスアンプであって、ビットライン対ＢＬ、／ＢＬを差動対センシング方式で感知増幅する。

第２隔離信号ＩＳＯ＿Ｒが活性化されれば、第２隔離トランジスタ群３３１Ｒ、３３２Ｒがターンオンされて右側メモリセルブロックをセンスアンプブロック１１０に接続させることによって、センスアンプ３１０は、右側メモリセルブロックのデータを感知増幅する。すなわち、センスアンプ３１０は、右側メモリセルブロックのビットライン対ＢＬ＿Ｒ、／ＢＬ＿Ｒを差動対センシング方式で感知増幅する。

前述したように、フォルド型ビットライン構造では、センスアンプ３１０は、左側メモリセルブロックと右側メモリセルブロックとに選択的に接続されるので、隔離トランジスタ３３１Ｌ、３３１Ｒ、３３２Ｌ、３３２Ｒが必要である。
プリチャージ回路３２０は、プリチャージ制御信号ＥＱに応答して、ビットライン対ＢＬ、／ＢＬを所定のプリチャージ電圧ＶＢＬでプリチャージ及びイコライジングする。
センスアンプブロック１１０は、ビットライン対ＢＬ、／ＢＬをデータ入出力ライン対ＩＯ、／ＩＯと選択的に連結するためのスイッチング素子３４１、３４２とをさらに備えることもできる。

図４は、オープン型ビットライン構造に対応する通常のクロスカップルドラッチ型センスアンプの回路図である。
図４のセンスアンプブロック２１０は、図３のセンスアンプブロック１１０と同様に、センスアンプ３１０及びプリチャージ回路３２０を備える。しかし、図３のセンスアンプブロック１１０と異なって、隔離トランジスタ３３１Ｌ、３３１Ｒ、３３２Ｌ、３３２Ｒを備えない。
センスアンプ３１０は、センスアンプブロック２１０を基準に何れか一側（例えば、左側）に配されたメモリセルブロックのビットラインＢＬ＿Ｌと他側（例えば、右側）に配されたメモリセルブロックのビットラインＢＬ＿Ｒとを差動対センシング方式で感知増幅する。

前述したように、通常のクロスカップルドラッチ型センスアンプ３１０は、差動対センシング方式でデータを感知増幅するので、基準信号（Ｒｅｆｅｒｅｎｃｅ）を必要とする。基準信号との相対的比較を通じてデータを感知増幅するセンスアンプ３１０は、センスアンプを構成する素子間のミスマッチに脆弱である。すなわち、センスアンプ３１０を構成するトランジスタ間のスレショルド電圧ミスマッチ、トランジスタ間のトランスコンダクタンスミスマッチ、ビットラインロードキャパシタンスミスマッチなどによってデータセンシングにエラーが発生しうる。

したがって、前述したオープンビットライン構造でダミーセルが発生する問題点とクロスカップルドラッチ型センスアンプで素子間のミスマッチによる無効データセンシング可能性の問題点とを克服するための新たなビットラインセンスアンプ回路が必要である。

本発明の技術的課題は、データセンシング特性を向上させ、ダミーセルを除去するか減らして、チップサイズを縮めることのできる半導体メモリ装置のビットラインセンスアンプ回路及びその動作方法を提供することである。

前記のような目的を果たすための本発明の望ましい一側面による半導体メモリ装置のセンスアンプ回路は、ビットラインに接続され、前記ビットラインの信号を感知増幅するビットラインセンスアンプと、前記ビットラインセンスアンプのロジック臨界値に基づいて前記ビットライン電圧レベルを較正するための較正回路と、を備える。前記ビットラインの電圧レベルの較正後、前記ビットラインセンスアンプが前記ビットラインの信号を感知増幅する。

前記ビットラインセンスアンプは、二段カスケード型ラッチを備えることができ、前記二段カスケード型ラッチは、その入力端子が前記ビットラインに接続される第１インバータと、その入力端子は前記第１インバータの出力端子に接続され、その出力端子は前記ビットラインに接続され、センシング制御信号に応答してイネーブル／ディセーブルされる第２インバータと、を備えることができる。前記較正回路は、前記第１インバータの出力端子と前記ビットラインとの間に接続されて、較正制御信号に応答してターンオン／ターンオフされるスィッチ素子を備えることができる。

前記のような目的を果たすための本発明の望ましい一側面による半導体メモリ装置は、第１メモリセルアレイと、前記第１メモリセルアレイに亙って伸びている第１ビットラインと、前記第１ビットラインに接続されて前記第１ビットラインの信号を感知増幅するビットラインセンスアンプと、前記ビットラインセンスアンプのロジック臨界値に基づいて前記ビットライン電圧レベルを較正するための較正回路と、を備える。前記ビットライン電圧レベルの較正後、前記ビットラインセンスアンプが前記ビットラインの信号を感知増幅する。

前記のような目的を果たすための本発明の望ましい一側面による半導体メモリ装置の動作方法は、メモリセルに選択的に接続されるビットラインを既定のビットラインプリチャージ電圧でプリチャージするビットラインプリチャージ段階と、前記ビットラインに接続されたビットラインセンスアンプのロジック臨界値に基づいて前記ビットライン電圧レベルを較正する較正段階と、ワードラインをイネーブルして、前記メモリセルと前記ビットラインとを接続して前記メモリセルと前記ビットラインとの間の電荷共有を発生させる電荷共有（ｃｈａｒｇｅ ｓｈａｒｉｎｇ）段階と、前記ビットラインセンスアンプをイネーブルして、前記ビットライン信号を感知増幅する感知増幅段階と、を備える。

本発明によれば、センスアンプ回路を構成する素子（例えば、トランジスタ）の工程散布やミスマッチによる影響を受けることが少なくなるため、データセンシングにおけるエラー可能性が減ってデータセンシング特性が向上する効果がある。また、本発明によるセンスアンプ回路は、基準となる他のビットラインを要しないので、ダミーメモリセルが発生しない。したがって、メモリセルアレイのサイズを縮少することができる。

以下、添付図面を参照して、本発明の望ましい実施形態を説明することによって、本発明を詳しく説明する。各図面に付された同一参照符号は、同一部材を表わす。
図５は、本発明の実施形態による半導体メモリ装置でのメモリセルブロックとビットラインセンスアンプブロックとの間の連結関係を概略的に表わす図である。

これを参照すれば、メモリセルブロックの間に位置したビットラインセンスアンプブロック（例えば、３１０ａ）は、少なくとも二つのメモリセルブロック（例えば、３００Ｌ、３００Ｒ）に接続される。さらに具体的には、ビットラインセンスアンプブロック３１０ａは、第１メモリセルブロック３００Ｌのセルアレイに沿って伸びている第１ビットラインＢＬｉと第２メモリセルブロック３００Ｒのセルアレイに沿って伸びている第２ビットラインＢＬｊとに接続され、第１ビットラインＢＬｉまたは第２ビットラインＢＬｊの信号を選択的に感知増幅できる。

第１メモリセルブロック３００Ｌのワードラインがイネーブルされる時、ビットラインセンスアンプブロック３１０ａは、第１ビットラインＢＬｉの信号を感知増幅し、第２メモリセルブロック３００Ｒのワードラインがイネーブルされる時、ビットラインセンスアンプブロック３１０ａは、第２ビットラインＢＬｊの信号を感知増幅する。ビットラインセンスアンプブロック３１０ａは、第１ビットラインまたは第２ビットライン信号を感知増幅する時、他のビットライン電圧を基準にせず、自らの値を基準に増幅する。

すなわち、ビットラインセンスアンプブロック３０１ａ、３１０ｂは、図３及び図４に図示されたクロスカップルドラッチ型センスアンプと異なって、基準となるビットライン（あるいは、相補ビットライン）を要しない。
したがって、本発明のビットラインセンスアンプブロックは、セルアレイのエッジに位置したビットラインセンスアンプブロック（例えば、３１０ｂ）のように一つのメモリセルブロックに接続されて該当のセルアレイに沿って伸びている第３ビットラインＢＬｋの信号を感知増幅できる。したがって、本発明のビットラインセンスアンプブロックが使われる場合には、エッジ側メモリセルブロックにダミーセルが発生しない。

図６は、本発明の実施形態によるビットラインセンスアンプブロックの回路図である。
図６に図示されたビットラインセンスアンプブロック３１０ａは、二つのメモリセルブロックに選択的に接続されるように具現された例である。したがって、図５に図示されたように、ビットラインセンスアンプブロック３１０ａは、二つのメモリセルブロックの間に配されて二つのメモリセルブロックのデータを選択的に感知増幅するのに使うことができる。

これを参照すれば、センスアンプブロック３１０ａは、センスアンプ回路、選択的接続回路６４０Ｌ、６４０Ｒ及びプリチャージ回路６３０Ｌ、６３０Ｒを備える。センスアンプ回路は、ビットラインセンスアンプ６１１、６１２及び較正回路６２０を備える。
ビットラインセンスアンプ６１１、６１２は、二段カスケードラッチ（２−ｓｔａｇｅ ｃａｓｃａｄｅ ｌａｔｃｈ）として具現可能である。二段カスケードラッチは、カスケードに接続される第１及び第２インバータ６１１、６１２として具現可能である。

第１インバータ６１１は、その入力端子Ｎ１がビットラインＢＬに接続されることによって、ビットラインＢＬの信号を受信してビットライン信号を反転して出力する。
第１インバータ６１１は、第１電源電圧ＬＡとその出力端子Ｎ２との間に接続され、そのゲートはビットラインＢＬに接続される第１プルアップトランジスタＰＴ１と、その出力端子Ｎ２と第２電源電圧ＬＡＢとの間に接続され、そのゲートはビットラインＢＬに接続される第１プルダウントランジスタＮＴ１として具現可能である。

較正回路６２０は、センスアンプ６１１、６１２のオフセット較正時には、較正制御信号ＣＡＬＳに応答してイネーブル（ターンオン）されて第１インバータ６１１の出力端子Ｎ２をビットラインＢＬに接続して、第１インバータ６１１の出力端子と入力端子とを相互接続させる。すなわち、較正回路６２０は、第１インバータ６１１の出力が再び入力にフィードバックされる負帰還（ｎｅｇａｔｉｖｅ ｆｅｅｄｂａｃｋ）を形成することでビットラインＢＬの電圧レベルが第１インバータ６１１のロジック臨界値（ｌｏｇｉｃ ｔｈｒｅｓｈｏｌｄ）レベルに近く較正されるようにする。

ロジック臨界値とは、出力信号のロジックレベルを遷移させうる入力信号の臨界値を言う。すなわち、入力信号のレベルがロジック臨界値を超えれば、その出力信号のロジックレベルが変わる。例えば、第１インバータ６１１の入力電圧が０．５Ｖより大きい時、その出力がロジックローレベルであり、０．５Ｖより少ない時、その出力がロジックハイレベルであれば、第１インバータ６１１のロジック臨界値は、０．５Ｖと言える。

較正回路６２０は、ビットラインＢＬ（あるいは、第１インバータの入力端子、Ｎ１）と第１インバータの出力端子Ｎ２との間に接続されて較正制御信号ＣＡＬＳに応答してターンオン／ターンオフされるスィッチ素子として具現可能である。スィッチ素子は、伝送ゲートあるいはトランジスタとして具現可能である。

第２インバータ６１２は、その入力端子Ｎ２は第１インバータ６１１の出力端子Ｎ２に接続され、その出力端子Ｎ３はビットラインＢＬに接続され、センシング制御信号ＳＡＰ、ＳＡＮに応答してイネーブル／ディセーブルされる。

具体的には、第２インバータ６１２は、第１電源電圧ＬＡに接続され、そのゲートには第１センシング制御信号ＳＡＰを受信する第１センシング制御トランジスタＰＴ２、第２電源電圧ＬＡＢに接続され、そのゲートには第２センシング制御信号ＳＡＮを受信する第２センシング制御トランジスタＮＴ３、第１センシング制御トランジスタＰＴ２と第２インバータ６１２の出力端子Ｎ３との間に接続され、そのゲートには第１インバータ６１１の出力信号を受信する第２プルアップトランジスタＰＴ３及び第２インバータ６１２の出力端子Ｎ３と第２センシング制御トランジスタＮＴ３との間に接続され、そのゲートには第１インバータ６１１の出力信号を受信する第２プルダウントランジスタＮＴ２を含みうる。

第１及び第２センシング制御信号ＳＡＰ、ＳＡＮは、第２インバータ６１２のイネーブル／ディセーブルを制御するための信号であって、半導体メモリ装置の内部で適切な時点に発生しうる。第１及び第２センシング制御信号ＳＡＰ、ＳＡＮのタイミングは、図１０を参照して後述する。
選択的接続回路６４０Ｌ、６４０Ｒは、ビットラインセンスアンプ回路６１１、６１２、６２０を第１及び第２メモリセルブロックに選択的に連結あるいは分離するための回路であって、隔離トランジスタ６４０Ｌ、６４０Ｒを含んで構成される。

第１隔離信号ＩＳＯ＿Ｌが活性化されれば、第１隔離信号ＩＳＯ＿Ｌに応答する隔離トランジスタ６４０Ｌがターンオンされ、第１メモリセルブロックをセンスアンプ回路６１１、６１２、６２０に接続させることによって、センスアンプ回路６１１、６１２、６２０は、第１メモリセルブロックＢＬＫｉから選択されたメモリセルＭＣｉのデータ、すなわち、第１ビットラインＢＬｉの信号を感知増幅する。

第２隔離信号ＩＳＯ＿Ｒが活性化されれば、第２隔離信号ＩＳＯ＿Ｒに応答する隔離トランジスタ６４０Ｒがターンオンされ、第１メモリセルブロックをセンスアンプ回路６１１、６１２、６２０に接続させることによって、センスアンプ回路６１１、６１２、６２０は第２メモリセルブロックＢＬＫｊから選択されたメモリセル（図示せず）のデータ、すなわち、第２ビットラインＢＬｊの信号を感知増幅する。

プリチャージ回路６３０Ｌ、６３０Ｒは、プリチャージモードでビットラインＢＬをビットラインプリチャージ電圧ＶＢＬに設定するための回路であって、ビットラインＢＬとビットラインプリチャージ電圧ＶＢＬラインとの間に接続され、プリチャージ制御信号ＥＱに応答してイネーブル／ディセーブルされる。
センスアンプブロック３１０ｂは、前述した構成要素の以外に他の構成要素（例えば、ビットラインＢＬをデータ入出力ラインと選択的に連結するためのスイッチング回路（図示せず）をさらに備えることもできる。

図７は、本発明の他の実施形態によるビットラインセンスアンプブロックの回路図である。
図７に図示されたビットラインセンスアンプブロック３１０ｂは、一つのメモリセルブロックと接続されるように具現された例である。したがって、図５に図示されたように、ビットラインセンスアンプブロック３１０ｂは、メモリセルアレイのエッジ側に配されてエッジ側メモリセルブロックのデータを感知増幅するのに使われる。

図７に図示されたビットラインセンスアンプブロック３１０ｂの構成は、図６に図示されたビットラインセンスアンプブロック３１０ａの構成とほぼ同一である。但し、二つのメモリセルブロックではなく、一つのメモリセルブロックにのみ接続されるので、図６に図示された第２選択的接続回路６４０Ｒとプリチャージ回路６３０Ｒとは図７に図示されたビットラインセンスアンプブロック３１０ｂには必要ではない。また、第１選択的接続回路６４０Ｌも必要ではないこともある。このような差異点を除いては、図６に図示されたビットラインセンスアンプブロック３１０ｂの構成及び動作と類似しているので、図７に図示されたビットラインセンスアンプブロック３１０ｂについての詳細な説明は省略する。

図８は、図６に図示されたセンスアンプブロック３１０ａのデータセンシング動作を説明するための図である。図１０は、図６に図示されたビットラインセンスアンプブロック３１０ａの動作を説明するための信号タイミング図である。図８及び図１０では、第１メモリセルブロックＢＬＫｉがアクティブブロックに選択された場合を仮定する。

図６、図８及び図１０を参照すれば、まず、アクティブ動作前のスタンバイ状態（ａ）では、プリチャージ制御信号ＥＱが第１ロジックレベル（例えば、ロジックハイレベル）で活性化されてビットラインＢＬはプリチャージ電圧ＶＢＬにプリチャージされる。

次に、ワードラインＷＬｉがイネーブルされる前にセンスアンプのオフセット較正（ｏｆｆｓｅｔ ｃａｌｉｂｒａｔｉｏｎ、あるいはｏｆｆｓｅｔ ｃａｎｃｅｌｌａｔｉｏｎとも言う）がなされる（ｂ）。センスアンプのオフセット較正とは、センスアンプの特性を変化させることではなく、センスアンプのロジック臨界値に基づいてビットライン電圧レベルを変化させることを意味する。

オフセット較正段階（ｂ）では、較正制御信号ＣＡＬＳが第１ロジックレベルで活性化され、第１ロジックレベルで活性化された較正制御信号ＣＡＬＳに応答して較正回路６２０のトランジスタがターンオンされることによって、第１インバータ６１１の入力端子Ｎ１と出力端子Ｎ２とが相互接続される。すなわち、第１インバータ６１１の出力端子Ｎ２がその入力端子Ｎ１に負帰還されることによって、ビットラインＢＬの電圧レベルが第１インバータ６１１のロジック臨界値に近接する。

前述したように、ロジック臨界値は、出力電圧のロジックレベルが一つの状態で他の状態に遷移される時点の入力電圧のレベルを言う。ところが、各センスアンプブロックの第１インバータのロジック臨界値は、工程によって互いに少しずつ異なりうる。したがって、センスアンプのオフセット較正過程を経た後にビットライン電圧は、第１インバータ６１１のオフセット電圧によってプリチャージ電圧より増加することもあり、プリチャージ電圧より減少することもある。すなわち、ビットライン電圧は、“プリチャージ電圧ＶＢＬ＋オフセット電圧＝第１インバータのロジック臨界値”になる。オフセット電圧は正の値となったり、負の値となったりする。

較正回路６２０をターンオフ（ｃ）した後、選択されたワードラインＷＬｉをイネーブルする（ｄ）。次いで、ビットラインＢＬと選択されたメモリセルＭＣｉとの間の電荷共有がなされる。電荷共有がなされるによって、ビットライン電圧は、“プリチャージ電圧ＶＢＬ＋オフセット電圧”、すなわち、第１インバータのロジック臨界値レベルで増加するか又は減少する。

このように、電荷共有がなされた状態（ｄ）で第１及び第２センシング制御信号ＳＡＰ、ＳＡＮをイネーブルして第２インバータ６１２をイネーブルさせる（ｅ）。第２インバータ６１２がイネーブルされれば、正の帰還（ｐｏｓｉｔｉｖｅ ｆｅｅｄｂａｃｋ）がなされる（ｅ）。すなわち、第１及び第２インバータ６１１、６１２がカスケードに連結され、第２インバータ６１２の出力端子Ｎ３は第１インバータ６１１の入力端子Ｎ１と接続される。したがって、第１及び第２インバータ６１１、６１２で構成された２段カスケード型ラッチによってビットライン信号の感知増幅がなされる（ｅ）。

図１０では、選択されたメモリセルＭＣｉに保存されたデータがロジックハイレベルデータＤ１であり、第１インバータ６１１が所定の正のオフセット電圧−Ｖｔを有する波形Ｄ１／−Ｖｔと、選択されたメモリセルＭＣｉに保存されたデータがロジックローレベルデータＤ０であり、第１インバータ６１１が所定の正のオフセット電圧＋Ｖｔを有する波形Ｄ０／＋Ｖｔが図示される。

前者の波形Ｄ１／−Ｖｔの場合、オフセット較正段階で、負のオフセット電圧−Ｖｔによって第１インバータ６１１の出力信号ＳＡ１＿ＯレベルとビットラインＢＬの信号レベルすべてがプリチャージ電圧ＶＢＬレベルで若干落ちる。しかし、電荷共有がなされれば、ビットラインＢＬの信号レベルはロジックハイレベルデータＤ１によって上がって、感知増幅段階ではビットラインの信号レベルは急激にハイレベルで増加する。

一方、後者の波形Ｄ０／＋Ｖｔの場合には、オフセット較正段階では、正のオフセット電圧＋Ｖｔによって第１インバータ６１１の出力信号ＳＡ１＿ＯレベルとビットラインＢＬの信号レベルすべてがプリチャージ電圧ＶＢＬレベルで若干増加する。しかし、電荷共有がなされれば、ビットラインＢＬの信号レベルはロジックローレベルデータＤ０によって落ちて、感知増幅段階ではビットラインの信号レベルは急激にローレベルに落ちる。
前述した過程を経て選択されたメモリセルＭＣｉのデータが感知増幅される。

図９は、図６に図示されたセンスアンプブロック３１０ａのデータセンシングを完了した後、プリチャージ動作を説明するための図である。
図６、図９及び図１０を参照すれば、センスアンプブロック３１０ａのデータセンシングを完了した後、プリチャージ動作は、前述したセンスアンプブロック３１０ａのデータセンシング動作の逆の順序になされる。

データのセンシング（ｅ）が完了すれば、イネーブルされたワードラインＷＬｉがディセーブル（ＷＬ ｓｈｕｔｄｏｗｎ）される（ｆ）。次に、第１及び第２センシング制御信号ＳＡＰ、ＳＡＮをディセーブルして、第２インバータ６１２をディセーブルさせてデータセンシングを中断する（ｇ）。その次に、較正制御信号ＣＡＬＳが再び第１ロジックレベルで活性化され、第１ロジックレベルで活性化された較正制御信号ＣＡＬＳに応答して較正回路６２０のトランジスタがターンオンされることによって、第１インバータ６１１の入力端子Ｎ１と出力端子Ｎ２とが相互接続される（ｈ）。これと同時に、ビットラインプリチャージ電圧ＶＢＬがビットラインＢＬに印加されることによって、オフセット較正とビットラインプリチャージとが同時に実行される（ｈ）。オフセット較正とともにビットラインプリチャージを実行すれば、ビットラインの電圧をより迅速にプリチャージ電圧レベルに近接させることができる。

較正制御信号ＣＡＬＳを第２ロジックレベル（例えば、ロジックローレベル）で非活性化させて較正回路６２０をディセーブルし、ビットラインプリチャージ電圧ＶＢＬは、ビットラインＢＬに印加し続けてビットラインの電圧をビットラインプリチャージ電圧ＶＢＬレベルにするプリチャージが実行される（ｉ及びｊ）。
前述したように、本発明の実施形態によれば、ワードラインがイネーブルされる前に第１インバータに負帰還を形成してビットライン電圧を第１インバータのロジック臨界値に近くなるように設定するセンスアンプのオフセット較正がなされる。ビットラインの電圧を第１インバータのロジック臨界値に近接するように設定した後、ワードラインをイネーブルすれば、電荷共有によってビットライン電圧レベルがわずかに変わっても第１インバータの出力信号のレベルは急激に変わりうる。以後、二段カスケードラッチがビットライン信号を増幅すれば、より早い時間内にビットライン信号を感知されたデータに相応する電圧レベルに復旧させうる。したがって、本発明によれば、データセンシング速度が向上する。

また、本発明の実施形態によれば、センスアンプのオフセット較正過程を経ることによって、センスアンプを構成する素子（例えば、トランジスタ）間のミスマッチによる影響を減らすことができる。
図１１及び図１２は、図６に図示されたセンスアンプブロック３１０ａのシミュレーション結果を表わすグラフである。

図１１は、センスアンプブロック３１０ａのデータセンシング動作を１回シミュレーションした結果を表わし、図１２は、センスアンプブロック３１０ａのデータセンシング動作を１００回シミュレーションした結果を表わす。図１２を参照すれば、オフセット較正後、該較正されたビットライン電圧レベルの分布が広い。これは、センスアンプのオフセット電圧の分布が広いということを意味し、これは、またセンスアンプを構成する素子の特性が工程散布によって変わることを意味する。すなわち、工程散布（ｐｒｏｃｅｓｓ ｖａｒｉａｔｉｏｎ）によって素子間のミスマッチが多く発生しうるということである。このように、工程散布によって素子の特性が変わるにもかかわらず、図１１及び図１２を参照すれば、データセンシングは、エラーなしになされるということが分かる。

図１３は、本発明の実施形態によるセンスアンプ回路と通常のクロスカップルドラッチ型センスアンプ回路のシミュレーション結果を比べて表わすグラフである。
図１３で、‘９１０’は、通常のクロスカップルドラッチ型センスアンプ回路がロジックローレベルデータＤ０を感知増幅した場合、‘９２０’は、本発明の実施形態によるセンスアンプ回路がロジックローレベルデータＤ０を感知増幅した場合、‘９３０’は、通常のクロスカップルドラッチ型センスアンプ回路がロジックハイレベルデータＤ１を感知増幅した場合、‘９４０’は、本発明の実施形態によるセンスアンプ回路がロジックハイレベルデータＤ１を感知増幅した場合を表わす。

これを参照すれば、通常のクロスカップルドラッチ型センスアンプ回路の場合、データを感知増幅する速度の分布がかなり広い。すなわち、工程散布によってデータの感知増幅速度がかなり遅くなることが分かる。
一方、本発明の実施形態によるセンスアンプ回路の場合、データを感知増幅する速度の分布が相対的に狭い。すなわち、本発明の実施形態によるセンスアンプ回路は、工程散布にあまり敏感ではないということが分かる。したがって、センスアンプを構成する素子（例えば、トランジスタ）間のミスマッチにも影響を受けることが少ない。

本発明は、図面に図示された実施形態を参考にして説明されたが、これは例示的なものに過ぎず、当業者ならば、これより多様な変形及び均等な他実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の保護範囲は、特許請求の範囲によって決まるべきである。

本発明は、半導体メモリ装置のセンスアンプ回路及びその動作方法に適用されうる。

通常のフォルド型ビットライン構造を概略的に表わす図である。 通常のオープンビットライン構造を概略的に表わす図である。 フォルド型ビットライン構造に対応する通常のクロスカップルドラッチ型センスアンプの回路図である。 オープン型ビットライン構造に対応する通常のクロスカップルドラッチ型センスアンプの回路図である。 本発明の実施形態による半導体メモリ装置でのメモリセルブロックとビットラインセンスアンプブロックとの間の連結関係を概略的に表わす図である。 本発明の実施形態によるビットラインセンスアンプブロックの回路図である。 本発明の他の実施形態によるビットラインセンスアンプブロックの回路図である。 図６に図示されたセンスアンプブロックのデータセンシング動作を説明するための図である。 図６に図示されたセンスアンプブロックのデータセンシングを完了した後、プリチャージ動作を説明するための図である。 図６に図示されたビットラインセンスアンプブロックの動作を説明するための信号タイミング図である。 図６に図示されたセンスアンプブロックのシミュレーション結果を表わすグラフである。 図６に図示されたセンスアンプブロックのシミュレーション結果を表わすグラフである。 本発明の実施形態によるセンスアンプ回路と通常のクロスカップルドラッチ型センスアンプ回路とのシミュレーション結果を比べて表わすグラフである。

符号の説明

３１０ａ、３１０ｂ：ビットラインセンスアンプブロック
３００Ｌ：第１メモリセルブロック
３００Ｒ：第２メモリセルブロック
６１１：第１インバータ
６１２：第２インバータ
６２０：較正回路
６３０Ｌ、６３０Ｒ：プリチャージ回路
６４０Ｌ、６４０Ｒ：隔離トランジスタ

Claims (19)

1. ビットラインに接続され、前記ビットラインの信号を感知増幅するビットラインセンスアンプと、
   前記ビットラインセンスアンプのロジック臨界値に基づいて前記ビットラインの電圧レベルを較正するための較正回路と、を備え、
   前記ビットラインの電圧レベルの較正後、前記ビットラインセンスアンプが前記ビットラインの信号を感知増幅することを特徴とする半導体メモリ装置のセンスアンプ回路。
2. 前記ビットラインセンスアンプは、
   二段カスケード型ラッチを備えることを特徴とする請求項１に記載の半導体メモリ装置のセンスアンプ回路。
3. 前記二段カスケード型ラッチは、
   その入力端子が前記ビットラインに接続される第１インバータと、
   その入力端子は前記第１インバータの出力端子に接続され、その出力端子は前記ビットラインに接続され、センシング制御信号に応答してイネーブル／ディセーブルされる第２インバータと、を備えることを特徴とする請求項２に記載の半導体メモリ装置のセンスアンプ回路。
4. 前記較正回路は、
   前記第１インバータの出力端子と前記ビットラインとの間に接続され、較正制御信号に応答してターンオン／ターンオフされるスィッチ素子を備えることを特徴とする請求項３に記載の半導体メモリ装置のセンスアンプ回路。
5. 前記スィッチ素子は、
   トランジスタ及び伝送ゲートのうち一つを含むことを特徴とする請求項４に記載の半導体メモリ装置のセンスアンプ回路。
6. 前記第１インバータは、
   第１電源電圧と前記第１インバータの出力端子との間に接続され、そのゲートは前記ビットラインに接続される第１プルアップトランジスタと、
   前記第１インバータの出力端子と第２電源電圧との間に接続され、そのゲートは前記ビットラインに接続される第１プルダウントランジスタと、を含むことを特徴とする請求項５に記載の半導体メモリ装置のセンスアンプ回路。
7. 前記センシング制御信号は第１及び第２センシング制御信号を含み、
   前記第２インバータは、
   第１電源電圧に接続され、そのゲートには第１センシング制御信号を受信する第１センシング制御トランジスタと、
   第２電源電圧に接続され、そのゲートには第２センシング制御信号を受信する第２センシング制御トランジスタと、
   前記第１センシング制御トランジスタと前記第２インバータの出力端子との間に接続され、そのゲートには前記第１インバータの出力信号を受信する第２プルアップトランジスタと、
   前記第２インバータの出力端子と前記第２センシング制御トランジスタとの間に接続され、そのゲートには前記第１インバータの出力信号を受信する第２プルダウントランジスタと、を含むことを特徴とする請求項６に記載の半導体メモリ装置のセンスアンプ回路。
8. 第１メモリセルアレイと、
   前記第１メモリセルアレイに沿って伸びている第１ビットラインと、
   前記第１ビットラインに接続され、前記第１ビットラインの信号を感知増幅するビットラインセンスアンプと、
   前記ビットラインセンスアンプのロジック臨界値に基づいて前記ビットライン電圧レベルを較正するための較正回路と、を備え、
   前記ビットライン電圧レベルの較正後、前記ビットラインセンスアンプが前記ビットラインの信号を感知増幅することを特徴とする半導体メモリ装置。
9. 前記ビットラインセンスアンプは、
   その入力端子が前記ビットラインに接続される第１インバータと、
   その入力端子は前記第１インバータの出力端子に接続され、その出力端子は前記ビットラインに接続され、センシング制御信号に応答してイネーブル／ディセーブルされる第２インバータと、を備えることを特徴とする請求項８に記載の半導体メモリ装置。
10. 前記較正回路は、
    前記第１インバータの出力端子と前記ビットラインとの間に接続され、較正制御信号に応答してターンオン／ターンオフされるスィッチ素子を備えることを特徴とする請求項９に記載の半導体メモリ装置。
11. 前記半導体メモリ装置は、
    第２メモリセルアレイと、
    前記第２メモリセルアレイに沿って伸びている第２ビットラインと、をさらに備え、
    前記ビットラインセンスアンプは、前記第１ビットラインの信号と前記第２ビットラインの信号とを選択的に感知増幅することを特徴とする請求項９に記載の半導体メモリ装置。
12. 前記半導体メモリ装置は、
    プリチャージ制御信号に応答して、前記第１及び第２ビットラインを既定のビットラインプリチャージ電圧でプリチャージするプリチャージ回路をさらに備えることを特徴とする請求項１１に記載の半導体メモリ装置。
13. 前記半導体メモリ装置は、
    第１隔離信号に応答して、前記第１ビットラインを前記ビットラインセンスアンプと選択的に接続させる第１選択的接続回路と、
    第２隔離信号に応答して、前記第２ビットラインを前記ビットラインセンスアンプと選択的に接続させる第２選択的接続回路と、をさらに備えることを特徴とする請求項１１に記載の半導体メモリ装置。
14. メモリセルに選択的に接続されるビットラインを既定のビットラインプリチャージ電圧でプリチャージするビットラインプリチャージ段階と、
    前記ビットラインに接続されたビットラインセンスアンプのロジック臨界値に基づいて前記ビットライン電圧レベルを較正する較正段階と、
    ワードラインをイネーブルして、前記メモリセルと前記ビットラインとを接続して前記メモリセルと前記ビットラインとの間の電荷共有を発生させる電荷共有段階と、
    前記ビットラインセンスアンプをイネーブルして、前記ビットライン信号を感知増幅する感知増幅段階と、を備えることを特徴とする半導体メモリ装置の動作方法。
15. 前記ビットラインセンスアンプは、第１及び第２インバータがカスケードに連結される二段カスケードラッチを含み、
    前記較正段階は、前記第１インバータの入力端子と出力端子とをいずれも前記ビットラインに接続させる段階を備えることを特徴とする請求項１４に記載の半導体メモリ装置の動作方法。
16. 前記感知増幅段階は、
    前記第２インバータの入力端子を前記第１入力端子の出力端子に接続させ、前記第２インバータの出力端子を前記ビットラインに接続させる段階を備えることを特徴とする請求項１５に記載の半導体メモリ装置の動作方法。
17. 前記半導体メモリ装置の動作方法は、
    前記較正段階後と前記感知増幅段階前とに、前記第１インバータの出力端子を前記ビットラインから電気的に分離する段階をさらに備えることを特徴とする請求項１６に記載の半導体メモリ装置の動作方法。
18. 前記半導体メモリ装置の動作方法は、
    前記ワードラインをディセーブルする段階と、
    前記第２インバータをディセーブルする段階と、
    前記第１インバータの入力端子と出力端子とをいずれも前記ビットラインに接続し、前記ビットラインに前記ビットラインプリチャージ電圧を印加するオフセット較正とビットラインプリチャージ同時実行段階と、をさらに備えることを特徴とする請求項１６に記載の半導体メモリ装置の動作方法。
19. 前記プリチャージ段階は、
    前記オフセット較正とビットラインプリチャージ同時実行段階以後になされることを特徴とする請求項１８に記載の半導体メモリ装置の動作方法。

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