KR20080001277A - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

Info

Publication number
KR20080001277A
KR20080001277A KR1020060059601A KR20060059601A KR20080001277A KR 20080001277 A KR20080001277 A KR 20080001277A KR 1020060059601 A KR1020060059601 A KR 1020060059601A KR 20060059601 A KR20060059601 A KR 20060059601A KR 20080001277 A KR20080001277 A KR 20080001277A
Authority
KR
South Korea
Prior art keywords
voltage
precharge
bit line
signal
precharge voltage
Prior art date
Application number
KR1020060059601A
Other languages
English (en)
Inventor
고영조
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060059601A priority Critical patent/KR20080001277A/ko
Publication of KR20080001277A publication Critical patent/KR20080001277A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)

Abstract

본 발명은 반도체 설계 기술에 관한 것으로 특히, 반도체 메모리 장치의 목표전압으로 비트라인을 안정적으로 프리차지시키는 반도체 메모리 장치에 관한 것으로, 이를 위해 본 발명은, 비트라인 오버 드라이빙 구조를 가진 반도체 메모리 장치에 있어서, 프리차지 신호에 응답하여 정 비트라인을 제1 프리차지전압과 제2 프리차지전압 - 순차적으로 인가됨 - 으로 구동하기 위한 제1 구동수단, 프리차지 신호에 응답하여 부 비트라인을 제2 프리차지전압으로 구동하기 위한 제2 구동수단 및 프리차지 신호에 응답하여 상기 정 비트라인 및 상기 부 비트라인을 이퀄라이즈하기 위한 이퀄라이즈 수단을 구비하며, 상기 제1 프리차지전압은 프리차지 시점으로부터 일정 구간동안 상기 제2 프리차지전압 보다 낮은 레벨을 갖는 것을 특징으로 하는 반도체 메모리 장치를 제공한다.
비트라인, 비트라인 프리차지부, 프리차지, 프리차지 전압, 트랜지스터

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
도 1은 일반적인 비트라인 감지증폭기 드라이버를 나타낸 회로도.
도 2는 비트라인 감지증폭기의 동작에 따른 비트라인의 전압레벨의 변화를 설명하기 위한 도면.
도 3은 비트라인 감지증폭기와 비트라인 프리차지부를 나타낸 도면.
도 4는 과도한 오버드라이빙 동작으로 인해 프리차지 동작시에도 상승된 전압 레벨을 갖게되는 비트라인(BL/BLB)을 설명하기 위한 도면.
도 5는 본 발명의 일실시예에 따른 비트라인 프리차지부를 나타낸 도면.
도 6은 도 5의 제1 프리차지전압(VBLP1)을 생성하는 제1 프리차지전압 생성회로를 나타낸 도면.
* 도면의 주요부분에 대한 부호의 설명 *
301 : 비트라인 프리차지부
302 : 비트라인 감지증폭기
본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 메모리 장치의 비트라인 프리차지부에 관한 것이다.
현재의 반도체 메모리 소자는 선폭 및 셀 사이즈가 지속적인 스케일링 다운이 진행됨에 따라 전원 전압의 저전압화가 가속되고 있으며, 이에 따라 저전압 환경에서 요구되는 성능을 만족시키기 위한 설계 기술이 요구되고 있다.
대부분의 반도체 메모리 장치는 외부 전압(전원 전압)을 인가 받아 내부 전압을 발생시키기 위한 내부 전압 발생회로를 칩 내에 탑재하여 칩 내부회로의 동작에 필요한 전압을 자체적으로 공급하도록 하고 있다. 그 중에서도 디램(DRAM)과 같이 비트라인 감지증폭기를 사용하는 메모리 소자의 경우, 셀 데이터를 감지하기 위하여 코어 전압(VCORE)을 사용하고 있다.
하지만, 동작 전압이 낮아지는 추세의 디램에서 코어 전압(VCORE)만을 이용하게 되면, 짧은 시간에 많은 셀의 데이터를 증폭시키는데 무리가 따르게 된다.
이러한 문제점을 해결하기 위해, 비트라인 감지증폭기의 동작 초기(메모리 셀과 비트라인간 전하 공유 직후)에 비트라인 감지증폭기의 풀업 전원라인을 일정시간 동안 코어 전압(VCORE)보다 높은 전압(일반적으로 전원 전압(VDD)을 사용)으로 구동하는 비트라인 감지증폭기 오버드라이빙 방식을 채택하고 있다. 그리고 이와 같은 비트라인 감지증폭기 오버드라이빙 방식은 비트라인 감지증폭기의 전원라인(풀업 전원라인/풀다운 전원라인)을 구동시키는 비트라인 감지증폭기 드라이버에 서 제어한다.
도 1은 일반적인 비트라인 감지증폭기 드라이버를 나타낸 회로도이다.
도 1을 참조하면, 비트라인 감지증폭기 드라이버는 비트라인 감지증폭기의 풀업 전원라인(RTO)을 노멀드라이빙전압(VCORE)으로 구동하기 위한 노멀드라이버(N5), 비트라인 감지증폭기의 풀업 전원라인(RTO)을 오버드라이빙전압(VCORE+α)으로 구동하기 위한 오버드라이버(N4), 비트라인 감지증폭기의 풀다운 전원라인(SB)을 풀다운드라이빙전압(VSS)으로 구동하기 위한 풀다운드라이버(N6)를 구비한다. 그리고, 비트라인 감지증폭기의 전원라인(RTO, SB)을 프리차지하기 위한 전원라인 프리차지부(201)를 더 구비한다.
간략하게 동작을 설명하면, 메모리셀에 있던 데이터가 비트라인(BL/BLB)에 실리면 전위차가 야기된다. 이 전위차를 증폭시키기 위해 비트라인 감지증폭기가 동작하는데, 최초 비트라인 감지증폭기 드라이버에서 비트라인 감지증폭기의 풀업 전원라인(RTO)을 오버드라이빙전압(VCORE+α)으로 구동시켜 비트라인 감지증폭기의 센싱능력을 향상시킨다. 이때, 오버드라이버(N4)는 오버드라이빙 신호(SAP1)를 게이트 입력신호로 받아들여 동작한다.
이어서, 오버드라이빙 신호(SAP1)가 비활성화되고 노멀드라이빙 신호(SAP2)가 활성화되어 비트라인 감지증폭기의 풀업 전원라인(RTO)을 노멀드라이빙 전압(VCORE)으로 구동한다.
이때, 비트라인 감지증폭기의 풀업 전원라인(RTO)을 오버드라이빙 전압(VCORE+α) 또는 노멀드라이빙 전압(VCORE)으로 구동시킬 때, 풀다운 전원라 인(SB)은 풀다운드라이빙 전압(VSS)으로 구동되고 있어야 한다.
이와 같은 비트라인 감지증폭기 드라이버의 동작에 따라 비트라인 감지증폭기가 동작하게 되는데, 비트라인 감지증폭기의 동작에 따른 비트라인(BL/BLB)의 전압레벨의 변화를 보면 하기와 같다.
도 2는 비트라인 감지증폭기의 동작에 따른 비트라인의 전압레벨의 변화를 설명하기 위한 도면이다.
도 2를 참조하면, 우선, 반도체 메모리 장치의 프리차지 동작으로 인해 비트라인(BL/BLB)이 프리차지전압(VCORE/2)으로 구동(D구간)된다.
이후 메모리셀로 부터 데이터가 출력되어 비트라인(BL/BLB)에 전위차가 야기(A구간)된다. 이것을 비트라인 감지증폭기의 오버드라이빙 동작으로 전위차를 더욱 증폭(B구간)시킨다. 이어 원하는 만큼의 센싱능력을 확보한 후 노멀드라이빙 동작(C동작)으로 데이터를 유지한다.
데이터가 데이터전송라인에 실린 후에는 재차 비트라인(BL/BLB)은 프리차지 전압(VCORE/2)으로 구동된다.
상술과 같은 동작은 비트라인(BL/BLB)에 연결된 비트라인 감지증폭기와 비트라인 프리차지부에 의해 이루어지는 것으로써, 이를 설명하기 위한 도면은 하기와 같다.
도 3은 비트라인 감지증폭기와 비트라인 프리차지부를 나타낸 도면이다.
도 3을 참조하면, 비트라인 감지증폭기(102)는 전원라인(RTO/SB)에서 전달된 전압으로 비트라인(BL/BLB)을 구동한다.
그리고, 비트라인 프리차지부(101)는 비트라인(BL/BLB)을 프리차지전압(VCORE/2)으로 구동하기 위한 프리차지 드라이버(N1, N2)와 정/부 비트라인(BL/BLB)을 이퀄라이즈하기 위한 이퀄라이징 드라이버(N3)로 구현할 수 있다.
이와 같이 비트라인 프리차지부(101)와 비트라인 감지증폭기(102)를 구비한 반도체 메모리 장치는 오버드라이빙 동작시 비트라인(BL/BLB)의 전압레벨이 반드시 코어전압(VCORE)보다 높은 전압레벨(VCORE+α)로 상승되게 되며, 필요 이상의 차지(charge)가 비트라인(BL/BLB)이 유입되게 된다.
그리고, 좀 더 개선된 센싱능력을 확보하기 위해 상기 α값을 증가시킬 경우 오버드라이빙 동작이 끝나고 노멀드라이빙 동작으로 전환되어도 비트라인(BL/BLB)의 전압레벨이 코어 전압(VCORE)이 되지 못하고 코어 전압(VCORE)보다 증가된 전압레벨을 갖게 된다.
도 4는 과도한 오버드라이빙 동작으로 인해 프리차지 동작시에도 상승된 전압 레벨을 갖게되는 비트라인(BL/BLB)을 설명하기 위한 도면이다.
도 4를 참조하면, 오버드라이빙 동작시 과도한 오버드라이빙 전압(VCORE+δ)으로 비트라인(BL/BLB)을 구동시키게 되고, 이에 따라 노멀드라이빙 동작시에도 코어 전압(VCORE)보다 높은 전압 레벨(VCORE+β)을 유지한다.
그리고, 센싱동작이 끝난 후에도 비트라인(BL/BLB)이 프리차지전압(VCORE/2)보다 높은 전압 레벨(VCORE/2+Δ)으로 구동된다.
이는 반도체 메모리 장치가 고속 동작하는데 방해 요인이 될 뿐만 아니라, 저전력을 갖는 반도체 메모리 장치를 확보하는데에도 방해 요인이 되고 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 목표전압으로 비트라인을 안정적으로 프리차지시키는 반도체 메모리 장치를 제공하는 것을 제1 목적으로 한다.
과도한 오버드라이빙 동작으로 인해 상승된 전압레벨을 갖는 비트라인을 프리차지시킬때 일정구간 프리차지전압보다 낮은 전압으로 구동시키는 반도체 메모리 장치를 제공하는 것을 제2 목적으로 한다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일측면에 따르면, 비트라인 오버 드라이빙 구조를 가진 반도체 메모리 장치에 있어서, 프리차지 신호에 응답하여 정 비트라인을 제1 프리차지전압과 제2 프리차지전압 - 순차적으로 인가됨 - 으로 구동하기 위한 제1 구동수단, 프리차지 신호에 응답하여 부 비트라인을 제2 프리차지전압으로 구동하기 위한 제2 구동수단 및 프리차지 신호에 응답하여 상기 정 비트라인 및 상기 부 비트라인을 이퀄라이즈하기 위한 이퀄라이즈 수단을 구비하며, 상기 제1 프리차지전압은 프리차지 시점으로부터 일정 구간동안 상기 제2 프리차지전압 보다 낮은 레벨을 갖는 것을 특징으로 하는 반도체 메모리 장치를 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 5는 본 발명의 일실시예에 따른 비트라인 프리차지부를 나타낸 도면이다. 그리고, 도 4의 도면을 인용하여 설명한다.
도 5를 참조하면, 비트라인 프리차지부(301)는 프리차지 신호(BLEQ)에 응답하여 정 비트라인(BL)을 제1 프리차지전압(VBLP1)으로 구동하기 위한 제1 구동부(N7), 프리차지 신호(BLEQ)에 응답하여 부 비트라인(BLB)을 제2 프리차지전압(VBLP2)으로 구동하기 위한 제2 구동부(N8), 프리차지 신호(BLEQ)에 응답하여 정 비트라인(BL) 및 부 비트라인(BLB)을 이퀄라이즈하기 위한 이퀄라이즈부(N11)을 구비한다.
여기서, 제1 프리차지전압(VBLP1)은 비트라인의 프리차지 시점으로부터 일정 구간동안 제2 프리차지전압(VBLP2) 보다 낮은 전압 레벨을 갖고, 일정 구간이후에는 제2 프리차지전압(VBLP2)과 같은 레벨을 갖는 것이 바람직하다. 그리고, 각 부(N7, N8, N11)는 엔모스 트랜지스터이다.
더욱 구체적으로 설명하면, 제2 프리차지전압(VBLP2)은 기존에 사용해 왔던 하프코어전압(VCORE/2)이고, 제1 프리차지전압(VBLP1)은 프리차지 동작시의 비트라인(BL/BLB)의 전압레벨에 대응한다. 예를 들어, 비트라인(BL/BLB)의 전압레벨이 상승(VCORE+β)한 상태에서 프리차지 동작을 수행하게 되면, 초기에는 상승레벨(β)을 고려한 전압레벨(VCORE/2-β)을 갖는다. 이후 비트라인(BL/BLB)의 전압레벨이 프리차지 전압(VCORE/2)이 되면 프리차지 전압(VCORE/2)과 동일한 전압레벨을 갖는 다.
간략하게 동작을 설명하면, 데이터가 실린 비트라인(BL/BLB)을 증폭하기 위해 비트라인 감지증폭기(302)가 동작한다. 이때, 센싱효율을 증대시키기 위해 과도한 오버드라이빙 동작을 수행하면 비트라인(BL/BLB)의 전압레벨이 상승(VCORE+β)하게 된다.
이후, 프리차지 동작을 수행하기 위해 프리차지 신호(BLEQ)가 활성화되어 제1 구동부(N7), 제2 구동부(N8) 및 이퀄라이즈부(N11)가 구동된다.
따라서, 정 비트라인(BL)은 제1 프리차지전압(VBLP1)으로 구동되고, 부 비트라인(BLB)은 제2 프리차지전압(VBLP2)으로 구동되며, 동시에 정/부 비트라인(BL/BLB)은 이퀄라이즈 된다.
여기서 중요한 것은 정 비트라인(BL)은 제1 프리차지전압(VBLP1)으로, 부 비트라인(BLB)은 제2 프리차지전압(VBLP2)으로 구동되는 것이다. 정 비트라인(BL)의 전압레벨이 상승(VCORE+β)된 것을 하프코어전압(VCORE/2)보다 낮은 전압(VCORE/2-β)으로 구동하여 정 비트라인(BL)의 전압레벨을 하프코어전압(VCORE/2)으로 맞추고 이를 부 비트라인(BLB)과 이퀄라이즈 하므로써, 종래의 문제점을 해결하는 것이다.
이후, 제1 프리차지전압(VBLP1)은 하프코어전압(VCORE/2)을 갖게 되어 비트라인(BL/BLB)의 전압레벨을 하프코어전압(VCORE/2)으로 유지한다.
이와 같은 제1 프리차지전압(VBLP1)을 갖기위해서는 선택신호에 따라 하프코어전압(VCORE/2)과 전압레벨이 감소된 하프코어전압(VCORE/2-β)을 출력하는 회로 가 필요하다.
도 6은 도 5의 제1 프리차지전압(VBLP1)을 생성하는 제1 프리차지전압 생성회로를 나타낸 도면이다.
도 6을 참조하면, 제1 프리차지전압 생성회로는 제1 인에이블신호(EN1)에 응답하여 하프코어전압(VCORE/2)을 제1 프리차지전압(VBLP1)으로 출력하는 제1 엔모스 트랜지스터(N9), 제2 인에이블신호(EN2)에 응답하여 하프코어전압(VCORE/2)을 다운컨버팅(401)하여여 전압레벨이 감소된 하프코어전압(VCORE/2-β)을 제1 프리차지전압(VBLP1)으로 출력하는 제2 엔모스 트랜지스터(N10)으로 구현할 수 있다.
여기서, 타이밍 다이어그램을 보면 정상 프리차지 동작시에는 제1 인에이블 신호(EN1)가 활성화되고, 제2 인에이블 신호(EN2)는 비활성화된다.
이때, 비트라인(BL/BLB)의 전압레벨이 상승되어 감소된 하프코어전압(VCORE/2-β)을 출력해야 할 때에는 제1 인에이블 신호(EN1)가 비활성화되고, 제2 인에이블 신호(EN2)가 활성화된다.
이어서, 비트라인(BL/BLB)의 전압레벨이 하프코어전압(VCORE/2)이 되면 다시 제1 인에이블 신호(EN1)가 활성화되고, 제2 인에이블 신호(EN2)는 비활성화된다.
본 발명을 정리해 보면, 과도한 오버드라이빙 동작으로 인해 비트라인(BL/BLB)의 전압레벨이 상승되고, 이로 인해 프리차지 동작시에도 프리차지전압(VCORE/2)보다 높은 레벨을 갖게되는 종래의 문제점을 해결하기 위해, 프리차지 동작 초기에는 프리차지전압(VCORE/2)보다 전압레벨이 낮은 프리차지전압(VCORE/2-β)으로 비트라인(BL/BLB)을 구동시킨다. 그리고 이후에는 비트라인(BL/BLB)을 프 리차지전압(VCORE/2)으로 구동시킨다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 사용된 로직의 종류 및 배치는 입력신호 및 출력 신호가 모두 하이 액티브 신호인 경우를 일례로 들어 구현한 것이므로, 신호의 액티브 극성이 바뀌면 로직의 구현예 역시 변화될 수 밖에 없으며, 이러한 구현예는 경우의 수가 너무나 방대하고, 또한 그 구현예의 변화가 본 발명이 속하는 기술분아에서 통상의 지식을 가진 자에게 있어 기술적으로 쉽게 유추될 수 있는 사항이므로 각각의 경우에 대해 직접적으로 언급하지는 않기로 한다.
이상에서 살펴본 바와 같이, 본 발명은 과도한 오버드라이빙 동작으로 인해 상승된 전압레벨을 갖는 비트라인을 프리차지시킬때 일정구간 프리차지전압보다 낮은 전압으로 구동시켜 비트라인을 목표하는 프리차지전압 레벨을 갖도록 한다.
따라서, 비트라인 감지증폭기 동작시 비트라인의 디벨롭 스피드(DEVELOP SPEED)를 향상시켜 반도체 메모리 장치의 고속 동작화를 얻는다.
그리고, 코어전압의 안정성을 가져다 줌으로써, 반도체 메모리 장치의 안정 성을 확보할 수 있다.

Claims (9)

  1. 비트라인 오버 드라이빙 구조를 가진 반도체 메모리 장치에 있어서,
    프리차지 신호에 응답하여 정 비트라인을 제1 프리차지전압과 제2 프리차지전압으로 구동하기 위한 제1 구동수단;
    프리차지 신호에 응답하여 부 비트라인을 제2 프리차지전압으로 구동하기 위한 제2 구동수단; 및
    프리차지 신호에 응답하여 상기 정 비트라인 및 상기 부 비트라인을 이퀄라이즈하기 위한 이퀄라이즈 수단을 구비하며,
    상기 제1 프리차지전압은 프리차지 시점으로부터 일정 구간동안 상기 제2 프리차지전압 보다 낮은 레벨을 갖는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 제1 프리차지전압을 생성하기 위한 전압생성부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 제1 구동수단은 상기 제1 프리차지 신호를 게이트 입력신호로 하는 제1 엔모스 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서,
    상기 제2 구동수단은 상기 제2 프리차지 신호를 게이트 입력신호로 하는 제2 엔모스 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
  5. 제2항에 있어서,
    상기 전압생성부는,
    제1 인에이블 신호에 응답하여 제2 프리차지전압을 출력하는 제1 전압생성회로; 및
    제2 인에이블 신호에 응답하여 제1 프리차지전압을 출력하는 제2 전압생성회로
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서,
    상기 제1 전압생성회로는 상기 제1 인에이블 신호를 게이트 입력신호로 하는 제3 엔모스 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
  7. 제5항에 있어서,
    상기 제2 전압생성회로는,
    상가 제2 프리차지전압을 다운컨버팅 하는 다운컨버터; 및
    상기 다운컨버터의 출력전압을 제1 프리차지 전압으로 출력하는 제4 엔모스 트랜지스터
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제1항에 있어서,
    상기 제1 프리차지 전압은 하프코어전압(VCORE/2)보다 전압레벨이 낮은 감소된하프코어전압(VCORE/2-β)이고, 상기 제2 프리차지 전압은 상기 하프코어전압(VCORE/2)인 것을 특징으로 하는 반도체 메모리 장치.
  9. 제1항에 있어서,
    상기 제1 프치차지 전압과 제2 프리차지 전압은 순차적으로 인가되는 것을 특징으로 하는 반도체 메모리 장치.
KR1020060059601A 2006-06-29 2006-06-29 반도체 메모리 장치 KR20080001277A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060059601A KR20080001277A (ko) 2006-06-29 2006-06-29 반도체 메모리 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060059601A KR20080001277A (ko) 2006-06-29 2006-06-29 반도체 메모리 장치

Publications (1)

Publication Number Publication Date
KR20080001277A true KR20080001277A (ko) 2008-01-03

Family

ID=39213319

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060059601A KR20080001277A (ko) 2006-06-29 2006-06-29 반도체 메모리 장치

Country Status (1)

Country Link
KR (1) KR20080001277A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9117545B1 (en) 2014-06-03 2015-08-25 SK Hynix Inc. Sense-amplifier driving device and semiconductor device including the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9117545B1 (en) 2014-06-03 2015-08-25 SK Hynix Inc. Sense-amplifier driving device and semiconductor device including the same

Similar Documents

Publication Publication Date Title
US7158430B2 (en) Bit line sense amplifier control circuit
JP5595236B2 (ja) 半導体装置
KR100571648B1 (ko) 반도체 메모리 소자의 오버 드라이버 제어신호 생성회로
US20120008446A1 (en) Precharging circuit and semiconductor memory device including the same
JP2011076696A (ja) 半導体メモリ装置及びビットライン感知増幅回路の駆動方法
KR100961210B1 (ko) 제어신호생성회로 및 이를 이용하는 센스앰프회로
KR100847314B1 (ko) 메모리 장치 및 메모리 장치의 프리차지 방법
KR100599213B1 (ko) 입출력 라인 프리차지 회로, 이를 구비한 반도체 메모리장치, 및 입출력 라인 프리차지 방법
KR20150017574A (ko) 센스앰프 구동 장치 및 이를 포함하는 반도체 장치
KR20160148346A (ko) 센스앰프 구동 장치 및 이를 포함하는 반도체 장치
KR20010001739A (ko) 반도체 메모리의 비트 라인 균등화 신호 제어회로
KR100927402B1 (ko) 반도체 메모리 소자
KR100780633B1 (ko) 반도체 메모리 소자의 오버 드라이버 제어신호 생성회로
US8116146B2 (en) Semiconductor device and method for driving the same
KR100772561B1 (ko) 반도체 메모리 장치 및 비트라인감지증폭기드라이버드라이빙신호 생성회로
KR20080001277A (ko) 반도체 메모리 장치
JP2009230848A (ja) ビットラインプリチャージ回路
KR20110011832A (ko) 센스앰프 장치 및 그 구동방법
KR100764384B1 (ko) 비트라인 이퀄라이징 구동 장치
KR100652796B1 (ko) 반도체 메모리 장치
KR101034600B1 (ko) 비트라인 오버 드라이빙 스킴을 가진 반도체 메모리 소자
KR100691017B1 (ko) 반도체 메모리 장치용 로컬입출력라인 프리차지 제어회로및 그 제어방법
KR20050059790A (ko) 감지증폭기의 오버 드라이빙 제어회로
KR100743650B1 (ko) 반도체 메모리 장치의 비트 라인 감지 증폭기 및 비트 라인감지 증폭 방법
KR100693782B1 (ko) 센스앰프 드라이버

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination