TWI747395B - 記憶體電路、控制多級預充電電路的方法及記憶體 - Google Patents

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TWI747395B
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詹偉閔
陳炎輝
李培源
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游至正
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Abstract

一種記憶體電路、控制多級預充電電路的方法及記憶體，所述記憶體電路包含回應於位元線訊號線及位元線條訊號線的位元胞，其經組態以儲存資料位元。預充電電路經組態以在讀取操作之前對位元線訊號線及位元線條訊號線中的一者進行充電，其中預充電電路包含：第一預充電組件及第二預充電組件，第一預充電組件及第二預充電組件可單獨地控制以用於對位元線訊號線及位元線條訊號線進行充電。

Description

記憶體電路、控制多級預充電電路的方法及記憶體
本發明的實施例是有關於記憶體，且特別是有關於一種記憶體電路、控制多級預充電電路的方法及記憶體。
記憶體(例如SRAM元件)的位元胞可呈用作鎖存器儲存部件的兩個交叉耦接反相器及將兩個反相器連接至互補位元線以將資料傳送至位元胞中或自位元胞傳送資料的兩個開關的形式。開關(例如NMOS傳輸電晶體)由字元線控制。當開關關閉時，位元胞使其中的一者保持兩種可能的穩定狀態。為了將資料寫入至位元胞中，待寫入的值及其補數經置放於位元線上，且將字元線同時升高。為了自位元胞讀取值，兩個位元線經預充電為高的，且將字元線升高。相對於含有零值的位元胞節點的位元線開始放電，從而提供可自記憶體感測及輸出的不同訊號。
本發明實施例提供一種記憶體電路，包括：位元胞，回 應於位元線訊號線及位元線條訊號線，所述位元胞經組態以儲存資料位元；以及預充電電路，經組態以在下一讀取操作之前對所述位元線訊號線及所述位元線條訊號線中的一者進行充電，其中所述預充電電路包括：第一預充電組件；以及第二預充電組件，所述第一預充電組件及所述第二預充電組件可單獨地控制以用於對所述位元線訊號線及所述位元線條訊號線進行充電。
本發明實施例提供一種控制用於在讀取操作之前對與位元胞相關聯的位元線訊號線及位元線條訊號線中的一者進行充電的多級預充電電路的方法，包括：將第一控制訊號提供給第一預充電電路從而禁止在讀取操作的至少一部分期間充電，其中在所述讀取操作期間激活與所述位元胞相關聯的字元線；將第二控制訊號提供給第二預充電電路從而禁止在所述讀取操作的至少所述部分期間充電；轉變所述第一控制訊號以使得能夠在去激活所述字元線之前藉由所述第一預充電電路進行充電；以及轉變所述第二控制訊號以使得能夠在轉變所述第一控制訊號之後藉由所述第二預充電電路進行充電。
本發明實施例提供一種記憶體，包括：位元胞的二維陣列，每一列位元胞與資料字相關聯，每一行位元胞與多級預充電電路相關聯；多個多級預充電電路；以及預充電控制電路，經組態以將第一控制訊號提供給所述多個多級預充電電路的第一預充電組件且將第二控制訊號提供給所述多個多級預充電電路的第二預充電組件。
100:記憶體
102:每一列
104:每一行
106:輸入/輸出電路
108:多級預充電電路
110:預充電控制電路
202:位元胞
204、206:開關電晶體
208:圖式
210、602:第一預充電組件
212、604:第二預充電組件
302、304、310:時序圖
306、308、312、314、316:某處
402:定時電路
404:輸入訊號
406:第一預充電控制器
408:第二預充電控制器
502:第一實例
504:第二實例
506:第三實例
508:第四實例
600:預充電電路
606:第一節點
608:第二節點
702:模擬
704:第二模擬
706:第三模擬
802、804:預充電電路
902、904、906、908:步驟
BL:位元線/位元線訊號線
BLB:位元線條/位元線條訊號線
BLB_DN:下部記憶體庫的BLB
BLB_UP:上部記憶體庫的BLB
BLEQ1、BLEQB、BLEQB1:第一控制訊號/控制訊號
BLEQB2、BLPREB:第二控制訊號/控制訊號
BL_DN:下部記憶體庫的BL
BL_UP:上部記憶體庫的BL
BLEQB_DN、BLEQB_UP、BNKEQB:控制訊號
C、T:節點
WL:訊號、字元線
WL[0]、WL[n]、WL_UP、WL_DN:字元線
結合隨附圖式閱讀以下詳細描述時會最佳地理解本揭露內容的態樣。應注意，根據業界中的標準慣例，各種特徵並未按比例繪製。事實上，可出於論述清楚起見而任意地增大或減小各種特徵的尺寸。
圖1為描繪根據例示性實施例的包含多級預充電電路的記憶體的方塊圖。
圖2為描繪根據實施例的位元胞及多級預充電電路的圖式。
圖3提供與本揭露內容的實施例中的例示性操作相關聯的時序圖。
圖4為描繪根據實施例的用於控制預充電電路的第一預充電組件及第二預充電組件的預充電模塊的方塊圖。
圖5描繪根據實施例的實例預充電組件。
圖6為描繪根據實施例的另一實例預充電電路的圖式。
圖7為描繪根據實施例的用以限制字元線耦合的幅值的控制訊號的操作的圖式。
圖8為描繪根據實施例的其中第一預充電組件亦充當另一記憶體庫的第二預充電組件的記憶體電路的圖式。
圖9為描繪根據實施例的控制用於在讀取操作之前對與位元胞相關聯的位元線訊號線及位元線條訊號線中的一者進行充電的多級預充電電路的方法的流程圖。
以下揭露內容提供用於實施所提供的主題的不同特徵的許多不同實施例或實例。以下描述組件及配置的具體實例以簡化 本揭露內容。當然，這些組件及配置僅為實例且並不意欲為限制性的。舉例而言，在以下描述中，在第二特徵上方或在第二特徵上形成第一特徵可包含第一特徵與第二特徵直接接觸地形成的實施例，且亦可包含在第一特徵與第二特徵之間可形成額外特徵，使得第一特徵與第二特徵可不直接接觸的實施例。此外，本揭露內容可在各種實例中重複附圖標號及/或字母。此重複是出於簡單及清楚的目的，且本身並不指示所論述的各種實施例及/或組態之間的關係。
另外，為易於描述，本文中可使用諸如「在......之下」、「在......下方」、「下部」、「在......上方」、「上部」以及類似者的空間相對術語來描述如諸圖中所示出的一個元件或特徵與另一(些)元件或特徵的關係。除圖式中所描繪的定向之外，空間相對術語亦意欲涵蓋元件在使用或操作中的不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)且本文中所使用的空間相對描述詞同樣可相應地進行解釋。
如上文所提及，在某些記憶體中，藉由對位元胞連接至高位準的兩個位元線(例如BL、BLB)進行預充電來發起讀取操作。當激活位元胞的字元線(例如WL)時，位元胞將位元線中的特定位元線拉低。感測放大器感測兩個位元線之間的差，且因此輸出對應資料值。隨後再次對位元線進行預充電以便於進行下一讀取操作。為便於進行高速操作，可能需要在前一讀取結束之後立即開始下一預充電週期(例如在WL變低之後立即開始預充電)。在一些情況下，諸如基於製造製程變化，所要時序可以不實務上實現。不適時的訊號(例如在字元線變低之前激活的預充電 控制訊號)可導致異常操作。舉例而言，充電位元線與字元線之間的耦合可產生對位元胞狀態的干擾，從而在讀取操作期間潛在地改變位元胞值。
圖1為描繪根據例示性實施例的包含多級預充電電路的記憶體的方塊圖。記憶體100包含SRAM位元胞的二維陣列。位元胞的每一列102連接至向資料字的位元胞提供控制的字元線WL[0]...字元線WL[n]。位元胞的每一行104與包含多級預充電電路108的輸入/輸出(input/output；IO)電路106相關聯。多級預充電電路108自管理預充電電路108中的預充電操作的預充電控制電路110接收第一控制訊號及第二控制訊號。
圖2為描繪根據實施例的位元胞及多級預充電電路的圖式。如上文所描述，位元胞202包括經由兩個NMOS及兩個PMOS電晶體形成的一對交叉耦接反相器。藉由使用WL訊號來控制開關電晶體204、開關電晶體206，在經由BL及BLB的寫入操作期間，藉由將不同訊號位準施加至位元胞的T節點及C節點來將資料儲存於位元胞202中。在解除確證WL訊號後，所施加差分訊號將維持在T節點及C節點處，從而指示所儲存之資料值(例如當T為高且C為低時為1，且當T為低且C為高時為0，或反之亦然)。
在讀取操作期間，BL及BLB二者經預充電為高。當藉由確證WL發起讀取操作時，具有低狀態的T節點或C節點將經由接地節點將其對應位元線拉低(亦即，若T為低，則將在確證WL後將BL拉低；若C為低，則將在確證WL後將BLB拉低)。感測放大器感測BL與BLB之間的差的極性，且輸出自位元胞202 讀取的位元的對應值。低位元線隨後必須在可發生另一讀取操作之前再次經預充電(再充電)。因此，預充電時間限制可自記憶體讀取資料的速度。
實例二級預充電電路描繪於圖式208處。預充電電路包含第一預充電組件210(經標記為弱預充電)及第二預充電組件212。第一預充電組件210及第二預充電組件212可單獨地控制以用於對BL及BLB訊號線進行充電。具體而言，下文進一步描述的預充電控制電路將第一控制訊號(BLEQB1)提供給第一預充電組件210且將第二控制訊號(BLEQB2)提供給第二預充電組件212。多級預充電電路(諸如圖2中在圖式208處所示出的多級預充電電路)可提供快速記憶體操作，同時避免異常記憶體操作。
如上文所提及，為最小化預充電相關的時延，可能需要在讀取操作完成之後儘可能快速地開始下一預充電週期。圖3提供與本揭露內容的實施例中的例示性操作相關聯的時序圖。在時序圖302處的第一實例中，預充電電路僅依賴單級來操作(例如圖2的第二預充電組件212)。當符合規格地進行操作時，單級的控制訊號BLEQB自高位準轉變為低位準，以在讀取操作結束之後儘快開始預充電，其持續時間藉由高WL訊號指示。具體而言，在當WL轉變為高時開始的讀取操作期間，藉由保持低邏輯位準的具體T/C節點將BL/BLB中的一者拉低。BL/BLB中的一者的拉低藉由向下傾斜的BL/BLB訊號示出。在讀取操作期間的時刻(例如臨近WL為高的時段結束)，感測放大器感測BL與BLB之間的由拉低的彼等訊號中的一者引起的差，其中感測放大器輸出位元胞的對應所感測的資料值。隨後必須將經拉低的BL/BLB訊號返 回至高位準(亦即，預充電)以便於進行下一讀取操作。一些實施方式旨在藉由當WL變低時在讀取操作結束之後立刻將BLEQB置於低來開始預充電，以準備好位元胞進行下一讀取操作，其中BL及BLB二者在高位準處。
但實際上，記憶體中的訊號時序可能不完全按設計運行。製程變化、寄生電容或其他因數可產生在與設計不同的時間處接收到的訊號。此異常訊號操作的實例示出於時序圖304處。此處，意欲恰好在WL變低之後才轉變為低的預充電控制訊號BLEQB，實際上在讀取操作結束時，在WL變低之前轉變為低。此導致在WL仍為高時將由讀取操作而拉低的BL/BLB中的一者提前再充電至高位準。上升BL/BLB訊號可產生與在306處所示出的WL訊號的耦合，此可在一些情況下干擾如在308處所示出的位元胞中的T/C節點的含量。此處，在T及C節點處的位準及相對應地位元胞的含量在讀取操作(異常結果)期間改變。
在時序圖310處的實例示出對多級預充電電路的控制，所述多級預充電電路在實施例中使得能夠在降低異常電路行為的風險的同時快速預充電。具體而言，第一預充電組件(例如圖2，第一預充電組件210)藉由第一控制訊號BLEQB1控制，且第二預充電組件(例如圖2，第二預充電組件212)藉由第二控制訊號BLEQB2控制。在此實例中，在WL變低之前，第一控制訊號BLEQB1在讀取操作結束之前在312處激活第一預充電組件。已經拉低的BL/BLB中的一者開始預充電，但以比時序圖302、時序圖304的實例慢的速率。在314處，在WL在讀取操作結束時變低之後，第二控制訊號BLEQB2激活第二預充電組件。此激活將 BL/BLB的預充電的速率增加至高位準(例如其中第一預充電組件經組態以在312與314之間以第一平均速率充電，且第二預充電組件經組態以單獨或與第一預充電組件組合在314之後以第二平均速率充電，第二平均速率比第一平均速率快)。雖然經充電的BL/BLB訊號線與WL訊號之間的一些耦合可在316處發生(其中在312與314之間在T/C節點處具有對應的較小干擾)，但彼等干擾不足以干擾(例如轉換)位元胞資料內容。
圖4為描繪根據實施例的用於控制預充電電路的第一預充電組件及第二預充電組件的預充電模塊的方塊圖。預充電控制電路110回應於定時電路402及指示讀取操作將發生的輸入訊號404(例如WL訊號自身或另一指示符)。預充電控制電路110包含輸出用於控制第一預充電組件的第一控制訊號(BLEQB1)的第一預充電控制器406及輸出用於控制第二預充電組件的第二控制訊號(BLEQB2)的第二預充電控制器408。在一個實例中，在接收到讀取指示訊號404後，第一預充電控制器406及第二預充電控制器408二者確保其控制訊號BLEQB1、控制訊號BLEQB2處於在讀取操作中的一些或全部期間禁止預充電的狀態下。基於與讀取操作相關聯的已知時間及來自定時電路(例如時脈電路)402的訊號，預充電控制電路110控制經拉低的BL/BLB中的一者的預充電的開始。在一個實例中，第一預充電控制器406經組態以在讀取操作結束之前不久(例如貫穿在WL變低之前的讀取操作的持續時間的通路(way)的90%)經由BLEQB1啟用第一預充電組件。第二預充電控制器408經組態以恰好在讀取操作結束之後(例如在讀取操作的持續時間的110%處)經由BLEQB2啟用第 二預充電組件，所述第二預充電組件可單獨或與第一預充電組件組合運行。因為BL/BLB線在讀取操作完成時部分地經預充電，所以第二控制訊號可晚於單級預充電實施方式(例如不太接近WL轉變)經確證，以避開異常操作，同時仍將BL/BLB線即時返回至高位準。
預充電電路的預充電組件可呈各種形式。圖5描繪根據實施例的實例預充電組件。在第一實例502中，預充電組件(例如圖2，預充電組件210)呈定位於源節點與連接至位元線/位元線條訊號線二者(其中一者經預充電)的節點之間的NMOS電晶體的形式。當第一控制訊號BLEQ1為高時，激活預充電組件。
在第二實例504中，預充電組件包括在源節點與連接至位元線/位元線條訊號線二者的節點之間串聯連接的兩個PMOS電晶體。兩個電晶體具有由第一控制訊號控制的閘極。當第一控制訊號BLEQB1為低時，激活預充電組件。
在第三實例506中，第一預充電組件包括在源節點與位元線/位元線條訊號線之間串聯連接的兩個PMOS電晶體。兩個電晶體中的第一電晶體具有由第一控制訊號控制的閘極。兩個電晶體中的第二電晶體具有由訊號基於在連接至位元線/位元線條訊號線二者的節點處的訊號位準來控制的閘極。當第一控制訊號BLEQB1及BL/BLB訊號中的一者為低時，激活預充電組件。
在第四實例508中，第一預充電組件包括在第二控制訊號與連接至位元線/位元線條訊號線二者的節點之間的PMOS電晶體，電晶體具有由第一控制訊號控制的閘極。當第一控制訊號BLEQB1為低且第二控制訊號為高時(例如當第二控制訊號正在 禁止第二預充電組件時)，激活預充電組件。
圖6為描繪根據實施例的另一實例預充電電路的圖式。在圖6的實例中，預充電電路600包含第一預充電組件602及第二預充電組件604。第一預充電組件602包括在連接至位元線訊號線的第一節點606與連接至位元線條訊號線的第二節點608之間的PMOS電晶體，電晶體具有由第一控制訊號BLEQB控制的閘極。第二預充電組件604包括具有由第二控制訊號BLPREB控制的閘極的兩個第二級電晶體，一個第二級電晶體定位於源節點與第一節點606之間，且另一第二級電晶體定位於源節點與第二節點608之間。在運行圖6的預充電電路的一個實例中，在臨近WL變高以發起讀取操作的時間(例如恰好在所述時間之前、與所述時間同時、恰好在所述時間之後)將控制訊號BLEQB、控制訊號BLPREB升高至高位準。根據T及C節點的狀態而隨著時間推移將BL/BLB中的一者拉低。在讀取操作在WL變低時結束之前，將第一控制訊號BLEQB置於低以經由第一預充電組件602發起預充電。在讀取操作的剩餘部分期間，經拉至低位準的BL/BLB中的一者開始預充電為高，其中另一位元線經由均衡發生一些對應拉低。此可對WL訊號產生一些耦合及對應效應。但彼耦合不足以影響T/C節點的狀態。在讀取操作在WL變低時結束之後，將第二控制訊號BLPREB置於低，以經由與第一預充電組件602組合的第二預充電組件604發起預充電，即時將BL及BLB二者置於高狀態以準備進行下一讀取操作。
如上文所提及，預充電BL/BLB與WL訊號之間的耦合可導致異常位元胞行為。在一些實施例中，需要限制彼耦合的幅 值。圖7為描繪根據實施例的用以限制字元線耦合的幅值的控制訊號的操作的圖式。在運行圖6的預充電電路時，在702處的第一模擬示出恰好在WL訊號轉變為低之前經由BLPREB訊號激活的僅第二預充電組件604的操作。在此模擬702中，BLB訊號已經由讀取操作而經拉低且在BLPREB變低時高速地重新充電，從而導致WL線的124毫伏干擾。
第二模擬704及第三模擬706利用圖6的預充電組件602、預充電組件604二者。在第二模擬704中，第一控制訊號BLEQB激活及發起BLB的預充電及經由在激活第一預充電組件時發生的均衡的BL的對應拉低。此導致WL線的46毫伏干擾，相較於在模擬702處的124毫伏干擾，此限制異常位元胞行為的風險。當BLPREB變低時(恰好在WL變低之前)，藉由第二預充電組件的激活，BL/BLB訊號在通路的剩餘部分變高。
在第三模擬706中，與第二模擬704相比，更早地激活第一控制訊號BLEQB(及第一預充電組件)。此導致WL的甚至更小的干擾(10毫伏)，從而說明第一預充電組件及第二預充電組件的激活的時序可經控制以將位元線與WL的耦合降低至可接受的位準。
第一預充電組件可定位於記憶體電路內的各種位置中。圖8為描繪根據實施例的其中第一預充電組件亦充當另一記憶體庫的第二預充電組件的記憶體電路的圖式。具體而言，上部記憶體庫的BL BL_UP經由藉由BNKEQB控制訊號控制的PMOS電晶體與下部記憶體庫的BL BL_DN連接。類似地，上部記憶體庫的BLB BLB_UP經由藉由BNKEQB控制訊號控制的另一PMOS電晶 體與下部記憶體庫的BLB BLB_DN連接。
在上部庫讀取操作期間，與上部庫相關聯的字元線WL_UP變高，且上部庫的預充電電路802的控制訊號BLEQB_UP及BNKEQB變高以在讀取操作期間禁止預充電，使得可根據儲存於上部庫位元胞中的對應資料將BL_UP/BLB_UP中的一者拉低。因為在下部庫中並未發生讀取操作，所以已經將BL_DN及BLB_DN二者充電為高。在上部庫讀取操作結束時，經由藉由BNKEQB控制的兩個PMOS電晶體與上部庫BL/BLB的連接使得能夠將BL_DN及BLB_DN用作BL_UP/BLB_UP的第一級預充電的源極。具體而言，臨近讀取操作結束(例如在WL_UP變低之前)，將BNKEQB變低以啟用來自BL_DN/BLB_DN線的BL_UP/BLB_UP的一些預充電，使得下部庫的預充電電路804作為上部庫的第一預充電組件及下部庫的第二預充電組件二者而運行。稍後，將BLEQB_UP拉低，從而使得BL_UP/BLB_UP的預充電的剩餘部分發生。
圖9為描繪根據實施例的控制用於在讀取操作之前對與位元胞相關聯的位元線訊號線及位元線條訊號線中的一者進行充電的多級預充電電路的方法的流程圖。為易於理解參考上文所描述的結構描述方法，但所述方法亦同樣適用於許多其他結構。所述方法包含：在步驟902中，將在讀取操作的至少一部分期間禁止充電的第一控制訊號(BLEQB1)提供給第一預充電電路(210)，其中在讀取操作期間激活與位元胞(202)相關聯的字元線(word line；WL)。在步驟904中，將第二控制訊號(BLEQB2)提供給第二預充電電路(212)從而禁止在讀取操作的至少所述部分期間 充電。在步驟906中，轉變第一控制訊號(BLEQB1)以使得能夠在去激活字元線(WL)之前藉由第一預充電電路(210)進行充電，且在步驟908中，轉變第二控制訊號(BLEQB2)以使得能夠在轉變第一控制訊號(BLEQB1)之後藉由第二預充電電路(212)進行充電。
根據一些實施例，一種記憶體電路包含回應於位元線訊號線及位元線條訊號線的位元胞，所述位元胞經組態以儲存資料位元。預充電電路經組態以在讀取操作之前對位元線訊號線及位元線條訊號線中的一者進行充電，其中預充電電路包含：第一預充電組件及第二預充電組件，所述第一預充電組件及所述第二預充電組件可單獨地控制以用於對位元線訊號線及位元線條訊號線進行充電。
在相關實施例中，所述的記憶體電路更包括經組態以將第一控制訊號提供給所述第一預充電組件且將第二控制訊號提供給所述第二預充電組件的預充電控制電路。
在相關實施例中，所述第一預充電組件包括源節點與所述位元線訊號線或所述位元線條訊號線之間的電晶體，所述電晶體具有由所述第一控制訊號控制的閘極。
在相關實施例中，所述第一預充電組件包括在源節點與所述位元線訊號線或所述位元線條訊號線之間串聯連接的兩個電晶體，所述兩個電晶體具有由所述第一控制訊號控制的閘極。
在相關實施例中，所述第一預充電組件包括在源節點與所述位元線訊號線或所述位元線條訊號線之間串聯連接的兩個電晶體，所述兩個電晶體中的第一電晶體具有由所述第一控制訊號 控制的閘極，所述兩個電晶體中的第二電晶體具有由基於所述位元線訊號線或所述位元線條訊號線的訊號控制的閘極。
在相關實施例中，所述第一預充電組件包括在所述第二控制訊號與所述位元線訊號線或所述位元線條訊號線之間的電晶體，所述電晶體具有由所述第一控制訊號控制的閘極。
在相關實施例中，所述第一預充電組件包括連接至所述位元線訊號線的第一節點與連接至所述位元線條訊號線的第二節點之間的電晶體，所述電晶體具有由所述第一控制訊號控制的閘極，所述第二預充電組件包括具有由所述第二控制訊號控制的閘極的兩個第二級電晶體，一個第二級電晶體定位於源節點與所述第一節點之間，且另一第二級電晶體定位於所述源節點與所述第二節點之間。
在相關實施例中，所述預充電控制電路經組態以在指示讀取操作結束的字元線訊號轉變之前激活所述第一預充電組件。
在相關實施例中，所述預充電控制電路經組態以在所述字元線訊號轉變之後激活所述第二預充電電路。
在相關實施例中，所述位元胞為第一記憶體庫的組件，所述第一預充電組件經組態以進一步操作為第二記憶體庫的所述第二預充電組件。
在相關實施例中，所述第一預充電組件經組態以在第一平均速率下充電，且所述第二預充電組件經組態以單獨或與所述第一預充電組件組合在第二平均速率下充電，所述第二平均速率比所述第一平均速率快。
在相關實施例中，所述預充電電路與多個位元胞相關 聯，每一位元胞與不同資料字相關聯。
在相關實施例中，所述預充電電路包含多於兩個預充電組件。
在實施例中，一種控制用於在讀取操作之前對與位元胞相關聯的位元線訊號線及位元線條訊號線中的一者進行充電的多級預充電電路的方法包含：將第一控制訊號提供給第一預充電電路從而禁止在讀取操作的至少一部分期間充電，其中在讀取操作期間激活與位元胞相關聯的字元線。將第二控制訊號提供給第二預充電電路從而禁止在讀取操作的至少所述部分期間充電。轉變第一控制訊號以使得能夠在去激活字元線之前藉由第一預充電電路進行充電，且轉變第二控制訊號以使得能夠在轉變第一控制訊號之後藉由第二預充電電路進行充電。
在相關實施例中，所述第一預充電電路在經啟用時在第一平均速率下充電，且所述第二預充電電路在經啟用時在第二平均速率下充電，所述第二平均速率比所述第一平均速率快。
在相關實施例中，在去激活所述字元線之後轉變所述第二控制訊號。
在相關實施例中，所述的方法更包括：激活所述字元線；以及在所述第一控制訊號的所述轉變之後去激活所述字元線。
在相關實施例中，所述位元線訊號線及所述位元線條訊號線中的一者在所述讀取操作期間基於所述位元胞的狀態轉變至低狀態，啟用所述第一預充電電路初始化在下一讀取操作之前將所述位元線訊號線及所述位元線條訊號線中的所述一者返回至充電狀態。
在相關實施例中，在不改變所述位元胞的狀態的情況下對所述位元線訊號線或所述位元線條訊號線進行充電。
在某些實施例中，一種記憶體包含位元胞的二維陣列，每一列位元胞與資料字相關聯，每一行位元胞與多級預充電電路相關聯。多個多級預充電電路回應於預充電控制電路，所述預充電控制電路經組態以將第一控制訊號提供給預充電電路的第一預充電組件且將第二控制訊號提供給預充電電路的第二預充電組件。
前文概述若干實施例的特徵，使得所屬領域中具有通常知識者可更佳地理解本揭露內容的態樣。所屬領域中具有通常知識者應瞭解，其可易於使用本揭露內容作為設計或修改用於實現本文中所引入的實施例的相同目的及/或達成相同優點的其他製程及結構的基礎。所屬領域中具有通常知識者亦應認識到，此類等效構造並不脫離本揭露內容的精神及範疇，且所屬領域中具有通常知識者可在不脫離本發明的精神及範疇的情況下在本文中作出各種改變、替代以及更改。
202：位元胞 204、206：開關電晶體 208：圖式 210：第一預充電組件 212：第二預充電組件 BL：位元線/位元線訊號線 BLB：位元線條/位元線條訊號線 BLEQB1：第一控制訊號/控制訊號 BLEQB2：第二控制訊號/控制訊號 C、T：節點 WL：訊號、字元線

Claims (9)

  1. 一種記憶體電路，包括：位元胞，回應於位元線訊號線及位元線條訊號線，所述位元胞經組態以儲存資料位元；預充電電路，經組態以在下一讀取操作之前對所述位元線訊號線及所述位元線條訊號線中的一者進行充電，其中所述預充電電路包括：第一預充電組件；以及第二預充電組件，所述第一預充電組件及所述第二預充電組件可單獨地控制以用於對所述位元線訊號線及所述位元線條訊號線進行充電；以及預充電控制電路，經組態以將第一控制訊號提供給所述第一預充電組件且將第二控制訊號提供給所述第二預充電組件，其中所述預充電控制電路經組態以在指示讀取操作結束的字元線訊號轉變之前激活所述第一預充電組件，在所述字元線訊號轉變之後激活所述第二預充電電路。
  2. 如請求項1所述的記憶體電路，其中所述第一預充電組件包括源節點與所述位元線訊號線或所述位元線條訊號線之間的電晶體，所述電晶體具有由所述第一控制訊號控制的閘極。
  3. 如請求項1所述的記憶體電路，其中所述第一預充電組件包括在源節點與所述位元線訊號線或所述位元線條訊號線之間串聯連接的兩個電晶體，所述兩個電晶體具有由所述第一控 制訊號控制的閘極。
  4. 如請求項1所述的記憶體電路，其中所述第一預充電組件包括在源節點與所述位元線訊號線或所述位元線條訊號線之間串聯連接的兩個電晶體，所述兩個電晶體中的第一電晶體具有由所述第一控制訊號控制的閘極，所述兩個電晶體中的第二電晶體具有由基於所述位元線訊號線或所述位元線條訊號線的訊號控制的閘極。
  5. 如請求項1所述的記憶體電路，其中所述第一預充電組件經組態以在第一平均速率下充電，且所述第二預充電組件經組態以單獨或與所述第一預充電組件組合在第二平均速率下充電，所述第二平均速率比所述第一平均速率快。
  6. 一種控制用於在讀取操作之前對與位元胞相關聯的位元線訊號線及位元線條訊號線中的一者進行充電的多級預充電電路的方法，包括：將第一控制訊號提供給第一預充電電路從而禁止在所述讀取操作的至少一部分期間充電，其中在所述讀取操作期間激活與所述位元胞相關聯的字元線；將第二控制訊號提供給第二預充電電路從而禁止在所述讀取操作的至少所述部分期間充電；轉變所述第一控制訊號以使得能夠在去激活所述字元線之前藉由所述第一預充電電路進行充電；以及轉變所述第二控制訊號以使得能夠在轉變所述第一控制訊號之後藉由所述第二預充電電路進行充電。
  7. 如請求項6所述的方法，其中所述第一預充電電路在經啟用時在第一平均速率下充電，且所述第二預充電電路在經啟用時在第二平均速率下充電，所述第二平均速率比所述第一平均速率快。
  8. 如請求項6所述的方法，更包括：激活所述字元線；以及在所述第一控制訊號的所述轉變之後去激活所述字元線。
  9. 一種記憶體，包括：位元胞的二維陣列，每一列位元胞與資料字相關聯，每一行位元胞與多級預充電電路相關聯；多個多級預充電電路；以及預充電控制電路，經組態以將第一控制訊號提供給所述多個多級預充電電路的第一預充電組件且將第二控制訊號提供給所述多個多級預充電電路的第二預充電組件，其中所述預充電控制電路經組態以在指示讀取操作結束的字元線訊號轉變之前激活所述第一預充電組件，在所述字元線訊號轉變之後激活所述第二預充電電路。
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