KR20120038680A - 반도체 메모리 장치 - Google Patents
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Abstract
반도체 메모리 장치는 반도체 기판상에 형성되는 제 1 스토리지부를 포함하며 소스 및 드레인을 포함하는 제 1 메모리 장치, 상기 제 1 메모리 장치의 상기 드레인에 데이터 신호를 제공하는 비트 라인, 및 상기 드레인과 상기 비트 라인 사이에 형성되는 제 2 스토리지부를 포함하는 제 2 메모리 장치를 포함한다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 구체적으로는, 서로 다른 메모리 타입이 집적되는 반도체 메모리 장치에 관한 것이다.
모바일 및 디지털 정보 통신과 가전 산업의 급속한 발전에 따라, 기존의 전자의 전하 제어에 기반을 둔 소자 연구는 한계에 봉착할 것으로 전망된다. 이에, 기존 전자 전하 소자의 개념이 아닌 새로운 개념의 신 기능성 메모리 장치의 개발이 요구되고 있다. 특히, 주요 정보 기기의 메모리의 대용량화 요구를 충족시키기 위해, 차세대 대용량 초고속 및 초전력 메모리 장치의 개발이 필요하다.
현재에는 다양한 기능의 메모리 장치들이 집적되는 임베디드(embadded) 의 반도체 장치가 제안되고 있으며, 이러한 반도체 장치는 상호 간의 이점을 부각시키면서 상호 단점을 보완하도록 개발되고 있다.
현재, 다기능을 갖는 반도체 메모리 장치로는 대표적으로 도 1에 도시된 바와 같이, 플래시 메모리(A) 및 저항 소자(B)가 결합된 반도체 메모리 장치가 있다. 이와 같은 반도체 메모리 장치는 하나의 플래시 메모리 및 저항 소자가 결합되어, 하나의 메모리 셀을 이룬다.
여기서, 플래시 메모리(A)는 반도체 기판(10) 상부에 형성되는 적층 게이트 구조물 및 상기 적층 게이트 구조물 양측의 반도체 기판(10)에 형성되는 소스(45a) 및 드레인(45b)을 포함한다. 상기 적층 게이트 구조물은 터널 절연막(15), 전하 저장막(혹은, 차지 트랩막, 20), 블록킹막(25), 콘트롤 게이트(30) 및 하드 마스크막(35)의 적층막으로 구성될 수 있다. 상기 적층 게이트 구조물의 측벽에는 절연 스페이서(40)가 구비될 수 있다.
상기 소스(45a)는 제 1 콘택 플러그(60)를 통해 소스 배선(70)과 전기적으로 연결되고, 상기 드레인(45b)은 제 2 콘택 플러그(65)를 통해 비트 라인(75)과 전기적으로 연결된다.
알려진 바와 같이, 플래시 메모리(A)는 콘트롤 게이트(30), 소스 배선(70) 및 비트 라인(75)에 인가되는 전압에 따라, 상기 전하 저장막(20)에 전하가 프로그램 및 이레이즈된다.
한편, 저항 소자(B)는 플래시 메모리(A)의 상기 적층 게이트 구조물 상부에 위치된다. 저항 소자(B)는 제공되는 전압 또는 전류에 따라 저항값이 달라지는 저항 물질(50) 및 상기 전류를 선택적으로 제공하는 스위치(55)로 구성되며, 상기 제 1 및 제 2 콘택 플러그(60,65)가 저항 물질(50)에 전류를 제공하기 위한 전극으로 사용된다.
이와 같은 저항 소자(B)는 스위치(55)의 구동시, 제 1 및 제 2 콘택 플러그(60,65)의 전압차에 따라 "0" 또는 "1"이 저장된다.
그런데, 이와 같은 다기능 반도체 메모리 장치는 상기 저항 소자(B)가 플래시 메모리(A)의 상부에 형성되기 때문에, 다음과 같은 문제점이 발생될 수 있다.
종래의 저항 소자(B)는 제 1 및 제 2 콘택 플러그(60,65)를 전극으로 사용하도록 제 1 및 제 2 콘택 플러그(60,65) 사이에 위치된다. 그러므로, 저항 소자(B)의 특성에 맞게 최적의 재료를 선택하지 못하고, 상기 콘택 플러그(60,65) 물질을 전극으로 사용하여 한다.
또한, 상기 저항 소자(B)는 제 1 및 제 2 콘택 플러그(60,65) 사이에 개재되어야 하므로, 그것의 두께(폭)를 게이트 전극 선폭(혹은 제 1 및 제 2 콘택 플러그 사이의 간격) 이상 확장시킬 수 없다. 그러므로, 저항 소자(B)의 크기를 가변시키는 데 제약이 따른다.
또한, 상기 저항 소자(B)의 구동을 위해, 별도의 스위치(55)가 요구되며, 상기 스위치(15) 역시 제 1 및 제 2 콘택 플러그(60,65) 사이의 공간에 형성되어야 하므로, 저항 소자(B)는 더욱 두께 제약을 받게 된다.
더욱이 상기 저항 소자(B)와 스위치(15)를 한정된 공간내에 형성하여야 하므로 제작 공정이 복잡해지는 문제점이 있다.
본 발명은 다양한 성능을 확보할 수 있는 반도체 메모리 장치를 제공하는 것이다.
상기한 본 발명의 일 실시예에 따른 반도체 메모리 장치는, 반도체 기판상에 형성되는 소스, 드레인 및 제 1 스토리지부를 포함하는 제 1 메모리 장치, 상기 제 1 메모리 장치의 상기 드레인에 연결되는 제 2 스토리지부를 포함하는 제 2 메모리 장치, 및 상기 제 2 메모리 장치와 연결되는 비트 라인을 포함한다.
또한, 본 발명의 다른 실시예에 따른 반도체 메모리 장치는, 워드 라인, 상기 워드 라인과 교차 배열되는 비트 라인, 상기 워드 라인의 신호에 응답하여 데이터를 제 1 스토리지부에 저장하는 제 1 메모리 장치, 및 상기 제 1 메모리 장치의 출력단과 상기 비트 라인 사이에 연결되어 상기 제 1 메모리 장치의 구동에 응답하여 데이터 저장을 수행하는 제 2 스토리지부를 포함하는 제 2 메모리 장치를 포함한다.
또한, 본 발명의 다른 실시예에 따른 반도체 메모리 장치는, 제 1 스토리지부를 포함하는 제 1 메모리 장치, 및 상기 제 1 메모리 장치와 전기적으로 연결되며 제 2 스토리지부를 포함하는 제 2 메모리 장치를 포함하는 반도체 메모리 장치로서, 상기 제 1 메모리 장치는 워드 라인의 신호에 응답하여 구동되고, 상기 제 1 스토리지부는 상기 제 1 메모리 장치에 기입 전압을 제공함에 따라 데이터가 저장되며, 상기 제 1 메모리 장치의 출력 전압과 데이터 전압간의 차에 의해 상기 제 2 스토리지부에 데이터를 저장되도록 구성된다.
본 발명에 따르면, 서로 다른 타입의 메모리 장치가 집적되는 다기능 반도체 메모리 장치에 있어서, 가변 저항 소자 또는 자기 소자를 플래시 메모리의 드레인과 비트 라인 사이에 형성한다.
이에 따라, 가변 저항 소자 또는 자기 소자들을 플래시 메모리로부터 독립적으로 제작이 가능하여, 가변 저항 소자 또는 자기 소자는 재료, 크기 및 형태에 제약이 없게 된다.
또한, 두 메모리 장치의 조합에 의해, 별도의 스위칭 소자의 요구 없이도, 플래시 메모리 장치의 채널 저항에 따라 다양한 비트의 데이터를 저장할 수 있어, 구조 및 제조 공정을 단순화하면서도 멀티 비트를 실현할 수 있다.
도 1은 일반적인 반도체 메모리 장치의 개략적인 단면도,
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 개략적인 단면도,
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 단위 메모리 셀을 보여주는 등가 회로도,
도 4a 및 도 5a는 본 발명의 일 실시예에 따른 제 1 메모리 장치의 쓰기 구동을 설명하기 위한 반도체 메모리 장치의 단면도,
도 4b 및 도 5b는 본 발명의 일 실시예에 따른 제 1 메모리 장치의 쓰기 구동시 문턱 전압 변화를 보여주는 그래프,
도 6은 본 발명의 일 실시예에 따른 제 2 메모리 장치의 쓰기 구동을 설명하기 위한 반도체 메모리 장치의 단면도,
도 7은 본 발명의 일 실시예에 따른 제 1 및 제 2 메모리 장치의 읽기 구동을 설명하기 위한 반도체 메모리 장치의 단면도, 및
도 8은 본 발명의 일실시예에 따른 반도체 메모리 장치의 판독 전압에 따른 저항 분포를 보여주는 그래프이다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 개략적인 단면도,
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 단위 메모리 셀을 보여주는 등가 회로도,
도 4a 및 도 5a는 본 발명의 일 실시예에 따른 제 1 메모리 장치의 쓰기 구동을 설명하기 위한 반도체 메모리 장치의 단면도,
도 4b 및 도 5b는 본 발명의 일 실시예에 따른 제 1 메모리 장치의 쓰기 구동시 문턱 전압 변화를 보여주는 그래프,
도 6은 본 발명의 일 실시예에 따른 제 2 메모리 장치의 쓰기 구동을 설명하기 위한 반도체 메모리 장치의 단면도,
도 7은 본 발명의 일 실시예에 따른 제 1 및 제 2 메모리 장치의 읽기 구동을 설명하기 위한 반도체 메모리 장치의 단면도, 및
도 8은 본 발명의 일실시예에 따른 반도체 메모리 장치의 판독 전압에 따른 저항 분포를 보여주는 그래프이다.
이하, 첨부한 도면을 참조하여, 본 발명의 바람직한 실시예를 설명하도록 한다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 개략적인 단면도이다.
도 2를 참조하면, 본 실시예의 반도체 메모리 장치(200)는 제 1 스토리지부를 구비한 제 1 메모리 장치(AA) 및 제 2 스토리지부를 구비한 제 2 메모리 장치(BB)를 포함한다. 제 1 및 제 2 메모리 장치(AA,BB)는 서로 다른 타입의 메모리 장치일 수 있다.
제 1 메모리 장치(AA)는 반도체 기판(100) 상에 형성되는 플래시 메모리일 수 있으며, 상기 플래시 메모리는 반도체 기판(100) 상부에 형성되는 스택 게이트 구조물(G) 및 그 양측의 반도체 기판(100)에 형성되는 소스(145a) 및 드레인(145b)을 포함할 수 있다.
여기서, 스택 게이트 구조물(G)은 터널 절연막(105), 전하 저장막(또는 차지 트랩막,110), 블록킹막(115) 및 콘트롤 게이트(120)를 포함한다. 또한, 스택 게이트 구조물(G)은 자기 정렬 콘택 및 미세 패터닝을 위해, 콘트롤 게이트(120) 상에 하드 마스크막(125)을 추가로 포함할 수 있다. 상기 터널 절연막(105)은 알려진 바와 같이, 반도체 기판(100)과 상기 전하 저장막(또는 차지 트랩막,110) 사이에 전하의 터널링이 용이하게 일어날 수 있도록, 두 매체간의 절연을 유지하는 선에서 가능한 한 얇게 형성될 수 있다. 전하 저장막(또는 차지 트랩막, 110)은 예를 들어 폴리실리콘막, 실리콘 도트 및 금속 도트 중 적어도 어느 하나를 포함하는 막으로 으로 형성되며, 어떠한 전기적 신호와 연결되지 않고, 콘트롤 게이트의 전압 및 벌크 전압에 따라, 전하가 프로그램 및 이레이즈되는 플래시 메모리의 실질적인 스토리지부이다.
소스(145a) 및 드레인(145b)은 스택 게이트 구조물(G)의 양측 반도체 기판(100)에 접합의 형태로 형성된다. 상기 소스(145a)는 제 1 콘택 플러그(150)를 통해 소스 배선(155)과 전기적으로 연결되며, 상기 소스 배선(155)은 예를 들어, 그라운드 전압이 인가된다. 드레인(145b)은 제 2 콘택 플러그(160)와 전기적으로 연결된다.
제 1 및 제 2 콘택 플러그(150,160)는 동일 물질로 형성될 수 있고, 다른 물질이어도 상관없다. 이러한 제 1 및 제 2 콘택 플러그(150,160)는 공간 매립 특성이 우수한 도전막, 예를 들어, 도핑된 폴리실리콘막, 텅스텐 금속막 또는 티타늄 금속막등으로 형성할 수 있다. 이때, 배선들간의 용이한 절연을 위해, 제 2 콘택 플러그(160)는 제 1 콘택 플러그(150)보다 큰 높이를 갖도록 형성될 수 있다.
게이트 구조물(G)의 양측벽에는 절연 스페이서(130)가 형성된다. 절연 스페이서(130)는 상기 소스(145a) 및 드레인(145b)을 LDD(lightly doped drain) 접합 형태로 형성할 수 있게 하고, 상기 하드 마스크막(125)과 함께, 상기 제 1 및 제 2 콘택 플러그들(150,160)을 자기 정렬 콘택(self allign contact) 방식으로 형성할 수 있게 한다.
한편, 제 2 메모리 장치(BB)는 제 1 메모리 장치(AA)의 제 2 콘택 플러그(160) 상부에 형성된다. 제 2 메모리 장치(BB)는 가변 저항 소자 또는 자기 소자일 수 있다. 제 2 메모리 장치(BB)는 예를 들어, STT-RAM(Spin torque transfer RAM), MRAM(Magnetic RAM),PoRAM(Polymer RAM) 또는 PCRAM(Phase Change RAM)이 이용될 수 있다. 이와 같은 가변 저항 소자 또는 자기 소자는 제 1 전극(165), 스토리지부(170) 및 제 2 전극(175)이 순차적으로 적층되어 구성될 수 있다. 상기 제 1 및 제 2 전극(165,175)은 콘택 플러그들(165,175)과 별도의 레이어(layer) 형태로 형성되기 때문에, 전기 전달 특성이 탁월한 금속막을 선택하여 사용할 수 있다. 본 실시예에서, 제 1 및 제 2 전극(165,175)은 Pt를 사용한다. 하지만, 여기에 한정하지 않고 상기 스토리지부(170)와의 전기적 특성을 고려하여 다양한 금속막 또는 도전막이 예를 들어, 상기 제 1 및 제 2 전극(165,175)으로, Al, Pt, Ru, Ir, Ni,TiN, Ti, Co, Cr, W, Cu, Zr, Hf 또는 이들의 합금이 이용될 수 있다.
상기 스토리지부(170)는 제 1 및 제 2 전극(165,175)에 의해 인가되는 전압 및 전류에 의해 그것의 저항값 또는 자기 저항비가 가변되는 물질층일 수 있다. 이러한 가변 저항 물질로는 페로브스카이트 계열 물질인 STO(SrTiO), PCMO(PrCaMnO),GST(GeSbTe), 또는 전이 금속 산화물(NiO, TiO2, HfO, Nb2O5, ZnO,ZrO2,WO3,CoO 또는 MnO2)이 있고, 자기 소자 물질로는 자성층에 이용되는 Fe, Co,Ni,NiFe, CoFe 또는 CoFeB가 이용될 수 있다. 또한, 상기 스토리지부(170) 역시 제 1 전극(165) 상부에 레이어(layer)의 형태로 형성되므로, 각각의 재료를 복수층으로 구성할 수 있으며, 그 두께 역시 설계자에 의해 자유롭게 변경 가능하다.
또한, 상기 가변 저항 소자 또는 자기 소자는 다른 소자의 영향 없이 제 1 전극(165), 스토리지부(170) 및 제 2 전극(175)을 패터닝함에 의해 그것의 선폭이 결정된다. 그러므로, 가변 저항 소자 또는 자기 소자의 선폭은 제 1 메모리 장치(AA)의 스택 게이트 구조물(G)의 선폭에 제약받지 않는다.
제 2 메모리 장치(BB)인 가변 저항 소자 또는 자기 소자 상부에 비트 라인(185)이 형성된다. 비트 라인(185)은 제 2 전극(175)과 전기적으로 연결된다.
이와 같은 구성을 갖는 반도체 메모리 장치의 단위 메모리 셀의 등가 회로는 다음과 같다.
도 3에 도시된 바와 같이, 본 실시예의 메모리 장치는 워드 라인(WL0)의 신호에 응답하여 구동되는 제 1 메모리 장치(AA) 및 상기 제 1 메모리 장치(AA)의 출력 전압과 비트 라인(BL0 또는 BL1)과의 전압차(혹은 전류차)에 의해 데이터가 저장되는 제 2 메모리 장치(BB)로 구성될 수 있다.
플래시 메모리인 제 1 메모리 장치(AA)는 워드 라인(WL0)과 연결되는 콘트롤 게이트, 그라운드 전압과 연결되는 소스 및 제 2 메모리 장치(BB)와 연결되는 드레인을 포함한다. 가변 저항 소자인 제 2 메모리 장치(BB)는 비트 라인(BL)과 제 1 메모리 장치(AA)의 드레인 사이에 연결된다. 또한, 워드 라인(WL0)과 비트 라인(BL0,BL1)은 실질적으로 교차 배열된다.
이와 같은 단위 메모리 셀의 구동은 이하에서 보다 상세히 설명할 것이다.
<제 1 메모리 장치의 쓰기 구동>
도 4a 및 도 4b를 참조하면, 제 1 메모리 장치(AA)의 스토리지부(이하, 제 1 스토리지부)인 전하 저장막(또는 차지 트랩막, 110)에 전하를 프로그램하는 동작은, 제 1 메모리 장치(AA)의 소스(145a) 및 드레인(145b) 사이에 채널을 발생시킨 상태에서, 콘트롤 게이트(120)에 게이트 전압(Vg)로서 고전압(Vhigh)을 인가하고, 반도체 기판(100)에 0V의 백바이어스(Vb)를 인가한다.
그러면, 소스(145a) 및 드레인(145b) 사이에 형성되는 채널의 전하들이 전하 저장막(또는 차지 트랩막, 110)쪽으로 터널링이 이루어진다. 이에 따라, 제 1 메모리 장치(AA)의 채널영역의 문턱 전압(Vt)이 증대되어, 제 1 스토리지부에 해당하는 전하 저장막(또는 차지 트랩막, 110)의 전하 저장 형태의 따른 채널 저항은 하이가 된다. 여기서, 도 4b의 x축은 콘트롤 게이트 전압(Vg)를 나타내고, y축은 드레인 커런트(Id)를 나타낸다.
한편, 도 5a 및 도 5b에 도시된 바와 같이, 반도체 기판(100)에 백 바이어스(Vb)로서 고전압(Vhigh')을 인가하고, 콘트롤 게이트(120)에 0V의 전압을 인가하면, 전하 저장막(또는 차지 트랩막, 110)에 저장되어 있던 전하들이 채널쪽으로 터널링이 이루어진다. 이에 따라, 제 1 메모리 장치(AA)의 문턱 전압(Vt)이 낮아져서, 상기 제 1 스토리지 노드(플로팅 게이트:110)의 전하 저장 형태에 따른 채널 저항은 로우가 된다.
이에 따라, 제 1 메모리 장치(AA)만으로 2비트 이상의 쓰기가 가능하다.
<제 2 메모리 장치의 쓰기 구동>
제 2 메모리 장치(BB)의 제 2 스토리지부(170)의 데이터를 기입은, 도 6에 도시된 바와 같이, 소스(145a) 및 드레인(145b) 사이에 채널을 형성한 상태에서, 소스 배선(155)으로 부터 전달된 드레인의 전압과 비트 라인(185)의 전압차(또는 전류량)에 의해 상기 저항 물질층 또는 자기 소자층(170)에 데이터를 기입한다.
보다 자세히 설명하면, 먼저, 상기 소스(145a) 및 드레인(145b) 사이에 채널이 형성될 수 있도록, 콘트롤 게이트(120)에 문턱 전압(Vt) 이상의 전압을 인가한다. 그후, 소스 배선(155) 및 비트 라인(185)에, 소스 전압(Vss, 그라운드 전압) 및 데이터 전압(Vd)을 각각 인가한다. 그러면, 소스 배선(155)을 통해 인가된 전압(또는 전류)은 제 1 메모리 장치(AA)의 채널 및 드레인을 통해 제 2 스토리지부(170)에 전달되고, 상기 제 1 및 제 2 전극(165,175)의 전압차(또는 전류량)에 따라, 상기 제 2 스토리지부(170), 즉 가변 저항 소자 또는 자기 소자는 하이 또는 로우의 저항값을 나타낸다. 여기서, 상기 하이 또는 로우를 위한 상기 전압차(또는 전류량)은 상기 제 2 스토리지부(170)의 물성에 따라 가변될 수 있다.
<제 1 및 제 2 메모리 장치의 읽기 구동>
본 실시예에 따른 반도체 메모리 장치는 제 1 및 제 2 스토리지부(110,170)의 합산 저항에 의해 데이터 상태를 독출해낼 수 있다.
우선, 도 7에 도시된 바와 같이, 콘트롤 게이트(120)를 통해, 문턱 전압(Vt) 이상 포화 전압(Vsat) 이하의 게이트 전압(Vt<Vg<Vsat)을 인가하여, 플래시 메모리 장치의 소스(145a) 및 드레인(145b) 사이에 채널을 형성한다.
그 후, 소스 배선(155) 및 비트 라인(185) 각각에 전압을 적절히 인가하여, 제 1 및 제 2 스토리지부(110,170)의 저항을 변경하므로써, 다양한 데이터를 판독한다.
하기의 표 1은 제 1 및 제 2 스토리지부(110,170)의 저항에 따른 반도체 메모리 장치의 전류량을 나타내는 표로서, 상기 전류량을 기준으로 데이터를 구분할 수 있다.
| 제 1 스토리지부의 저항 | 제 2 스토리지부의 저항 |
하이브리드 소자의 전체 전류량 순서 |
| 로우 | 로우 | 1 |
| 하이 | 로우 | 2 |
| 로우 | 하이 | 3 |
| 하이 | 하이 | 4 |
상기 표 1을 참조하면, 제 1 스토리지부(110)의 저항은 전하 저장막(또는 차지 트랩막, 110)의 전하에 따른 플래시 메모리 장치의 채널 저항을 나타내고, 제 2 스토리지 노드의 저항은 저항 물질층 또는 자기 소자층(170)의 저항을 나타낸다.
여기서, 상기 2번째 전류량 및 3번째 전류량은 제 1 메모리 장치(AA) 및 제 2 메모리 장치(BB)의 구동력의 세기에 따라 그 순서가 가변될 수 있다. 즉, 제 1 메모리 장치(AA)의 구동력이 큰 경우, 제 1 메모리 장치(AA) 저항에 의존할 수 있음을 의미한다.
상기 표 1에 따르면, 제 1 메모리 장치(AA) 및 제 2 메모리 장치(BB) 각각은 적어도 2 비트씩 구동이 가능하며, 판독 전압(Vread)에 따른 저항 분포를 살펴보면, 도 8에 도시된 바와 같이 총 4개의 저항 분포((00),(01),(10),(11))를 가질 수 있다. 이에, 이들의 조합에 의해 본 발명의 메모리 장치는 적어도 8비트를 실현할 수 있게 된다. 여기서, Vread1, Vread2, Vread3은 하이 및 로우를 판별하기 위한 베리파이(verify) 전압일 수 있다.
본 실시예에서는 데이터 독출시, 플래시 메모리의 채널 저항 즉, 제 1 스토리지부의 저항이 반드시 반영되도록 구성됨에 따라, 별도의 스위치를 설치할 필요없이, 상기 채널 자체가 스위치 역할을 하게 된다.
이에 따라, 두 메모리 장치의 조합에 의해 멀티 비트를 실현할 수 있으며, 스위치 제조 공정을 배제할 수 있으므로, 장치의 구성은 물론 제조 공정까지 단순화할 수 있다.
이상에서 자세히 설명한 바와 같이, 본 발명에 따르면, 서로 다른 타입의 메모리 장치가 집적되는 다기능 반도체 메모리 장치에 있어서, 가변 저항 소자 또는 자기 소자를 플래시 메모리의 드레인과 비트 라인 사이에 형성한다.
이에 따라, 가변 저항 소자들을 플래시 메모리로부터 독립적으로 제작이 가능하여, 재료, 크기 및 형태에 제약이 없게 된다.
또한, 본 실시예의 두 메모리 장치의 조합에 의해, 별도의 스위칭 소자의 요구 없이도, 플래시 메모리 장치의 채널 저항에 따라 다양한 비트의 데이터를 저장할 수 있어, 멀티 비트를 실현할 수 있다.
본 실시예에서는 상기 제 1 메모리 장치(AA)로서 폴리실리콘에 전하를 트랩하는 플래시 메모리를 예로들어 설명하였지만, 여기에 한정되지 않고, 실리콘 질화막, 금속 도트막 또는 실리콘 도트막과 같은 전하 트랩층을 이용하는 플래시 메모리 역시 모두 여기에 포함된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
100 : 반도체 기판 110 : 제 1 스토리지부
120 : 콘트롤 게이트 165 : 제 1 전극
170 : 제 2 스토리지부 175 : 제 2 전극
120 : 콘트롤 게이트 165 : 제 1 전극
170 : 제 2 스토리지부 175 : 제 2 전극
Claims (24)
- 반도체 기판상에 형성되는 소스, 드레인 및 제 1 스토리지부를 포함하는 제 1 메모리 장치;
상기 제 1 메모리 장치의 상기 드레인에 연결되는 제 2 스토리지부를 포함하는 제 2 메모리 장치; 및
상기 제 2 메모리 장치와 연결되는 비트 라인을 포함하는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 제 1 메모리 장치는 플래시 메모리인 반도체 메모리 장치. - 제 2 항에 있어서,
상기 플래시 메모리는,
상기 소스 및 드레인 사이의 상기 반도체 기판 상부에 형성되는 터널 절연막;
상기 터널 절연막 상부에 형성되는 상기 제 1 스토리지부;
상기 제 1 스토리지부 상부에 형성되는 블록킹막; 및
상기 블록킹막 상부에 형성되는 콘트롤 게이트를 더 포함하는 반도체 메모리 장치. - 제 3 항에 있어서,
상기 제 1 스토리지부는 폴리실리콘, 실리콘 질화막, 실리콘 도트 및 금속 도트 중 적어도 어느 하나를 포함하는 반도체 메모리 장치. - 제 3 항에 있어서,
상기 콘트롤 게이트에 상기 플래시 메모리를 구동시키기 위한 전압을 인가하는 워드 라인; 및
상기 소스에 전압을 인가하는 소스 배선을 더 포함하는 반도체 메모리 장치. - 제 5 항에 있어서,
상기 소스와 상기 소스 배선 사이에 형성되는 제 1 콘택 플러그; 및
상기 드레인과 상기 제 2 메모리 장치 사이에 형성되는 제 2 콘택 플러그를 더 포함하는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 제 2 메모리 장치는 가변 저항 소자 또는 자기 소자인 반도체 메모리 장치. - 제 7 항에 있어서,
상기 제 2 메모리 장치는,
상기 드레인과 전기적으로 연결되는 제 1 전극;
상기 제 1 전극 상부에 형성되는 상기 제 2 스토리지부; 및
상기 제 2 스토리지부 상부에 형성되며 상기 비트 라인과 전기적으로 연결되는 제 2 전극을 포함하는 반도체 메모리 장치. - 제 8 항에 있어서,
상기 제 2 메모리 장치가 상기 가변 저항 소자인 경우,
상기 가변 저항 소자의 상기 제 2 스토리지부는 상기 제 1 및 제 2 전극 사이의 전압차 또는 전류량에 의해 그것의 저항값이 가변되는 물질을 포함하는 반도체 메모리 장치. - 제 8 항에 있어서,
상기 제 2 메모리 장치가 상기 자기 소자인 경우,
상기 자기 소자의 상기 제 2 스토리지부는 상기 제 1 및 제 2 전극 사이의 전압차 또는 전류량에 의해 그것의 자기 저항비가 가변되는 물질을 포함하는 반도체 메모리 장치. - 제 8 항에 있어서,
상기 제 2 메모리 장치의 선폭은 상기 제 1 메모리 장치의 선폭에 대해 독립적인 선폭을 갖도록 형성되는 반도체 메모리 장치. - 제 6 항에 있어서,
상기 제 2 콘택 플러그는 상기 제 1 콘택 플러그와 상이한 높이를 갖는 반도체 메모리 장치. - 워드 라인;
상기 워드 라인과 교차 배열되는 비트 라인;
상기 워드 라인의 신호에 응답하여 데이터를 제 1 스토리지부에 저장하는 제 1 메모리 장치; 및
상기 제 1 메모리 장치의 출력단과 상기 비트 라인 사이에 연결되어, 상기 제 1 메모리 장치의 구동에 응답하여 데이터 저장을 수행하는 제 2 스토리지부를 포함하는 제 2 메모리 장치를 포함하는 반도체 메모리 장치. - 제 13 항에 있어서,
상기 제 1 메모리 장치는,
반도체 기판 상부에 상기 제 1 스토리지부를 포함하도록 형성되며 상기 워드 라인과 연결되는 게이트;
상기 게이트 일측의 상기 반도체 기판에 형성되는 소스; 및
상기 게이트 타측의 상기 반도체 기판에 형성되며, 상기 제 2 메모리 장치와 전기적으로 연결되는 드레인을 포함하는 반도체 메모리 장치. - 제 14 항에 있어서,
상기 제 1 스토리지부는 폴리실리콘, 실리콘 질화막, 실리콘 도트 및 금속 도트 중 적어도 어느 하나를 포함하는 반도체 메모리 장치. - 제 14 항에 있어서,
상기 게이트는,
상기 반도체 기판 상부에 형성되는 터널 절연막;
상기 터널 절연막 상부에 형성되는 전하 저장막 또는 차지 트랩막;
상기 전하 저장막 또는 차지 트랩막 상부에 형성되는 블록킹막; 및
상기 블록킹막 상부에 형성되는 콘트롤 게이트를 포함하는 반도체 메모리 장치. - 제 13 항에 있어서,
상기 제 2 메모리 장치는,
상기 제 1 메모리 장치의 상기 드레인과 전기적으로 연결되는 제 1 전극;
상기 제 1 전극 상부에 형성되는 상기 제 2 스토리지부; 및
상기 제 2 스토리지부 상부에 형성되며 상기 비트 라인과 전기적으로 연결되는 제 2 전극을 포함하는 반도체 메모리 장치. - 제 18 항에 있어서,
상기 제 2 스토리지부는 상기 제 1 및 제 2 전극 사이의 전압차 또는 전류량에 의해 그것의 저항값 또는 자기 저항비가 가변되는 물질을 포함하는 반도체 메모리 장치. - 제 1 스토리지부를 포함하는 제 1 메모리 장치, 및 상기 제 1 메모리 장치와 전기적으로 연결되며 제 2 스토리지부를 포함하는 제 2 메모리 장치를 포함하는 반도체 메모리 장치로서,
상기 제 1 메모리 장치는 워드 라인의 신호에 응답하여 구동되고,
상기 제 1 스토리지부는 상기 제 1 메모리 장치에 기입 전압을 제공함에 따라 데이터가 저장되며,
상기 제 1 메모리 장치의 출력 전압과 데이터 전압간의 차에 의해 상기 제 2 스토리지부에 데이터를 저장되도록 구성된 반도체 메모리 장치. - 제 19 항에 있어서,
상기 제 1 메모리 장치는 플래시 메모리이고,
상기 제 1 메모리 장치의 데이터 저장은,
상기 플래시 메모리의 콘트롤 게이트와 상기 플래시 메모리의 바디에 인가되는 전압의 전압차에 의해 상기 제 1 스토리지부에 상기 데이터를 저장되도록 구성되는 반도체 메모리 장치. - 제 20 항에 있어서,
상기 제 2 메모리 장치는 가변 저항 소자 또는 자기 소자이고,
상기 제 2 메모리 장치의 데이터 저장은,
상기 플래시 메모리 소자의 드레인 영역의 전압과 비트 라인으로 부터 제공되는 상기 데이터 전압의 전압차에 의해 상기 제 2 스토리지부에 상기 데이터를 저장하도록 구성되는 반도체 메모리 장치. - 제 21 항에 있어서,
상기 제 2 메모리 장치의 데이터 저장은, 상기 제 1 메모리 장치에 채널이 형성된 상태에서 진행되는 반도체 메모리 장치. - 제 22 항에 있어서,
상기 제 1 및 제 2 메모리 장치에 저장된 데이터를 판독하도록 구성된 반도체 메모리 장치. - 제 19 항에 있어서,
상기 제 1 메모리 장치가 구동된 상태에서 상기 제 1 및 제 2 스토리지부의 합산 저항에 따른 전류값에 의해 상기 데이터들의 레벨이 판독되도록 구성되는 반도체 메모리 장치.
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