CN117042458A - 用于形成接触结构及其半导体器件的方法 - Google Patents

用于形成接触结构及其半导体器件的方法 Download PDF

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CN117042458A CN202311052197.9A CN202311052197A CN117042458A CN 117042458 A CN117042458 A CN 117042458A CN 202311052197 A CN202311052197 A CN 202311052197A CN 117042458 A CN117042458 A CN 117042458A
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Abstract

本发明公开了用于形成接触结构及其半导体器件的方法的实施例。在示例中，半导体器件包括绝缘层、绝缘层之上的导电层、以及在导电层中并与绝缘层接触的间隔部结构。半导体器件还包括在间隔部结构中并垂直地延伸穿过绝缘层的第一接触结构。第一接触结构包括彼此接触的第一接触部分和第二接触部分。第二接触部分的上表面与导电层的上表面共面。

Description

用于形成接触结构及其半导体器件的方法
本申请是申请日为2020年7月31日、申请号为202080001864.9、发明名称为“用于形成接触结构及其半导体器件的方法”的专利申请的分案申请。
背景技术
本公开的实施例涉及用于形成接触结构及其半导体器件的方法。
通过改善工艺技术、电路设计、编程算法、和制造工艺将平面存储单元缩放到较小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高昂。结果，平面存储单元的存储密度接近上限。
3D存储架构可以解决平面存储单元中的密度限制。3D存储架构包括存储阵列和用于控制通往和来自存储阵列的信号的外围器件。
发明内容
本文公开了用于形成接触结构及其半导体器件的方法的实施例。
在一个示例中，半导体器件包括绝缘层、绝缘层之上的导电层、以及在导电层中并与绝缘层接触的间隔部结构。该半导体器件还包括在间隔部结构中并垂直地延伸穿过绝缘层的第一接触结构。第一接触结构包括彼此接触的第一接触部分和第二接触部分。第二接触部分的上表面与导电层的上表面共面。
在另一个示例中，半导体器件包括绝缘层、绝缘层之上的导电层、以及在导电层中并与绝缘层接触的间隔部结构。该半导体器件还包括在间隔部结构中并垂直地延伸穿过绝缘层的第一接触结构。第一接触结构包括彼此接触的第一接触部分和第二接触部分。接触结构还包括第一接触部分的下表面在导电层的上表面下方的接触界面处与第二接触部分的上表面接触。
在又一个示例中，用于形成半导体器件的方法包括：形成从基础结构的第一表面到基础结构中的间隔部结构；形成由间隔部结构包围的第一接触部分；以及形成与第一接触部分接触的第二接触部分。第二接触部分从基础结构的第二表面延伸到基础结构中。
附图说明
被并入到本文并形成说明书一部分的附图示出了本公开的实施例，并且附图与说明书一起进一步用于解释本公开的原理并使相关领域中的技术人员能够制作和使用本公开。
图1示出了半导体器件中的现有接触结构的截面图。
图2A示出了根据本公开的一些实施例的半导体器件中的示例性接触结构的截面图。
图2B示出了根据本公开的一些实施例的图2A中的接触结构的俯视图。
图3A示出了根据本公开的一些实施例的半导体器件中的另一个示例性接触结构的截面图。
图3B示出了根据本公开的一些实施例的图3A中的接触结构的俯视图。
图4A-图4D示出了根据本公开的一些实施例的用于形成接触结构的示例性制造工艺。
图5A-图5D示出了根据本公开的一些实施例的用于形成另一个接触结构的示例性制造工艺。
图6示出了根据本公开的各种实施例的示例性半导体器件的一部分。
图7示出了根据本公开的一些实施例的用于形成接触结构的示例性方法的流程图。
图8示出了根据本公开的一些实施例的用于形成另一个接触结构的示例性方法的流程图。
将参考附图描述本公开的实施例。
具体实施方式
虽然讨论了特定的构造和布置，但是应当理解，这样做仅出于说明性目的。相关领域中的技术人员将认识到，在不脱离本公开的精神和范围的情况下，可以使用其他构造和布置。对于相关领域中的技术人员将显而易见的是，本公开还可以用在多种其他应用中。
注意，说明书中对“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等的引用指示所描述的实施例可以包括特定的特征、结构、或特性，但每个实施例不一定都包括该特定的特征、结构、或特性。而且，这样的短语不一定指相同的实施例。此外，当结合实施例描述特定的特征、结构或特性时，无论是否明确描述，结合其他实施例来实现这样的特征、结构或特性将在相关领域中的技术人员的知识范围内。
通常，可以至少部分地根据上下文中的使用来理解术语。例如，至少部分地取决于上下文，本文所使用的术语“一个或多个”可以用于描述单数意义上的任何特征、结构或特性，或者可以用于描述复数意义上的特征、结构、或特性的组合。类似地，至少部分地取决于上下文，诸如“一个”或“所述”的术语可以同样被理解为传达单数用法或传达复数用法。另外，至少部分地取决于上下文，术语“基于”可以同样被理解为不一定旨在传达一组排他的因素，并且可以代替地允许存在不一定清除描述的附加因素。
应当容易理解，在本公开中，“上”、“上方”、和“之上”的含义应当以最广义的方式进行解释，使得“上”不仅意味着“直接在某物上”，而且还包括“在某物上”并且其间具有中间特征或层的含义，并且“上方”或“之上”不仅意味着在某物“上方”或“之上”的含义，而且还包括在某物“上方”或“之上”并且其间没有中间特征或层(即，直接在某物上)的含义。
此外，为了便于描述，在本文中可以使用诸如“之下”、“下方”、“下部”、“上方”、“上部”等空间相对术语，以描述一个元件或特征与另一个(一个或多个)元件或(一个或多个)特征的如图中所示的关系。除了在图中描述的取向以外，空间相对术语还旨在涵盖器件在使用或操作中的不同取向。装置可以以其他方式定向(旋转90度或以其他取向)，并且在本文使用的空间相对描述语可以以类似方式被相应地解释。
如本文所使用的，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。添加到衬底顶部上的材料可以被图案化或可以保持未被图案化。此外，衬底可以包括各种各样的半导体材料，例如硅、锗、砷化镓、磷化铟等。替代性地，衬底可以由非导电材料制成，例如玻璃、塑料、或蓝宝石晶圆。
如本文所使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个下层结构或上覆结构之上延伸，或者可以具有小于下层结构或上覆结构的范围。此外，层可以是均质或不均质连续结构的区域，所述区域具有的厚度小于连续结构的厚度。例如，层可以位于连续结构的上表面和下表面之间或在连续结构的上表面和下表面处的任何一对水平平面之间。层可以水平地、垂直地和/或沿着锥形表面延伸。衬底可以是一层，可以在其中包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多层。例如，互连层可以包括一个或多个导体和接触层(在其中形成互连线和/或垂直互连接入(VIA)触点)和一个或多个电介质层。
如本文所使用的，术语“标称的/标称地”是指在产品或工艺的设计阶段期间设置的用于部件或工艺操作的特性或参数的期望值或目标值，以及高于和/或低于期望值的值的范围。值的范围可以归因于制造工艺或公差的微小变化。如本文所使用的，术语“约”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定的技术节点，术语“约”可以指示在例如该值的10％–30％(例如，该值的±10％，±20％或±30％)内变化的给定量的值。
如本文所使用的，阶梯结构是指包括至少两个水平表面(例如，沿xy平面)和至少两个(例如，第一和第二)垂直表面(例如，沿z轴)的一组表面，使得每个水平表面与从水平表面的第一边缘向上延伸的第一垂直表面邻接，并且与从水平表面的第二边缘向下延伸的第二垂直表面邻接。“台阶”或“阶”是指在一组邻接的表面的高度中的垂直偏移。在本公开中，术语“阶”和术语“台阶”是指阶梯结构的一级并且被互换使用。在本公开中，水平方向可以指与衬底(例如，为在衬底之上的结构的形成提供制造平台的衬底)的顶表面平行的方向(例如，x方向或y方向)，并且垂直方向可以指垂直于衬底的顶表面的方向(例如，z方向)。
如本文所使用的，术语“3D NAND存储器件”是指在横向定向的衬底上具有垂直定向的存储单元晶体管串(在本文中称为“存储串”，例如NAND存储串)的半导体器件，使得存储串相对于衬底在垂直方向上延伸。如本文所使用的，术语“垂直的/垂直地”意味着标称地垂直于衬底的横向表面。
在一些3D NAND存储器件中，选择性地生长半导体插塞以包围沟道结构的侧壁，例如，被称为侧壁选择性外延生长(SEG)。与在沟道结构的下部端部处形成的另一种类型的半导体插塞(例如，底部SEG)相比，侧壁SEG的形成避免了在沟道孔的下表面处对存储膜和半导体沟道的蚀刻(也称为“SONO”穿孔)，由此增加了工艺窗口，特别是在使用先进技术制造具有多堆栈架构(例如，96级或更多级)的3D NAND存储器件时。此外，侧壁SEG结构可以与背面工艺结合以从衬底的背面形成源极触点，从而避免了在正面源极触点和字线之间的泄漏电流和寄生电容，并增加了有效器件面积。
也可以在这些3D NAND存储器件中使用背面工艺来形成外围触点，例如在外围区域中形成并促进存储单元与外围电路之间的电接触的穿硅触点(TSV)。然而，由于3D NAND存储器件的级的增加，外围触点的制造面临挑战。例如，使用背面工艺形成外围触点常常包括两步蚀刻工艺，例如，用于在衬底上方为第一接触部分形成第一开口的第一蚀刻工艺，以及用于为第二接触部分从背面形成第二开口的第二蚀刻工艺。常常在沉积导电材料以填充第二开口并形成第二接触部分之前，在第二开口中沉积电介质间隔部。两步蚀刻工艺和沉积工艺可能不期望地是冗长的和复杂的。
图1示出了半导体器件100中的现有接触结构的截面图。半导体器件100包括基础结构104、基础结构104上的绝缘结构118、以及在基础结构104上并在绝缘结构118中的存储堆叠层106。基础结构104包括绝缘层102和在绝缘层102之上的多晶硅层108。存储堆叠层106具有多个台阶的阶梯结构，并且包括多个交错的导体层110和电介质层112。半导体器件100还包括延伸到多晶硅层108中并电连接到多晶硅层108的多个沟道结构(图1中未示出)。沟道结构和导体层110的交叉点形成多个存储单元。半导体器件100还包括在绝缘层102和多晶硅层108中延伸的源极触点126。源极触点126与多晶硅层108接触并电连接到沟道结构以用于施加源极电压。半导体器件100还包括在绝缘结构118中延伸并且与相应台阶的导体层110接触的字线触点114。
半导体器件100还包括在多晶硅层108中的间隔部120以及在绝缘结构118、间隔部120、和绝缘层102中延伸的外围触点116。外围触点116包括在绝缘结构118中延伸的第一接触部分116-1和在基础结构104中延伸的第二接触部分116-2。第一接触部分116-1和第二接触部分116-2彼此连接并与存储堆叠层106分开。通过背面工艺形成第二接触部分116-2和源极触点126。间隔部120使第二接触部分116-2与多晶硅层108绝缘。
为了形成间隔部120和第二接触部分116-2，在形成第一接触部分116-1之后，通过从背面(例如，下表面)去除基础结构104的一部分来形成孔。所述孔在绝缘层102和多晶硅层108中延伸，直到所述孔与第一接触部分116-1接触为止。然后在孔中沉积电介质材料。在凹陷蚀刻以去除电介质材料的一部分从而暴露第一接触部分116-1之后，在电介质层之上沉积导电材料以填充孔并形成第二接触部分116-2。多晶硅层108中的电介质材料的部分形成间隔部120。常常，为了确保第二接触部分116-2与第一接触部分116-1可以形成期望的接触，该孔被过蚀刻到绝缘结构118中。孔的上表面(即，第二接触部分116-2的上表面)常常是非平坦的，例如，不与多晶硅层108的上表面共面。例如，如图1中所示，可以在第二接触部分116-2的上表面上形成突出结构。如上所述，外围触点116特别是第二接触部分116-2的形成可能是冗长且复杂的。需要改善用于形成外围触点(例如TSV)的现有制造工艺。
根据本公开的各种实施例提供了改善的半导体器件及其制造方法。根据所公开的制造方法，为了形成接触结构，在基础结构的正面上形成间隔部结构。可以通过蚀刻工艺随后通过沉积工艺来形成间隔部结构，以填充由蚀刻工艺形成的开口结构。虽然蚀刻工艺和沉积工艺可以单独执行，但是可以将蚀刻工艺和沉积工艺并入当前工艺流程，而无需附加的制造步骤。例如，可以以任何适当的蚀刻/图案化工艺来执行蚀刻工艺以用于在形成第一接触部分之前在半导体器件中形成另一个结构，并且沉积工艺可以是任何适当的沉积工艺以用于在形成第一接触部分之前在半导体器件中形成另一个结构。在一些实施例中，使用零掩模来执行蚀刻工艺，所述蚀刻工艺用于在在基础结构上形成任何结构之前在衬底中对结构进行图案化。在一些实施例中，蚀刻工艺与在基础结构上对结构(例如，存储堆叠层中的底部选择栅切口结构)进行图案化的图案化工艺相同。在一些实施例中，沉积工艺可以与形成存储堆叠层位于其中的绝缘结构的沉积工艺相同。因此可以简化制造工艺。
间隔部结构可以由多晶硅层中的沟槽结构或孔形成。第二接触部分位于间隔部结构中并且与多晶硅层绝缘。在一些实施例中，由导电层中的孔形成间隔部结构允许第一接触部分的下表面更靠近绝缘层，从而减少形成孔(其形成第二导体部分)所需的蚀刻，从而进一步简化制造工艺。
图2A示出了根据一些实施例的半导体器件200中的示例性接触结构的截面图。图2B示出了根据一些实施例的半导体器件200中的接触结构的俯视图。为了便于说明，一起描述图2A和图2B。
如图2A中所示，半导体器件200包括基础结构204、基础结构204之上的绝缘结构218、以及在绝缘结构218和基础结构204中延伸的接触结构216。半导体器件200还可以包括基础结构204位于其上的衬底。在一些实施例中，半导体器件200包括在基础结构204之上并在绝缘结构218中的存储堆叠层206。半导体器件200可以包括字线触点214，字线触点214在绝缘结构218中，与存储堆叠层206接触并导电连接到存储堆叠层206。在一些实施例中，半导体器件200包括与基础结构204接触并导电连接到基础结构204的源极接触结构226。在一些实施例中，接触结构216位于半导体器件200的外围区域中。存储堆叠层206可以位于半导体器件200的核心区域和/或阶梯区域中。作为示例，在本公开中，半导体器件由3D NAND存储器件表示，并且接触结构(例如，216)被描述为3D NAND存储器件中的外围触点。在一些实施例中，接触结构216在半导体器件200的基础结构204的相对侧上电连接外围电路和接触焊盘(未示出)，使得外围电路可以通过接触焊盘电连接到外部电路。在一些实施例中，接触结构216在半导体器件200的基础结构204的相对侧上电连接到外围电路和源极接触结构226，使得外围电路可以电连接到源极接触结构226以控制3D NAND存储器件的源极的操作。应当理解，形成这些接触结构的结构和制造方法也可以用于在任何其他适当的结构/器件中形成接触结构。
半导体器件200的衬底可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)、或任何其他适当的材料。在一些实施例中，衬底是减薄的衬底(例如，半导体层)，所述减薄的衬底通过研磨、蚀刻、化学机械抛光(CMP)、或其任何组合而被减薄。在一些实施例中，衬底被去除并且不包括在半导体器件200中。应当注意，在本公开的附图中包括x轴、y轴和z轴以进一步说明半导体器件中的部件的空间关系。作为示例，半导体器件200的衬底包括在x方向和y方向(即，横向方向)上横向地延伸的两个横向表面(例如，上表面和下表面)。z方向表示垂直于x-y平面(即，由x方向和y方向形成的平面)的方向。如本文所使用的，当半导体器件(例如，半导体器件200)的衬底在z方向(即，垂直方向)上放置在半导体器件的最低平面中时，半导体器件的一个部件(例如，层或器件)是在另一个部件(例如，层或器件)“上”、“上方”还是“下方”，是在z方向上相对于半导体器件的衬底来确定的。在整个本公开中，应用了用于描述空间关系的相同概念。
在一些实施例中，半导体器件200是非单片3D NAND存储器件的一部分，在非单片3D NAND存储器件中部件单独地形成在不同的衬底上，然后以面对面的方式、面对背的方式、或背对背方式进行键合。可以在不同于其上形成有图2A中所示的部件的存储阵列衬底的单独的外围器件衬底上形成用于促进半导体器件200的操作的外围器件(未示出)，例如任何适当的数字、模拟和/或混合信号外围电路。可以理解，如下详细所述，可以从半导体器件200去除存储阵列衬底，并且外围器件衬底可以成为半导体器件200的衬底。进一步理解的，取决于外围器件衬底和存储阵列器件衬底如何进行键合，存储阵列器件(例如，图2A中所示)可以处于原始位置，或者可以在半导体器件200中上下翻转。为了便于参考，图2A描述了在其中存储阵列器件处于原始位置(即，没有上下翻转)的半导体器件200的状态。然而，应当理解，在一些示例中，图2A中所示的存储阵列器件可以在半导体器件200中上下翻转，并且他们的相对位置可以相应地改变。在整个本公开中，应用了用于描述空间关系的相同概念。
如图2A中所示，基础结构204可以包括绝缘层202和绝缘层202上的多晶硅层208。可选地，基础结构204可以包括绝缘层202和多晶硅层208之间的停止层224。绝缘层202可以包括在其中可以形成互连线和VIA触点的一个或多个层间电介质(ILD)层(也称为“金属间电介质(IMD)层”)。绝缘层202的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低介电常数(低k)电介质、或其任何组合。在一些实施例中，绝缘层202包括氧化硅。停止层224(如果有的话)可以直接设置在绝缘层202上。停止层224可以是单层结构或多层结构。在一些实施例中，停止层224是单层结构，并且包括高介电常数(高k)电介质层。在一些实施例中，停止层224是双层结构，并且包括第二停止层上的第一停止层。第一停止层可以包括氮化硅，并且第二停止层可以包括高k电介质。高k电介质层可以包括例如氧化铝、氧化铪、氧化锆、或氧化钛，仅举几例。在一个示例中，停止层224可以包括氧化铝。如以下详细描述的，由于停止层224的功能是使沟道孔的蚀刻停止，所以应理解，停止层224可以包括相对于其上方的层中的材料具有相对高的蚀刻选择性(例如，大于约5)的任何其他适当的材料。在一些实施例中，停止层224除了充当蚀刻停止层之外，停止层224还充当背面衬底减薄停止层。
多晶硅层208可以直接设置在停止层224上。在一些实施例中，焊盘氧化物层(例如，氧化硅层)设置在停止层224和多晶硅层208之间，以缓和多晶硅层208和停止层224(例如，氧化铝层)之间的应力。根据一些实施例，多晶硅层208包括N型掺杂的多晶硅层。即，多晶硅层208可以掺杂有贡献自由电子并增加本征半导体的导电性的任何适当的N型掺杂剂，例如磷(P)、砷(Ar)、或锑(Sb)。多晶硅层208可以包括在多晶硅层208的顶表面和下表面之间的多晶硅子层208-1，并且可以导电连接到3DNAND存储串的半导体沟道和半导体器件200的源极接触结构。如下面详细描述的，由于扩散工艺，多晶硅层208可以在垂直方向上具有适当均匀的掺杂浓度分布。应当理解，由于多晶硅层208的子层208-1可以具有与多晶硅层208的其余部分相同的多晶硅材料，并且在扩散之后在多晶硅层208中掺杂浓度可以是均匀的，因此在半导体器件200中多晶硅层208的子层208-1与其余部分可能是不可区分的。尽管如此，子层208-1是指多晶硅层208的与半导体沟道接触而不是与沟道结构的下部部分中的存储膜接触的部分。
如上所述，虽然图2A示出了多晶硅层208在停止层224上方，但是应当理解，在一些示例中，停止层224可以在多晶硅层208上方，因为图2A中所示的存储阵列器件可以在半导体器件200中上下翻转，并且存储阵列器件的相对位置可以相应地改变。在一些实施例中，图2A中所示的存储阵列器件在半导体器件200中(在顶部)上下翻转并(在底部)键合到外围器件，使得停止层224在多晶硅层208上方。虽然在本公开中，多晶硅层208被描述为导电层以用于促进存储堆叠层206与半导体器件200的源极触点之间的电耦合，但是在各种实施例中，还可以在存储堆叠层206与绝缘层202之间形成任何其他适当的导电材料，以用于执行与多晶硅层208类似/相同的功能。
存储堆叠层206可以包括多晶硅层208之上的多个交错的导体层210和电介质层212。存储堆叠层206中的导体层210和电介质层212可以在垂直方向上交替。换句话说，除了在存储堆叠层206的顶部或底部处的那些之外，每个导体层210可以在两侧上被两个电介质层212邻接，并且每个电介质层212可以在两侧上被两个导体层210邻接。导体层210可以包括导电材料，包括但不限于W、Co、Cu、Al、多晶硅、掺杂的硅、硅化物、或其任何组合。每个导体层210可以包括由粘附层和栅极电介质层包围的栅电极(栅极线)。导体层210的栅电极可以作为字线横向地延伸，从而终止于存储堆叠层206的一个或多个阶梯结构。电介质层212可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、或其任何组合。存储堆叠层206可以具有包括例如沿x/y方向横向地延伸的多个台阶的阶梯结构。每个台阶可以包括一个或多个导体层210和电介质层212的对(称为导体层/电介质层对)。如图2A中所示，在绝缘结构218中延伸的字线触点214可以与相应台阶的顶部导体层210接触并导电连接到相应台阶的顶部导体层210。字线触点214可以包括导电材料，包括但不限于W、Co、Cu、Al、多晶硅、掺杂的硅、硅化物、或其任何组合。绝缘结构218可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、或其任何组合。
在一些实施例中，半导体器件200是3D NAND存储器件，并且包括形成在存储堆叠层206中的多个存储单元。存储单元可以由导体层210和存储堆叠层206中的3D NAND存储串的交叉点形成。图6示出了存储堆叠层206中的沟道结构的截面图。
如图6中所示，沟道结构612垂直地延伸穿过存储堆叠层206和多晶硅层208，从而停止在停止层224(如果有的话)处。即，沟道结构612可以包括两个部分：由多晶硅层208包围的下部部分(即，在多晶硅层208和存储堆叠层206之间的界面下方)和由存储堆叠层206包围的上部部分(即，在多晶硅层208与存储堆叠层206之间的界面上方)。如本文中所使用的，当衬底放置在半导体器件200的最低平面中时，部件(例如，沟道结构612)的“上部部分/端部”是在z方向上更远离衬底的部分/端部，并且部件(例如，沟道结构612)的“下部部分/端部”是在z方向上更靠近衬底的部分/端部。在一些实施例中，每个沟道结构612不进一步延伸超过停止层224，因为沟道孔的蚀刻被停止层224停止。例如，沟道结构612的下部端部可以标称地与停止层224的上表面齐平。
沟道结构612可以包括填充有(一种或多种)半导体材料(例如，作为半导体沟道616)和(一种或多种)电介质材料(例如，作为存储膜614)的沟道孔。在一些实施例中，半导体沟道616包括硅，例如非晶硅、多晶硅、或单晶硅。在一个示例中，半导体沟道616包括多晶硅。在一些实施例中，存储膜614是包括隧穿层、存储层(也称为“电荷捕获层”)、和阻隔层的复合层。沟道孔的剩余空间可以部分地或完全地填充有帽盖层618，帽盖层618包括诸如氧化硅和/或气隙的电介质材料。沟道结构612可以具有圆柱形状(例如，柱形形状)。根据一些实施例，存储膜614的帽盖层618、半导体沟道616、隧穿层、存储层和阻隔层从柱的中心朝着柱的外表面按此顺序径向布置。隧穿层可以包括氧化硅、氮氧化硅、或其任何组合。存储层可以包括氮化硅、氮氧化硅、或其任何组合。阻隔层可以包括氧化硅、氮氧化硅、高k电介质、或其任何组合。在一个示例中，存储膜614可以包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。在一些实施例中，沟道结构612还包括在沟道结构612的上部部分的顶部处的沟道插塞620。沟道插塞620可以包括半导体材料(例如，多晶硅)。在一些实施例中，沟道插塞620充当NAND存储串的漏极。
如图6中所示，根据一些实施例，半导体沟道616的沿沟道结构612的侧壁(例如，在沟道结构612的下部部分中)的一部分与多晶硅子层208-1接触。即，根据一些实施例，在沟道结构612的邻接多晶硅层208的子层208-1的下部部分中断开存储膜614，从而暴露半导体沟道616以与周围的多晶硅子层208-1接触。结果，包围半导体沟道616并与半导体沟道616接触的多晶硅子层208-1可以用作沟道结构612的“侧壁SEG”。在一些实施例中，源极接触结构226与多晶硅层208接触并且通过多晶硅层208电连接到半导体沟道616。
如图6中所示，在一些实施例中，半导体器件200还包括垂直地延伸穿过存储堆叠层206的交错的导体层210和电介质层212的绝缘间隔部622。在一些实施例中，根据一些实施例，绝缘间隔部622延伸到多晶硅层208中并停止在多晶硅子层208-1处。在一些实施例中，绝缘间隔部622的下部端部标称地与多晶硅子层208-1的上表面齐平。每个绝缘间隔部622也可以横向地延伸以将沟道结构612分隔成多个块。根据一些实施例，不同于一些3DNAND存储器件中的缝隙结构，绝缘间隔部622在其中不包括任何触点(即，不充当源极触点)。在一些实施例中，每个绝缘间隔部622包括填充有一种或多种电介质材料的开口(例如，缝隙)，所述电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅、或其任何组合。在一个示例中，每个绝缘间隔部622可以填充有作为绝缘体核心626的氧化硅以及与栅极电介质层连接的高k电介质。
源极接触结构226可以相对于停止层224(即，背面)从多晶硅层208的相对侧垂直地延伸穿过绝缘层202和停止层224(如果有的话)，以与多晶硅层208接触。应当理解，在不同的示例中，源极接触结构226延伸到多晶硅层208中的深度可以变化。源极接触结构226可以从(去除的)存储阵列衬底的背面通过多晶硅层208将半导体器件200的NAND存储串的源极电连接到外围器件，并且因此，源极接触结构226在本文中可以称为“背面源极拾取部(pick up)”。源极接触结构226可以包括任何适当类型的触点。在一些实施例中，源极接触结构226包括VIA触点。在一些实施例中，源极接触结构226包括横向延伸的壁状触点。源极接触结构226可以包括一个或多个导电层，例如金属层，例如钨(W)、钴(Co)、铜(Cu)、或铝(Al)、或由粘合剂层(例如氮化钛(TiN))包围的硅化物层。
返回参考图2A和图2B，接触结构216可以在绝缘结构218和基础结构204中延伸，并且可以导电连接到任何外围电路以用于存储单元的操作。在一些实施例中，接触结构216延伸穿过多晶硅层208和绝缘层202。接触结构216可以包括在绝缘结构218中延伸的第一接触部分216-1和在基础结构204(例如，多晶硅层208和绝缘层202、以及停止层224(如果有的话))中延伸的第二接触部分216-2。第一和第二接触部分216-1和216-2可以在接触界面处彼此接触且导电连接到彼此。半导体器件200还可以包括在多晶硅层208中并包围第二接触部分216-2的间隔部结构220，使得第二接触部分216-2与多晶硅层208绝缘。
在一些实施例中，如图2B中所示，第二接触部分216-2的横向截面面积大于或等于第一接触部分216-1的横向截面面积，使得第一接触部分216-1与第二接触部分216-2完全重叠。第一和第二接触部分216-1和216-2的横向截面可以均具有任何适当的形状，例如椭圆形、正方形、矩形、和圆形形状。例如，第一接触部分216-1和第二接触部分216-2的横向截面可以分别标称地为圆形和正方形。第二接触部分216-2的上表面可以足够平坦，例如，与多晶硅层208的上表面标称地水平/共面。第一接触部分216-1和第二接触部分216-2之间的接触界面可以与多晶硅层208的上表面共面(或至少标称地共面)。即，第一接触部分216-1的下表面和第二接触部分216-2的上表面可以均与多晶硅层208的上表面共面(或至少标称地共面)。在一些实施例中，第一和第二接触部分216-1和216-2均可以由钨、钴、铜或铝和/或硅化物制成。
间隔部结构220可以在多晶硅层208中，与第二接触部分216-2接触并包围第二接触部分216-2，使得第二接触部分216-2(或接触结构216)与多晶硅层208绝缘。间隔部结构220(例如，在xy平面中)的横向尺寸可以足够大以使第二接触部分216-2在所有方向上与多晶硅层208绝缘。间隔部结构220的与绝缘结构218接触的上表面可以与多晶硅层208的上表面共面。间隔部结构220的下表面可以与绝缘层202(或者停止层224，如果有的话)接触，使得第二接触部分216-2与多晶硅层208完全绝缘。在各种实施例中，间隔部结构220的下表面可以与多晶硅层208的下表面水平或在多晶硅层208的下表面下方。例如，间隔部结构220的下表面可以在停止层224中或绝缘层202中。在一些实施例中，间隔部结构220包括电介质材料，例如氧化硅、氮化硅、氮氧化硅、或其组合。应当理解，如果间隔部结构220包括与绝缘结构218和/或间隔部结构220相同的材料，则间隔部结构220的上表面和/或下表面可能是不可区分的。
图3A示出了根据一些实施例的半导体器件300中的另一个示例性接触结构的截面图。图3B示出了根据一些实施例的半导体器件300中的接触结构的俯视图。为了便于说明，一起描述图3A和图3B，并且为了易于描述，不再重复两个半导体器件200和300中的其他相同结构的细节。
如图3A中所示，半导体器件300包括接触结构316和间隔部结构320。接触结构316可以包括彼此接触并且导电连接到彼此的第一接触部分316-1和第二接触部分316-2。接触结构316可以延伸穿过间隔部结构320，使得间隔部结构320使接触结构316与多晶硅层208绝缘。不同于接触结构216，第一接触部分316-1和第二接触部分316-2之间的接触界面可以低于多晶硅层208的上表面。例如，接触界面(例如，第一接触部分316-1的下表面和第二接触部分316-2的上表面)可以在多晶硅层208的上表面和下表面之间。在一些实施例中，接触界面可以与多晶硅层208的下表面共面(或至少标称地共面)。即，第一接触部分316-1可以在多晶硅层208中延伸(例如，延伸穿过多晶硅层208)。因此，在间隔部结构320中第二接触部分316-2可以具有减小的厚度。
不同于间隔部结构220，间隔部结构320包围第一接触部分316-1的至少一部分，使得第一接触部分316-1与多晶硅层208绝缘。如果第一和第二接触部分316-1和316-2之间的接触界面在多晶硅层208的上表面和下表面之间，则间隔部结构320还可以使第二接触部分316-2的一部分与多晶硅层208绝缘。在一些实施例中，如图3B中所示，第二接触部分316-2的横向截面面积大于或等于第一接触部分316-1的横向截面面积，使得第一接触部分316-1与第二接触部分316-2完全重叠。第一和第二接触部分316-1和316-2以及间隔部结构320的材料和形状可以分别与第一和第二接触部分216-1和216-2以及间隔部结构220的材料和形状类似或相同，并且在本文中不再重复详细描述。
图4A-图4D示出根据本公开的一些实施例的用于形成半导体器件的制造工艺。图7示出了根据本公开的一些实施例的用于形成半导体器件的方法700的流程图。图4A-图4D和图7中描述的半导体器件的示例包括图2A和图2B中所描述的半导体器件。将一起描述图4A-图4D和图7。应当理解，方法700中所示的操作不是穷举的，并且也可以在任何所示的操作之前、之后、或之间执行其他操作。此外，可以同时执行一些操作，或者以与图7中所示的不同的顺序执行一些操作。
参考图7，方法700开始于操作702和704，在操作702中，在基础结构中形成沟槽结构，并且在操作704中，在沟槽结构中形成间隔部结构。图4A示出了对应的结构。
如图4A中所示，在制造工艺的开始，可以在基础结构404中形成沟槽结构。沟槽结构的形状和深度可以对应于随后形成的间隔部结构的形状和深度。基础结构404可以包括停止层424上的多晶硅层408，停止层424还在绝缘层402上。多晶硅层408可以包括牺牲子层，该牺牲子层随后形成多晶硅层408中的多晶硅子层。多晶硅层408、停止层424、和绝缘层402的详细描述可以参考多晶硅层208、停止层224、和绝缘层202的描述，并且在本文中不再重复。
沟槽结构可以围绕基础结构404的外围区域(例如，多晶硅层408)中的区，使得被围绕的区(例如，在多晶硅层408中)可以与多晶硅层408的位于沟槽结构外部的部分绝缘。在一些实施例中，沟槽结构可以从多晶硅层408的上表面至少延伸到多晶硅层408的下表面。例如，沟槽结构的下表面可以停止在停止层424上或中。在一些实施例中，多晶硅层408的下表面停止在停止层424处。沟槽结构的厚度/深度可以至少是多晶硅层408沿着z方向的厚度。可以在光刻工艺之后通过诸如干法蚀刻和/或湿法蚀刻的任何适当的图案化工艺来形成沟槽结构。
基础结构404可以形成在衬底的一侧(例如，第一侧)上。衬底可以是硅衬底或由任何适当的材料制成的载体衬底，所述材料例如半导体、玻璃、蓝宝石、塑料，仅举几例。在一些实施例中，绝缘层402包括诸如氧化硅的电介质材料。在一些实施例中，停止层424包括诸如氧化铝的高k电介质材料。在一些实施例中，多晶硅层408包括具有均匀掺杂分布的多晶硅。在一些实施例中，通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、电镀、化学镀沉积及其组合的任何适当的膜沉积方法在衬底上顺次形成绝缘层402、停止层424、和多晶硅层408。随后，可以去除衬底和对衬底减薄以用于形成各种结构，例如接触过孔。在一些实施例中，在制造工艺的适当时间去除衬底或对衬底减薄，使得可以从基础结构404的下表面形成接触过孔。
在衬底上的基础结构404上形成电介质堆叠层，该电介质堆叠层随后形成存储堆叠层。电介质堆叠层可以包括多个交错的牺牲层和电介质层。在一些实施例中，具有多个牺牲层和电介质层的对的电介质堆叠层形成在多晶硅层408上。交错的牺牲层和电介质层可以交替地沉积在多晶硅层408上以形成电介质堆叠层。在一些实施例中，每个电介质层包括氧化硅层，并且每个牺牲层包括氮化硅层。在一些实施例中，在多晶硅层408和电介质堆叠层之间形成焊盘氧化物层(例如，氧化硅层，未示出)。可以在制造工艺期间的适当时间，在电介质堆叠层和基础结构404之上沉积具有适当的电介质材料(例如，氧化硅)的绝缘结构418，使得电介质堆叠层位于绝缘结构418中。可以通过包括但不限于CVD、PVD、ALD、或其任何组合的一种或多种薄膜沉积工艺来形成电介质堆叠层、绝缘结构418和焊盘氧化物层(如果有的话)。
在形成接触结构的第一接触部分之前，可以在制造工艺期间的任何适当时间在半导体器件的外围区域中形成沟槽结构。在一些实施例中，沟槽结构是通过使用“零掩模”对基础结构404(例如，多晶硅层408)进行图案化来形成的，所述零掩模用于在在基础结构404上形成任何结构之前对基础结构404进行图案化。在一些实施例中，在基础结构404上形成一个或多个牺牲层和电介质层的对之后，通过对电介质堆叠层进行图案化来形成沟槽结构，例如，以用于形成底部选择栅切口结构。因此可以将用于形成沟槽结构的图案并入现有的图案化掩模，使得可以用其他现有的蚀刻操作来执行用于形成沟槽结构的基础结构404的蚀刻，从而减少了总蚀刻操作的数量。在各种实施例中，取决于制造工艺，沟槽结构还可以通过单独的图案化/蚀刻工艺来形成，或者与其他适当的结构同时形成。
可以在沟槽结构中形成间隔部结构420。可以沉积电介质材料(例如，氧化硅)以填充沟槽结构，从而形成间隔部结构420。在形成接触结构的第一接触部分之前，可以通过诸如CVD、PVD、ALD、及其组合的任何适当的膜沉积方法来沉积电介质材料，并且可以在制造工艺期间的任何适当时间沉积电介质材料。在一些实施例中，在形成电介质堆叠层之后，可以通过与形成绝缘结构418相同的沉积工艺来形成间隔部结构420。在一些实施例中，在在基础结构404上形成一个或多个牺牲层和电介质层的对之后，并且在形成整个电介质堆叠层之前，可以通过与在电介质堆叠层中形成底部选择栅切口结构相同的沉积工艺来形成间隔部结构420。在各种实施例中，取决于制造工艺，间隔部结构420也可以通过单独的沉积工艺形成，或者与其他适当的结构同时填充有电介质材料。
在形成接触结构之前，尽管在图4A-图4D中未示出其他结构，但可以在半导体器件(例如，电介质堆叠层)中形成其他结构。在一些实施例中，形成垂直地延伸穿过电介质堆叠层、多晶硅层408并停止在停止层424处的沟道结构。在一些实施例中，为了形成沟道结构，形成垂直地延伸穿过电介质堆叠层和多晶硅层408的沟道孔(例如，开口)，并且沿沟道孔的侧壁顺次形成存储膜(例如，阻隔层、存储层和隧穿层)和半导体沟道。膜和层在沟道孔中的沉积可以包括ALD、CVD、PVD、任何其他适当的工艺或其任何组合。在一些实施例中，沟道插塞形成在半导体沟道上方并与半导体沟道接触。在一些实施例中，用于形成沟道孔的制造工艺包括湿法蚀刻工艺和/或干法蚀刻工艺，例如深反应离子蚀刻(DRIE)。根据一些实施例，由于在停止层424和多晶硅层408的材料之间的蚀刻选择性，持续对沟道孔的蚀刻直到被停止层424停止为止。
为了导电连接多晶硅层408和沟道结构，在多晶硅层408中形成与半导体沟道接触并导电连接到半导体沟道的多晶硅子层408-1。在一些实施例中，去除存储膜的下部部分，使得存储膜变得断开。可以通过用多晶硅的子层替换牺牲子层来形成与半导体沟道接触的多晶硅子层408-1。多晶硅子层408-1的形成可以包括适当的干法蚀刻工艺和/或湿法蚀刻工艺、CVD、PVD、ALD、及其组合。也可以形成将存储单元划分成多个块的绝缘间隔部。绝缘间隔部的形成可以包括适当的干法蚀刻工艺和/或湿法蚀刻工艺、CVD、PVD、ALD、及其组合。可以执行栅极替换工艺以替换电介质堆叠层中的牺牲层从而形成多个导体层。可以在多晶硅层408上形成具有多个交错的导体层410和电介质层412的存储堆叠层406。栅极替换工艺可以包括适当的各向同性蚀刻工艺、CVD、PVD、ALD、及其组合。延伸穿过存储堆叠层406的沟道结构可以通过半导体沟道与多晶硅层408接触并导电连接到多晶硅层408。在一些实施例中，存储堆叠层406可以被重复地图案化以形成阶梯结构，该阶梯结构包括横向地(例如，沿x/y方向)延伸的多个台阶。存储堆叠层406的图案化工艺可以包括重复的光刻工艺和凹陷蚀刻(例如，各向同性蚀刻工艺)。
返回参考图7，方法700进行到操作706，在操作706中，在基础结构的上表面上形成第一接触部分并且该第一接触部分被间隔部结构包围。图4B示出了对应的结构。
如图4B中所示，第一接触部分416-1可以形成在绝缘结构418中并落在基础结构404的上表面上。第一接触部分416-1的下表面可以在多晶硅层408中的由间隔部结构420限定的封闭区中，使得第一接触部分416-1横向地被间隔部结构420包围。在一些实施例中，第一接触部分416-1的下表面在多晶硅层408的上表面下方延伸。在一些实施例中，第一接触部分416-1通过与形成字线触点414相同的工艺来形成，字线触点414落在相应的台阶上以与台阶中的导体层410形成导电连接。第一接触部分416-1和字线触点414均可以包括适当的导电材料，例如钨。
第一接触部分416-1和字线触点414的形成可以包括图案化工艺和随后适当的膜沉积工艺。图案化工艺可以去除绝缘结构418的部分以形成与第一接触部分416-1和字线触点414的位置和定位相对应的开口。在一些实施例中，用于第一接触部分416-1的开口在绝缘结构418中延伸，并暴露多晶硅层408中的被围绕的区。在一些实施例中，用于字线触点414的开口在绝缘结构418中延伸，并在相对应的台阶中暴露导体层410。导电材料的沉积可以包括CVD、PVD、ALD、电镀、化学镀及其组合。
返回参考图7，方法700进行到操作708，在操作708中，形成从基础结构的下表面延伸到第一接触部分的孔，该孔被间隔部结构包围。图4C示出了对应的结构。
如图4C中所示，可以形成从基础结构404的下表面延伸到第一接触部分416-1的孔415。孔415可以被间隔部结构420包围。可以去除基础结构404的一部分(即绝缘层402、停止层424、和多晶硅层408的一部分)以形成孔415，孔415从基础结构404的下表面(例如，绝缘层402的下表面)延伸到第一接触部分416-1。孔415可以与第一接触部分416-1接触并且暴露第一接触部分416-1。如图4C中所示，孔415的在多晶硅层408中的部分可以位于由间隔部结构420限定的被围绕的区中。孔415的横向尺寸可以足够大以完全接触第一接触部分416-1，并且可以足够小以不超过由间隔部结构420包围的被围绕的区。在一些实施例中，孔415与间隔部结构420外部的多晶硅层408隔离。在一些实施例中，孔415的横向尺寸可以小于或等于被围绕的区的横向尺寸。
在一些实施例中，可以在与形成孔415相同的图案化工艺中形成用于形成源极接触结构的另一个孔425。孔425可以从基础结构404的下表面(例如，绝缘层402)延伸到多晶硅层408。图案化工艺可以包括适当的蚀刻工艺，例如干法蚀刻工艺和/或湿法蚀刻工艺。
在各种实施例中，在形成孔415之前，去除在其上形成有基础结构404的衬底。可以在制造工艺期间的任何适当时间通过研磨工艺、CMP、凹陷蚀刻、或其组合来去除该衬底。在一些实施例中，基础结构404的下表面是绝缘层402的下表面。
返回参考图7，方法700进行到操作710，在操作710中，在孔中形成与第一接触部分接触的第二接触部分。图4D示出了对应的结构。
如图4D中所示，第二接触部分416-2可以形成在孔415中，与第一接触部分416-1接触。可以沉积诸如钨的导电材料以填充孔415和另一个孔425。可以执行任何适当的膜沉积方法以沉积导电材料。例如，沉积方法可以包括CVD、PVD、ALD、电镀、化学镀、或其组合。在一些实施例中，可以通过与形成第二接触部分416-2相同的沉积工艺来形成源极接触结构426。可以形成具有彼此接触的第一接触部分416-1和第二接触部分416-2的接触结构416，以延伸绝缘结构418和基础结构404(例如，间隔部结构420)，从而连接半导体器件的外围电路。同时，可以在基础结构404中形成与多晶硅层408接触并导电连接到多晶硅层408的源极接触结构426。然后，沟道结构可以通过多晶硅层408和源极接触结构426导电连接到源极。
图5A-图5D示出了根据本公开的一些实施例的用于形成半导体器件的制造工艺。图8示出了根据本公开的一些实施例的用于形成半导体器件的方法800的流程图。图5A-图5D和图8中所描述的半导体器件的示例包括图3A和图3B中所描述的半导体器件。将一起描述图5A-图5D和图8。应当理解，方法800中示出的操作不是穷举的，并且也可以在任何所示的操作之前、之后、或之间执行其他操作。此外，可以同时执行执行一些操作，或者以与图8中所示的不同顺序来执行一些操作。为了便于说明，使用相同的附图标记来描述图5A-图5B中的与图4A-图4D中的部分类似的部分，并且在本文中不再重复对这些部分的详细描述。
参考图8，方法800开始于操作802和804，在操作802中，在基础结构中形成第一孔，并且在操作804中，在第一孔中形成阱结构。图5A示出了对应的结构。
如图5A中所示，在制造工艺的开始，可以在基础结构404中形成第一孔。第一孔的形状和深度可以对应于随后形成的间隔部结构的形状和深度。在一些实施例中，第一孔的下表面可以暴露停止层424。在一些实施例中，第一孔的深度可以大于或等于多晶硅层408的厚度，使得随后形成的间隔部结构可以使接触结构与多晶硅层408绝缘。第一孔可以在制造工艺期间的任何适当时间形成，并且可以与其他结构形成或以单独的工艺形成。可以执行适当的蚀刻工艺(例如，湿法蚀刻和/或干法蚀刻)作为图案化工艺以形成第一孔。形成第一孔的位置和时序的详细描述可以参考图4A-图4D中描述的沟槽结构的位置和时序，并且在本文中不再重复。
通过用电介质材料填充第一孔，可以在基础结构404中形成阱结构519。阱结构519的下表面可以与停止层424接触。在一些实施例中，阱结构519的下表面可以在停止层424的顶表面上或下方。为了便于说明，可以将阱结构519的上表面定义为与多晶硅层408的上表面共面的表面。在一些实施例中，电介质材料包括氧化硅，并且可以以诸如CVD、PVD、ALD、或其组合的适当的膜沉积方法来形成。形成阱结构519的位置和时序的详细描述可以参考图4A-图4D中描述的间隔部结构420的位置和时序，并且在本文中不再重复。
返回参考图8，方法800进行到操作806，在操作806中，在阱结构中形成第一接触部分。图5B示出了对应的结构。
如图5B中所示，可以在阱结构519中形成第一接触部分516-1。第一接触部分516-1可以形成在绝缘结构418中，并且落在阱结构519的下表面上。第一接触部分516-1可以被阱结构519包围。在一些实施例中，第一接触部分516-1通过与形成字线触点414相同的工艺来形成，字线触点414落在相应的台阶上以与台阶中的导体层410形成导电连接。第一接触部分516-1和字线触点41 4均可以包括适当的导电材料，例如钨。在一些实施例中，第一接触部分516-1的下表面未到达阱结构519的下表面，但是在多晶硅层408的上表面下方，使得当形成第二接触部分时，可以减少从基础结构404的下表面的蚀刻。即，形成第二接触部分的第二孔不需要从基础结构404(即，绝缘层402)的下表面到达多晶硅层408的上表面。
第一接触部分516-1和字线触点414的形成可以包括图案化工艺和随后适当的膜沉积工艺。图案化工艺可以去除绝缘结构418的部分以在期望的深度处形成与第一接触部分516-1和字线触点414的位置和定位相对应的开口。在一些实施例中，用于第一接触部分516-的开口在绝缘结构418中延伸并且暴露多晶硅层408中的被围绕的区。在一些实施例中，用于字线触点414的开口在绝缘结构418中延伸并且在相对应的台阶中暴露导体层410。导电材料的沉积可以包括CVD、PVD、ALD、电镀、化学镀、及其组合。
返回参考图8，方法800进行到操作808，在操作808中，形成从基础结构的下表面延伸到第一接触部分的第二孔。形成间隔部结构。图5C示出了对应的结构。
如图5C中所示，可以形成从基础结构404的下表面延伸到第一接触部分516-1的第二孔515。间隔部结构520可以由阱结构519的剩余部分形成。第二孔515可以由多晶硅层408中的间隔部结构520包围。可以去除基础结构404的一部分(即，绝缘层402、停止层424、和多晶硅层408(如果有的话)的一部分)以形成第二孔515，第二孔515从基础结构404的下表面(例如，绝缘层402的下表面)延伸到第一接触部分516-1。第二孔515可以与第一接触部分516-1接触并且暴露第一接触部分516-1。在各种实施例中，第二孔515的上表面可以与停止层424的上表面共面或在停止层424的上表面上方，以确保第一接触部分516和第二孔515(或随后形成的第二接触部分)之间的充分接触。如图5C中所示，孔415的横向尺寸可以足够大以完全接触第一接触部分516-1，并且可以足够小以不超过间隔部结构420。在一些实施例中，第二孔515与间隔部结构520外部的多晶硅层408隔离。在一些实施例中，第二孔515的横向尺寸可以小于或等于阱结构519(或间隔部结构520)的横向尺寸。在一些实施例中，可以在与形成孔515相同的图案化工艺中形成用于形成源极接触结构426的另一个孔425。图案化工艺可以包括适当的蚀刻工艺，例如干法蚀刻工艺和/或湿法蚀刻工艺。
返回参考图8，方法800进行到操作810，在操作810中，在第二孔中形成第二接触部分，并且第二接触部分与第一接触部分接触。图5D示出了对应的结构。
如图5D中所示，第二接触部分516-2可以形成在第二孔515中，与第一接触部分516-1接触。可以沉积诸如钨的导电材料以填充第二孔515和另一个孔425。可以执行任何适当的膜沉积方法以沉积导电材料。例如，沉积方法可以包括CVD、PVD、ALD、电镀、化学镀、或其组合。在一些实施例中，可以通过与形成第二接触部分516-2相同的沉积工艺来形成源极接触结构426。可以形成具有彼此接触的第一接触部分516-1和第二接触部分516-2的接触结构516，以延伸绝缘结构418和基础结构404(例如，间隔部结构520)，从而连接半导体器件的外围电路。第一导体部分516-1的下表面可以在间隔部结构520的上表面下方。第二导体部分516-2的上表面可以是平坦/水平的表面。
本公开的实施例提供了半导体器件。该半导体器件包括绝缘层、绝缘层之上的导电层、以及在导电层中并与绝缘层接触的间隔部结构。半导体器件还包括在间隔部结构中并垂直地延伸穿过绝缘层的第一接触结构。第一接触结构包括彼此接触的第一接触部分和第二接触部分。第二接触部分的上表面与导电层的上表面共面。
在一些实施例中，导电层包括多晶硅。
在一些实施例中，第二接触部分的横向截面面积大于或等于第一接触部分的横向截面面积。
在一些实施例中，半导体器件还包括存储堆叠层，该存储堆叠层包括在导电层之上并与接触结构分开的交错的导电层和电介质层。在一些实施例中，半导体器件还包括在存储堆叠层中并进入导电层中的沟道结构。沟道结构包括半导体沟道。半导体沟道的下部部分与导电层接触。第二接触结构在绝缘层中垂直地延伸并与导电层接触。
在一些实施例中，沟道结构还包括与半导体沟道接触并包围半导体沟道的存储层。在一些实施例中，存储层的下部部分被断开以暴露半导体沟道，使得半导体沟道与导电层接触。
在一些实施例中，间隔部结构包括电介质材料。
在一些实施例中，第一接触结构在绝缘层和导电层的相对侧上电连接外围电路和接触焊盘。
在一些实施例中，第一接触结构电连接到第二接触结构。
本公开的实施例提供了半导体器件。该半导体器件包括绝缘层、绝缘层之上的导电层、以及在导电层中并与绝缘层接触的间隔部结构。半导体器件还包括在间隔部结构中并垂直地延伸穿过绝缘层的第一接触结构。第一接触结构包括彼此接触的第一接触部分和第二接触部分。接触结构也包括第一接触部分的下表面在导电层的上表面下方的接触界面处与第二接触部分的上表面接触。
在一些实施例中，接触界面与导电层的下表面共面。
在一些实施例中，导电层包括多晶硅。
在一些实施例中，第二接触部分的横向截面面积大于或等于第一接触部分的横向截面面积。
在一些实施例中，半导体器件还包括存储堆叠层，该存储堆叠层包括在导电层之上并与接触结构分开的交错的导电层和电介质层、以及在存储堆叠层中并进入导电层中的沟道结构。沟道结构包括半导体沟道。半导体沟道的下部部分与导电层接触。第二接触结构在绝缘层中垂直地延伸并与导电层接触。
在一些实施例中，沟道结构还包括与半导体沟道接触并包围半导体沟道的存储层。在一些实施例中，存储层的下部部分被断开以暴露半导体沟道，使得半导体沟道与导电层接触。
在一些实施例中，间隔部结构包括电介质材料。
在一些实施例中，第一接触结构在绝缘层和导电层的相对侧上电连接外围电路和接触焊盘。
在一些实施例中，第一接触结构电连接到第二接触结构。
本公开的实施例提供了用于形成半导体器件的方法。该方法包括：形成从基础结构的第一表面进入基础结构中的间隔部结构；形成由间隔部结构包围的第一接触部分；以及形成与第一接触部分接触的第二接触部分。第二接触部分从基础结构的第二表面延伸到基础结构中。
在一些实施例中，形成间隔部结构包括在第一表面上去除基础结构的一部分以形成从第一表面延伸到基础结构中的开口结构。在一些实施例中，形成间隔部结构包括用绝缘材料填充开口结构。
在一些实施例中，开口结构的下表面在基础结构的第一表面和第二表面之间。
在一些实施例中，基础结构包括绝缘层和绝缘层之上的导电层。在一些实施例中，形成开口结构包括在导电层中形成沟槽结构以形成由沟槽结构围绕的导电层的第一部分和沟槽结构外部的导电层的第二部分。
在一些实施例中，导电层的第一部分通过沟槽结构与导电层的第二部分隔离，并且沟槽结构的下表面与绝缘层接触。
在一些实施例中，形成被间隔部结构包围的第一接触部分包括形成与导电层的第一部分接触并且被绝缘材料包围的第一接触部分。
在一些实施例中，形成第二接触部分包括形成从基础结构的第二表面延伸到基础结构中并与第一接触部分接触的孔。该孔通过间隔部结构与导电层的第二部分绝缘。在一些实施例中，形成第二接触部分包括用导电材料填充孔。
在一些实施例中，基础结构包括绝缘层和绝缘层之上的导电层。在一些实施例中，形成开口结构包括在导电层中形成孔，该孔的下表面与绝缘层接触。
在一些实施例中，形成被间隔部结构包围的第一接触部分包括形成在绝缘材料中延伸的第一接触部分。第一接触部分的下表面在间隔部结构的上表面下方。
在一些实施例中，第一接触部分的下表面与绝缘层接触。
在一些实施例中，形成第二接触部分包括形成从基础结构的第二表面延伸到基础结构中并与第一接触部分接触的另一个孔。该孔通过绝缘材料与导电层绝缘。在一些实施例中，形成第二接触部分包括用导电材料填充孔。
在一些实施例中，基础结构包括绝缘层、绝缘层之上的蚀刻停止层、以及蚀刻停止层之上的导电层。在一些实施例中，形成开口结构包括去除导电层的一部分，直到开口结构的下表面停止在蚀刻停止层上。
在一些实施例中，该方法还包括在基础结构上的远离接触结构处形成存储堆叠层。在形成存储堆叠层之前沉积绝缘材料。
在一些实施例中，该方法还包括在基础结构上的远离接触结构处形成存储堆叠层。在形成存储堆叠层之后沉积绝缘材料。
在一些实施例中，该方法还包括在存储堆叠层中形成包括半导体沟道的沟道结构。半导体沟道的下部部分与导电层接触。在一些实施例中，形成从基础结构的第二表面延伸到基础结构中并与导电层接触的接触结构。接触结构以与形成第二接触部分相同的工艺来形成。
特定实施例的前述描述将因此揭示本公开的一般性质，以使得其他人在不脱离本公开的一般概念的情况下，可以通过应用本领域技术内的知识来容易地修改和/或适应于各种应用(例如特定实施例)，而无需过度实验。因此，基于本文提出的教导和指导，这样的改编和修改旨在落在所公开的实施例的等同物的含义和范围内。应当理解，本文中的措词或术语是出于描述而非限制性的目的，使得本说明书的术语或措辞将由技术人员根据教导和指导进行解释。
上面已经借助于示出特定功能及其关系的实施方式的功能构建块描述了本公开的实施例。为了方便描述，本文已经任意定义了这些功能构建块的边界。只要适当地执行特定功能及其关系，就可以定义交替的边界。
发明内容部分和摘要部分可以阐述(一个或多个)发明人所设想的本公开的一个或多个但不是全部示例性实施例，并且因此，不旨在以任何方式限制本公开和所附权利要求。
本公开的广度和范围不应当由任何上述示例性实施例限制，而应当仅根据所附权利要求及其等同物来定义。

Claims (32)

1.一种半导体器件，包括：
绝缘层；
所述绝缘层之上的导电层；
间隔部结构，所述间隔部结构位于所述导电层中；
第一接触结构，所述第一接触结构位于所述间隔部结构中，并垂直地延伸穿过所述绝缘层；以及
沟道结构，所述沟道结构的下部部分被所述导电层包围，
其中，所述第一接触结构包括彼此接触的第一接触部分和第二接触部分。
2.根据权利要求1所述的半导体器件，其中，所述导电层包括多晶硅。
3.根据权利要求1所述的半导体器件，其中，所述第二接触部分的横向截面面积大于或等于所述第一接触部分的横向截面面积。
4.根据权利要求1所述的半导体器件，还包括：
存储堆叠层，所述存储堆叠层包括位于所述导电层之上并与所述第一接触结构分开的交错的导体层和电介质层，以及
第二接触结构，所述第二接触结构在所述绝缘层中垂直地延伸并与所述导电层接触，
其中，所述沟道结构包括半导体沟道，所述半导体沟道的下部部分与所述导电层接触。
5.根据权利要求4所述的半导体器件，其中，
所述沟道结构还包括与所述半导体沟道接触并包围所述半导体沟道的存储层；并且
所述存储层的下部部分断开并暴露所述半导体沟道，所述半导体沟道与所述导电层接触。
6.根据权利要求1所述的半导体器件，其中，所述间隔部结构包括电介质材料。
7.根据权利要求1所述的半导体器件，其中，所述第一接触结构在所述绝缘层和所述导电层的相对侧上电连接外围电路和接触焊盘。
8.根据权利要求4所述的半导体器件，其中，所述第一接触结构电连接到所述第二接触结构。
9.根据权利要求4所述的半导体器件，其中，所述第二接触结构通过所述导电层电连接到所述沟道结构。
10.根据权利要求4所述的半导体器件，其中，所述第二接触结构电连接到外围电路。
11.根据权利要求4所述的半导体器件，其中，所述第一接触结构的第二接触部分和所述第二接触结构包括相同材料。
12.根据权利要求1所述的半导体器件，其中，所述第一接触结构的所述第一接触部分和所述第二接触部分包括相同材料。
13.一种半导体器件，包括：
绝缘层；
所述绝缘层之上的导电层；
间隔部结构，所述间隔部结构位于所述导电层中；
第一接触结构，所述第一接触结构位于所述间隔部结构中，并垂直地延伸穿过所述绝缘层；以及
第二接触结构，所述第二接触结构在所述绝缘层中垂直地延伸并与所述导电层接触，所述第二接触结构与外围电路电连接；
其中，所述第一接触结构电连接到所述第二接触结构。
14.根据权利要求13所述的半导体器件，其中，所述第一接触结构包括彼此接触的第一接触部分和第二接触部分。
15.根据权利要求14所述的半导体器件，其中，所述第二接触部分的横向截面面积大于或等于所述第一接触部分的横向截面面积。
16.根据权利要求13所述的半导体器件，还包括：
存储堆叠层，所述存储堆叠层包括位于所述导电层之上并与所述第一接触结构分开的交错的导体层和电介质层；
沟道结构，所述沟道结构包括半导体沟道，所述半导体沟道的下部部分与所述导电层接触。
17.根据权利要求16所述的半导体器件，其中，
所述沟道结构还包括与所述半导体沟道接触并包围所述半导体沟道的存储层；并且
所述存储层的下部部分断开并暴露所述半导体沟道，所述半导体沟道与所述导电层接触。
18.根据权利要求13所述的半导体器件，其中，所述间隔部结构包括电介质材料。
19.根据权利要求13所述的半导体器件，其中，所述第一接触结构在所述绝缘层和所述导电层的相对侧上电连接外围电路和接触焊盘。
20.一种用于形成半导体器件的方法，包括：
形成基础结构，所述基础结构包括绝缘层和所述绝缘层之上的导电层；
形成从所述基础结构的第一表面延伸到所述基础结构中的间隔部结构；
形成第一接触部分，所述第一接触部分被所述间隔部结构包围；
形成从所述基础结构的第二表面延伸至所述基础结构中的第一孔和第二孔，所述第一孔暴露所述第一接触部分，所述第二孔暴露所述导电层；
在所述第一孔中形成第二接触部分，在所述第二孔中形成第二接触结构，其中，所述第一接触部分和所述第二接触部分形成第一接触结构；以及
形成沟道结构，所述沟道结构的下部部分被所述导电层包围。
21.根据权利要求20所述的方法，其中，形成所述间隔部结构包括：
在所述第一表面上去除所述基础结构的一部分以形成从所述第一表面延伸到所述基础结构中的开口结构；以及
用绝缘材料填充所述开口结构。
22.根据权利要求21所述的方法，其中，所述开口结构的下表面在所述基础结构的所述第一表面和所述第二表面之间。
23.根据权利要求21或22所述的方法，其中，形成所述开口结构包括在所述导电层中形成沟槽结构，以形成所述导电层的被所述沟槽结构围绕的第一部分和所述导电层的在所述沟槽结构外部的第二部分。
24.根据权利要求23所述的方法，其中，
所述导电层的所述第一部分通过所述沟槽结构与所述导电层的所述第二部分隔离。
25.根据权利要求23所述的方法，其中，形成被所述间隔部结构包围的所述第一接触部分包括：
形成与所述导电层的所述第一部分接触并被所述绝缘材料包围的所述第一接触部分。
26.根据权利要求23所述的方法，其中，形成所述第一孔包括：
形成从所述基础结构的所述第二表面延伸到所述基础结构中并与所述第一接触部分接触的所述第一孔，所述第一孔通过所述间隔部结构与所述导电层的所述第二部分绝缘。
27.根据权利要求21或22所述的方法，其中，形成被所述间隔部结构包围的所述第一接触部分包括：
形成在所述绝缘材料中延伸的所述第一接触部分，所述第一接触部分的下表面在所述间隔部结构的上表面下方。
28.根据权利要求27所述的方法，其中，所述第一接触部分的所述下表面与所述绝缘层接触。
29.根据权利要求21或22所述的方法，其中，
所述基础结构包括绝缘层、所述绝缘层之上的蚀刻停止层、以及所述蚀刻停止层之上的导电层；以及
形成所述开口结构包括去除所述导电层的一部分直到所述开口结构的下表面停止在所述蚀刻停止层上。
30.根据权利要求21或22所述的方法，还包括在所述导电层上的远离所述绝缘层处形成存储堆叠层，其中，在形成所述存储堆叠层之前沉积所述绝缘材料。
31.根据权利要求21或22的方法，还包括在所述导电层上的远离所述绝缘层处形成存储堆叠层，其中，在形成所述存储堆叠层之后沉积所述绝缘材料。
32.根据权利要求30所述的方法，还包括：
在所述存储堆叠层中形成所述沟道结构，包括在所述沟道结构中的半导体沟道的下部部分与所述导电层接触。
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