CN111524900A - 三维存储器件 - Google Patents

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Abstract

公开了3D存储器件及其形成方法的实施例。在示例中，公开了一种用于形成3D存储器件的方法。在第一衬底上方形成第一沟道结构和第二沟道结构，第一沟道结构和第二沟道结构各自竖直延伸穿过包括交错的导体层和电介质层的存储堆叠层。形成半导体连接，其位于存储堆叠层上方并且与第一沟道结构的一端和第二沟道结构的一端接触。结合第一衬底和第二衬底。去除第一衬底以暴露第一沟道结构的另一端和第二沟道结构的另一端。在第一沟道结构的另一端形成第一半导体插塞，并且在第二沟道结构的另一端形成第二半导体插塞。

Description

三维存储器件
本申请为分案申请，其原申请是2019年4月17日进入中国国家阶段、国际申请日为2019年3月4日的国际专利申请PCT/CN2019/076828，该原申请的中国国家申请号是201980000506.3，发明名称为“用于形成三维存储器件的方法”。
技术领域
本公开内容的实施例涉及三维(3D)存储器件及其制造方法。
背景技术
通过改进工艺技术、电路设计、编程算法和制造工艺，将平面存储单元缩放到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本昂贵。结果，平面存储单元的存储密度接近上限。
3D存储器架构可以解决平面存储单元中的密度限制。3D存储器架构包括存储器阵列和用于控制来往于存储器阵列的信号的外围器件。
发明内容
本文公开了3D存储器件及其形成方法的实施例。
在示例中，公开了一种3D存储器件，其包括：各自竖直延伸穿过包括交错的导体层和电介质层的存储堆叠层的第一沟道结构和第二沟道结构；位于所述存储堆叠层上方并且与所述第一沟道结构的一端和所述第二沟道结构的一端接触的半导体连接；位于所述第一沟道结构的另一端的第一半导体插塞；位于所述第二沟道结构的另一端的第二半导体插塞；以及耦合到所述第一沟道结构的所述一端和所述第二沟道结构的所述一端的衬底。
在另一示例中，公开了一种3D存储器件，其包括：各自竖直延伸穿过包括交错的导体层和电介质层的存储堆叠层的第一沟道结构和第二沟道结构；位于所述第一沟道结构的一端的第一半导体插塞；位于所述第二沟道结构的一端的第二半导体插塞；位于所述存储堆叠层上方并且与所述第一沟道结构的所述第一半导体插塞和所述第二沟道结构的所述第二半导体插塞接触的半导体连接；位于所述第一沟道结构的另一端的另一第一半导体插塞；位于所述第二沟道结构的另一端的另一第二半导体插塞；与所述第一沟道结构的另一第一半导体插塞接触的位线触点；与所述第二沟道结构的另一第二半导体插塞接触的源极线触点；以及耦合到所述第一沟道结构的所述一端和所述第二沟道结构的所述一端的衬底，在所述衬底上形成外围器件。
在又一示例中，公开了一种3D存储器件，其包括：各自竖直延伸穿过包括交错的导体层和电介质层的存储堆叠层的第一沟道结构和第二沟道结构；位于所述第一沟道结构的一端的第一半导体插塞；位于所述第二沟道结构的一端的第二半导体插塞；位于存储堆叠层上方并且与所述第一沟道结构的所述第一半导体插塞和所述第二沟道结构的所述第二半导体插塞接触的半导体连接；位于所述第一沟道结构的另一端的另一第一半导体插塞；位于所述第二沟道结构的另一端的另一第二半导体插塞；与所述第一沟道结构的另一第一半导体插塞接触的位线触点；与所述第二沟道结构的另一第二半导体插塞接触的源极线触点；以及耦合到所述第一沟道结构的所述一端和所述第二沟道结构的所述一端的载体晶圆。
附图说明
并入本文中并形成说明书的一部分的附图示出了本公开的实施例，并且与文字描述一起进一步用于解释本公开的原理并且使相关领域的技术人员能够实现和利用本公开。
图1示出了示例性3D存储器件的平面图。
图2示出了根据本公开的一些实施例的示例性3D存储器件的平面图。
图3示出了根据本公开的一些实施例的另一示例性3D存储器件的平面图。
图4示出了根据本公开的一些实施例的示例性3D存储器件的横截面。
图5A-5L示出了根据本公开的一些实施例的用于形成3D存储器件的示例性制造过程。
图6示出了根据本公开的一些实施例的用于形成3D存储器件的示例性方法的流程图。
将参考附图来说明本公开的实施例。
具体实施方式
尽管讨论了具体的配置和布置，但应该理解，这仅仅是为了说明的目的而进行的。相关领域的技术人员将认识到，在不脱离本公开的精神和范围的情况下，可以使用其它配置和布置。对于相关领域的技术人员而言显而易见的是，本公开还可以用于各种其它应用中。
应注意到，在说明书中对“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等的引用指示所描述的实施例可以包括特定的特征、结构或特性，但是每个实施例可能不一定包括该特定的特征、结构或特性。而且，这样的短语不一定指代相同的实施例。此外，当结合实施例描述特定的特征、结构或特性时，无论是否明确描述，结合其它实施例来实现这样的特征、结构或特性都在相关领域的技术人员的知识范围内。
通常，可以至少部分地从上下文中的用法理解术语。例如，如在本文中所使用的术语“一个或多个”至少部分取决于上下文，可以用于以单数意义描述任何特征、结构或特性，或可以用于以复数意义描述特征、结构或特征的组合。类似地，至少部分取决于上下文，诸如“一”、“某一”或“该”的术语同样可以被理解为表达单数用法或表达复数用法。另外，术语“基于”可以被理解为不一定旨在表达一组排他性的因素，而是可以替代地，同样至少部分地取决于上下文，允许存在不一定明确描述的其它因素。
应当容易理解的是，本公开中的“在...上”、“在...上方”和“在...之上”的含义应以最宽泛的方式来解释，从而“在......上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义，并且“在......上方”或“在......之上”不仅意味着“在某物之上”或“在某物上方”的含义，而且还可以包括其间没有中间特征或层的“在某物上方”或“在某物之上”的含义(即，直接在某物上)。
此外，为了便于描述，可以在本文中使用诸如“在...之下”、“在...下方”、“下”、“在...上方”、“上”等的空间相对术语来描述如附图所示的一个元件或特征与另一个(另一些)元件或特征的关系。除了附图中所示的取向之外，空间相对术语旨在涵盖器件在使用或操作中的不同取向。装置可以以其它方式定向(旋转90度或在其它取向)并且同样可以相应地解释本文中使用的空间相关描述词。
如在本文中所使用的，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。添加在衬底的顶部上的材料可以被图案化或可以保持未被图案化。此外，衬底可以包括多种半导体材料，例如硅、锗、砷化镓、磷化铟等。或者，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆。
如在本文中所使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个下层或上层结构上延伸，或者可以具有小于下层或上层结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均匀或不均匀连续结构的区域。例如，层可以位于连续结构的顶表面和底表面之间或其处的任何一对水平平面之间。层可以水平地、竖直地和/或沿着锥形表面延伸。衬底可以是层，其中可以包括一层或多层，和/或可以在其上、其上方和/或其下方具有一层或多层。层可以包括多个层。例如，互连层可以包括一个或多个导体和触点层(其中形成有互连线和/或过孔触点)以及一个或多个电介质层。
如在本文中所使用的，术语“标称/标称地”是指在产品或工艺的设计阶段期间设定的部件或工艺操作的特性或参数的期望值或目标值，以及高于和/或低于期望值的值的范围。值的范围可以是由于制造工艺或公差的轻微变化而引起的。如在本文中所使用的，术语“约”表示可以基于与所涉及的半导体器件相关联的特定技术节点而变化的给定量的值。基于特定的技术节点，术语“约”可以表示给定量的值，该给定量例如在该值的10-30％内变化(例如，值的±10％、±20％或±30％)。
如在本文中所使用的，术语“3D存储器件”是指在横向取向的衬底上具有竖直取向的存储单元晶体管串(在本文中被称为“存储串”，例如NAND串)从而存储串相对于衬底在竖直方向上延伸的半导体器件。如在本文中所使用的，术语“竖直/竖直地”表示标称垂直于衬底的横向表面。
在一些3D NAND存储器件中，诸如栅缝隙(GLS)的缝隙结构用作源极触点，用于布线形成在存储堆叠层下方的多个存储串的阵列共源极(ACS)，同时漏极形成在存储堆叠层上方的存储串的上端。由于其多层间隔物和导体的填充，GLS可能消耗大的芯片尺寸。为了在存储串与ACS之间形成电连接，需要执行各种具有挑战性和高成本的工艺，例如硅-氧化硅-氮化硅-氧化硅(SONO)冲孔和选择性外延生长(SEG)。此外，由于现有3D NAND存储器件中的GLS在平面图中都具有平行直线的图案，因此在栅极替换工艺期间将栅极线材料(例如，钨)沉积到不同存储串的距离不同，这使得不同存储串的电性能不一致。
例如，图1示出了示例性3D存储器件100的平面图。3D存储器件100包括NAND存储串102的阵列和多个平行GLS 104，其将NAND存储串102的阵列划分成不同的存储器区域(例如，存储块)。3D存储器件100还包括多个平行的顶部选择栅(TSG)切口106，其将不同区域中的NAND存储串102的TSG之间的电连接分隔开。TSG用于控制每个NAND存储串102的顶部上的漏极。如图1所示，每个GLS 104和每个TSG切口106在平面图中(平行于晶圆平面)以直线图案沿着字线方向横向延伸。换言之，每个GLS 104沿直线路径横向延伸。注意，在图1中包括x轴和y轴以示出晶圆平面中的两个正交方向。x方向是字线方向，y方向是位线方向。GLS 104包括导体层并且用作多个NAND存储串102的ACS触点。3D存储器件100还包括“H”切口108，其将每个存储块横向分成多个指存储区。在栅极替换工艺期间，用于形成NAND存储串102的栅极线的导电材料需要在每个GLS 104与相邻的TSG切口106之间行进相对长的距离，这可能对于高质量沉积是有挑战性的。
根据本公开的各种实施例提供了改进的3D存储器件架构及其制造方法。一对沟道结构的下端可以通过半导体连接而连接以形成U形存储串(在侧视图中)，使得该对沟道结构的上端可以分别用作存储串的源极和漏极。在一些实施例中，每个存储串的源极与漏极之间的距离相同，从而确保不同存储串的电性能的一致性。通过消除存储堆叠层下方的ACS，缝隙结构不再需要用作源极触点，从而减小其尺寸并简化制造工艺。通过用电介质材料填充缝隙结构，也可以避免ACS与栅极线之间的电流泄漏。此外，可以消除一些具有挑战性且昂贵的工艺，例如SONO冲孔和SEG，以简化工艺并提高产量。
图2示出了根据本公开的一些实施例的示例性3D存储器件200的平面图。图2示出了平面图(平行于晶圆平面)中的缝隙结构202和存储串204(例如，NAND存储串)的阵列的布置。缝隙结构202和存储串204可以形成在存储堆叠层206的内部区域(也被称为“核心阵列区域”)中。如图2所示，根据一些实施例，缝隙结构202在平面图中沿着蛇形路径横向延伸，以将存储堆叠层206分成第一区域206-1和第二区域206-2。例如，缝隙结构202可以沿y方向延伸第一距离，转向x方向延伸第二距离，再次转回y方向延伸第一距离，并转向另一x方向延伸第二距离，依此类推。应理解，本文描述的蛇形路径不限于图2中所示的示例，其在x方向与y方向之间转向。蛇形路径可以包括可以将存储堆叠层206分成第一区域206-1和第二区域206-2的任何其它适当的曲折路线。在一些实施例中，缝隙结构202是连续的缝隙开口，其竖直延伸穿过存储堆叠层206并且填充有一种或多种电介质，例如氧化硅，以在存储堆叠层206的第一区域206-1和第二区域206-2中电分离导体层(例如，栅极线/字线)，如下面详细描述的。与图1中GLS 104用作ACS触点的3D存储器件100不同，缝隙结构202不包括用于互连存储串204的源极的导体层。由此，与图1中的GLS 104相比，图2中的缝隙结构202的尺寸可以减小以节省芯片面积，并且可以避免通过GLS 104的电流泄漏。
如图2所示，存储串204可以在平面图中布置成具有行和列的阵列。每个存储串204可以包括第一沟道结构(源极沟道结构208)以及第二沟道结构(漏极沟道结构210)，所述第一沟道结构包括位于其上端的源极(S)，所述第二沟道结构包括位于其上端的漏极(D)。每个存储串204还可以包括连接源极沟道结构208和漏极沟道结构210的下端的半导体连接212。如图2所示，在平面图中，每个半导体连接212与缝隙结构202交叉，并且源极沟道结构208和漏极沟道结构(以及存储串204的源极和漏极)在列方向(例如，图2中的y方向)上由缝隙结构202分开。即，根据一些实施例，每个存储串204设置在存储堆叠层206的第一区域206-1和第二区域206-2二者中。每个源极沟道结构208可以形成在存储堆叠层206的第二区域206-2中，并且每个漏极沟道结构210可以形成在存储堆叠层206的第一区域206-1中。例如，在平面图中，源极沟道结构208和漏极沟道结构210可以在列方向上设置在缝隙结构202的不同侧上。在一些实施例中，平面图中各个存储串204的源极与漏极之间的距离(即，存储串204的一对源极沟道结构208与漏极沟道结构210之间的每个距离)在标称上是相同的。换言之，每个半导体连接在列方向上的长度可以在标称上是相同的。结果，可以改善每个存储串204的电性能的一致性。
在列方向上，存储串204(及其沟道结构)可以对齐。每N个源极和N个漏极可以在存储串204的阵列的每列中交替，其中N是大于1的正整数。在一些实施例中，每两个源极和两个漏极在存储串204的阵列的每列中交替。即，在每列中，沟道结构可以按照S-S-D-D或D-D-S-S的重复模式排列。在行方向上，存储串204(及其沟道结构)可以交错排列以增加存储单元密度。例如，如图2所示，每两行存储串204可以彼此错开。在平面图中，源极沟道结构208可以设置成M行，并且漏极沟道结构210也可以设置成M行，其中M是大于2的正偶数。在一些实施例中，例如图2中所示的一个，源极沟道结构208设置成四行，并且漏极沟道结构210也设置成四行。
图3示出了根据本公开的一些实施例的另一示例性3D存储器件300的平面图。与仅示出了3D存储器件200在存储堆叠层206的内部区域中的部件的图2不同，图3还示出了3D存储器件300的外部区域(例如，阶梯区域)中的部件。类似于3D存储器件200，3D存储器件300可以包括在平面图中沿着蛇形路径横向延伸的将存储堆叠层的内部区域304分成两个区域的缝隙结构302以及存储堆叠层的内部区域304中的存储串阵列(表示为SD阵列)。在内部区域304之外，3D存储器件300还可以包括被配置为控制存储串阵列的漏极(D)的多个漏极选择栅306以及被配置为控制存储串阵列的源极(S)的多个源极选择栅308。在一些实施例中，漏极选择栅306和源极选择栅308在行方向(例如，图3中的x方向)上由存储堆叠层的内部区域304中的存储串阵列分开。即，缝隙结构302的蛇形图案可以在x方向上在内部区域304(和缝隙结构302)的两个不同侧上实现存储串的源极和漏极的分开控制。漏极选择栅306可以布置在相同部分中或者分成多个部分(例如，如图3所示的两个部分)。漏极选择栅306的每个部分可以具有在行方向(例如，图3中的x方向)上与内部区域304的距离不同的边界。类似地，源极选择栅308可以布置在相同部分中或者分成多个部分(例如，如图3所示的两个部分)。源极选择栅极308的每个部分可以具有在行方向(例如，图3中的x方向)上与内部区域304的距离不同的边界。
如图3所示，在一些实施例中，3D存储器件300还可以包括多个子缝隙结构303，每个子缝隙结构303连接到缝隙结构302。在一些实施例中，在平面图中，每个子缝隙结构303在行方向(例如，图3中的x方向)上从存储堆叠层的内部区域304横向延伸到外部区域310中。子缝隙结构303可以在行方向(例如，图3中的x方向)上设置在存储堆叠层的内部区域304的不同侧上。例如，一半子缝隙结构303设置在存储堆叠层的一侧上，另一半子缝隙结构303设置在存储堆叠层的另一侧上。子缝隙结构303可以在列方向(例如，图3中的y方向)上将存储堆叠层分成多个区域(例如，存储块或指存储区)。在一些实施例中，一些连续的子缝隙结构303可以在y方向上将存储堆叠层分成多个块，包括块-0 312、块-1 314和块-2 316。在每个存储块中，“H”切口318可以形成在一些缝隙结构302中，其将每个存储块横向分成多个指存储区。在一些实施例中，在x方向上在内部区域304的不同侧上的外部区域310中形成存储堆叠层的阶梯分隔结构(SDS)320，使得源极沟道结构(S)和漏极沟道结构(D)可以通过在x方向上在内部区域304(和缝隙结构302)的相对侧上的相应字线和阶梯结构320被分别控制。在SDS 320中，阶梯结构的每个梯级(层级)可以具有多个分区，用于使用相同的梯级扇出多个字线，从而减少互连布局复杂性并增加阶梯结构的利用率。
图4示出了根据本公开的一些实施例的示例性3D存储器件400的横截面。3D存储器件400可以包括衬底402，衬底402可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)，或任何其它适当的材料。3D存储器件400可以包括衬底402上方的存储器阵列器件。注意，在图4中包括x/y轴和z轴以进一步示出3D存储器件400中的部件的空间关系。衬底402包括在x-y平面中横向延伸的两个横向表面：晶圆正面上的顶表面、以及与晶圆正面相对的背面上的底表面。z轴垂直于x和y轴。如在本文中所使用的，当衬底在z方向上位于半导体器件的最低平面中时，在z方向(垂直于x-y平面的竖直方向)上相对于半导体器件的衬底(例如，衬底402)确定一个部件(例如，层或器件)是在半导体器件(例如，3D存储器件400)的另一部件(例如，层或器件)的“上”、“上方”还是“下方”。在整个本公开中应用了用于描述空间关系的相同概念。
3D存储器件400可以是非单片3D存储器件的一部分，其中部件(例如，外围器件和存储器阵列器件)可以分别形成在不同的衬底上，然后结合，例如，以面对面的方式键合。在一些实施例中，外围器件衬底(例如，衬底402)保留作为键合的非单片3D存储器件的衬底，使得在键合的非单片3D存储器件中，存储器阵列器件在外围器件上方。衬底402可以通过衬底402上方的键合界面404键合到3D存储器件400的剩余部分。在一些实施例中，键合界面404是衬底402和3D存储器件400的剩余部分相遇和键合的位置。实际上，键合界面404可以是具有一定厚度的层，其包括衬底402的顶表面和3D存储器件400的剩余部分的底表面。在一些实施例中，衬底402是外围器件芯片，并且一个或多个外围器件形成在衬底402上。外围器件可以包括用于促进3D存储器件400操作的任何适当的数字、模拟和/或混合信号外围电路，例如页面缓冲器、解码器和锁存器(未示出)。在一些实施例中，衬底402是载体晶圆，其不包括形成在其上的任何半导体器件。
在一些实施例中，3D存储器件400是NAND闪存器件，其中在侧视图中以U形NAND存储串阵列的形式提供存储单元。每个存储串可以包括源极沟道结构406-1和漏极沟道结构406-2，它们在相应的下端处通过半导体连接407连接。源极沟道结构406-1和漏极沟道结构406-2中的每一个可以延伸穿过各自包括导体层408和电介质层410(在本文中被称为“导体/电介质层对”)的多个对。堆叠的导体/电介质层对在本文中也被称为存储堆叠层412。存储堆叠层412中的导体/电介质层对的数量(例如，32、64、96或128)确定3D存储器件400中存储单元的数量。存储堆叠层412可以包括交错的导体层408和电介质层410。存储堆叠层412中的导体层408和电介质层410可在竖直方向上交替。导体层408可以包括导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。电介质层410可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。在一些实施例中，存储堆叠层412的每个导体层408包括金属，例如钨。
如图4所示，存储堆叠层412可以包括内部区域424(也被称为“核心阵列区域”)和外部区域426(也被称为“阶梯区域”)。在一些实施例中，内部区域424是存储堆叠层412的中心区域，其中穿过导体/电介质层对形成NAND存储串阵列，外部区域426是存储堆叠层412中的围绕内部区域424的剩余区域(包括侧面和边缘)，其中没有NAND存储串。
如图4所示，每个U形NAND存储串可以包括源极沟道结构406-1和漏极沟道结构406-2(在本文中被统称为“沟道结构”406)，各自竖直延伸穿过存储堆叠层412的内部区域424。沟道结构406可以包括填充有半导体材料(例如，作为半导体沟道414)和电介质材料(例如，作为存储膜)的沟道孔。在一些实施例中，半导体沟道414包括硅，例如非晶硅、多晶硅或单晶硅。在一些实施例中，存储膜是复合层，包括隧穿层416、存储层418(也被称为“电荷捕获层”)和阻隔层420。沟道结构406的沟道孔的剩余空间可以用包括电介质材料(例如，氧化硅)的覆盖层422部分或完全填充。沟道结构406可以具有圆柱形状(例如，柱形)。根据一些实施例，覆盖层422、半导体沟道414、隧穿层416、存储层418和阻隔层420在径向上从柱的中心朝向外表面依次布置。隧穿层416可以包括氧化硅、氮氧化硅或其任何组合。存储层418可以包括氮化硅、氮氧化硅、硅或其任何组合。阻隔层420可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。在一个示例中，存储膜可以包括氧化硅/氮氧化硅(或氮化硅)/氧化硅(ONO)的复合层。
在一些实施例中，存储堆叠层412中的导体层408用作NAND存储串中的存储单元的栅极导体/栅极线。导体层408可以包括多个NAND存储单元的多个控制栅极，并且可以作为在存储堆叠层412的边缘处终止的字线横向延伸(例如，在存储堆叠层412的阶梯结构中)。在一些实施例中，字线在垂直于y方向和z方向二者的x方向(图2中示出)上延伸。在一些实施例中，NAND存储串中的存储单元晶体管包括沟道结构406、由钨制成的栅极导体(例如，导体层408邻接沟道结构406的部分)、包括钛/氮化钛(Ti/TiN)或钽/氮化钽(Ta/TaN)的粘附层(未示出)、以及由高k电介质材料制成的栅极电介质层。
在一些实施例中，每个沟道结构406包括在其下端与半导体连接407接触的下半导体插塞428。在一些实施例中，每个下半导体插塞428与相应的半导体沟道414的下端接触。如在本文中所使用的，当衬底402位于3D存储器件400的最低平面中时，部件(例如，沟道结构406)的“上端”是在z方向上更远离衬底402的端部，而部件(例如，沟道结构406)的“下端”是在z方向上更靠近衬底402的端部。下半导体插塞428可以包括半导体材料，例如多晶硅。
在一些实施例中，每个沟道结构406还包括位于其上端的上半导体插塞430-1或430-2。对于每个源极沟道结构406-1，相应的上半导体插塞430-1可以用作相应的U形NAND存储串的源极。对于每个漏极沟道结构406-2，相应的上半导体插塞430-2可以用作相应的U形NAND存储串的漏极。即，每个源极沟道结构406-1可以包括位于其上端的源极，并且每个漏极沟道结构406-2可以包括位于其上端的漏极。与在沟道结构的相对端处形成源极和漏极的一些3D NAND存储器件不同，3D存储器件400中的源极和漏极形成在沟道结构406的相同端部(即，上端)上。在一些实施例中。每个上半导体插塞430-1或430-2与相应的半导体沟道414的上端接触。上半导体插塞430-1或430-2可以包括半导体材料，例如多晶硅。
在一些实施例中，3D存储器件400还包括竖直延伸穿过存储堆叠层412的缝隙结构432。由此，缝隙结构432可以将围绕形成U形NAND存储串的一对源极沟道结构406-1和漏极沟道结构406-2的导体层(栅极线/字线)408分开。然而，根据一些实施例，缝隙结构432不竖直延伸穿过半导体连接407，并由此不会破坏形成U形NAND存储串的一对源极沟道结构406-1和漏极沟道结构406-2之间的电连接。内部区域424的侧视图可以对应于图2和图3中沿y方向的截面图。
在一些实施例中，缝隙结构432包括完全或部分地填充有诸如氧化硅的电介质的缝隙开口(例如，沟槽)，以电分离存储堆叠层412中的周围导体层408。结果，缝隙结构432可以将3D存储器件400横向分成多个存储区域，例如存储块。与图1中的3D存储器件100的GLS104不同，其填充有导电材料以使GLS 104用作ACS触点，根据一些实施例，图4中的缝隙结构432的缝隙开口未填充任何导电材料，因为缝隙结构432不用作源极触点。
在一些实施例中，3D存储器件400还包括局部互连，例如在存储堆叠层412上方的一个或多个层间电介质(ILD)层(也被称为“金属间电介质(IMD)层”)中形成的源极线触点435和位线触点434。每个源极线触点435可以在源极沟道结构406-1的上半导体插塞430-1上方并与之接触，上半导体插塞430-1用作相应的NAND存储串的源极。每个位线触点434可以在漏极沟道结构406-2的上半导体插塞430-2上方并与之接触，上半导体插塞430-2用作相应的NAND存储串的漏极。在一些实施例中，位线触点434的上端与位线(未示出)接触，并且源极线触点435的上端与源极线(未示出)接触。位线和源极线可以形成在一个或多个ILD层中。
在一些实施例中，3D存储器件400还包括竖直设置在半导体连接407与键合界面404之间的互连层436。互连层436可以包括形成在一个或多个ILD层中的互连438，用于在衬底402上的U形NAND存储串与外围器件之间传输电信号。互连438和ILD层在本文中可以被统称为“互连层”436。位线触点434、源极线触点435、位线、源极线和互连层436中的互连438可以包括导电材料，包括但不限于W、Co、Cu、Al、多晶硅、掺杂硅、硅化物或其任何组合。ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。
在一些实施例中，3D存储器件400还包括在互连层436和键合界面404上方的多个半导体连接407。根据一些实施例，半导体连接407设置在存储堆叠层412和形成在其中的沟道结构406下方。在衬底402是外围器件芯片的一些实施例中，外围器件竖直地设置在衬底402与半导体连接407之间。在一些实施例中，每个半导体连接407与形成U形NAND存储串的一对源极沟道结构406-1和漏极沟道结构406-2的两个下半导体插塞接触。
如图4所示，在横向方向上的至少两侧上，存储堆叠层412的外部区域426可以包括多个阶梯结构440。在每个阶梯结构440中，沿朝向衬底402的竖直方向(负z方向)的交错的导体层408和电介质层410的边缘可以朝向存储堆叠层412的内部区域424中的沟道结构406横向错开。即，存储堆叠层412的阶梯结构440中的存储堆叠层412的边缘可以随着朝向衬底402移动(从顶部到底部)而朝向内部区域424倾斜。在一些实施例中，存储堆叠层412的导体层408的长度从顶部到底部减小。外部区域426的侧视图可以对应于沿图2和图3中的x方向的截面图。
在一些实施例中，3D存储器件400还包括多个字线触点442，每个字线触点442与相应的导体层(字线)408接触以用于字线扇出。在一些实施例中，一半字线触点442与一个阶梯结构440一起用于源极沟道结构406-1的字线扇出，另一半字线触点442与另一个阶梯结构440一起用于漏极沟道结构406-2的字线扇出。即，源极沟道结构406-1和漏极沟道结构406-2可以由来自横向方向上的存储堆叠层412的不同侧的字线控制。在一些实施例中，3D存储器件400还包括外围触点444，其可以直接引出(pad-out)衬底402上的外围器件。
图5A-5L示出了根据本公开的一些实施例的用于形成3D存储器件的示例性制造过程。图6示出了根据本公开的一些实施例的用于形成3D存储器件的示例性方法600的流程图。图5A-5L和图6中所示的3D存储器件的示例包括图2-4中所示的3D存储器件200、300和400。将一起描述图5A-5L和图6。应当理解，方法600中示出的操作不是穷举的，并且也可以在任何所示操作之前、之后或之间执行其它操作。此外，一些操作可以同时执行，或者以与图6中所示的不同顺序执行。
参考图6，方法600开始于操作602，其中形成第一沟道结构和第二沟道结构，第一沟道结构和第二沟道结构各自竖直延伸穿过包括在第一衬底上方的交错导体层和电介质层的存储堆叠层。在一些实施例中，为了形成第一和第二沟道结构，在第一衬底上方形成电介质堆叠层。衬底可以是硅衬底。电介质堆叠层可以包括交错的牺牲层和电介质层。在一些实施例中，为了形成第一沟道结构和第二沟道结构，蚀刻各自竖直延伸穿过电介质堆叠层的第一沟道孔和第二沟道孔。在一些实施例中，为了形成第一沟道结构和第二沟道结构，随后在第一沟道孔和第二沟道孔的侧壁和底表面之上沉积存储膜和半导体沟道。
参考图5A，在硅衬底502上方形成包括交错的第一电介质层(也被称为“牺牲层”506)和第二电介质层508(在本文中被统称为“电介质层对”)的电介质堆叠层504。电介质层508和牺牲层506可以交替地沉积在硅衬底502上以形成电介质堆叠层504。在一些实施例中，每个电介质层508包括氧化硅层，并且每个牺牲层506包括氮化硅层。电介质堆叠层504可以通过一种或多种薄膜沉积工艺形成，包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合。在一些实施例中，通过在硅衬底502上沉积诸如氧化硅的电介质材料而在硅衬底502与电介质堆叠层504之间形成绝缘层(未示出)。
如图5A所示，穿过电介质堆叠层504同时形成多个沟道孔507(包括源极沟道孔和漏极沟道孔)。在一些实施例中，通过光刻、显影和蚀刻，在电介质堆叠层504上图案化蚀刻掩模(未示出)。蚀刻掩模可以是基于光刻掩模图案化的光刻胶掩模或硬掩模。可以通过一个或多个湿法蚀刻和/或干法蚀刻工艺(例如深反应离子蚀刻(DRIE))，使用图案化的蚀刻掩模来蚀刻穿过电介质堆叠层504以便以由光刻掩模和蚀刻掩模限定的图案同时形成沟道孔。在一些实施例中，沟道孔507进一步竖直延伸到硅衬底502的上部中。穿过电介质堆叠层504的蚀刻过程可以不在硅衬底502的顶表面处停止并且可以继续蚀刻硅衬底502的一部分。
如图5B所示，随后在沟道孔507(包括源极沟道孔和漏极沟道孔)的侧壁和底表面之上沉积存储膜509(例如，包括阻隔层510、存储层512和隧穿层514)和半导体沟道516。在一些实施例中，首先沿着沟道孔507的侧壁和底表面沉积存储膜509，然后在存储膜509之上沉积半导体沟道516。随后可以使用一种或多种薄膜沉积工艺(例如，ALD、CVD、PVD、任何其它适当的工艺或其任何组合)依次沉积阻隔层510、存储层512和隧穿层514，以形成存储膜509。然后可以使用一种或多种薄膜沉积工艺(例如，ALD、CVD、PVD任何其它适当的工艺或其任何组合)在隧穿层514上沉积半导体沟道516。在一些实施例中，通过在沉积半导体沟道516之后沉积电介质材料(例如，氧化硅)而在沟道孔507的剩余空间中完全或部分地填充覆盖层518。
方法600前进到操作604，如图6所示，其中在第一沟道结构的一端形成第一半导体插塞，并且在第二沟道结构的一端形成第二半导体插塞。如图5C所示，另一覆盖层519位于覆盖层518的顶部，以通过使用一种或多种薄膜沉积工艺(例如，ALD、CVD、PVD任何其它适当的工艺或其任何组合)沉积诸如氧化硅的电介质，随后进行电介质CMP工艺，来密封沟道孔507。在一些实施例中，在每个沟道孔507(如图5A所示)的上部中形成半导体插塞凹槽520。在一些实施例中，可以通过CMP、研磨、湿法蚀刻和/或干法蚀刻来去除存储膜509、半导体沟道516和覆盖层519的在电介质堆叠层504的顶表面上和沟道孔507的上部中的部分，以在沟道孔507的上部中形成半导体插塞凹槽520。如图5D所示，然后可以借助通过一种或多种薄膜沉积工艺(例如，CVD、PVD、ALD、电镀、无电镀或其任何组合)将半导体材料(例如，多晶硅)沉积到半导体插塞凹槽520中来形成半导体插塞522。在一些实施例中，执行多晶硅CMP工艺以去除多余的多晶硅沉积并平坦化半导体插塞522和电介质堆叠层504的顶表面。在一些实施例中，通过使用一种或多种薄膜沉积工艺(例如，CVD、PVD、ALD或其任何组合)沉积电介质(例如，氧化硅)而在电介质堆叠层504上形成绝缘层524，以覆盖半导体插塞522和电介质堆叠层504。
在一些实施例中，形成竖直延伸穿过电介质堆叠层并在第一沟道结构与第二沟道结构之间横向延伸的缝隙开口，并且凭借通过缝隙开口用导体层替换牺牲层来形成存储堆叠层。在一些实施例中，然后用电介质填充缝隙开口。
如图5E所示，通过使用湿法蚀刻工艺和/或干法蚀刻工艺(例如，DRIE)蚀刻穿过交错的牺牲层506和电介质层508来形成竖直延伸穿过电介质堆叠层504的缝隙开口526。在一些实施例中，缝隙开口526进一步竖直延伸到硅衬底502的上部中。穿过电介质堆叠层504的蚀刻工艺可以不在硅衬底502的顶表面处停止并且可以继续蚀刻硅衬底502的一部分。
如图5F所示，通过对电介质层508选择性的湿法蚀刻和/或干法蚀刻去除介质叠层504中的牺牲层506(图5E中所示)。用于去除牺牲层506的蚀刻剂可以通过缝隙开口526输送。在一些实施例中，通过将缝隙开口526暴露于热磷酸来促进蚀刻过程，借助热磷酸，优先在电介质层508中的氧化硅上方蚀刻牺牲层506中的氮化硅。
如图5F所示，导体层530沿着缝隙开口526的侧壁形成并填充由蚀刻掉的牺牲层506留下的横向凹槽。在一些实施例中，导体层530是包括粘附层和导体层(例如，栅极导体/栅极线)的复合层。在一些实施例中，在沉积导体层530之前沉积栅极电介质层532。栅极电介质层532和导体层530可以通过一种或多种薄膜沉积工艺(例如，ALD、CVD、PVD、任何其它适当的工艺或其任何组合)形成。栅极电介质层532可以包括电介质材料，包括氮化硅、高k电介质或其任何组合。导体层530可以包括导电材料，包括但不限于W、Co、Cu、Al、多晶硅、硅化物或其任何组合。在一些实施例中，栅极电介质层532和导体层530各自通过CVD工艺形成，其中反应气体通过缝隙开口526到达横向凹槽并且沿着缝隙开口526的侧壁和横向凹槽反应并沉积。因此，导体层530替换牺牲层506以将电介质堆叠层504转换为存储堆叠层528。
如图5F所示，去除沿着缝隙开口526的侧壁形成的导体层530，并且通过使用回蚀工艺去除导体层530的部分来形成邻接缝隙开口526的侧壁的凹槽。在一些实施例中，凭借通过缝隙开口526将蚀刻剂施加到导体层530以完全去除导体层530沿着缝隙开口526的侧壁的部分并且进一步蚀刻导体层530在横向凹槽中的部分来形成凹槽。凹槽的尺寸可以通过蚀刻速率(例如，基于蚀刻剂温度和浓度)和/或蚀刻时间来控制。
如图5F所示，通过一种或多种薄膜沉积工艺(例如，ALD、CVD、PVD任何其它适当的工艺或其任何组合)用诸如氧化硅的电介质完全或部分地填充缝隙开口526(如图5E所示)以形成缝隙结构534。在一些实施例中，没有导电材料填充到缝隙开口526中，并且缝隙结构534不包括导体。
方法600前进到操作606，如图6所示，其中形成与第一沟道结构的第一半导体插塞和第二沟道结构的第二半导体插塞接触的半导体连接。在一些实施例中，为了形成半导体连接，在存储堆叠层上方形成半导体连接电介质层。在一些实施例中，为了形成半导体连接，在半导体连接电介质层中图案化半导体连接。在一些实施例中，为了形成半导体连接，在半导体连接电介质层上形成互连层。
如图5F所示，通过使用一种或多种薄膜沉积工艺(例如，CVD、PVD、ALD或其任何组合)沉积诸如氧化硅的电介质而在存储堆叠层528上方形成半导体连接电介质层536。如图5G所示，通过光刻以及湿法蚀刻工艺和/或干法蚀刻工艺来图案化半导体连接电介质层536中的电介质。如图5H所示，通过使用一种或多种薄膜沉积工艺(例如CVD、PVD、ALD、电镀、无电镀、或其任何组合)用半导体材料(例如，多晶硅)填充电介质之间的开口而在半导体连接电介质层536中图案化半导体连接538。在一些实施例中，执行多晶硅CMP工艺以去除多余的多晶硅沉积并平坦化半导体连接538和半导体连接电介质层536的顶表面。每个半导体连接538可以与两个半导体插塞522接触，并由此电连接形成在两个沟道孔507中的半导体沟道516。
如图5I所示，在多个工艺中在半导体连接538和半导体连接电介质层536的顶表面上形成包括多个ILD层和其中的互连542的互连层540(例如，后段制程(BEOL)互连层)。例如，互连542可以包括通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD、电镀、无电镀、或其任何组合)沉积的导电材料。ILD层可以包括通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)沉积的电介质材料。
方法600前进到操作608，如图6所示，其中结合第一衬底和第二衬底。在一些实施例中，以面对面的方式键合第一衬底和第二衬底。在一些实施例中，第一衬底上方的互连层与第二衬底的正面键合。在一些实施例中，第二衬底是载体晶圆。
在一些实施例中，在结合第一衬底和第二衬底之前，在第二衬底上形成外围器件。外围器件可以包括形成在第二衬底上的多个晶体管(未示出)。晶体管可以通过多种工艺形成，包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、CMP和任何其它适当的工艺。
如图5I所示，将硅衬底544(以及形成在其上的外围器件，如果有的话)颠倒翻转。面向下的硅衬底544的正面与面朝上的互连层540结合，即以面对面的方式结合，以在硅衬底544与互连层540之间形成键合界面545。结合工艺可以包括键合、粘合剂结合、焊接，仅举几例。在外围器件形成在硅衬底544中的一些实施例中，使用混合键合工艺执行键合。在一些实施例中，在混合键合之前对键合表面施加处理过程(例如，等离子体处理、湿处理和/或热处理)。在硅衬底544是载体晶圆的一些实施例中，使用硅-电介质键合工艺执行键合。
方法600前进到操作610，如图6所示，其中去除第一衬底以暴露第一沟道结构的另一端和第二沟道结构的另一端。在一些实施例中，为了去除第一衬底，将键合的第一衬底和第二衬底翻转，使得第二衬底在第一衬底下方。在一些实施例中，为了去除第一衬底，减薄第一衬底。在一些实施例中，为了去除第一衬底，对第一衬底以及第一沟道结构和第二沟道结构的上部进行平坦化。
如图5J所示，将键合的硅衬底502(未示出)和硅衬底544颠倒翻转，使得硅衬底544位于键合的器件的底部。根据一些实施例，去除硅衬底502。可以通过首先使用研磨工艺减薄硅衬底502，然后通过一个或多个湿法蚀刻工艺和CMP工艺以完全去除硅衬底502以及沟道孔的顶表面之上的存储膜509和半导体沟道516的上部来去除硅衬底502。结果，可以暴露每个沟道孔中的覆盖层519。
方法600前进到操作612，如图6所示，其中在第一沟道结构的另一端形成另一第一半导体插塞，并且在第二沟道结构的另一端形成另一第二半导体插塞。如图5K所示，在沟道孔的上端上形成半导体插塞546。在一些实施例中，通过使用湿法蚀刻工艺和/或干法蚀刻工艺对覆盖层519的上部进行回蚀来形成半导体插塞凹槽。可以借助通过一种或多种薄膜沉积工艺(例如，CVD、PVD、ALD、电镀、无电镀、或其任何组合)将半导体材料(例如，多晶硅)沉积到半导体插塞凹槽中来形成半导体插塞546。在一些实施例中，执行多晶硅CMP工艺以去除多余的多晶硅沉积并平坦化半导体插塞546和存储堆叠层528的顶表面。结果，形成U形存储串，每个所述存储串包括一对源极沟道结构548-1和漏极沟道结构548-2以及连接源极沟道结构548-1和漏极沟道结构548-2的相应半导体连接538。每个源极沟道结构548-1可以包括作为U形NAND存储串的源极的上半导体插塞546和与半导体连接538接触的下半导体插塞522。每个漏极沟道结构548-2可以包括作为U形NAND存储串的漏极的上半导体插塞546和与半导体连接538接触的下半导体插塞522。
方法600前进到操作614，如图6所示，其中形成与第一沟道结构的另一第一半导体插塞接触的位线触点和与第二沟道结构的另一第二半导体插塞接触的源极线触点。如图5L所示，在一个或多个ILD层550中形成源极线触点552和位线触点554。每个源极线触点552可以在源极沟道结构548-1的上半导体插塞546(源极)上方并与之接触，并且每个位线触点554可以在漏极沟道结构548-2的上半导体插塞546(漏极)上方并与之接触。源极线触点552和位线触点554可以包括通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD、电镀、无电镀、或其任何组合)沉积的导电材料。ILD层550可以包括通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)沉积的电介质材料。
根据本公开的一个方面，公开了一种用于形成3D存储器件的方法。在第一衬底上方形成第一沟道结构和第二沟道结构，第一沟道结构和第二沟道结构各自竖直延伸穿过包括交错的导体层和电介质层的存储堆叠层。形成半导体连接，其位于存储堆叠层上方并且与第一沟道结构的一端和第二沟道结构的一端接触。结合第一衬底和第二衬底。去除第一衬底以暴露第一沟道结构的另一端和第二沟道结构的另一端。在第一沟道结构的另一端形成第一半导体插塞，并且在第二沟道结构的另一端形成第二半导体插塞。
在一些实施例中，在形成半导体连接之前，在第一沟道结构的一端形成另一第一半导体插塞，并且在第二沟道结构的一端形成另一第二半导体插塞，使得半导体连接与另一第一半导体插塞和另一第二半导体插塞接触。
在一些实施例中，为了形成第一沟道结构和第二沟道结构，在第一衬底上方形成包括交错的牺牲层和电介质层的电介质堆叠层，蚀刻各自竖直延伸穿过电介质堆叠层的第一沟道孔和第二沟道孔，随后在第一沟道孔和第二沟道孔的侧壁和底表面之上沉积存储膜和半导体沟道，形成竖直延伸穿过电介质堆叠层并在第一沟道结构与第二沟道结构之间横向延伸的缝隙开口，并且凭借通过缝隙开口用导体层替换牺牲层来形成存储堆叠层。在一些实施例中，用电介质填充缝隙开口。
在一些实施例中，为了形成半导体连接，在存储堆叠层上方形成半导体连接电介质层，在半导体连接电介质层中图案化半导体连接，并且在半导体连接电介质层上形成互连层。在一些实施例中，第一衬底上方的互连层与第二衬底的正面结合。
在一些实施例中，在结合第一衬底和第二衬底之前，在第二衬底上形成外围器件。
在一些实施例中，第二衬底是载体晶圆。
在一些实施例中，为了去除第一衬底，翻转所结合的第一衬底和第二衬底，使得第二衬底在第一衬底下方，减薄第一衬底，并且对第一衬底以及第一沟道结构和第二沟道结构的上部进行平坦化。
在一些实施例中，形成与第一沟道结构的第一半导体插塞接触的位线触点和与第二沟道结构的第二半导体插塞接触的源极线触点。
根据本公开的另一方面，公开了一种用于形成3D存储器件的方法。在第一衬底上方形成第一沟道结构和第二沟道结构，第一沟道结构和第二沟道结构各自竖直延伸穿过包括交错的导体层和电介质层的存储堆叠层。在第一沟道结构的一端形成第一半导体插塞，并且在第二沟道结构的一端形成第二半导体插塞。形成半导体连接，其位于存储堆叠层上方并且与第一沟道结构的第一半导体插塞和第二沟道结构的第二半导体插塞接触。在第二衬底上形成外围器件。结合第一衬底和第二衬底。去除第一衬底以暴露第一沟道结构的另一端和第二沟道结构的另一端。在第一沟道结构的另一端形成另一第一半导体插塞，并且在第二沟道结构的另一端形成另一第二半导体插塞。形成与第一沟道结构的另一第一半导体插塞接触的位线触点和与第二沟道结构的另一第二半导体插塞接触的源极线触点。
在一些实施例中，为了形成第一沟道结构和第二沟道结构，在第一衬底上方形成包括交错的牺牲层和电介质层的电介质堆叠层，蚀刻各自竖直延伸穿过电介质堆叠层的第一沟道孔和第二沟道孔，随后在第一沟道孔和第二沟道孔的侧壁和底表面之上沉积存储膜和半导体沟道，形成竖直延伸穿过电介质堆叠层并在第一沟道结构与第二沟道结构之间横向延伸的缝隙开口，并且凭借通过缝隙开口用导体层替换牺牲层来形成存储堆叠层。在一些实施例中，用电介质填充缝隙开口。
在一些实施例中，为了形成半导体连接，在存储堆叠层上方形成半导体连接电介质层，在半导体连接电介质层中图案化半导体连接，并且在半导体连接电介质层上形成互连层。在一些实施例中，第一衬底上方的互连层与第二衬底的正面结合。
在一些实施例中，为了去除第一衬底，翻转所结合的第一衬底和第二衬底，使得第二衬底在第一衬底下方，减薄第一衬底，并且对第一衬底以及第一沟道结构和第二沟道结构的上部进行平坦化。
根据本公开的又一方面，公开了一种用于形成3D存储器件的方法。在衬底上方形成第一沟道结构和第二沟道结构，第一沟道结构和第二沟道结构各自竖直延伸穿过包括交错的导体层和电介质层的存储堆叠层。在第一沟道结构的一端形成第一半导体插塞，并且在第二沟道结构的一端形成第二半导体插塞。形成半导体连接，其位于存储堆叠层上方并且与第一沟道结构的第一半导体插塞和第二沟道结构的第二半导体插塞接触。结合衬底和载体晶圆。去除衬底以暴露第一沟道结构的另一端和第二沟道结构的另一端。在第一沟道结构的另一端形成另一第一半导体插塞，并且在第二沟道结构的另一端形成另一第二半导体插塞。形成与第一沟道结构的另一第一半导体插塞接触的位线触点和与第二沟道结构的另一第二半导体插塞接触的源极线触点。
在一些实施例中，为了形成第一沟道结构和第二沟道结构，在衬底上方形成包括交错的牺牲层和电介质层的电介质堆叠层，蚀刻各自竖直延伸穿过电介质堆叠层的第一沟道孔和第二沟道孔，随后在第一沟道孔和第二沟道孔的侧壁和底表面之上沉积存储膜和半导体沟道，形成竖直延伸穿过电介质堆叠层并在第一沟道结构与第二沟道结构之间横向延伸的缝隙开口，并且凭借通过缝隙开口用导体层替换牺牲层来形成存储堆叠层。在一些实施例中，用电介质填充缝隙开口。
在一些实施例中，为了形成半导体连接，在存储堆叠层上方形成半导体连接电介质层，在半导体连接电介质层中图案化半导体连接，并且在半导体连接电介质层上形成互连层。在一些实施例中，衬底上方的互连层与载体晶圆的正面结合。
在一些实施例中，为了去除衬底，翻转所结合的衬底和载体晶圆，使得载体晶圆在衬底下方，减薄衬底，并且对衬底以及第一沟道结构和第二沟道结构的上部进行平坦化。
以上对具体实施例的描述将揭示本公开的一般性质，以使得其他人可以通过应用本领域技术内的知识容易地修改和/或适应这些具体实施例的各种应用，无需过度实验，且不脱离本公开的一般概念。因此，基于本文给出的教导和指导，这样的适应和修改旨在处于所公开的实施例的等同物的含义和范围内。应该理解的是，本文中的措辞或术语是出于描述的目的而非限制的目的，使得本说明书的术语或措辞将由本领域技术人员根据教导和指导来解释。
以上已经借助于功能构建块描述了本公开的实施例，所述功能构建块示出了特定功能及其关系的实施方式。为了便于描述，在本文中任意限定了这些功能构建块的边界。只要适当地执行特定功能及其关系，就可以限定替换的边界。
发明内容和摘要部分可以阐述由发明人设想的本公开的一个或多个但不是全部的示例性实施例，并且由此不旨在以任何方式限制本公开和所附权利要求。
本公开的广度和范围不应受任何上述示例性实施例的限制，而应仅根据所附权利要求及其等同方案来限定。

Claims (22)

1.一种三维存储器件，包括：
各自竖直延伸穿过包括交错的导体层和电介质层的存储堆叠层的第一沟道结构和第二沟道结构；
位于所述存储堆叠层上方并且与所述第一沟道结构的一端和所述第二沟道结构的一端接触的半导体连接；
位于所述第一沟道结构的另一端的第一半导体插塞；
位于所述第二沟道结构的另一端的第二半导体插塞；以及
耦合到所述第一沟道结构的所述一端和所述第二沟道结构的所述一端的衬底。
2.根据权利要求1所述的三维存储器件，还包括：
位于所述第一沟道结构的所述一端的另一第一半导体插塞；以及
位于所述第二沟道结构的所述一端的另一第二半导体插塞，
其中，所述半导体连接与所述另一第一半导体插塞和所述另一第二半导体插塞接触。
3.根据权利要求1或2所述的三维存储器件，其中，所述第一沟道结构和所述第二沟道结构各自包括沉积在竖直延伸穿过所述存储堆叠层的沟道孔的侧壁和底表面之上的存储膜和半导体沟道。
4.根据权利要求1或2所述的三维存储器件，还包括位于所述存储堆叠层上方的半导体连接电介质层。
5.根据权利要求4所述的三维存储器件，其中，在所述半导体连接电介质层中图案化所述半导体连接。
6.根据权利要求5所述的三维存储器件，还包括位于所述半导体连接电介质层上的互连层。
7.根据权利要求6所述的三维存储器件，其中，所述互连层与所述衬底的正面结合。
8.根据权利要求1或2所述的三维存储器件，其中，在所述衬底上形成外围器件。
9.根据权利要求1或2所述的三维存储器件，其中，所述衬底是载体晶圆。
10.根据权利要求1或2所述的三维存储器件，还包括与所述第一沟道结构的所述第一半导体插塞接触的位线触点和与所述第二沟道结构的所述第二半导体插塞接触的源极线触点。
11.一种三维存储器件，包括：
各自竖直延伸穿过包括交错的导体层和电介质层的存储堆叠层的第一沟道结构和第二沟道结构；
位于所述第一沟道结构的一端的第一半导体插塞；
位于所述第二沟道结构的一端的第二半导体插塞；
位于所述存储堆叠层上方并且与所述第一沟道结构的所述第一半导体插塞和所述第二沟道结构的所述第二半导体插塞接触的半导体连接；
位于所述第一沟道结构的另一端的另一第一半导体插塞；
位于所述第二沟道结构的另一端的另一第二半导体插塞；
与所述第一沟道结构的另一第一半导体插塞接触的位线触点；
与所述第二沟道结构的另一第二半导体插塞接触的源极线触点；以及
耦合到所述第一沟道结构的所述一端和所述第二沟道结构的所述一端的衬底，在所述衬底上形成外围器件。
12.根据权利要求11所述的三维存储器件，其中，所述第一沟道结构和所述第二沟道结构各自包括沉积在竖直延伸穿过所述存储堆叠层的沟道孔的侧壁和底表面之上的存储膜和半导体沟道。
13.根据权利要求11或12所述的三维存储器件，还包括位于所述存储堆叠层上方的半导体连接电介质层。
14.根据权利要求13所述的三维存储器件，其中，在所述半导体连接电介质层中图案化所述半导体连接。
15.根据权利要求14所述的三维存储器件，还包括位于所述半导体连接电介质层上的互连层。
16.根据权利要求15所述的三维存储器件，所述互连层与所述衬底的正面结合。
17.一种三维存储器件，包括：
各自竖直延伸穿过包括交错的导体层和电介质层的存储堆叠层的第一沟道结构和第二沟道结构；
位于所述第一沟道结构的一端的第一半导体插塞；
位于所述第二沟道结构的一端的第二半导体插塞；
位于存储堆叠层上方并且与所述第一沟道结构的所述第一半导体插塞和所述第二沟道结构的所述第二半导体插塞接触的半导体连接；
位于所述第一沟道结构的另一端的另一第一半导体插塞；
位于所述第二沟道结构的另一端的另一第二半导体插塞；
与所述第一沟道结构的另一第一半导体插塞接触的位线触点；
与所述第二沟道结构的另一第二半导体插塞接触的源极线触点；以及
耦合到所述第一沟道结构的所述一端和所述第二沟道结构的所述一端的载体晶圆。
18.根据权利要求17所述的三维存储器件，其中，所述第一沟道结构和所述第二沟道结构各自包括沉积在竖直延伸穿过所述存储堆叠层的沟道孔的侧壁和底表面之上的存储膜和半导体沟道。
19.根据权利要求17或18所述的三维存储器件，还包括位于所述存储堆叠层上方的半导体连接电介质层。
20.根据权利要求19所述的三维存储器件，其中，在所述半导体连接电介质层中图案化所述半导体连接。
21.根据权利要求20所述的三维存储器件，还包括位于所述半导体连接电介质层上的互连层。
22.根据权利要求21所述的三维存储器件，其中，所述互连层与所述载体晶圆的正面结合。
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