KR20120002401A

KR20120002401A - Ｆｉｎｆｅｔ 기기를 위한 롬 셀 회로

Info

Publication number: KR20120002401A
Application number: KR1020100135728A
Authority: KR
Inventors: 종-지 리아우
Original assignee: 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date: 2010-06-30
Filing date: 2010-12-27
Publication date: 2012-01-05
Also published as: KR101126497B1; US20120223395A1; US8436405B2; US8212295B2; SG177041A1; CN102314931A; US20120001232A1; CN102314931B

Abstract

본 개시내용은 롬(ROM) 셀 어레이에 관한 것이다. 롬 셀 어레이는 제 1 방향으로 배치되고 반도체 기판상에 형성된 다수의 핀 활성 구역; 상기 다수의 핀 활성 구역상에 형성되고 상기 제 1 방향에 수직인 제 2 방향으로 배치된 다수의 게이트; 및 상기 다수의 핀 활성 구역과 상기 다수의 게이트에 의해 형성되고, 롬 셀의 제 1 서브세트의 셀 각각이 Vss라인에 전기적으로 연결된 소스를 포함하고 롬 셀의 제 2 서브세트의 셀 각각이 전기적으로 분리된 소스를 갖도록 코딩되는 다수의 롬 셀을 포함한다. 상기 롬 셀의 상기 제 1 서브세트의 셀 각각이 제1 컨택 구역을 포함하는 드레인(drain) 컨택 및 상기 제1 컨택 구역보다 최소 30% 이상 큰 제2 컨택 구역을 포함하는 소스(source) 컨택을 포함한다.

Description

ＦＩＮＦＥＴ 기기를 위한 롬 셀 회로 {ROM CELL CIRCUIT FOR FINFET DEVICES}

교차참증(CROSS REFERENCE)

본 개시내용은 그 전 개시내용이 여기서 참조로 인용된 다음의 공동 미국출원들에 관련된 것이다: 미국출원번호 12/721,476, 출원일 2010년 3월 10일, 동일 발명자 죤 쟈이 리아우, "전평형 듀얼 포트 메모리 셀(Fully balanced dual-port memory cell); "듀얼 포트 SRAM을 위한 셀구조", 동일발명자 죤 쟈이 리아우; "SRAM 셀 회로 구조 및 방법", 동일 발명자 죤 쟈이 리아우; 및 "다중핀 SRAM 셀의 레이아웃", 동일 발명자 죤 쟈이 리아우.

롬 (read only memory, ROM) 어레이 칩을 프로그램하기 위해서는, 컨택, 비아(vias), 활성화 구역, 및/혹은 금속이 선택된 메모리 셀들의 특정 부분에 주입(혹은 제거)된다. 각각의 메모리셀은 켜져(on) 있거나 혹은 꺼져(off) 있도록 설정한다. 메모리 셀 각각은 데이터를 2진수 비트로 저장할 수 있는데 0 혹은 1의 논리상태로 저장되며 메모리 셀의 Vss에 접한 비트라인의 경로가 전기적으로 연결되었는지 혹은 분리되었는지에 따라 저장되는 것이다.

롬 셀의 데이터 감지를 위해서 데이터 상태를 탐지할 수 있는 단일 단말 회로(인버터)와 같은 단순한 설계가 필요하다. 롬 셀 비트 라인이 데이터를 읽는 동안 상당한 전압 강하(예를 들어 시작 단계에서 저전압상태로)를 보인다면, 1의 논리값을 갖는다. 롬 셀 비트라인이 시작 단계와 유사하게 고전압을 유지한다면, 0의 논리값을 갖는다. 0과 1의 값이 각각 정의되는 조건은 바꿀 수 있다. 고전압과 저전압간의 전압차는 롬 셀의 전류, 전류 누설, 안정성 및 비트 라인의 총 커패시턴스에 의해 결정된다. 상기 요인을 개선하는 것이 앞으로 설계시 필요한 과제라 하겠다.

기기의 품질 개선을 위해서는(동력전류, 누설 및 기기 안정성), 롬 셀 활용에 있어 FinFET 기기가 최적의 후보가 된다. 왜나하면, (문턱값 미만의 누설 및 매칭 성능을 위하여) 더욱 짧은 채널 조정과 더불어 (이온 성능을 위해) 추가되는 측벽 기기 폭 때문이다.

그러나 더욱 높은 패킹 밀도의 새로운 기술 노드로 이전할 때에는 기기의 성능과 신뢰성이 중요하다. 최첨단 셀 애플리케이션 및 발전된 다중 핀셀의 크기를 지원하는 롬 셀을 위한 새로운 구조물과 방법이 필요하다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 최첨단 셀 애플리케이션 및 발전된 다중 핀셀의 크기를 지원하는 롬 셀을 위한 새로운 구조물과 방법을 제공하고자 한다.

본 개시는 롬(ROM) 셀 어레이를 제공한다. 상기 롬 셀 어레이는 제 1 방향으로 배향되고 반도체 기판상에 형성된 다수의 핀 활성 구역; 상기 다수의 핀 활성 구역상에 형성되고 상기 제 1 방향에 수직인 제 2 방향으로 배향된 다수의 게이트; 및 상기 다수의 핀 활성 구역과 상기 다수의 게이트에 의해 형성되는 다수의 롬 셀을 포함한다. 상기 다수의 롬 셀은 제 1 서브세트의 셀 각각이 Vss라인에 전기적으로 연결된 소스를 포함하고 제 2 서브세트의 셀 각각이 전기적으로 분리된 소스를 갖도록 코딩된다. 상기 롬 셀의 상기 제 1 서브세트의 셀 각각은 제1 컨택 구역을 포함하는 드레인(drain) 컨택 및 상기 제1 컨택 구역보다 최소 30% 이상 큰 제2 컨택 구역(contact area)을 포함하는 소스(source) 컨택을 포함한다.

본 개시는 또한 다른 실시예에 따른 롬 셀 어레이를 제공한다. 상기 롬 셀 어레이는 제 1의 방향으로 배향되고 반도체 기판상에 형성된 다수의 핀 활성 구역; 상기 다수의 핀 활성 구역상에 형성되고 상기 제 1 방향에 수직인 제 2 방향으로 배향된 다수의 게이트; 및 상기 다수의 핀 활성 구역 및 상기 다수의 게이트에 의해 형성되고, 데이터 저장을 위한 다수의 롬 셀을 포함한다. 상기 다수의 롬 셀은 제 1 서브세트의 셀 각각이 Vss라인에 전기적으로 연결된 소스(source)를 포함하고 제 2 서브세트의 셀 각각이 전기적으로 분리된 소스를 갖도록 코딩된다. 상기 다수의 롬 셀 각각은 상기 각각의 핀 활성 구역, 및 상기 핀 활성 구역과 상기 게이트의 각각의 교차점 상에 형성된 2 개 이상의 핀 전계 효과 트랜지스터(FinFET, fin field-effect transistor)을 포함한다. 상기 다수의 롬 셀 각각은 또한 2 개의 인접한 셀내(intra-cell) 핀 활성 구역간의 제 1 공간 및 2 개의 인접한 셀간(inter-cell) 핀 활성 구역간의 제 2 공간을 가지며. 상기 제 2 공간과 제 1 공간의 비율은 1.5 보다 크다. 상기 FinFET 각각은 워드라인에(word line) 전기적으로 연결된 게이트와 비트 라인에 전기적으로 연결된 드레인을 포함한다.

본 개시는 또한 다른 실시예에 따른 롬 셀 어레이를 제공한다. 상기 롬 셀 어레이는 제 1 방향에 위치되고 반도체 기판상에 형성된 다수의 핀 활성 구역; 상기 다수의 핀 활성 구역상에 형성되고 상기 제 1 방향에 수직인 제 2 방향으로 배치된 다수의 게이트; 및 상기 다수의 핀 활성 구역 및 상기 다수의 게이트에 의해 형성된 데이터 저장을 위한 다수의 롬 셀을 포함한다. 상기 다수의 롬 셀은 제 1 서브세트의 셀 각각이 Vss라인에 전기적으로 연결된 소스를 포함하고 제 2 서브세트의 셀 각각이 전기적으로 분리된 소스를 갖도록 코딩된다. 상기 다수의 롬 셀의 셀 각각은 2 개의 인접한 셀내(intra-cell) 핀 활성 구역간에 형성된 제 1 공간과 2 개의 인접한 셀간(inter-cell) 핀 활성 구역간에 형성된 제 2 공간을 포함한다. 상기 제 2 공간과 상기 제 1 공간의 비율은 1.5 보다 크다. 상기 다수의 롬 셀 각각은 상기 각 핀 활성 구역 및 상기 핀 활성 구역과 상기 게이트의 각 교차점상에서 형성되는 최소 2 개의 FinFET을 포함한다. 상기 최소 2 개의 FinFET의 드레인은 실리콘 에피택시 피쳐(feature)상에 형성된 실리사이드 피쳐(feature) 의해 전기적으로 연결된다.

본 발명에 따르면, 개시된 롬 셀 어레이는 배경기술에서 지적된 다양한 사항들을 해결하는 효과가 있다.

본 발명과 발명에 따른 개선의 상세한 이해를 위하여 아래 도면을 참조하여 상술하기로 한다. 강조하건데, 산업상의 표준 실행에 따라, 다양한 특징들은 크기를 유도하지 않는다. 실제로, 다양한 특징들의 크기는 논의의 명확성을 위해 임의로 커지거나 작아질 수 있다.
도 1은 본 발명의 다양한 양상에 따라 롬 셀 어레이가 구성되는 것을 나타낸 도식적인 도;
도 2는 본 발명의 일례의 다양한 양상에 따라 롬 셀 어레이가 구성되는 것을 나타낸 도식적인 도;
도 3과 도 4는 본 발명의 다양한 예들의 다양한 측면에 따라 롬 셀 어레이가 구성되는 것을 나타낸 도식적인 도;
도 5 내지 도 8은 본 발명의 다양한 예들의 다양한 측면에 따라 구성되는 롬 셀 어레이의 평면도;
도 9는 본 발명의 일 실시예의 다양한 양상에 따라 구성되는 롬 셀 어레이의 평면도;
도 10은 본 발명의 다양한 예들의 다양한 양상에 따라 구성되는 롬 셀 어레이의 일 부분의 단면도이다.

본 발명 및 그 활용의 다양한 예들을 아래 상술한다. 구성요소 및 순서의 특정 예가 본 개시예에서 단순화되어 묘사된다. 물론, 주된 실시예들이 있지만, 이에 한정되는 것은 아니다. 또한, 본 개시는 동일한 도면 부호 및/또는 문자들을 다양한 실시예에서 반복할 수 있다. 이러한 반복은 명확성과 단순성을 위한 것이며, 그 자체가 논의되는 다양한 실시예들 및/또는 구성간의 관계를 지칭하는 것은 아니다.

고속 어플리케이션에서 본 발명은 롬 셀 전류 및 기기 매칭 성능들을 개선시키기 위해 다중 핀을 이용한다. 본 발명은 셀의 크기를 줄이기 위해 다중 공간 핀 구조물을 제안한다. 다중 공간 핀 구조물은 셀내(intra-cell)에서는 더욱 좁은 핀 공간을 갖고 셀간의 핀 공간은 더욱 넓게 한다. 셀 내의 드레인(intra-cell drain) 또는 소스 노드 연결을 위해, 실리사이드층이 있는 Si-epi가 더욱 좁아진 핀 공간내로 매입된다.

비트 라인 커패시턴스 감소를 위해, 본 발명은 비대칭 컨택 (혹은 비아) 구조를 갖는 소스 측면 코딩을 이용해 코딩 측면 상에서 낮은 컨택 저항과 커패시턴스를 줄이고, 안정성을 늘린다. 패스 기기(pass device)의 드레인면은 정형(regular)의 (사각형 혹은 원형) 단일 소스컨택을 연결 통로로 사용하여 비트 라인이 패스 기기를 지나갈 수 있도록 한다. 그러나 패스 기기의 소스면은 컨택의 저항 감소와 산출 개선을 위해 더욱 긴 컨택형태를 쓴다.

도 1은 롬 셀 어레이(50)를 도시하고 있다. 롬 셀 어레이(50)는 다수의 롬 셀(52)을 포함하며, 이 롬 셀(52)들은 2차원 어레이를 형성하고 있다. 본 일례에 따르면 롬 셀 어레이(50)는 4개의 행인 X, X+1, X+2, X+3과 4개의 열인 N, N+1, N+2, N+3으로 구성되어 있다. 롬 셀(52)은 핀 전계효과 트랜지스터(FinFETS)와 함께 제작된다. 본 일례에 따르면 롬 셀(52)은 마스크 롬 셀들이다. 다른 일례에 따르면 한 개의 롬 셀이 한 개이상의 트랜지스터를 갖는다. 앞선 일례에 따르면 각 FinFET은 패스 기기가 된다. 현재 롬 기술에서는 각 셀이 단 한 개의 트랜지스터를 갖는다. 그러나 다른 일례에 따르면, 높은 이동 유동성을 가진 기기 성능을 위해 롬 셀(52)은 N-타입 금속-산화물-반도체(MOS) 트랜지스터를 이용한다.

롬 셀 어레이(50)는 데이터 저장 및 액세스를 위한 기능적 롬셀을 형성하기 위해 설정되고 라우팅된 다양한 연결 피쳐(feature)들을 갖는다. 다양한 연결 피쳐들은 수직 연결을 위한 컨택과 비아 그리고 수평 연결을 위한 금속라인을 포함한다. 본 일례에 따르면 롬 셀 어레이(50)는 Vss라인(54)을 갖는데 롬 셀(52)내의 트랜지스터의 소스와 연결되어 있다. Vss라인(54)은 셀 전압(즉, 그라운드) 공급원이다. 롬 셀 어레이(50)는 또한 워드라인인 56a, 56b, 56c 및 56d를 갖고 있어 롬 셀(52)내의 트랜지스터의 게이트와 연결된다. 예를 들면 워드라인(56a, 56b, 56c 및 56d)은 롬 셀의 N, N+1, N+2, N+3 열에 각각 연결된다. 롬 셀 어레이(50)는 또한 비트 라인으로 58a, 58b, 58c 및 58d를 갖는데 롬 셀(52)내의 트랜지스터 드레인과 연결된다. 예를 들어 비트 라인(58a, 58b, 58c 및 58d)은 X, X+1, X+2, X+3의 열에 각각 연결된다. 다양한 롬 셀들은 다양한 어플리케이션에 따라 0과 1의 다양한 논리상태로 설정되고 제조된다. 롬 셀 어레이(52)의 각 셀들은 비대칭 컨택과 서로 다른 공간면을 갖는데 이는 도 2를 참조하여 아래 상술한다.

도 2는 본 발명의 일례의 다양한 측면에 따라 구성된 롬 셀(52)을 도시하고 있다. 롬 셀(52)의 셀 경계선(60)을 점선으로 표시하였다. 롬 셀(52)은 병렬로 설정된 다중 FinFET들을 포함한다. 다중 FinFET은 다중 핀의 활성화 구역 위에 형성된다. 병렬 설정된 FinFET은 도 2에 도시된 바와 같이 전기적으로 연결된 소스와, 전기적으로 연결된 드레인, 그리고 전기적으로 연결된 게이트를 갖는다. 본 일례에서는 롬 셀(52)은 두 개의 FinFET, 예를 들어 N 타입 FinFET(nFinFET)을 갖는다. 특히, 롬 셀(52) 내에 FinFET의 소스는 Vss 파워라인(power line)(54)에 연결되어 붙어 있다. 롬 셀(52)의 FinFET의 게이트는 워드라인(56)에 전기적으로 연결되어 결합되어 있다. 롬 셀(52)의 FinFET의 드레인은 비트 라인(58)에 전기적으로 연결되어 결합되어 있다.

더 나아가, 롬 셀(52)은 롬 셀 내(52)에 FinFET의 드레인과 비트 라인(58)을 결합시키는 제1 컨택(62)과 롬 셀 내(52)의 FinFET 소스와 Vss라인(54)을 연결하는 제2 컨택(64)을 갖는다. 컨택은 도핑된 피쳐들(혹은 게이트)을 금속라인에 연결하도록 설계된 전도성 피쳐들이다. 제1 컨택(62)과 제2 컨택(64)은 서로 다른 디멘젼(dimension) 및/혹은 도형으로 설계된다. 컨택의 평면도를 보면 제1 컨택(62)이 제1 컨택 구역(A1)을 갖고 제2 컨택(64)이 제2 컨택 구역(A2)을 갖는데 제2 컨택 구역(A2)은 제1 컨택 구역(A1)보다 크다. 한 실시예에 따르면,제2 컨택 구역(A2)은 최소한 제1 컨택 구역(A1)보다 30% 보다 크다. 본 실시예에서는 A2와 A1의 비율이 1.3보다 크다.

컨택들의 평면도를 참조하면 두 개의 직교선인 X와 Y가 정의된다. 핀 활성화 구역은 Y 축을 따라 위치된다. 제1 컨택(62)은 X 방향의 제 1 디멘젼과 Y 방향의 제 2 디멘젼을 갖는다. 제 1 디멘젼과 제 2 디멘젼은 실질적으로 같다. 예를 들어, 평면도에서 제1 컨택(62)은 정사각형 혹은 원형 모양이다. 제2 컨택(64)은 X 방향의 제 3 디멘젼을 갖고 Y 방향의 제 4 디멘젼을 갖는다. 제 3 디멘젼과 제 4 디멘젼은 서로 다르다. 제 3 디멘젼은 제 4 디멘젼보다 실질적으로 크다. 일 실시예에 따르면, 제 3 디멘젼이 제 4디멘젼보다 최소 30% 보다 크다. 즉, 제2 컨택(64)의 단축과 장축의 비율이 1.3보다 크다. 예를 들면, 평면도에서 제2 컨택(64)은 직사각형 혹은 타원형을 갖는다. 트랜지스터의 소스는 컨택 저항을 줄이고 출력을 개선하기 위해 긴 컨택 형태를 사용한다. 다른 실시예에 따르면, 제2 컨택(64)의 장축과 단축의 비율이 1.5 보다 크다. 또 다른 실시예에 따르면, 제2 컨택(64)의 장축과 단축의 비율이 2 보다 크다.

도 3은 본 발명의 다른 실시예의 다양한 양상에 따른 두 개의 롬 셀(72, 74)을 포함하는 롬 어레이(70)에 대한 도면이다. 롬 셀(72, 74)의 셀 경계선(60)은 점선으로 표시되었다. 다양한 실시예에서, 각기 다른 롬 셀들이 각기 다른 논리 판단 상태로 코딩되어 설계된다.

본 실시예에서, 롬 셀(72)은 1의 논리상태로 설정되었고 롬 셀(74)은 0의 논리상태로 설정되었다. 롬 셀(72)은 병렬로 설정된 다중 FinFET(75a, 75b)를 갖는다. 본 실시예에서 롬 셀(72)은 두 개의 FinFET(75a, 75b)을 갖는다. 각 FinFET은 소스, 드레인 및 게이트로 구성된다. 특히 롬 셀(72)의 FinFET(75a, 75b)의 소스는 파워라인 Vss(54)에 전기적으로 결합되어 있다. 롬 셀(72)의 FinFET(75a, 75b)의 게이트는 워드라인(56)에 전기적으로 결합되어 있다. 롬 셀(72)의 FinFET(75a, 75b)의 드레인은 비트 라인(58)에 전기적으로 결합되어 있다.

롬 셀(72)은 FinFET(75a, 75b)의 드레인을 비트 라인(58)에 결합시키는 제1 컨택과 FinFET(75a, 75b)의 소스를 Vss라인(54)에 연결하는 제2 컨택을 갖는다. 제1 컨택(62)과 제2 컨택(64)은 서로 다른 형태로 설계된다. 이들 컨택들의 평면도를 보면, 두 개의 직교선인 X 방향과 Y 방향이 정의된다. 핀 활성화 구역은 Y 방향을 따라 위치된다. 제1 컨택(62)은 X 방향의 제 1 디멘젼과 Y 방향의 제 2 디멘젼을 포함한다. 제 1 디멘젼과 제 2 디멘젼은 실질적으로 같다. 예를 들어, 평면도상에서 제1 컨택(62)은 정사각형 혹은 원형의 형태를 가질 수 있다. 제2 컨택(64)은 X 방향의 제 3 디멘젼과 Y 방향의 제 4 디멘젼을 포함한다. 제 3 디멘젼과 제 4 디멘젼은 실질적으로 다르다. 특히 제 3 디멘젼은 제 4 디멘젼보다 실질적으로 크다. 예를 들어, 평면도에서 볼 때 제2 컨택(64)은 직사각형 혹은 타원형을 보인다.

롬 셀(74)은 병렬로 설정된 다중 FinFET을 갖는다. 본 실시예에 따르면 롬 셀(74)은 두 개의 FinFET(75c, 75d)을 갖는다. FinFET(75c, 75d) 각각은 소스, 드레인 및 게이트를 갖는다. 특히, FinFET(75c, 75d)의 소스는 전기적으로 분리되어 있으며, 파워라인Vss(54)과도 결합되어 있지 않다. FinFET(75c, 75d)의 게이트는 워드라인(56)에 전기적으로 결합되어 있다. FinFET(75c, 75d)의 드레인은 비트 라인(58)과 전기적으로 결합되어 있다. 이러한 경우, 전술한 바와 같이 롬 셀(72)은 1의 논리상태로 코딩되어 있고 롬 셀(74)은 0의 논리상태로 코딩되어 있다. 때문에 롬 셀(74)의 소스 컨택은 없다.

롬 셀 어레이(70)은 비트 라인(58)과 드레인을 결합시키도록 설정된 비아들(76, vias)을 포함한다. 비아들은 서로 다른 금속층들을 결합하기 위하여 고안된 수직 전도성 피쳐이다. 본 예에서, Vss라인(54) 및 워드라인(56)은 제 1 금속층에 형성되어 일방향 (예를 들면 X방향)으로 형성되고, 비트 라인(58)은 제 2 금속층에 형성되어 또 다른 방향 (예를 들면 Y 방향)으로 형성된다. 또한 본 발명에 따르면, 제 2 금속층은 제 1 금속층 위로 위치한다. 따라서 FinFET(75a, 75b, 75c, 75d)의 드레인은 비아들(76)을 거쳐 비트 라인(58)에 연결된다.

FinFET(75a, 75b, 75c, 75d)은 각기 다른 핀 활성 구역상에 형성된다. 본 실시예에서, 다양한 핀 활성 구역들이 Y 방향을 따라 위치된다. FinFET(75a, 75b)은 롬 셀(72)내에서 병렬로 구성된 두 개의 핀 활성 구역위에 형성된다. FinFET(75c, 75d)은 롬 셀(74)내에서 병렬로 구성된 두 개의 핀 활성 구역상에 형성된다. FinFET(75a, 75b)와 연관된 두 개의 핀 활성 구역은 FinFET(75c, 75d)에 연관된 두 개의 핀 활성 구역과 분리되어 있다.

도 4는 본 발명의 또다른 실시예의 다양한 양상에 따라 구성된 두 개의 롬 셀(72, 74)를 갖는 롬 어레이(80)를 도시하였다. 롬 어레이(80)는 도 3의 롬 어레이(70)와 유사하다. 예를 들어 서로 다른 롬 셀이 서로 다른 논리적 상태로 코딩되고 설계된다. 롬 셀(70)과 유사하게 롬 셀(72)은 논리상태 1으로 설정되고, 롬 셀(74)은 논리상태 0으로 설정된다. 롬 셀(72, 74)은 도 3을 참조하여 앞서 전술한 것과 유사하다.

롬 어레이(80)는 도 3의 롬 어레이(70)와 다른 점이 있다. 예를 들어, 롬 셀(80)은 아래 상술하는 것과 같이 분리피쳐(82) 및 기타 다른 피쳐들을 포함한다. 분리피쳐(82)는 분리를 위해 롬 셀(72)의 FinFET(75a, 75b)과 롬 셀(74)의 FinFET(75c, 75d)사이에 위치한 하나 혹은 그 이상의 FinFET을 포함한다. 본 실시예에서, 분리피쳐(82)는 두 개의 FinFET(84a, 84b)을 갖는다. 각각의 FinFET(84a, 84b)은 소스, 드레인 및 게이트를 갖는다. 분리 FinFET(84a, 84b)의 게이트는 전기적으로 접지된다. 예를 들어 분리 FinFET(84a, 84b)의 게이트는 Vss라인(86)에 전기적으로 연결된다.

롬 어레이(80)는 한 개 혹은 그 이상의 핀 활성 구역을 갖는데 Y 축을 따라 연속적으로 이어지며 제 1 롬 셀(72)에서 제 2 롬 셀(74)로 뻗어 있다. 본 실시예에서, 롬 어레이(80)는 두 개의(제 1 및 제 2의) 긴 핀 활성 구역을 갖는다(미도시). FinFET(75a, 75c, 84a)는 제 1의 긴 핀 활성구역 위에 형성된다. 분리 FinFET(84)은 FinFET(75a)와 FinFET(75c)을 분리한다. FinFET(75b, 75d, 84b)는 제 2의 긴 핀 활성구역 위에 형성된다. 분리 FinFET(84b)은 FinFET(75b)와 FinFET(75d)를 분리한다.

도 5에서 도 8까지는 다양한 실시예에 따른 본 개시의 다양한 양상에 따라 각기 다른 제조 단계의 롬 셀 어레이(100)의 평면도이다. 일 실시예에서, 롬 셀 어레이(100)은 일 실시예의 롬 셀 어레이(50)의 평면도이다. 롬 셀 어레이(100)은 데이터 저장과 액세스를 위한 어레이로 구성된 다수의 롬 셀들을 갖는다. 본 실시예에서, 롬 셀 어레이(100)의 롬 셀은 4개의 열과 4개의 행으로 총 16개의 롬 셀로 구성된다. 4개의 각 열은 N, N+1, N+2, N+3로 표시되고, 4개의 각 행은 X, X+1, X+2, X+3로 표시된다. N과 X는 적절한 정수이다. 따라서 롬 셀 어레이(100)은 다른 롬 셀 어레이의 서브세트(subset)일 수 있다. 한 실시예에서, 롬 셀은 숫자 52로 표시(labeled)되고 단위 셀 경계선(60)을 갖는다. 각각의 롬 셀은 N-타입 FinFET과 같은 다중 FinFET을 포함한다. 본 실시예에서, 각각의 셀은 각기 두 개의 FinFET을 갖는다.

롬 셀 어레이(100)은 다수의 핀 활성 구역(102)을 갖는다. 롬 셀은 두 개 혹은 그 이상의 FinFET을 형성하기 위해 셀 내에 배치되는 또는 부분 배치되는 각기 두 개 혹은 그 이상의 핀 활성화 구역을 포함한다. 한 개의 롬 셀내에 배치되는 또는 부분적으로 배치되는 핀 활성 구역은 셀내(intra-cell) 핀 활성 구역이라고 한다. 상대적으로, 접해 있는 두 개의 핀 활성 구역이 각기 다른 롬 셀에 위치한다면 셀간(inter-cell) 핀 활성 구역이라고 한다. 일 실시예에 따르면, 셀내 핀 활성 구역은 병렬로 배치되어 나란히 설정될 수 있다. 다양한 실시예에서, 상기 셀내 핀 활성구역은 한 개의 셀 내에 형성되거나, 또는 인접 롬 셀(들)로 연장될 수 있다.

본 실시예에서, 각각의 롬 셀(예를 들어 롬 셀(52))은 두 개의 핀 활성 구역(102)을 포함하여 각각의 롬 셀내에 두 개의 FinFET을 형성한다. 두 개의 셀 내 핀 활성 구역은 도 5에 도시한 바와 같이 접한 롬 셀을 지나 Y 방향을 따라 연장된다. 핀 활성 구역(102)은 Y 축으로 형성되며 두 개의 각기 다른 공간으로 구성되고, 여기서 '공간'은 핀 활성 구역의 방향성에 대해 수직한 방향으로 형성된 두 개의 인접한 핀 활성 구역간의 거리를 말한다. 이러한 경우, '공간'이라 함은, X 방향을 따라 두 개의 접해 있는 핀 활성 구역간의 거리를 말한다. 셀내 핀 활성 구역은 제 1 공간(S1)을 갖고 셀간 핀 활성 구역은 제 2 공간(S2)을 갖는다. 제 2 공간(S2)은 제 1 공간(S1)보다 실질적으로 크다. 일 실시예에서, 상기 제 2 공간(S2)과 제 1 공간(S1)간의 비율은 1.5보다 크다.

롬 셀 어레이(100)은 다양한 롬 셀을 형성하기 위해 형성된 다수의 핀 활성 구역(102)위에 형성된 다수의 게이트(104)를 포함한다. 게이트(104)는 병렬로 배치되며 핀 활성 구역(102)에 수직한 방향으로 배향된다. 도시된 실시예에서 게이트(104)는 X 방향으로 배치된다. 각 게이트는 다중 셀들로 연장될 수 있다. 예를 들어, 각 게이트(104)는 4개 행의 롬 셀을 통해 연장된다. 일 실시예에서 롬 셀 어레이(100)은 패턴 균일성, 제조 향상 및 혹은 기기 성능 개선을 위해 분리피쳐 상에 배치된 더미(dummy) 게이트(106)를 갖는다. 더미 게이트(106)는 기능(functional) 게이트(104)와 같은 방향으로 배치된다. 기능 게이트(104)와 더미 게이트(106)는 각기 게이트 유전체층 및 유전체층상의 게이트 전극을 갖는다. 일 실시예에서 유전체층은 이산화 규소를 포함하고, 게이트 전극은 도핑된 폴리실리콘을 갖는다. 또 다른 일례에서 게이트 유전체층은 고 유전율(high-k)의 유전체 물질층을 갖고 게이트 전극은 금속을 갖는다. 게이트 유전체층은 이산화 규소층과 같은 계면층(interfacial layer)을 갖는다. 게이트 전극층은 각각의 FiNFET(n-형 FinFET 등)를 위해 적정 일함수(work function)를 갖는 금속 혹은 금속 합금 층을 포함함으로써 FinFET은 최소 문턱 전압과 개선된 기기 성능을 갖을 수 있도록 한다. 고유전율 유전체 물질층 및 금속층을 갖는 게이트는 게이트 대치 공정(gate-replacement process)에 의해 형성될 수 있다.

도 6을 보면 롬 셀 어레이(100)는 여러 롬 피쳐상에 형성된 다양한 컨택을 구비한다. 일 실시예에서 상기 롬 셀 어레이(100)은 드레인에 구축된(land on) 드레인 컨택(108)과 소스에 구축된 소스컨택을 갖는다. 드레인 컨택(108)과 소스 컨택(110)은 다른 디멘젼 및 혹은 도형으로 설계된다. 드레인 컨택(108)은 제1 컨택 구역(A1)을 갖고 소스 컨택(110)은 제1 컨택 구역(A1) 보다 큰 제2 컨택 구역(A2)을 갖는다. 일 실시예에 따르면, 상기 제2 컨택 구역(A2)은 제1 컨택 구역(A1)보다 최소 30%보다 크다. 도시된 실시예에서 A1에 대한 A2의 비율인 A2/A1이 1.3보다 크다.

드레인 컨택(108)은 도 2의 컨택(62)과 유사하고 소스 컨택(110)은 도 2의 컨택(64)과 유사하다. 평면도상으로 드레인 컨택(108)은 게이트 방향 (X 방향)으로 형성된 제 1 디멘젼과 핀 활성 구역 방향(Y 방향)으로 형성된 제 2 디멘젼을 갖는다. 제 1 디멘젼과 제 2 디멘젼은 실질적으로 동일하다. 즉 드레인 컨택(108)은 X와 Y 방향의 대칭적인 기하학구조를 갖는다. 예를 들어 평면도상으로 드레인 컨택(108)은 정사각형이다. 다른 일례로는 드레인 컨택(108)은 평면도상에서 원형을 갖는다. 평면도상으로 소스 컨택(110)은 게이트 방향(X 방향)으로 형성된 제 3 디멘젼과 핀 활성 구역 방향(Y 방향)으로 형성된 제 4 디멘젼을 갖는다. 제 3 디멘젼과 제 4 디멘젼은 실질적으로 다르다. 즉, 상기 제 3 디멘젼은 제 4 디멘젼보다 크다. 때문에 X와 Y 방향으로 소스 컨택(110)은 비대칭적 기하학구조를 갖는다. 예를 들어, 소스 컨택(110)은 평면도상으로 직사각형을 갖는다. 다른 일례로는 소스 컨택(110)은 평면도상으로 타원형을 갖는다. 일 실시예에서 상기 제 3 디멘젼과 제 4 디멘젼간의 비율은 1.5보다 크다.

롬 셀은 소스컨택을 형성함에 따라 1의 논리상태로 코딩되거나, 소스 컨택을 제거하며 0의 논리상태로 코딩된다. 따라서 롬 셀 어레이(100)내 롬 셀의 서브세트은 코딩소스에 따라 소스 컨택을 갖는다. 따라서 컨택 패턴 혹은 컨택 마스크는 특정 롬 코딩소스에 따라 설계된다. 도 6에 도시된 예에서와 같이, 소스 컨택(110)을 구성하여 X행과 N열의 롬 셀이 논리 1로 코딩되며 소스 컨택(110)을 제거하여 X행과 N+3열의 롬 셀이 논리 0으로 코딩된다. 따라서 롬 셀 어레이(110)이 다수의 컨택(110)을 정의하는 컨택층에 의해 코딩되며 이에 따라 대응 롬 셀은 논리 1로, 나머지 롬셀은 논리 0으로 코딩되는 것이다. 또한 컨택 포토마스크가 롬 셀 어레이의 특정 설계에 따라 설계된다. 나머지 패터닝 포토마스크는 일반적으로 설계된다.

또한, 하나의 셀에서, FinFET의 소스는 서로 전기적으로 연결되어 있고, 한 개 셀 내의 FinFET의 드레인도 서로 전기적으로 연결되어 있다. 일 실시예에서, 셀내 연결(intra-cell connection)은 국부적 실리콘 화합물 피쳐로 얻을 수 있다. 또한 본 실시예에 따르면, 상기 반도체 기판은 실리콘을 갖는데, 실리사이드가 소스(및/또는 드레인) 상에 형성되어 컨택 저항을 줄인다. 에피택시 실리콘이 소스(및/또는 드레인) 상에 형성되며, 비교적으로 짧은 공간(S1)이 롬 셀 내에 접해 있는 핀 활성 구역들 간에서 구현될 경우, 하나의 롬 셀에서, 소스(및/또는 드레인)이 서로 합쳐진다. 따라서 연속적 실리사이드 피쳐가 셀내 소스( 및/또는 드레인) 상에 형성된다. 컨택 피쳐는 유전체층을 적층하고, 유전체층을 에칭하여 컨택 홀(hole)을 형성하고 컨택 홀을 텅스텐, 알루미늄, 혹은 구리와 같은 금속으로 채우는 단계를 통해 형성된다.

여전히 도 6을 참조하면, 롬 셀 어레이(100)는 제 1 금속층내에서 각각의 컨택과 연결되어 있는 여러 금속라인을 갖는다. 본 실시예에서 롬 셀 어레이(100)은 병렬로 배치되며 일방향(예를 들어 게이트와 평행인 X 방향)으로 배향된 금속라인(112a, 112b, 112c, 112d)을 구비한다. 좀 더 상세하게는, 상기 금속라인(112a, 112b, 112c, 112d)은 Vss 파워라인으로 소스컨택(110)에 연결되어 있다. 1 논리값을 갖는 롬 셀의 소스는 각각의 소스컨택(110)과 금속라인(112)을 통해 Vss에 연결된다. 롬 셀 어레이(100)은 또한 드레인 컨택(108)에 연결된 금속라인(113)을 갖는다. 상기 금속라인(113)은 제 1 금속층내에 형성될 수 있다. 일 실시예에서 상기 금속층의 금속라인은 다마신(damascene)공정, 예를 들어 단일 다마신 혹은 이중 다마신 공정을 거쳐 형성된다. 다마신 공정이 구현된 경우, 금속라인 (112a, 112b, 112c, 112d, 113)은 구리를 포함한다. 또한 금속라인 (112a, 112b, 112c, 112d, 113)은 예를 들어 금속 적층 및 금속 패터닝 공정으로 형성된 알루미늄 구리(AlCu) 합금과 같은 알루미늄을 포함한다.

도 7을 참조하면, 롬 셀 어레이(100)은 제 1 금속층 내의 여러 금속라인과 연결되도록 설정된 비아들(116)을 포함한다. 비아들(116)은 다마신 공정에 의해 형성될 수 있다. 예를 들어, 비아들(116)은 단일 다마신 공정에 의해 형성된다. 다른 일례로 비아들(116)은 비아들과 비아들을 덮는 금속라인을 형성하는 이중 다마신 공정에 의해 형성된다. 비아들(116)은 제 1 금속 층의 금속라인에 각기 연결되어 있다.

도 8을 참조하면, 롬 셀 어레이(100)은 여러 비아들(116)을 연결하는 금속라인 (118a~118g)을 갖는다. 금속라인(118a~118g)은 제 1 금속층위에 배치되는 제 2 금속층내에 형성되며 비아들(116)을 통해 제 1 금속층과 결합된다. 형성과 조성으로 볼 때, 금속층(118a~118g)은 금속라인(112a~112d)과 유사한 다마신 공정에 의해 형성될 수 있다. 예를 들어, 상기 금속라인(118a)는 Vss 라인이고, 각각 비아들(116)을 통해 금속라인(112a~112d)로 결합된다. 본 실시예에서, 롬 셀 각각은 직교 방향으로 배향되고, 서로 다른 금속층내에 형성되어 전기적으로 서로 결합된 2 개의 Vss라인을 포함한다. 다른 예에 따르면, 금속라인(118b)은 비트 라인으로 비아들(116), 제 1 금속층의 금속라인(113) 및 드레인 컨택(108) 각각을 통해 롬 셀의 드레인과 연결된다.

도 9는 본 개시의 다른 실시예의 다양한 양상에 따른 롬 셀 어레이(120)의 평면도를 도시한다. 일 실시예에서 롬 셀 어레이(120)은 롬 셀 어레이(50)의 평면도이다. 롬 셀 어레이(120)은 데이터 저장 및 액세스를 위한 다수의 롬 셀을 갖는다. 본 실시예에서 롬 셀 어레이(120) 내의 롬 셀은 4개의 행과 4개의 열로 총 16개이다. 4개의 각 열은 N, N+1, N+2, N+3로 표시되고, 4개의 각 행은 X, X+1, X+2, X+3로 각각 표기된다. N과 X는 적절한 정수가 될 수 있다. 롬 셀 어레이(120)은 다른 큰 롬셀 어레이의 서브세트이 될 수 있다. 일 실시예의 롬 셀은 숫자 52로 표기되며, 단위 셀 경계선(60)을 갖는다. 각각의 롬 셀은 N-타입 FinFET과 같은 다중 FinFET를 포함한다. 롬 셀 어레이(120)은 아래 상술되는 점을 제하고는 도 8의 롬 셀 어레이(100)과 유사하다.

롬 셀 어레이(120)은 다수의 핀 활성 구역(122)을 갖는다. 롬 셀 각각은 각 롬 셀내에 둘 혹은 그 이상의 FinFET을 형성하기 위해, 셀내에 위치하거나 혹은 부분적으로 위치하는 둘 혹은 그 이상의 핀 활성 구역을 포함한다. 핀 활성 구역(122)은 다중 롬 셀을 통해 핀 방향(Y 방향)을 따라 이어진다. 본 실시예에서 핀 활성 구역(122)은 4개의 롬 셀을 통해 Y 방향을 따라 이어지기 때문에 연속 핀 활성 구역(혹은 긴 스타일 핀 활성 구역)으로 칭해지다. 반면 도 8의 핀 활성 구역(102)은 짧은 핀 활성 구역(짧은 스타일 핀 활성 구역)으로 부른다.

셀내 핀 활성 구역(122)은 병렬로 구성되며 나란히 배치된다. 본 실시예에서, 롬 셀 각각은(롬 셀(52) 등)은 롬 셀 내부 각각에 두 개의 FinFET을 구성하는 두 개의 핀 활성 구역(122)을 가진다. 핀 활성 구역(122)은 Y 방향으로 배치되며 두 개의 별도 공간을 형성한다. '공간'은 X 방향으로 인접한 두 개의 핀 활성 구역(112) 사이의 거리다. 셀내 핀 활성 구역(122)은 제 1 공간(S1)을 갖고 셀간 핀 활성 구역(122)은 제 2 공간(S2)을 갖는다. 제 2 공간(S2)은 실질적으로 제 1 공간(S1)보다 크다.

롬 셀 어레이(120)은 여러 롬 셀을 형성하기 위한 다수의 핀 활성 구역(122) 상에 형성된 다수의 게이트(104)를 갖는다. 게이트(1O4)는 병렬로 배치되며 핀 활성 구역(122)에 수직한 방향으로 위치한다. 본 실시예에서 게이트(104)는 X 방향으로 배치된다. 각 게이트는 다중 셀로 연장될 수 있다. 예를 들어 게이트(104) 각각은 4개 열의 롬셀을 지난다. 롬 셀 어레이(120)은 패터닝 균일성, 제조 향상 및/또는 기기 성능 개선을 위해 분리피쳐 상에 배치된 더미(dummy) 게이트(106)를 더 포함한다. 더미 게이트(106)는 기능 게이트(104)와 같은 방향으로 배치되어 있다.

롬 셀 어레이(120)은 연속적인 핀 활성 구역(122)위에 배치되며 분리를 위해 형성되는 한 개 혹은 그 이상의 분리 게이트(124)를 포함한다. 본 실시예에서, 롬 셀 어레이(120)은 하나의 분리 게이트(124)를 포함하며, 핀 활성 구역(122)에 수직으로 위치하며, 각각이 하나의 연속적 핀 활성 구역(122)에 연관되어, 다양한 연속 핀 활성 구역(122) 에 걸쳐 배치되고 다중 FinFET(분리기기로 칭해지기도 함)를 형성하도록 형성된다. 또한 본 실시예에 따르면, 분리 게이트(124)는 접지 전위에 결합되도록 설정되며, 이에 따라 해당 FinFET이 전기적으로 분리를 위해 오프(off) 상태로 바이어스(biased) 된다. 따라서,상기 대응 FinFET 또한 분리 기기라 할 수 있다.

기능(functional) 게이트(104), 더미 게이트(106) 및 분리 게이트 (124)는 각각 게이트 유전체층 및 게이트 유전체층 상에 배치된 게이트 전극을 갖는다. 일 실시예에서, 상기 유전체층은 이산화 규소를 갖고 게이트 전극은 도핑된 폴리실리콘을 갖는다. 다른 실시예에서, 상기 게이트 유전체층은 고유전율(high-k) 유전체 물질층을 갖고 게이트 전극은 금속을 갖는다. 게이트 유전체층은, 예를 들어 이산화 규소과 같은, 계면층을 더 포함할 수 있다. 게이트 전극층은 또한 대응하는 FinFET(N-타입 FinFET 등)을 위한 적절한 일 함수를 갖는 금속 혹은 금속 합금층을 더 포함하여 FinFET이 최소의 문턱 전압과 개선된 기기 성능을 갖게 할 수 있다. 고유전율의 유전체 물질층 및 금속층을 갖는 게이트는 게이트 대치 과정을 통해 제조될 수 있다.

롬 셀 어레이(120)은 또한 드레인 상에 구축된(land on) 드레인 컨택(108)과 소스 상에 구축된 소스 컨택(110)을 갖는다. 드레인 컨택(108)은 도 2의 컨택(62)과 유사하며 소스 컨택(110)은 도 2의 컨택(64)과 유사하다. 드레인 컨택(108) 및 소스 컨택(110)은 각기 다른 디멘젼 및/또는 기하학구조를 갖도록 설계된다. 상기 드레인 컨택(108)은 제1 컨택 구역(A1)을 가지며 소스 컨택(110)은 제1 컨택 구역(A1)보다큰 제2 컨택 구역(A2)을 갖는다. 일 실시예에서, 상기 제2 컨택 구역(A2)은 제1 컨택 구역(A1)보다 최소 30% 보다 크다. 본 실시예에 따르면 A2/A1의 비율은 1.3보다 크다.

도 10은 본 개시의 다양한 양상에 따라 구성된 롬 셀 어레이의 일부인 반도체 구조물(150)의 단면도이다. 상기 반도체 구조물(150)은 반도체 기판(152)을 포함한다. 반도체 기판(152)은 실리콘을 포함한다. 또는 기판은 또한 게르마늄, 실리콘 게르마늄, 혹은 다른 적절한 반도체 물질을 포함한다. 반도체 기판(152)은 STI(shallow trench isolation)와 같이, 다양한 기기(154)들을 분리하기 위해 기판내에 형성되는 다양한 분리피쳐(154)를 포함한다. 상기 반도체 기판(152)은 또한 n-웰(well) 혹은 p-웰(well)와 같이 다양한 도핑 구역을 포함한다.

상기 반도체 구조물(150)은 여러 핀 활성 구역(156, 158, 159)을 갖는다. 핀 활성 구역(156, 158, 159)은 병렬로 배향되어 있다. 상기 핀 활성 구역과 STI 피쳐들은 반도체 기판(152)내에 트렌치를 형성하고 유전체 물질로 트렌치를 부분적으로 채우는 시퀀스공정에 의해 형성될 수 있다. 또는, 트렌치는 완전히 유전체 물질로 채워진다. 이후 화학기계연마(CMP)과정과 같은 연마 공정이 진행되어 잉여 유전체 물질을 제거하고 표면을 평평하게 한다. 이어서 HF 습식 에칭과 같이, 선택된 에칭을 사용하여 제조된 STI 피쳐들을 부분적으로 제거하여 핀 활성 구역을 형성한다. 특히 상기 시퀀스공정은 반도체 기판(152)에 트렌치를 에칭하고 이산화 규소, 질화 규소, 질산화 규소 또는 그 혼합물과 같은 하나 혹은 그 이상의 유전체 물질로 트렌치를 채우는 작업을 포함한다. 채워진 트렌치는 트렌치를 채운 질화규소와 함께 형성되는 열적 산화물 라이너층과 같이, 다층구조를 가질 수 있다. 또한 본 실시예에 따르면, STI 피쳐들은 패드 옥사이드(pad oxide) 성장, 저압 화학 기상 증창(LPCVD) 질화층 형성, 포토레지스트 및 마스크를 이용한 STI 개구 패터닝, 기판내 트렌치 에칭, 선택적으로 트렌치 계면 강화를 위한 열적 산화물 트렌치 라이너 성장, CVD 산화물로 트렌치 채우기, 에치백(etch back)을 위한 화학적 기계적 평탄화(CMP) 이용 및 STI 구조물을 남기기 위한 질화물 제거 이용과 같은 시퀀스 공정에 의해 제작된다. 일 실시예에서, 상기 반도체 기판(152)은 또한 여러 핀 활성 구역에서 형성된 다양한 p-웰을 갖는다.

여러 게이트가 핀 활성 구역 상에 형성된다. 게이트 피쳐는 게이트 유전체층(160)(산화규소 등), 및 게이트 유전체층(160) 상에 배치된 게이트 전극(162)(도핑된 폴리실리콘 등)을 갖는다. 다른 실시예에서, 게이트 피쳐들은 선택적으로 혹은 부가적으로 회로 성능 및 제조의 집약화를 위해 다른 적절한 물질을 포함한다. 예를 들어, 상기 게이트 전극(160)은 고유전율의 유전체물질 층을 포함할 수 있다. 상기 게이트 전극은 알루미늄, 구리, 텅스텐 혹은 다른 적합한 전도성 물질과 같은 금속을 포함할 수 있다. 게이트 전극은 연관된 FinFET을 위한 적합한 일함수를 갖는 금속을 가질 수 있다. High-k 유전체 물질 및 금속을 갖는 게이트 스택에서는 게이트가 게이트-라스트 공정(gate-last process) 혹은 고유전율 게이트-라스트 공정(게이트-라스트 종료 공정)에 의해 제조될 수 있다.

도시를 위한 본 실시예에 따르면, 상기 반도체 기판(150)은 제 1 롬 셀을 위한 제 1 구역(164)과 제 2 롬 셀을 위한 제 2 구역(166)을 갖는다(도 10에는 제1 롬 셀의 일부만 도시되어 있다). 특히, 셀내 핀 활성 구역은 제 1 공간(S1)을 갖고 셀간 핀 활성 구역은 제 2 공간(S2)을 갖는다. 제 2 공간(S2)은 실질적으로 제 1 공간(S1)보다 크다.

또는 상기 반도체 기판(152)은 또한 분리를 위한 용도로 그 안에 매입된 유전체층(미도시)을 가질 수 있는데 이를 반도체-온-인설레이터(semiconductor-on-insulator, SOI)라고 한다. SOI 구조는 적합한 기술, 예를 들어 주입된 산화물 (SIMOX)에 의한 분리 혹은 반도체 물질내 유전체층을 포함하는 에이퍼 결합에 의해 제조될 수 있다. 일례로 유전체층은 산화규소를 갖는다.

다른 실시예에 따르면, 핀 활성 구역은 소스 및 혹은 드레인 구역내에 형성된 에피택시 피쳐를 갖는다. 일 실시예에서, 보통 에피택시 피쳐는 실리콘과 같은, 반도체 기판 물질과 동일한 반도체 물질을 갖는다. 다른 실시예에 따르면, 두 개의 인접한 셀 내 핀 활성 구역 상에 제조된 상기 에피택시 피쳐는 측방향 에피택시 성장 및 짧은 공간(S1)으로 인해 서로 결합(merged)된다. 실리사이드가 상기 결합된 에피택시 피쳐 위에 형성되어, 두 개의 인접한 셀내 핀 활성 구역의 소스(및/또는 드레인)과 전기적으로 연결할 수 있다. 또 다른 실시예에서 상기 에피택시 피쳐는 변형효과를 위해 각기 다른 반도체 물질을 포함한다.

다양한 실시예에서, 개시된 롬 셀 어레이는 배경기술에서 지적된 다양한 사항들을 해결한다. 예를 들어, 비대칭 컨택구조를 채택함으로써 코딩 측 상의 비트-라인 캐패시턴스 및 컨택 레지스턴스가 감소된다. 특히, 패스장치의 드레인 측에서 상기 패스장치로 가는 비트-라인을 위해 연결 경로로 정형의(regular)(사각형 또는 원형) 단일 컨택을 사용한다. 상기 패스장치의 소스측은 컨택레지스턴스를 감소하고 수율은 개선하기 위해 좀 더 길죽한 컨택형태를 사용한다. 비대칭 컨택구조는 개선된 셀 속도와 감소된 셀 크기를 제공한다. 다른 예에 따르면, 각기 다른 공간을 가진 다중 핀을 도입함으로써 롬 셀 크기를 감소시킬 수 있다. 특히, 다중핀 활성구역은 셀내 인접 핀 활성 구역 사이의 비교적 작은 공간(S1) 및 셀간 인접 핀 활성 구역 사이의 비교적 긴 공간(S2)을 포함한다. 또 다른 예에 따르면 롬회로는 두 개의 롬 셀 어레이 사이에 형성된 스트래핑(strapping) 셀을 더 포함한다. 상기 스트래핑 셀은 스트랩 게이트에 결합된 제1 금속라인 및 스트렙 웰 구역에 결합된 제2 금속라인을 구비한다. 각기 다른 실시예에 각기 다른 장점이 있을 수 있으며, 어느 특정 장점이 꼭 실시예에 요구되는 것은 아님을 이해해야 할 것이다.

위에서는 여러 실시예의 특징들의 개요를 설명했다. 당업자라면 여기서 제안된 실시예와 동일한 목적의 성취 및/또는 장점들의 달성을 위하여 기타 다른 공정 및 구조를 설계하거나 개선하기 위한 기반으로 본 개시를 손쉽게 사용할 수 있음을 이해할 것이다. 또한 당업자라면 이와 같은 균등적 구성은 본 개시의 정신과 범주에서 벗어나지 않으며 본 개시의 정신과 범주에서 벗어나지 않는 한도내에서 다양한 변경, 대체 및 변화를 줄 수 있음을 이해할 것이다.

50...롬 셀 어레이 52...롬 셀
54...Vss라인 56a, 56b, 56c, 56d...워드라인
58a, 58b, 58c, 58d...비트라인 62...제 1 컨택
64...제 2 컨택 72, 74...롬 셀
75a, 75b, 75c, 75d...FinFET 76...비아
100...롬 셀 어레이 102...핀 활성 구역
104...기능 게이트 106...더미 게이트
108...드레인 컨택 110...소스 컨택
110...롬 셀 어레이 112a, 112b, 112c, 112d...금속라인
122...핀 활성 구역 124...분리 게이트

Claims

제 1 방향으로 배치되고 반도체 기판상에 형성된 다수의 핀 활성 구역;
상기 다수의 핀 활성 구역상에 형성되고 상기 제 1 방향에 수직인 제 2 방향으로 위치된 다수의 게이트; 및
상기 다수의 핀 활성 구역과 상기 다수의 게이트에 의해 형성되고, 롬 셀의 제 1 서브세트의 셀 각각이 Vss라인에 전기적으로 연결된 소스를 포함하고, 롬 셀의 제 2 서브세트의 셀 각각이 전기적으로 분리된 소스를 갖도록 코딩되는, 다수의 롬 셀을 포함하며,
상기 롬 셀의 상기 제 1 서브세트의 셀 각각은 제1 컨택 구역을 포함하는 드레인(drain) 컨택 및 상기 제1 컨택 구역보다 30% 이상 큰 제2 컨택 구역을 포함하는 소스(source) 컨택;
을 포함하는 롬(read only memory; ROM) 셀 어레이.
제 1항에 있어서,
상기 소스 컨택은 상기 제 1 방향의 제 1 디멘젼(dimension)과 상기 제 2 방향의 제 2 디멘젼을 포함하고, 상기 제 2 디멘젼은 상기 제 1 디멘젼보다 30% 이상 큰 것인, 롬 셀 어레이.
제 1항에 있어서,
상기 롬 셀 각각은 한 개 이상의 FinFET(fin field-effect transistor)을 포함하는 것인, 롬 셀 어레이.
제 1항에 있어서,
상기 롬 셀 각각은 직교 방향으로 배치되고 각기 상이한 금속층 상에 형성되며 서로 전기적으로 결합되어 있는 제 1 Vss라인 및 제 2 Vss라인을 포함하는 것인, 롬 셀 어레이.
제 1의 방향으로 배치되고 반도체 기판상에 형성된 다수의 핀 활성 구역;
상기 다수의 핀 활성 구역상에 형성되고 상기 제 1 방향에 수직인 제 2 방향으로 위치된 다수의 게이트; 및
상기 다수의 핀 활성 구역 및 상기 다수의 게이트에 의해 형성된 데이터 저장을 위한 다수의 롬 셀;을 포함하는 롬 셀 어레이로서,
상기 다수의 롬 셀은 롬 셀의 제 1 서브세트의 셀 각각이 Vss라인에 전기적으로 연결된 소스(source)를 포함하고 롬 셀의 제 2 서브세트의 셀 각각이 전기적으로 분리된 소스를 갖도록 코딩되며, 상기 다수의 롬 셀 각각은 각각의 상기 핀 활성 구역 및 상기 핀 활성 구역과 상기 게이트의 각각의 교차점상에 형성된 2 개 이상의 FinFET을 포함하고, 여기서:
상기 다수의 롬 셀의 셀 각각은 2 개의 인접한 셀내(intra-cell) 핀 활성 구역간의 제 1 공간 및 2 개의 인접한 셀간(inter-cell) 핀 활성 구역간의 제 2 공간을 가지며 제 2 공간과 제 1 공간간의 비율이 1.5 보다 크고;
상기 FinFET 각각은 워드라인(word line)에 전기적으로 연결된 게이트와 비트 라인에 전기적으로 연결된 드레인을 포함하는 것인,
롬 셀 어레이.
제 5항에 있어서,
상기 롬 셀의 상기 제 1 서브세트의 셀 각각은 제1 컨택 구역을 포함하는 드레인 컨택 및 제1 컨택 구역보다 큰 제2 컨택 구역을 포함하는 소스컨택을 포함하고 제2 컨택 구역과 제1 컨택 구역간의 비율이 1.5 보다 큰 것인, 롬 셀 어레이.
제 1 방향으로 배치되고 반도체 기판상에 형성된 다수의 핀 활성 구역;
상기 다수의 핀 활성 구역상에 형성되고 상기 제 1 방향에 수직인 제 2 방향으로 배치된 다수의 게이트; 및
상기 다수의 핀 활성 구역 및 상기 다수의 게이트에 의해 형성된 데이터 저장을 위한 다수의 롬 셀;을 포함하는 롬 셀 어레이로서,
상기 다수의 롬 셀은 제 1 서브세트의 셀 각각이 Vss라인에 전기적으로 연결된 소스를 포함하고 제 2 서브세트의 셀 각각이 전기적으로 분리된 소스를 갖도록 코딩되며,
상기 다수의 롬 셀의 셀 각각은,
2 개의 인접한 셀내(intra-cell) 핀 활성 구역간의 제 1 공간과 2 개의 인접한 셀간(inter-cell) 핀 활성 구역간의 제 2 공간을 포함하며, 상기 제 2 공간과 상기 제 1 공간간의 비율이 1.5 보다 크고; 및
상기 각각의 핀 활성 구역 및 상기 핀 활성 구역과 상기 게이트의 각각의 교차점상에 형성되는 2 개 이상의 FinFET을 포함하며, 여기서 상기 2 개 이상의 FinFET의 드레인은 실리콘 에피택시 피쳐(feature)상에 형성된 실리콘 피쳐(feature) 의해 전기적으로 연결되는 것인,
롬(ROM) 셀 어레이.
제 7항에 있어서,
상기 다수의 롬 셀 각각은 3 개 이상의 핀 활성 구역상에 형성된 3개 이상의 FinFET을 포함하고, 상기 3 개 이상의 핀 활성구역의 인접한 두 개는 상기 제 1 공간에서 설정되고; 및
상기 다수의 게이트는 고유전율(high-k) 유전체 물질층 및 고유전율(high-k) 유전체 물질층상에 배치된 금속층을 포함하는 것인, 롬 셀 어레이.
제 7항에 있어서,
상기 다수의 핀 활성 구역상에 배치되고 Vss라인에 전기적으로 연결되어, 분리를 위해 정전 상태(off-state)에서 FinFET을 형성하는 분리 게이트를 더 포함하는 것인, 롬 셀 어레이.
제 7항에 있어서,
상기 롬 셀 어레이 및 다른 롬 셀 어레이 간에 구성된 스트래핑 셀(strapping cell)을 더 포함하며, 상기 스트래핑 셀은 스트랩 게이트와 결합된 제 1 금속라인과 스트랩 웰(well) 구역과 결합된 제 2 금속라인을 포함하는 것인, 롬 셀 어레이.