CN102314931B - 只读存储器单元阵列 - Google Patents
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- 239000004065 semiconductor Substances 0.000 claims abstract description 30
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 230000005669 field effect Effects 0.000 claims description 103
- 210000000352 storage cell Anatomy 0.000 claims description 85
- 229910052751 metal Inorganic materials 0.000 claims description 62
- 239000002184 metal Substances 0.000 claims description 62
- 238000009413 insulation Methods 0.000 claims description 20
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 9
- 229910052710 silicon Inorganic materials 0.000 claims description 9
- 239000010703 silicon Substances 0.000 claims description 9
- 229910021332 silicide Inorganic materials 0.000 claims description 8
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 8
- 238000000407 epitaxy Methods 0.000 claims description 6
- 230000008878 coupling Effects 0.000 claims description 3
- 238000010168 coupling process Methods 0.000 claims description 3
- 238000005859 coupling reaction Methods 0.000 claims description 3
- 238000000034 method Methods 0.000 description 18
- 230000008569 process Effects 0.000 description 13
- 230000006870 function Effects 0.000 description 11
- 239000000463 material Substances 0.000 description 10
- 238000005516 engineering process Methods 0.000 description 8
- 239000003989 dielectric material Substances 0.000 description 7
- 230000000875 corresponding effect Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 6
- 210000004027 cell Anatomy 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000004411 aluminium Substances 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000013500 data storage Methods 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 229910001092 metal group alloy Inorganic materials 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- JRBRVDCKNXZZGH-UHFFFAOYSA-N alumane;copper Chemical compound [AlH3].[Cu] JRBRVDCKNXZZGH-UHFFFAOYSA-N 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000002596 correlated effect Effects 0.000 description 1
- 238000013075 data extraction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/27—ROM only
- H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
- H10B20/34—Source electrode or drain electrode programmed
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- General Physics & Mathematics (AREA)
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Abstract
一种只读存储器单元阵列，包括多个鳍式有源区、多个栅极以及多个只读存储器单元。鳍式有源区形成于半导体基板上，沿着第一方向延伸。栅极形成于鳍式有源区，沿着第二方向延伸，第二方向垂直于第一方向。只读存储器单元由鳍式有源区以及栅极形成，并且编码只读存储器单元，使得只读存储器单元的第一子集中每一个具有源极电性连接至较低电源供应线以及只读存储器单元第二子集中每一个具有电性绝缘的源极。第一子集的每一只读存储器单元，包括漏极接触垫具有第一接触垫区域，以及源极接触垫具有第二接触垫区域，第二接触垫区域至少大于第一接触垫区域百分之三十。本发明可降低接触垫阻抗以及改善良率。
Description
技术领域
本发明涉及一种只读存储器单元阵列，尤其涉及使用鳍式场效应晶体管(FinFET)构成的只读存储器单元阵列。
背景技术
程序化只读存储器(ROM)阵列芯片中，应用(或移除)被选取的存储单元里特定部分的接触垫、介质孔、有源区以及/或金属，以设定每个只读存储器(ROM)中的单元(简称只读存储器单元)开启(on)或截止(off)的状态。每一只读存储器单元可存储一二进制位元的数据，即根据只读存储器单元的位元线至较低电源供应线(VSS)间的路径为电性连接或是电性短路来存储逻辑状态的“0”或“1”。
设计者应用一简单的结构，例如一单端电路(反相器)检测只读存储器单元里的数据状态。如果在一个读取周期内，只读存储器单元的位元线有一可识别的压降(例如一个较初始状态低的电压)，即代表一逻辑状态“1”。当只读存储器单元的位元线保持在与初始状态差不多的较高电压，即代表一逻辑状态“0”。设计者可切换“0”以及“1”的定义。无论如何，驱动电流、漏电流、稳定性以及存储单元的位元线的总容值，决定了高低电压之间的压差。如何改善上述影响压差的因素为关系未来尺寸的挑战。
对于元件的驱动电流、漏电流以及稳定度的改善，一鳍式场效应晶体管(FinFET)应用于只读存储器单元的元件中最佳的选择。这是因为鳍式场效应晶体管(FinFET)外加的侧壁元件宽度(用以改善离子的表现)，以及对于临界电压漏电流和匹配表现两者的较佳的短沟道控制。
总而言之，当技术跨越到更高的封装密度的新工艺时代，元件的效能以及可靠度为其中的关键。因此只读存储器单元需要一个新的结构与方法，用以满足和改善在高阶单元应用中的问题和多个鳍式单元的尺寸。
发明内容
为了解决现有技术的问题，本发明提供一种只读存储器单元阵列，包括多个鳍式有源区、多个栅极以及多个只读存储器单元。鳍式有源区形成于半导体基板上，沿着第一方向延伸。栅极形成于鳍式有源区，沿着第二方向延伸，第二方向垂直于第一方向。只读存储器单元由鳍式有源区以及栅极形成，并且编码只读存储器单元，使得只读存储器单元的第一子集中每一个具有源极电性连接至较低电源供应线以及只读存储器单元第二子集中每一个具有电性绝缘的源极。第一子集的每一只读存储器单元，包括漏极接触垫具有第一接触垫区域，以及源极接触垫具有第二接触垫区域，第二接触垫区域至少大于第一接触垫区域百分之三十。
本发明另提供一种只读存储器单元阵列，包括多个鳍式有源区、多个栅极以及多个只读存储器单元。鳍式有源区，形成于一半导体基板上并且位于一第一方向。栅极，形成于鳍式有源区并且位于一第二方向，第二方向垂直于第一方向。只读存储器单元，用以存储数据，由鳍式有源区以及栅极形成，编码多个只读存储器单元，使得只读存储器单元的一第一子集中的每一个具有一源极电性连接至一较低电源供应线以及只读存储器单元的一第二子集中的每一个具有电性绝缘的一源极，每一只读存储器单元包括至少两个鳍式场效应晶体管，分别形成于鳍式有源区以及分别位于鳍式有源区与栅极的交会点，其中每一只读存储器单元包括一第一间距位于两个相邻的只读存储器单元内的鳍式有源区之间，以及一第二间距位于两个相邻的只读存储器单元间的鳍式有源区之间，第一及第二间距之间具有一间距比例，间距比例大于1.5。每一鳍式场效应晶体管包括一栅极电性连接至一字元线，以及一源极电性连接至一位元线。
本发明另提供一种只读存储器单元阵列，包括多个鳍式有源区、多个栅极、多个只读存储器单元以及至少两个鳍式场效应晶体管。鳍式有源区，形成于一半导体基板上并且位于一第一方向。栅极，形成于鳍式有源区并且位于一第二方向，第二方向垂直于第一方向。只读存储器单元，用以存储数据，由鳍式有源区以及栅极形成，编码多个只读存储器单元，使得只读存储器单元的一第一子集中的每一个具有一源极电性连接至一较低电源供应线以及只读存储器单元的一第二子集中的每一个具有电性绝缘的一源极。每一只读存储器单元包括一第一间距位于两个相邻的只读存储器单元内的鳍式有源区之间，以及一第二间距位于两个相邻的只读存储器单元间的鳍式有源区之间，第一及第二间距之间具有一间距比例，其间距比例大于1.5。鳍式场效应晶体管，分别形成于鳍式有源区以及分别位于鳍式有源区与栅极的交会点，其中至少两个鳍式场效应晶体管的两个漏极借由形成于硅外延上的一硅化物结构而彼此电性连接。
本发明可降低接触垫阻抗以及改善良率。
附图说明
本发明能够以实施例伴随所附附图而被理解，所附附图也为实施例的一部分。公知本领域普通技术人员应能知悉本发明专利保护范围应被宽广地认定以涵括本发明的实施例及其变型，其中：
图1为本发明实施例的一种只读存储器单元阵列的图示。
图2为本发明实施例的一种只读存储器单元的图示。
图3、图4为本发明实施例的一种两个只读存储器单元的图示。
图5-图8为本发明实施例的一种只读存储器单元阵列的俯视图。
图9为本发明实施例的一种两个只读存储器单元阵列的俯视图。
图10为本发明实施例的一种两个只读存储器单元阵列的部分图示。
其中，附图标记说明如下：
50、70、80、100、120～只读存储器单元阵列
52、72、74～只读存储器单元
54、54a-d、86～较低电源供应线
56、56a-d～字元线
58、58a-d～位元线
60～单元范围
62～第一接触垫
64～第二接触垫
75a-d、84a-b～鳍式场效应晶体管
76、116～介质孔
82、154～绝缘结构
N、N+1、N+2、N+3～行
X、X+1、X+2、X+3～列
102、122、156、158、159～鳍式有源区
104～栅极
106～虚拟栅极
S1～第一间距
S2～第二间距
108～漏极接触垫
110～源极接触垫
112、112a-d、113、118a-g～金属线
124～绝缘栅极
150～半导体结构
152～半导体基板
160～栅极介电层
162～栅极电极
164～第一区域
166～第二区域
X～第二方向
Y～第一方向
具体实施方式
以下将详细讨论本发明各种实施例的制造及使用方法。然而值得注意的是，本发明所提供的许多可行的发明概念可实施在各种特定范围中。这些特定实施例仅用于举例说明本发明的制造及使用方法，但非用于限定本发明的范围。
对于高速应用，本发明使用多鳍改善只读存储器ROM单元的电流以及元件匹配性。本发明揭示一多种间距的鳍式(multiple-space fin)结构用以缩小单元面积。前述多种间距的鳍式结构在单元内具有一较小的鳍间距，而在相邻单元间具有一较大的鳍间距。较小的鳍式间距应用一硅化物层的硅外延达成单元内源极间或漏极间的连接关系。
为了降低位元线的容值，本发明使用源极端与不对称接触垫(或是介质孔)结构编码，用以降低编码端的容值、接触垫阻值以及增加编码端的稳定性。沟道元件的漏极端使用一正方形(或正圆形)单端接触垫当作位元线至沟道元件的连接路径。但沟道元件的源极端使用较长的接触垫形状，用以降低接触垫阻抗以及改善良率。
如图1所示的一只读存储器单元阵列50，包括多个只读存储器单元52用以组成一2维阵列。在一实施例中，只读存储器单元阵列50包括四列(X、X+1、X+2和X+3)以及四行(N、N+1、N+2和N+3)。只读存储器单元52由多个鳍式场效应晶体管(FinFETs)构成。在本发明揭示的一实施例中，只读存储器单元52为多个掩模式只读存储器单元。在另一实施例中，一个只读存储器单元包括多于一个的晶体管。在一实施例中，每一鳍式场效应晶体管为一沟道元件。公知的只读存储器技术中，每一只读存储器单元只有一个晶体管。在另一实施例中，只读存储器单元52利用多个N型金属氧化物半导体晶体管以获得高载流子移动率的元件效能。
只读存储器单元阵列50包括多种互连结构，用以构成有用的多个只读存储器单元，以便进行数据存储与提取。各种的互连结构包括垂直互连的接触垫和介质孔，以及水平互连的金属线。在一实施例中，只读存储器单元阵列50包括多个较低电源供应线(VSS)54用以连接只读存储器单元52中晶体管的源极，较低电源供应线54作为只读存储器单元的供应电压(例如接地)。只读存储器单元阵列50也包括多个字元线56a、56b、56c以及56d用以连接只读存储器单元52中晶体管的栅极，例如字元线56a、56b、56c以及56d分别连接至N、N+1、N+2和N+3行的只读存储器单元。只读存储器单元阵列50也包括多个位元线58a、58b、58c以及58d用以连接只读存储器单元52中晶体管的漏极，例如位元线58a、58b、58c以及58d分别连接至X、X+1、X+2和X+3列的只读存储器单元。多个只读存储器单元可根据不同的应用制作出不同的逻辑状态“0”以及“1”。每一只读存储器单元阵列50的只读存储器单元包括不对称的接触垫以及不同的间距，进一步的说明可参考图2。
图2为本发明的只读存储器单元的一实施例，其中只读存储器单元52的单元范围(cell boundary)60为虚线所示的范围。只读存储器单元52包括平行设置的多个鳍式场效应晶体管。上述多个鳍式场效应晶体管由多个鳍式有源区所组成。如图2所示，平行设置的鳍式场效应晶体管具有电性连接的多个源极、电性连接的多个漏极以及电性连接的多个栅极。本实施例中，只读存储器单元52包括两个鳍式场效应晶体管，如两个N型鳍式场效应晶体管(nFinFETs)。具体而言，只读存储器单元52中鳍式场效应晶体管的两个源极彼此电性连接，且耦接至较低电源供应线54。只读存储器单元52中鳍式场效应晶体管的两个漏极彼此电性连接，且耦接至位元线58。
只读存储器单元52还包括一第一接触垫62用以将只读存储器单元52中鳍式场效应晶体管的漏极耦接至位元线58，以及一第二接触垫64用以将只读存储器单元52中鳍式场效应晶体管的源极耦接至较低电源供应线54。第一以及第二接触垫为导电结构设计，用以连接掺杂结构(或栅极)至多个金属线。第一接触垫62以及第二接触垫64设计为不同尺寸。俯视第一接触垫62以及第二接触垫64，第一接触垫62具有一第一接触垫区域A1，而第二接触垫64具有一第二接触垫区域A2，并且第二接触垫区域A2的面积大于第一接触垫区域A1。在一实施例中，第二接触垫区域A2至少大于第一接触垫区域A1百分之三十。在此实施例中，第二接触垫面积与第一接触垫面积的接触垫比例即A2/A1大于1.3。
俯视第一接触垫62以及第二接触垫64，定义两个相互垂直的第一方向Y以及第二方向X。第一接触垫62包括沿着第二方向X的第一尺寸以及沿着第一方向Y的第二尺寸，第一尺寸以及第二尺寸大致相同。举例而言，俯视第一接触垫62以及第二接触垫64，第二接触垫64包括沿着第二方向X的第三尺寸以及沿着第一方向Y的第四尺寸，第三尺寸以及第四尺寸不同。特别是第三尺寸(较长尺寸)大体上大于第四尺寸(较短尺寸)。在一实施例中，第三尺寸至少大于第四尺寸百分之三十。换句话说，第二接触垫64的较长尺寸以及较短尺寸之间的比例大于1.3。例如俯视而言，第二接触垫64所具有的几何形状为一矩形或一椭圆形。鳍式场效应晶体管的源极使用一长形接触垫形状降低接触垫的阻抗以及改善良率。在另一实施例中，第二接触垫64的较长尺寸以及较短尺寸之间的尺寸比例大于1.5。接着，在另一实施例中，第二接触垫64的较长尺寸以及较短尺寸之间的尺寸比例大于2。
图3为本发明的只读存储器单元阵列的另一实施例。如图所示，只读存储器单元阵列70具有两个只读存储器单元，分别为只读存储器单元72以及只读存储器单元74。只读存储器单元72以及只读存储器单元74的单元范围60为虚线所示。在本发明的实施例中，不同的只读存储器单元被设计以及被编码为不同的逻辑状态。
在一实施例中，只读存储器单元72用以设计为一逻辑状态“1”而只读存储器单元74用以设计为一逻辑状态“0”。只读存储器单元72包括平行设置的多个鳍式场效应晶体管。在一实施例中，只读存储器单元72包括两个鳍式场效应晶体管，分别为鳍式场效应晶体管75a以及鳍式场效应晶体管75b。鳍式场效应晶体管75a以及鳍式场效应晶体管75b分别包括一源极、一漏极以及一栅极。进一步而言，只读存储器单元72中，鳍式场效应晶体管75a以及鳍式场效应晶体管75b的源极均电性耦接至较低电源供应线54。鳍式场效应晶体管75a以及鳍式场效应晶体管75b的漏极均电性耦接至位元线58。
只读存储器单元72包括一第一接触垫62耦接鳍式场效应晶体管75a以及鳍式场效应晶体管75b的漏极至位元线58，以及一第二接触垫64耦接鳍式场效应晶体管75a以及鳍式场效应晶体管75b的源极至较低电源供应线54。第一接触垫62以及第二接触垫64设计为不同的几何形状。俯视第一接触垫62以及第二接触垫64，定义两个相互垂直的第一方向Y以及第二方向X。鳍式有源区以沿着第一方向Y为方向。第一接触垫62包括沿着第二方向X的第一尺寸以及沿着第一方向Y的第二尺寸，第一尺寸以及第二尺寸大致相同，举例而言，第一接触垫62所具有的几何形状为一正方形或一正圆形。第二接触垫64包括沿着第二方向X的第三尺寸以及沿着第一方向Y的第四尺寸，第三尺寸以及第四尺寸不同。特别是第三尺寸大体上大于第四尺寸。在一实施例中，第三尺寸至少大于第四尺寸百分之三十。举例而言，在俯视图中，第二接触垫64所具有的几何形状为一矩形或一椭圆形。
只读存储器单元74包括平行设置的多个鳍式场效应晶体管。在一实施例中，只读存储器单元74包括两个鳍式场效应晶体管，分别为鳍式场效应晶体管75c以及鳍式场效应晶体管75d。鳍式场效应晶体管75c以及鳍式场效应晶体管75d分别包括一源极、一漏极以及一栅极。进一步而言，只读存储器单元72中，鳍式场效应晶体管75c以及鳍式场效应晶体管75d的源极彼此电性绝缘，并且与较低电源供应线54断路。鳍式场效应晶体管75c以及鳍式场效应晶体管75d的栅极均电性耦接至字元线56。鳍式场效应晶体管75c以及鳍式场效应晶体管75d的漏极均电性耦接至位元线58。在上述的状态下，只读存储器单元72被编码为逻辑状态“1”，而只读存储器单元74被编码为逻辑状态“0”。由上述可知只读存储器单元74源极不具有接触垫，即无耦接至电源。
只读存储器单元阵列70还包括多个介质孔76用以耦接至位元线58以及多个漏极。介质孔76是垂直导电结构用以耦接不同的金属层。在此例中，较低电源供应线54以及字元线56形成于一第一金属层中，并且以一方向(例如第二方向X)为延伸方向，以及位元线58形成于一第二金属层中并且以另一方向(例如第一方向Y)为延伸方向。在一实施例中，第二金属层在第一金属层上方。因此，鳍式场效应晶体管75a、75b、75c以及75d的漏极可经由介质孔76耦接至位元线58。
鳍式场效应晶体管75a、75b、75c以及75d的漏极形成于不同的鳍式有源区上。在一实施例中，多个鳍式有源区以第一方向Y为延伸方向。鳍式场效应晶体管75a以及75b形成于只读存储器单元72中平行设置的两个鳍式有源区上。鳍式场效应晶体管75c以及75d形成于只读存储器单元74中平行设置的两个鳍式有源区上。鳍式场效应晶体管75a及75b所相关的两个鳍式有源区与鳍式场效应晶体管75c及75d所相关的两个鳍式有源区是相分离的。
图4为本发明的只读存储器单元阵列的另一实施例。如图所示，只读存储器单元阵列80具有两个只读存储器单元，分别为只读存储器单元72以及只读存储器单元74。只读存储器单元阵列80相似于图3的只读存储器单元阵列70。举例而言，不同的只读存储器单元被设计以及被编码为不同的逻辑状态。在此实施例中，相似于只读存储器单元阵列70，只读存储器单元72被编码为逻辑状态“1”，而只读存储器单元74被编码为逻辑状态“0”。只读存储器单元72以及只读存储器单元74的说明可参考上述图3的叙述。
只读存储器单元阵列80不同于只读存储器单元阵列70之处如下所述。举例而言，只读存储器单元阵列80包括一绝缘结构82以及其它特色结构，如下所述。绝缘结构82包括一个或多个鳍式场效应晶体管介于包括鳍式场效应晶体管75a以及75b的只读存储器单元72和包括鳍式场效应晶体管75c以及75d的只读存储器单元74之间，用以隔绝只读存储器单元72以及74。在一实施例中，绝缘结构82包括两个鳍式场效应晶体管84a以及84b。鳍式场效应晶体管84a以及鳍式场效应晶体管84b分别包括一源极、一漏极以及一栅极。鳍式场效应晶体管84a以及鳍式场效应晶体管84b的栅极均电性耦接至接地。举例而言，鳍式场效应晶体管84a以及鳍式场效应晶体管84b的栅极均电性耦接至较低电源供应线86。
只读存储器单元阵列80包括一个或多个长型鳍式有源区自第一只读存储器单元72沿着第一方向Y延伸至第二只读存储器单元74。在一实施例中，只读存储器单元阵列80包括第一长型鳍式有源区以及第二长型鳍式有源区(无图示)。鳍式场效应晶体管75a、鳍式场效应晶体管75c以及鳍式场效应晶体管84a形成于第一长型鳍式有源区。鳍式场效应晶体管84a将鳍式场效应晶体管75a以及鳍式场效应晶体管75c彼此隔绝。鳍式场效应晶体管75b、鳍式场效应晶体管75d以及鳍式场效应晶体管84b形成于第二长型鳍式有源区。鳍式场效应晶体管84b将鳍式场效应晶体管75b以及鳍式场效应晶体管75d彼此隔绝。
图5-图8为本发明中只读存储器单元阵列在不同状态下的俯视图。在一实施例中，只读存储器单元阵列100是只读存储器单元阵列50的俯视图。只读存储器单元阵列100包括多个只读存储器单元，用以当作一数据存储以及提取的阵列。在一实施例中，只读存储器单元阵列100中由四行四列总共16个的多个只读存储器单元构成。其中四行分别为“N”、“N+1”、“N+2”以及“N+3”，四列分别为“X”、“X+1”、“X+2”以及“X+3”。“N”以及“X”可为适当的整数。因此，只读存储器单元阵列100可为另一只读存储器单元阵列的一子集。举例而言，一只读存储器单元52具有一单元范围60。每一只读存储器单元包括多个鳍式场效应晶体管，例如多个N型鳍式场效应晶体管。在此实施例中，每一只读存储器单元包括两个鳍式场效应晶体管。
只读存储器单元阵列100包括多个鳍式有源区102。每一只读存储器单元包括两个或多个鳍式有源区，全部或部分位于只读存储器单元中，用以形成两个或多个鳍式场效应晶体管。鳍式有源区全部或部分位于一只读存储器单元可视为单元内鳍式有源区。相对地，位于不同的只读存储器单元的两个相邻鳍式有源区可视为单元间鳍式有源区。在一实施例中，单元内鳍式有源区沿着平行方向构成。在本发明的实施例中，单元内鳍式有源区可跨越一只读存储器单元或者延伸至相邻的只读存储器单元。
在此实施例中，每一只读存储器单元(例如只读存储器单元52)包括两个鳍式有源区102，用以形成两个鳍式场效应晶体管于每一只读存储器单元中。两个单元内鳍式有源区穿越两个相邻的只读存储器单元沿着第一方向Y延伸，如图5所示。两个不同的间距沿着第一方向Y构成鳍式有源区102，上述间距可视为两个相邻鳍式有源区的一距离，且沿着一与鳍式有源区延伸方向垂直的方向延伸。在此例中，上述间距是两个相邻鳍式有源区之间在第二方向X上的距离。单元内鳍式有源区包括一第一间距S1，单元间鳍式有源区包括一第二间距S2。第二间距S2实际上大于第一间距S1。在一实施例中，第二间距S2与第一间距S1的间距比例大于1.5。
只读存储器阵列100包括多个栅极104形成于多个鳍式有源区102上，用以构成多个只读存储器单元。只读存储器阵列100的多个栅极104在与鳍式有源区102垂直的方向上平行延伸。在此实施例中，只读存储器单元阵列100的多个栅极104平行延伸于第二方向X上。每一栅极可延伸至多个只读存储器单元上。举例而言，每一栅极104延伸穿过四列只读存储器单元。在一实施例中，只读存储器单元阵列100还包括虚拟栅极106位于绝缘结构上，用以统一模式、加速制造以及/或改善元件性能。虚拟栅极106沿着具有功能的栅极104相同的方向延伸。具有功能的栅极104以及虚拟栅极106各包括一栅极介电层以及位于栅极介电层中的一栅极电极。在一实施例中，栅极介电层包括氧化硅，而栅极电极包括多晶硅掺杂。在另一实施例中，栅极介电层包括一高介电系数材料层的金属层(称之为高介电系数金属层)，而栅极电极包括一金属。栅极介电层还可包括一介面层，例如氧化硅层。栅极电极还可包括一金属或金属合金层对于各鳍式场效应晶体管(例如N型鳍式场效应晶体管)具有适当的功能，使得鳍式场效应晶体管具有一最小临界电压且改善元件性能。具有高介电系数金属层与金属层的栅极可经由一栅极取代工艺所形成。
如图6所示，只读存储器单元阵列100还包括多种接触垫形成于多种只读存储器结构上。在一实施例中，只读存储器单元阵列100包括多个漏极接触垫108落于漏极上，以及多个源极接触垫110落于源极上。漏极接触垫108以及源极接触垫110为不同尺寸以及/或形状。漏极接触垫108具有一第一接触垫区域A1，源极接触垫110具有一第二接触垫区域A2，且第二接触垫区域A2大于第一接触垫区域A1。在一实施例中，第二接触垫区域A2至少大于第一接触垫区域A1百分之三十。如上述实施例，第二接触垫区域A2与第一接触垫区域A1的接触垫比例(即A2/A1)大于1.3。
漏极接触垫108相似于图2的第一接触垫62，而源极接触垫110相似于图2的第二接触垫64。俯视图中，漏极接触垫108包括一第一尺寸延伸于在栅极方向(第二方向X)以及一第二尺寸延伸于鳍式有源区方向(第一方向Y)。第一以及第二尺寸实际上是相同的。换句话说，漏极接触垫108具有一对称的几何形状在第一方向Y以及第二方向X上。举例而言，在俯视图中的漏极接触垫108包括一正方形的几何形状。在另一例中，俯视图中的漏极接触垫108也包括一正圆形的几何形状。在俯视图中，源极接触垫110包括一第三尺寸跨越在栅极方向(第二方向X)上，以及一第四尺寸跨越在鳍式有源区方向(第一方向Y)上。第三以及第四尺寸的大小不同。进一步而言，第三尺寸实际上大于第四尺寸。换句话说，源极接触垫110具有一非对称的几何形状在第一方向Y以及第二方向X上。举例来说，俯视图中的源极接触垫110为一矩形。在另一例中，俯视图中的源极接触垫110为一椭圆形。在一实施例中，第三尺寸以及第四尺寸的尺寸比例大于1.5。
只读存储器单元由源极接触垫编码为逻辑状态“1”，或不具有源极接触垫则编码为逻辑状态“0”。因此，只读存储器单元阵列100中一只读存储器单元的一子集根据编码源极而包括编码的多个源极接触垫110。因此，接触垫的形状或接触垫的掩模是根据特定只读存储器的源极编码而特别设计的。例如图6所示，借由源极接触垫110，X列N行的只读存储器单元被编码为逻辑状态“1”，并且借由没有接触垫的源极，X列N+3行的只读存储器单元被编码为逻辑状态“0”。因此，只读存储器单元阵列100的编码借由一接触层定义多个源极接触垫110，使得对应的只读存储器单元被编码为逻辑状态“1”以及其余的只读存储器单元则被编码为逻辑状态“0”。此外，接触垫光掩模根据特定只读存储器的源极编码而特别设计的。其余的光掩模形状为一般的设计。
此外，一只读存储器单元中鳍式场效应晶体管的源极彼此电性连接，以及一只读存储器单元中鳍式场效应晶体管的漏极也彼此电性连接。在一实施例中，多个单元内接触可借由本身的硅化物结构实现。更进一步的实施例中，半导体基板包括硅晶，以及硅化物形成于源极(以及/或漏极)上用以降低接触阻抗。若一硅外延形成于源极(以及/或漏极)上，当较短的第一间距S1设置在两个相邻的鳍式有源区之间与一只读存储器单元内，在只读存储器单元中的源极(以及/或漏极)将合并在一起。因此，一连续的硅化物结构形成于单元内的源极(以及/或漏极)上。在一实施例中，接触垫结构由下述的程序形成，其程序包括：沉积一外延层、蚀刻外延层用以形成接触垫孔，以及用一金属(例如钨、铝或铜)填入接触垫孔。
依旧参考图6，只读存储器单元阵列100还包括多个金属线形成于一第一金属层中，并分别耦接至接触垫。在此实施例中，只读存储器单元阵列100包括平行设置的多个金属线112a、112b、112c以及112d，并且沿着一方向(例如平行于栅极的第二方向X)延伸。更具体而言，金属线112a至112d为较低电源供应线，且直接连接至源极接触垫110。具有逻辑状态“1”的只读存储器单元的源极经由对应的源极接触垫110以及金属线112电性耦接至较低电源供应线。只读存储器单元阵列100也包括金属线113连接至漏极接触垫108。金属线113可形成于第一金属层内。在一实施例中，金属层内的金属线由一金属镶嵌工艺所制造，例如一单金属镶嵌工艺或一双金属镶嵌工艺。当使用金属镶嵌工艺时，金属线112a到112b以及113其材料为铜，或者金属线112a到112b以及113其材料为铝，例如借由金属沉淀以及金属层图案所形成的铝铜合金。
如图7所示，只读存储器单元阵列100包括多个介质孔116，用以连接第一金属层内的多个金属线。介质孔116可借由一金属镶嵌工艺形成。举例而言，介质孔116借由一单金属镶嵌工艺形成。在另一例中，介质孔116借由一双金属镶嵌工艺形成，其中同时形成介质孔以及覆盖金属线。每一介质孔116分别落于第一金属层内的金属线上。
如图8所示，只读存储器单元阵列100包括多个金属线118a到118g，用以连接多个介质孔116金属线118a到118g形成于一第二金属层，第二金属层位于第一金属层之上，并且经由介质孔116耦接至第一金属层。金属线118a到118g可借由相似于金属线112a至112d的结构以及成分的一金属镶嵌工艺所形成。在一例子中，金属线118a为一较低电源供应线，并且分别经由介质孔116耦接至金属线112a至112d。在本实施例中，每一只读存储器单元包括沿着正交方向延伸、形成在不同的金属层内且彼此电性耦接的两条低电源供应线。在另一实施例中，金属线118b为一位元线，并且经由对应的介质孔116耦接至只读存储器单元的漏极、第一金属层的金属线113以及漏极接触垫108。
图9为本发明中只读存储器单元阵列的另一实施例的俯视图。只读存储器单元阵列120为本发明的只读存储器单元阵列50的俯视图。只读存储器单元阵列120包括多个只读存储器单元用以构成阵列以及存储和提取数据。在本实施例中，只读存储器单元阵列120的只读存储器单元由四行四列总共16个的多个只读存储器单元构成。其中四行分别为“N”、“N+1”、“N+2”以及“N+3”，四列分别为“X”、“X+1”、“X+2”以及“X+3”。“N”以及“X”可为适当的整数。因此只读存储器单元阵列120可为另一只读存储器单元阵列的一子集。举例而言，一只读存储器单元52具有一单元范围60。每一只读存储器单元包括多个鳍式场效应晶体管，例如多个N型鳍式场效应晶体管。只读存储器单元阵列120相似于图8所示的只读存储器单元阵列100，除了以下的讨论为只读存储器单元阵列120与只读存储器单元阵列100的不同处。
只读存储器单元阵列120包括多个鳍式有源区122。每一只读存储器单元包括两个或多个鳍式有源区，全部或部分位于只读存储器单元，用以分别形成两个或多个鳍式场效应晶体管于只读存储器单元中。鳍式有源区122穿过多个只读存储器单元沿着鳍式方向(第一方向Y)延伸。在本实施例中，鳍式有源区122穿过四个只读存储器单元沿着第一方向Y延伸，因此可视为连续鳍式有源区(或是长形鳍式有源区)。对照图8的鳍式有源区102可是为短鳍式有源区(短形鳍式有源区)。
单元内鳍式有源区122沿着一平行方向构成。在此实施例中，每一只读存储器单元(例如只读存储器单元52)包括两个鳍式有源区122，形成两个鳍式场效应晶体管于每一只读存储器单元中。鳍式有源区122沿着第一方向Y，并且具有两个不同的间距。一间距可视为两个相邻鳍式有源区122的一距离，且沿着一第二方向X延伸。单元内鳍式有源区包括一第一间距S1，单元间鳍式有源区包括一第二间距S2。第二间距S2实际上大于第一间距S1。
只读存储器单元阵列120包括多个栅极104，形成于多个鳍式有源区122上，用以构成多个只读存储器单元。只读存储器单元阵列120的多个栅极104在与鳍式有源区122垂直的方向上平行延伸。在此实施例中，只读存储器单元阵列100的多个栅极104平行延伸于第二方向X上。每一栅极可延伸至多个只读存储器单元上。举例而言，每一栅极104穿过只读存储器单元的四列延伸。只读存储器单元阵列120还包括虚拟栅极106位于绝缘结构内，用以统一模式、加速制造以及/或改善元件性能。虚拟栅极106沿着具有功能的栅极104相同的方向延伸。
只读存储器单元阵列120包括一个或多个绝缘栅极124位于连续的鳍式有源区122之上，作为绝缘之用。本实施例中，只读存储器单元阵列120包括一绝缘栅极124沿着与鳍式有源区122垂直的方向延伸，并且绝缘栅极124位于连续鳍式有源区122的上方，用以形成多个鳍式场效应晶体管(也可视为绝缘元件)，每一绝缘栅极124与一连续鳍式有源区122相关。进一步的实施例中，绝缘栅极124用以耦接至一接地电位，所以对应的鳍式场效应晶体管因电性绝缘而偏向截止状态。因此，对应的鳍式场效应晶体管也可视为绝缘元件。
每一具有功能的栅极104、虚拟栅极106以及绝缘栅极124包括一栅极介电层以及位于栅极介电层上的一栅极电极。在一实施例中，栅极介电层包括氧化硅，而栅极电极包括多晶硅掺杂。在另一实施例中，栅极介电层为一高介电系数金属层以及栅极电极为一金属。栅极介电层还可为一介面层，例如氧化硅层。栅极电极还可为一金属或金属合金层对于各鳍式场效应晶体管(例如N型鳍式场效应晶体管)具有适当的功能，使得鳍式场效应晶体管具有一最小临界电压且改善元件性能。栅极为一高介电系数金属层以及一金属层，经由栅极取代工艺形成。
只读存储器单元阵列120包括多个漏极接触垫108落于漏极上，以及源极接触垫110落于源极上。漏极接触垫108相似于图2的第一接触垫62，以及源极接触垫110相似于图2的第二接触垫64。漏极接触垫108以及源极接触垫110为不同的尺寸以及/或几何形状。漏极接触垫具有一第一接触垫区域A1，以及源极接触垫110具有一第二接触垫区域A2，且第二接触垫区域A2大于第一接触垫区域A1。在一实施例中，第二接触垫区域A2至少大于第一接触垫区域A1百分之三十。如上述实施例，第二接触垫区域A2与第一接触垫区域A1的接触垫比例(即A2/A1)大于1.3。
图10为本发明中的一半导体结构的剖面图，此半导体结构为只读存储器单元阵列的一部分。半导体结构150包括一半导体基板152。半导体基板152包括硅晶，或者包括锗、硅化锗或其他适当的半导体材料。半导体基板152包括多个绝缘结构154，例如浅凹沟绝缘(STI)，形成于基板上用以分隔各种元件。半导体基板152也包括多个掺杂区，例如N阱区以及P阱区。
半导体结构150包括多个鳍式有源区156、158以及159。鳍式有源区156、158以及159沿着平行方向延伸。上述鳍式有源区以及浅凹沟绝缘(STI)结构可依一工艺顺序所形成，包括首先在半导体基板152上形成沟槽以及将介电材料填入部分沟槽，或者将介电材料填入全部沟槽。然后，进行一抛光工艺，例如化学机械抛光工艺(CMP)，用以移除多余的介电材料以及磨平表面。其后用一选择性蚀刻(例如氢氟酸湿蚀刻)移除部分形成的浅凹沟绝缘(STI)形成鳍式有源区。具体而言，工艺顺序包括在半导体基板152上蚀刻沟槽以及将一个或多个介电材料填入沟槽中，上述介电材料例如氧化硅、氮化硅或其他化合物。已填入介电材料的沟槽可具有一多层结构，例如一热氧化衬垫层和氮化硅均填入沟槽中。再进一步的本实施例中，浅凹沟绝缘(STI)结构由以下工艺顺序所形成，例如长(形成)一垫氧化层、形成一低压化学气相沉积(LPCVD)氮化物层、利用光致抗蚀剂以及掩模形成浅凹沟绝缘(STI)形状、在基板上蚀刻一沟槽、选择性地长一热氧化沟槽衬垫以改善沟槽介面、将化学气相沉积氧化物填入沟槽、用化学机械抛光工艺(CMP)反蚀刻，以及利用氮化物剥除技术去除浅凹沟绝缘(STI)结构。在一实施例中，半导体基板152也包括多个P阱区形成于多个鳍式有源区上。
接着，进一步于鳍式有源区之上形成多个栅极。一栅极结构为一栅极介电层160(例如氧化硅)以及一栅极电极162(例如多晶硅掺杂)位于栅极介电层160上。在另一实施例中，为了电路性能以及生产良率，栅极结构可以再加入其他适当的材料或者选择加入其他适当的材料。举例而言，栅极介电层160可为一高介电系数的介电金属层。栅极电极可为了对应的鳍式场效应晶体管为具有适当功能的一金属。由于一栅极堆叠包括高介电系数的介电材料以及金属，栅极可借由一后栅极工艺或者一高介电系数后栅极工艺(一完整后栅极工艺)所形成。
在揭示的本实施例中，半导体基板152包括一第一只读存储器单元的一第一区域164(图10中只显示部分第一只读存储器单元)、一第一间距以及第二只读存储器单元的一第二区域166。特别式单元内鳍式有源区包括一第一间距S1以及单元间鳍式有源区包括一第二间距S2。第二间距S2实际上大于第一间距S1。
在另一实施例中，半导体基板152具有嵌入的一栅极介电层(无图示)用以作绝缘之用，可视为半导体绝缘体(SOI)。上述半导体绝缘体结构借由一适当的技术形成，例如氧注入隔离(SIMOX)或结合晶片至半导体材料内的介电层。举例而言，介电层可为氧化硅。
在另一实施例中，鳍式有源区包括外延结构形成在源极/漏极区域中。在一实施例中，外延结构包括一半导体材料，上述半导体材料与半导体基板相同，例如硅晶。在另一实施例中，外延结构形成在两个相邻单元内鳍式有源区并且由于侧外延生长以及较短的第一间距S1而合并。硅化物可形成于合并的外延结构上，用以电性连接两个相邻单元内鳍式有源区的源极(以及/或漏极)。在另一实施例中，为了应变作用外延结构可为不同的半导体材料。
在各种实施例中揭示的只读存储器单元阵列满足了多种先前技术提到的问题。例如采用不对称接触垫结构，降低编码端的位元线容值以及接触垫阻抗。特别地，沟道元件的漏极端为正方形或是正圆形的单一接触垫，用以当作位元限制沟道元件的接触路径。沟道元件的源极端为长形的接触垫形状用以降低接触垫阻抗以及改善良率。不对称接触垫结构提供增强的只读存储器单元速度以及缩小只读存储器单元尺寸。在另一实施例中，在不同间距中使用多鳍式，用以降低只读存储器尺寸。值得注意的是，多个鳍式有源区包括一较小的第一间距S1在相邻的鳍式有源区的单元内之间，以及一较大的第二间距S2在相邻的鳍式有源区的单元间之间。在另一实施例中，只读存储器电路还包括一带状只读存储器单元构成在两个只读存储器单元阵列之间。带状只读存储器单元包括一第一金属线耦接至一带状栅极以及一第二金属线耦接至一带状阱形区。由此可知不同的实施例具有不同的优点，但对于任何实施例均无特别的优点要求。
Claims (10)
1.一种只读存储器单元阵列，包括：
多个鳍式有源区，形成于一半导体基板上，并且沿着一第一方向延伸；
多个栅极，形成于上述鳍式有源区，并且沿着一第二方向延伸，上述第二方向垂直于上述第一方向；以及
多个只读存储器单元，由上述鳍式有源区以及上述栅极形成，编码上述只读存储器单元，使得上述只读存储器单元的一第一子集中的每一个具有一源极电性连接至一较低电源供应线以及上述只读存储器单元的一第二子集中的每一个具有电性绝缘的一源极，其中
上述第一子集的每一上述只读存储器单元，包括一漏极接触垫具有一第一接触垫区域以及一源极接触垫具有一第二接触垫区域，上述第二接触垫区域至少大于上述第一接触垫区域百分之三十。
2.如权利要求1所述的只读存储器单元阵列，其中上述源极接触垫包括一第一尺寸位于上述第一方向以及一第二尺寸位于上述第二方向，上述第二尺寸至少大于上述第一尺寸百分之三十。
3.如权利要求1所述的只读存储器单元阵列，其中每一上述只读存储器单元包括多个鳍式场效应晶体管。
4.如权利要求1所述的只读存储器单元阵列，其中每一上述只读存储器单元包括一第一较低电源供应线以及一第二较低电源供应线，上述第一较低电源供应线与上述第二较低电源供应线位于互相垂直的方向、形成于不同的金属层内并且彼此电性耦接。
5.一种只读存储器单元阵列，包括:
多个鳍式有源区，形成于一半导体基板上并且位于一第一方向；
多个栅极，形成于上述鳍式有源区并且位于一第二方向，上述第二方向垂直于上述第一方向；以及
多个只读存储器单元，用以存储数据，由上述鳍式有源区以及上述栅极形成，编码上述多个只读存储器单元，使得上述只读存储器单元的一第一子集中的每一个具有一源极电性连接至一较低电源供应线以及上述只读存储器单元的一第二子集中的每一个具有电性绝缘的一源极，每一上述只读存储器单元包括至少两个鳍式场效应晶体管，分别形成于上述鳍式有源区以及分别位于上述鳍式有源区与上述栅极的交会点，其中:
每一上述只读存储器单元包括一第一间距位于两个相邻的上述只读存储器单元内的上述鳍式有源区之间，以及一第二间距位于两个相邻的上述只读存储器单元间的上述鳍式有源区之间，上述第一及第二间距之间具有一间距比例，上述间距比例大于1.5；并且
每一上述鳍式场效应晶体管包括一栅极电性连接至一字元线，以及一源极电性连接至一位元线。
6.如权利要求5所述的只读存储器单元阵列，其中上述第一子集的每一上述只读存储器单元包括一漏极接触垫具有一第一接触垫区域以及一源极接触垫具有一第二接触垫区域，上述第二接触垫区域大于上述第一接触垫区域，并且每一只读存储器单元包括两个漏极借由一硅外延彼此电性连接，以及一硅化物结构形成于上述硅外延上。
7.一种只读存储器单元阵列，包括:
多个鳍式有源区，形成于一半导体基板上并且位于一第一方向；
多个栅极，形成于上述鳍式有源区并且位于一第二方向，上述第二方向垂直于上述第一方向；以及
多个只读存储器单元，用以存储数据，由上述鳍式有源区以及上述栅极形成，编码上述多个只读存储器单元，使得上述只读存储器单元的一第一子集中的每一个具有一源极电性连接至一较低电源供应线以及上述只读存储器单元的一第二子集中的每一个具有电性绝缘的一源极，以及每一上述只读存储器单元包括:
一第一间距位于两个相邻的上述只读存储器单元内的上述鳍式有源区之间，以及一第二间距位于两个相邻的上述只读存储器单元间的上述鳍式有源区之间，上述第一及第二间距之间具有一间距比例，上述间距比例大于1.5；以及
至少两个鳍式场效应晶体管，分别形成于上述鳍式有源区以及分别位于上述鳍式有源区与上述栅极的交会点，其中上述至少两个鳍式场效应晶体管的两个漏极借由形成于一硅外延上的一硅化物结构而彼此电性连接。
8.如权利要求7所述的只读存储器单元阵列，其中每一上述只读存储器单元包括至少三个上述的鳍式场效应晶体管分别形成于至少三个上述鳍式有源区上，并且上述至少三个上述鳍式有源区中任何两个相邻的上述鳍式有源区相隔上述第一间距；以及
上述只读存储器单元阵列由一接触层所编码，上述接触层定义上述第一子集的上述只读存储器单元中的多个源极接触垫。
9.如权利要求7所述的只读存储器单元阵列，还包括一绝缘栅极位于上述鳍式有源区上方以及电性连接至一较低电源供应线，借此形成上述鳍式场效应晶体管绝缘的截止状态。
10.如权利要求7所述的只读存储器单元阵列，还包括一带状只读存储器单元，上述带状只读存储器单元设置于上述只读存储器单元阵列以及另一只读存储器单元阵列之间，其中上述带状只读存储器单元包括一第一金属线耦接至一带状栅极，以及一第二金属线耦接至一带状阱区。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US12/827,406 | 2010-06-30 | ||
| US12/827,406 US8212295B2 (en) | 2010-06-30 | 2010-06-30 | ROM cell circuit for FinFET devices |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102314931A CN102314931A (zh) | 2012-01-11 |
| CN102314931B true CN102314931B (zh) | 2013-11-27 |
Family
ID=45399043
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2011100250643A Active CN102314931B (zh) | 2010-06-30 | 2011-01-20 | 只读存储器单元阵列 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US8212295B2 (zh) |
| KR (1) | KR101126497B1 (zh) |
| CN (1) | CN102314931B (zh) |
| SG (1) | SG177041A1 (zh) |
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| US8338305B2 (en) | 2010-10-19 | 2012-12-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multi-fin device by self-aligned castle fin formation |
-
2010
- 2010-06-30 US US12/827,406 patent/US8212295B2/en active Active
- 2010-07-22 SG SG2010053148A patent/SG177041A1/en unknown
- 2010-12-27 KR KR1020100135728A patent/KR101126497B1/ko active IP Right Grant
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2011
- 2011-01-20 CN CN2011100250643A patent/CN102314931B/zh active Active
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2012
- 2012-05-15 US US13/471,726 patent/US8436405B2/en active Active
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Also Published As
| Publication number | Publication date |
|---|---|
| CN102314931A (zh) | 2012-01-11 |
| SG177041A1 (en) | 2012-01-30 |
| KR101126497B1 (ko) | 2012-03-30 |
| KR20120002401A (ko) | 2012-01-05 |
| US20120223395A1 (en) | 2012-09-06 |
| US20120001232A1 (en) | 2012-01-05 |
| US8212295B2 (en) | 2012-07-03 |
| US8436405B2 (en) | 2013-05-07 |
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Legal Events
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| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
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