JP2000174236A

JP2000174236A - 半導体装置とその製造方法

Info

Publication number: JP2000174236A
Application number: JP10346092A
Authority: JP
Inventors: Hidehiko Kamizono; 秀彦神園; Kazuyoshi Shinada; 一義品田; Yoshihiko Katsuta; 善彦割田; Tomomi Ushijima; 知巳牛島
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1998-12-04
Filing date: 1998-12-04
Publication date: 2000-06-23
Anticipated expiration: 2018-12-04
Also published as: JP3556491B2

Abstract

(57)【要約】【課題】微細化と高信頼性を兼ね添えるＥＥＰＲＯＭ
を有する半導体装置を提供する。【解決手段】マトリクス状に配置されたＥＥＰＲＯＭ
セルにおいて、各ＥＥＰＲＯＭセルが、直列接続される
選択トランジスタとメモリトランジスタとを有し、前記
メモリトランジスタが、第１導電型を有する半導体基板
と、前記半導体基板表面上に形成されたトンネル絶縁膜
と、前記トンネル絶縁膜上に形成されたフローティング
ゲートと、前記フローティングゲート上に形成された絶
縁層と、前記絶縁層上に形成されたコントロールゲート
と、前記フローティングゲート直下の一部領域にあたる
該半導体基板表面層に形成された第２導電型の第１不純
物拡散領域と、前記フローティングゲート脇の該半導体
基板表面層に形成された第２導電型の前記ソース領域と
を有し、前記ソース領域に隣接する該基板表面層に、当
該ソース領域より低不純物濃度の第２導電型の第２不純
物拡散領域を有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性メモリ混
載のＬＳＩに関し、特にＥＥＰＲＯＭ（Electrically
Erasable Programmable ＲＯＭ）をはじめとする複数
ポリシリコン層を備えた半導体メモリとその周辺の構造
と製造方法に関する。

【０００２】

【従来の技術】ＥＥＰＲＯＭは、ユーザーがデータを電
気的に書込み／消去可能な不揮発性メモリである。近年
では、ＡＳＩＣ（Application Specific Integrated
Circuit）などのＣＭＯＳロジックとともに同一チッ
プ上に集積された不揮発性メモリ混載ＬＳＩとして、携
帯機器やＩＣカード等の情報機器をはじめとする幅広い
分野に用いられている。

【０００３】図１１は、１ビットごとのデータの書込み
／消去が可能な一般的なＥＥＰＲＯＭメモリセルの構造
例を示す断面図である。各メモリセルには、メモリトラ
ンジスタとこれに直列に接続される選択トランジスタが
形成され、２つのトランジスタで単一セルが構成されて
いる。

【０００４】同図に示すように、メモリトランジスタ
は、通常のＭＯＳＦＥＴのコントロールゲート３７４と
基板３１０との間にフローティングゲート３５４を持っ
た２層ポリシリコン構造で構成されている。フローティ
ングゲート３５４下層にはゲート酸化膜３３０が形成さ
れているが、一部の領域には、「トンネル酸化膜」と呼
ばれる１００Å程度の薄い酸化膜３３４が設けられてい
る。

【０００５】このトンネル酸化膜３３４の下層には、Ｔ
Ｎ^-不純物拡散領域３２４が形成されており、トンネル
酸化膜３３４を介して行われるＴＮ^-不純物拡散領域３
２４からフローティングゲート３５４への電子の注入、
または引き抜きによりメモリトランジスタへのデータの
書き込みと消去が行われる。フローティングゲート３５
４は、酸化膜により周囲を絶縁されるため、電源を切っ
ても蓄積電荷の状態は変化せず、データの保存が可能で
ある。

【０００６】メモリトランジスタに隣接する選択トラン
ジスタは、メモリトランジスタとの構造上およびプロセ
ス上の整合性を図るため、二層ポリシリコン構造のゲー
ト電極３５２、３７２を有しているが、この上下のゲー
ト電極は、電気的にショートされた状態で使用される。
ゲート電極３５２の両側にあたる基板表面層には、選択
トランジスタのソース／ドレイン領域に相当するセルの
ドレイン領域３２１とＮ^-不純物拡散領域３２２、３２
３が形成されている。また、Ｎ^-不純物拡散領域３２３
とＴＮ^-不純物拡散領域３２４とは一部重複するように
形成され、両者は電気的に接続されている。メモリトラ
ンジスタの脇にあたる基板表面層には、セルのソース領
域３２６が形成されている。

【０００７】なお、図１１においては、フローティング
ゲート３５４とコントロールゲート３７４の間およびそ
の周囲に形成される絶縁膜、および各種配線については
便宜上図示を省略している。

【０００８】例えば、ＥＥＰＲＯＭのメモリセルのデー
タを消去する際は、コントロールゲート３７４に２０Ｖ
程度の高電圧を与える。そうするとトンネル酸化膜３３
４を介して、ＴＮ^-不純物拡散領域３２４からフローテ
ィングゲート３５４へ電子のトンネル注入が起こり、マ
イナス（−）電荷がフローティングゲート３５４に蓄積
される。

【０００９】一方、データを書き込む際は、コントロー
ルゲート３７４にかかる電圧極性を反転させる。電子は
フローティングゲート３５４からＴＮ^-不純物拡散領域
３２４へ引き抜かれる。

【００１０】

【発明が解決しようとする課題】上述するように、デー
タの書き込み／消去は、１００Å程度の薄いトンネル酸
化膜３３４を介して高電圧を印加した際に起こる電子の
トンネル現象を利用して行われる。よって、メモリセル
の周辺には、駆動回路とともに、高電圧を供給するため
の昇圧回路等の周辺回路が必要となる。

【００１１】近年、ＥＥＰＲＯＭを搭載したＬＳＩの微
細化、プロセス負担の簡略化への要請はますます強くな
っており、これらのニーズに対応するためには、ＥＥＰ
ＲＯＭメモリセルの構造のみならず、その周辺回路を含
めた検討が必要とされる。

【００１２】以下、具体的な課題についてメモリセルに
関するもの、および周辺回路に関するものについて説明
する。

【００１３】（ＥＥＰＲＯＭメモリセルに関する課題）
図１２（ａ）は、最近、本願出願人により提案され、そ
の開発が進められているＥＥＰＲＯＭメモリセルの構造
を簡易に示す平面図、図１２（ｂ）はその断面図であ
る。基本的な構成は、図１１に示す従来の一般的なＥＥ
ＰＲＯＭメモリセルと共通するが、薄いトンネル酸化膜
５３４が、メモリトランジスタ全域に形成されている点
で大きく異なる。これにより、メモリトランジスタの必
要面積は、ＭＯＳトランジスタの一般的なスケーリング
則にならい、トンネル酸化膜の厚みに依存し大幅な縮小
化が可能にできる。

【００１４】図１２（ａ）、図１２（ｂ）に示すよう
に、このＥＥＰＲＯＭでは、フローティングゲート５５
４への電子の注入／引き抜きは、フローティングゲート
５５４の下層の基板表面層の一部に形成されたＴＮ^-不
純物拡散領域５２４とフローティングゲート５５４が対
向する領域間で行われる。

【００１５】なお、このＥＥＰＲＯＭメモリセルでは、
コントロールゲート５７４およびフローティングゲート
５５４の形成領域内に両ゲートを突き抜ける開口部５８
０が設けられており、この開口部５８０を介してＴＮ^-
拡散領域５２４の脇に一部重複するように、セルフアラ
イン工程を用い、Ｎ^-不純物拡散領域５２５が形成され
ている。このＮ^-不純物拡散領域５２５は、データの書
き込み／消去の際、フローティングゲート５５４とＴＮ
^-不純物拡散領域５２３間にかかる高電界の影響により
発生する「バンド間トンネル電流」と呼ばれる基板への
リーク電流を阻止するホールストッパとしての効果を有
する。

【００１６】このように、単一セルのみを動作させる場
合においては、図１２に示すメモリセル構成を採用する
ことにより、良好な素子性能を維持したままセルの微細
化を図ることが可能となる。しかしながら、多数のメモ
リセルをチップ上にマトリクスに配置したＥＥＰＲＯＭ
では、次のような問題を生じることがわかった。

【００１７】図１３は、マトリクス配置されたメモリセ
ルの一部である隣接する２つのセル（Ｓ１、Ｓ２）を抜
き出し、その構成を簡易に示した断面図である。同図に
示すように、通常は、ソース領域５２６を共通とし、そ
の両側に左右対称となるように２つのセルが配置され
る。

【００１８】使用に際しては、初期的にまず全てのメモ
リセルのデータが消去された状態とされる。即ち、全て
のセルのフローティングゲートには、マイナス（−）の
電荷が蓄積された状態となる。この後、必要に応じて指
定されたセルにデータの書き込みが行われる。

【００１９】よって、図１３に示すように、ソース領域
５２６を共通として隣接しあうメモリセルの一方（Ｓ
１）のみにデータの書き込みが行われる場合は、共通ソ
ース領域５２６を挟み、一方のセルのフローティングゲ
ート５５４ａにはプラス（＋）電荷が、他方のセルのフ
ローティングゲート５５４ｂにはマイナス（−）電荷が
蓄積されることとなる。このような場合において、共通
ソース領域５２６から基板５１０へのリーク電流の発生
や、耐圧特性の悪化が起こることがある。リーク電流の
発生等は、データの書き込みを浅くし、データ保持の信
頼性を低下させるとともに、書き込み可能回数を大幅に
減少させる虞れがある。

【００２０】上述する問題に鑑み、本発明の第１の目的
は、チップ上にマトリクス配置した複数のＥＥＰＲＯＭ
を有する半導体装置において、微細化と高信頼性を兼ね
添える半導体装置を提供することである。

【００２１】（ＥＥＰＲＯＭ周辺回路についての課題：
その１）既に述べたように、ＥＥＰＲＯＭでのデータの
書き込み／消去は、１００Å程度の薄いトンネル酸化膜
を介してフローティングゲートとＴＮ^-不純物拡散領域
間に高電圧を印加した際に起こる電子のトンネル現象を
利用して行われる。

【００２２】よって、ＥＥＰＲＯＭセルの周辺には、こ
のトンネル現象のために必要な高電圧を発生させる昇圧
回路が必要となる。また、他の駆動回路についてもメモ
リセルと同様に高電圧がかかる場合があるため、必要に
応じ、高耐圧構造のトランジスタ（以下、ＨＶ系トラン
ジスタという）を備える必要がある。

【００２３】図１４は、ＥＥＰＲＯＭとともに同一チッ
プ上に搭載されるＨＶ系トランジスタの一例を示す概略
断面図である。図中左側にＥＥＰＲＯＭのメモリセル、
右側にＨＶ系トランジスタを示した。なお、ここには、
Ｎウエル５１２に形成するＰチャネルＭＯＳトランジス
タを例示している。

【００２４】同図に示すように、このＨＶ系トランジス
タは、ＥＥＰＲＯＭとのプロセス上の整合を図るためＥ
ＥＰＲＯＭセルと同様に二層ポリシリコン構造からなる
ゲート電極５５６、５７６を有しているが、上下のゲー
ト電極は電気的にショートさせて使用する。なお耐圧性
を上げるため、ゲート酸化膜５３０としては、４００Å
程度の厚い膜が使用される。

【００２５】また、ＥＥＰＲＯＭとともに搭載するＨＶ
系トランジスタでは、ソース領域５８２とドレイン領域
５８３との間に高電界がかかるわけでははないので、ホ
ットエレクトロンの発生はそれほど問題とはならず、ソ
ース／ドレイン領域の内側脇に薄い不純物拡散領域を形
成したＬＤＤ構造は採用されていない。

【００２６】ところで、ソース／ドレイン領域の形成の
際は、通常二層ポリシリコンゲート電極５７６、５５６
のパターンをマスクとしてイオン注入を行うこととなる
が、このマスクは、２層のポリシリコン膜と厚いゲート
酸化膜等で構成されているため、かなりの高さとなる。
よって、これをマスクとしてイオン注入を行うと影とな
る部分ができやすく、ソース／ドレイン領域５８２、５
８３をゲート電極５５６の両サイドに十分に近接して形
成することが難しい。また、ソース／ドレイン領域５８
２、５８３は、高濃度不純物拡散領域とする必要がある
が、高濃度に不純物をイオン注入する場合は、マスクエ
ッジ近傍で十分な注入深さを確保しにくく、注入領域の
端部において注入不足が生じやすい。

【００２７】さらに他の回路とのプロセス上の整合を図
る必要からイオン注入を行う際には、すでにゲート電極
側面にサイドウォールが形成されていることが多いた
め、よけいにソース／ドレイン領域５８２、５８３をゲ
ート電極５７６、５５６の両サイドに近接して形成する
ことが困難となる。

【００２８】こうなると、図中破線で示すように、ゲー
ト電極下に形成されるチャネル形成領域５８１とソース
／ドレイン領域５８１、５８２の間があいてしまいトラ
ンジスタをＯＮにした際、安定したチャネルが形成でき
ず、オフセットトランジスタになってしまう。

【００２９】上述する問題に鑑み、本発明の第２の目的
は、ＥＥＰＲＯＭとともに混載するＨＶ系トランジスタ
がオフセットトランジスタとなることを防止し、信頼性
の高いＥＥＰＲＯＭを搭載した半導体装置を提供するこ
とである。

【００３０】（ＥＥＰＲＯＭ周辺回路についての課題：
その２）ＥＥＰＲＯＭメモリセルの周辺には、トンネル
現象を用いたデータの書き込み／消去に必要な高電圧を
得るための昇圧回路が設けられる。この昇圧回路によ
り、例えば５Ｖの電源電圧は２０Ｖまで昇圧される。こ
の昇圧回路中には、多くの場合キャパシタが使用され
る。

【００３１】キャパシタは、一対の電極とこの電極間に
挟まれた誘電体層から構成されるが、従来、二層ポリシ
リコン構造を有するＥＥＰＲＯＭを搭載した半導体装置
においては、キャパシタを構成する下層電極として、基
板表面に形成したＮ^-不純物拡散領域を用い、誘電体層
としてはＨＶ系トランジスタのゲート酸化膜として使用
される厚いＳｉＯ2膜を用い、上層電極としてはゲート
電極として用いられるポリシリコン膜を用いていた。

【００３２】しかし、誘電体層として厚いＳｉＯ2膜を
用いる場合、チップ上に占めるキャパシタの面積は無視
できないものとなっており、チップサイズの縮小化を図
る上でその面積が問題となっていた。

【００３３】上述する問題に鑑み、本発明の第３の目的
は、プロセス上の負担を伴わず、ＥＥＰＲＯＭとともに
混載する昇圧回路のキャパシタサイズを縮小化すること
である。

【００３４】

【課題を解決するための手段】請求項１に記載した本発
明の半導体装置の特徴は、隣接しあうセルが共通のソー
ス領域を有するようにマトリクス状に配置された複数の
ＥＥＰＲＯＭセルを搭載した半導体装置において、各Ｅ
ＥＰＲＯＭセルが、直列接続される選択トランジスタと
メモリトランジスタとを有し、前記メモリトランジスタ
が、第１導電型を有する半導体基板表面上に形成された
トンネル絶縁膜と、前記トンネル絶縁膜上に形成された
フローティングゲートと、前記フローティングゲート上
に形成された絶縁層と、前記絶縁層上に形成されたコン
トロールゲートと、前記フローティングゲート直下の一
部領域にあたる該半導体基板表面層に形成された第２導
電型の第１不純物拡散領域と、前記フローティングゲー
ト脇の該半導体基板表面層に形成された第２導電型の前
記ソース領域とを有し、前記ソース領域に隣接する該基
板表面層に、当該ソース領域より低不純物濃度の第２導
電型の第２不純物拡散領域を有することである。

【００３５】上記請求項１の特徴によれば、ソース領域
に隣接して設けた低不純物濃度の第２不純物拡散領域の
存在により、ソース領域から基板へのバンド間リーク電
流の発生等を抑制できる。即ち、上述のようなマトリク
ス構成のＥＥＰＲＯＭセルでは、共通するソース領域の
両側にメモリセルが対称に配置されることとなるが、一
方のセルのメモリトランジスタのみにデータの書き込み
が行われる場合、ソース領域を介して隣接するフローテ
ィングゲートの一方にはマイナス（−）、他方にはプラ
ス（＋）電荷が蓄積され、両者の蓄積電荷の極性の相違
に伴い、書き込みを行わない一方のフローティングゲー
トとソース領域間に、相対的に高い電圧がかかる。上記
ソース領域に隣接して設けられた第２不純物拡散領域
は、当該ソース領域とフローティングゲート間にかかる
この電圧で発生する電界強度を実質的に低減し、バンド
間リーク電流の発生を抑制するとともに、メモリトラン
ジスタの実質的な耐圧特性を改善する。なお、トンネル
絶縁膜には、トンネル酸化膜が含まれる。

【００３６】請求項２に記載するように、請求項１の発
明において、前記メモリトランジスタが、前記コントロ
ールゲート、前記絶縁層および前記フローティングゲー
トを突き抜ける開口と、この開口領域に対応する基板表
面層に、前記第１不純物拡散領域より低濃度の不純物濃
度を有する第２導電型の第３不純物拡散領域を有し、前
記第３不純物拡散領域が、前記第１不純物拡散領域に一
部重複するように形成されていれば、この第３不純物拡
散領域が、前記第１不純物拡散領域から基板へのバンド
間電流の発生を抑制することもできる。

【００３７】請求項３に記載するように、請求項１の発
明において、前記選択トランジスタが、該選択トランジ
スタのゲート電極脇の基板表面層に形成された第２導電
型のドレイン領域と、該ドレイン領域に隣接する基板表
面層に、該ドレイン領域より低不純物濃度の第２導電型
の第４不純物拡散領域を有し、前記第２不純物拡散領域
と、前記第３不純物拡散領域と、前記第４不純物拡散領
域とが、略同一不純物濃度を有するようにすれば、これ
ら第２、第３、第４不純物拡散領域を同一工程で形成す
ることができる。

【００３８】請求項４に記載した本発明の半導体装置の
製造方法の特徴は、隣接しあうセルが共通のソース領域
を有するようにマトリクス状に配置された複数のＥＥＰ
ＲＯＭセルを搭載した半導体装置の製造方法において、
メモリトランジスタ形成領域の一部の第１導電型の基板
表面層に第２導電型の第１不純物拡散領域を形成する工
程と、該基板表面上に、選択トランジスタの前記ゲート
絶縁膜を基板表面に形成する工程と、メモリトランジス
タ形成領域上のゲート絶縁膜を除去し、該除去領域にト
ンネル絶縁膜を形成する工程と、前記ゲート絶縁膜およ
び前記トンネル絶縁膜上に第１ポリシリコン膜、絶縁
層、第２ポリシリコン膜を順次形成する工程と、前記第
１ポリシリコン膜、絶縁層および第２ポリシリコン膜を
それぞれエッチングし、選択トランジスタとメモリトラ
ンジスタの各ゲートパターンを形成する工程と、前記各
ゲートパターンを注入マスクとして、イオン注入法によ
り基板表面層に複数の第２導電型の低濃度不純物拡散領
域を形成する工程と、前記各ゲートパターン側壁にサイ
ドウォールを形成し、これを注入マスクとして、イオン
注入法により基板表面層に第２導電型の高濃度不純物拡
散領域であるソース／ドレイン領域を形成する工程とを
有し、前記低濃度不純物拡散領域を形成する工程が、前
記ドレイン領域、前記第１不純物拡散領域それぞれに一
部重複する各低濃度不純物拡散領域とともに、前記ソー
ス領域に一部重複する低濃度不純物拡散領域を形成する
ことである。

【００３９】上記請求項４の特徴によれば、低濃度不純
物拡散領域を形成する工程で、ソース領域に重複する領
域にも低濃度不純物拡散領域を形成するため、従来のプ
ロセスに新たな負担をかけることなく、ソース領域から
基板へのバンド間リーク電流の発生を抑制できるＥＥＰ
ＲＯＭセルを搭載した請求項１に記載した半導体装置を
提供できる。

【００４０】なお、ゲート絶縁膜には、ゲート酸化膜が
含まれる。

【００４１】請求項５に記載した本発明の半導体装置の
特徴は、二層ポリシリコン構造を有するＥＥＰＲＯＭセ
ルと、前記ＥＥＰＲＯＭのデータの書き込みもしくは消
去に必要とされる高電圧下で動作可能な高耐圧ＭＯＳト
ランジスタとを有する半導体装置であって、前記高耐圧
ＭＯＳトランジスタが、ソース領域およびドレイン領域
のゲート側の端部の基板表面層に、前記各領域とゲート
電極直下のチャネル形成領域とに一部重複するように、
これらと同一の導電型の不純物拡散領域を有しているこ
とである。

【００４２】上記請求項５の特徴によれば、チャネル領
域に一部重複するように形成した不純物拡散領域の存在
により、高耐圧ＭＯＳトランジスタのＯＮ時において、
確実にチャネル領域をソース領域とドレイン領域に電気
的に接続し、オフセットトランジスタの発生を防止でき
る。

【００４３】なお、請求項５の発明において、前記不純
物拡散領域の不純物濃度を前記ソース領域およびドレイ
ン領域に較べ薄くすれば、ゲート電極パターンを注入マ
スクとして注入領域を形成する場合において、より確実
に、注入マスクエッジ付近にも十分な深さの不純物拡散
領域を形成でき、確実にチャネル領域をソース領域とド
レイン領域に電気的に接続し、オフセットトランジスタ
の発生を防止できる。

【００４４】請求項６に記載した本発明の半導体装置の
製造方法の特徴は、二層ポリシリコン構造を有するＥＥ
ＰＲＯＭセルと、前記ＥＥＰＲＯＭのデータの書き込み
もしくは消去に必要とされる高電圧下で動作可能な高耐
圧ＭＯＳトランジスタとを有する半導体装置の製造方法
において、ＥＥＰＲＯＭセル形成領域および該高耐圧Ｍ
ＯＳトランジスタ形成領域の基板上に、ゲート絶縁膜、
第１ポリシリコン膜、絶縁層、および第２ポリシリコン
膜を順次形成する工程と、前記第１ポリシリコン膜、絶
縁層および第２ポリシリコン膜をそれぞれエッチング
し、ＥＥＰＲＯＭセル形成領域と高耐圧ＭＯＳトランジ
スタ形成領域のそれぞれに各ゲートパターンを形成する
工程と、前記各ゲートパターンを注入マスクとして、イ
オン注入法により第１導電型の基板表面層に第２導電型
の低濃度不純物拡散領域を形成する工程と、前記各ゲー
トパターン側壁にサイドウォールを形成し、これを注入
マスクとして、ＥＥＰＲＯＭセル形成領域と高耐圧ＭＯ
Ｓトランジスタ形成領域のそれぞれにイオン注入法によ
り第２導電型の高濃度不純物拡散領域であるソース／ド
レイン領域を形成する工程とを有し、前記低濃度不純物
拡散領域を形成する工程が、該高耐圧ＭＯＳトランジス
タのソース／ドレイン領域に一部重複する低濃度不純物
拡散領域を形成することである。

【００４５】上記請求項６の特徴によれば、低濃度不純
物拡散領域を形成する工程で、高耐圧トランジスタのソ
ース／ドレイン領域に一部重複する低濃度不純物拡散領
域を形成したことで、従来のプロセスに新たな負担をか
けることなく、オフセットトランジスタの発生がない請
求項５に記載の半導体装置を提供できる。なお、ソース
／ドレイン領域を形成する工程において、高耐圧ＭＯＳ
トランジスタ形成領域では、サイドウォールのないゲー
トパターンを注入マスクとしてもよい。

【００４６】請求項７に記載した本発明の半導体装置の
特徴は、窒化シリコン膜を含む絶縁層を中間層とする二
層ポリシリコン構造を有するＥＥＰＲＯＭセルと、前記
ＥＥＰＲＯＭのデータの書き込みもしくは消去のために
必要な高電圧を供給する昇圧回路とを有する半導体装置
において、前記昇圧回路が、上層電極と下層電極および
これらの電極で挟まれた誘電体層からなるキャパシタを
有し、前記誘電体層が、前記二層ポリシリコン構造を構
成する前記絶縁層と同一材料で形成されたものであるこ
とである。

【００４７】上記請求項７の特徴によれば、ＥＥＰＲＯ
Ｍセルにおいて二層ポリシリコン構造を作製する場合
に、同時に昇圧回路中のキャパシタの誘電体層を形成で
きる。

【００４８】さらに、請求項７の発明において、前記誘
電体層が、酸化シリコン膜、窒化シリコン膜、酸化シリ
コン膜の順に積層された層で形成されていれば、誘電率
の高い窒化シリコン膜の存在により、キャパシタの面積
を縮小化できる。また、誘電体層中の酸化シリコン膜の
存在は、キャパシタの上層電極、下層電極をポリシリコ
ン材料で形成する場合に、窒化シリコン膜が電極に直接
接する場合に比較し、電極と誘電体層との境界で発生す
る応力等を緩和できる。

【００４９】なお、請求項７の発明において、前記キャ
パシタが、前記二層ポリシリコン構造を構成する第１ポ
リシリコン膜と第２ポリシリコン膜で上層電極と下層電
極が形成されていてもよい。

【００５０】請求項８に記載した本発明の半導体装置の
製造方法の特徴は、二層ポリシリコン構造を有するＥＥ
ＰＲＯＭセルと、前記ＥＥＰＲＯＭのデータの書き込み
もしくは消去のために必要な高電圧を供給するための回
路であって、キャパシタを用いた昇圧回路とを有する半
導体装置の製造方法において、ＥＥＰＲＯＭセル形成領
域および昇圧回路形成領域の基板表面上に、ゲート絶縁
膜、第１ポリシリコン膜、窒化シリコン膜を含む絶縁
層、および第２ポリシリコン膜を順次形成する工程と、
前記第１ポリシリコン膜、絶縁層および第２ポリシリコ
ン膜をそれぞれエッチングし、該ＥＥＰＲＯＭセル形成
領域には、各ゲートパターンを形成するとともに、該昇
圧回路形成領域には、前記第１ポリシリコン膜を下層電
極とし、前記絶縁層を誘電体層とし、前記第２ポリシリ
コンを上層電極とするキャパシタパターンを形成する工
程とを有することである。

【００５１】上記請求項８の特徴によれば、前記第１ポ
リシリコン膜を下層電極とし、前記絶縁層を誘電体層と
し、前記第２ポリシリコン膜を上層電極とする請求項７
に記載の半導体装置を、従来のプロセスに新たな負担を
かけることなく作製できる。

【００５２】請求項９に記載した本発明の半導体装置の
製造方法の特徴は、二層ポリシリコン構造を有するＥＥ
ＰＲＯＭセルと、前記ＥＥＰＲＯＭのデータの書き込み
もしくは消去のために必要な高電圧を供給するための回
路であって、キャパシタを用いた昇圧回路とを有する半
導体装置の製造方法において、ＥＥＰＲＯＭセル形成領
域の一部の基板表面層に第１不純物拡散領域を形成する
際に、同時に該キャパシタ形成領域の基板表面層にも、
前記第１不純物拡散領域と同じ条件で不純物拡散領域を
形成する工程と、ＥＥＰＲＯＭセル形成領域および該キ
ャパシタ形成領域の基板表面上に、ゲート絶縁膜、トン
ネル絶縁膜、第１ポリシリコン膜を順次形成する工程
と、該キャパシタ形成領域に形成された前記第１ポリシ
リコン膜とゲート絶縁膜もしくは前記第１ポリシリコン
膜、ゲート絶縁膜およびトンネル絶縁膜をエッチング除
去する工程と、ＥＥＰＲＯＭセル形成領域および該キャ
パシタ形成領域の基板上に、窒化シリコン膜を含む絶縁
層と第２ポリシリコン膜を順次形成する工程と、前記第
１ポリシリコン膜、絶縁層および第２ポリシリコン膜を
それぞれエッチングし、ＥＥＰＲＯＭセル形成領域には
各ゲートパターンを形成するとともに、キャパシタ形成
領域には前記不純物拡散領域を下層電極とし、前記絶縁
層を誘電体層とし、前記第２ポリシリコンを上層電極と
するキャパシタパターンを形成する工程を有することで
ある。

【００５３】上記請求項９の特徴によれば、キャパシタ
形成領域の基板表面層に前記第１不純物拡散領域と同じ
条件で形成した不純物拡散領域を下層電極とし、前記絶
縁層もしくは前記絶縁層にトンネル絶縁膜を加えた層を
誘電体層とし、前記第２ポリシリコンを上層電極とする
請求項７に記載の半導体装置を、従来のプロセスに新た
な負担をかけることなく作製できる。

【００５４】

【発明の実施の形態】以下、本発明の各実施の形態につ
いて説明する。

【００５５】（第１の実施の形態）図１は、本発明の第
１の実施の形態にかかるＥＥＰＲＯＭメモリセルのうち
ソース領域を共通とする２つのメモリセルの構造を簡略
に示すセル断面図である。

【００５６】この断面図は、図２（ａ）に示すように、
チップ上にマトリクス配置されるＥＥＰＲＯＭの一部を
抜き出したものである。なお、図２（ａ）中、縦に伸び
る細い帯状パターンが選択トランジスタのゲートパター
ン７２ａ、７２ｂであり、やや太く、凹凸を有する縦状
パターンがメモリトランジスタのゲートパターン７４
ａ、７４ｂである。また、横方向に伸びるパターンは、
ソース／ドレイン領域を含む各種不純物拡散領域の形成
ゾーン１２である。上下に隣接するセルは境界に形成さ
れたスリット１００により分離されている。ソース領域
の引き出し電極１１０は、４つのセルで共通となるよう
形成されている。

【００５７】図２（ｂ）は、ソース領域を共通として左
右対称に配置された２つのメモリセルＳ１、Ｓ２を抜き
出した平面図であり、図１に示す断面図は、この２つの
セルの断面構成に相当する。

【００５８】再び、図１に戻り説明する。第１の実施の
形態にかかるＥＥＰＲＯＭメモリセルは、選択トランジ
スタとメモリトランジスタで構成されており、ソース領
域２６を共通とし、その両側に左右対称となるように２
つのセルのメモリトランジスタと選択トランジスタが配
置されている。図１３に示すＥＥＰＲＯＭと同様、メモ
リトランジスタ形成領域の全域に薄いトンネル酸化膜３
２ａ、３２ｂが形成されているため、メモリトランジス
タの面積を小さく維持できる。選択トランジスタは隣接
するメモリトランジスタの構造にあわせて二層ポリシリ
コン構造のゲート電極５２ａ、５２ｂ、７２ａ、７２ｂ
で形成されており、上下のポリシリコン膜は、電気的に
ショートして用いる。

【００５９】本実施の形態におけるＥＥＰＲＯＭセルが
図１３に示す従来のＥＥＰＲＯＭセルと異なる点は、両
側のメモリセルに共通するソース領域２６の両脇に低濃
度のＮ^-不純物拡散領域２７ａ、２７ｂを形成している
ことである。即ち、ソース領域２６をいわゆるＬＤＤ構
造にしていることである。

【００６０】以下、ソース領域２６に隣接して形成した
このＬＤＤ構造の効果について、図１を参照しながら説
明する。

【００６１】通常、ＥＥＰＲＯＭメモリセルの初期の状
態においては、全てのデータが消去され、全てのメモリ
セルのフローティングゲートにマイナス（−）電荷が蓄
積される。この初期状態のセルに、図１に示すように、
片側（図中左側）のメモリセルＳ１（選択セル）のみに
書き込みを行う場合は、書き込みをおこなうメモリセル
Ｓ１の選択トランジスタのゲート（５０ａ、７０ａ）に
電圧Ｖｐｐをかけ、選択トランジスタをＯＮにする。こ
れに伴いゲート電極５２ａ下の半導体基板表面層にはｎ
チャネルが形成される。

【００６２】各メモリセルのドレイン領域２１ａ、２１
ｂにはＶｐｐの電圧がかけられているため、ドレイン領
域２１ａは、Ｎ^-不純物拡散領域２２ａとこのゲート電
極下にできるｎチャネルを介してＮ^-不純物拡散領域２
３ａと導通し、両領域は同電位（Ｖｐｐ）となる。さら
に、Ｎ^-不純物拡散領域２３ａとＴＮ^-不純物拡散領域２
４ａは重複形成されているため、ＴＮ^-不純物拡散領域
２４ａも同電位（Ｖｐｐ）となる。

【００６３】一方、メモリトランジスタのコントロール
ゲート７４ａはグラウンド（Ｇ）に接地されているた
め、コントロールゲート７４ａとＴＮ^-不純物拡散領域
２４ａ間には、Ｖｐｐの電圧が印加されることになる。
この結果、薄いトンネル酸化膜３２ａを介してフローテ
ィングゲート５４ａとＴＮ^-不純物拡散領域２４ａ間に
高電界がかかり、フローティングゲート５４ａに蓄積さ
れていたマイナス（−）電荷が引き抜かれ、フローティ
ングゲート５５ａはプラス（＋）電荷となる。

【００６４】このとき、ソース領域２６はオープンとさ
れているため、トンネル酸化膜３２ａを介してフローテ
ィングゲート５４ａとソース領域２６間には、メモリト
ランジスタのしきい値電圧Ｖthに相当する電圧がかかる
ことになる。

【００６５】一方、データの書き込みがなされない図中
右側のメモリセルＳ２（非選択セル）では、選択トラン
ジスタのゲート７２ｂ、５２ｂおよびメモリトランジス
タのコントロールゲート７４ｂはともにグラウンド
（Ｇ）に接地されており、非選択メモリセルＳ２のフロ
ーティングゲート５４ｂには、左側のメモリセルＳ１と
は反対の極性であるマイナス（−）電荷が蓄積されたま
まである。

【００６６】上述するように、ソース領域２６と左側の
選択メモリセルＳ１のフローティングゲート５４ａ間に
はそのしきい値電圧Ｖthに相当する電圧がかかっている
が、非選択メモリセルＳ２である右側のフローティング
ゲート５４ｂには、左側のフローティングゲートとは極
性が異なるマイナス（−）電荷が蓄積されているため相
対的にソース領域２６と右側のフローティングゲート５
４ｂとの間にはトンネル酸化膜３２ｂを介して高い電界
がかかることになる。

【００６７】このとき、従来のＥＥＰＲＯＭセルのよう
に共通ソース領域２６がＬＤＤ構造を有していない場合
は、非選択メモリセルＳ２側のソース領域２６とフロー
ティングゲート５４ｂ間に直接電界がかかるため、これ
が強電界となる。これに伴いソース領域境界周囲にでき
る空乏層が基板表面層で極度に薄くなり、電子が価電子
帯から伝導帯にトンネルし、あとの価電子帯にホールを
残し、このホールがバンド間電流として基板中に流出す
る。即ち、いわゆるバンド間リーク電流が生じる。

【００６８】また、上述のような場合、従来のＥＥＰＲ
ＯＭセルでは、非選択セルとソース領域間には、相対的
にしきい値電圧の２倍に相当する高い電位差が発生する
ため、メモリセルの実質的な耐圧特性が劣化し、通常の
使用条件でもＶｐｐがダウンし易くなる。

【００６９】しかし、本実施の形態におけるように、ソ
ース領域２６の両サイドに薄い不純物濃度を有するＮ^-
不純物拡散領域２７ａ、２７ｂを設け、ＬＤＤ構造を形
成した場合は、これによりソース領域２６とフローティ
ングゲート５４ｂ間に発生する電界強度が緩和されるた
め、上述するようなバンド間リーク電流の発生を抑制す
ることができる。

【００７０】上述したケースとは逆に、右側のメモリセ
ルＳ２のみに書き込みを行う場合においては、ソース領
域２６と左側のメモリセルＳ１のフローティングゲート
５４ａとの間に高い電界がかかることとなるが、この場
合は、ソース領域２６の脇に形成したＮ^-不純物拡散領
域２７ａの存在により、その電界が緩和され、トンネル
電流の発生が抑制できる。同様に、ソース領域２６に隣
接して形成するＬＤＤ構造は、メモリセルのソース領域
側の実質的な耐圧特性を改善できる。

【００７１】図３は、本実施の形態におけるＥＥＰＲＯ
Ｍにおけるソース領域の耐圧特性の改善効果を示すもの
である。横軸にソース電圧（Ｖｓ）、縦軸にソース電流
（Ｉｓ）を示す。参考のため、同グラフ中には、ＬＤＤ
構造を有さない従来のＥＥＰＲＯＭにおける耐圧特性デ
ータもあわせて示している。

【００７２】同グラフに示すように、従来のＥＥＰＲＯ
Ｍにおいては、ソース領域を共通とする一対のメモリセ
ルの一方にのみ書き込みを行う場合において、他方のセ
ルと共通ソース領域間に相対的に高い電圧が直接かかる
こととなるため、耐圧がもたず、ドレイン領域にかかる
Ｖｐｐがダウンすることがあったが、本実施の形態にお
けるＥＥＰＲＯＭでは、耐圧性が約３倍程度向上し、上
述のような書き込み条件においてもＶｐｐがダウンする
ことはなくなる。

【００７３】（実施例１．１）以下、単位メモリセルの
各製造工程における断面を示す図４（ａ）〜図４（ｇ）
を参照しながら、第１の実施の形態にかかるＥＥＰＲＯ
Ｍメモリセルの製造方法の実施例について説明する。な
お、通常は、後述するように、同一チップ上に形成され
る他の回路とともに作製されるが、ここでは特にＥＥＰ
ＲＯＭメモリセルに関する製造工程に絞って説明する。

【００７４】まず、図４（ａ）に示すように、Ｐ型シリ
コン基板１０の基板表面層に、イオン注入法を用いて、
Ｎ^-不純物拡散領域２４を形成する。このときのイオン
注入条件としては、例えば、加速電圧７０ＫｅＶ、ドー
ズ量５．０×１０¹³を用い、最終的に深さ０．３５μ
ｍ、不純物濃度３×１０¹⁷ｃｍ^-3の拡散領域を形成す
る。

【００７５】次に、基板表面全面に酸化法を用いて、選
択トランジスタのゲート酸化膜（ＳｉＯ2膜）３０を形
成する。ゲート酸化膜３０の膜厚は、十分な耐圧性を確
保するため、４００〜４５０Å程度と厚くする。この
後、メモリトランジスタ形成領域のゲート酸化膜３０を
エッチング除去する。

【００７６】次に、表面に膜厚約１００Åの薄いトンネ
ル酸化膜３２を酸化法を用いて形成する。図４（ｂ）に
示すように、メモリトランジスタ形成領域の基板露出面
上に、トンネル酸化膜３２が形成される。

【００７７】図４（ｃ）に示すように、ゲート酸化膜３
０およびトンネル酸化膜３２が形成された表面に、酸化
法を用いて膜厚約２０００Åの第１ポリシリコン膜５０
を形成する。

【００７８】図４（ｄ）に示すように、この第１ポリシ
リコン膜５０上に膜厚約２５０Åの絶縁層６０を形成す
る。この絶縁層６０は、「ＯＮＯ膜」と呼ばれるＳｉ3
Ｎ4膜をＳｉＯ2の２層で挟んだ３層構造の積層膜で構成
する。３層構造にすることにより、ポリシリコン膜との
界面で、応力が発生しにくくなるとともに、耐圧性に優
れ、さらにメモリトランジスタの縮小化にも対応でき
る。

【００７９】続けて、絶縁層６０上に、熱ＣＶＤ法を用
いて膜厚約４０００Åの第２ポリシリコン膜７０を形成
する。

【００８０】図４（ｅ）に示すように、通常のフォトリ
ソグラフィ工程により、第２ポリシリコン膜７０、絶縁
層６０および第１ポリシリコン膜５０をＲＩＥ法を用い
て、順次エッチングし、選択トランジスタとメモリトラ
ンジスタ形成に必要なパターニングを行う。また、同時
に、メモリトランジスタ中の開口部８０のパターンも形
成する。この工程により、選択トランジスタのゲート電
極５２、５７およびメモリトランジスタのフローティン
グゲート５４とコントロールゲート７４が形成される。

【００８１】次に、図４（ｆ）に示すように、上記各種
ゲートパターンを注入マスクとして、セルフアラインプ
ロセスで、基板表面層に、Ｐ（リン）をイオン注入し、
Ｎ^-型不純物拡散領域２２、２３、２５、２７を形成す
る。即ち、本実施の形態の特徴であるソース領域脇に形
成するＮ^-型不純物拡散領域２７は、他の不純物拡散領
域といっしょに形成できる。なお、このときのイオン注
入条件は、加速電圧５０ＫｅＶ、ドーズ量１×１０¹³と
し、最終的に深さ約０．３μｍ、不純物濃度１×１０¹⁷
ｃｍ^-3以下の拡散領域を形成する。

【００８２】図４（ｇ）に示すように、表面にＳｉＯ2
膜を形成し、適度なエッチングを施すことにより、サイ
ドウォール９０を形成し、ゲート電極とこのサイドウォ
ールパターンを注入マスクとしてイオン注入を行い、Ｎ
⁺不純物拡散領域からなるソース領域２６とドレイン領
域２１を形成する。

【００８３】こうして、先の工程で形成したＮ^-不純物
拡散領域２７に一部重複するようにソース領域２６が形
成され、ＬＤＤ構造を備えたＥＥＰＲＯＭセルができあ
がる。

【００８４】なお、特に記載していないが、各イオン注
入は、適切なアニーリング工程を伴っているものとする
（以下、同じ）。

【００８５】以上に説明するように、第１の実施の形態
にかかるＥＥＰＲＯＭセルは、従来の低濃度不純物拡散
領域形成工程において、イオン注入マスクパターンを変
更するだけで、工程に新たな負担を生じることなく容易
にＬＤＤ構造のソース領域を形成できる。

【００８６】（第２の実施の形態）図５は、本発明の第
２の実施の形態にかかるＥＥＰＲＯＭメモリ混載ＬＳＩ
に搭載された高耐圧トランジスタの構造を示す装置の断
面図である。図中左側には第１の実施の形態において示
したＥＥＰＲＯＭメモリセルを、その右側には同一チッ
プ上に混載される高耐圧トランジスタ（ＨＶ系トランジ
スタ）を示している。

【００８７】ここには、ｐチャネルＨＶ系トランジスタ
の例を示す。ｎチャネルの場合も導電型を除けば、同様
な構成を有するものとする。ｐチャネルトランジスタの
場合は、Ｐ型基板１０の上層に形成されたＮ型ウエル１
２中に形成する。ＥＥＰＲＯＭとともに混載されるトラ
ンジスタは、プロセス上の整合性を高めるため、ゲート
電極がＥＥＰＲＯＭのメモリトランジスタと同様、二層
ポリシリコン構造で構成するが、上下のゲート電極５
２、７２は電気的に短絡させて用いる。

【００８８】本実施の形態におけるＨＶ系トランジスタ
は、従来のものと同様に、基板表面層にＰ型不純物拡散
領域からなるソース領域８２とドレイン領域８３が形成
され、ゲート酸化膜３０を介して、ソース領域８２とド
レイン領域８３の間にゲート電極５２が形成されてい
る。ゲート酸化膜３０は、耐圧性を維持するため、ＥＥ
ＰＲＯＭの選択トランジスタのゲート酸化膜同様、４０
０Å程度の厚い膜厚とする。

【００８９】本実施の形態に係るＨＶ系トランジスタが
従来のそれと異なる点は、ソース領域８２およびドレイ
ン領域８３の内側境界に隣接してＰ^-型不純物拡散領域
８４、８５を形成していることである。即ち、ソース領
域とドレイン領域にＬＤＤ構造を形成していることであ
る。

【００９０】Ｐ^-型不純物拡散領域８４、８５それぞれ
の一方の端部は、ソース領域８２もしくはドレイン領域
８３に一部重複するように形成され、なおかつ他方の端
部はゲート電極５６下層に形成されるチャネル形成領域
８１と一部重複して形成されているため、従来の構成に
おいて発生していたチャネルの不連続によるオフセット
トランジスタの発生を抑制できる。

【００９１】このように上記ＬＤＤ構造は、一般的なＭ
ＯＳトランジスタで用いられるＬＤＤ構造のようにホッ
トエレクトロン発生阻止を主目的とするものではなく、
オフセットトランジスタの発生抑制を主な効果とするも
のである。

【００９２】なお、ソース領域８２やドレイン領域８３
に較べ不純物濃度の低い注入層を形成しているのは、低
濃度不純物拡散層の方が、注入マスクとなるゲート電極
７６、５６のエッジ近傍まで十分な深さを有する拡散領
域を形成できるからである。

【００９３】（実施例２．１）図６は、第２の実施の形
態に係るＥＥＰＲＯＭとＨＶ系トランジスタの作製方法
を示す工程フロー図である。以下、この工程フロー図
と、図７に示す各工程における装置断面図を参考に、本
実施の形態にかかるＨＶ系トランジスタの作製方法の実
施例について簡単に説明する。

【００９４】まずロット投入（Ｓ１）された半導体基板
の表面の必要領域に、ウェル形成を行う（Ｓ２）。図７
（ａ）に示すように、Ｐ型半導体基板１０に上述するよ
うなＰチャネルのＨＶ系トランジスタを形成する場合に
は、その周囲に予め熱拡散方法もしくはイオン注入法と
アニール処理を用いてＮウエル１２を形成する。

【００９５】続いて、通常の方法を用いて、素子分離領
域（ＬＯＣＯＳ）３４を形成（Ｓ３）し、トランジスタ
の活性領域を画定する。この後、ＥＥＰＲＯＭセルのメ
モリトランジスタ形成領域の一部の基板表面層にイオン
注入法を用いてＴＮ^-不純物拡散領域２４を形成する
（Ｓ４）。

【００９６】次に、トランジスタのしきい値を調整する
ため、ＨＶ系トランジスタのゲート電極下層にあたる領
域にＰ型の不純物を薄く注入し、基板表面のＮ型不純物
濃度を緩和し、チャネル形成領域８１を形成する（Ｓ
５）。

【００９７】ＨＶ系トランジスタおよびＥＥＰＲＯＭセ
ルの選択トランジスタのゲート酸化膜に相当する膜厚約
４００ÅのＳｉＯ2膜３０を基板全面に形成する（Ｓ
６）。ＥＥＰＲＯＭのメモリトランジスタ形成領域のＳ
ｉＯ2膜３０をエッチング除去し、ここに膜厚約１００
Å程度の薄いトンネル酸化膜（ＳｉＯ2膜）３２を形成
する（Ｓ７）。

【００９８】図７（ｂ）に示すように、ゲート酸化膜３
０およびトンネル酸化膜３２が形成された表面上に、熱
ＣＶＤ法を用いて膜厚約２０００Åの第１ポリシリコン
膜５０を形成する（Ｓ８）。

【００９９】この後、図６の工程フロー図に示すよう
に、スリットの形成を行う（Ｓ９）。このスリットと
は、図７には示していないが、図２（ａ）の平面図を参
照するとわかるように、各ＥＥＰＲＯＭメモリセルの境
界部のトンネル酸化膜３２と第１ポリシリコン膜５０を
エッチングして形成した短冊状の開口パターンであり、
各セルの分離に必要とされるものである。

【０１００】さらに、膜厚約２５０ÅのＯＮＯ膜からな
る絶縁層６０を基板全面に形成し（Ｓ１０）、続けて熱
ＣＶＤ法を用いて膜厚約４０００Åの第２ポリシリコン
膜７０を絶縁層６０上に形成する（Ｓ１１）。

【０１０１】図７（ｃ）に示すように、通常のフォトリ
ソグラフィ工程により、第２ポリシリコン膜７０、絶縁
層６０および第１ポリシリコン膜５０をＲＩＥ法を用い
て、順次エッチングし、ＥＥＰＲＯＭおよびＨＶ系トラ
ンジスタに必要なゲートパターンを形成する（Ｓ１
２）。また、同時に、メモリトランジスタ中の開口部８
０のパターンも形成する。この工程により、選択トラン
ジスタのゲート電極５２、５７およびメモリトランジス
タのフローティングゲート５４、コントロールゲート７
４とともに、ＨＶ系トランジスタの各ゲート電極５６、
７６が形成される。

【０１０２】次に、図７（ｄ）に示すように、上記各種
ゲートパターンを注入マスクとして、セルフアラインプ
ロセスで、基板表面層に、Ｐ（リン）をイオン注入し、
Ｎ^-型不純物拡散領域２２、２３、２５、２７を形成す
る。またＨＶ系トランジスタ形成領域では、ゲート電極
５６、７６をイオン注入マスクとして、Ｐ型不純物イオ
ン、例えばボロン（Ｂ）を薄く注入し、Ｐ^-不純物拡散
領域を形成する（Ｓ１３）。ゲート電極が二層ポリシリ
コン構造であり、ゲート酸化膜も厚いため、注入マスク
パターンはかなり高いが、ドーズ量を１×１０¹³以下、
イオン注入角度を０度とし、加速電圧を４０ｋｅＶとす
ることにより、ゲート電極５６下のチャネル領域８４に
一部重複する深さ約０．４μｍ、不純物濃度５×１０¹⁶
ｃｍ^-3以下のＰ^-型不純物拡散領域８４、８５を形成で
きる。

【０１０３】この後、図７（ｅ）に示すように、表面に
ＳｉＯ2膜を形成し、適度なエッチングを施すことによ
りサイドウォール９０を形成する（Ｓ１４）。この工程
は、ＨＶ系トランジスタにおいては、本来不要な工程で
あるが、同一チップ上に搭載されるＥＥＰＲＯＭや他の
回路との関係で、特に別工程を設けて除去等の処理をし
なければ、同様にサイドウォール９１ができてしまう。

【０１０４】続けて、このサイドウォールパターンを注
入マスクとして、イオン注入を行い、ソース領域２１、
８２とドレイン領域２６、８３を形成する（Ｓ１５）。
ＥＥＰＲＯＭメモリセルにはリン（Ｐ）等を注入し、一
方、ＰチャネルＨＶ系トランジスタ形成領域には、ボロ
ン（Ｂ）等を注入する。例えば、ＨＶ系トランジスタの
ソース／ドレイン領域形成のための注入条件としては、
加速電圧を５０ｋｅＶ、ドーズ量を３．０×１０¹⁵と
し、深さ０．２μｍ、不純物濃度１×１０¹⁹ｃｍ^-3以
上の拡散領域を形成する。

【０１０５】こうして、先の工程で形成したＰ^-不純物
拡散領域８４、８５に一部重複するようにソース領域８
２、８３が形成され、第１の実施の形態に係るＥＥＰＲ
ＯＭセルとともに、第２の実施の形態に係るＨＶ系トラ
ンジスタが形成される。

【０１０６】このように、ＥＥＰＲＯＭ混載ＬＳＩに形
成される二層ポリシリコン構造のＨＶ系トランジスタに
おいて、通常のトランジスタのＬＤＤ構造の形成工程と
同様な手順により、ソース領域とドレイン領域の内側境
界に隣接して不純物拡散領域を形成すれば、オフセット
トランジスタになりにくいＨＶ系トランジスタを得るこ
とができる。

【０１０７】オフセットトランジスタが発生すると、Ｅ
ＥＰＲＯＭメモリセルに不具合があった場合に、その発
見が非常に困難となるため、従来の構成においては、余
分な書き込みマージン（ｗｒｉｔｅマージン）や、リテ
ンションマージンを考慮する必要があったが、本実施の
形態におけるＥＥＰＲＯＭ混載ＬＳＩでは、これらが不
要となり、信頼性が向上する。

【０１０８】なお、第２の実施の形態においては、キャ
パシタとともに形成するＥＥＰＲＯＭとして第１の実施
の形態に係るＥＥＰＲＯＭを例示しているが、二層ポリ
シリコン構造を有するＥＥＰＲＯＭであれば、この構成
に限定されることなく、上述する第２の実施の形態にか
かるＨＶ系トランジスタの効果を得ることができる。

【０１０９】（第３の実施の形態）本発明の第３の実施
の形態は、ＥＥＰＲＯＭメモリとともに同一チップ上に
搭載される昇圧回路に用いられるキャパシタに関する。

【０１１０】図８（ａ）〜図８（ｃ）は、第３の実施の
形態に係る３種のキャパシタの構成例を示す装置断面図
である。なお、図中左側には同一チップ上に搭載される
ＥＥＰＲＯＭを示している。ここに示すＥＥＰＲＯＭ
は、第１の実施の形態に示したＥＥＰＲＯＭと同一構成
を有するものである。

【０１１１】これら３種のキャパシタに共通する特徴
は、誘電体層として、いわゆるＯＮＯ膜を用いているこ
とである。ＯＮＯ膜は、Ｓｉ3Ｎ4膜を上下２層のＳｉＯ
2膜で挟んだ３層構造の積層膜であり、一般にＥＥＰＲ
ＯＭメモリトランジスタにおいて、フローティングゲー
トとコントロールゲートとの間に形成される絶縁層とし
て用いられている。

【０１１２】従来のキャパシタでは、ＥＥＰＲＯＭのコ
ントロールトランジスタのゲート酸化膜３０に用いられ
る約４００ÅのＳｉＯ2膜を誘電体層として用いていた
が、これを上述のように、ＯＮＯ膜にかえれば、必要な
キャパシタの面積を大幅に縮小化することが可能とな
る。これは、ＳｉＯ2膜の誘電率が３．９であるのに対
し、Ｓｉ3Ｎ4膜の誘電率が７．５と高いことによる。

【０１１３】誘電体層をＳｉ3Ｎ4膜のみで構成した場合
は、ポリシリコン膜で形成する上下の電極と誘電体層と
の界面に応力が発生し易く、剥離が起こることがある
が、ポリシリコン膜とＳｉ3Ｎ4膜との間にＳｉＯ2膜を
設けたＯＮＯ膜を用いた場合は、界面における応力の発
生が少なく、剥離等の問題も抑制できる。

【０１１４】図８（ａ）に示す第１のキャパシタは、半
導体基板１０上に形成されたＬＯＣＯＳ膜３４上に、第
１ポリシリコン膜と第２ポリシリコン膜をパターニング
して得た下層電極５８と上層電極７８、およびＯＮＯ膜
をパターニングして得た誘電体層６８で構成したもので
ある。

【０１１５】図８（ｂ）に示す第２のキャパシタは、Ｅ
ＥＰＲＯＭセルにイオン注入法を用いてＴＮ^-不純物拡
散領域２４を形成する際、同時にキャパシタ領域に形成
したＴＮ^-不純物拡散領域２４をキャパシタの下層電極
２９とし、ＯＮＯ膜をパターニングして誘電体層６８を
形成し、第２ポリシリコン膜をパターニングして上層電
極７８を形成したものである。

【０１１６】図８（ｃ）に示す第３のキャパシタは、第
２のキャパシタとよく似ているが、後述するプロセス上
の相違により、誘電体層６８をトンネル酸化膜３２とＯ
ＮＯ膜で形成している。トンネル酸化膜３２の存在は、
ＯＮＯ膜を構成する下層のＳｉＯ2膜の厚みが若干増え
た程度の差に過ぎず、実質的なＯＮＯ膜の効果は変わら
ない。

【０１１７】（実施例３．１）図９（ａ）〜図９（ｄ）
は、第３の実施の形態に係るＥＥＰＲＯＭと図８（ａ）
に示した第１のキャパシタの作製方法を示す各工程にお
ける装置断面図である。なお、各図面左側には、同一チ
ップ上に搭載されるＥＥＰＲＯＭを示す。これらの図を
参照しながら、第１のキャパシタの作製方法について説
明する。なお、本実施例においても図６に示したＥＥＰ
ＲＯＭの工程フローに沿って、各素子を作製する。但
し、ＨＶ系トランジスタの形成工程についてはここでは
触れないものとする。

【０１１８】図９（ａ）に示すように、素子分離領域形
成工程（Ｓ３）で、キャパシタ形成領域全面に、ＬＯＣ
ＯＳ膜３４を形成する。一方、この後、ＥＥＰＲＯＭの
メモリセルには、必要な領域にＴＮ^-不純物拡散領域２
４を形成する（Ｓ４）。

【０１１９】次に、図９（ｂ）に示すように、基板表面
に選択トランジスタのゲート酸化膜３０を形成した（Ｓ
６）後、メモリトランジスタ形成領域のゲート酸化膜３
０についてはエッチング除去し、さらに基板表面にトン
ネル酸化膜３２を形成する（Ｓ７）。続けて、基板表面
に第１ポリシリコン膜５０を形成する（Ｓ８）。キャパ
シタ形成領域には、ＬＯＣＯＳ膜３４上にゲート酸化膜
３０とトンネル酸化膜３２および第１ポリシリコン膜５
０が積層される。

【０１２０】この後、ＥＥＰＲＯＭのメモリトランジス
タのセル境界部分に、第１ポリシリコン膜とトンネル酸
化膜を短冊状にエッチングしたスリット１００（図２参
照）を形成する（Ｓ６）（図９中には図示せず）が、キ
ャパシタ形成領域はそのままとする。

【０１２１】図９（ｃ）に示すように、第１ポリシリコ
ン膜５０上に、ＯＮＯ膜からなる絶縁層６０を形成す
る。この絶縁層６０を構成する上層と下層のＳｉＯ2膜
は酸化法を用いて作製する。例えば反応ガスとしてＯ２
を使用し、基板温度９００℃、の条件を用いる。中間層
であるＳｉ3Ｎ4膜は、ＣＶＤ法を用いて、基板温度７０
０℃の条件を用いる。例えば、上層のＳｉＯ2膜の膜厚
を６０Å、Ｓｉ3Ｎ4膜の膜厚を１４０Å、下層のＳｉＯ
2膜を７０Åとする。

【０１２２】図９（ｄ）に示すように、通常のフォトリ
ソグラフィ工程を用いて、第２ポリシリコン膜７０、絶
縁層（ＯＮＯ膜）６０および第１ポリシリコン膜５０を
ＲＩＥ法を用いて、順次エッチングし、ＥＥＰＲＯＭ形
成領域に必要なゲートパターン（５２、７２、５４、７
４）および開口部を形成する（Ｓ１２）とともに、キャ
パシタ形成領域においてもエッチングを行い、下層電極
５８、誘電体層６８および上層電極７８から構成される
キャパシタを形成する。

【０１２３】このように、キャパシタの誘電体層として
Ｓｉ3Ｎ4膜を含むＯＮＯ膜を用いることにより、誘電体
層６８としてＳｉＯ2膜のみを用いていた従来のキャパ
シタと比較しその面積を約６０％まで縮小することが可
能となる。

【０１２４】なお、この後、ＥＥＰＲＯＭ形成領域で
は、さらに必要なＮ^-不純物拡散領域２２、２３、２
５、２７とソース／ドレイン領域２１、２６が形成さ
れ、図８（ａ）に示す装置ができる。

【０１２５】（実施例３．２）図１０（ａ）〜図１０
（ｄ）は、第３の実施の形態に係るＥＥＰＲＯＭと図８
（ｂ）に示した第２のキャパシタの作製方法を示す各工
程における装置断面図である。なお、各図面左側には、
同一チップに搭載されるＥＥＰＲＯＭを示す。これらの
図を参照しながら、図８（ｂ）に示す第２のキャパシタ
の作製方法について説明する。

【０１２６】まず、図１０（ａ）に示すように、素子分
離領域形成工程（Ｓ３）で、キャパシタ形成領域を画定
するように、その周囲にＬＯＣＯＳ膜３４を形成する。
続く工程で、ＥＥＰＲＯＭのメモリセルの必要な領域に
ＴＮ^-不純物拡散領域２４を形成する（Ｓ４）。また、
同時にキャパシタ形成領域にもＴＮ^-不純物拡散領域２
９を形成する。このＴＮ^-不純物拡散領域２９がキャパ
シタの下層電極を構成する。

【０１２７】次に、基板表面に選択トランジスタのゲー
ト酸化膜３０を形成し（Ｓ６）、この後メモリトランジ
スタ形成領域のゲート酸化膜３０についてはエッチング
除去し、基板表面にトンネル酸化膜３２を形成する（Ｓ
７）。さらに、基板表面に第１ポリシリコン膜５０を形
成する。キャパシタ形成領域にも、ゲート酸化膜３０、
トンネル酸化膜３２および第１ポリシリコン膜５０が積
層される。

【０１２８】この後、ＥＥＰＲＯＭのメモリトランジス
タのセル境界部分の第１ポリシリコン膜５０とトンネル
酸化膜３２を短冊状にエッチングし、スリットを形成す
る（Ｓ９）（図９中には図示せず）工程で、キャパシタ
形成領域の第１ポリシリコン膜５０とトンネル酸化膜３
２およびゲート酸化膜３０も一緒にエッチング除去す
る。キャパシャタ形成領域は、図１０（ｂ）に示すよう
に、ＴＮ^-不純物拡散領域２９が露出した状態となる。

【０１２９】次に、図１０（ｃ）に示すように、基板表
面にＯＮＯ膜からなる絶縁層６０を形成する。この絶縁
層６０は、上述の実施例３．１と同様な条件で作製す
る。

【０１３０】図１０（ｄ）に示すように、第２ポリシリ
コン膜７０、絶縁層６０および第１ポリシリコン膜５０
をＲＩＥ法を用いて、順次エッチングし、ＥＥＰＲＯＭ
形成領域に必要なゲートパターン５２、７２、５４、７
４および開口部を形成するとともに、キャパシタ形成領
域においてもエッチングを行い、ＯＮＯ膜（絶縁層）６
０で誘電体層６８、第２ポリシリコン膜７８で上層電極
７８を形成し、キャパシタを完成する。

【０１３１】なお、ＥＥＰＲＯＭ形成領域で、さらに、
必要なＮ^-不純物拡散領域２２、２３、２５、２７とソ
ース／ドレイン領域２１、２６を形成すれば、図８
（ｂ）に示す装置ができあがる。

【０１３２】なお、キャパシタ形成領域において、ゲー
ト酸化膜３０をエッチングし、トンネル酸化膜３２につ
いてはエッチングせずにそのまま残すこともできる。こ
の場合は、図８（ｃ）に示すように、誘電体層としてト
ンネル酸化膜３２と絶縁層（ＯＮＯ膜）６０の積層膜を
用いることとなる。

【０１３３】このように、本実施の形態におけるキャパ
シタは、ＥＥＰＲＯＭメモリセルで用いられる各層をキ
ャパシタの上下電極と誘電体層として利用するため、キ
ャパシタ形成において新たな工程の負担を伴うことがな
い。

【０１３４】なお、第３の実施の形態においては、キャ
パシタとともに形成するＥＥＰＲＯＭとして第１の実施
の形態に係るＥＥＰＲＯＭを例示しているが、この構成
に限定されるものではない。例えば、図８（ａ）に示す
第１のキャパシタの例であれば、二層ポリシリコン構造
を有し、ＯＮＯ膜を有するＥＥＰＲＯＭであれば、工程
の負担を伴うことなく第１のキャパシタを形成できる。

【０１３５】また、第２、第３のキャパシタの場合は、
ＥＥＰＲＯＭが必ずしも二層ポリシリコン構造である必
要もない。

【０１３６】

【発明の効果】以上、説明したように、本発明の第１の
主な特徴は、隣接しあうセルが共通のソース領域を有す
るようにマトリクス状に配置された複数のＥＥＰＲＯＭ
セルを搭載した半導体装置において、該ＥＥＰＲＯＭセ
ルのメモリトランジスタ形成領域全域に薄いトンネル絶
縁膜を有するとともに、上記共通ソース領域に隣接する
該基板表面層に、当該ソース領域より低不純物濃度の第
２導電型の不純物拡散領域を有することである。

【０１３７】ソース領域を共通として隣接する２つのセ
ルの一方にのみ書き込みを行う場合において当該ソース
領域と書き込みが行われない一方のセルのフローティン
グゲート間にかかる電界強度を実質的に低減し、バンド
間リーク電流の発生を抑制するとともに、メモリトラン
ジスタの実質的な耐圧特性を改善することができる。よ
って、メモリセルのサイズを小さく維持したまま、デー
タの信頼性が高く、書き込み可能回数も大幅に増やすこ
とができる。

【０１３８】本発明の半導体装置の第２の主な特徴は、
二層ポリシリコン構造を有するＥＥＰＲＯＭセルと、前
記ＥＥＰＲＯＭのデータの書き込みもしくは消去に必要
とされる高電圧下で動作可能な高耐圧ＭＯＳトランジス
タとを有する半導体装置において、前記高耐圧ＭＯＳト
ランジスタが、ソース領域およびドレイン領域の内側基
板表面層に、前記各領域とゲート電極直下のチャネル形
成領域とに一部重複するように、不純物拡散領域形成し
たことである。

【０１３９】チャネル形成領域に重複するように形成し
た不純物拡散領域の存在により、オフセットトランジス
タの発生を防止できるため、信頼性の高い動作を確保で
きる。

【０１４０】本発明の半導体装置の第３の主な特徴は、
二層ポリシリコン構造を有するＥＥＰＲＯＭセルと、前
記ＥＥＰＲＯＭのデータの書き込みもしくは消去のため
に必要な高電圧を供給する昇圧回路とを有する半導体装
置において、前記昇圧回路が、下層電極と上層電極およ
びこれらの電極で挟まれた誘電体層からなるキャパシタ
を用いたものであり、前記誘電体層が、前記二層ポリシ
リコン構造を構成する第１ポリシリコン膜と第２ポリシ
リコン膜の間に形成された絶縁層と同一材料、例えば酸
化シリコン膜、窒化シリコン膜、酸化シリコン膜が順に
積層された絶縁層で形成されたものであることである。

【０１４１】ＥＥＰＲＯＭセルにおいて二層ポリシリコ
ン構造を作製する場合に、同時に昇圧回路中の上記キャ
パシタを形成できるため、工程の負担を伴わずキャパシ
タの形成ができるとともに、前記誘電体層が、酸化シリ
コン膜、窒化シリコン膜、酸化シリコン膜の順に積層さ
れた層で形成されていれば、誘電率の高い窒化シリコン
膜の存在により、キャパシタの面積を縮小できる。ま
た、誘電体層中の酸化シリコン膜の存在は、キャパシタ
の上層電極、下層電極をポリシリコン膜で形成する場合
に、窒化シリコン膜が電極に直接接する場合に比較し、
電極と誘電体層との境界で発生する応力等を緩和でき
る。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態におけるＥＥＰＲＯ
Ｍの構成を示す装置断面図である。

【図２】本発明の第１の実施の形態におけるＥＥＰＲＯ
Ｍのメモリセルの配置を示す装置平面図である。

【図３】本発明の第１の実施の形態におけるＥＥＰＲＯ
Ｍの耐圧特性を示すグラフである。

【図４】本発明の第１の実施の形態におけるＥＥＰＲＯ
Ｍの製造方法を説明するための各工程における装置の部
分断面図である。

【図５】本発明の第２の実施の形態における半導体装置
の構成を示す装置断面図である。

【図６】本発明の第２の実施の形態における半導体装置
の作製方法を示す工程フロー図である。

【図７】本発明の第２の実施の形態における半導体装置
の製造方法を説明するための各工程における装置断面図
である。

【図８】本発明の第３の実施の形態における３種の半導
体装置の構成を示す装置断面図である。

【図９】本発明の第３の実施の形態における一の半導体
装置の製造方法を説明するための各工程における装置断
面図である。

【図１０】本発明の第３の実施の形態における他の半導
体装置の製造方法を説明するための各工程における装置
断面図である。

【図１１】従来のＥＥＰＲＯＭセルの構成を示す装置断
面図である。

【図１２】従来のＥＥＰＲＯＭセルの構成を示す装置平
面図と断面図である。

【図１３】従来のマトリクス配置されたＥＥＰＲＯＭセ
ルの構成を示す装置断面図である。

【図１４】従来のＥＥＰＲＯＭセルとこれと同一チップ
上に搭載される高耐圧トランジスタの構成を示す装置断
面図である。

【符号の説明】

１０基板２１ａ、２１ｂドレイン領域２２ａ、２３ａ、２５ａ、２２ｂ、２３ｂ、２５ｂＮ
^-不純物拡散領域２４ａ、２４ｂＴＮ^-不純物拡散領域２６ソース領域２７ａ、２７ｂＮ^-不純物拡散領域３０ゲート酸化膜３２トンネル酸化膜５２ａ、５４ｂフローティングゲート７４ａ、７４ｂコントロールゲート

フロントページの続き (72)発明者割田善彦神奈川県川崎市幸区小向東芝町１株式会社東芝多摩川工場内 (72)発明者牛島知巳神奈川県川崎市幸区小向東芝町１株式会社東芝多摩川工場内Ｆターム(参考） 5F001 AA01 AA34 AB20 AD13 AD15 AD17 AF25 AG02 AG21 5F083 EP02 EP03 EP09 EP22 EP28 EP42 EP63 EP67 JA04 NA02 PR12 PR21 PR36

Claims

【特許請求の範囲】

【請求項１】隣接しあうセルが共通のソース領域を有
するようにマトリクス状に配置された複数のＥＥＰＲＯ
Ｍセルを搭載した半導体装置において、各ＥＥＰＲＯＭセルが、直列接続される選択トランジス
タとメモリトランジスタとを有し、前記メモリトランジスタが、第１導電型を有する半導体基板表面上に形成されたトン
ネル絶縁膜と、前記トンネル絶縁膜上に形成されたフローティングゲー
トと、前記フローティングゲート上に形成された絶縁層と、前記絶縁層上に形成されたコントロールゲートと、前記フローティングゲート直下の一部領域にあたる該半
導体基板表面層に形成された第２導電型の第１不純物拡
散領域と、前記フローティングゲート脇の該半導体基板表面層に形
成された第２導電型の前記ソース領域とを有し、前記ソース領域に隣接する該基板表面層に、該ソース領
域より低不純物濃度の第２導電型の第２不純物拡散領域
を有することを特徴とする半導体装置。
【請求項２】前記メモリトランジスタが、前記コントロールゲート、前記絶縁層および前記フロー
ティングゲートを突き抜ける開口と、この開口領域に対
応する基板表面層に、前記第１不純物拡散領域より低濃
度の不純物濃度を有する第２導電型の第３不純物拡散領
域を有し、前記第３不純物拡散領域が、前記第１不純物拡散領域に
一部重複するように形成されている請求項１に記載の半
導体装置。
【請求項３】前記選択トランジスタが、該選択トラン
ジスタのゲート電極脇に形成された第２導電型のドレイ
ン領域と、該ドレイン領域のゲート電極側に隣接する該
基板表面層に、当該ドレイン領域より低不純物濃度の第
２導電型の第４不純物拡散領域を有し、前記第２不純物拡散領域、前記第３不純物拡散領域、お
よび前記第４不純物拡散領域が、略同一不純物濃度を有
することを特徴とする請求項２に記載の半導体装置。
【請求項４】隣接しあうセルが共通のソース領域を有
するようにマトリクス状に配置された複数のＥＥＰＲＯ
Ｍセルを搭載した半導体装置の製造方法において、メモリトランジスタ形成領域の一部の第１導電型の基板
表面層に第２導電型の第１不純物拡散領域を形成する工
程と、該基板表面上に選択トランジスタのゲート絶縁膜を形成
する工程と、メモリトランジスタ形成領域上の前記ゲート絶縁膜を除
去し、該除去領域にトンネル絶縁膜を形成する工程と、前記ゲート絶縁膜および前記トンネル絶縁膜上に第１ポ
リシリコン膜、絶縁層、第２ポリシリコン膜を順次形成
する工程と、前記第１ポリシリコン膜、絶縁層および第２ポリシリコ
ン膜をそれぞれエッチングし、選択トランジスタとメモ
リトランジスタの各ゲートパターンを形成する工程と、前記各ゲートパターンを注入マスクとして、イオン注入
法により基板表面層に複数の第２導電型の低濃度不純物
拡散領域を形成する工程と、前記各ゲートパターン側壁にサイドウォールを形成し、
これを注入マスクとして、イオン注入法により高濃度不
純物拡散領域であるソース／ドレイン領域を形成する工
程とを有し、前記低濃度不純物拡散領域を形成する工程が、前記ドレ
イン領域、前記第１不純物拡散領域それぞれに一部重複
する低濃度不純物拡散領域とともに、前記ソース領域に
一部重複する低濃度不純物拡散領域を形成することを特
徴とする半導体装置の製造方法。
【請求項５】二層ポリシリコン構造を有するＥＥＰＲ
ＯＭセルと、前記ＥＥＰＲＯＭのデータの書き込みもし
くは消去に必要とされる高電圧下で動作可能な高耐圧Ｍ
ＯＳトランジスタとを有する半導体装置において、前記高耐圧ＭＯＳトランジスタが、ソース領域およびドレイン領域のゲート側端部の基板表
面層に、前記各領域とゲート電極直下のチャネル形成領
域とに一部重複するように、これらと同一の導電型の不
純物拡散領域を有していることを特徴とする半導体装
置。
【請求項６】二層ポリシリコン構造を有するＥＥＰＲ
ＯＭセルと、前記ＥＥＰＲＯＭのデータの書き込みもし
くは消去に必要とされる高電圧下で動作可能な高耐圧Ｍ
ＯＳトランジスタとを有する半導体装置の製造方法にお
いて、ＥＥＰＲＯＭセル形成領域および該高耐圧ＭＯＳトラン
ジスタ形成領域の基板上に、ゲート絶縁膜、第１ポリシ
リコン膜、絶縁層、第２ポリシリコン膜を順次形成する
工程と、前記第１ポリシリコン膜、絶縁層および第２ポリシリコ
ン膜をそれぞれエッチングし、ＥＥＰＲＯＭセル形成領
域と高耐圧ＭＯＳトランジスタ形成領域のそれぞれに各
ゲートパターンを形成する工程と、前記各ゲートパターンを注入マスクとして、イオン注入
法により第１導電型の基板表面層に第２導電型の低濃度
不純物拡散領域を形成する工程と、前記各ゲートパターン側壁にサイドウォールを形成し、
これを注入マスクとして、ＥＥＰＲＯＭセル形成領域と
高耐圧ＭＯＳトランジスタ形成領域の基板表面層にイオ
ン注入法により第２導電型の高濃度不純物拡散領域であ
るソース／ドレイン領域を形成する工程とを有し、前記低濃度不純物拡散領域を形成する工程が、該高耐圧
ＭＯＳトランジスタのソース／ドレイン領域に一部重複
する低濃度不純物拡散領域を形成することを特徴とする
半導体装置の製造方法。
【請求項７】窒化シリコン膜を含む絶縁層を中間層と
する二層ポリシリコン構造を有するＥＥＰＲＯＭセル
と、前記ＥＥＰＲＯＭのデータの書き込みもしくは消去
のために必要な高電圧を供給する昇圧回路とを有する半
導体装置において、前記昇圧回路が、上層電極と下層電極およびこれらの電
極で挟まれた誘電体層からなるキャパシタを有し、前記誘電体層が、前記絶縁層と同一材料で形成されたも
のであることを特徴とする半導体装置。
【請求項８】二層ポリシリコン構造を有するＥＥＰＲ
ＯＭセルと、前記ＥＥＰＲＯＭのデータの書き込みもし
くは消去のために必要な高電圧を供給するための回路で
あって、キャパシタを用いた昇圧回路とを有する半導体
装置の製造方法において、ＥＥＰＲＯＭセル形成領域および昇圧回路形成領域の基
板表面上に、ゲート絶縁膜、第１ポリシリコン膜、窒化
シリコン膜を含む絶縁層、および第２ポリシリコン膜を
順次形成する工程と、前記第１ポリシリコン膜、絶縁層および第２ポリシリコ
ン膜をそれぞれエッチングし、該ＥＥＰＲＯＭセル形成
領域には、各ゲートパターンを形成するとともに、該昇
圧回路形成領域には、前記第１ポリシリコン膜を下層電
極とし、前記絶縁層を誘電体層とし、前記第２ポリシリ
コンを上層電極とするキャパシタパターンを形成する工
程とを有することを特徴とする半導体装置の製造方法。
【請求項９】二層ポリシリコン構造を有するＥＥＰＲ
ＯＭセルと、前記ＥＥＰＲＯＭのデータの書き込みもし
くは消去のために必要な高電圧を供給するための回路で
あって、キャパシタを用いた昇圧回路とを有する半導体
装置の製造方法において、ＥＥＰＲＯＭセル形成領域の一部の基板表面層に第１不
純物拡散領域を形成する際に、該キャパシタ形成領域の
基板表面層にも、前記第１不純物拡散領域と同じ条件で
不純物拡散領域を形成する工程と、ＥＥＰＲＯＭセル形成領域および該キャパシタ形成領域
の基板表面上に、ゲート絶縁膜、トンネル絶縁膜、およ
び第１ポリシリコン膜を順次形成する工程と、該キャパシタ形成領域に形成された前記第１ポリシリコ
ン膜、ゲート絶縁膜およびトンネル絶縁膜または、前記
第１ポリシリコン膜およびゲート絶縁膜をエッチング除
去する工程と、ＥＥＰＲＯＭセル形成領域および該キャパシタ形成領域
の基板上に、窒化シリコン膜を含む絶縁層と第２ポリシ
リコン膜を順次形成する工程と、前記第１ポリシリコン膜、前記絶縁層および前記第２ポ
リシリコン膜をそれぞれエッチングし、ＥＥＰＲＯＭセ
ル形成領域には各ゲートパターンを形成するとともに、
キャパシタ形成領域には前記不純物拡散領域を下層電極
とし、前記絶縁層を誘電体層とし、前記第２ポリシリコ
ン膜を上層電極とするキャパシタパターンを形成する工
程とを有することを特徴とする半導体装置の製造方法。