KR970030645A - 반도체 소자의 소자분리절연막 형성방법 - Google Patents

반도체 소자의 소자분리절연막 형성방법 Download PDF

Info

Publication number
KR970030645A
KR970030645A KR1019950045481A KR19950045481A KR970030645A KR 970030645 A KR970030645 A KR 970030645A KR 1019950045481 A KR1019950045481 A KR 1019950045481A KR 19950045481 A KR19950045481 A KR 19950045481A KR 970030645 A KR970030645 A KR 970030645A
Authority
KR
South Korea
Prior art keywords
insulating film
film
insulating layer
forming
etching
Prior art date
Application number
KR1019950045481A
Other languages
English (en)
Other versions
KR0179554B1 (ko
Inventor
권성구
이승무
Original Assignee
김주용
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김주용, 현대전자산업주식회사 filed Critical 김주용
Priority to KR1019950045481A priority Critical patent/KR0179554B1/ko
Priority to US08/749,024 priority patent/US5665635A/en
Priority to GB9624158A priority patent/GB2307788B/en
Priority to JP8317891A priority patent/JP2738831B2/ja
Priority to DE19649445A priority patent/DE19649445B4/de
Publication of KR970030645A publication Critical patent/KR970030645A/ko
Application granted granted Critical
Publication of KR0179554B1 publication Critical patent/KR0179554B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Formation Of Insulating Films (AREA)
  • Element Separation (AREA)

Abstract

본 발명은 반도체소자의 소자분리절연막 형성방법에 관한 것으로, 반도체기판 상부에 제 1절연막을 형성하고 그 상부에 제2절연막을 형성한 다음, 소자분리마스크를 이용한 식각공정으로 상기 제2절연막, 제1절연막 및 반도체기판을 순차적으로 식각하여 트렌치를 형성한 다음, 상기 트렌치 표면에 제3절연막을 형성하고 전체표면상부를 플라즈마처리한 다음, 전체표면상부에 O3-TEOS USG 막을 형성하여 평탄화시키고 에치백공정으로 상기 제2절연막을 노출시킨 다음, 상기 제2절연막을 습식방법으로 제거하되, 과도식각하여 상기 O3-TEOS USG막을 일부식각함으로써 간단한 공정으로 트렌치형 소자분리절연막을 형성하여 반도체소자의 특성 및 신뢰성을 향상시키고 반도체소자의 생산성을 향상시키며 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체 소자의 소자분리절연막 형성방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3a도 내지 제3e도는 본 발명의 실시예에 따른 반도체 소자의 소자분리절연막 형성공정을 도시한 단면도.

Claims (26)

  1. 반도체기판 상부에 제1절연막을 형성하는 공정과, 상기 제1절연막 상부에 제2절연막을 형성하는 공정과, 소자분리마스크를 이용한 식각공정으로 상기 제2절연막과 제1절연막 그리고 반도체기판을 식각하여 트렌치를 형성하는 공정과, 상기 열산화공정으로 상기 트렌치의 표면에 제3절연막을 형성하는 공정과, 전체표면상부를 질소가스분위기로 플라즈마처리하는 공정과, 전체표면상부에 O3-TEOS USG 막을 형성하여 평탄화시키는 공정과, 일정온도에서 열공정을 실시하여 상기 O3-TEOS USG 막의 막질을 치밀화시키는 공정과, 상기 O3-TEOS USG 막을 에치백하여 상기 제 2 절연막을 노출시키는 공정과, 상기 제2절연막을 습식 방법 으로 제거하는 공정을 포함하는 반도체 소자의 소자분리절연막 형성방법.
  2. 제1항에 있어서, 상기 제1절연막은 열산화공정으로 형성되는 패드산화막인 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
  3. 제1항에 있어서, 상기 제1절연막은 30 내지 300Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
  4. 제1항에 있어서, 상기 제2절연막은 질화막으로 형성되는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
  5. 제1항에 있어서, 상기 제2절연막은500 내지 3000Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
  6. 제1항, 제4항 또는 제5항에 있어서, 상기 제2절연막은 CVD방법으로 형성되는것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
  7. 제1항에 있어서, 상기 트렌치는 500 내지 6000Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
  8. 제1항에 있어서, 상기 제3절연막은 일정온도에서 습식산화방법으로 형성되는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
  9. 제8항에 있어서, 상기 일정온도는 750 내지 1100℃인 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
  10. 제8항에 있어서, 상기 제3절연막은 30 내지 1000Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 소자분리 절연막 형성방법.
  11. 제1항에 있어서, 상기 플라즈마처리공정은 아르곤가스분위기로 실시되는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
  12. 제1항에 있어서, 상기 플라즈마처리공정은 암모니아가스분위기로 실시되는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
  13. 제1항에 있어서, 상기 플라즈마처리공정은 HF 용액을 이용한 세척공정이 대신 사용되는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
  14. 제1항에 있어서, 상기 플라즈마처리공정은 SC-1용액을 이용한 세척공정이 대신 사용되는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
  15. 제1항에 있어서, 상기 플라즈마처리공정은 H2SO4/H202 용액을 이용한 세척공정이 대신 사용되는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
  16. 제1항, 제11항 내지 제15항 중 어느 한 항에 있어서, 상기 플라즈마처리공정은 압력이 1 내지 3Torr, 전력은 하이/로우인 듀얼 주파수로서 각각 0.5 내지 1KW과 0.2 내지 1KW이고 처리온도가 350 내지 450℃인 조건에서 10 내지 60초의 시간동안 실시되는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
  17. 제1항에 있어서, 상기 O3/TEOS USG 막은 O3/TEOS 비가 10 내지 20인 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
  18. 제1항에 있어서, 상기 O3-TEOS USG 막은 380 내지 450℃의 온도에서 5,000 내지 20,000Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
  19. 제1항에 있어서, 상기 열공정은 900 내지 1100℃의 온도에서 실시되는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
  20. 제1항에 있어서, 상기 열공정은 10 내지 60분 동안 실시되는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
  21. 제1항에 있어서, 상기 에치백공정은 습식에치백공정으로 실시되는 것을 특징으로 하는 반도체소자의 소자 분리절연막 형성방법.
  22. 제1항에 있어서, 상기 에치백공정은 건식에치백공정으로 실시되는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
  23. 제1항에 있어서, 상기 에치백공정은 CMP 공정으로 실시되는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
  24. 제1항에 있어서, 상기 제2절연막 식각방법은 상기 제1,3절연막 및 O3-TEOS USG 막과의 식각선택비 차이를 이용한 습식식각방법으로 실시되는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
  25. 제1항 또는 제24항에 있어서, 상기 제2절연막은 뜨거운 H3PO4를 이용한 습식식각방법으로 제거되는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
  26. 제1항에 있어서, 상기 제2절연막 식각공정은 상기 제2절연막이 과도식각되어 상기 O3-TEOS USG 막의 상부면이 소정두께 식각되는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950045481A 1995-11-30 1995-11-30 반도체 소자의 소자분리절연막 형성방법 KR0179554B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1019950045481A KR0179554B1 (ko) 1995-11-30 1995-11-30 반도체 소자의 소자분리절연막 형성방법
US08/749,024 US5665635A (en) 1995-11-30 1996-11-14 Method for forming field oxide film in semiconductor device
GB9624158A GB2307788B (en) 1995-11-30 1996-11-20 Method for forming field oxide film in semiconductor device
JP8317891A JP2738831B2 (ja) 1995-11-30 1996-11-28 半導体素子のフィールド酸化膜形成方法
DE19649445A DE19649445B4 (de) 1995-11-30 1996-11-28 Verfahren zum Bilden eines Feldoxidfilms in einem Halbleiterelement

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950045481A KR0179554B1 (ko) 1995-11-30 1995-11-30 반도체 소자의 소자분리절연막 형성방법

Publications (2)

Publication Number Publication Date
KR970030645A true KR970030645A (ko) 1997-06-26
KR0179554B1 KR0179554B1 (ko) 1999-04-15

Family

ID=19436943

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950045481A KR0179554B1 (ko) 1995-11-30 1995-11-30 반도체 소자의 소자분리절연막 형성방법

Country Status (5)

Country Link
US (1) US5665635A (ko)
JP (1) JP2738831B2 (ko)
KR (1) KR0179554B1 (ko)
DE (1) DE19649445B4 (ko)
GB (1) GB2307788B (ko)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100315447B1 (ko) * 1999-03-25 2001-11-28 황인길 반도체 소자 분리를 위한 얕은 트렌치 제조 방법
KR100315445B1 (ko) * 1999-03-25 2001-11-28 황인길 반도체 소자 분리를 위한 얕은 트렌치 제조 방법
KR100325602B1 (ko) * 1999-05-11 2002-02-25 황인길 반도체 소자의 제조 방법
KR100346845B1 (ko) * 2000-12-16 2002-08-03 삼성전자 주식회사 반도체 장치의 얕은 트렌치 아이솔레이션 형성방법
KR100333714B1 (ko) * 1998-06-29 2002-08-22 주식회사 하이닉스반도체 반도체장치의소자분리막형성방법
KR100671155B1 (ko) * 2001-06-26 2007-01-17 매그나칩 반도체 유한회사 반도체 장치의 소자분리막 형성 방법
KR100770455B1 (ko) * 2001-06-22 2007-10-26 매그나칩 반도체 유한회사 반도체소자의 제조방법

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ATE298789T1 (de) * 1995-10-31 2005-07-15 Dnavec Research Inc Negativstrand rna virus mit selbständiger replikationsaktivität
KR970052338A (ko) * 1995-12-23 1997-07-29 김주용 반도체 소자의 제조방법
TW334614B (en) * 1997-03-04 1998-06-21 Winbond Electronics Corp The method of forming shallow trench isolation
US6096662A (en) * 1997-03-26 2000-08-01 Advanced Micro Devices, Inc. NH3 /N2 plasma treatment to enhance the adhesion of silicon nitride to thermal oxide
US5926722A (en) * 1997-04-07 1999-07-20 Taiwan Semiconductor Manufacturing Co., Ltd. Planarization of shallow trench isolation by differential etchback and chemical mechanical polishing
US5786262A (en) * 1997-04-09 1998-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Self-planarized gapfilling for shallow trench isolation
US5726090A (en) * 1997-05-01 1998-03-10 Taiwan Semiconductor Manufacturing Company, Ltd. Gap-filling of O3 -TEOS for shallow trench isolation
US5731241A (en) * 1997-05-15 1998-03-24 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned sacrificial oxide for shallow trench isolation
US5741740A (en) * 1997-06-12 1998-04-21 Taiwan Semiconductor Manufacturing Company, Ltd. Shallow trench isolation (STI) method employing gap filling silicon oxide dielectric layer
US5930644A (en) * 1997-07-23 1999-07-27 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming a shallow trench isolation using oxide slope etching
KR100486210B1 (ko) * 1997-09-12 2005-06-16 삼성전자주식회사 프로파일을개선할수있는트랜치소자분리공정의세정방법
US5811345A (en) * 1997-09-18 1998-09-22 Taiwan Semiconductor Manufacturing Co., Ltd. Planarization of shallow- trench- isolation without chemical mechanical polishing
KR100261018B1 (ko) * 1997-09-25 2000-08-01 윤종용 반도체장치의트렌치격리형성방법
KR100253078B1 (ko) 1997-12-23 2000-04-15 윤종용 반도체 장치의 트렌치 격리 형성 방법
JPH11274287A (ja) 1998-03-24 1999-10-08 Sharp Corp 素子分離領域の形成方法
KR100268453B1 (ko) 1998-03-30 2000-11-01 윤종용 반도체 장치 및 그것의 제조 방법
KR100280106B1 (ko) * 1998-04-16 2001-03-02 윤종용 트렌치 격리 형성 방법
US6004863A (en) * 1998-05-06 1999-12-21 Taiwan Semiconductor Manufacturing Company Non-polishing sacrificial layer etchback planarizing method for forming a planarized aperture fill layer
EP0959496B1 (en) 1998-05-22 2006-07-19 Applied Materials, Inc. Methods for forming self-planarized dielectric layer for shallow trench isolation
KR100286736B1 (ko) 1998-06-16 2001-04-16 윤종용 트렌치 격리 형성 방법
US6239002B1 (en) 1998-10-19 2001-05-29 Taiwan Semiconductor Manufacturing Company Thermal oxidizing method for forming with attenuated surface sensitivity ozone-teos silicon oxide dielectric layer upon a thermally oxidized silicon substrate layer
US6090714A (en) * 1998-10-23 2000-07-18 Taiwan Semiconductor Manufacturing Company Chemical mechanical polish (CMP) planarizing trench fill method employing composite trench fill layer
US6197658B1 (en) * 1998-10-30 2001-03-06 Taiwan Semiconductor Manufacturing Company Sub-atmospheric pressure thermal chemical vapor deposition (SACVD) trench isolation method with attenuated surface sensitivity
US6403445B1 (en) * 1999-04-06 2002-06-11 Advanced Micro Devices, Inc. Enhanced trench isolation structure
KR20010053649A (ko) * 1999-12-01 2001-07-02 박종섭 반도체장치의 소자격리방법
US6541401B1 (en) * 2000-07-31 2003-04-01 Applied Materials, Inc. Wafer pretreatment to decrease rate of silicon dioxide deposition on silicon nitride compared to silicon substrate
US6613651B1 (en) * 2000-09-05 2003-09-02 Lsi Logic Corporation Integrated circuit isolation system
US6406976B1 (en) * 2000-09-18 2002-06-18 Motorola, Inc. Semiconductor device and process for forming the same
JP4285899B2 (ja) * 2000-10-10 2009-06-24 三菱電機株式会社 溝を有する半導体装置
US6417093B1 (en) 2000-10-31 2002-07-09 Lsi Logic Corporation Process for planarization of metal-filled trenches of integrated circuit structures by forming a layer of planarizable material over the metal layer prior to planarizing
US6586814B1 (en) 2000-12-11 2003-07-01 Lsi Logic Corporation Etch resistant shallow trench isolation in a semiconductor wafer
JP2002289680A (ja) * 2001-03-26 2002-10-04 Kawasaki Microelectronics Kk 半導体装置の素子分離構造の形成方法
US6511924B2 (en) 2001-04-20 2003-01-28 Applied Materials, Inc. Method of forming a silicon oxide layer on a substrate
US6617251B1 (en) 2001-06-19 2003-09-09 Lsi Logic Corporation Method of shallow trench isolation formation and planarization
KR100712984B1 (ko) * 2001-07-30 2007-05-02 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
US6930058B2 (en) * 2003-04-21 2005-08-16 Micron Technology, Inc. Method of depositing a silicon dioxide comprising layer doped with at least one of P, B and Ge

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5166101A (en) * 1989-09-28 1992-11-24 Applied Materials, Inc. Method for forming a boron phosphorus silicate glass composite layer on a semiconductor wafer
US5094972A (en) * 1990-06-14 1992-03-10 National Semiconductor Corp. Means of planarizing integrated circuits with fully recessed isolation dielectric
US5356722A (en) * 1992-06-10 1994-10-18 Applied Materials, Inc. Method for depositing ozone/TEOS silicon oxide films of reduced surface sensitivity
US5308786A (en) * 1993-09-27 1994-05-03 United Microelectronics Corporation Trench isolation for both large and small areas by means of silicon nodules after metal etching
US5492858A (en) * 1994-04-20 1996-02-20 Digital Equipment Corporation Shallow trench isolation process for high aspect ratio trenches

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100333714B1 (ko) * 1998-06-29 2002-08-22 주식회사 하이닉스반도체 반도체장치의소자분리막형성방법
KR100315447B1 (ko) * 1999-03-25 2001-11-28 황인길 반도체 소자 분리를 위한 얕은 트렌치 제조 방법
KR100315445B1 (ko) * 1999-03-25 2001-11-28 황인길 반도체 소자 분리를 위한 얕은 트렌치 제조 방법
KR100325602B1 (ko) * 1999-05-11 2002-02-25 황인길 반도체 소자의 제조 방법
KR100346845B1 (ko) * 2000-12-16 2002-08-03 삼성전자 주식회사 반도체 장치의 얕은 트렌치 아이솔레이션 형성방법
KR100770455B1 (ko) * 2001-06-22 2007-10-26 매그나칩 반도체 유한회사 반도체소자의 제조방법
KR100671155B1 (ko) * 2001-06-26 2007-01-17 매그나칩 반도체 유한회사 반도체 장치의 소자분리막 형성 방법

Also Published As

Publication number Publication date
KR0179554B1 (ko) 1999-04-15
JPH09283612A (ja) 1997-10-31
DE19649445A1 (de) 1997-06-05
JP2738831B2 (ja) 1998-04-08
DE19649445B4 (de) 2008-01-03
GB2307788B (en) 2000-11-01
US5665635A (en) 1997-09-09
GB9624158D0 (en) 1997-01-08
GB2307788A (en) 1997-06-04

Similar Documents

Publication Publication Date Title
KR970030645A (ko) 반도체 소자의 소자분리절연막 형성방법
KR0151051B1 (ko) 반도체장치의 절연막 형성방법
US7413987B2 (en) Method for manufacturing a semiconductor device
JPH07230940A (ja) 直接ウェハ結合構造および方法
JP2001223267A (ja) 半導体装置の製造方法
KR100315441B1 (ko) 반도체 소자 분리를 위한 얕은 트렌치 제조 방법
KR970053449A (ko) 반도체소자의 소자분리 영역의 제조방법
US5977608A (en) Modified poly-buffered isolation
KR100559042B1 (ko) 반도체 소자의 쉘로우 트렌치 소자분리막 형성 방법
KR100588647B1 (ko) 반도체 소자의 제조 방법
KR100492790B1 (ko) 반도체소자의소자분리절연막형성방법
KR100801724B1 (ko) 반도체 소자의 소자 분리막 형성 방법
KR20010008560A (ko) 반도체소자의 소자분리막 형성방법
KR19990055199A (ko) 반도체 장치의 소자 분리막 형성방법
KR0139268B1 (ko) 반도체 소자의 필드산화막 형성방법
KR970053471A (ko) 반도체소자의 소자분리막 제조방법
KR100437541B1 (ko) 반도체소자의소자분리절연막형성방법
KR100327579B1 (ko) 반도체소자의 패드질화막 형성방법
KR20040060417A (ko) 반도체소자의 소자분리방법
KR100477924B1 (ko) 반도체 소자의 소자분리막 형성 방법
KR100663009B1 (ko) 불순물을 감소시키는 산화물 스트립 형성 방법
KR20060077486A (ko) 반도체 소자의 소자분리막 형성방법
KR100637095B1 (ko) 반도체 소자의 제조방법
KR940009578B1 (ko) 반도체 장치 및 그 제조방법
KR20080062560A (ko) 반도체 소자의 소자분리막 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20081027

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee