KR100663009B1 - 불순물을 감소시키는 산화물 스트립 형성 방법 - Google Patents

불순물을 감소시키는 산화물 스트립 형성 방법 Download PDF

Info

Publication number
KR100663009B1
KR100663009B1 KR1020040112416A KR20040112416A KR100663009B1 KR 100663009 B1 KR100663009 B1 KR 100663009B1 KR 1020040112416 A KR1020040112416 A KR 1020040112416A KR 20040112416 A KR20040112416 A KR 20040112416A KR 100663009 B1 KR100663009 B1 KR 100663009B1
Authority
KR
South Korea
Prior art keywords
hydrogen fluoride
oxide film
oxide
impurities
duf
Prior art date
Application number
KR1020040112416A
Other languages
English (en)
Other versions
KR20060073277A (ko
Inventor
강철구
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020040112416A priority Critical patent/KR100663009B1/ko
Publication of KR20060073277A publication Critical patent/KR20060073277A/ko
Application granted granted Critical
Publication of KR100663009B1 publication Critical patent/KR100663009B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H01L21/31122—Etching inorganic layers by chemical means by dry-etching of layers not containing Si, e.g. PZT, Al2O3

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Drying Of Semiconductors (AREA)
  • Weting (AREA)

Abstract

본 발명은 DLP(Digital Light Processing) 장치에서 불순물을 감소시키는 산화물 스트립 형성 방법에 관한 것으로, 플루오르화수소를 처리하여 소정의 하부구조를 갖는 실리콘기판 상의 산화막을 제거하는 통상의 방법을 실시하기에 앞서 산화막층을 평탄화하는 소정의 화학 기계적 평탄화 또는 연마(CMP; Chemical Mechanical Planarization or polishing) 공정을 선행하거나, 막 하부 확산(DUF; Diffusion Under Film) 패턴을 식각하여 형성되는 홈에 포토레지스트를 처리하여 DUF 역 패턴(reverse DUF pattern)을 형성하고 건식 식각하는 공정을 선행함으로써, 플루오르화수소의 처리농도를 고농도로 하지 않고 처리시간을 더 길게 하지 않더라도 산화막을 효율적으로 제거할 수 있으므로, 플루오르화수소 처리에 따르는 불순물 등이 거의 생성되지 않는 산화물 스트립을 형성할 수 있다.
DLP 장치, 산화물, 불순물, CMP, 포토레지스트

Description

불순물을 감소시키는 산화물 스트립 형성 방법{Method for Defining Oxide Strip to Reduce Impurities}
도 1a는 에피택시층이 성장된 상태를 도시한 개략 단면도.
도 1b는 종래의 방법에 따라 형성된 산화물 스트립을 도시한 개략 단면도.
도 2a는 도 1b에서 나타낸 불순물의 분포지도.
도 2b는 불순물이 갖는 형상을 도시한 도면.
도 3a는 에피택시층이 성장된 상태를 도시한 개략 단면도.
도 3b는 본 발명의 일구현예에 따른 CMP 공정 후의 산화막층 상태를 도시한 개략 단면도.
도 3c는 본 발명의 일구현예에 따라 형성된 산화물 스트립을 도시한 개략 단면도.
도 4a는 에피택시층이 성장된 상태를 도시한 개략 단면도.
도 4b는 본 발명의 또 다른 구현예에 따른 DUF 역 패턴 형성할 때 산화막층 상태를 도시한 개략 단면도.
도 4c는 도 4b의 DUF 역 패턴을 건식 식각한 후의 산화막층 상태를 도시한 개략 단면도.
도 4d는 본 발명의 또 다른 구현예에 따라 형성된 산화물 스트립을 도시한 개략 단면도.
<도면의 주요 부호에 대한 설명>
10: 실리콘기판 12: DUF(Diffusion Under Film)
20: 산화막층 20a: 식각부
20b: 필드부 22: 불순물 및 잔여물
30: 포토레지스트 40: 산화물 스트립
본 발명은 DLP(Digital Light Processing) 장치에서 불순물 및 잔여물을 감소시키는 산화물 스트립 형성 방법에 관한 것이다.
DLP(Digital Light Processing) 장치는 막 하부확산(DUF; Diffusion under film, 이하, “DUF”라 함) 패턴을 형성하고 식각하여 DUF를 형성(define)한 다음, 에피택시 층을 성장시키는 별도의 공정이 있으며, 이후에 절연을 하도록 소정 두께의 패드 산화막을 적층하고, 그 상단에 상, 하층간의 보호 역할을 하는 질화막을 적층하며, 모우트(moat) 패턴을 형성하고 식각하여 모우트를 형성(define)하는 순차적 공정이 진행된다는 점에서 다른 장치에서의 공정과는 차이점이 있다.
도 1a는 에피택시층이 성장된 상태를 도시한 개략 단면도이고, 도 1b는 종래의 방법에 따라 고농도의 플루오르화수소를 처리하여 산화막을 제거함으로써 형성된 산화물 스트립을 도시한 개략 단면도이며, 도 2a는 도 1b에서 도시한 불순물 및 잔여물의 분포지도이고, 도 2b는 불순물 및 잔여물 등의 결함이 갖는 형상을 도시한 도면이다.
도 1a에 도시된 바와 같이, 에피택시층이 성장된 실리콘기판(10) 상에는 DLP 장치에 불리한 영향을 주는 실리콘 산화막(20)이 형성된다. 따라서, 패드 산화막을 적층하기에 앞서 실리콘 산화막(20)을 제거하여 산화물 스트립을 형성하는 단계가 수행되는데, 종래에는 주로 플루오르화수소를 처리하여 산화막(20)을 식각함으로써 산화물 스트립이 제조되었다. 도 1a에 도시된 바와 같이, DUF 식각부(20a)의 실리콘 산화막 두께는 통상 약 350Å이지만, DUF 필드부(20b)의 두께는 통상 약 3,400Å에 달함에 따라, 0.5% 농도의 플루오르화수소를 사용하는 일반적인 방법에 의해서는 산화막을 제거하기가 곤란하므로, 종래에는 주로 16.3%에 이르는 고농도의 플루오르화수소를 사용하였다. 또한, 고농도로 처리하더라도 처리시간은 단축할 수 없어 처리시간은 200초 이상으로 장시간으로 하였다. 이어서, 스크리닝 공정을 추가로 진행한다고 하더라도, 플루오르화수소를 앞서의 방법에 따라 고농도로 처리할 경우, 도 1b, 도 2a 및 도 2b에 도시된 바와 같이, 발생되는 잔여물, 불순물(22) 등이 너무 많아서 산화물 스트립 상에는 여전히 많은 수의 잔여물 등이 잔존하게 되는 또 다른 문제점이 있으며, 이때 발생된 불순물 등은 이후 진행되는 모우트 패턴(도시하지 않음)을 형성하고 식각하는 단계에서도 잔존하여 불완전한 식각 상태(blocked etch)를 유발할 가능성이 크며, 최종적으로는 소자 특성에 불리한 영향을 주었다.
따라서, 본 발명자들은 이러한 종래의 문제점을 해결하기 위하여 연구를 거듭한 결과, DLP 장치에서 플루오르화수소를 처리하여 소정의 하부구조를 갖는 실리콘기판 상의 산화막을 제거하는 통상의 방법을 실시하기에 앞서, 산화막층을 평탄화시키는 소정의 CMP 공정을 선행하거나, DUF 패턴을 식각하여 형성되는 홈에 포토레지스트를 처리하여 DUF 역 패턴을 형성하고 건식 식각하는 공정을 선행함으로써, 플루오르화수소의 농도를 고농도로 하지 않고 처리시간을 더 길게 하지 않더라도 산화막이 충분히 제거된 산화물 스트립을 제조할 수 있으며, 저농도의 플루오르화수소를 처리함에 따라 불순물 등의 발생 또한 감소시킬 수 있다는 점을 발견하고 본 발명을 완성하게 되었다.
본 발명의 목적은 DLP 장치에서 산화물 스트립 형성을 위하여 산화막 제거할 때 발생되는 불순물 등의 생성을 감소할 수 있는 산화물 스트립 형성 방법을 제공하는 것이다.
이러한 목적을 달성하기 위하여, 본 발명은, DLP(Digital Light Processing) 장치에서 불순물 등의 결함을 감소시키는 산화물 스트립 형성 방법으로서, 산화막층을 평탄화하는 소정의 화학 기계적 평탄화 또는 연마(CMP; Chemical Mechanical Planarization or polishing) 공정을 실시한 다음, 플루오르화수소를 처리하여, 소정의 하부구조를 갖는 실리콘기판 상의 산화막을 제거하며, 플루오르화수소는 0.1 내지 1% 플루오르화수소임을 특징으로 한다.
또한, 본 발명은 DLP(Digital Light Processing) 장치에서 불순물 등의 결함 을 감소시키는 산화물 스트립 형성 방법으로서, 막 하부 확산(DUF; Diffusion Under Film) 패턴을 형성하고 식각하는 단계에서 형성된 홈에 포토레지스트를 처리하여 포토레지스트가 처리된 식각부의 높이가 필드부보다 높은 DUF 역 패턴을 형성하고 건식 식각하는 공정을 실시한 다음, 플루오르화수소를 처리하여, 소정의 하부구조를 갖는 실리콘기판 상의 산화막을 제거하며, 플루오르화수소는 0.1 내지 1% 플루오르화수소임을 특징으로 한다.
이하 도면을 참조로 본 발명의 구체적인 구현예에 대해 설명한다.
제1구현예
도 3a는 에피택시층이 성장된 상태를 도시한 개략 단면도로서, 도 1a에서와 동일한 상태에 있다. 이후, 플루오르화수소를 처리하여 산화막을 제거하는 공정이 바로 진행되지 않고 소정의 화학 기계적 평탄화 또는 연마 공정이 먼저 실시된다. 화학 기계적 평탄화 또는 연마 공정(CMP; Chemical Mechanical Planarization or polishing, 이하, "CMP 공정"이라 함)이란 미세 회로 선폭과 다층배선의 제조를 위해 금속 배선층 사이의 실리콘 산화막으로 된 층간 절연막을 평탄화하기 위해 도입된 반도체 제조 기술로서, 본 발명에서는 이러한 CMP 공정을 이용하여 도 3b에 도시한 바와 같이 산화막층(20)을 평탄화하면서 식각하여 막층의 두께를 1차로 대폭 감소시키는 역할을 하게 된다. 이후, 플루오르화수소를 처리하여 2차로 잔존하는 산화막을 제거하여 산화물 스트립을 형성하는 공정이 진행된다. 이 공정이 종래의 방법에서와 다른 점은 1차로 산화막층 두께가 얇아짐에 따라 플루오르화수소를 고 농도로 처리하지 않아도 잔존하는 산화막층(20)을 쉽게 제거할 수 있으며, 또한 장시간 처리하지 않더라도 산화막층을 거의 완전히 제거할 수 있다.
이 단계에서 플루오르화수소는 0.1 내지 1% 농도, 더욱 바람직하게는 0.1 내지 0.5% 농도의 플루오르화수소 수용액을 사용하는 것이 바람직하다. 0.1% 농도 미만의 플루오르화수소를 처리할 경우 산화막층(20)이 완전히 제거되지 않는 문제점이 있으며, 1% 농도 초과의 플루오르화수소를 처리할 경우 불순물 등이 생성되는 문제점이 있을 수 있다. 산화막층에 대한 플루오르화수소의 처리시간은 통상의 방법에서의 처리시간을 따르며, 300초 이하라면 바람직하며, 보통은 그 처리시간을 250 내지 300초로 한다.
도 3c는 1, 2차를 거쳐 산화막(20)이 제거된 산화물 스트립(40)을 도시한 개략 단면도로서, 불순물 등의 생성량이 거의 없었다. 이러한 산화막 제거 공정 후에 비로소 절연을 하도록 소정 두께의 패드 산화막을 적층하고, 그 상단에 상, 하층간의 보호 역할을 하는 질화막을 적층하며, 모우트 패턴을 형성하고 식각하여 모우트를 형성하는 등의 일련의 과정이 순차적으로 진행될 수 있다.
제2구현예
도 4a는 에피택시층이 성장된 상태를 도시한 개략 단면도로서, 도 1a에서와 동일한 상태에 있다. 이후, 플루오르화수소를 처리하여 산화막을 제거하는 공정이 바로 진행되지 않고 막 하부 확산(DUF; Diffusion Under Film) 패턴을 형성하고 식각하는 단계에서 형성된 홈에 포토레지스트(30)를 처리하여 포토레지스트가 처리된 식각부의 높이가 필드부보다 높은 DUF 역 패턴(Reverse duf pattern)을 형성하고 건식 식각하여 포토레지스트가 처리된 식각부(20a)를 제외한 필드부(20b)의 산화막만을 식각하는 공정을 먼저 실시한다. 이는 필드부의 산화막이 식각부의 산화막에 비해 두께가 높으므로 따르는 건식 식각을 할 때 선택비 차이에 의한 결함을 유발할 수 있으므로 두께가 낮은 부분을 포토레지스트로 막아 낮은 산화막 부분의 식각을 방지하기 위한 것이다. 도 4b에 도시한 바와 같이 포토레지스트를 처리하여 DUF 역 패턴을 형성하고, 도 4c에 도시한 바와 같이 DUF 역 패턴을 건식 식각하는 단계를 거침으로써 산화막층(20)의 두께를 1차로 대폭 감소시키는 역할을 하게 된다. 건식 식각을 할 때에는 패턴 및 비-패턴(non-pattern)에 제한을 두지 않는다. CMP 공정을 실시하여 1차로 산화막을 제거하는 제1구현예와의 차이점은, CMP 공정에 의한 산화막 1차 제거단계에서는 산화막(20)이 식각되는 부위가 식각부(20a)와 필드부(20b) 전체인데 반하여, 포토레지스트를 처리하는 DUF 역 패턴에 의한 산화막 1차 제거단계에서는 산화막이 식각되는 부위가 식각부(20a)를 제외한 필드부(20b)에 한정된다는 점이다. 이후, 플루오르화수소를 처리하여 2차로 산화막을 제거하는 공정을 거침으로써 산화물 스트립을 형성하게 된다. 이 공정이 종래의 산화막 제거방법과 다른 점은 1차로 식각부(20a)를 제외한 필드부(20b)의 산화막층을 식각함으로써 두께가 얇아져 있으므로 플루오르화수소를 고농도로 처리하지 않아도 산화막층을 식각하여 제거할 수 있으며, 또한 처리시간을 더 길게 하지 않더라도 산화막층이 완전 제거된 산화물 스트립(40)을 형성할 수 있다.
이 단계에서 플루오르화수소는 0.1 내지 1% 농도, 더욱 바람직하게는 0.1 내 지 0.5% 농도의 플루오르화수소 수용액을 사용하는 것이 바람직하다. 0.1% 농도 미만의 플루오르화수소를 처리할 경우 산화막층이 완전히 제거되지 않는 문제점이 있으며, 1% 농도 초과의 플루오르화수소를 처리할 경우 불순물 등이 생성되는 문제점이 있을 수 있다. 산화막층에 대한 플루오르화수소의 처리시간은 통상의 방법에서의 처리시간을 따르며, 300초 이하라면 바람직하며, 보통은 그 처리시간을 250 내지 300초로 한다.
도 4d는 1, 2차를 거쳐 산화막이 제거된 산화물 스트립(40)을 도시한 개략 단면도로서, 불순물 등의 생성량이 거의 없었다. 이러한 산화막 제거 공정 후에 비로소 절연을 하도록 소정 두께의 패드 산화막을 적층하고, 그 상단에 상, 하층간의 보호 역할을 하는 질화막을 적층하며, 모우트 패턴을 형성하고 식각하여 모우트를 형성하는 등의 일련의 과정이 순차적으로 진행될 수 있다.
이상으로부터 알 수 있는 바와 같이, 본 발명에 따르면 플루오르화수소를 처리하여 산화막을 식각하기에 앞서, 산화막층을 부분적으로 식각하는 단계를 추가하여 산화막을 제거함으로써, 처리되는 플루오르화수소의 농도를 고농도로 하지 않고 처리시간을 더 길게 하지 않더라도 산화막을 효율적으로 제거할 수 있으므로, 플루오르화수소 처리에 따르는 불순물 등이 거의 생성되지 않는 산화물 스트립을 형성할 수 있다.

Claims (4)

  1. 삭제
  2. 삭제
  3. DLP(Digital Light Processing) 장치에서 불순물을 감소시키는 산화물 스트립 형성 방법으로서,
    막 하부 확산(DUF; Diffusion Under Film) 패턴을 형성하고 식각하는 단계에서 형성된 홈에 포토레지스트를 처리하여 상기 포토레지스트의 높이가 필드부보다 높은 DUF 역 패턴을 형성하고 건식 식각하는 공정을 실시한 다음, 플루오르화수소를 처리하여, 소정의 하부구조를 갖는 실리콘기판 상의 산화막을 제거하며,
    상기 플루오르화수소의 농도는 0.1 내지 1% 플루오르화수소임을 특징으로 하 는 불순물을 감소시키는 산화물 스트립 형성 방법.
  4. 제3항에서, 상기 플루오르화수소의 처리시간은 300초 이하임을 특징으로 하는 산화물 스트립 형성 방법.
KR1020040112416A 2004-12-24 2004-12-24 불순물을 감소시키는 산화물 스트립 형성 방법 KR100663009B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040112416A KR100663009B1 (ko) 2004-12-24 2004-12-24 불순물을 감소시키는 산화물 스트립 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040112416A KR100663009B1 (ko) 2004-12-24 2004-12-24 불순물을 감소시키는 산화물 스트립 형성 방법

Publications (2)

Publication Number Publication Date
KR20060073277A KR20060073277A (ko) 2006-06-28
KR100663009B1 true KR100663009B1 (ko) 2006-12-28

Family

ID=37166387

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040112416A KR100663009B1 (ko) 2004-12-24 2004-12-24 불순물을 감소시키는 산화물 스트립 형성 방법

Country Status (1)

Country Link
KR (1) KR100663009B1 (ko)

Also Published As

Publication number Publication date
KR20060073277A (ko) 2006-06-28

Similar Documents

Publication Publication Date Title
JP4553410B2 (ja) 新しい浅いトレンチ分離技術
US5966614A (en) Silicon nitride-free isolation methods for integrated circuits
US7611950B2 (en) Method for forming shallow trench isolation in semiconductor device
KR100315441B1 (ko) 반도체 소자 분리를 위한 얕은 트렌치 제조 방법
KR100567022B1 (ko) 반도체소자의 트렌치를 이용한 소자분리막 형성방법
JP4147578B2 (ja) Ｓｏｉウエーハの製造方法
KR100663009B1 (ko) 불순물을 감소시키는 산화물 스트립 형성 방법
JP2000323564A (ja) 半導体装置の製造方法
KR100196420B1 (ko) 소자격리영역의 형성방법
KR100979230B1 (ko) 반도체 소자의 얕은 트랜치 소자분리막 형성방법
US20030124813A1 (en) Method of fabricating shallow trench isolation
JP2003282869A (ja) 半導体装置の製造方法
KR100420701B1 (ko) 반도체 소자의 소자 분리막 형성 방법
KR100492776B1 (ko) 반도체소자의 제조방법
KR100561524B1 (ko) 소자 분리막 형성 방법
KR19990004549A (ko) 반도체 소자의 소자분리막 제조방법
KR20040004988A (ko) 반도체 소자의 소자분리막 형성방법
KR100430582B1 (ko) 반도체 소자의 제조 방법
KR100782789B1 (ko) 반도체 소자의 제조 방법
KR100995328B1 (ko) 반도체 소자의 소자분리막 형성 방법
KR100632053B1 (ko) 반도체 장치의 소자 분리막의 제조 방법
KR20030052663A (ko) 반도체소자의 분리 방법
KR20080062560A (ko) 반도체 소자의 소자분리막 형성방법
KR100944666B1 (ko) 반도체 소자의 소자 분리막 형성 방법
KR100864845B1 (ko) 반도체소자의 소자분리막 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee