KR100473190B1 - 플래시 메모리 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 플래시 메모리 소자의 제조 방법을 개시한다. 이에 의하면, 아이솔레이션층에 의해 액티브 영역이 정의된 반도체 기판 상부에 플로우팅 게이트 도전막을 증착하는 단계; 상기 플로우팅 게이트 도전막 상에 산화막과 질화막을 순차적으로 증착시킨 후 상기 질화막을 평탄화시키는 단계; 및 상기 질화막 상부에 캡층 패턴을 형성한 후 이를 마스크로 상기 질화막과 산화막을 식각하여 플로우팅 게이트 캡층을 형성시키는 단계를 포함하는 것을 특징으로 한다.
따라서, 상기 플로우팅 게이트의 캡층 패턴을 임계 치수 편차 없이 형성할 수 있고, 상기 플로우팅 게이트 도전막의 식각 손상을 최소화시킬 수가 있다.

Description

플래시 메모리 소자의 제조 방법{Method For Manufacturing Flash Memory Device}
본 발명은 플래시(flash) 메모리 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 임계 치수(critical dimension: CD)의 편차(bias)를 억제하면서 플로우팅 게이트의 캡층 패턴을 형성하도록 한 플래시 메모리 소자의 제조 방법에 관한 것이다.
일반적으로, 반도체 메모리 소자는 램(RAM: random access memory)과 롬(ROM: read only memory)으로 구분된다. 상기 램은 디램(DRAM: dynamic random access memory)과 에스램(SRAM: static random access memory)과 같이 시간이 경과함에 따라 이미 저장된 데이터가 소거되는 휘발성이면서도 데이터의 입, 출력이 빠르다. 상기 롬은 한번 데이터를 저장시키고 나면, 그 상태를 계속 유지하지만 데이터의 입, 출력이 느리다. 상기 롬은 롬, 피롬(PROM; programmable ROM), 이피롬(EPROM: erasable PROM), 이이피롬(EEPROM: electrically erasable PROM)으로 세분화된다. 최근에는 전기적으로 데이터를 프로그램하거나 소거할 수 있는 EEPROM에 대한 수요가 급증하고 있다. 상기 EEPROM이나 일괄 소거 기능을 갖는 플래시 메모리의 셀은 플로우팅 게이트(floating gate)와 콘트롤 게이트(control gate)가 적층된 스택(stack) 형 게이트 구조를 갖고 있다.
플래시 메모리 소자의 플로우팅 게이트를 위한 다결정 실리콘층 상에 식각마스크층으로서 질화막을 증착한 후 상기 질화막에 2번의 패터닝 공정을 적용함으로써 상기 질화막을 평면적으로 직사각 형상을 갖는, 플로우팅 게이트의 캡(cap)층을 위한 패턴으로 형성할 수 있다. 상기 캡층의 패턴을 형성하기 위한 패터닝 방법을 도 1을 참조하여 살펴보면, 먼저, 실리콘 기판(10)의 아이솔레이션 영역에 샐로우 트렌치 아이솔레이션(shallow trench isolation: STI) 공정에 의해 절연성의 아이솔레이션층(11)을 형성함으로써 상기 실리콘 기판(10)의 액티브 영역을 정의한다. 그런 다음, 상기 액티브 영역과 상기 아이솔레이션층(11) 상에 다결정 실리콘층(13)을 플로우팅 게이트를 위한 두께, 예를 들어 2000Å 정도의 두께로 증착한다. 이어서, 상기 다결정 실리콘층(13) 상에 캡층용 산화막(15)을 150Å 정도의 두께로 증착하고 그 위에 하드마스크층으로서 캡층용 질화막(17)을 1500Å 정도의 두께로 증착한다. 이후, 상기 질화막(17) 상에 반사 방지막(bottom antireflection coating: BARC)(19)을 형성한다. 이는 상기 아이솔레이션 영역과 상기 액티브 영역 사이의 질화막(17)의 표면 단차가 심하므로 상기 아이솔레이션 영역과 상기 액티브 영역의 질화막(17)의 표면을 평탄화시켜주기 위함이다. 그런 다음, 상기 액티브 영역의 반사 방지막(19) 상에 상기 플로우팅 게이트의 캡층에 해당하는 감광막(PR)의 패턴을 형성한 후 상기 감광막(PR)의 패턴에 의해 마스킹되지 않은 부분의 반사 방지막(19), 질화막(17), 산화막(15)을 식각시킨다.
그리고, 상기 감광막의 패턴을 제거한 후 이와 직교되는 감광막의 패턴을 형성하고 반사 방지막(19), 질화막(17), 산화막(15)을 식각함으로써 질화막(17) 및 산화막(15)의 캡층이 형성된다.
그런데, 종래의 플래시 메모리 소자의 제조 방법에서는 상기 반사 방지막(19)과 상기 감광막(PR)의 식각율이 유사하기 때문에 상기 반사 방지막(19)을 식각할 때 상기 감광막(PR)도 일부 손실된다. 이로써, 상기 질화막(17), 산화막(15)의 패턴에 대한 임계 치수 편차(critical dimension bias)가 발생할 수 있다. 즉, 식각 공정 후에 형성된 상기 질화막(17), 산화막(15)의 패턴 사이즈(W2)가 설계 상의 상기 질화막(17), 산화막(15)의 패턴 사이즈(W1)보다 축소될 수 있다. 또한, 상기 아이솔레이션 영역과 상기 액티브 영역의 단차로 인하여 상기 반사 방지막(19)의 식각 시간이 증가하므로 상기 임계 치수 편차가 심화될 수 있고, 상기 다결정 실리콘층(13)이 부분적으로 두께(T)만큼 식각 손상을 받을 수 있는데, 이는 상기 플로우팅 게이트의 패턴을 형성하기 위한 상기 다결정 실리콘층(13)의 식각공정에서 식각 특성의 불량을 일으키는 원인으로 작용한다.
따라서, 본 발명의 목적은 플래시 메모리 소자용 플로우팅 게이트의 캡층 패턴에 대한 임계 치수 편차를 용이하게 제어하는데 있다.
본 발명의 다른 목적은 상기 캡층의 패턴을 형성하더라도 그 아래의 플로우팅 게이트 도전막의 식각 손상을 최소화하는데 있다.
이와 같은 목적을 달성하기 위한 본 발명에 의한 플래시 메모리 소자의 제조 방법은
아이솔레이션층에 의해 액티브 영역이 정의된 반도체 기판 상부에 플로우팅 게이트 도전막을 증착하는 단계; 상기 플로우팅 게이트 도전막 상에 산화막과 질화막을 순차적으로 증착시킨 후 상기 질화막을 평탄화시키는 단계; 및 상기 질화막 상부에 캡층 패턴을 형성한 후 이를 마스크로 상기 질화막과 산화막을 식각하여 플로우팅 게이트 캡층을 형성시키는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 플로우팅 게이트 도전막을 증착하는 단계 이전에, 상기 반도체 기판 상부에 터널 산화막을 형성하는 단계를 포함할 수 있다.
바람직하게는, 상기 질화막의 평탄화는 화학적 기계적 연마 공정에 의해 수행할 수 있다.
바람직하게는, 상기 질화막과 상기 산화막의 식각은 상기 질화막과 상기 산화막의 식각 선택비를 높이기 위해 CH2F2 가스를 식각 가스로 사용할 수 있다.
이하, 본 발명에 의한 플래시 메모리 소자의 제조 방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일한 구성 및 동일한 작용을 갖는 부분에는 동일 부호를 부여한다.
도 2 내지 도 4는 본 발명에 의한 플래시 메모리 소자의 제조 방법을 나타낸 단면 공정도이다.
도 2를 참조하면, 먼저, 반도체 기판(10), 예를 들어 단결정 실리콘 기판의 아이솔레이션 영역에 샐로우 트렌치 아이솔레이션(STI) 공정이나 로코스(LOCOS) 공정 등에 의해 절연성의 아이솔레이션층(11)을 형성함으로써 상기
반도체 기판(10)의 액티브 영역을 정의한다. 그런 다음, 상기 액티브 영역과 상기 아이솔레이션층(11) 상에 다결정 실리콘층 등의 플로우팅 게이트 도전막(23)을 플로우팅 게이트를 위한 두께, 예를 들어 1500Å 정도의 두께로 증착한다. 이때, 플로우팅 게이트 도전막(23)의 증착 이전 반도체 기판(10) 상에 터널 산화막(미도시)을 형성하는 것이 바람직하다.
도 3을 참조하면, 이어서, 상기 플로우팅 게이트 도전막(23) 상에 캡층용 산화막(25)을 일 예로 150Å 정도의 두께로 증착하고, 상기 산화막(25) 상에 하드마스크층으로서 캡층용 질화막(27)을 일 예로 3500Å 이상의 두께로 증착한다. 여기서, 상기 질화막(27)을 상기 플로우팅 게이트 도전막(23) 상에 직접 증착할 경우, 상기 질화막(27)의 접착성이 떨어지므로 이를 방지하기 위해 상기 질화막(27)의 증착 전에 접착막으로서 상기 산화막(25)을 상기 플로우팅 게이트 도전막(23) 상에 증착시켜주는 것이 바람직하다.
이후, 종래와 달리 반사 방지막을 사용하는 대신에 상기 질화막(27)을 화학적 기계적 연마(chemical mechanical polish: CMP) 공정에 의해 평탄화시킨다. 이때, 상기 아이솔레이션층(11) 상의 질화막(27)이 1500Å 정도의 두께를 갖도록 하는 것이 바람직하다.
따라서, 본 발명은 종래의 반사 방지막을 사용하지 않고 상기 질화막(27)의 표면을 평탄화시키므로 이후의 사진식각공정에 의해 상기 질화막(27)의 캡층을 패터닝할 경우, 상기 질화막(27)의 캡층을 설계 상의 사이즈와 동일하게 패터닝할 수가 있다. 또한, 상기 캡층의 형성을 위한 식각 시간이 단축될 수 있다.
도 4를 참조하면, 그런 다음, 상기 액티브 영역의 질화막(27) 상에 상기 플로우팅 게이트의 캡층에 해당하는 감광막(PR)의 패턴을 형성한 후 상기 감광막(PR)의 패턴에 의해 마스킹되지 않은 부분의 질화막(27), 산화막(25)을 예를 들어 반응성 이온 식각 공정으로 식각시킴으로써 상기 플로우팅 게이트 도전막(23)의 표면을 노출시킨다.
이후, 상기 감광막 패턴을 제거하고 상기 감광막 패턴과 직교되는 감광막 패턴을 재차 형성하고 상기 질화막(27) 및 산화막(25)을 식각함으로써 섬(island) 형태의 직사각형의 캡층이 형성된다.
여기서, 상기 감광막(PR)과 상기 질화막(27)의 식각 선택비가 크므로 상기 캡층을 위한 질화막(27)이 설계 상의 질화막(27)의 패턴 사이즈(W1)와 동일하게 패터닝될 수 있다. 또한, 상기 질화막(27)의 두께 차이가 상기 액티브 영역과 상기 아이솔레이션 영역 사이에서 있으므로 이를 극복할 수 있도록 하기 위해 CH2F2 가스와 같은 식각 가스를 사용함으로써 질화막(27) 대 산화막(25)의 식각 선택비를 높여주는 것이 바람직하다.
따라서, 본 발명은 플로우팅 게이트 도전막 상에 산화막과 질화막을 증착한 후 상기 질화막을 평탄화시키고, 사진식각공정에 의해 상기 질화막을 상기 플로우팅 게이트의 캡층으로 형성시킨다.
따라서, 본 발명은 상기 캡층의 패턴을 임계 치수 편차 없이 형성할 수 있다. 또한, 상기 캡층의 식각 시간을 단축시키고 아울러 질화막 대 산화막의 식각 선택비를 높여줌으로써 상기 플로우팅 게이트 도전막의 식각 손상을 최소화시킬 수가 있으므로 후속 식각공정에서 플로우팅 게이트의 식각 특성 저하가 방지될 수 있다.
이상에서 상세히 설명한 바와 같이, 본 발명에 의한 플래시 메모리 소자의 제조 방법은 반도체 기판의 액티브 영역과 아이솔레이션 영역 상에 플로우팅 게이트 도전막을 증착하고, 상기 플로우팅 게이트 도전막 상에 산화막을 증착하고 상기 산화막 상에 식각마스크층으로서 질화막을 증착하고, 상기 질화막을 화학적 기계적 연마 공정에 의해 평탄화시킨다. 그런 다음, 상기 액티브 영역의 질화막 상에 상기 플로우팅 게이트의 캡층을 위한 감광막의 패턴을 형성시키고 이를 마스크로 이용하여 상기 질화막과 상기 산화막을 식각시킨다. 이때, 상기 액티브 영역과 아이솔레이션 영역 사이의 질화막 두께 차이를 극복하기 위해 상기 질화막 대 산화막의 식각 선택비를 높여준다.
따라서, 상기 플로우팅 게이트의 캡층 패턴을 임계 치수 편차 없이 형성할 수 있고, 상기 플로우팅 게이트 도전막의 식각 손상을 최소화시킬 수가 있다.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.
도 1은 종래 기술에 의한 플래시 메모리 소자용 플로우팅 게이트의 캡층을 패터닝한 단면 구조도.
도 2 내지 도 4는 본 발명에 의한 플래시 메모리 소자의 제조 방법을 나타낸 단면 공정도.

Claims (4)

  1. 아이솔레이션층에 의해 액티브 영역이 정의된 반도체 기판 상부에 플로우팅 게이트 도전막을 증착하는 단계;
    상기 플로우팅 게이트 도전막 상에 산화막과 질화막을 순차적으로 증착시킨 후 상기 질화막을 평탄화시키는 단계; 및
    상기 질화막 상부에 캡층 패턴을 형성한 후 이를 마스크로 상기 질화막과 산화막을 식각하여 플로우팅 게이트 캡층을 형성시키는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  2. 제 1 항에 있어서, 상기 플로우팅 게이트 도전막을 증착하는 단계 이전에, 상기 반도체 기판 상부에 터널 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 질화막의 평탄화는 화학적 기계적 연마 공정에 의해 수행하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
  4. 제 1 항 또는 제 2 항에 있어서, 상기 질화막과 상기 산화막의 식각은 상기 질화막과 상기 산화막의 식각 선택비를 높이기 위해 CH2F2 가스를 식각 가스로 사용하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
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