JP3259418B2 - フローティングゲートを有する半導体装置とその製造方法 - Google Patents
フローティングゲートを有する半導体装置とその製造方法Info
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- JP3259418B2 JP3259418B2 JP06888893A JP6888893A JP3259418B2 JP 3259418 B2 JP3259418 B2 JP 3259418B2 JP 06888893 A JP06888893 A JP 06888893A JP 6888893 A JP6888893 A JP 6888893A JP 3259418 B2 JP3259418 B2 JP 3259418B2
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Description
【0001】
【産業上の利用分野】本発明はフローティングゲートを
有する半導体装置およびその製造方法に係わり、さらに
詳しくは、素子分離領域がストライプ状に形成してあ
り、その素子分離領域が共通ソース領域に相当する位置
で除去分離される半導体装置において、高集積が可能
で、しかも素子特性に優れたフローティングゲートを有
する半導体装置およびその製造方法に関する。
有する半導体装置およびその製造方法に係わり、さらに
詳しくは、素子分離領域がストライプ状に形成してあ
り、その素子分離領域が共通ソース領域に相当する位置
で除去分離される半導体装置において、高集積が可能
で、しかも素子特性に優れたフローティングゲートを有
する半導体装置およびその製造方法に関する。
【0002】
【従来の技術】フローティングゲートを有する従来例に
係るNOR型半導体メモリ装置のレイアウト図を図18
に示す。図18に示すように、従来のNOR型半導体メ
モリ装置では、半導体基板の表面に、所定間隔で行列状
に配置された素子分離領域(LOCOS)2が形成して
ある。このLOCOS2で分離された半導体基板の表面
には、フローティングゲート6を有するMOSトランジ
スタ5が行列状に形成してある。
係るNOR型半導体メモリ装置のレイアウト図を図18
に示す。図18に示すように、従来のNOR型半導体メ
モリ装置では、半導体基板の表面に、所定間隔で行列状
に配置された素子分離領域(LOCOS)2が形成して
ある。このLOCOS2で分離された半導体基板の表面
には、フローティングゲート6を有するMOSトランジ
スタ5が行列状に形成してある。
【0003】各トランジスタ5のフローティングゲート
6の上には、中間絶縁層を介してコントロールゲート4
が積層してある。コントロールゲート4は、LOCOS
2に対して実質的に直交するようなパターンで形成され
る。なお、図18中、符号8は、トランジスタの共通ソ
ース領域であり、符号10は、トランジスタのドレイン
に対するコンタクト部分である。このようなNOR型半
導体メモリ装置において、メモリの集積度を上げるため
の一手段として、図19に示すように、コントロールゲ
ート4間の幅を小さくし、コントロールゲート4に対す
るLOCOS端部2aの突出量を小さくすることが考え
られる。
6の上には、中間絶縁層を介してコントロールゲート4
が積層してある。コントロールゲート4は、LOCOS
2に対して実質的に直交するようなパターンで形成され
る。なお、図18中、符号8は、トランジスタの共通ソ
ース領域であり、符号10は、トランジスタのドレイン
に対するコンタクト部分である。このようなNOR型半
導体メモリ装置において、メモリの集積度を上げるため
の一手段として、図19に示すように、コントロールゲ
ート4間の幅を小さくし、コントロールゲート4に対す
るLOCOS端部2aの突出量を小さくすることが考え
られる。
【0004】このようなNOR型半導体メモリ装置にお
いて、メモリの集積度を上げるための一手段として、図
19に示すように、コントロールゲート4間の幅を小さ
くし、コントロールゲート4に対するLOCOS端部2
aの突出量を小さくすることが考えられる。
いて、メモリの集積度を上げるための一手段として、図
19に示すように、コントロールゲート4間の幅を小さ
くし、コントロールゲート4に対するLOCOS端部2
aの突出量を小さくすることが考えられる。
【0005】
【発明が解決しようとする課題】ところが、このような
従来の半導体メモリ装置では、LOCOS端部2aの丸
み部分が、トランジスタ5のチャネル部にまで伸び、実
際のチャネル幅が変動するなどの課題を有している。ま
た、LOCOS2を形成するためのマスクと、フローテ
ィングゲート6およびコントロールゲート4を形成する
ためのマスクとのマスク合わせずれに対するマージンが
ほとんどなくなると言う課題も有している。
従来の半導体メモリ装置では、LOCOS端部2aの丸
み部分が、トランジスタ5のチャネル部にまで伸び、実
際のチャネル幅が変動するなどの課題を有している。ま
た、LOCOS2を形成するためのマスクと、フローテ
ィングゲート6およびコントロールゲート4を形成する
ためのマスクとのマスク合わせずれに対するマージンが
ほとんどなくなると言う課題も有している。
【0006】なお、LOCOS端部2aに丸み部分を有
するのは、LOCOS2が、露光技術と熱酸化技術によ
り形成されることから、LOCOS2の線幅が小さくな
るほど、その端部に丸みが形成されることによる。そこ
で、図20,21に示すように、最初にLOCOS12
をストライプ状に形成し、その後フローティングゲート
6およびコントロールゲート4を形成した後、共通ソー
ス領域8に相当する部分のLOCOS部分12aをエッ
チングなどで除去する方法が提案されている。
するのは、LOCOS2が、露光技術と熱酸化技術によ
り形成されることから、LOCOS2の線幅が小さくな
るほど、その端部に丸みが形成されることによる。そこ
で、図20,21に示すように、最初にLOCOS12
をストライプ状に形成し、その後フローティングゲート
6およびコントロールゲート4を形成した後、共通ソー
ス領域8に相当する部分のLOCOS部分12aをエッ
チングなどで除去する方法が提案されている。
【0007】この方法では、LOCOS12の端部に丸
みが形成されず、しかもマスクの合わせずれによるコン
トロールゲート4とLOCOS12の端部との位置ずれ
もない。しかしながら、この方法では、図20のX−X
断面である図21に示すように、LOCOS12が選択
的に除去された共通ソース領域8において、段差の厳し
い分離溝部13が形成され、この溝部13を層間絶縁層
14で埋め込む際に、ボイド16が形成されることにな
り、実際のデバイスでは採用することができないという
課題を有している。
みが形成されず、しかもマスクの合わせずれによるコン
トロールゲート4とLOCOS12の端部との位置ずれ
もない。しかしながら、この方法では、図20のX−X
断面である図21に示すように、LOCOS12が選択
的に除去された共通ソース領域8において、段差の厳し
い分離溝部13が形成され、この溝部13を層間絶縁層
14で埋め込む際に、ボイド16が形成されることにな
り、実際のデバイスでは採用することができないという
課題を有している。
【0008】また、この提案されている方法では、LO
COS12の一部12aをエッチングで除去する際に、
図20のY−Y断面である図22に示すように、レジス
ト膜16を用いるが、図20のY−Y断面の領域では、
LOCOS12が存在せず、半導体基板1の表面には、
ゲート絶縁層3のみが形成されている。このため、図2
0に示すLOCOS12の一部12aを、図22に示す
レジスト膜16を用いてエッチング加工する際に、図2
3に示すように、共通ソース領域8上に位置するゲート
絶縁層3もエッチングされると共に、フローティングゲ
ート6とコントロールゲート4との間に介装された中間
絶縁層18の側部もエッチングされてサイドエッチ部1
9が形成されるおそれがある。また、中間絶縁層18に
は、RIEなどのエッチング時に、プラズマによるダメ
ージが加わるおそれがある。
COS12の一部12aをエッチングで除去する際に、
図20のY−Y断面である図22に示すように、レジス
ト膜16を用いるが、図20のY−Y断面の領域では、
LOCOS12が存在せず、半導体基板1の表面には、
ゲート絶縁層3のみが形成されている。このため、図2
0に示すLOCOS12の一部12aを、図22に示す
レジスト膜16を用いてエッチング加工する際に、図2
3に示すように、共通ソース領域8上に位置するゲート
絶縁層3もエッチングされると共に、フローティングゲ
ート6とコントロールゲート4との間に介装された中間
絶縁層18の側部もエッチングされてサイドエッチ部1
9が形成されるおそれがある。また、中間絶縁層18に
は、RIEなどのエッチング時に、プラズマによるダメ
ージが加わるおそれがある。
【0009】この中間絶縁層18は、フローティングゲ
ートを有するトランジスタ5の信頼性を決定するための
重要な要素であり、薄いことおよびリーク電流の防止な
どが要求される。したがって、中間絶縁層18に対し
て、サイドエッチ19が形成されたり、プラズマダメー
ジが加わったりすると、トランジスタ5の信頼性を大き
く低下させるおそれがある。
ートを有するトランジスタ5の信頼性を決定するための
重要な要素であり、薄いことおよびリーク電流の防止な
どが要求される。したがって、中間絶縁層18に対し
て、サイドエッチ19が形成されたり、プラズマダメー
ジが加わったりすると、トランジスタ5の信頼性を大き
く低下させるおそれがある。
【0010】本発明は、このような実状に鑑みてなさ
れ、高集積化が可能で、しかも層間絶縁層に対してボイ
ドなどが発生することがなく、さらに中間絶縁層の劣化
がなく、素子特性に優れたフローティングゲートを有す
る半導体装置およびその製造方法を提供することを目的
とする。
れ、高集積化が可能で、しかも層間絶縁層に対してボイ
ドなどが発生することがなく、さらに中間絶縁層の劣化
がなく、素子特性に優れたフローティングゲートを有す
る半導体装置およびその製造方法を提供することを目的
とする。
【0011】
【課題を解決するための手段】上記目的を達成するため
に、本発明の第1の半導体装置の製造方法は、半導体基
板の表面に、ストライプ状に素子分離領域を形成する工
程と、素子分離領域が形成された半導体基板上に、ゲー
ト絶縁層、フローティングゲート、中間絶縁層およびコ
ントロールゲートを、上記素子分離領域とコントロール
ゲートとが略直交するように形成する工程と、上記コン
トロールゲートおよびフローティングゲートの側壁に第
1サイドウォールを形成する工程と、上記第1サイドウ
ォールの形状が転写されるようなパターンで、共通ソー
ス領域となる位置に相当する素子分離領域をエッチング
により除去し、半導体基板の表面を露出させる分離溝部
を形成し、この分離溝部の両側に、分離溝部が深さ方向
に沿って幅狭となるように、略テーパ形状の第2サイド
ウォールを形成する工程と、半導体基板の表面に、ソー
ス・ドレイン領域用不純物拡散層を、コントロールゲー
トおよび素子分離領域のパターンに対して自己整合的に
形成する工程と、上記第2サイドウォールで挟まれた分
離溝部を埋めるように、上記コントロールゲートの上に
層間絶縁層を積層する工程とを有する。
に、本発明の第1の半導体装置の製造方法は、半導体基
板の表面に、ストライプ状に素子分離領域を形成する工
程と、素子分離領域が形成された半導体基板上に、ゲー
ト絶縁層、フローティングゲート、中間絶縁層およびコ
ントロールゲートを、上記素子分離領域とコントロール
ゲートとが略直交するように形成する工程と、上記コン
トロールゲートおよびフローティングゲートの側壁に第
1サイドウォールを形成する工程と、上記第1サイドウ
ォールの形状が転写されるようなパターンで、共通ソー
ス領域となる位置に相当する素子分離領域をエッチング
により除去し、半導体基板の表面を露出させる分離溝部
を形成し、この分離溝部の両側に、分離溝部が深さ方向
に沿って幅狭となるように、略テーパ形状の第2サイド
ウォールを形成する工程と、半導体基板の表面に、ソー
ス・ドレイン領域用不純物拡散層を、コントロールゲー
トおよび素子分離領域のパターンに対して自己整合的に
形成する工程と、上記第2サイドウォールで挟まれた分
離溝部を埋めるように、上記コントロールゲートの上に
層間絶縁層を積層する工程とを有する。
【0012】上記の本発明の第1の半導体装置の製造方
法は、好適には、上記エッチングが、異方性エッチング
である。
法は、好適には、上記エッチングが、異方性エッチング
である。
【0013】本発明の第2の半導体装置は、フローティ
ングゲートとコントロールゲートとを有する複数のトラ
ンジスタが、コントロールゲートに対して略直交する方
向に延びるストライプ状の素子分離領域間に形成してあ
り、しかも各トランジスタの共通ソース領域で、上記素
子分離領域がエッチングにより除去分離してあるフロー
ティングゲートを有する半導体装置であって、上記フロ
ーティングゲートの少なくとも共通ソース側端部が、中
間絶縁層を介して、コントロールゲートにより覆われて
いることを特徴とする。
ングゲートとコントロールゲートとを有する複数のトラ
ンジスタが、コントロールゲートに対して略直交する方
向に延びるストライプ状の素子分離領域間に形成してあ
り、しかも各トランジスタの共通ソース領域で、上記素
子分離領域がエッチングにより除去分離してあるフロー
ティングゲートを有する半導体装置であって、上記フロ
ーティングゲートの少なくとも共通ソース側端部が、中
間絶縁層を介して、コントロールゲートにより覆われて
いることを特徴とする。
【0014】本発明の第2の半導体装置の製造方法は、
半導体基板の表面に、ストライプ状に素子分離領域を形
成する工程と、素子分離領域が形成された半導体基板上
に、ゲート絶縁層、フローティングゲート、中間絶縁層
およびコントロールゲートを、上記素子分離領域とコン
トロールゲートとが略直交するように形成する工程と、
上記コントロールゲートを所定のパターンにエッチング
加工する際に、フローティングゲートの少なくとも共通
ソース側端部を、中間絶縁層を介して、コントロールゲ
ートにより覆うように形成する工程と、共通ソース領域
となる位置に相当する素子分離領域をエッチングにより
除去し、半導体基板の表面を露出させる分離溝部を形成
する工程と、半導体基板の表面に、ソース・ドレイン領
域用不純物拡散層を、コントロールゲートおよび素子分
離領域のパターンに対して自己整合的に形成する工程と
を有する。
半導体基板の表面に、ストライプ状に素子分離領域を形
成する工程と、素子分離領域が形成された半導体基板上
に、ゲート絶縁層、フローティングゲート、中間絶縁層
およびコントロールゲートを、上記素子分離領域とコン
トロールゲートとが略直交するように形成する工程と、
上記コントロールゲートを所定のパターンにエッチング
加工する際に、フローティングゲートの少なくとも共通
ソース側端部を、中間絶縁層を介して、コントロールゲ
ートにより覆うように形成する工程と、共通ソース領域
となる位置に相当する素子分離領域をエッチングにより
除去し、半導体基板の表面を露出させる分離溝部を形成
する工程と、半導体基板の表面に、ソース・ドレイン領
域用不純物拡散層を、コントロールゲートおよび素子分
離領域のパターンに対して自己整合的に形成する工程と
を有する。
【0015】
【作用】本発明の第1の半導体装置の製造方法では、半
導体基板の表面に素子分離領域をストライプ状に形成
し、フローティングゲートおよびコントロールゲートを
形成した後、トランジスタの共通ソース領域に相当する
部分で、素子分離領域の一部をエッチングなどで除去す
る。その際に、コントロールゲートおよびフローティン
グゲートの側壁に第1サイドウォールが形成してあるの
で、素子分離領域の一部をエッチングなどで除去して形
成される分離溝部の側壁に、第1サイドウォールの形状
が転写された第2サイドウォールが形成される。その結
果、分離溝部は、深さ方向に沿って幅狭となる。したが
って、この分離溝部を層間絶縁層で埋め込む際には、ボ
イドなどが発生することもなく、分離溝部を埋め込むこ
とが可能になる。したがって、高集積が可能になるにも
かかわらず、得られる装置の信頼性が向上する。
導体基板の表面に素子分離領域をストライプ状に形成
し、フローティングゲートおよびコントロールゲートを
形成した後、トランジスタの共通ソース領域に相当する
部分で、素子分離領域の一部をエッチングなどで除去す
る。その際に、コントロールゲートおよびフローティン
グゲートの側壁に第1サイドウォールが形成してあるの
で、素子分離領域の一部をエッチングなどで除去して形
成される分離溝部の側壁に、第1サイドウォールの形状
が転写された第2サイドウォールが形成される。その結
果、分離溝部は、深さ方向に沿って幅狭となる。したが
って、この分離溝部を層間絶縁層で埋め込む際には、ボ
イドなどが発生することもなく、分離溝部を埋め込むこ
とが可能になる。したがって、高集積が可能になるにも
かかわらず、得られる装置の信頼性が向上する。
【0016】また、本発明の第2の半導体装置およびそ
の製造方法では、トランジスタの共通ソース領域に相当
する部分で、素子分離領域の一部をエッチングなどで除
去する際に、フローティングゲートの少なくとも共通ソ
ース側端部が、中間絶縁層を介して、コントロールゲー
トにより覆われているので、エッチングによるダメージ
が、フローティングゲートとコントロールゲートとの間
に位置する中間絶縁層にまで作用することはない。ま
た、フローティングゲートの直下に位置するゲート絶縁
層に対するダメージもない。
の製造方法では、トランジスタの共通ソース領域に相当
する部分で、素子分離領域の一部をエッチングなどで除
去する際に、フローティングゲートの少なくとも共通ソ
ース側端部が、中間絶縁層を介して、コントロールゲー
トにより覆われているので、エッチングによるダメージ
が、フローティングゲートとコントロールゲートとの間
に位置する中間絶縁層にまで作用することはない。ま
た、フローティングゲートの直下に位置するゲート絶縁
層に対するダメージもない。
【0017】その結果、中間絶縁層およびゲート絶縁層
の膜質が向上し、半導体装置の信頼性が向上する。本発
明に係る第1および第2の半導体装置は、フローティン
グゲートを有する半導体装置、たとえばフラッシュEE
PROMなどに対して適用することが可能である。
の膜質が向上し、半導体装置の信頼性が向上する。本発
明に係る第1および第2の半導体装置は、フローティン
グゲートを有する半導体装置、たとえばフラッシュEE
PROMなどに対して適用することが可能である。
【0018】
【実施例】以下、本発明の一実施例に係る半導体装置お
よびその製造方法について、図面を参照しつつ詳細に説
明する。図1〜3は本発明の第1実施例に係る半導体装
置の製造過程を示す要部概略断面図、図4は同実施例に
係る半導体装置の一製造過程の要部平面図、図5は図4
に示すV−V線に沿う要部断面図、図6は図4に示すVI−
VI線に沿う要部断面図、図7は図6の後工程を示す要部
概略断面図、図8は図7に示す工程時の要部平面図、図
9は図8に示すIX−IX線に沿う一部断面斜視図、図10
は図7に示す工程の後工程を示す要部概略断面図、図1
1〜15は本発明の第2の実施例に係る半導体装置の製
造過程を示す要部概略断面図、図16は図15に示す工
程の後工程を示す要部平面図、図17は図15に示す工
程の後工程を示す要部概略断面図である。
よびその製造方法について、図面を参照しつつ詳細に説
明する。図1〜3は本発明の第1実施例に係る半導体装
置の製造過程を示す要部概略断面図、図4は同実施例に
係る半導体装置の一製造過程の要部平面図、図5は図4
に示すV−V線に沿う要部断面図、図6は図4に示すVI−
VI線に沿う要部断面図、図7は図6の後工程を示す要部
概略断面図、図8は図7に示す工程時の要部平面図、図
9は図8に示すIX−IX線に沿う一部断面斜視図、図10
は図7に示す工程の後工程を示す要部概略断面図、図1
1〜15は本発明の第2の実施例に係る半導体装置の製
造過程を示す要部概略断面図、図16は図15に示す工
程の後工程を示す要部平面図、図17は図15に示す工
程の後工程を示す要部概略断面図である。
【0019】まず、本発明の第1実施例に係る半導体装
置を、その製造方法に基づき説明する。本実施例では、
まず図1に示すように、単結晶シリコンウェーハなどで
構成される半導体基板1を準備する。次に、半導体基板
1の表面に、LOCOS法などを用いて、図4に示すよ
うに、ストライプ状の素子分離領域(以下、LOCOS
と称する)20を形成する。なお、図1では、LOCO
S20の断面が現れない。
置を、その製造方法に基づき説明する。本実施例では、
まず図1に示すように、単結晶シリコンウェーハなどで
構成される半導体基板1を準備する。次に、半導体基板
1の表面に、LOCOS法などを用いて、図4に示すよ
うに、ストライプ状の素子分離領域(以下、LOCOS
と称する)20を形成する。なお、図1では、LOCO
S20の断面が現れない。
【0020】次に、図1に示すように、LOCOS20
間に位置する半導体基板1の表面に、ゲート絶縁層22
を形成する。ゲート絶縁層22は、たとえば熱酸化法に
より成膜される酸化シリコン層で形成され、その膜厚は
特に限定されないが、たとえば10nm程度である。
間に位置する半導体基板1の表面に、ゲート絶縁層22
を形成する。ゲート絶縁層22は、たとえば熱酸化法に
より成膜される酸化シリコン層で形成され、その膜厚は
特に限定されないが、たとえば10nm程度である。
【0021】次に、このゲート絶縁層22上に、たとえ
ばメモリセル用トランジスタのフローティングゲートと
なる第1導電層24を成膜する。第1導電層24は、た
とえばCVD法で成膜されるポリシリコン膜で構成さ
れ、その膜厚は、特に限定されないが、たとえば100
nm程度である。この第1導電層24は、まず、図4に
示すLOCOS20と同一方向のストライプ状にエッチ
ング加工される。
ばメモリセル用トランジスタのフローティングゲートと
なる第1導電層24を成膜する。第1導電層24は、た
とえばCVD法で成膜されるポリシリコン膜で構成さ
れ、その膜厚は、特に限定されないが、たとえば100
nm程度である。この第1導電層24は、まず、図4に
示すLOCOS20と同一方向のストライプ状にエッチ
ング加工される。
【0022】次に、図2に示すように、第1導電層24
の上に、中間絶縁層26を成膜する。中間絶縁層26と
なる絶縁膜は、CVD法で得られる酸化シリコン膜ある
いはONO膜(酸化シリコン膜間に窒化シリコン膜が積
層された多層膜)などで構成され、その膜厚は、たとえ
ば30nm程度である。
の上に、中間絶縁層26を成膜する。中間絶縁層26と
なる絶縁膜は、CVD法で得られる酸化シリコン膜ある
いはONO膜(酸化シリコン膜間に窒化シリコン膜が積
層された多層膜)などで構成され、その膜厚は、たとえ
ば30nm程度である。
【0023】この中間絶縁層26の上には、たとえばメ
モリセル用トランジスタのコントロールゲートとなる第
2導電層28を成膜する。第2導電層28は、たとえば
CVD法により得られるポリシリコン膜で構成され、そ
の膜厚は、特に限定されないが、たとえば200nm程
度である。
モリセル用トランジスタのコントロールゲートとなる第
2導電層28を成膜する。第2導電層28は、たとえば
CVD法により得られるポリシリコン膜で構成され、そ
の膜厚は、特に限定されないが、たとえば200nm程
度である。
【0024】次に、図3に示すように、第2導電層28
を、図4に示すLOCOS20に対して直交するよう
に、RIEなどでエッチング加工し、コントロールゲー
ト28aを得る。その後、同じレジスト膜を用いて、エ
ッチング条件を変えながら、中間絶縁層26および第1
導電層24をRIEなどでエッチングし、フローティン
グゲート24aを得る。その結果、図4に示すように、
フローティングゲート24aとコントロールゲート28
aとを有するメモリセル用トランジスタ30が、半導体
基板上に行列状に配置される。
を、図4に示すLOCOS20に対して直交するよう
に、RIEなどでエッチング加工し、コントロールゲー
ト28aを得る。その後、同じレジスト膜を用いて、エ
ッチング条件を変えながら、中間絶縁層26および第1
導電層24をRIEなどでエッチングし、フローティン
グゲート24aを得る。その結果、図4に示すように、
フローティングゲート24aとコントロールゲート28
aとを有するメモリセル用トランジスタ30が、半導体
基板上に行列状に配置される。
【0025】図4に示すV−V線に沿う断面を図5に示
す。次に、図4に示すVI−VI線に沿う断面を示す図6に
示すように、コントロールゲート28aおよびフローテ
ィングゲート24aの側壁に第1サイドウォール32を
形成する。フローティングゲート24aが存在しない部
分では、コントロールゲート28aの側部にのみ第1サ
イドウォール32が形成される。
す。次に、図4に示すVI−VI線に沿う断面を示す図6に
示すように、コントロールゲート28aおよびフローテ
ィングゲート24aの側壁に第1サイドウォール32を
形成する。フローティングゲート24aが存在しない部
分では、コントロールゲート28aの側部にのみ第1サ
イドウォール32が形成される。
【0026】この第1サイドウォール32は、たとえば
コントロールゲート28aの上に絶縁層を積層し、この
絶縁層を異方性エッチングすることなどにより形成され
る。この第1サイドウォール32は、その下のLOCO
S20と同様な酸化シリコン層で構成されることが好ま
しい。LOCOS20と共に、後工程でエッチング加工
されるからである。
コントロールゲート28aの上に絶縁層を積層し、この
絶縁層を異方性エッチングすることなどにより形成され
る。この第1サイドウォール32は、その下のLOCO
S20と同様な酸化シリコン層で構成されることが好ま
しい。LOCOS20と共に、後工程でエッチング加工
されるからである。
【0027】次に、図7,8に示すように、トランジス
タ30の共通ソース領域40となる部分に対応する位置
で開口部35が形成されたレジスト膜34を、コントロ
ールゲート28aおよびLOCOS20上に成膜する。
レジスト膜34の開口部35は、コントロールゲート2
8aの上部に位置するように形成する。
タ30の共通ソース領域40となる部分に対応する位置
で開口部35が形成されたレジスト膜34を、コントロ
ールゲート28aおよびLOCOS20上に成膜する。
レジスト膜34の開口部35は、コントロールゲート2
8aの上部に位置するように形成する。
【0028】このレジスト膜34を用いて、共通ソース
領域40に位置するLOCOS20の一部をエッチング
除去し、コントロールゲート28aに対して自己整合的
に分離溝部36を形成する。このエッチングに際し、R
IEなどの異方性エッチングを採用することで、第1サ
イドウォール32の形状が転写された形状の第2サイド
ウォール38が、分離溝部36の側壁に形成される。そ
の結果、分離溝部36が深さ方向に沿って幅狭に形成さ
れる。
領域40に位置するLOCOS20の一部をエッチング
除去し、コントロールゲート28aに対して自己整合的
に分離溝部36を形成する。このエッチングに際し、R
IEなどの異方性エッチングを採用することで、第1サ
イドウォール32の形状が転写された形状の第2サイド
ウォール38が、分離溝部36の側壁に形成される。そ
の結果、分離溝部36が深さ方向に沿って幅狭に形成さ
れる。
【0029】なお、ストライプ状のLOCOS20の一
部を分離除去して分離溝部36を形成するのは、各トラ
ンジスタ30のソース領域を共通して接続させるためで
ある。分離溝部36では、図9に示すように、半導体基
板1の表面に対して窪んだ形状となる。
部を分離除去して分離溝部36を形成するのは、各トラ
ンジスタ30のソース領域を共通して接続させるためで
ある。分離溝部36では、図9に示すように、半導体基
板1の表面に対して窪んだ形状となる。
【0030】次に、本実施例では、半導体基板1の表面
に、コントロールゲート28aおよび分離溝部36が形
成されたLOCOS20に対して自己整合的にイオン注
入を行ない、共通ソース領域40およびドレイン領域の
ための不純物拡散層を形成する。
に、コントロールゲート28aおよび分離溝部36が形
成されたLOCOS20に対して自己整合的にイオン注
入を行ない、共通ソース領域40およびドレイン領域の
ための不純物拡散層を形成する。
【0031】その後、図10に示すように、分離溝部3
6を埋め込むように、層間絶縁層42を積層する。層間
絶縁層42は、特に限定されないが、たとえば酸化シリ
コン層などで構成される。本実施例では、分離溝部36
を層間絶縁層42で埋め込む際には、分離溝部36が深
さ方向に沿って幅狭となることから、ボイドなどが発生
することもなく、分離溝部36を埋め込むことが可能に
なる。したがって、高集積が可能になるにもかかわら
ず、得られる装置の信頼性が向上する。
6を埋め込むように、層間絶縁層42を積層する。層間
絶縁層42は、特に限定されないが、たとえば酸化シリ
コン層などで構成される。本実施例では、分離溝部36
を層間絶縁層42で埋め込む際には、分離溝部36が深
さ方向に沿って幅狭となることから、ボイドなどが発生
することもなく、分離溝部36を埋め込むことが可能に
なる。したがって、高集積が可能になるにもかかわら
ず、得られる装置の信頼性が向上する。
【0032】本実施例の製造方法で得られたフローティ
ングゲート24aを有するトランジスタ30は、たとえ
ばNOR型フラッシュEEPROMのメモリセルなどと
して用いることができる。次に、本発明の第2の実施例
に係る半導体装置を、その製造方法に基づき説明する。
ングゲート24aを有するトランジスタ30は、たとえ
ばNOR型フラッシュEEPROMのメモリセルなどと
して用いることができる。次に、本発明の第2の実施例
に係る半導体装置を、その製造方法に基づき説明する。
【0033】本実施例では、まず図11に示すように、
単結晶シリコンウェーハなどで構成される半導体基板1
を準備する。次に、半導体基板1の表面に、LOCOS
法などを用いて、図4に示す実施例と同様に、ストライ
プ状の素子分離領域(以下、LOCOSと称する)20
を形成する。なお、図11では、LOCOS20の断面
が現れない。
単結晶シリコンウェーハなどで構成される半導体基板1
を準備する。次に、半導体基板1の表面に、LOCOS
法などを用いて、図4に示す実施例と同様に、ストライ
プ状の素子分離領域(以下、LOCOSと称する)20
を形成する。なお、図11では、LOCOS20の断面
が現れない。
【0034】次に、図11に示すように、LOCOS2
0間に位置する半導体基板1の表面に、ゲート絶縁層4
2を形成する。ゲート絶縁層42は、たとえば熱酸化法
により成膜される酸化シリコン層で形成され、その膜厚
は特に限定されないが、たとえば10nm程度である。
0間に位置する半導体基板1の表面に、ゲート絶縁層4
2を形成する。ゲート絶縁層42は、たとえば熱酸化法
により成膜される酸化シリコン層で形成され、その膜厚
は特に限定されないが、たとえば10nm程度である。
【0035】次に、このゲート絶縁層42上に、たとえ
ばメモリセル用トランジスタのフローティングゲートと
なる第1導電層44を成膜する。第1導電層44は、た
とえばCVD法で成膜されるポリシリコン膜で構成さ
れ、その膜厚は、特に限定されないが、たとえば100
nm程度である。この第1導電層44は、まず、図4に
示すLOCOS20と同一方向のストライプ状にエッチ
ング加工される。同時に、またはその後の工程で、図1
2に示すように、第1導電層44は、2メモリセル分の
大きさにパターン加工される。
ばメモリセル用トランジスタのフローティングゲートと
なる第1導電層44を成膜する。第1導電層44は、た
とえばCVD法で成膜されるポリシリコン膜で構成さ
れ、その膜厚は、特に限定されないが、たとえば100
nm程度である。この第1導電層44は、まず、図4に
示すLOCOS20と同一方向のストライプ状にエッチ
ング加工される。同時に、またはその後の工程で、図1
2に示すように、第1導電層44は、2メモリセル分の
大きさにパターン加工される。
【0036】その後、図12に示すように、第1導電層
44の上に、中間絶縁層46を成膜する。中間絶縁層4
6となる絶縁膜は、CVD法で得られる酸化シリコン膜
あるいはONO膜(酸化シリコン膜間に窒化シリコン膜
が積層された多層膜)などで構成され、その膜厚は、た
とえば30nm程度である。
44の上に、中間絶縁層46を成膜する。中間絶縁層4
6となる絶縁膜は、CVD法で得られる酸化シリコン膜
あるいはONO膜(酸化シリコン膜間に窒化シリコン膜
が積層された多層膜)などで構成され、その膜厚は、た
とえば30nm程度である。
【0037】この中間絶縁層46の上には、たとえばメ
モリセル用トランジスタのコントロールゲートとなる第
2導電層48を成膜する。第2導電層48は、たとえば
CVD法により得られるポリシリコン膜で構成され、そ
の膜厚は、特に限定されないが、たとえば200nm程
度である。
モリセル用トランジスタのコントロールゲートとなる第
2導電層48を成膜する。第2導電層48は、たとえば
CVD法により得られるポリシリコン膜で構成され、そ
の膜厚は、特に限定されないが、たとえば200nm程
度である。
【0038】次に、図13に示すように、第2導電層4
8の上に、レジスト膜49を成膜する。このレジスト膜
49は、第2導電層48、中間絶縁層46および第1導
電層44をエッチング加工するためのレジスト膜であ
る。このレジスト膜49のパターンは、レジスト膜50
を用いたRIEなどのエッチング加工により、第2導電
層48を、図14に示すコントロールゲート48のパタ
ーンにエッチング加工するために適したパターンであ
る。
8の上に、レジスト膜49を成膜する。このレジスト膜
49は、第2導電層48、中間絶縁層46および第1導
電層44をエッチング加工するためのレジスト膜であ
る。このレジスト膜49のパターンは、レジスト膜50
を用いたRIEなどのエッチング加工により、第2導電
層48を、図14に示すコントロールゲート48のパタ
ーンにエッチング加工するために適したパターンであ
る。
【0039】すなわち、レジスト膜49を用いてRIE
などのエッチング加工を行なうことにより、コントロー
ルゲート48aを、図4に示すLOCOS20に対して
直交するように、しかも、コントロールゲート48aの
共通ソース側端部50が、フローティングゲート44a
の共通ソース側端部を覆うようにエッチング加工する。
コントロールゲート48aのドレイン側端部は、フロー
ティングゲート44aの端部を必ずしも覆う必要はな
い。
などのエッチング加工を行なうことにより、コントロー
ルゲート48aを、図4に示すLOCOS20に対して
直交するように、しかも、コントロールゲート48aの
共通ソース側端部50が、フローティングゲート44a
の共通ソース側端部を覆うようにエッチング加工する。
コントロールゲート48aのドレイン側端部は、フロー
ティングゲート44aの端部を必ずしも覆う必要はな
い。
【0040】コントロールゲート48aをパターン加工
した後には、同じレジスト膜49を用い、中間絶縁層4
6および第1導電層44を順次パターン加工し、各メモ
リセル後とのフローティングゲート44aを得る。その
結果、フローティングゲート44aとコントロールゲー
ト48aとを有するメモリセル用トランジスタ51が、
半導体基板1上に行列状に配置される。本実施例では、
各メモリセル用トランジスタ51のコントロールゲート
48aの共通ソース側端部50が、フローティングゲー
ト44aの端部を覆う構造となっている。
した後には、同じレジスト膜49を用い、中間絶縁層4
6および第1導電層44を順次パターン加工し、各メモ
リセル後とのフローティングゲート44aを得る。その
結果、フローティングゲート44aとコントロールゲー
ト48aとを有するメモリセル用トランジスタ51が、
半導体基板1上に行列状に配置される。本実施例では、
各メモリセル用トランジスタ51のコントロールゲート
48aの共通ソース側端部50が、フローティングゲー
ト44aの端部を覆う構造となっている。
【0041】次に、図15,16に示すように、トラン
ジスタ51の共通ソース領域40となる部分に対応する
位置で開口部54が形成されたレジスト膜52を、コン
トロールゲート48aおよびLOCOS20上に成膜す
る。レジスト膜52の開口部54は、コントロールゲー
ト48aの上部に位置するように形成する。
ジスタ51の共通ソース領域40となる部分に対応する
位置で開口部54が形成されたレジスト膜52を、コン
トロールゲート48aおよびLOCOS20上に成膜す
る。レジスト膜52の開口部54は、コントロールゲー
ト48aの上部に位置するように形成する。
【0042】このレジスト膜52を用いて、共通ソース
領域40に位置するLOCOS20の一部をエッチング
除去し、コントロールゲート48aに対して自己整合的
に分離溝部53(図16参照)を形成する。このエッチ
ングに際しては、RIEなどの異方性エッチングを採用
することができる。なお、この分離溝部53の形成に際
しては、前述した第1実施例の技術を用いて、分離溝部
53を、深さ方向に沿って幅狭となるように形成するこ
ともできる。後工程における層間絶縁層の埋め込みに際
し、ボイドなどの発生を防止するためである。
領域40に位置するLOCOS20の一部をエッチング
除去し、コントロールゲート48aに対して自己整合的
に分離溝部53(図16参照)を形成する。このエッチ
ングに際しては、RIEなどの異方性エッチングを採用
することができる。なお、この分離溝部53の形成に際
しては、前述した第1実施例の技術を用いて、分離溝部
53を、深さ方向に沿って幅狭となるように形成するこ
ともできる。後工程における層間絶縁層の埋め込みに際
し、ボイドなどの発生を防止するためである。
【0043】本実施例では、LOCOS20の共通ソー
ス領域相当部分のエッチングに際し(分離溝部53の形
成)、図17に示すように、LOCOS20が形成され
ていない部分のゲート絶縁層42の一部もエッチングに
より除去されることになる。しかしながら、従来例と異
なり、フローティングゲート44aの共通ソース側端部
は、コントロールゲート48aの端部により覆われてい
るため、RIEなどのエッチング加工時に、エッチング
によるダメージが、フローティングゲート44aとコン
トロールゲート48aとの間に位置する中間絶縁層46
にまで作用することはない。また、フローティングゲー
ト44aの直下に位置するゲート絶縁層42に対するダ
メージもない。
ス領域相当部分のエッチングに際し(分離溝部53の形
成)、図17に示すように、LOCOS20が形成され
ていない部分のゲート絶縁層42の一部もエッチングに
より除去されることになる。しかしながら、従来例と異
なり、フローティングゲート44aの共通ソース側端部
は、コントロールゲート48aの端部により覆われてい
るため、RIEなどのエッチング加工時に、エッチング
によるダメージが、フローティングゲート44aとコン
トロールゲート48aとの間に位置する中間絶縁層46
にまで作用することはない。また、フローティングゲー
ト44aの直下に位置するゲート絶縁層42に対するダ
メージもない。
【0044】その結果、中間絶縁層46およびゲート絶
縁層42の膜質が向上し、半導体装置の信頼性が向上す
る。図16に示す分離溝部53を形成した後の製造プロ
セスは、前述した第1実施例と同様である。
縁層42の膜質が向上し、半導体装置の信頼性が向上す
る。図16に示す分離溝部53を形成した後の製造プロ
セスは、前述した第1実施例と同様である。
【0045】本実施例の製造方法で得られたフローティ
ングゲート44aを有するトランジスタ51は、たとえ
ばNOR型フラッシュEEPROMのメモリセルなどと
して用いることができる。ただし、本実施例では、コン
トロールゲート48aの端部50でフローティングゲー
ト44aの端部を覆う構造としたため、端部50を形成
しない構造に比較して、セルサイズが大きくなるが、図
18に示す従来例に比較すればセルサイズが十分小さ
く、図19に示す従来例に比較して素子特性の安定が得
られるので、十分実用性を有する。
ングゲート44aを有するトランジスタ51は、たとえ
ばNOR型フラッシュEEPROMのメモリセルなどと
して用いることができる。ただし、本実施例では、コン
トロールゲート48aの端部50でフローティングゲー
ト44aの端部を覆う構造としたため、端部50を形成
しない構造に比較して、セルサイズが大きくなるが、図
18に示す従来例に比較すればセルサイズが十分小さ
く、図19に示す従来例に比較して素子特性の安定が得
られるので、十分実用性を有する。
【0046】また、本実施例のプロセスを用いて製造し
た半導体装置は、分割ゲートタイプ(Split Gate Typ
e )のデバイスとして用いることも可能である。すなわ
ち、フローティングゲート44aのソース側に形成され
たコントロールゲート48aの端部50を、各メモリセ
ル毎の選択ゲートとして用いることも可能である。この
構造を、フラッシュEEPROMのメモリセルに対して
応用した場合には、フラッシュEEPROM特有の過剰
消去現象を、デバイス構造の面から解消することが可能
になり、しかもセル面積の縮小が図れるので都合がよ
い。
た半導体装置は、分割ゲートタイプ(Split Gate Typ
e )のデバイスとして用いることも可能である。すなわ
ち、フローティングゲート44aのソース側に形成され
たコントロールゲート48aの端部50を、各メモリセ
ル毎の選択ゲートとして用いることも可能である。この
構造を、フラッシュEEPROMのメモリセルに対して
応用した場合には、フラッシュEEPROM特有の過剰
消去現象を、デバイス構造の面から解消することが可能
になり、しかもセル面積の縮小が図れるので都合がよ
い。
【0047】なお、本発明は、上述した実施例に限定さ
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。たとえば、上述した実施例では、本発明
を、NOR型のフラッシュEEPROMのメモリセル配
列に基づき説明したが、本発明は、これに限定されず、
フローティングゲートを有し、共通ソース領域でLOC
OSの一部が除去されるプロセスを有する半導体装置全
てに対して適用することが可能である。
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。たとえば、上述した実施例では、本発明
を、NOR型のフラッシュEEPROMのメモリセル配
列に基づき説明したが、本発明は、これに限定されず、
フローティングゲートを有し、共通ソース領域でLOC
OSの一部が除去されるプロセスを有する半導体装置全
てに対して適用することが可能である。
【0048】
【発明の効果】以上説明してきたように、本発明の第1
の半導体装置およびその製造方法によれば、素子分離領
域をストライプ状に形成し、フローティングゲートおよ
びコントロールゲートを形成した後、素子分離領域の共
通ソース領域相当部分に分離溝部を形成し、この分離溝
部を層間絶縁層で埋め込む際には、ボイドなどが発生す
ることもなく、分離溝部を埋め込むことが可能になる。
したがって、高集積が可能になるにもかかわらず、得ら
れる装置の信頼性が向上する。
の半導体装置およびその製造方法によれば、素子分離領
域をストライプ状に形成し、フローティングゲートおよ
びコントロールゲートを形成した後、素子分離領域の共
通ソース領域相当部分に分離溝部を形成し、この分離溝
部を層間絶縁層で埋め込む際には、ボイドなどが発生す
ることもなく、分離溝部を埋め込むことが可能になる。
したがって、高集積が可能になるにもかかわらず、得ら
れる装置の信頼性が向上する。
【0049】また、本発明の第2の半導体装置およびそ
の製造方法によれば、トランジスタの共通ソース領域に
相当する部分で、素子分離領域の一部をエッチングなど
で除去する際に、フローティングゲートの少なくとも共
通ソース側端部が、中間絶縁層を介して、コントロール
ゲートにより覆われているので、エッチングによるダメ
ージが、フローティングゲートとコントロールゲートと
の間に位置する中間絶縁層にまで作用することはない。
また、フローティングゲートの直下に位置するゲート絶
縁層に対するダメージもない。
の製造方法によれば、トランジスタの共通ソース領域に
相当する部分で、素子分離領域の一部をエッチングなど
で除去する際に、フローティングゲートの少なくとも共
通ソース側端部が、中間絶縁層を介して、コントロール
ゲートにより覆われているので、エッチングによるダメ
ージが、フローティングゲートとコントロールゲートと
の間に位置する中間絶縁層にまで作用することはない。
また、フローティングゲートの直下に位置するゲート絶
縁層に対するダメージもない。
【0050】その結果、中間絶縁層およびゲート絶縁層
の膜質が向上し、半導体装置の信頼性が向上する。本発
明に係る第1および第2の半導体装置は、フローティン
グゲートを有する半導体装置、たとえばフラッシュEE
PROMなどに対して適用することが可能である。
の膜質が向上し、半導体装置の信頼性が向上する。本発
明に係る第1および第2の半導体装置は、フローティン
グゲートを有する半導体装置、たとえばフラッシュEE
PROMなどに対して適用することが可能である。
【図1】本発明の第1実施例に係る半導体装置の製造過
程を示す要部概略断面図である。
程を示す要部概略断面図である。
【図2】本発明の第1実施例に係る半導体装置の製造過
程を示す要部概略断面図である。
程を示す要部概略断面図である。
【図3】本発明の第1実施例に係る半導体装置の製造過
程を示す要部概略断面図である。
程を示す要部概略断面図である。
【図4】同実施例に係る半導体装置の一製造過程の要部
平面図である。
平面図である。
【図5】図4に示すV −V 線に沿う要部断面図である。
【図6】図4に示すVI−VI線に沿う要部断面図である。
【図7】図6の後工程を示す要部概略断面図である。
【図8】図7に示す工程時の要部平面図である。
【図9】図8に示すIX−IX線に沿う一部断面斜視図であ
る。
る。
【図10】図7に示す工程の後工程を示す要部概略断面
図である。
図である。
【図11】本発明の第2の実施例に係る半導体装置の製
造過程を示す要部概略断面図である。
造過程を示す要部概略断面図である。
【図12】本発明の第2の実施例に係る半導体装置の製
造過程を示す要部概略断面図である。
造過程を示す要部概略断面図である。
【図13】本発明の第2の実施例に係る半導体装置の製
造過程を示す要部概略断面図である。
造過程を示す要部概略断面図である。
【図14】本発明の第2の実施例に係る半導体装置の製
造過程を示す要部概略断面図である。
造過程を示す要部概略断面図である。
【図15】本発明の第2の実施例に係る半導体装置の製
造過程を示す要部概略断面図である。
造過程を示す要部概略断面図である。
【図16】図15に示す工程の後工程を示す要部平面図
である。
である。
【図17】図15に示す工程の後工程を示す要部概略断
面図である。
面図である。
【図18】従来例に係る半導体装置の要部平面図であ
る。
る。
【図19】その他の従来例に係る半導体装置の要部平面
図である。
図である。
【図20】最近提案されている半導体装置の要部平面図
である。
である。
【図21】図20のX−X線に沿う断面であり、図20
に示す半導体装置の問題点を示す要部概略平面図であ
る。
に示す半導体装置の問題点を示す要部概略平面図であ
る。
【図22】図20のY−Y線に沿う断面であり、図20
に示す半導体装置の問題点を示す要部概略断面図であ
る。
に示す半導体装置の問題点を示す要部概略断面図であ
る。
【図23】図20のY−Y線に沿う断面であり、図20
に示す半導体装置の問題点を示す要部概略断面図であ
る。
に示す半導体装置の問題点を示す要部概略断面図であ
る。
1… 半導体基板 20… LOCOS(素子分離領域) 22,42… ゲート絶縁層 24,44… 第1導電層 24a,44a… フローティングゲート 26,46… 中間絶縁層 28,48… 第2導電層 28a,48a… コントロールゲート 30,51… メモリセル用トランジスタ 32… 第1サイドウォール 34,52… レジスト膜 36… 分離溝部 38… 第2サイドウォール 40… 共通ソース領域 50… 共通ソース側端部
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (4)
- 【請求項1】 半導体基板の表面に、ストライプ状に素
子分離領域を形成する工程と、 素子分離領域が形成された半導体基板上に、ゲート絶縁
層、フローティングゲート、中間絶縁層およびコントロ
ールゲートを、上記素子分離領域とコントロールゲート
とが略直交するように形成する工程と、 上記コントロールゲートおよびフローティングゲートの
側壁に第1サイドウォールを形成する工程と、 上記第1サイドウォールの形状が転写されるようなパタ
ーンで、共通ソース領域となる位置に相当する素子分離
領域をエッチングにより除去し、半導体基板の表面を露
出させる分離溝部を形成し、この分離溝部の両側に、分
離溝部が深さ方向に沿って幅狭となるように、略テーパ
形状の第2サイドウォールを形成する工程と、 半導体基板の表面に、ソース・ドレイン領域用不純物拡
散層を、コントロールゲートおよび素子分離領域のパタ
ーンに対して自己整合的に形成する工程と、 上記第2サイドウォールで挟まれた分離溝部を埋めるよ
うに、上記コントロールゲートの上に層間絶縁層を積層
する工程とを有するフローティングゲートを有する半導
体装置の製造方法。 - 【請求項2】 上記エッチングが、異方性エッチングで
ある請求項1に記載のフローティングゲートを有する半
導体装置の製造方法。 - 【請求項3】 フローティングゲートとコントロールゲ
ートとを有する複数のトランジスタが、コントロールゲ
ートに対して略直交する方向に延びるストライプ状の素
子分離領域間に形成してあり、しかも各トランジスタの
共通ソース領域で、上記素子分離領域がエッチングによ
り除去分離してあるフローティングゲートを有する半導
体装置であって、 上記フローティングゲートの少なくとも共通ソース側端
部が、中間絶縁層を介して、コントロールゲートにより
覆われていることを特徴とするフローティングゲートを
有する半導体装置。 - 【請求項4】 半導体基板の表面に、ストライプ状に素
子分離領域を形成する工程と、 素子分離領域が形成された半導体基板上に、ゲート絶縁
層、フローティングゲート、中間絶縁層およびコントロ
ールゲートを、上記素子分離領域とコントロールゲート
とが略直交するように形成する工程と、 上記コントロールゲートを所定のパターンにエッチング
加工する際に、フローティングゲートの少なくとも共通
ソース側端部を、中間絶縁層を介して、コントロールゲ
ートにより覆うように形成する工程と、 共通ソース領域となる位置に相当する素子分離領域をエ
ッチングにより除去し、半導体基板の表面を露出させる
分離溝部を形成する工程と、 半導体基板の表面に、ソース・ドレイン領域用不純物拡
散層を、コントロールゲートおよび素子分離領域のパタ
ーンに対して自己整合的に形成する工程とを有するフロ
ーティングゲートを有する半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP06888893A JP3259418B2 (ja) | 1993-03-26 | 1993-03-26 | フローティングゲートを有する半導体装置とその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP06888893A JP3259418B2 (ja) | 1993-03-26 | 1993-03-26 | フローティングゲートを有する半導体装置とその製造方法 |
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