TW507210B - Semiconductor memory with programmable bitline multiplexers - Google Patents

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Toshiaki Kirihata
Dmitry Netis
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Infineon Technologies Corp
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Description

507210 五、發明說明（1) 1.技術領域 本發明大致上關於半導體記憶體，尤其是一具有可程式 位元線多工器之半導體記憶體。 2.背景說明
CMOS技術已發展致使電腦市場已快速地對廣大範圍消費 者打開。今天，多媒體應用大致上需要至少64MB記憶體大 小，且最好是1 28MB記憶體大小。這類記憶體需求增加一 電腦内之記憶體系統所對應之費用。在不久的將來，可能 256MB及51 2MB電腦將變得司空見慣，其建議一對於256MB 動態隨機存取記憶體（DRAM)及一大容量之潛在性強烈要 求。創造該十億位元範圍之DRAM已即將出現；然而，這類 高密度DRAM仍是在發展階段。當DRAM密度及微影困難度增 加時，測試一半導體記憶體中之記憶體單元在發展 dram中變成一更關鍵元件。 a 圖1係一根據習知技藝所具有之一典型結構之動態隨機 存取記憶體（DRAM) 100。該DRAM 1〇〇包含一第一陣列 102Π+1、一第二陣列1〇2n及一第三陣列丨”^丨。每個陣； ^含配置於-料中之複數記憶體單元。每個記憶: =:咖電晶體陣列包含11〇及一電 >
=體單元持有作I電容㊈中之電容Μ電壓之-己 :ΐ二!讀或寫操作係由-娜所控制” 上升眸，兮姐心了後数關电日日體110之閘極。當該 t该對應NM0S電晶體U〇耦合該 位兀線BL，以允許嗜雷交哭Γ由々一 丁！电合至 卡以電今is Cs中之貢料位元透過該位元
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BL被存取。、每個垂直配置之位元線bl係耦合至複數腦⑽電 曰曰體11 0之及極，藉此支援複數記憶體單元（也就用於 256Mb DRAM 之256)。 為_化起見，一位元線之電容係模化成一電容器^。當 該字組WL上升時，該電容器匕電荷係共享於該電容訂壯電 荷，以改變一位元線電壓（感測電壓）。下列說明假設該電 容器(^儲存一供應電壓（vdd)4〇v，且該位元線虬係預先 充電至2Vdd。該感測信號係因此由± 2Vdd(Cs/(Cs + c壯））來 決定。典型地，電容器(^及電容器^係分別約3〇汀及
12〇fF二用於Vdd = 2V，該感測信號= 20 0mV。每個位元線對 (BL及BL)係由一對應之感測放大器SA來支援。當該感測放 大器SA被導通時，該20 OmV感測信號被放大，以使該位元 線BL及該位元線BL分別（或等等）成為高及低。該位元線之 南及低電壓位準係在該對應感測放大器s A放大該感測信號 後之互補型金屬-氧化物半導體（CM〇s)電壓位準（不是〇v就 是Vdd)。 用於例如256Mb DRAM及更大之高密度DRAM，一感測放大 器S A係共旱於一位在該感測放大器上之陣列及位在該感測 放大器下之另一陣列之間。此係用以減少該感測放大器SA 數目之一般方式，並由此減少該DRAM晶片大小。為了放寬 該感測放大Is S A佈局間距’該感測放大|§SA係以另一方式 來配置。 存取該第二陣列1 02n中之記憶體單元資料位元現在將對 應至圖1及2作說明而圖2係一說明在一存取操作記憶體單
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元資料位元期間圖iiDRAM 100之某些信號狀態之時序 圖在備用狀態中，該位元線BL係由一NM0S電晶體1 44 均等化並在1/2VDD位準下預充電。MUXn + lb、Μυχη1：、 MUXnb及MUXn-11係位元線多工器控制信號，其中，n表示 那一個陣列而t及b分別表示那個陣列之頂部或底部。在一 備用狀況中，所有位元線多工器控制信號（也就是， MUXn+lb、MUXnt、MUXn^_及MUXn-It)係為高。據此，該感
測放大器SA之節點SA及SA係分別透過位元線多工器腿〇s電 晶體對132、134來耦合至該第二陣列l〇2n中之位元線BL及 。進一步，該感測放大器SA之節點SA及51係分別透過位 元線多工器NM0S電晶體對136、138來耗合至該第三陣列 102η-1中之位元線BL及1C。
當該第二陣列l〇2n被制動，該等化器信號印變成低。為 了自該第二陣列1〇2η之位元線BL中隔離該第一及該第三陣 列（分別為1 02η + 1及1 〇2η-1 )之位元線BL，該位元線多工器 控制信號MUXn+lb及MUXn-11變成低，而包含MUXnt及MUXnb 之任何其它位元線多工器控制信號維持在高。此係因只有 相鄰於該存取陣列之多工器需被控制之故。可利用將它們 的位元線多工器控制信號置於高來放置所有其它多工器 (包含那些未顯示陣列）於一備用狀態。 接著一在該第二陣列l〇2n中之字線WL上升，且一在該對 應電容器Cs中之資料位元係透過耦合至該字線WL之相對應 NMOS電晶體11 〇被讀出至該第二陣列1 〇2n中對應之位元線 BL。一CMOS交互耦合感測放大器SA(包括有NMOS電晶體128
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及130且PM0S電晶體120及122)接著被制動。更特別地該 NM0S感測放大器致能信號NSA及該pM〇s感測放大器致能信 號PSA分別變成高及低。這個使該NM〇s電晶體15〇及該p刪 電晶體1 2 4導通以放大每個位元線對之電壓。 該灯選擇線信號CSL上升以透過該行開關NM〇s電晶體 (140及142)來耦合該所選礼對至該資料線對（DL及沉）。在 此例中，該行選擇線信號CSL維持於低。該位元線上之 放大電壓被回寫至對應記憶體單元之電容匕。在一重置階 段中，該等化器信號EQ及該位元線多工器控制信號 MUXn + lb及MUXn-It變成高以等化所有位元線BL。這個於一 φ 備用狀態中於該2Vdd位準下自然預充電該位元線BL。 正蜂操作該DRAM係強烈地隨一可靠之感測操作而定。然 而 有些因素引起感測失敗。一些這種因素包含：（i) 小單元電容Cs ;(2) —大位元線電容; ( 3 )電容誤配 一位70線對；（4)閾電壓誤配該交互耦合裝置；及（5 )位 元線對位元線耦合雜訊。 。據此’有一用於一決定於一半導體記憶體中之感測放大 器S A之感測差距之方法及裝置之需求。該感測差距係一感 測放大器能偵測（它的靈敏度）之最小可測電壓差。再者，你 有一用於一辨識半導體記憶體中現存問題之方法及裝置之 ’ 需求。甚者’有一用於致能該半導體記憶體測試之方法及 裝置之需求。 發明概迷 上述問題及習知技藝之其它相關問題可利用本發明之一
第8頁 )U/21〇 五 發明說明（5) 具有可程式化位元線多工器之半導體記憶體 兮ΐίϊ發：i一第一觀點，提供-半導體記憶體穿置 該+導體記憶體裝置包含··配置於至少二族粒裝置。 記憶體單元；至少一感測放大器；一第一及一之複數個 器；及至少一可程式控制裝置。每個多工器 :多工 少族群中至少其中之一至該放大器。該可程式^耦合至 用來控制該第一及該第二多工器。 /工制裝置係 根據本發明之一第二觀點，該可程式 制個別多工器。 利裝置係用來控 根據本發明之一第三觀點，該可程式控制 用來輪出一控制信號以控制至少一多工器。、糸進一步 根據本發明之—第四觀點，料程式控 置位址向量來控制該多工器。 你根據預 根據本發明之一第五觀點，該可程式控制裝置 用來依接收之一測試模式命令來結合一測試模中、，=步 體記憶體。 、之半導 根據本發明之一第六觀點’該函式設定 ;多工器中至少其中之一之位址向量及至少— 識 其上。 山式對應至 2本發明之一第七觀點’該至少一可程式控 用來控制該多I器中至少其中之—至總是 、置係 3本發明之一第八觀點，該至少一可程式控::
=制該多工器中至少其中之一之一設定 U 階段中至少其中之一之時序。 重置 507210 五、發明說明（6) 根據本發明之一第九觀點，該 用來控制一對應至該多工器中至 電壓。 根據本發明之一第十觀點，該 用來設定對應至該多工器中至少 號為至少一預置條件。 根據本發明之一第十一觀點， 係進一步用來反轉對應至該多工 一控制信號。 根據本發明之一第十二觀點， 耦合一第一位元線及一對應參考 至少一可程式控制裝置係 少其中之一之控制信號 之 器 根據本發明之一 在該二族群 輕合_ 之第二 構。 根據 別控制 根據 分別控 本發 說明之 讀取。 位元線至該 本發明之一 在一位元線 本發明之— 制每個其它 明之這些及 較佳具體實 第十三 中其中 感測放大器以 之一之 第十四 對中每 第十五 位元線 其它觀 施例中 觀點， 個位元 觀點， 對。 點、特 變得顯 至少一可程式控制裝置係 其中之-之至少-控制； 該至少一可程式控制裝 器中至少其中之-之ίί 該第一及第二多工器分別 位元線至個別感測放大 ;第一及第二多工器分別 第一位元線及一另—族群 提供一開放式位元線架 至少一可程式控制裝置分 線。 該至少一可程式控制裝置 徵及優點將自該下列詳細 而易見’其係連同附圖被
507210 五、發明說明（7) 圖1係一根據習知技藝具有一典型結構之動態隨機存取 記憶體（DRAM) 1 00 ; 圖2係一說明在一存取操作記憶體單元資料位元期間， 圖1之DRAM 100之某些信號狀態時序圖； 圖3係一根據本發明圖示之一具體實施例之一動態隨機 存取記憶體（DRAM) 300圖形； 圖4係一根據本發明圖示之一具體實施例對應於一用於 一同步動態隨機存取記憶體（SDRAM)之測試模式之時序 圖； 圖5根據本發明圖示之一具體實施例說明由一具有該位φ 址向量之函式設定命令所跟隨之一測試模式命令程式化之 相對應多工器波形； 圖6係一根據本發明圖示之一具體實施例說明一用以程 式化多工器之方法之流程圖； 圖7係一根據本發明圖示之一具體實施例對應於使所有 它的多工器導通之半導體記憶體時序圖； 圖8係一根據本發明圖示之/具體實施例對應於使該位 元線多工器控制信號MUXnb導通之半導體記憶體時序圖； 圖9係一根據本發明圖示之〆具體實施例對應於使該位 元線多工器控制信號MUXnt設定為該内定A條件之半導體記❶ 憶體時序圖； 圖1 0係一根據本發明圖示之一具體實施例對應於使該位 元線多工器控制信號MUXn+lb延遲之半導體記憶體時序 圖； "
第11頁 507210 五、發明說明（8) 圖11係一根據本發明圖示之一具體實施例對應於 它的多工器設定為該内定A函式之半導體記憶體時序圖； 元月圖示之一具體實施例對應於使該位 π線夕工|§控制化號腳义11 + 1 b之高電壓降低之主、曾 體時序圖； ¥體§己憶 元Γ多本發明圖示之一具體實施例對應於使該位 圖夕控制化號MUXnt反轉之半導體記憶體時序圖； 圖1 4係一根據本發明圖示之一具體實施例之— 存取記憶體（DRAM) 1 400圖； 動心蚁機 ，1 5係一根據本發明圖示之另一具體實施 機存取記憶體（DRAM) 14〇〇圖； 之動^通 -Κ ：根L本發明圖示之另一具體實施例說明-具有 气位兀線BL架構之dRAM圖形；及 位元線Ϊ工Ϊ:::明圖示之另-具體實施例說明用於該 15之控制電路1 70 0之圖形。 <1 本發明係指體實施例之詳細說明 體。將了解，曰當本；：可程式位元線多工器之半導體記憶 讀、寫）時，^ χ可用於一般記憶體操作（例如， 可用來测試一匕給手予特別適用於以測試為主。例如，本發明 憶體之許多就$ 1測放大器之感測差距及該半導體$ 祕 斗 具匕插作參數，且中一此技％犯认丁 己 地，該位元線多工哭总f ，、中些係况明於下。有利 在测試該位元線中二j ί預置位址向量來程式化藉此提供 _1Μ康本中
第12頁 圖不之一具體實施例之一動態隨機 507210 五、發明說明（9) 存取記憶體（DRAM) 3 00圖形。圖3係傾向於代表一類似圖1 所不但具有某些不同點之DRAM。在圖1及3之⑽―間之主要 不同係包含圖3中之多工器控制電路（MUXn+lb控制電路、 MUXnt控制電路、MUXnb控制電路、MUXn_lt控制電路）。& 發明之基本觀念係於一測試模式中彈性地程式化該位元線 多工15 控制信號（MUXn+1b、MUXnt、MUXnb 及MUXn-11)。利 用彈I*生程式化該位元線多工器控制信號，一感測條件可被 改變用以決定一感測差距及一感測失敗原因。 該位元線多工器控制信號（MUXn+lb、MUXnt、MUXnb、 MUXn-11)係由相對應多工器控制電路（MUXn + lb控制電路、φ MUXnt控制電路、MUXnb控制電路、MUXn-11控制電路）來控 制。該多工器控制電路根據位址輸入控制該位元線多工器 控制信號函式，如下更完整說明。該多工器控制電路函式 可被該程式化信號PR〇s所改變。
圖4係一根據本發明圖示之一具體實施例對應於一用於 一同步動悲隨機存取記憶體（)之測試模式之時序 圖。、每個位元線多工器控制信號係利用下列二連續協調來 程式化；一測試模式命令；及一函式設定命令。該測試模 式命令係致能於一預置位址向量TM係同時提供一晶片選擇 信號cs、:列位^脈衝信號RAS、一行位址脈衝信號CAS及 一寫入致能信號WE在該時脈信號CLk前緣全為低（L〇w)時。 當該測試模式被致能時，該位元線測試模式被進行，而該 晶片在下一時脈接受該函式設定命令。該函式設定命令對 應至一在該時脈信號CLK之下一前緣所接受之位址向量。
第13頁 507210 五、發明說明（ίο) 該函式設定決定一相對應多工器之位元線控制函式。圖4 中之命名""代表資料被寫入或讀取之DRAM資料埠。該測 試模式可被致能（TM SET)或失能（TM RESET)，其無關於該 DQ璋之條件。在測試該DRAM (TEST)期間，應控制該DQ埠 致使該資料可被寫入或讀取於該DRAM。在圖4中，該讀取 模式及寫入模式未被顯示，因此，該J) Q埠維持一三態邏 輯0 將了解’利用施加許多測試模式命令至對應之時脈階段 而對每個多工器有不同地程式化。圖4說明該SDRM之命令 協，以程式化多工器函式。在本例中，假設在時脈階段〇 致能一測試模式，而在時脈階段1決定一多 應二^。辨試該多工器及該多工器之函式係：圖二 ί κ Λ已在Λ0?;信號c L κ之第一前緣下進行）時脈信號 之弟一刖緣下輸入之位址向量所決定。表丨詳細說明包 含16位址ADR位元（〇至之位如卜6旦 达 冬工哭里°為了程式化一不同 夕工„(或具有一不同函式之相同多工器），誃 =被施加於時脈階段2，而在時脈階段3施二二式^定
ADR 函式 "一~ 0 MUX控制信號on — 1 MUX控制信號off ~ '一 2 設定 Early ^ ^— 3 設定 Delay — 4 重置Early — 5 重置 Delay ~ ~~一· 6 增加ON電壓 — 7 減少ON電壓 - 8 内定為A — ~~— 9 内定為B ' --- 10 反轉 '一· 11 设疋内疋值 12 設定内定為全部MUX — 13-15 MUX控制信號历 ~—
表1 ，5根據本發明之一圖示具體實施例說明一具有該位址 向，之函式設定命令所跟隨之測試模式命令程式化所對痕 之夕工器波形。位址〇1?的13、14及15辨識用以程式化之、 多工器。在本例中，最多八個多工器可使用三位址位元与 程式化。然而，可包含額外位元致使多於八個多工器可 一給予時間下程式化。
位址ADR的0及1各為導通或關閉該位元線多工器控制信 號。位址ADR的2及3改變該多工器設定階段時序。位址adr 的4及5改變該位元線多工器控制信號重置階段時序。位址 ADR的6及7改變該位元線多工器控制信號高電壓。位址a⑽ 的8及9設定用於分別預置内定條件a及b (類似圖2中該位元 線多工器控制信號MUXn+lb及MUXnt)之位元線多工器控制
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五、發明說明（12) 信號。位址A DR 1 0反轉該位元線多工器控制信號。位址 ADR 1 1重置一位元線多工器控制信號至一對應之預置内定 條件。位址A DR 1 2重置所有位元線多工器控制信號至一對 應之預置内定條件。
圖6係一根據本發明之一圖示具體實施例來說明一用以 程式化多工器之方法之流程圖。大致上，每個該多工器於 制仏说係精由施用包括一測減模式命令及一函式設定命人 之許多命令設定來依序設定。一些位元線多工器控制信號 可藉由為每個多工器設定表1中所示之位址向量之二或°更〜 多位元來作堆疊。這個產生超過1〇〇〇位元線多工器控制圖 案用於所有多工器。在所有多工器之位元線多工器控制信 號已程式化後，測試該DRAM以驗證該感測差距。該位元線 多工器控制信號可經由控制用於每個多工器之位aADR工工 或同時用於所有多工器之位aADR 12中任一者來使之失
Ab n 月b °
根據圖6之方法，該測試模式命令係輸入以放置該晶片 ^ 一位7L線測試模式中（步驟6〇2)。該預置位址向量tm接 著被輸入來選擇該位元線多工器控制信號MUXn+ib及一相 對應函式（步驟6〇4)。該測試模式命令又被輸入以放置該 晶片於二位元線測試模式中（步驟6〇6)，而該預置位址向 量TM接著被輪入來選擇該位元線多工器控制信號.xnt及 一相，應函式（步驟6 08 )。該測試模式命令又被輸入以放 置該晶片於一位元線測試模式中（步驟61〇)，而該預置位 址向量TM接著被輸入來選擇該位元線多工器控制信號
五、發明說明（13) MUXnb及一相對應函式（步驟β丨2 )。該測試模式命令又被輸 入以放置該晶片於一位元線測試模式中（步驟614)，而該 預置位址向量ΤΜ接著被輸入來選擇該位元線多工器控制信 號MUXn-It及一相對應函式（步驟616)。 夕在該預置位址向量TM已被輸入用於所有被測試之位元線 多工器控制信號後，測試該DRAM以驗證該感測差距（步驟 61 8)。該測试模式命令又被輸入以放置該晶片於一位元線 測武模式中（步驟62 0 )。接著，該預置位址向量TM被輪入 以重置該位元線多工器控制信號其中之一（位址丨丨）或其全 部（位址1 2)(步驟6 2 2 )。 圖7至1 3係對應至一動態隨機存取記憶體之不同測試模 式之時序圖。將了解，該等化器信號EQ、該NM〇s感測放大 器致能信號NSA、該PMOS感測放大器致能信號psA、及該字 線仏號WL於圖7至13中維持相同，因而，未參考這些圖形 中之每個說明。根據程式化函式改變感測信號對 及BLb&^TE 。 圖7係根據本發明之一圖示具體實施例中一對應至使所 有它的多工器導通之半導體記憶體時序圖。本模式可藉由 a又疋母個多工器之位址為〇來實行。本模式中，該位元線 多工器控制信號MUXn + lb、MUXnt、MUXnb及MUXn-11係全為 高’而一給予之感測放大器SA同時支援二陣列中之二位元 線對。該位元線電容器CBL被加倍，藉以減少該感測信號至 l/2Vddx Cs/(cs + 2CBL)。注意，圖7之感測信號係小於圖2之 感測信號。注意，圖7所示之感測速度係慢於圖2中之感測 50721ο 五、發明說明（14) 速度。將了解，本模式允許決定相對於該位元線電容CBL之 感測差距。 圖8係根據本發明之一圖示具體實施例中一對應至使該 位元線多工器控制信號MUXn + Ι導通之半導體記憶體時序 圖。本模式可藉由僅設定MUXn+Ι之位址為〇來實行。本模 式中，每個其它感測放大器被耦合至二陣列中之二位元線 對。注意，每個其它感測放大器仍支援一位元線對。如 此，本人工產生一位元線電容，其用於每個其它位元線對 係不同的。尤其，該位元線電容CBL用於每個其它位元線對 係加倍的。可預設由MUXn + Ι支援之位元線BLt對之感測信 · 號係小於用於另一位元線BLb對之感測信號，藉此改變另 一位元線對之感測速度。將了解，本模式允許用以在多工 器控制信號發展及感測期間決定介於快訴搖擺位元線BLb 對及慢速搖擺位元線BLt對之間之位元耗合效應。 圖9係根據本發明之一圖示具體實施例中一對應至使該 位兀線多工器控制信號㈣Xnt設定為該内定a條件之半導體 記憶體時序圖。本模式可利用設定用於MUXn1：之位址為8來 實打。經由在決定該感測差距前失能MUXnb，使耦合至該 MUXnt之每個其它位元線對（BLt及！^) 元線對(BLb祖)可如在一正常模式中一般地：動另❿ 本杈式消除用於每個位元線對之位元線對位元線耦合效 應，此隔離一潛在性位元線耦合問題。將了解，本模式允 許用以決定該位元線_合效應。 圖1 〇係係根據本發明之一圖示具體實施例中一對應至使
第18頁 507210 五、發明說明（15) δ亥位元線多工器控制信號u X n + 1 b延遲之半導體記慎體時 序圖。本模式可由設定用於MUXn + lb之位址為3來實行。不 像前例’本模式保持該基本位元線多工器控制信號；然 而，該多工器控制信號MUXn + 1 b之交換時間被延遲。耦合 至MUXn + 1 b之每個其它位元線對（BU及^ )之感測信號被 降低至1 / 2 V d d X Cs / (Cs + 2 CBL)。此條件係類似於圖7及§中的 那個。然而:該多工器控制信號MUXn+lb係在感測開始前 被失能，其係類似於該内定條件。因此，感測期間該位元 線電容CBL可類似於一傳統感測操作。因一小感測信號，該 感測速度係慢於圖2中之傳統操作，但快於圖7及8中之感 測速度。注1，每個其它位元線對（其未耦合至MuXn+ib， ’BLb&BLb)操作於該内定條件中，其具有一較大感測 #號為l/2Vddx CS/(CS + CBL)。這個模擬一條件為一具有一 不充足感測信號之位元線感測操作，及該位元 至具有一充足感測信號之相鄰位元線。這條件典型地發; 中。然而，在本發明前，此已難以模擬用於測 ，二的之此條件。將了解，此模式允許用於辨識一具有不 良％容或一缺陷位元線BL之弱單元。 =係、—根冑本發明圖#之體實施例對應於使所有 匕=二工器設定為該内定A函式之半導體記憶體時序圖。 =式可利用設定該位址為8於所有該多工器中來實 ::陣列上之位元線可自該對應之感測放大器 J定：二解，此模式允許用於在隔離該位元線復原電流時 、 、一給予感測放大器所需之電流消耗。此係因位元
507210 五、發明說明（16) ^---一 線係自該感測操作中隔離並保持一預充電 故。利用將該預估電流自一傳統感測操作中、之條件之 減去，可得到僅用於該位元線搖擺之電 1電流消耗中 於該傳統感浪】操作<電流消耗也包含一用於感測^哭用 電流。利用消除用於該感測放大器之電流二、—™之 測量之正確性被提升。 一位兀線電容
圖1 2係一根據本發明圖示之一具體實施 元線多工器控制信號MUXn+lb之高電壓降低之+半應^；吏该你 體時序圖。此模式可利用設定用於MUXn + lb之位址來思實 =。減少該MUXn + lb電壓降低用於該第一陣列1〇2n+l中之貝 每個其它位元線對之位元線等化速度。這個使得檢查該_ 號發展速度、該感測速度及該位元線復原操作之復原速廣 成為可能的。選擇性地，該MUXn + lb電壓可利用設定該位 址為6來增加，其加速該信號發展速度、該感測速度及該 復原速度。 圖1 3係一根據本發明圖示之一具體實施例對應於使該位 元線多工器控制信號MUXnt反轉之半導體記憶體時序圖。 此模式可利用設定用KMUXnt之位址為1〇來實行。經由反 轉該位元線多工器控制信號MUXnt，耦合至MUXnt之每個其 匕位元線對（BL t &BL t )因在位元線及該多工器間之耦合效 應而變為高一小段時間。將了解，此模式致能檢查該位元 線BL及多工，MUX耦合效應。 本發明可利用改變該多工器配置來進一步擴展。圖14係 根據本發明圖示之一具體實施例之一動態隨機存取記憶
第20頁 507210
五、發明說明（π) 體（〇!^^〇14〇〇圖。在圖14之卯0中，一多工器對之每個 元件係分別叉控制。藉著使該信號黯Xn+lb〇、.Xntl、 MUXnbO及MUXn-ltl變為高，而使其它位元線多工器控制信 號變為低，該參考位元線BL可座落於一相較於該感測放^ is之位兀線BL之那個之不同陣列中。此配置係類似於一傳 統開放式位元線BL架構。該開放式位元線BL架構在信號發 展、感測及復原操作期間對該位元線BL產生該陣列基板耦 合效應。注意’ 一傳統感測操作係稱之為配置一摺疊位元 線架構。同時注意，相對於二【面圖2所述之傳統感測操作 允許該位元線BL及該位元線五ί分別搖擺低及高，因此取消· 對该陣列基板之耦合效應。該開放式位元線架構允許於一 陣列中（也就是，該第二陣列102η)之所有位元線（BL)以相 同方向搖擺以產生陣列基板雜訊。研究該雜訊效應提供該 陣列基板電阻知識，其在改進未來卯龍製造流程是重要 的。 圖1 5係一根據本發明圖示之另一具體實施例之一動態隨 機存取記憶體（DRAM) 1 40 0圖。在圖15之DRAM中，每個其 它多工器對可分別受控制。 圖1 6係一根據本發明圖示之另一具體實施例說明一具有 一階層式位元線BL架構之DRAM圖形。此架構分割一位元線 ^成為一些局部位元線LBL，每個被耦合至複數個記憶體 單元。複數個局部位元線LBL接著被耦合至以該第二金屬 層辕過該局部位元線LBL之階層式位元線HBL。該階層式位 元線接著被耦合至該對應之感測放大器。選擇性地，該感
第21頁 507210 五、發明說明（18) ---- 測放大器可具有_額外多工器以選擇性地耦合至座落在每 一感測放大器頂部及底部陣列對中之二階層式位元線 HBL。 、 一階層式位元線架構允許更多多工器被程式化，因而提 ，1過其它架構之額外彈性。一重要函式係該信號差距測 試模式’其中該位元線電容可利用選擇這些該制動多工器 來逐漸改變^ ’其接著選擇這些局部位元線來麵合至階層位 το線HBL。當n多工器開放來耦合該η局部位元線（LBL)至該 階層式位元線（HBL)，該感測信號係為1/27(1(1((11 X cHBL + cs)/(cs))。將了解，經由個別控制該個別位元線對之4 局部位元線’對該局部位元線耦合效應之局部位元線也可 被驗證。 在圖1 6之DRAM中’該局部位元線（lbl)係透過該對應之 多工器耦合至該階層式位元線（HBL )。利用個別控制該多 工器，一彈性位元線BL測試模式係可能的。 圖1 7係一根據本發明圖示之另一具體實施例說明用於該 位元線多工器之控制電路1 7 〇 〇之圖形。該控制電路丨7㈣包
含一 CMOS MUX驅動器1714、1726，其驅動該對應信號μ UX (也就是’圖3中之MUXnt)。該MUX操作係受控於一脈衝設 疋仏號（PSET)及一脈衝重置信號（pRgg£T)。該輸出信號 •’ MUX在該PSET周期性變高時設定為低，而在該pRESET周期 性變咼時重置為咼。此函式可根據下列程式信號而改 變：PROO ;PR01 ;PR02 ;PR〇3 ;PR〇4 ;pr〇5及PR07，其中 該數目（i = 0、1、2、3、4、5及7)指示表1所示之函式位
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址。!!^PR〇6之控制邏輯、用於該函式6之？1?08 —12及8-12 為了簡潔之故而未顯示。產生該信號pR〇丨係受控於偵測咳 函式位址向量所跟隨之測試模式命令。若在該函式位址= 量中之位址位兀1係為高，該對應pR〇i變為高。假設，該 信號MUX於一備用狀態維持高，且所有？1?()信號於一内定狀 態係為低、。該内定狀態及程式狀態之詳細操作於陣列ι〇2η 被選擇之前題下被討論。下例係用於該MUXnt 2Μϋχ控制操 作。該PROi控制及PSET及Preset之方法係未在本發明範圍 内，因而未進一步在此說明。
當該#號陣列1 02η被選擇時，一脈衝設定信號（pSET)周 期性地變高。此在二反轉器1 734、1 736延遲後使一延遲脈 衝设疋h號（PSETDLY)為高。一低位準prq2係由一反轉器 1 742來反轉，打開該NM0S電晶體1 7 38。此耦合該節點 PSETDLY至该電谷器1744。另一方面，一低位準PR03失能 該NM0S電晶體1 740，因而該節點PSETDELY係自該電容器 1 746中隔離。當該信號PSETDLY係為周期性地高時，該 NM0S電晶體1726驅動該信號MUX至低。該Μυχ電壓係由一 CMOS全閂鎖器1 720、1 722所維持直到該pm〇s電晶體1 71 4被
導通。當該信號陣列1 0 2 η被失能，一脈衝重置信號 (P R E S Ε Τ)周期性地變高。此使一延遲脈衝重置信號 (bPRESETDLY)周期性地變為低。一低位準pr〇4係由該反轉 器1 728來反轉，以打開該NM0S電晶體1710。此耦合該節點 bPRESET至該電容器1730。另一方面，一低位準PR05失能 該NM0S電晶體1712，所以該節點bPRESET係自該電容器
第23頁 507210 五、發明說明（20) 1 732中隔離。當該bPRESETDLY周期性地變低時，該PM0S電 晶體1714驅動該信號MUX至高。一低位準PR07打開該PM0S 電晶體1702。另一方面，因該反轉器1704輸出之反轉信號 PR07係為高，該PMOS電晶體1 70 6係為關。該MUX之高位準 電壓係為一内定電壓（VDEFAULT)。該信號PROO之低位準係 由該反轉器1716來反轉，以失能該PMOS驅動器1718。該信 號PR01之低位準失能該NMOS電晶體1 724。 當該PROO變成高時，該PMOS電晶體1718被導通，以驅動 該信號MUX至高。另外，若該PR01係為高，該NMOS電晶體 1 724被導通，以驅動該信號MUX至低。此外，當PRO 1或 PR02中任一者變為高時，PSET及PRESET應仍在低位準。維 持PSET及PRESET低之邏輯係為該相關技藝中一熟知此項技 藝之人士所熟知的，因而在此未作進一步說明。該MUX設 定時序可利用分別制動PR02或PR03來加快或延遲。當該 PR02係為高時，因該NMOS電晶體1 7 38係為關，該節點 PSETDLY係自該電容器1 744中隔離。此減少該PSETDLY之信 號轉換時間，造成該信號MUX設定時序提早。 當該PR03係為高時，該節點PSETDLY透過該NMOS電晶體 1 740耦合至該額外電容器1 746。此增加該PSETDLY信號轉 換時間，造成該信號MUX設定時序延遲。類似地，該MUX重 置時序可利用分別制動PR04及PR05來加快或延遲。當該. PR04係為高時，因該NMOS1710係為關，該節點bPRESETDLY 係自該電容器1 73 0中隔離。此減少該bPRESETDLY信號轉換 時間，造成該信號MUX重置時序提早。當該PR05係為高
第24頁 507210 五、發明說明（21) 時，該節點PRESETDLY透過該NM0S電晶體1712柄合I該額 外電容器1 73 2。此增加該PSETDLY信號轉換時間，造成該 信號MUX設定時序延遲。當該PR〇7變成高時，該PM〇s電晶 體1702被關閉，但該PM0S電晶體1 70 6被導通。如此，此允 許該PMOS電晶體1714、1718接著改變以允許該MX高電壓 被減少至一比該VDEFAULT(VLOW)低之電壓源。 雖然該圖示之具體實施例已參考附圖在此作說明，應了 解，本發明及系統未受限於那些精確的具體實施例，且 同其它改變及修改在此受一熟知此項技藝之人士所影塑並 未偏離本發明範圍及精神。所有這類改變及修改係意 含該附上之申請專利範圍所定義之發明範圍内。 507210 圖式簡單說明
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Claims (1)

  1. 507210 六、申請專利範圍 1. 一種半導體記憶體裝置，包括： 配置成至少二族群之複數個記憶體單元； 至少一感測放大器； 一第一及一第二多工器，每個用來耦合該至少二族群 其中之一至該至少一放大器；及 至少一可程式控制裝置用來控制該第一及該第二多工 器。 2. 如申請專利範圍第1項所述之半導體記憶體裝置，其 中該至少一可程式控制裝置係用來控制個別多工器。 3. 如申請專利範圍第1項所述之半導體記憶體裝置，其 中該至少一可程式控制裝置係進一步用來輸出至少一控制 信號以控制該多工器其中之一。 4. 如申請專利範圍第1項所述之半導體記憶體裝置，其 中該至少一可程式控制裝置係根據預置位址向量用來控制 該多工器。 5. 如申請專利範圍第1項所述之半導體記憶體裝置，其 中該至少一可程式控制裝置係進一步用來根據所接收之一 測試模式命令來連接一測試模式中之半導體記憶體，及根 據所接收之一函式設定命令來控制該多工器中至少一個。 6. 如申請專利範圍第5項所述之半導體記憶體裝置，其 中該函式設定命令包括一辨識至少一個該多工器及對應於 其上之至少一個函式之位址向量。 7. 如申請專利範圍第1項所述之半導體記憶體裝置，其 中該至少一可程式控制裝置係用來控制至少一個該多工器
    第27頁 507210 六、申請專利範圍 係總為開或關。 8. 如申請專利範圍第1項所述之半導體記憶體裝置，其 中該至少一可程式控制裝置係用來控制至少一個該多工器 之一設定階段及一重置階段中至少一個之時序。 9. 如申請專利範圍第1項所述之半導體記憶體裝置，其 中該至少一可程式控制裝置係用來控制一對應於至少一個 該多工器之控制信號電壓。 1 0.如申請專利範圍第1項所述之半導體記憶體裝置，其 中該至少一可程式控制裝置係用來設定對應於至少一個該 多工器為至少一預置條件之至少一控制信號。 11.如申請專利範圍第1項所述之半導體記憶體裝置，其 中該至少一可程式控制裝置係進一步用來反轉對應於至少 一個該多工器之至少一控制信號。 1 2.如申請專利範圍第1項所述之半導體記憶體裝置，其 中該第一及第二多工器分別耦合一第一位元線及一對應之 參考位元線至該個別地至少一感測放大器。 1 3.如申請專利範圍第1項所述之半導體記憶體裝置，其 中該第一及第二多工器分別耦合一在該二族群其中之一之 第一位元線及一在另一族群中之第二位元線至該至少一感 測放大器以提供一開放式位元線架構。 1 4.如申請專利範圍第1項所述之半導體記憶體裝置，其 中該至少一可程式控制裝置分別控制在一位元線對中之每 個位元線。 1 5.如申請專利範圍第1項所述之半導體記憶體裝置，其
    第28頁 507210 六、申請專利範圍 中該至少一可程式控制裝置分別控制每個其它位元線對。 16. —種半導體記憶體裝置’包括： 配置成複數個族群之複數個記憶體單元； 複數個感測放大器； 複數個多工器，每個該多工器用來耦合至少一個該複 數個多工器至該複數個族群中呈少一個；及 複數個可程式控制裝置，每個裝置用來分別控制至少 一個該複數個多工器。 1 7.如申請專利範圍第1 6項所述之半導體記憶體裝置， 其中該至少一可程式控制裝置係進一步用來輸出至少一控 制信號以控制該第一及該第二多工器其中之一。 1 8 ·如申請專利範圍第1 6項所述之半導體記憶體裝置， 其中該至少一可程式控制裝置係根據預置位址向量用來控 制該第一及該第二多工器。 1 9.如申請專利範圍第1 6項所述之半導體記憶體裝置， 其中該至少一可程式控制裝置係進一步用來根據所接收之 一測試模式命令來連接一測試模式中之半導體記憶體，及 根據所接收之一函式設定命令來控制該第一及該第二多工 器中至少一個。 2 0 ·如申請專利範圍第1 9項所述之半導體記憶體裝置， 其中該函式設定命令包括一辨識該第二及第二多工器中至 少一個及對應於其上之至少一個函式之位址向量。 21. —種用以在一半導體記憶體裝置中控制多工器之方 法，包括下列步驟：
    第29頁 507210 六、申請專利範圍 接收一預置位址； 根據該預置位址分別辨識至少一控制信號及相關函 式，該控制信號及該函式兩者對應於至少一個該多工器； 及 根據該辨識之控制信號及該函式控制該至少一個該多 工器。 2 2.如申請專利範圍第21項所述之方法，進一步包括在 該接收步驟前放置該半導體記憶體於一測試模式中之步 驟。 2 3.如申請專利範圍第2 1項所述之方法，進一步包括利 用個別控制至少一該多工器來測試該半導體記憶體裝置之 操作參數步驟。 24. 如申請專利範圍第21項所述之方法，其中該多工器 係個別受控制。 25. —種半導體記憶體裝置，包括： 複數個感測放大器； 配置於複數個族群之複數個記憶體單元； 複數個局部位元線，每個該局部位元線係耦合至一在 該族群其中之一中之記憶體單元； 複數個階層位元線，每個該階層位元線係耦合於至少 一個該感測放大器及在該族群其中之一中之所有記憶體單 元； 一第一複數個多工器，每個該第一複數個多工器係耦 合至該局部位元線其中之一及該階層位元線其中之一；及
    第30頁 507210 六、申請專利範圍 至少一第一可程式控制裝置被用來控制至少一個該第 一複數個多工器。 2 6.如申請專利範圍第2 5項所述之半導體記憶體裝置， 其中該複數個局部位元線及該複數個階層位元線係配置在 該半導體記憶體裝置之不同層上。 2 7.如申請專利範圍第25項所述之半導體記憶體裝置， 進一步包括： 一第二複數個多工器，每個該第二複數個多工器係耦 合於至少一個該感測放大器及至少一個該階層位元線；及 至少一第二可程式控制裝置被用來控制至少一個該第 二複數個多工器。 2 8.如申請專利範圍第25項所述之半導體記憶體裝置， 其中該至少一第一可程式控制裝置係用來提供該第一複數 個多工器之個別控制。 2 9.如申請專利範圍第25項所述之半導體記憶體裝置， 其中該至少一第二可程式控制裝置係用來提供該第二複數 個多工器之個別控制。 ί
    第31頁
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