JP7468218B2 - 半導体装置およびキャッシュの制御方法 - Google Patents

半導体装置およびキャッシュの制御方法 Download PDF

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Description

本発明は、半導体装置およびキャッシュの制御方法に関する。
プロセッサ等の半導体装置は、メインメモリに比べて高速にアクセス可能なキャッシュを有する。キャッシュは、プロセッサコアとメインメモリとの間に配置され、メインメモリに記憶されたデータの一部を保持する。キャッシュに入出力されるデータの単位であるキャッシュラインサイズは、データを効率よくアクセスできるサイズに設定されることが好ましい。例えば、プロセッサが実行するタスクに応じてキャッシュラインサイズを変更可能なキャッシュが知られている（例えば、特許文献１参照）。
特表２００６－５１０９９２号公報
近時のプロセッサは、性能向上のために、第１キャッシュを有する複数のコアと、複数のコアに共有される第２キャッシュとを有する場合がある。コアで使用するデータがメモリ領域に分散して保持される場合、キャッシュラインサイズを小さくし、キャッシュに登録できるデータの数を増やすことで、キャッシュミスの頻度が下がり、アクセス効率が向上する。一方、コアで使用するデータがメモリ領域の連続した範囲にまとまって保持される場合、キャッシュラインサイズを大きくし、キャッシュへの転送回数を減らすことで、アクセス効率が向上する。しかしながら、第１キャッシュを有する複数のコアと複数のコアに共有される第２キャッシュとを有する半導体装置において、キャッシュラインサイズを切り替えてアクセス効率を向上する手法は提案されていない。
１つの側面では、本発明は、第１キャッシュを有する複数のコアと複数のコアに共有される第２キャッシュとを有する半導体装置において、キャッシュラインサイズを適切に切り替えてアクセス効率を向上することを目的とする。
一つの観点によれば、半導体装置は、命令を実行する命令実行部と、前記命令実行部で使用する命令およびデータの少なくともいずれかを保持する第１キャッシュとをそれぞれ含む複数のコアと、前記複数のコアに共有される第２キャッシュと、前記第１キャッシュおよび前記第２キャッシュのキャッシュラインサイズの切り替えを制御するキャッシュ制御部と、を有し、前記複数のコアの各々は、前記命令実行部が実行する命令の種別毎の完了数を、収集期間内に時間間隔を置いて収集し、前記収集期間の終了時に命令の種別毎の実行頻度を算出する命令収集部と、前記収集期間に前記命令収集部が算出した前記実行頻度に基づいて、前記第１キャッシュでの使用が好ましいキャッシュラインサイズを選択する第１選択部と、を有し、前記キャッシュ制御部は、前記複数のコアの前記第１選択部が選択したキャッシュラインサイズに基づいて、前記第１キャッシュおよび前記第２キャッシュで使用するキャッシュラインサイズを決定する。
１つの側面では、本発明は、第１キャッシュを有する複数のコアと複数のコアに共有される第２キャッシュとを有する半導体装置において、キャッシュラインサイズを適切に切り替えてアクセス効率を向上することができる。
一実施形態における半導体装置の一例を示すブロック図である。 図１のコアグループの一例を示すブロック図である。 図２の命令実行部の一例を示すブロック図である。 図３の命令収集部およびコアＣＬＳ選択部の一例を示すブロック図である。 図４のコアＣＬＳ選択部の動作の一例を示すフロー図である。 図２のＣＬＳエントリおよびグループＣＬＳ選択部の一例を示すブロック図である。 図６のＣＬＳエントリ、Ｖフラグチェック部、有効コアカウンタ、ＣＬＳカウンタおよびＣＬＳ選択部の動作の一例を示すフロー図である。 図６のＣＬＳ決定部および履歴保持部の動作の一例を示すフロー図である。 図１のＣＰＵのコアグループ毎のキャッシュラインサイズの切り替え動作の一例を示すタイミング図である。
以下、図面を用いて実施形態が説明される。
図１は、一実施形態における半導体装置の一例を示す。図１に示す半導体装置は、例えば、ＣＰＵ１００である。ＣＰＵ１００は、複数のコアグループ２００、メモリアクセスコントローラ（ＭＡＣ）３１０および通信インタフェース（Ｉ／Ｆ）３２０を有する。各コアグループ２００は、複数のコア２１０と、複数のコア２１０に共有されるＬＬ（Last Level）キャッシュ２２０とを有する。ＬＬキャッシュ２２０は、第２キャッシュの一例である。なお、ＣＰＵ１００は、単一のコアグループ２００を有してもよい。
各コアグループ２００は、メモリアクセスコントローラ３１０を介して、メモリ４００に接続され、通信インタフェース３２０を介して、入出力装置（Ｉ／Ｏ）５００に接続される。コアグループ２００の例は、図２で説明する。例えば、メモリ４００は、メインメモリであり、ＤＲＡＭ（Dynamic Random Access Memory）等を含む。例えば、通信インタフェース３２０は、ＰＣＩｅ（Peripheral Component Interconnect Express）インタフェースである。なお、各コアグループ２００は、通信インタフェース３２０を介して、他のＣＰＵ１００のコアグループ２００に接続されてもよい。
各コアグループ２００のＬＬキャッシュ２２０は、コア２１０からのアクセス要求に基づいて、キャッシュのヒットミス判定を行う。ＬＬキャッシュ２２０は、キャッシュヒット時、ヒットしたアドレスに対応して保持しているキャッシュラインを、アクセス要求の発行元のコア２１０に出力する。ＬＬキャッシュ２２０は、キャッシュミス時、メモリアクセスコントローラ３１０を介してメモリ４００にアクセス要求を発行し、メモリ４００から転送されるデータ（キャッシュライン）を保持する。ＬＬキャッシュ２２０は、保持したキャッシュラインのデータのうち、アクセス要求に対応するデータを発行元のコア２１０に出力する。
図２は、図１のコアグループ２００の一例を示す。コアグループ２００は、図１に示した複数のコア２１０およびＬＬキャッシュ２２０以外に、ＣＬＳ（キャッシュラインサイズ）エントリ２８０およびグループＣＬＳ（キャッシュラインサイズ）選択部２９０を含むキャッシュ制御部２７０を有する。なお、図２に示す矢印は、キャッシュラインサイズの変更に関連する信号の流れを示し、命令およびデータの流れを示す矢印は示していない。各コア２１０は、キャッシュ２３０、命令を実行する命令実行部２４０、命令収集部２５０およびコアＣＬＳ（キャッシュラインサイズ）選択部２６０を有する。コアＣＬＳ選択部２６０は、第１選択部の一例である。
キャッシュ２３０は、例えば、命令実行部２４０が実行するロード命令に基づくアクセス要求に基づいて、キャッシュのヒットミス判定を行う。キャッシュ２３０は、キャッシュヒット時、ヒットしたアドレスに対応して保持しているキャッシュライン中のデータを、命令実行部２４０に出力する。キャッシュ２３０は、キャッシュミス時、ＬＬキャッシュ２２０にアクセス要求を発行し、ＬＬキャッシュ２２０から受信するデータ（キャッシュライン）を保持する。そして、キャッシュ２３０は、保持したキャッシュライン中のデータを命令実行部２４０に出力する。キャッシュ２３０は、第１キャッシュの一例である。この実施形態では、キャッシュ２３０およびＬＬキャッシュ２２０のキャッシュラインサイズは、１２８Ｂ（バイト）または２５６Ｂ（バイト）に設定される。
命令収集部２５０は、命令実行部２４０で実行が完了した命令の情報を収集して統計情報を算出し、算出した統計情報をコアＣＬＳ選択部２６０に出力する。コアＣＬＳ選択部２６０は、命令収集部２５０から受信する統計情報に基づいて、キャッシュ２３０のキャッシュラインサイズを選択する。コアＣＬＳ選択部２６０は、選択したキャッシュラインサイズを示す情報をＣＬＳエントリ２８０に出力する。命令収集部２５０およびコアＣＬＳ選択部２６０の例は、図４に示す。
ＣＬＳエントリ２８０は、複数のコア２１０のそれぞれに対応する複数のエントリを有し、各コア２１０のコアＣＬＳ選択部２６０から受信する情報に基づいて、対応するエントリの情報を更新する。グループＣＬＳ選択部２９０は、ＣＬＳエントリ２８０に保持された複数のコア２１０の情報に基づいて、ＬＬキャッシュ２２０およびキャッシュ２３０のキャッシュラインサイズを選択する。そして、グループＣＬＳ選択部２９０は、選択したキャッシュラインサイズをＬＬキャッシュ２２０およびキャッシュ２３０に設定する。ＣＬＳエントリ２８０およびグループＣＬＳ選択部２９０の例は、図６で説明する。
なお、この実施形態は、ＬＬキャッシュ２２０およびキャッシュ２３０のキャッシュラインサイズの切り替えに適用する例を説明するが、ＬＬキャッシュ２２０およびキャッシュ２３０の間に他の階層のキャッシュが存在する場合にも適用可能である。
図３は、図２の命令実行部２４０の一例を示す。命令実行部２４０は、命令フェッチ部２４１、命令デコード部２４２、演算実行部２４３、命令完了部２４４および資源更新部２４５を有する。命令フェッチ部２４１は、プログラムカウンタが示すアドレスを発行し、例えば、キャッシュ２３０に保持された命令をフェッチし、フェッチした命令を命令デコード部２４２に供給する。命令デコード部２４２は、受信した命令をデコードすることにより、実行する命令を判別し、判別した命令を演算実行部２４３に発行する。
演算実行部２４３は、例えば、リザベーションステーションおよび複数種の演算器を有する。演算実行部２４３は、命令デコード部２４２から受信した命令のうち、実行の準備ができた順に命令を演算器に投入して命令を実行させ、実行が終了した命令を命令完了部２４４に通知する。命令完了部２４４は、命令の実行の完了を判定し、実行が完了した命令の情報を資源更新部２４５および命令収集部２５０に通知する。資源更新部２４５は、実行が完了した命令についてプログラムカウンタおよびレジスタなどプログラマブルな資源の更新を行う。
命令完了部２４４が命令収集部２５０に通知する命令情報については、図４で説明する。命令収集部２５０は、命令完了部２４４から完了した命令情報を収集する機能を有する。コアＣＬＳ選択部２６０は、命令収集部２５０が収集した命令情報に基づいて、キャッシュ２３０での使用が好ましいキャッシュラインサイズを選択する機能を有する。
図４は、図３の命令収集部２５０およびコアＣＬＳ選択部２６０の一例を示す。命令収集部２５０は、命令完了数加算部２５１、ＳＩＭＤ命令完了数加算部２５２、離散アクセス命令完了数加算部２５３、ＳＩＭＤ命令率算出部２５４および離散アクセス命令率算出部２５５を有する。命令収集部２５０に供給される命令完了数、ＳＩＭＤ命令完了数および離散アクセス命令完了数は、命令完了部２４４から出力される命令情報の一例である。
命令完了数は、命令収集信号の生成周期の間に命令実行部２４０で実行が完了した命令の数を示す。ＳＩＭＤ命令完了数は、命令収集信号の生成周期の間に命令実行部２４０で実行が完了したＳＩＭＤ命令の数を示す。離散アクセス命令完了数は、命令収集信号の生成周期の間に命令実行部２４０で実行が完了した離散アクセス命令の数を示す。ＳＩＭＤ命令および離散アクセス命令は、それぞれキャッシュラインサイズの選択に関わる命令種である。
ＳＩＭＤ命令は、ＨＰＣ用途等で使用されるベクトル演算命令である。ＳＩＭＤ命令を実行する場合、キャッシュラインサイズが長い方がメモリアクセス効率を向上することができ、ＣＰＵ１００の性能向上が見込まれる。離散アクセス命令は、ＳＩＭＤ命令の一種であり、メモリアクセスを離散的に実行できる命令である。離散アクセス命令を実行する場合、キャッシュラインサイズが短い方が、キャッシュのヒット効率を向上することができ、ＣＰＵ１００の性能向上が見込まれる。
命令完了数加算部２５１は、命令収集信号が有効レベルに設定されたときに命令完了部２４４から命令完了数を受信し、受信した命令完了数を、既に保持している命令完了数に加算する。命令完了数は、命令実行部２４０により実行が完了した命令の数である。命令完了数加算部２５１は、加算した命令完了数を総命令完了数としてＳＩＭＤ命令率算出部２５４および離散アクセス命令率算出部２５５に出力する。命令完了数加算部２５１は、命令実行部２４０により実行が完了した命令の数を計数する命令計数部の一例である。
ＳＩＭＤ命令完了数加算部２５２は、命令収集信号が有効レベルに設定されたときに命令完了部２４４からＳＩＭＤ命令完了数を受信し、受信したＳＩＭＤ命令完了数を、既に保持しているＳＩＭＤ命令完了数に加算する。ＳＩＭＤ命令完了数は、命令実行部２４０により実行が完了したＳＩＭＤ命令の数である。ＳＩＭＤ命令完了数加算部２５２は、加算したＳＩＭＤ命令完了数を総ＳＩＭＤ命令完了数としてＳＩＭＤ命令率算出部２５４に出力する。
離散アクセス命令完了数加算部２５３は、命令収集信号が有効レベルに設定されたときに命令完了部２４４から離散アクセス命令完了数を受信し、受信した離散アクセス命令完了数を、既に保持している離散アクセス命令完了数に加算する。離散アクセス命令完了数は、命令実行部２４０により実行が完了した離散アクセス命令の数である。離散アクセス命令完了数加算部２５３は、加算した離散アクセス命令完了数を総離散アクセス命令完了数として離散アクセス命令率算出部２５５に出力する。ＳＩＭＤ命令完了数加算部２５２および離散アクセス命令完了数加算部２５３は、命令実行部２４０により実行が完了した命令の種別毎の数をそれぞれ計数する種別計数部の一例である。
命令収集信号は、コア２１０毎に、所定の頻度で繰り返される収集期間内に時間間隔を置いて、例えば、命令実行部２４０により生成される。時間間隔を置いて生成される命令収集信号により、命令収集部２５０は、命令実行部２４０で実行される全ての命令、ＳＩＭＤ命令および離散アクセス命令の完了数を加算しなくてよい。このため、命令完了数加算部２５１、ＳＩＭＤ命令完了数加算部２５２および離散アクセス命令完了数加算部２５３の各々に搭載されるカウンタ等の回路規模を削減することができる。
また、総命令完了数、総ＳＩＭＤ命令完了数および総離散アクセス命令完了数の伝達に使用する信号線の本数（ビット数）を抑制できる。さらに、ＳＩＭＤ命令率算出部２５４および離散アクセス命令率算出部２５５での命令率の算出に使用する信号のビット数を抑制できるため、ＳＩＭＤ命令率算出部２５４および離散アクセス命令率算出部２５５の回路規模を削減することができる。この結果、各種命令の完了数を間引いて取得しない場合に比べて、ＣＰＵ１００の回路規模を抑制することができる。
ＳＩＭＤ命令率算出部２５４は、選択開始信号の受信に応答して、総命令完了数に占める総ＳＩＭＤ命令完了数の割合であるＳＩＭＤ命令率を算出し、算出したＳＩＭＤ命令率をコアＣＬＳ選択部２６０に出力する。ＳＩＭＤ命令率算出部２５４は、命令完了数加算部２５１が計数した命令の数とＳＩＭＤ命令完了数加算部２５２が計数した第１種別のＳＩＭＤ命令の数とに基づいて、実行頻度を算出する頻度算出部の一例である。
離散アクセス命令率算出部２５５は、選択開始信号の受信に応答して、総命令完了数に占める総離散アクセス命令完了数の割合である離散アクセス命令率を算出し、算出した離散アクセス命令率をコアＣＬＳ選択部２６０に出力する。選択開始信号は、コア２１０毎に、繰り返し現れる収集期間の終了時に生成される。離散アクセス命令率算出部２５５は、命令完了数加算部２５１が計数した命令の数と離散アクセス命令完了数加算部２５３が計数した第２種別の離散アクセス命令の数とに基づいて、実行頻度を算出する頻度算出部の一例である。
このように、命令完了数加算部２５１、ＳＩＭＤ命令完了数加算部２５２および離散アクセス命令完了数加算部２５３により命令の完了数をそれぞれ加算することで、命令収集信号の受信毎に、命令の種別毎の実行頻度を算出することができる。
コアＣＬＳ選択部２６０は、命令収集部２５０から総命令完了数、ＳＩＭＤ命令率および離散アクセス命令率を受信し、命令実行部２４０からマルチスレッド信号を受信する。そして、コアＣＬＳ選択部２６０は、総命令完了数、ＳＩＭＤ命令率、離散アクセス命令率およびマルチスレッド信号に基づいて、第１キャッシュラインサイズ信号および第２キャッシュラインサイズ信号を図２に示したＣＬＳエントリ２８０に出力する。
例えば、コアＣＬＳ選択部２６０は、１２８Ｂを選択した場合、有効レベルの第１キャッシュラインサイズ信号（１２８Ｂ用）を、コア２１０を識別するコア番号とともにＣＬＳエントリ２８０（図２）に出力する。このとき、第２キャッシュラインサイズ信号（２５６Ｂ用）は、無効レベルに設定される。
コアＣＬＳ選択部２６０は、２５６Ｂを選択した場合、有効レベルの第２キャッシュラインサイズ信号を、コア番号とともにＣＬＳエントリ２８０に出力する。このとき、第１キャッシュラインサイズ信号は、無効レベルに設定される。コアＣＬＳ選択部２６０は、１２８Ｂ、２５６Ｂのいずれも選択しない場合、無効レベルの第１キャッシュラインサイズ信号および無効レベルの第２キャッシュラインサイズ信号をコア番号とともにＣＬＳエントリ２８０に出力する。コアＣＬＳ選択部２６０の動作の例は、図５で説明する。
コアＣＬＳ選択部２６０は、第１キャッシュラインサイズ信号および第２キャッシュラインサイズ信号を出力したことに基づいて、命令収集部２５０にリセット信号ＲＳＴ１を出力する。命令収集部２５０の命令完了数加算部２５１、ＳＩＭＤ命令完了数加算部２５２および離散アクセス命令完了数加算部２５３の各々は、リセット信号ＲＳＴ１に応答して、加算した完了数を"０"にクリア（リセット）する。ＳＩＭＤ命令率算出部２５４および離散アクセス命令率算出部２５５は、リセット信号ＲＳＴ１に応答して、算出した命令率をクリア（リセット）する。
そして、命令完了数加算部２５１、ＳＩＭＤ命令完了数加算部２５２および離散アクセス命令完了数加算部２５３は、次の収集期間において命令収集信号が有効レベルになる毎に加算処理を実行する。ＳＩＭＤ命令率算出部２５４および離散アクセス命令率算出部２５５は、次の収集期間の終了時に受信する選択開始信号に応答して命令率をそれぞれ算出する。
なお、有効レベルのマルチスレッド信号は、コア２１０が命令をマルチスレッドで実行していることを示す。無効レベルのマルチスレッド信号は、コア２１０が命令をシングルスレッドで実行していることを示す。コアＣＬＳ選択部２６０は、コア２１０が命令をシングルスレッドで実行していることを示すシングルスレッド信号を、マルチスレッド信号の代わりに受信してよい。
命令がマルチスレッドで実行される場合、命令に使用するデータは、連続しない複数のアドレス領域に分散して保持されている可能性が高い。このため、マルチスレッドでの命令の実行時、コア２１０の性能を向上するためにキャッシュラインサイズを小さくすることが好ましい。一方、命令がシングルスレッドで実行される場合、命令に使用するデータは、連続する複数のアドレス領域にまとめて保持されている可能性が高い。このため、シングルスレッドでの命令の実行時、コア２１０の性能を向上するためにキャッシュラインサイズを大きくすることが好ましい。
図５は、図４のコアＣＬＳ選択部２６０の動作の一例を示す。図５は、ＣＰＵ１００によるキャッシュの制御方法の一例を示す。図５に示す動作は、総命令完了数、ＳＩＭＤ命令率、離散アクセス命令率およびマルチスレッド信号をコアＣＬＳ選択部２６０が受信したことに基づいて開始される。
まず、ステップＳ１０において、コアＣＬＳ選択部２６０は、総命令完了数が閾値ＶＴ１より大きい場合、ＳＩＭＤ命令率または離散アクセス命令率に基づいてキャッシュラインサイズを選択可能であると判断し、ステップＳ１２を実行する。コアＣＬＳ選択部２６０は、総完了命令数が閾値ＶＴ１以下の場合、ＳＩＭＤ命令率または離散アクセス命令率に基づいてプログラムの特性を判断することが困難と判断し、ステップＳ２６を実行する。すなわち、コアＣＬＳ選択部２６０は、総完了命令数が閾値ＶＴ１以下の場合、適切なキャッシュラインサイズを選択できないと判断する。
ステップＳ１２において、コアＣＬＳ選択部２６０は、ＳＩＭＤ命令率が閾値ＶＴ２より大きい場合、ステップＳ１４を実行し、ＳＩＭＤ命令率が閾値ＶＴ２以下の場合、ステップＳ２０を実行する。ステップＳ１４において、コアＣＬＳ選択部２６０は、離散アクセス命令率が閾値ＶＴ３より大きい場合、ステップＳ１６を実行し、離散アクセス命令率が閾値ＶＴ３以下の場合、ステップＳ１８を実行する。
ステップＳ１６において、コアＣＬＳ選択部２６０は、１２８Ｂのキャッシュラインサイズを選択し、ステップＳ２８を実行する。ステップＳ１８において、コアＣＬＳ選択部２６０は、２５６Ｂのキャッシュラインサイズを選択し、ステップＳ２８を実行する。上述したように、離散アクセス命令は、ＳＩＭＤ命令の一種である。
この実施形態では、命令の種別の１つであるＳＩＭＤ命令の中に、好ましいキャッシュラインサイズが互いに異なる複数の命令種別がある場合にも、各コア２１０は、命令種別のそれぞれの実行頻度に応じて、適切なキャッシュラインサイズを選択することができる。なお、この実施形態において、キャッシュラインサイズの選択は、キャッシュラインサイズの設定とは異なるため、この時点では、キャッシュ２３０のキャッシュラインサイズは変更されない。
特に限定されないが、例えば、閾値ＶＴ２は５０％であり、閾値ＶＴ３は２５％である。この場合、総命令完了数に占めるＳＩＭＤ命令の割合が５０％を超え、かつ、総命令完了数に占める離散アクセス命令の割合が２５％を超える場合、１２８Ｂのキャッシュラインサイズが選択される。総命令完了数に占めるＳＩＭＤ命令の割合が５０％を超え、かつ、総命令完了数に占める離散アクセス命令の割合が２５％以下の場合、２５６Ｂのキャッシュラインサイズが選択される。
なお、閾値ＶＴ３は、例えば、ＳＩＭＤ命令率の５０％の値に設定されてもよい。この場合、実行された離散アクセス命令の数が、実行されたＳＩＭＤ命令の総数の５０％を超える場合、１２８Ｂのキャッシュラインサイズが選択され、実行されたＳＩＭＤ命令の総数の５０％以下の場合、２５６Ｂのキャッシュラインサイズが選択される。
ステップＳ１２でＳＩＭＤ命令率が閾値ＶＴ２以下の場合、ステップＳ２０において、コアＣＬＳ選択部２６０は、コア２１０の動作がマルチスレッドか否かを判定する。すなわち、コアＣＬＳ選択部２６０は、コア２１０が命令をマルチスレッドで実行しているか否かを判定する。コアＣＬＳ選択部２６０は、コア２１０の動作がマルチスレッドの場合、ステップＳ２２を実行し、コア２１０の動作がマルチスレッドでない場合（すなわち、シングルスレッド）、ステップＳ２４を実行する。
ステップＳ２２において、コアＣＬＳ選択部２６０は、１２８Ｂのキャッシュラインサイズを選択し、ステップＳ２８を実行する。ステップＳ２４において、コアＣＬＳ選択部２６０は、２５６Ｂのキャッシュラインサイズを選択し、ステップＳ２８を実行する。このように、各コア２１０は、命令をマルチスレッドで実行しているかシングルスレッドで実行しているかに応じて、適切なキャッシュラインサイズを選択することができる。
ステップＳ１０で命令完了数が閾値ＶＴ１以下の場合、ステップＳ２６において、コアＣＬＳ選択部２６０は、キャッシュラインサイズを選択せず、ステップＳ２８を実行する。命令の実行の完了数が少なく、命令の種別毎の実行頻度の算出の精度が低いおそれがあるコア２１０によるキャッシュラインサイズの選択を抑止することで、キャッシュラインサイズの選択の精度の低下を抑止することができる。
ステップＳ２８において、コアＣＬＳ選択部２６０は、選択したキャッシュラインサイズを示す情報をＣＬＳエントリ２８０に通知し、図５に示す動作を終了する。
なお、図４および図５では、ＳＩＭＤ命令率と離散アクセス命令率とに基づいて、キャッシュラインサイズを選択する例を示す。しかしながら、ＳＩＭＤ命令または離散アクセス命令以外の複数の命令種の命令率に基づいて、キャッシュラインサイズを選択してもよい。また、ステップＳ２０では、マルチスレッドかシングルスレッドかに応じてキャッシュラインサイズを選択する例を示すが、ステップＳ１２でＳＩＭＤ命令率が閾値ＶＴ２以下の場合、１２８Ｂのキャッシュラインサイズを常に選択してもよい。また、キャッシュラインサイズの選択に使用する各閾値ＶＴ１、ＶＴ２、ＶＴ３は、コア２１０が実行する命令種の傾向等に合わせて変更されてもよい。閾値ＶＴ１は、第３閾値の一例であり、閾値ＶＴ２は、第１閾値の一例であり、閾値ＶＴ３は、第２閾値の一例である。
図６は、図２のＣＬＳエントリ２８０およびグループＣＬＳ選択部２９０の一例を示す。ＣＬＳエントリ２８０は、コアグループ２００内に搭載されるｎ＋１個（ｎは１以上の整数）のコア２１０にそれぞれ対応する複数のエントリＥＮＴを有する。各エントリＥＮＴは、ＣＬＳエントリ２８０に搭載される図示しないエントリ制御部により設定されるバリッドフラグＶ、有効コアフラグおよびキャッシュラインサイズを格納する格納領域ＣＬＳを有する。
例えば、バリッドフラグＶ、有効コアフラグおよび格納領域ＣＬＳは、レジスタで構成される。バリッドフラグＶ、有効コアフラグおよび格納領域ＣＬＳは、命令情報の収集期間の終了時にコアＣＬＳ選択部２６０から送られてくる第１キャッシュラインサイズ信号および第２キャッシュラインサイズ信号に応じて設定される。ＣＬＳエントリ２８０は、キャッシュラインサイズ保持部の一例である。なお、ＣＬＳエントリ２８０は、リセット信号ＲＳＴ２の受信に基づいて、各エントリＥＮＴの格納領域ＣＬＳをクリアし、バリッドフラグＶおよび有効コアフラグを無効状態にリセットする。
ＣＬＳエントリ２８０は、有効レベルまたは無効レベルの第１キャッシュラインサイズ信号および有効レベルまたは無効レベルの第２キャッシュラインサイズ信号を受信した場合、バリッドフラグＶを"１"にセットする。ＣＬＳエントリ２８０は、第１キャッシュラインサイズ信号および第２キャッシュラインサイズ信号を受信するまで、バリッドフラグＶを"０"（リセット状態）に維持する。なお、第１キャッシュラインサイズ信号および第２キャッシュラインサイズ信号の出力を示すバリッド信号をコアＣＬＳ選択部２６０から受信する場合、ＣＬＳエントリ２８０は、受信したバリッド信号の論理をバリッドフラグＶとして設定してもよい。
ＣＬＳエントリ２８０は、有効レベルの第１キャッシュラインサイズ信号または有効レベルの第２キャッシュラインサイズ信号を受信した場合、有効コアフラグを"１"に設定する。ＣＬＳエントリ２８０は、無効レベルの第１キャッシュラインサイズ信号および無効レベルの第２キャッシュラインサイズ信号を受信した場合、有効コアフラグを"０"に設定する。
ＣＬＳエントリ２８０は、有効レベルの第１キャッシュラインサイズ信号を受信した場合、格納領域ＣＬＳに１２８Ｂのキャッシュラインサイズの選択を示す"１２８"を設定する。ＣＬＳエントリ２８０は、有効レベルの第２キャッシュラインサイズ信号を受信した場合、格納領域ＣＬＳに２５６Ｂのキャッシュラインサイズの選択を示す"２５６"を設定する。ＣＬＳエントリ２８０は、無効レベルの第１キャッシュラインサイズ信号および無効レベルの第２キャッシュラインサイズ信号を受信した場合、格納領域ＣＬＳにキャッシュラインサイズの非選択を示す"０"に設定する。なお、格納領域ＣＬＳに格納される１２８Ｂ、２５６Ｂをそれぞれ示す"１２８"、"２５６"は、これ以外の値でもよい。また、第１キャッシュラインサイズ信号および第２キャッシュラインサイズ信号が同時に有効レベルに設定されることはない。
グループＣＬＳ選択部２９０は、Ｖフラグチェック部２８１、有効コアカウンタ２８２、ＣＬＳカウンタ２８３、ＣＬＳ（キャッシュラインサイズ）選択部２８４、履歴保持部２８５、ＣＬＳ（キャッシュラインサイズ）決定部２８６およびレジスタ２８７を有する。グループＣＬＳ選択部２９０は、命令情報の収集期間の終了時に動作する。
Ｖフラグチェック部２８１は、ＣＬＳエントリ２８０のバリッドフラグＶをチェックし、全てのエントリＥＮＴのバリッドフラグＶがセットされている場合、全オン信号ＡＯＮを有効コアカウンタ２８２とＣＬＳカウンタ２８３とに出力する。
例えば、複数のコア２１０は、互いに非同期で動作するため、命令情報の収集期間の終了タイミングは、コア２１０毎に異なる。このため、Ｖフラグチェック部２８１は、全てのエントリＥＮＴのバリッドフラグＶがセットされたことを検出することで、全てのコア２１０から第１キャッシュラインサイズ信号および第２キャッシュラインサイズ信号を受信したことを検出する。すなわち、各エントリＥＮＴにバリッドフラグＶを設けることで、収集期間がコア２１０毎に異なる場合にも、全てのコア２１０からキャッシュラインサイズの選択情報を受信したことを検出することができる。
有効コアカウンタ２８２は、全オン信号ＡＯＮの受信に基づいて、ＣＬＳエントリ２８０の全てのエントリＥＮＴのうち、有効コアフラグが"１"にセットされたエントリＥＮＴの数をカウントしてカウント値ＣＮＴ１を生成する。有効コアカウンタ２８２は、生成したカウント値ＣＮＴ１をＣＬＳ選択部２８４に出力する。
ＣＬＳカウンタ２８３は、全オン信号ＡＯＮの受信に基づいて、ＣＬＳエントリ２８０の全てのエントリＥＮＴのうち、格納領域ＣＬＳに"２５６"が設定されているエントリＥＮＴの数をカウントしてカウント値ＣＮＴ２を生成する。ＣＬＳカウンタ２８３は、生成したカウント値ＣＮＴ２をＣＬＳ選択部２８４に出力する。
ＣＬＳ選択部２８４は、カウント値ＣＮＴ１、ＣＮＴ２に基づいて、有効なコア２１０のうち、２５６Ｂのキャッシュラインサイズを選択したコア２１０の割合を算出する。このように、ＣＬＳエントリ２８０に有効コアフラグとキャッシュラインサイズの格納領域ＣＬＳを設けることで、有効なコア２１０のうち、２５６Ｂのキャッシュラインサイズを選択したコア２１０の割合を算出することができる。ＣＬＳ選択部２８４は、第２選択部の一例である。
ＣＬＳ選択部２８４は、算出した割合に応じて、ＬＬキャッシュ２２０およびキャッシュ２３０に設定することが好ましいキャッシュラインサイズを選択する。ＣＬＳ選択部２８４は、選択したキャッシュラインサイズを示す情報を、履歴保持部２８５およびＣＬＳ決定部２８６に出力する。また、ＣＬＳ選択部２８４は、キャッシュラインサイズを示す情報の出力に基づいて、ＣＬＳエントリ２８０にリセット信号ＲＳＴ２を出力する。なお、キャッシュラインサイズの選択は、キャッシュラインサイズの設定とは異なるため、この時点では、ＬＬキャッシュ２２０およびキャッシュ２３０のキャッシュラインサイズは変更されない。
履歴保持部２８５は、過去の３つの収集期間の完了時にそれぞれ選択されたキャッシュラインサイズを順次保持するエントリＥ０～Ｅ２を有する。例えば、エントリＥ０～Ｅ２は、ＦＩＦＯ（First-In First-Out）またはシフトレジスタで構成される。履歴保持部２８５は、ＣＬＳ選択部２８４からキャッシュラインサイズを受信した場合、受信したキャッシュラインサイズをエントリＥ０に保持する。この際、エントリＥ２が保持していたキャッシュラインサイズは破棄され、エントリＥ０、Ｅ１が保持していたキャッシュラインサイズは、エントリＥ１、Ｅ２にそれぞれ移動される。履歴保持部２８５は、保持したキャッシュラインサイズをＣＬＳ決定部２８６に出力する。なお、履歴保持部２８５においてキャッシュラインサイズを保持するエントリＥ０～Ｅ２の数は３つに限定されない。
ＣＬＳ決定部２８６は、ＣＬＳ選択部２８４が出力する最新の収集期間の完了時に選択されたキャッシュラインサイズと、履歴保持部２８５が出力する３つのキャッシュラインサイズとを受信する。そして、ＣＬＳ決定部２８６は、４つのキャッシュラインサイズに基づいて、ＬＬキャッシュ２２０およびキャッシュ２３０に設定するキャッシュラインサイズを決定する。例えば、ＣＬＳ決定部２８６は、ＣＬＳ選択部２８４から受信したキャッシュラインサイズと、履歴保持部２８５が保持する３つのキャッシュラインサイズとが全て一致するか否かを判定する。
ＣＬＳ決定部２８６は、キャッシュラインサイズが全て一致する場合、ＣＬＳ選択部２８４から受信したキャッシュラインサイズを、ＬＬキャッシュ２２０およびキャッシュ２３０に設定するキャッシュラインサイズとして決定する。ＣＬＳ決定部２８６は、キャッシュラインサイズが１つでも異なる場合、現在設定しているキャッシュラインサイズの維持を決定する。
このように、履歴保持部２８５を利用することで、収集期間毎にキャッシュラインサイズが切り替わることを抑止することができ、キャッシュラインサイズの切り替え後に複数のキャッシュラインサイズが混在する期間の発生頻度を削減することができる。この結果、複数のキャッシュラインサイズの混在を解消するためのデータの追い出し処理の頻度を削減することができ、複数の収集期間におけるキャッシュ効率を向上することができる。
ＣＬＳ決定部２８６は、決定したキャッシュラインサイズをレジスタ２８７に格納し、レジスタ２８７に格納されたキャッシュラインサイズがＬＬキャッシュ２２０およびキャッシュ２３０のキャッシュラインサイズとして設定される。この後、ＬＬキャッシュ２２０およびキャッシュ２３０は、設定されたキャッシュラインサイズにしたがってメモリアクセス命令の処理を行う。なお、レジスタ２８７に保持されるキャッシュラインサイズは、ＣＬＳ決定部２８６にフィードバックされ、ＣＬＳ決定部２８６がキャッシュラインサイズの維持を決定した場合に使用される。
このように、グループＣＬＳ選択部２９０は、キャッシュ効率の向上に適したキャッシュラインサイズが互いに異なる複数種の命令の実行頻度に応じて、キャッシュラインサイズを適切に切り替えることができる。この結果、キャッシュラインサイズを切り替えない場合に比べて、キャッシュ効率を向上することができ、ＣＰＵ１００の処理性能を向上することができる。
図７は、図６のＣＬＳエントリ２８０、Ｖフラグチェック部２８１、有効コアカウンタ２８２、ＣＬＳカウンタ２８３およびＣＬＳ選択部２８４の動作の一例を示す。図７は、ＣＰＵ１００によるキャッシュの制御方法の一例を示す。図７に示す動作は、例えば、命令収集信号の生成頻度より高い頻度で開始される。
まず、ステップＳ３０において、ＣＬＳエントリ２８０は、コア２１０のいずれかから情報を受信した場合、ステップＳ３２を実行し、情報を受信していない場合、図７に示す動作を終了する。コア２１０から受信する情報は、選択するキャッシュラインサイズであり、第１キャッシュラインサイズ信号および第２キャッシュラインサイズ信号により示される。
ステップＳ３２において、ＣＬＳエントリ２８０は、情報を出力したコア２１０に対応するエントリＥＮＴを更新する。例えば、ＣＬＳエントリ２８０は、キャッシュラインサイズの選択を示す情報を受信した場合、バリッドフラグＶおよび有効コアフラグを有効状態に設定し、選択するキャッシュラインサイズをキャッシュラインサイズの格納領域ＣＬＳに格納する。ＣＬＳエントリ２８０は、キャッシュラインサイズの非選択を示す情報を受信した場合、バリッドフラグＶを有効状態に設定し、有効コアフラグを無効状態に設定し、キャッシュラインサイズの格納領域ＣＬＳに非選択を示す"０"を格納する。
次に、ステップＳ３４において、Ｖフラグチェック部２８１は、ＣＬＳエントリ２８０の全てのエントリＥＮＴのバリッドフラグＶが有効状態に設定されている場合、有効コアカウンタ２８２にステップＳ３６を実行させる。Ｖフラグチェック部２８１は、ＣＬＳエントリ２８０のエントリＥＮＴのいずれかのバリッドフラグＶが無効状態に設定されている場合、キャッシュラインサイズの情報を受信していないコア２１０があるため、図７に示す動作を終了する。
ステップＳ３６において、有効コアカウンタ２８２は、ＣＬＳエントリ２８０の各エントリＥＮＴから有効コアフラグを読み出し、有効コアフラグが"１"にセットされたエントリＥＮＴの数をカウントする。次に、ステップＳ３８において、ＣＬＳカウンタ２８３は、有効コアフラグが"１"（有効状態）に設定されたエントリＥＮＴのうち、キャッシュラインサイズの格納領域ＣＬＳが２５６Ｂに設定されたエントリＥＮＴの数をカウントする。ステップＳ３６、Ｓ３８は、逆順で実行されてもよい。
次に、ステップＳ４０において、ＣＬＳ選択部２８４は、有効なエントリ数に対する２５６Ｂに設定されたエントリＥＮＴの数の割合が閾値ＶＴ４を超えている場合、ステップＳ４２を実行する。ＣＬＳ選択部２８４は、有効なエントリ数に対する２５６Ｂに設定されたエントリＥＮＴの数の割合が閾値ＶＴ４以下の場合、ステップＳ４４を実行する。
ステップＳ４２において、ＣＬＳ選択部２８４は、ＬＬキャッシュ２２０およびキャッシュ２３０に設定することが好ましいキャッシュラインサイズとして２５６Ｂを選択し、図７に示す動作を終了する。ステップＳ４４において、ＣＬＳ選択部２８４は、ＬＬキャッシュ２２０およびキャッシュ２３０に設定することが好ましいキャッシュラインサイズとして１２８Ｂを選択し、図７に示す動作を終了する。
例えば、閾値ＶＴ４は、５０％である。この場合、グループＣＬＳ選択部２９０が選択するキャッシュラインサイズは、複数のコア２１０が選択したキャッシュラインサイズの多数決を取ることにより選択される。なお、閾値ＶＴ４は、コア２１０が実行する命令種の傾向等に合わせて、５０％を超える値に変更されてもよい。
また、ステップＳ３８では、２５６Ｂに設定されたエントリＥＮＴの数をカウントしているが、１２８Ｂに設定されたエントリＥＮＴの数をカウントしてもよい。この場合、ステップＳ４０において、１２８Ｂに設定されたエントリＥＮＴの数の割合が閾値ＶＴ４を超えているか否かが判定される。１２８Ｂに設定されたエントリＥＮＴの数の割合の判定に使用する閾値ＶＴ４は、１２８Ｂに設定されたエントリＥＮＴの数の割合の判定に使用する閾値ＶＴ４と相違してもよい。
図８は、図６のＣＬＳ決定部２８６および履歴保持部２８５の動作の一例を示す。図８は、ＣＰＵ１００によるキャッシュの制御方法の一例を示す。図８に示す動作は、例えば、命令収集信号の生成頻度と同程度の頻度で開始される。
まず、ステップＳ５０において、ＣＬＳ決定部２８６は、ＣＬＳ選択部２８４から選択したキャッシュラインサイズの通知を受信した場合、ステップＳ５２を実行する。ＣＬＳ決定部２８６は、ＣＬＳ選択部２８４から選択したキャッシュラインサイズの通知を受信していない場合、図８の動作を終了する。
ステップＳ５２において、ＣＬＳ決定部２８６は、ＣＬＳ選択部２８４から受信したキャッシュラインサイズを、履歴保持部２８５の全てのエントリＥ０～Ｅ２に保持されたキャッシュラインサイズと比較する。次に、ステップＳ５４において、ＣＬＳ決定部２８６は、全てのキャッシュラインサイズが一致する場合、ステップＳ５６を実行し、キャッシュラインサイズが１つでも一致しない場合、ステップＳ５８を実行する。
ステップＳ５６において、ＣＬＳ決定部２８６は、ＣＬＳ選択部２８４から受信したキャッシュラインサイズを、ＬＬキャッシュ２２０およびキャッシュ２３０に設定するキャッシュラインサイズに決定する。
ステップＳ５８において、ＣＬＳ決定部２８６は、ＬＬキャッシュ２２０およびキャッシュ２３０に現在設定中のキャッシュラインサイズの維持を決定する。ＣＬＳ決定部２８６は、ステップＳ５６、Ｓ５８で決定したキャッシュラインサイズを、レジスタ２８７に格納し、ステップＳ６０を実行する。レジスタ２８７に格納されたキャッシュラインサイズは、ＬＬキャッシュ２２０およびキャッシュ２３０のキャッシュラインサイズとして設定される。
ステップＳ６０において、ＣＬＳ決定部２８６は、ＣＬＳ選択部２８４から受信したキャッシュラインサイズを履歴保持部２８５のエントリＥ０に格納することで、履歴保持部２８５を更新し、図８に示す動作を終了する。なお、図６で説明したように、既にエントリＥ０、Ｅ１に保持されたキャッシュラインサイズは、エントリＥ１、Ｅ２に順次シフトされる。
図９は、図１のＣＰＵ１００のコアグループ２００毎のキャッシュラインサイズの切り替え動作の一例を示す。各コアグループ２００内の複数のコア２１０は、収集期間を繰り返す（図９（ａ））。各収集期間において、各コア２１０の命令収集部２５０は、命令収集信号を受信する毎に命令完了数、ＳＩＭＤ命令完了数および離散アクセス命令完了数をそれぞれ加算する（図９（ｂ））。
図９では、複数のコア２１０のうちの２つの命令収集部２５０およびコアＣＬＳ選択部２６０の動作を示す。複数のコア２１０の収集期間は、互いに重複するが同期していないため、ずれがある（図９（ｃ））。このため、複数のコア２１０の選択開始信号の発生タイミングは、最大で命令収集信号の１周期程度ずれる可能性がある。しかしながら、図６に示したＶフラグチェック部２８１により、収集期間のずれを吸収することができる。
ＣＬＳエントリ２８０は、各コア２１０の収集期間の終了毎に、各コア２１０が選択したキャッシュラインサイズの情報をエントリＥＮＴに格納する（図９（ｄ））。全てのコア２１０の収集期間が終了した場合、ＣＬＳ選択部２８４は、各コア２１０が選択したキャッシュラインサイズに基づき、ＬＬキャッシュ２２０およびキャッシュ２３０に設定することが好ましいキャッシュラインサイズを選択する（図９（ｅ））。そして、ＣＬＳ決定部２８６は、ＣＬＳ選択部２８４が選択したキャッシュラインサイズと、履歴保持部２８５が保持するキャッシュラインサイズとに基づいて、ＬＬキャッシュ２２０およびキャッシュ２３０にキャッシュラインサイズを設定する（図９（ｆ））。
ＬＬキャッシュ２２０およびキャッシュ２３０へのキャッシュラインサイズの設定は、収集期間の経過毎に実行される。これにより、コアグループ２００毎に、ＬＬキャッシュ２２０および各コアのキャッシュ２３０に互いに同じキャッシュラインサイズを設定しつつ、コア２１０の動作に合わせて、所定の頻度で適切なキャッシュラインサイズへの切替を実行することができる。この際、収集期間内に実行される全ての命令の情報を収集するのではなく、所定の周期で生成される命令収集信号に同期して命令の情報を収集するため、命令収集部２５０の回路規模を、全ての命令の情報を収集する場合に比べて削減することができる。
なお、図９では、キャッシュラインサイズが収集期間の終了毎に切り替わるように見えるが、実際には、キャッシュラインサイズは、再選択されるだけで、収集期間毎に連続して切り替わることはない。これは、ＣＬＳ選択部２８４が選択したキャッシュラインサイズが履歴保持部２８５に保持された全てのキャッシュラインサイズと一致する場合のみ、キャッシュラインサイズが切り替わるためである。履歴保持部２８５が３つのエントリＥ０～Ｅ２を有する場合、最短で４つの収集期間毎にキャッシュラインサイズが切り替わる。
なお、キャッシュラインサイズが切り替わった場合、ＬＬキャッシュ２２０およびキャッシュ２３０には、複数のキャッシュラインサイズが混在する。例えば、キャッシュラインサイズが２５６Ｂに切り替わり、２５６Ｂのデータが、アドレスの異なる２つの１２８Ｂのキャッシュラインに格納されている場合、１つの１２８Ｂのデータが追い出された後、要求のあった２５６Ｂのデータが格納される。このため、複数のキャッシュラインサイズの混在の解消は、徐々に行われ、混在が解消するまでの間、キャッシュ効率は低下する。
以上、この実施形態では、キャッシュを含む複数のコア２１０で共有されるＬＬキャッシュ２２０を有するＣＰＵ１００において、各コア２１０での命令の種別毎の実行頻度に基づいて、適切なキャッシュラインサイズに切り替えることができる。これにより、ＣＰＵ１００の全体で見たときにＬＬキャッシュ２２０およびキャッシュ２３０を有効に使用することが可能になる。
各コア２１０は、収集期間毎に実行した命令の種別毎の実行頻度に基づいて、キャッシュ２３０の使用効率であるキャッシュ効率を向上するために適したキャッシュラインサイズを選択する。キャッシュ制御部２７０は、各コア２１０が選択したキャッシュラインサイズに基づいて、ＬＬキャッシュ２２０およびキャッシュ２３０で使用するキャッシュラインサイズを決定する。これにより、キャッシュ効率の向上に適したキャッシュラインサイズが互いに異なる複数種の命令の実行頻度に応じて、キャッシュラインサイズを適切に切り替えることができる。この結果、キャッシュラインサイズを切り替えない場合に比べて、キャッシュミスが削減するため、キャッシュ効率を向上することができ、ＣＰＵ１００の処理性能を向上することができる。
収集期間内に時間間隔を置いて命令の種別毎の完了数を収集することで、収集期間内に実行される全ての命令の種別毎の完了数を収集する場合に比べて、収集部の回路規模を削減することができる。
命令の種別の１つであるＳＩＭＤ命令の中に、好ましいキャッシュラインサイズが異なる複数の命令の種別がある場合にも、各コア２１０は、命令の種別のそれぞれの実行頻度に応じて、適切なキャッシュラインサイズを選択することができる。そして、複数のコア２１０における命令の種別毎の平均的な実行頻度に基づいて、ＬＬキャッシュ２２０およびキャッシュ２３０で使用するキャッシュラインサイズを決定することができる。
命令の実行の完了数が少なく、命令の種別毎の実行頻度の算出の精度が低いおそれがあるコア２１０は、キャッシュラインサイズを選択しないため、ＣＬＳ選択部２８４によるキャッシュラインサイズの選択の精度の低下を抑止することができる。
各コア２１０は、命令をマルチスレッドで実行しているかシングルスレッドで実行しているかに応じて、適切なキャッシュラインサイズを選択することができる。そして、複数のコア２１０における命令の平均的な実行タイプ（マルチスレッドまたはシングルスレッド）に基づいて、ＬＬキャッシュ２２０およびキャッシュ２３０で使用するキャッシュラインサイズを決定することができる。
ＣＬＳ決定部２８６は、ＣＬＳ選択部２８４で選択したキャッシュラインサイズが、履歴保持部２８５が保持する複数のキャッシュラインサイズと一致する場合、ＣＬＳ選択部２８４で選択したキャッシュラインサイズの使用を決定する。これにより、収集期間毎にキャッシュラインサイズが切り替わることを抑止することができ、キャッシュラインサイズの切り替え後の複数のキャッシュラインサイズが混在する期間が発生する頻度を削減することができる。この結果、複数のキャッシュラインサイズの混在を解消するためのデータの追い出し処理の頻度を削減することができ、キャッシュ効率を向上することができる。
以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずである。したがって、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。
２００ コアグループ
２１０ コア
２２０ ＬＬキャッシュ
２３０ キャッシュ
２４０ 命令実行部
２４１ 命令フェッチ部
２４２ 命令デコード部
２４３ 演算実行部
２４４ 命令完了部
２４５ 資源更新部
２５０ 命令収集部
２５１ 命令完了数加算部
２５２ ＳＩＭＤ命令完了数加算部
２５３ 離散アクセス命令完了数加算部
２５４ ＳＩＭＤ命令率算出部
２５５ 離散アクセス命令率算出部
２６０ コアＣＬＳ選択部
２７０ キャッシュ制御部
２８０ ＣＬＳエントリ
２８１ Ｖフラグチェック部
２８２ 有効コアカウンタ
２８３ ＣＬＳカウンタ
２８４ ＣＬＳ選択部
２８５ 履歴保持部
２８６ ＣＬＳ決定部
２８７ レジスタ
２９０ グループＣＬＳ選択部
３１０ メモリアクセスコントローラ
３２０ 通信インタフェース
４００ メモリ
５００ 入出力装置
ＡＯＮ 全オン信号
ＣＮＴ１、ＣＮＴ２ カウント値
Ｅ０、Ｅ１、Ｅ２ エントリ
ＥＮＴ エントリ
ＲＳＴ１、ＲＳＴ２ リセット信号
Ｖ バリッドフラグ
ＶＴ１、ＶＴ２、ＶＴ３ 閾値

Claims (8)

  1. 命令を実行する命令実行部と、前記命令実行部で使用する命令およびデータの少なくともいずれかを保持する第１キャッシュとをそれぞれ含む複数のコアと、
    前記複数のコアに共有される第２キャッシュと、
    前記第１キャッシュおよび前記第２キャッシュのキャッシュラインサイズの切り替えを制御するキャッシュ制御部と、を有し、
    前記複数のコアの各々は、
    前記命令実行部が実行する命令の種別毎の完了数を、収集期間内に時間間隔を置いて収集し、前記収集期間の終了時に命令の種別毎の実行頻度を算出する命令収集部と、
    前記収集期間に前記命令収集部が算出した前記実行頻度に基づいて、前記第１キャッシュでの使用が好ましいキャッシュラインサイズを選択する第１選択部と、を有し、
    前記キャッシュ制御部は、前記複数のコアの前記第１選択部が選択したキャッシュラインサイズに基づいて、前記第１キャッシュおよび前記第２キャッシュで使用するキャッシュラインサイズを決定する
    半導体装置。
  2. 前記第１選択部は、命令の種別のうち第１種別の命令の実行頻度が第１閾値を超える場合、前記第１種別の命令のうち第２種別の命令の実行頻度が第２閾値を超えるか否かに応じて、前記第１キャッシュでの使用が好ましいキャッシュラインサイズを選択する
    請求項１に記載の半導体装置。
  3. 前記複数のコアの各々は、命令をシングルスレッドまたはマルチスレッドで実行し、
    前記第１選択部は、命令の種別のうち前記第１種別の命令の実行頻度が第１閾値以下の場合、命令の実行がシングルスレッドかマルチスレッドかに応じて、前記第１キャッシュでの使用が好ましいキャッシュラインサイズを選択する
    請求項２に記載の半導体装置。
  4. 前記第１選択部は、前記収集期間内に前記命令実行部が実行した命令の数が第３閾値以下の場合、キャッシュラインサイズを選択せず、
    前記キャッシュ制御部は、キャッシュラインサイズを選択しない第１選択部を除く第１選択部が選択したキャッシュラインサイズに基づいて、前記第１キャッシュおよび前記第２キャッシュで使用するキャッシュラインサイズを決定する
    請求項１ないし請求項３のいずれか１項に記載の半導体装置。
  5. 前記キャッシュ制御部は、
    前記収集期間の完了毎に、前記複数のコアの前記第１選択部が最も多く選択したキャッシュラインサイズを、前記第１キャッシュおよび前記第２キャッシュでの使用が好ましいキャッシュラインサイズとして選択する第２選択部と、
    過去の所定数の収集期間の完了毎に前記第２選択部が選択したキャッシュラインサイズを保持する履歴保持部と、
    最新の収集期間の完了時に前記第２選択部が選択したキャッシュラインサイズが、前記履歴保持部に保持された複数のキャッシュラインサイズと全て一致する場合、前記第２選択部が選択したキャッシュラインサイズを前記第１キャッシュおよび前記第２キャッシュで使用するキャッシュラインサイズに決定するキャッシュラインサイズ決定部と
    を有する請求項１ないし請求項４のいずれか１項に記載の半導体装置。
  6. 前記キャッシュ制御部は、前記コアからのキャッシュラインサイズの選択または非選択の通知に基づいてセットされるバリッドフラグと、キャッシュラインサイズの選択または非選択を識別する有効コアフラグと、前記コアが選択したキャッシュラインサイズが格納される格納領域とを含むエントリを前記複数のコアにそれぞれ対応して有するキャッシュラインサイズ保持部を有し、
    前記第２選択部は、前記キャッシュラインサイズ保持部の全てのエントリのバリッドフラグがセットされた場合、前記有効コアフラグがキャッシュラインサイズの選択を示す前記エントリの前記格納領域に格納されたキャッシュラインサイズに基づいて、キャッシュラインサイズを選択する
    請求項５に記載の半導体装置。
  7. 前記命令収集部は、
    前記命令実行部により実行が完了した命令の数を計数する命令計数部と、
    前記命令実行部により実行が完了した命令の種別毎の数をそれぞれ計数する複数の種別計数部と、
    前記命令計数部が計数した命令の数と前記複数の種別計数部の各々が計数した命令の種別毎の数とに基づいて、実行頻度を算出する頻度算出部と、
    を有する請求項１ないし請求項６のいずれか１項に記載の半導体装置。
  8. 命令を実行する命令実行部と、前記命令実行部で使用する命令およびデータの少なくともいずれかを保持する第１キャッシュとをそれぞれ含む複数のコアと、前記複数のコアに共有される第２キャッシュと、前記第１キャッシュおよび前記第２キャッシュのキャッシュラインサイズの切り替えを制御するキャッシュ制御部と、を有する半導体装置のキャッシュの制御方法であって、
    前記複数のコアの各々が有する命令収集部が、前記命令実行部が実行する命令の種別毎の完了数を、収集期間内に時間間隔を置いて収集し、前記収集期間の終了時に命令の種別毎の実行頻度を算出し、
    前記複数のコアの各々が有する第１選択部が、前記収集期間に算出した前記実行頻度に基づいて、前記第１キャッシュでの使用が好ましいキャッシュラインサイズを選択し、
    前記キャッシュ制御部が、前記複数のコアの各々において選択したキャッシュラインサイズに基づいて、前記第１キャッシュおよび前記第２キャッシュで使用するキャッシュラインサイズを決定する
    キャッシュの制御方法。
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