JP2867148B2 - メモリ・アクセス終了条件判定方式 - Google Patents
メモリ・アクセス終了条件判定方式Info
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- JP2867148B2 JP2867148B2 JP24432289A JP24432289A JP2867148B2 JP 2867148 B2 JP2867148 B2 JP 2867148B2 JP 24432289 A JP24432289 A JP 24432289A JP 24432289 A JP24432289 A JP 24432289A JP 2867148 B2 JP2867148 B2 JP 2867148B2
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- Japan
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- memory
- address
- port
- mab
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Description
【発明の詳細な説明】 〔概要〕 メモリ・アクセス終了条件判定方式の改良に関し、 メモリ・リクエストの発行回数を減少できるようにな
ったメモリ・アクセス終了条件判定方式を提供すること
を目的とし、 プロセッサと、メモリと、プロセッサがメモリをアク
セスする際のデータが格納されるデータ・バッファと、
アクセス・コード，メモリ・アドレス，データ・バッフ
ァ・アドレス及びポート状態を持つポートの複数個と、
WAIT命令の実行時に当該命令のデータ・バッファ・アド
レスとポートのデータ・バッファ・アドレスの一致判定
を行う一致判定手段とを具備し、各一致判定手段は、ポ
ート内のアクセス・コード中の転送バイト数をも条件と
して使用して一致判定を行うように構成されていること
を構成要件としている。
ったメモリ・アクセス終了条件判定方式を提供すること
を目的とし、 プロセッサと、メモリと、プロセッサがメモリをアク
セスする際のデータが格納されるデータ・バッファと、
アクセス・コード，メモリ・アドレス，データ・バッフ
ァ・アドレス及びポート状態を持つポートの複数個と、
WAIT命令の実行時に当該命令のデータ・バッファ・アド
レスとポートのデータ・バッファ・アドレスの一致判定
を行う一致判定手段とを具備し、各一致判定手段は、ポ
ート内のアクセス・コード中の転送バイト数をも条件と
して使用して一致判定を行うように構成されていること
を構成要件としている。
本発明は、メモリ・アクセス終了条件判定方式の改良
に関するものである。
に関するものである。
第５図は本発明の対象となるプロセッサの概要を示す
図、第６図はポートに格納される情報を示す図である。
同図において、１はポート、２はプロセッサ、３はメモ
リ・アクセス・バッファ（以下、MABと言う）、４はメ
モリをそれぞれ示している。
図、第６図はポートに格納される情報を示す図である。
同図において、１はポート、２はプロセッサ、３はメモ
リ・アクセス・バッファ（以下、MABと言う）、４はメ
モリをそれぞれ示している。
プロセッサ２は例えばI/Oプロセッサであり、MAB3と
複数のポート１を用いてメモリ・アクセスを行うもので
ある。MAB3は、メモリへのストア・データやメモリから
のフェッチ・データを格納する。メモリ４は、メモリ・
コントローラを含んでいるものであり、例えば主記憶装
置である。
複数のポート１を用いてメモリ・アクセスを行うもので
ある。MAB3は、メモリへのストア・データやメモリから
のフェッチ・データを格納する。メモリ４は、メモリ・
コントローラを含んでいるものであり、例えば主記憶装
置である。
ポート１は、第６図に示すように、アクセス・コード
やメモリ・アドレス,MABアドレス，ポート状態などを示
す情報を格納する。アクセス・コードは、フェッチかス
トアの区別，転送データ量などを示すコードである。ポ
ート状態は、アイドル（IDLE），ビジー（BUSY），エラ
ー（ERROR）の三つの状態の何れかを示す。ポートに対
してリクエストが発行されると、ポートの状態はアイド
ルからビジーに変化し、メモリから正常終了が送られて
来ると、ポートの状態はビジーからアイドルに変化す
る。メモリから異常終了が送られてきた時には、ポート
の状態はビジーからエラーに変化する。プロセッサ２
は、エラーの状態をアイドルの状態にすることが出来
る。
やメモリ・アドレス,MABアドレス，ポート状態などを示
す情報を格納する。アクセス・コードは、フェッチかス
トアの区別，転送データ量などを示すコードである。ポ
ート状態は、アイドル（IDLE），ビジー（BUSY），エラ
ー（ERROR）の三つの状態の何れかを示す。ポートに対
してリクエストが発行されると、ポートの状態はアイド
ルからビジーに変化し、メモリから正常終了が送られて
来ると、ポートの状態はビジーからアイドルに変化す
る。メモリから異常終了が送られてきた時には、ポート
の状態はビジーからエラーに変化する。プロセッサ２
は、エラーの状態をアイドルの状態にすることが出来
る。
一つのポートは、プロセッサ２からの一つのメモリ・
リクエストに対応する。プロセッサ２は、複数のポート
を使用することにより、複数のメモリ・アクセスを同時
に発行することができる。
リクエストに対応する。プロセッサ２は、複数のポート
を使用することにより、複数のメモリ・アクセスを同時
に発行することができる。
メモリの動作速度はプロセッサの動作速度に比べて遅
いので、プロセッサは複数のメモリ・アクセスをパイプ
ライン状に発行することにより、動作効率を上げること
ができる。
いので、プロセッサは複数のメモリ・アクセスをパイプ
ライン状に発行することにより、動作効率を上げること
ができる。
プロセッサは、メモリ・アクセスの終了条件を検査す
る命令（WAIT命令）を備えている。WAIT命令は、WAIT命
令であることを示すOPコードやMABアドレス・フィール
ド，分岐アドレス・フィールド等を有している。
る命令（WAIT命令）を備えている。WAIT命令は、WAIT命
令であることを示すOPコードやMABアドレス・フィール
ド，分岐アドレス・フィールド等を有している。
第７図は従来技術におけるMABアドレスの比較を示す
図、第８図は従来の一致判定手段の例を示す回路図であ
る。同図において、５−Ａないし５−ｎは一致判定手
段、７ないし10は一致回路、11はAND回路、Ｓはセレク
タをそれぞれ示す。
図、第８図は従来の一致判定手段の例を示す回路図であ
る。同図において、５−Ａないし５−ｎは一致判定手
段、７ないし10は一致回路、11はAND回路、Ｓはセレク
タをそれぞれ示す。
先ず、第８図について説明する。なお、PortAとは、
ポート１−Ａのことである。一致回路７は、ポート１−
ＡのMABアドレスのビット０とWAIT命令のMABアドレスの
ビット０とを比較し、両者が一致すれば論理‘1'を出力
する。他の一致回路8,9,10も同様な動作を行う。AND回
路11は、一致回路７ないし10が全て‘1'を出力したとき
に‘1'を出力する。AND回路11の出力がMatch−PortAに
なる。
ポート１−Ａのことである。一致回路７は、ポート１−
ＡのMABアドレスのビット０とWAIT命令のMABアドレスの
ビット０とを比較し、両者が一致すれば論理‘1'を出力
する。他の一致回路8,9,10も同様な動作を行う。AND回
路11は、一致回路７ないし10が全て‘1'を出力したとき
に‘1'を出力する。AND回路11の出力がMatch−PortAに
なる。
WAIT命令では、WAIT命令のMABアドレス・フィールド
の値と全てのポート内のMABアドレスとを一致判定手段
５−Ａないし５−ｎで以て比較し、MABアドレスが一致
した総てのポートの状態がビジーでなければWAIT終了条
件を判定する。MABアドレスが一致したポートの中にビ
ジー状態のものが一つでも有る限り、プロセッサはWAIT
命令の実行を続ける。
の値と全てのポート内のMABアドレスとを一致判定手段
５−Ａないし５−ｎで以て比較し、MABアドレスが一致
した総てのポートの状態がビジーでなければWAIT終了条
件を判定する。MABアドレスが一致したポートの中にビ
ジー状態のものが一つでも有る限り、プロセッサはWAIT
命令の実行を続ける。
第９図は従来のプログラムの例を示す図である。同図
に示すサブルーチンAA,BBを使うプログラムにおいて、
それぞれのサブルーチンが用いるMABのエリアA,B及びメ
モリ中のエリアX,Yが隣接している時、両エリアを含む
メモリ・リクエスト（この場合は64バイト・フェッチ）
を使用すれば、一回のリクエストの発行ですむが、サブ
ルーチンBBで用いるWAIT命令のMABアドレスがエリアＢ
を指しているので、WAIT命令の判定条件が正しく計算さ
れない。従って、AA,BBと言う二つのサブルーチンを使
用する場合は、リクエストを二回の32バイト・フェッチ
に分けて発行しなければならないと言う欠点があった。
に示すサブルーチンAA,BBを使うプログラムにおいて、
それぞれのサブルーチンが用いるMABのエリアA,B及びメ
モリ中のエリアX,Yが隣接している時、両エリアを含む
メモリ・リクエスト（この場合は64バイト・フェッチ）
を使用すれば、一回のリクエストの発行ですむが、サブ
ルーチンBBで用いるWAIT命令のMABアドレスがエリアＢ
を指しているので、WAIT命令の判定条件が正しく計算さ
れない。従って、AA,BBと言う二つのサブルーチンを使
用する場合は、リクエストを二回の32バイト・フェッチ
に分けて発行しなければならないと言う欠点があった。
本発明は、この点に鑑みて創作されたものであって、
メモリ・リクエストの発行回数を減少できるようになっ
たメモリ・アクセス終了判定方式を提供することを目的
としている。
メモリ・リクエストの発行回数を減少できるようになっ
たメモリ・アクセス終了判定方式を提供することを目的
としている。
第１図は本発明の原理説明図である。本発明の前提と
なる情報処理システムは、第１図（ａ）に示すように、
プロセッサ２と、メモリ４と、プロセッサ２がメモリ４
をアクセスする際のデータが格納されるデータ・バッフ
ァ３と、プロセッサ２がメモリ４をアクセスする機構で
あり且つアクセス・コード，メモリ・アドレス，データ
・バッファ・アドレス及びポート状態を持つポートの複
数個１−A,1−B,…とを有している。
なる情報処理システムは、第１図（ａ）に示すように、
プロセッサ２と、メモリ４と、プロセッサ２がメモリ４
をアクセスする際のデータが格納されるデータ・バッフ
ァ３と、プロセッサ２がメモリ４をアクセスする機構で
あり且つアクセス・コード，メモリ・アドレス，データ
・バッファ・アドレス及びポート状態を持つポートの複
数個１−A,1−B,…とを有している。
第１図（ｂ）はデータ・バッファ・アドレスの一致判
定を行う部分を示す図である。WAIT命令が命令保持手段
６にセットされると、この命令の実行が開始される。WA
IT命令とは、データ・バッファ・アドレスを指定し、当
該データ・バッファ・アドレスと一致するデータ・バッ
ファ・アドレスを持つポートの状態でメモリ・アクセス
の終了を判断する命令である。一致判定手段12−A,12−
B,…は、上記命令の実行時に当該命令のデータ・バッフ
ァ・アドレスとポートのデータ・バッファ・アドレスの
一致判定を行う。各一致判定手段12−A,12−B,…は、一
致判定を行う場合、アドレスだけでなく、ポート内のア
クセス・コード中の転送バイト数をも考慮して一致判定
を行う。
定を行う部分を示す図である。WAIT命令が命令保持手段
６にセットされると、この命令の実行が開始される。WA
IT命令とは、データ・バッファ・アドレスを指定し、当
該データ・バッファ・アドレスと一致するデータ・バッ
ファ・アドレスを持つポートの状態でメモリ・アクセス
の終了を判断する命令である。一致判定手段12−A,12−
B,…は、上記命令の実行時に当該命令のデータ・バッフ
ァ・アドレスとポートのデータ・バッファ・アドレスの
一致判定を行う。各一致判定手段12−A,12−B,…は、一
致判定を行う場合、アドレスだけでなく、ポート内のア
クセス・コード中の転送バイト数をも考慮して一致判定
を行う。
第２図は本発明におけるMABアドレスの比較を説明す
る図、第３図は本発明の一致判定手段の例を示す図であ
る。同図において、12−Ａないし12−ｎは一致判定手
段、13ないし16は一致回路、17ないし19はOR回路、20は
AND回路をそれぞれ示す。
る図、第３図は本発明の一致判定手段の例を示す図であ
る。同図において、12−Ａないし12−ｎは一致判定手
段、13ないし16は一致回路、17ないし19はOR回路、20は
AND回路をそれぞれ示す。
一致回路13にはポート１−ＡのMABアドレスのビット
０とWAIT命令のMABアドレスのビット０とが入力され、
一致回路14にはポート１−ＡのMABアドレスのビット１
とWAIT命令のMABアドレスのビット１とが入力され、一
致回路15にはポート１−ＡのMABアドレスのビット２とW
AIT命令のMABアドレスのビット２とが入力され、一致回
路16にはポート１−ＡのMABアドレスのビット３とWAIT
命令のMABアドレスのビット３とが入力される。なお、
ビット０は23の重みを持ち、ビット１は22の重みを持
ち、ビット２は21の重みを持ち、ビット３は20の重みを
持つ。
０とWAIT命令のMABアドレスのビット０とが入力され、
一致回路14にはポート１−ＡのMABアドレスのビット１
とWAIT命令のMABアドレスのビット１とが入力され、一
致回路15にはポート１−ＡのMABアドレスのビット２とW
AIT命令のMABアドレスのビット２とが入力され、一致回
路16にはポート１−ＡのMABアドレスのビット３とWAIT
命令のMABアドレスのビット３とが入力される。なお、
ビット０は23の重みを持ち、ビット１は22の重みを持
ち、ビット２は21の重みを持ち、ビット３は20の重みを
持つ。
OR回路17には、一致回路14の出力と64B−PortAが入力
される。64B−PortAは、ポート１−Ａの転送バイト数が
64バイトか否かを示すものであり、‘1'で64バイトを示
す。OR回路18には、一致回路15の出力と、64B−PortA
と、32B−PortAとが入力される。OR回路19には、一致回
路16の出力と、64B−PortAと、32B−PortAと、16B−Por
tAとが入力される。AND回路20には、一致回路13の出力
と、OR回路17〜19の出力とが入力される。AND回路20の
出力がMatch−Port−Ａとなる。
される。64B−PortAは、ポート１−Ａの転送バイト数が
64バイトか否かを示すものであり、‘1'で64バイトを示
す。OR回路18には、一致回路15の出力と、64B−PortA
と、32B−PortAとが入力される。OR回路19には、一致回
路16の出力と、64B−PortAと、32B−PortAと、16B−Por
tAとが入力される。AND回路20には、一致回路13の出力
と、OR回路17〜19の出力とが入力される。AND回路20の
出力がMatch−Port−Ａとなる。
MAB3は、ワード単位に割り付けられたアドレスを有し
ている。１ワードは８バイトである。第３図の一致判定
手段は、ポートに格納されるアクセス・コードの転送バ
イト数が２ワード（16バイト）である場合にはポートに
格納されるMABアドレスは２の倍数とされ、転送バイト
数が４ワード（32バイト）である場合にはMABアドレス
は４の倍数とされ、転送バイト数が８ワード（64バイ
ト）である場合にはMABアドレスは８の倍数とされるこ
とを前提としている。
ている。１ワードは８バイトである。第３図の一致判定
手段は、ポートに格納されるアクセス・コードの転送バ
イト数が２ワード（16バイト）である場合にはポートに
格納されるMABアドレスは２の倍数とされ、転送バイト
数が４ワード（32バイト）である場合にはMABアドレス
は４の倍数とされ、転送バイト数が８ワード（64バイ
ト）である場合にはMABアドレスは８の倍数とされるこ
とを前提としている。
第３図の一致判定手段は、WAIT命令のMABアドレスが
ポート１−ＡのMABアドレス以上であって且つポート１
−ＡのMABアドレスに転送ワード数を加算したものより
小さいときに、論理‘1'を出力する回路である。
ポート１−ＡのMABアドレス以上であって且つポート１
−ＡのMABアドレスに転送ワード数を加算したものより
小さいときに、論理‘1'を出力する回路である。
例えば、ポートＡのMABアドレスが「0100」であり、
転送バイト数が32バイトである場合には、一致回路13と
14の出力だけが有効になり、一致回路15と16の出力は無
視される。即ち、WAIT命令のMABアドレスの上位２ビッ
トが「01」であるときに、AND回路20は論理‘1'を出力
する。
転送バイト数が32バイトである場合には、一致回路13と
14の出力だけが有効になり、一致回路15と16の出力は無
視される。即ち、WAIT命令のMABアドレスの上位２ビッ
トが「01」であるときに、AND回路20は論理‘1'を出力
する。
第４図は本発明を使用するプログラムの例を示す図で
ある。同図に示すように、隣接するA,Bのエリアをそれ
ぞれ使用する二つのサブルーチンAA,BBを使うプログラ
ムでは、メモリ・リクエストとして64バイト・フェッチ
一回を発行すれば良くなり、従来技術に比べ、プログラ
ム・ステップ数および実行時間が削減される。
ある。同図に示すように、隣接するA,Bのエリアをそれ
ぞれ使用する二つのサブルーチンAA,BBを使うプログラ
ムでは、メモリ・リクエストとして64バイト・フェッチ
一回を発行すれば良くなり、従来技術に比べ、プログラ
ム・ステップ数および実行時間が削減される。
以上の説明から明らかなように、本発明によれば、プ
ログラムにおけるメモリ・リクエストの回数を減少する
ことが出来る。
ログラムにおけるメモリ・リクエストの回数を減少する
ことが出来る。
第１図は本発明の原理説明図、第２図は本発明における
MABアドレスの比較を示す図、第３図は本発明の一致判
定手段の例を示す図、第４図は本発明を使用する場合の
プログラムの例を示す図、第５図は本発明の対象となる
プロセッサの例を示す図、第６図はポートの構成を示す
図、第７図は従来技術におけるMABアドレスの比較を示
す図、第８図は従来の一致判定手段の例を示す図、第９
図は従来のプログラムの例を示す図である。 １……ポート、２……プロセッサ、３……メモリ・アク
セス・バッファ、４……メモリ、12−Ａないし12−ｎ…
…一致判定手段、13ないし16……一致回路、17ないし19
……OR回路、20……AND回路。
MABアドレスの比較を示す図、第３図は本発明の一致判
定手段の例を示す図、第４図は本発明を使用する場合の
プログラムの例を示す図、第５図は本発明の対象となる
プロセッサの例を示す図、第６図はポートの構成を示す
図、第７図は従来技術におけるMABアドレスの比較を示
す図、第８図は従来の一致判定手段の例を示す図、第９
図は従来のプログラムの例を示す図である。 １……ポート、２……プロセッサ、３……メモリ・アク
セス・バッファ、４……メモリ、12−Ａないし12−ｎ…
…一致判定手段、13ないし16……一致回路、17ないし19
……OR回路、20……AND回路。
Claims (1)
- 【請求項１】プロセッサ（２）と、 メモリ（４）と、 プロセッサ（２）がメモリ（４）をアクセスする際のデ
ータが格納されるデータ・バッファ（３）と、 プロセッサ（２）がメモリ（４）をアクセスする機構で
あり、且つアクセス・コード，メモリ・アドレス，デー
タ・バッファ・アドレス及びポート状態を持つポートの
複数個（１−A,1−B,…）と、 データ・バッファ・アドレスを指定し当該データ・バッ
ファ・アドレスと一致するデータ・バッファ・アドレス
を持つポートの状態でメモリ・アドレスの終了を判断す
る命令がセットされる命令保持手段（６）と、 上記命令の実行時に当該命令のデータ・バッファ・アド
レスとポートのデータ・バッファ・アドレスの一致判定
を行う一致判定手段（12−A,12−B,…）と、 を具備し、 各一致判定手段（12−A,12−B,…）は、ポート内のアク
セス・コード中の転送バイト数をも条件として使用して
一致判定を行うように構成されている ことを特徴とするメモリ・アクセス終了条件判定方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24432289A JP2867148B2 (ja) | 1989-09-20 | 1989-09-20 | メモリ・アクセス終了条件判定方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24432289A JP2867148B2 (ja) | 1989-09-20 | 1989-09-20 | メモリ・アクセス終了条件判定方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03105535A JPH03105535A (ja) | 1991-05-02 |
| JP2867148B2 true JP2867148B2 (ja) | 1999-03-08 |
Family
ID=17116998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24432289A Expired - Fee Related JP2867148B2 (ja) | 1989-09-20 | 1989-09-20 | メモリ・アクセス終了条件判定方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2867148B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005272035A (ja) * | 2004-03-23 | 2005-10-06 | New Delta Ind Co | 移動台車 |
-
1989
- 1989-09-20 JP JP24432289A patent/JP2867148B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03105535A (ja) | 1991-05-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |