JPH03105535A

JPH03105535A - メモリ・アクセス終了条件判定方式

Info

Publication number: JPH03105535A
Application number: JP24432289A
Authority: JP
Inventors: Hiroyuki Egawa; 江川　博之
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1989-09-20
Filing date: 1989-09-20
Publication date: 1991-05-02
Anticipated expiration: 2014-03-08
Also published as: JP2867148B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概要〕メモリ・アクセス終了条件判定方式の改良に関し、メモリ・リクエストの発行回数を減少できるようになっ
たメモリ・アクセス終了条件判定方式を提供することを
目的とし、プロセッサと、メモリと、プロセッサがメモリをアクセ
スする際のデータが格納されるデータ・バッファと、ア
クセス・コード，メモリ・アドレス．データ・バッファ
・アドレス及びポート状態を持つポートの複数個と、Ｗ
ＡＩＴ命令の実行時に当該命令のデータ・バッファ・ア
ドレスとポートのデータ・ハッファ・アドレスの一致判
定ヲ行う一致判定手段とを具備し、各一致判定手段は、
ポート内のアクセス・コード中の転送バイト数をも条件
として使用して一致判定を行うように構成されているこ
とを構或要件としている。

〔産業上の利用分野〕

本発明は、メモリ・アクセス終了条件判定方式の改良に
関するものである。

〔従来の技術〕

第５図は本発明の対象となるプロセッサの概要を示す図
、第６図はポートに格納される情報を示す図である。同
図において、１はポート、２はプロセッサ、３はメモリ
・アクセス・バッファ（以下、ＭＡＢと言う）、４はメ
モリをそれぞれ示している。

プロセッサ２は例えばＩ／Ｏプロセンサであり、ＭＡＢ
３と複数のポート１を用いてメモリ・アクセスを行うも
のである。ＭＡＢ３は、メモリへのストア・データやメ
モリからのフェッチ・データを格納する。メモリ４は、
メモリ・コントローラを含んでいるものであり、例えば
主記憶装置である。

ポートｌは、第６図に示すように、アクセス・コードや
メモリ・アドレス，ＭＡＢアドレス，ポート状態などを
示す情報を格納する。アクセス・コードは、フェッチか
ストアの区別，転送データ量などを示すコードである。

ポート状態は、アイドル（ＩＤＬＥ），　　ビジー（Ｂ
ＵＳＹ），エラー（ＥＲＲＯＲ）の三つの状態の何れか
を示す。ポートに対してリクエストが発行されると、ポ
ートの状態はアイドルからビジーに変化し、メモリから
正常終了が送られて来ると、ポートの状態はビジーから
アイドルに変化する。メモリから異常終了が送られてき
た時には、ポートの状態はビジーからエラーに変化する
。プロセッサ２は、エラーノ状態をアイドルの状態にす
ることが出来る。

一つのポートは、プロセッサ２からの一つのメモリ・リ
クエストに対応する。プロセッサ２は、複数のポートを
使用することにより、複数のメモリ・アクセスを同時に
発行することができる。

メモリの動作速度はプロセッサの動作速度に比べて遅い
ので、プロセッサは複数のメモリ・アクセスをパイプラ
イン状に発行することにより、動作効率を上げることが
できる。

プロセッサは、メモリ・アクセスの終了条件を検査する
命令（ＷＡ　Ｉ　Ｔ命令）を備えている。ＷＡＩＴ命令
は、ＷＡＩＴ命令であることを示す○ＰコードやＭＡＢ
アドレス・フィールド．分岐アドレス・フィールド等を
有している。

第７図は従来技術におけるＭＡＢアドレスの比較を示す
図、第８図は従来の一致判定手段の例を示す回路図であ
る。同図において、５−Ａないし５−ｎは一致判定手段
、マないし１０は一致回路、１１はＡＮＤ回路、Ｓはセ
レクタをそれぞれ示す。

先ず、第８図について説明する。なお、ＰａｒｔＡとは
、ポート１−Ａのことである。一敗回路７は、ポート１
−ＡのＭＡＢアドレスのビットＯとＷＡＩＴ命令のＭＡ
Ｂアドレスのビント０とを比較し、両者が一致すれば論
理“１゛を出力する。

他の一敗回路８，９．１０も同様な動作を行う。

ＡＮＤ回路１１は、一致回路７ないし１０が全て“１゜
を出力したときに“ｌ゜を出力する。ＡＮＤ回路ｌ１の
出力力＜Ｍａｔｃｈ−ＰｏｒｔＡになる。

ＷＡＩＴ命令では、ＷＡＩＴ命令のＭＡＢアドレス・フ
ィールドの値と全てのポート内のＭＡＢアドレスとを一
致判定手段５−Ａないし５−ｎで以て比較し、ＭＡＢア
ドレスが一致した総てのポートの状態がビジーでなけれ
ばＷＡ　Ｉ　Ｔ終了条件を判定する。ＭＡＢアドレスが
一致したポートの中にビジー状態のものが一つでも有る
限り、プロセッサはＷＡＩＴ命令の実行を続ける。

〔発明が解決しようとする課題〕

第９図は従来のプログラムの例を示す図である。

同図に示すサブルーチンＡＡ，ＢＢを使うプログラムに
おいて、それぞれのサブルーチンが用いるＭＡＢのエリ
アＡ，Ｂ及びメモリ中のエリアＸ，Ｙが隣接している時
、両エリアを含むメモリ・リクエスト（この場合は６４
バイト・フエッチ）を使用すれば、一回のリクエストの
発行ですむが、サブルーチンＢＢで用いるＷＡＩＴ命令
のＭＡＢアドレスがエリアＢを指しているので、ＷＡＩ
Ｔ命令の判定条件が正しく計算されない。従って、ＡＡ
，ＢＢと言う二つのサブルーチンを使用する場合は、リ
クエストを二回の３２バイト・フエツチに分けて発行し
なければならないと言う欠点があった。

本発明は、この点に鑑みて創作されたものであって、メ
モリ・リクエストの発行回数を減少できるようになった
メモリ・アクセス終了判定方弐を提供することを目的と
している。

〔課題を解決するための手段〕

第１図は本発明の原理説明図である。本発明の前提とな
る情報処理システムは、第１図（ａ）に示すように、プ
ロセッサ２と、メモリ４と、プロセッサ２がメモリ４を
アクセスする際のデータが格納されるデータ・バッファ
３と、プロセッサ２がメモリ４をアクセスする機構であ
り且つアクセス・コード，メモリ・アドレス，データ・
バツファ・アドレス及びポート状態を持つポートの複数
個ＩＡ，１−Ｂ，・・・とを有している。

第１図（ｂ）はデータ・バッファ・アドレスの一敗判定
を行う部分を示す図である。ＷＡＩＴ命令が命令保持千
段６にセットされると、この命令の実行が開始される。

ＷＡＩＴ命令とは、データ・バッファ・アドレスを指定
し、当８亥データ・バツファ・アドレスと一致するデー
タ・バッファ・アドレスを持つポートの状態でメモリ・
アクセスの終了を判断する命令である。一致判定千段１
２−Ａ，１２−Ｂ，・・・は、上記命令の実行時に当該
命令のデータ・バッファ・アドレスとポートのデータ・
バッファ・アドレスの一致判定を行う。各一致判定千段
１２−Ａ，１２−Ｂ，・・・は、一致判定を行う場合、
アドレスだけでなく、ポート内のアクセス・コード中の
転送バイト数をも考慮して一敗判定を行う。

〔実施例］第２図は本発明におけるＭＡＢアドレスの比較を説明す
る図、第３図は本発明の一致判定手段の例を示す図であ
る。同図において、１２−Ａないし１２−ｎは一致判定
手段、ｌ３ないし１６は一致回路、１７ないし１９はＯ
Ｒ回路、２０はＡＮＤ回路をそれぞれ示す。

一致回路１３にはポート１−ＡのＭＡＢアドレスのビン
トＯ　（！：ＷＡ　Ｉ　Ｔ命令のＭＡＢアドレスのビッ
トＯとが入力され、一Ｍ回路１４にはポート１−ＡのＭ
ＡＢアドレスのビット１とＷＡＩＴ命令のＭＡＢアドレ
スのビット１とが入力され、一致回路１５にはポートｌ
−ＡのＭＡＢアドレスのビット２とＷＡＩＴ命令のＭＡ
Ｂアドレスのビット２とが入力され、一致回路１６には
ポートＩＡのＭＡＢアドレスのビット３とＷＡＩＴ命令
のＭＡＢアドレスのビット３とが人力される。なお、ビ
ット０は２３の重みを持ち、ビット１は２２の重みを持
ち、ビット２は２１の重みを持ち、ビット３は２°の重
みを持つ。

ＯＲ回路１７には、一致回路１４の出力と６４８Ｐｏｒ
ｔＡが入力される。６４Ｂ−ＰｏｒｔＡ　は、ポート１
Ａの転送バイト数が６４バイトか否かを示すものであり
、“１′で６４バイトを示す。○Ｒ回路１８には、一致
回路１５の出力と、６４Ｂ−ＰｏｒｔＡ　と、３２Ｂ−
ＰｏｒｔＡとが入力される。ＯＲ回路１９には、一致回
路１６の出力と、６４Ｂ−ＰｏｒｔＡと、３２Ｂ−Ｐｏ
ｒｔＡと、１６Ｂ−ＰｏｒｔＡとが入力される。ＡＮＤ
回路２０には、一致回路ｌ３の出力と、ＯＲ回路ｌ７〜
１９の出力とが入力される。ＡＮＤ回路２０の出力がＭ
ａｔｃｈ−Ｐｏｒｔ−Ａとなる。

ＭＡＢ３は、ワード単位に割り付けられたアドレスを有
している。１ワードは８バイトである。

第３図の一致判定手段は、ポートに格納されるアクセス
・コードの転送バイト数が２ワード（１６バイト）であ
る場合にはポートに格納されるＭＡＢアドレスは２の倍
数とされ、転送バイト数が４ワード（３２バイト）であ
る場合にはＭＡＢアドレスは４の倍数とされ、転送バイ
ト数が８ワード（６４バイト）である場合にはＭＡＢア
ドレスは８の倍数とされることを前提としている。

第３図の一致判定手段は、ＷＡＩＴ命令のＭＡＢアドレ
スがポート１−ＡのＭＡＢアドレス以上であって且つポ
ート１−八のＭＡＢアドレスに転送ワード数を加算した
ものより小さいときに、論理′１゛を出力する回路であ
る。

例えば、ポート八のＭＡＢアドレスが「０１００」であ
り、転送バイト数が３２バイトである場合にｌよ、一致
回路１３と１４の出力だけが有効になり、一致回路１５
と１６の出力は無視される。

即ち、ＷＡＩＴ命令のＭＡＢアドレスの上位２ビットが
「０１」であるときに、ＡＮＤ回路２０は論理“１″を
出力する。

第４図は本発明を使用するプログラムの例を示す図であ
る。同図に示すように、隣接するＡ，　　Ｂのエリアを
それぞれ使用する二つのサブルーチンＡＡ，ＢＢを使う
プログラムでは、メモリ・リクエストとして６４バイト
・フエツチー回を発行すれば良くなり、従来技術に比べ
、プログラム・ステップ数および実行時間が削減される
。

〔発明の効果）以上の説明から明らかなように、本発明によれば、プロ
グラムにおけるメモリ・リクエストの回数を減少するこ
とが出来る。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は本発明における
ＭＡＢアドレスの比較を示す図、第３図は本発明の一致
判定手段の例を示す図、第４図は本発明を使用する場合
のプログラムの例を示す図、第５図は本発明の対象とな
るプロセッサの例を示す図、第６図はポートの構或を示
す図、第７図は従来技術におけるＭＡＢアドレスの比較
を示す図、第８図は従来の一致判定手段の例を示す図、
第９図は従来のプログラムの例を示す図である。 ■・・・ポート、２・・・プロセッサ、３・・・メモリ
・アクセス・パッファ、４・・・メモリ、１２−Ａない
し１２−ｎ・・・一致判定手段、１３ないし１６・・・
一致回路、１７ないし１９・・・ＯＲ回路、２０・・・
ＡＮＤ回路。本癒明１二おＩγるＭＡＢ了ドレスの比較第２図本発８月の一金ｂ￥ｌＩ定寺偉Σ０イケ１１！１１のテ
↑名しヒなるフ゜口゛已ツブ第５図ポートの耶Ｕ又莞６図本弛Ｆ３Ａｉ伎吊Ｔる場合のプロクラムのイ々１（第４
図 ↓ ＷａｉｔＰ些了身イΦ 従米扶術ｌ：６＋７るＭＡＢアドレ久の比較第７図従朱の一数別定牛殴の４１１第８図従米のプロクラムの令１１第９図手続補正書（自発）

Claims

【特許請求の範囲】プロセッサ（２）と、メモリ（４）と、プロセッサ（２）がメモリ（４）をアクセスする際のデ
ータが格納されるデータ・バッファ（３）と、プロセッ
サ（２）がメモリ（４）をアクセスする機構であり、且
つアクセス・コード、メモリ・アドレス、データ・バッ
ファ・アドレス及びポート状態を持つポートの複数個（
１−Ａ、１−Ｂ、・・・）と、データ・バッファ・アド
レスを指定し当該データ・バッファ・アドレスと一致す
るデータ・バッファ・アドレスを持つポートの状態でメ
モリ・アクセスの終了を判断する命令がセットされる命
令保持手段（６）と、上記命令の実行時に当該命令のデータ・バッファ・アド
レスとポートのデータ・バッファ・アドレスの一致判定
を行う一致判定手段（１２−Ａ、１２−Ｂ、・・・）と
、を具備し、各一致判定手段（１２−Ａ、１２−Ｂ、・・・）は、ポ
ート内のアクセス・コード中の転送バイト数をも条件と
して使用して一致判定を行うように構成されていることを特徴とするメモリ・アクセス終了条件判定方式。