JP2002536712A - 第２のアーキテクチャのコンピュータにおける第１のコンピュータアーキテクチャ用プログラムの実行 - Google Patents
第２のアーキテクチャのコンピュータにおける第１のコンピュータアーキテクチャ用プログラムの実行Info
- Publication number
- JP2002536712A JP2002536712A JP2000596448A JP2000596448A JP2002536712A JP 2002536712 A JP2002536712 A JP 2002536712A JP 2000596448 A JP2000596448 A JP 2000596448A JP 2000596448 A JP2000596448 A JP 2000596448A JP 2002536712 A JP2002536712 A JP 2002536712A
- Authority
- JP
- Japan
- Prior art keywords
- computer
- instruction
- execution
- memory
- context
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 612
- 238000000034 method Methods 0.000 claims abstract description 463
- 230000008569 process Effects 0.000 claims abstract description 141
- 230000007704 transition Effects 0.000 claims description 156
- 230000000694 effects Effects 0.000 claims description 109
- 238000013519 translation Methods 0.000 claims description 102
- 238000003860 storage Methods 0.000 claims description 98
- 238000007667 floating Methods 0.000 claims description 78
- 230000006870 function Effects 0.000 claims description 73
- 238000013500 data storage Methods 0.000 claims description 71
- 230000008859 change Effects 0.000 claims description 61
- 239000013598 vector Substances 0.000 claims description 51
- 238000012986 modification Methods 0.000 claims description 48
- 230000004048 modification Effects 0.000 claims description 48
- 238000012546 transfer Methods 0.000 claims description 48
- 239000000872 buffer Substances 0.000 claims description 47
- 230000006399 behavior Effects 0.000 claims description 42
- 230000007246 mechanism Effects 0.000 claims description 41
- 238000012545 processing Methods 0.000 claims description 41
- 230000004044 response Effects 0.000 claims description 40
- 238000012544 monitoring process Methods 0.000 claims description 37
- 230000009471 action Effects 0.000 claims description 32
- 238000006243 chemical reaction Methods 0.000 claims description 32
- 238000013507 mapping Methods 0.000 claims description 31
- 238000007726 management method Methods 0.000 claims description 27
- 230000002829 reductive effect Effects 0.000 claims description 17
- 238000001514 detection method Methods 0.000 claims description 16
- 230000009466 transformation Effects 0.000 claims description 16
- 238000012937 correction Methods 0.000 claims description 15
- 238000011156 evaluation Methods 0.000 claims description 15
- 239000003550 marker Substances 0.000 claims description 13
- 238000005096 rolling process Methods 0.000 claims description 8
- 238000012360 testing method Methods 0.000 claims description 8
- 238000004590 computer program Methods 0.000 claims description 7
- 238000010200 validation analysis Methods 0.000 claims description 6
- 238000004458 analytical method Methods 0.000 claims description 5
- 230000000977 initiatory effect Effects 0.000 claims description 5
- 230000000295 complement effect Effects 0.000 claims description 3
- 239000013256 coordination polymer Substances 0.000 claims description 3
- 230000007717 exclusion Effects 0.000 claims description 3
- 230000035945 sensitivity Effects 0.000 claims description 2
- 101000574648 Homo sapiens Retinoid-inducible serine carboxypeptidase Proteins 0.000 claims 31
- 102100025483 Retinoid-inducible serine carboxypeptidase Human genes 0.000 claims 31
- 230000008520 organization Effects 0.000 claims 2
- 238000007689 inspection Methods 0.000 claims 1
- 230000002085 persistent effect Effects 0.000 claims 1
- 238000001829 resonance ionisation spectroscopy Methods 0.000 claims 1
- 230000011664 signaling Effects 0.000 claims 1
- 239000000523 sample Substances 0.000 description 161
- 230000000875 corresponding effect Effects 0.000 description 104
- 230000014616 translation Effects 0.000 description 87
- 238000010586 diagram Methods 0.000 description 31
- 238000006073 displacement reaction Methods 0.000 description 30
- 238000005457 optimization Methods 0.000 description 17
- 238000013461 design Methods 0.000 description 16
- 230000001960 triggered effect Effects 0.000 description 15
- 230000008901 benefit Effects 0.000 description 11
- 101150095421 tig gene Proteins 0.000 description 11
- 230000001419 dependent effect Effects 0.000 description 8
- 230000003993 interaction Effects 0.000 description 8
- 230000001276 controlling effect Effects 0.000 description 7
- 238000011068 loading method Methods 0.000 description 7
- 230000002441 reversible effect Effects 0.000 description 7
- 238000013459 approach Methods 0.000 description 6
- 230000003111 delayed effect Effects 0.000 description 6
- 239000003292 glue Substances 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 5
- 238000001914 filtration Methods 0.000 description 5
- 230000001360 synchronised effect Effects 0.000 description 5
- 206010000210 abortion Diseases 0.000 description 4
- 230000004913 activation Effects 0.000 description 4
- 238000001994 activation Methods 0.000 description 4
- 230000003044 adaptive effect Effects 0.000 description 4
- 238000005192 partition Methods 0.000 description 4
- 230000011218 segmentation Effects 0.000 description 4
- 101001057156 Homo sapiens Melanoma-associated antigen C2 Proteins 0.000 description 3
- 102100027252 Melanoma-associated antigen C2 Human genes 0.000 description 3
- 230000001133 acceleration Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000012790 confirmation Methods 0.000 description 3
- 238000011161 development Methods 0.000 description 3
- 230000018109 developmental process Effects 0.000 description 3
- 239000012634 fragment Substances 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 231100000957 no side effect Toxicity 0.000 description 3
- 239000000047 product Substances 0.000 description 3
- 230000003936 working memory Effects 0.000 description 3
- 230000003213 activating effect Effects 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 230000002596 correlated effect Effects 0.000 description 2
- 238000011010 flushing procedure Methods 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 230000009249 intrinsic sympathomimetic activity Effects 0.000 description 2
- 238000013508 migration Methods 0.000 description 2
- 230000005012 migration Effects 0.000 description 2
- 230000036961 partial effect Effects 0.000 description 2
- 238000011084 recovery Methods 0.000 description 2
- 230000003252 repetitive effect Effects 0.000 description 2
- 238000005070 sampling Methods 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 239000013589 supplement Substances 0.000 description 2
- 239000000725 suspension Substances 0.000 description 2
- 241000208140 Acer Species 0.000 description 1
- 208000033748 Device issues Diseases 0.000 description 1
- 101001005708 Homo sapiens MARVEL domain-containing protein 1 Proteins 0.000 description 1
- 102100025069 MARVEL domain-containing protein 1 Human genes 0.000 description 1
- 235000008331 Pinus X rigitaeda Nutrition 0.000 description 1
- 235000011613 Pinus brutia Nutrition 0.000 description 1
- 241000018646 Pinus brutia Species 0.000 description 1
- 239000001825 Polyoxyethene (8) stearate Substances 0.000 description 1
- 238000005591 Swarts synthesis reaction Methods 0.000 description 1
- 241000836710 Trichaptum sector Species 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000006978 adaptation Effects 0.000 description 1
- VREFGVBLTWBCJP-UHFFFAOYSA-N alprazolam Chemical compound C12=CC(Cl)=CC=C2N2C(C)=NN=C2CN=C1C1=CC=CC=C1 VREFGVBLTWBCJP-UHFFFAOYSA-N 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000011449 brick Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 101150053100 cls1 gene Proteins 0.000 description 1
- 230000001427 coherent effect Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000012942 design verification Methods 0.000 description 1
- 230000001066 destructive effect Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 230000004907 flux Effects 0.000 description 1
- 230000008676 import Effects 0.000 description 1
- 230000001976 improved effect Effects 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000001151 other effect Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 230000002688 persistence Effects 0.000 description 1
- 238000004321 preservation Methods 0.000 description 1
- 230000009290 primary effect Effects 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
- 230000001902 propagating effect Effects 0.000 description 1
- 108090000623 proteins and genes Proteins 0.000 description 1
- 238000010926 purge Methods 0.000 description 1
- 238000004064 recycling Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- 230000008672 reprogramming Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 241000894007 species Species 0.000 description 1
- 230000008093 supporting effect Effects 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
- 238000013518 transcription Methods 0.000 description 1
- 230000035897 transcription Effects 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
- 101150017134 wecA gene Proteins 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30181—Instruction operation extension or modification
- G06F9/30189—Instruction operation extension or modification according to execution mode, e.g. mode flag
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/3017—Runtime instruction translation, e.g. macros
- G06F9/30174—Runtime instruction translation, e.g. macros for non-native instruction set, e.g. Javabyte, legacy code
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3802—Instruction prefetching
- G06F9/3808—Instruction prefetching for instruction reuse, e.g. trace cache, branch target cache
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/455—Emulation; Interpretation; Software simulation, e.g. virtualisation or emulation of application or operating system execution engines
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Debugging And Monitoring (AREA)
- Devices For Executing Special Programs (AREA)
- Storage Device Security (AREA)
Abstract
(57)【要約】
２つのバイナリ命令セットのうちのいずれか一方でコード化されたプログラムを実行することができるコンピュータ。メモリは領域に分割され、各領域は、その領域からフェッチされた命令を実行するために２つの命令セットのうちのどちらが使用されるべきかを指示するためにマークされる。ネイティブのオペレーティングシステムは、ゲストの命令セットアーキテクチャのためのオペレーティングシステムが、コンテキストスイッチされるプロセスがネイティブの命令セットであっても、コンテキストスイッチできるようにプロセスを管理する。ゲストの命令セットのコードは、どの部分がネイティブの命令セットに最も有利に変換されるかを決定するためにプロファイルされる。ゲストの命令セットのバイナリの実行が、変換されたネイティブの等価物が存在するフローポイントに到達した時を、回路が認識する。並行制御により、変換されたネイティブコードは、自己修正コードまたはＤＭＡ書込みから保護される。
Description
【０００１】 背景 本願は、参照としてここに組み込まれ、１９９９年１月２８日出願の出願番号
０９／２３９，１９４の一部継続出願である出願番号０９／３２２，４４３の一
部継続出願である、１９９９年８月３０日出願の出願番号０９／３８５，３９４
の一部継続出願である。
０９／２３９，１９４の一部継続出願である出願番号０９／３２２，４４３の一
部継続出願である、１９９９年８月３０日出願の出願番号０９／３８５，３９４
の一部継続出願である。
【０００２】 本発明は、コンピュータ中央処理装置のインプリメンテーションに関する。 コンピュータによる実行のための各命令は、コンピュータのメモリに記憶され
た２進数として表現される。コンピュータの個々の異なるアーキテクチャは、命
令を異なって表現する。例えば、ある命令、つまりある２進数がＩＢＭシステム
／３６０コンピュータ、ＩＢＭシステム／３８、ＩＢＭ ＡＳ／４００、ＩＢＭ
ＰＣおよびＩＢＭ ＰｏｗｅｒＰＣによって実行される場合、これらの５つの
コンピュータは一般に、たとえ５つ全部が同じ会社により製造されていても、５
つの完全に異なる動作を実行するであろう。コンピュータの命令のバイナリ表現
と、応答してコンピュータがとる動作との間のこの対応は、命令セットアーキテ
クチャ（ＩＳＡ）と呼ばれる。
た２進数として表現される。コンピュータの個々の異なるアーキテクチャは、命
令を異なって表現する。例えば、ある命令、つまりある２進数がＩＢＭシステム
／３６０コンピュータ、ＩＢＭシステム／３８、ＩＢＭ ＡＳ／４００、ＩＢＭ
ＰＣおよびＩＢＭ ＰｏｗｅｒＰＣによって実行される場合、これらの５つの
コンピュータは一般に、たとえ５つ全部が同じ会社により製造されていても、５
つの完全に異なる動作を実行するであろう。コンピュータの命令のバイナリ表現
と、応答してコンピュータがとる動作との間のこの対応は、命令セットアーキテ
クチャ（ＩＳＡ）と呼ばれる。
【０００３】 特定のコンピュータファミリーのためにバイナリＩＳＡでコード化されたプロ
グラムは、しばしば単に「バイナリ」と呼ばれる。商用ソフトウェアは一般にバ
イナリ形式で配布される。前段で指摘した非互換性は、あるアーキテクチャ用の
バイナリ形式で配布されたプログラムが一般に別のコンピュータにおいて走行し
ないことを意味している。従って、コンピュータユーザはあるアーキテクチャか
ら別のものに変わることを極めて嫌がり、コンピュータ製造業者は、各自のコン
ピュータアーキテクチャを修正する際に限られた範囲に制約される。
グラムは、しばしば単に「バイナリ」と呼ばれる。商用ソフトウェアは一般にバ
イナリ形式で配布される。前段で指摘した非互換性は、あるアーキテクチャ用の
バイナリ形式で配布されたプログラムが一般に別のコンピュータにおいて走行し
ないことを意味している。従って、コンピュータユーザはあるアーキテクチャか
ら別のものに変わることを極めて嫌がり、コンピュータ製造業者は、各自のコン
ピュータアーキテクチャを修正する際に限られた範囲に制約される。
【０００４】 コンピュータは、そのコンピュータが一員であるアーキテクチャファミリーの
ＩＳＡである、そのネイティブＩＳＡでコード化されたプログラムを最も自然に
実行する。別の非ネイティブＩＳＡのコンピュータ用にコード化されたバイナリ
を本来通りに実行するためのいくつかの方法が知られている。ハードウェアエミ
ュレーションでは、コンピュータは、非ネイティブ命令を実行することに特定的
に向けられたハードウェアを有する。エミュレーションは一般に、モードビット
、電子スイッチによって制御され、非ネイティブバイナリが実行されなければな
らない場合、エミュレートするコンピュータにおける特別な命令がモードビット
を設定し、制御を非ネイティブバイナリに転送する。非ネイティブプログラムが
抜け出ると、以降の命令がネイティブＩＳＡにより解釈される必要があることを
指定するために、モードビットがリセットされる。通常、エミュレータでは、ネ
イティブおよび非ネイティブ命令は異なるアドレス空間に記憶される。第２の代
替策は、非ネイティブアーキテクチャのコンピュータをモデル化するコンピュー
タ上で走行するプログラムであるシミュレータ（時に「インタプリタ」としても
知られる）を使用する。シミュレータは、非ネイティブバイナリの命令を順次的
にフェッチし、各命令の意味を順番に決定し、非ネイティブコンピュータのソフ
トウェアモデルにおいてその結果をシミュレートする。シミュレータもやはり、
一般に、ネイティブおよび非ネイティブ命令を別個のアドレス空間に記憶する。
（用語「エミュレーション」および「シミュレーション」は、産業全体において
、ここに含意した定義によって示唆され得る通りに均一に適用されるものではな
い。）第３の代替策では、バイナリ変換、トランスレータプログラムが、非ネイ
ティブバイナリ（プログラム全体またはプログラムの断片）を入力として受け取
り、それを処理し、コンピュータにおいて直接走行するネイティブの命令セット
（「ネイティブバイナリ」）の対応するバイナリを出力として生成する。
ＩＳＡである、そのネイティブＩＳＡでコード化されたプログラムを最も自然に
実行する。別の非ネイティブＩＳＡのコンピュータ用にコード化されたバイナリ
を本来通りに実行するためのいくつかの方法が知られている。ハードウェアエミ
ュレーションでは、コンピュータは、非ネイティブ命令を実行することに特定的
に向けられたハードウェアを有する。エミュレーションは一般に、モードビット
、電子スイッチによって制御され、非ネイティブバイナリが実行されなければな
らない場合、エミュレートするコンピュータにおける特別な命令がモードビット
を設定し、制御を非ネイティブバイナリに転送する。非ネイティブプログラムが
抜け出ると、以降の命令がネイティブＩＳＡにより解釈される必要があることを
指定するために、モードビットがリセットされる。通常、エミュレータでは、ネ
イティブおよび非ネイティブ命令は異なるアドレス空間に記憶される。第２の代
替策は、非ネイティブアーキテクチャのコンピュータをモデル化するコンピュー
タ上で走行するプログラムであるシミュレータ（時に「インタプリタ」としても
知られる）を使用する。シミュレータは、非ネイティブバイナリの命令を順次的
にフェッチし、各命令の意味を順番に決定し、非ネイティブコンピュータのソフ
トウェアモデルにおいてその結果をシミュレートする。シミュレータもやはり、
一般に、ネイティブおよび非ネイティブ命令を別個のアドレス空間に記憶する。
（用語「エミュレーション」および「シミュレーション」は、産業全体において
、ここに含意した定義によって示唆され得る通りに均一に適用されるものではな
い。）第３の代替策では、バイナリ変換、トランスレータプログラムが、非ネイ
ティブバイナリ（プログラム全体またはプログラムの断片）を入力として受け取
り、それを処理し、コンピュータにおいて直接走行するネイティブの命令セット
（「ネイティブバイナリ」）の対応するバイナリを出力として生成する。
【０００５】 一般に、エミュレータは、顧客に対する移行支援として、同一製造業者による
古いコンピュータアーキテクチャのエミュレーションのために新しいコンピュー
タにおいて見られる。シミュレータは、同じ目的で提供されるとともに、顧客が
所有しない機械のためにバイナリ形式でしか入手できないソフトウェアに単にア
クセスしたい顧客が使用するために、独立ソフトウェアベンダによって供給され
ている。いずれの技法によっても、非ネイティブの実行は、ネイティブの実行よ
り低速であり、非ネイティブプログラムはネイティブプログラムが利用可能な資
源の一部にしかアクセスできない。
古いコンピュータアーキテクチャのエミュレーションのために新しいコンピュー
タにおいて見られる。シミュレータは、同じ目的で提供されるとともに、顧客が
所有しない機械のためにバイナリ形式でしか入手できないソフトウェアに単にア
クセスしたい顧客が使用するために、独立ソフトウェアベンダによって供給され
ている。いずれの技法によっても、非ネイティブの実行は、ネイティブの実行よ
り低速であり、非ネイティブプログラムはネイティブプログラムが利用可能な資
源の一部にしかアクセスできない。
【０００６】 コンピュータまたはコンピュータプログラムのビヘイビアをプロファイルする
公知の方法には以下を含む。公知の１プロファイリング方法では、プログラムに
よって占有されたアドレス範囲が複数の範囲に分割されて、タイマは時々オフに
なる。ソフトウェアプロファイルアナライザが、プログラムが実行していたアド
レスを計算し、そのアドレスを含む範囲に対応してカウンタを増分する。一定時
間後、カウンタは、ある範囲が多く実行され、別の範囲はほとんどまったく実行
されないことを指示する。別の公知のプロファイリング方法では、カウンタがコ
ンパイラによってプログラムのバイナリテキストに生成される。これらのコンパ
イラ生成されたカウンタは、ある領域が実行された回数をカウントするかまたは
、ある実行点を通過したかまたはある分岐が取られた回数をカウントすることが
できる。
公知の方法には以下を含む。公知の１プロファイリング方法では、プログラムに
よって占有されたアドレス範囲が複数の範囲に分割されて、タイマは時々オフに
なる。ソフトウェアプロファイルアナライザが、プログラムが実行していたアド
レスを計算し、そのアドレスを含む範囲に対応してカウンタを増分する。一定時
間後、カウンタは、ある範囲が多く実行され、別の範囲はほとんどまったく実行
されないことを指示する。別の公知のプロファイリング方法では、カウンタがコ
ンパイラによってプログラムのバイナリテキストに生成される。これらのコンパ
イラ生成されたカウンタは、ある領域が実行された回数をカウントするかまたは
、ある実行点を通過したかまたはある分岐が取られた回数をカウントすることが
できる。
【０００７】 概要 全体的に、第１の態様において、本発明は、第１および第２の命令セットの命
令を実行するように設計された命令プロセッサ、プログラムの記憶用メモリ、ペ
ージに対応したエントリのテーブル、スイッチ、遷移ハンドラおよび履歴記録を
備えるコンピュータを特徴とする。メモリは仮想メモリマネージャによる管理の
ためにページに分割される。プログラムは、第１および第２の命令セットの命令
でコード化され、第１および第２のデータ記憶規約を使用する。スイッチは、各
テーブルエントリに記憶された第１のフラグ値に応答し、命令のメモリページに
対応するテーブルエントリの第１のフラグ値による指示に従って代替的に第１ま
たは第２の命令セットのもとで命令を解釈するように命令プロセッサを制御する
。遷移ハンドラは、プログラム実行が第１のデータ記憶規約を使用する命令のペ
ージから第２のデータ記憶規約を使用する命令のページに移行した時を、各ペー
ジに対応するテーブルエントリに記憶された第２のフラグ値による指示に従って
認識し、その認識に応答して、コンピュータのデータ記憶構成を第１の記憶規約
から第２のものに調整するように設計されている。履歴記録は、最近実行された
命令の分類の記録を遷移ハンドラに提供するように設計されている。
令を実行するように設計された命令プロセッサ、プログラムの記憶用メモリ、ペ
ージに対応したエントリのテーブル、スイッチ、遷移ハンドラおよび履歴記録を
備えるコンピュータを特徴とする。メモリは仮想メモリマネージャによる管理の
ためにページに分割される。プログラムは、第１および第２の命令セットの命令
でコード化され、第１および第２のデータ記憶規約を使用する。スイッチは、各
テーブルエントリに記憶された第１のフラグ値に応答し、命令のメモリページに
対応するテーブルエントリの第１のフラグ値による指示に従って代替的に第１ま
たは第２の命令セットのもとで命令を解釈するように命令プロセッサを制御する
。遷移ハンドラは、プログラム実行が第１のデータ記憶規約を使用する命令のペ
ージから第２のデータ記憶規約を使用する命令のページに移行した時を、各ペー
ジに対応するテーブルエントリに記憶された第２のフラグ値による指示に従って
認識し、その認識に応答して、コンピュータのデータ記憶構成を第１の記憶規約
から第２のものに調整するように設計されている。履歴記録は、最近実行された
命令の分類の記録を遷移ハンドラに提供するように設計されている。
【０００８】 第２の態様において、本発明は、方法および、その方法の実行のためのコンピ
ュータを特徴とする。命令データは、コンピュータのメモリの単一アドレス空間
の第１および第２の領域からフェッチされる。第１および第２の領域の命令は、
それぞれ、第１および第２のアーキテクチャのまたは、第１および第２のデータ
記憶規約に従っているコンピュータによる実行のためにコード化される。メモリ
領域は第１および第２のインジケータ要素と関係づけられ、インジケータ要素は
各々、関係する領域からの命令がそのもとで実行されるアーキテクチャまたはデ
ータ記憶規約を指示する値を有する。命令データの実行が第１の領域からの第２
のものへ流れると、コンピュータは第２のアーキテクチャまたは規約における実
行に適応される。
ュータを特徴とする。命令データは、コンピュータのメモリの単一アドレス空間
の第１および第２の領域からフェッチされる。第１および第２の領域の命令は、
それぞれ、第１および第２のアーキテクチャのまたは、第１および第２のデータ
記憶規約に従っているコンピュータによる実行のためにコード化される。メモリ
領域は第１および第２のインジケータ要素と関係づけられ、インジケータ要素は
各々、関係する領域からの命令がそのもとで実行されるアーキテクチャまたはデ
ータ記憶規約を指示する値を有する。命令データの実行が第１の領域からの第２
のものへ流れると、コンピュータは第２のアーキテクチャまたは規約における実
行に適応される。
【０００９】 第３の態様において、本発明は、方法および、その方法の実行のためのコンピ
ュータを特徴とする。命令は、仮想メモリマネージャにより管理されるコンピュ
ータメモリのページに記憶される。ページの命令データは、それぞれ２つの異な
るアーキテクチャのコンピュータによる、および／または２つの異なる実行規約
のもとでの実行のためにコード化される。メモリのページと関係づけられて、ペ
ージの命令が実行されるべきアーキテクチャまたは規約を指示する対応するイン
ジケータ要素が記憶される。ページからの命令は共通プロセッサにおいて実行さ
れ、プロセッサは、ページインジケータ要素に応答して、その命令のページに対
応するインジケータ要素によって指示されたアーキテクチャの、または規約のも
とで命令を実行するように設計されている。
ュータを特徴とする。命令は、仮想メモリマネージャにより管理されるコンピュ
ータメモリのページに記憶される。ページの命令データは、それぞれ２つの異な
るアーキテクチャのコンピュータによる、および／または２つの異なる実行規約
のもとでの実行のためにコード化される。メモリのページと関係づけられて、ペ
ージの命令が実行されるべきアーキテクチャまたは規約を指示する対応するイン
ジケータ要素が記憶される。ページからの命令は共通プロセッサにおいて実行さ
れ、プロセッサは、ページインジケータ要素に応答して、その命令のページに対
応するインジケータ要素によって指示されたアーキテクチャの、または規約のも
とで命令を実行するように設計されている。
【００１０】 第４の態様において、本発明はマイクロプロセッサチップを特徴とする。チッ
プの命令ユニットは、仮想メモリマネージャにより管理されるメモリから命令を
フェッチするように構成され、第１および第２の異なるコンピュータアーキテク
チャ用にコード化された、または第１および第２の異なるデータ記憶規約をイン
プリメントするためにコード化された命令を実行するように構成されている。マ
イクロプロセッサチップは、（ａ）メモリの各ページと関係づけられて記憶され
たインジケータ要素を検索し、各インジケータ要素はそのページの命令が実行さ
れるアーキテクチャまたは規約を指示しており、（ｂ）それぞれの関係するイン
ジケータ要素による指示に従って、命令実行が第１のアーキテクチャまたは規約
のページから第２のもののページに流れた時を認識し、そして（ｃ）第２のアー
キテクチャまたは規約のページと関係するインジケータ要素に従って命令の実行
を行うように、命令ユニットの処理モードまたはメモリの記憶内容を変更するよ
うに設計されている。
プの命令ユニットは、仮想メモリマネージャにより管理されるメモリから命令を
フェッチするように構成され、第１および第２の異なるコンピュータアーキテク
チャ用にコード化された、または第１および第２の異なるデータ記憶規約をイン
プリメントするためにコード化された命令を実行するように構成されている。マ
イクロプロセッサチップは、（ａ）メモリの各ページと関係づけられて記憶され
たインジケータ要素を検索し、各インジケータ要素はそのページの命令が実行さ
れるアーキテクチャまたは規約を指示しており、（ｂ）それぞれの関係するイン
ジケータ要素による指示に従って、命令実行が第１のアーキテクチャまたは規約
のページから第２のもののページに流れた時を認識し、そして（ｃ）第２のアー
キテクチャまたは規約のページと関係するインジケータ要素に従って命令の実行
を行うように、命令ユニットの処理モードまたはメモリの記憶内容を変更するよ
うに設計されている。
【００１１】 第５の態様において、本発明は、方法および、その方法を実行することができ
るマイクロプロセッサを特徴とする。コンピュータオブジェクトコードのセクシ
ョンは、２つの実行の間にコードセクションの修正を伴わず２度実行される。コ
ードセクションは行先アドレスをレジスタに具体化し、間接的にそのレジスタを
介して行先アドレスに制御を直接転送するようにアーキテクチャ的に定義される
。２つの実行は２つの異なる行先アドレスを具体化し、２つの行先のコードは２
つの異なる命令セットでコード化される。
るマイクロプロセッサを特徴とする。コンピュータオブジェクトコードのセクシ
ョンは、２つの実行の間にコードセクションの修正を伴わず２度実行される。コ
ードセクションは行先アドレスをレジスタに具体化し、間接的にそのレジスタを
介して行先アドレスに制御を直接転送するようにアーキテクチャ的に定義される
。２つの実行は２つの異なる行先アドレスを具体化し、２つの行先のコードは２
つの異なる命令セットでコード化される。
【００１２】 第６の態様において、本発明は、方法および、その方法の実行のためのコンピ
ュータを特徴とする。コンピュータの命令セットのうちの制御フロー命令は、複
数のクラスに分類される。コンピュータでのプログラムの実行の間に、その命令
セットの命令の実行の一部として、一番最近実行された分類された制御フロー命
令のクラスを記録するために、記録が更新される。
ュータを特徴とする。コンピュータの命令セットのうちの制御フロー命令は、複
数のクラスに分類される。コンピュータでのプログラムの実行の間に、その命令
セットの命令の実行の一部として、一番最近実行された分類された制御フロー命
令のクラスを記録するために、記録が更新される。
【００１３】 第７の態様において、本発明は、方法および、その方法の実行のためのコンピ
ュータを特徴とする。ソース実行コンテキストから行先実行コンテキストでの実
行のための行先命令に制御を転送する制御転送命令が実行される。行先命令を実
行する前に、コンピュータの記憶コンテキストは、ソース実行コンテキストのも
とで解釈される通りにコンピュータの論理コンテキストを行先実行コンテキスト
のもとで再確立するために調整される。再構成は少なくともある程度、制御転送
命令の分類によって決定される。
ュータを特徴とする。ソース実行コンテキストから行先実行コンテキストでの実
行のための行先命令に制御を転送する制御転送命令が実行される。行先命令を実
行する前に、コンピュータの記憶コンテキストは、ソース実行コンテキストのも
とで解釈される通りにコンピュータの論理コンテキストを行先実行コンテキスト
のもとで再確立するために調整される。再構成は少なくともある程度、制御転送
命令の分類によって決定される。
【００１４】 全体的に、第８の態様において、本発明は、コンピュータを動作させる方法を
特徴とする。並行実行スレッドは、コンピュータの既存のスレッドスケジューラ
によってスケジューリングされる。各スレッドは関係するコンテキストを有し、
スレッドとコンテキストのコンピュータ資源の集合との間の関係づけはスレッド
スケジューラによって維持される。スレッドスケジューラを修正することなく、
関係づけは、スレッドの１つと、スレッドスケジューラにより誘起されたコンテ
キスト変更によるスレッドの拡張コンテキストとの間で維持され、拡張コンテキ
ストはスレッドとの関係がスレッドスケジューラにより維持されるそうした資源
以上のコンピュータの資源を含む。
特徴とする。並行実行スレッドは、コンピュータの既存のスレッドスケジューラ
によってスケジューリングされる。各スレッドは関係するコンテキストを有し、
スレッドとコンテキストのコンピュータ資源の集合との間の関係づけはスレッド
スケジューラによって維持される。スレッドスケジューラを修正することなく、
関係づけは、スレッドの１つと、スレッドスケジューラにより誘起されたコンテ
キスト変更によるスレッドの拡張コンテキストとの間で維持され、拡張コンテキ
ストはスレッドとの関係がスレッドスケジューラにより維持されるそうした資源
以上のコンピュータの資源を含む。
【００１５】 第９の態様において、本発明は、コンピュータを動作させる方法を特徴とする
。エントリ例外が、指定のエントリポイントまたは指定の条件でコンピュータの
オペレーティングシステムへの各エントリで生じるように、確立される。再開例
外が、指定のエントリに続くオペレーティングシステムからの各再開で生じるよ
うに、確立される。コンピュータの中断したプロセスからオペレーティングシス
テムへの指定のエントリを検出すると、エントリ例外が生じ、サービスされる。
再開例外が生じサービスされ、制御は中断したプロセスに返される。
。エントリ例外が、指定のエントリポイントまたは指定の条件でコンピュータの
オペレーティングシステムへの各エントリで生じるように、確立される。再開例
外が、指定のエントリに続くオペレーティングシステムからの各再開で生じるよ
うに、確立される。コンピュータの中断したプロセスからオペレーティングシス
テムへの指定のエントリを検出すると、エントリ例外が生じ、サービスされる。
再開例外が生じサービスされ、制御は中断したプロセスに返される。
【００１６】 第１０の態様において、本発明は、コンピュータを動作させる方法を特徴とす
る。コンピュータのオペレーティングシステムを修正することなく、オペレーテ
ィングシステムへの指定のエントリポイントまたは指定のエントリ条件での実行
のためにエントリハンドラが確立される。エントリハンドラは、修正されたコン
テキストをオペレーティングシステムに引き渡す前に、中断したスレッドのコン
テキストを保存し、スレッドコンテキストを修正するようにプログラムされてい
る。オペレーティングシステムを修正することなく、エントリハンドラによるエ
ントリに続くオペレーティングシステムからの再開時の実行のために、出口ハン
ドラが確立される。出口ハンドラは、エントリハンドラの対応する実行により保
存されたコンテキストを復元するようにプログラムされている。
る。コンピュータのオペレーティングシステムを修正することなく、オペレーテ
ィングシステムへの指定のエントリポイントまたは指定のエントリ条件での実行
のためにエントリハンドラが確立される。エントリハンドラは、修正されたコン
テキストをオペレーティングシステムに引き渡す前に、中断したスレッドのコン
テキストを保存し、スレッドコンテキストを修正するようにプログラムされてい
る。オペレーティングシステムを修正することなく、エントリハンドラによるエ
ントリに続くオペレーティングシステムからの再開時の実行のために、出口ハン
ドラが確立される。出口ハンドラは、エントリハンドラの対応する実行により保
存されたコンテキストを復元するようにプログラムされている。
【００１７】 第１１の態様において、本発明は、コンピュータを動作させる方法を特徴とす
る。コンピュータのサービスルーチンの呼び出しにおいて、リンケージリターン
アドレスが渡され、このリターンアドレスは、サービスルーチンからの復帰時に
リターンアドレスからの命令を実行する試みがプログラム実行の例外を生じるよ
うに、意図的に選択される。サービスルーチンからの復帰時に、選択された例外
が生じる。その例外にサービスした後、制御はサービスルーチンの呼び出し側に
返される。
る。コンピュータのサービスルーチンの呼び出しにおいて、リンケージリターン
アドレスが渡され、このリターンアドレスは、サービスルーチンからの復帰時に
リターンアドレスからの命令を実行する試みがプログラム実行の例外を生じるよ
うに、意図的に選択される。サービスルーチンからの復帰時に、選択された例外
が生じる。その例外にサービスした後、制御はサービスルーチンの呼び出し側に
返される。
【００１８】 本発明の特定の実施例は以下の特徴の１つ以上を含み得る。領域は仮想メモリ
マネージャによって管理されるページとしてよい。指標は、仮想アドレス変換エ
ントリ、そのエントリが対応する仮想ページと関係づけられているテーブル、そ
のエントリが対応する物理ページフレームと関係づけられているテーブル、変換
索引バッファエントリ、または命令キャッシュのラインにおいて、記憶され得る
。第１の行先のコードは、浮動小数点引き数を受け取り、レジスタベースの呼び
出し規約を用いて浮動小数点戻り値を返すことができ、他方、第２の行先のコー
ドは、メモリスタックベースの呼び出し規約を用いて浮動小数点引き数を受け取
り、トップオブスタックポインタにより指示されるレジスタを用いて浮動小数点
値を返すことができる。
マネージャによって管理されるページとしてよい。指標は、仮想アドレス変換エ
ントリ、そのエントリが対応する仮想ページと関係づけられているテーブル、そ
のエントリが対応する物理ページフレームと関係づけられているテーブル、変換
索引バッファエントリ、または命令キャッシュのラインにおいて、記憶され得る
。第１の行先のコードは、浮動小数点引き数を受け取り、レジスタベースの呼び
出し規約を用いて浮動小数点戻り値を返すことができ、他方、第２の行先のコー
ドは、メモリスタックベースの呼び出し規約を用いて浮動小数点引き数を受け取
り、トップオブスタックポインタにより指示されるレジスタを用いて浮動小数点
値を返すことができる。
【００１９】 ２つのアーキテクチャは２つの命令セットアーキテクチャとすることができ、
コンピュータの命令実行ハードウェアは、指標に従った２つの命令セットアーキ
テクチャに従って命令を解釈するように制御され得る。命令の実行のモードは、
実行が第１の領域から第２のものに流れた時にさらなる介入を伴わず変更するこ
とができ、またはモードは、実行が第１の領域から第２のものに流れた時にコン
ピュータが例外を行った場合に例外ハンドラによって変更することができる。領
域のうちの１つは、コンピュータにとって非ネイティブの命令セットでバイナリ
コード化されたオフザシェルフオペレーティングシステムを記憶し得る。
コンピュータの命令実行ハードウェアは、指標に従った２つの命令セットアーキ
テクチャに従って命令を解釈するように制御され得る。命令の実行のモードは、
実行が第１の領域から第２のものに流れた時にさらなる介入を伴わず変更するこ
とができ、またはモードは、実行が第１の領域から第２のものに流れた時にコン
ピュータが例外を行った場合に例外ハンドラによって変更することができる。領
域のうちの１つは、コンピュータにとって非ネイティブの命令セットでバイナリ
コード化されたオフザシェルフオペレーティングシステムを記憶し得る。
【００２０】 ２つの規約は第１および第２の呼び出し規約とすることができ、コンピュータ
は、プログラム実行が、第１の呼び出し規約を使用する領域から第２の呼び出し
規約を使用する領域に移行した時を認識することができ、その認識に応答して、
コンピュータのデータ記憶構成は第１の呼び出し規約から第２のものに調整され
る。２つの呼び出し規約のうちの一方はレジスタベースの呼び出し規約とするこ
とができ、他方の呼び出し規約はメモリスタックベースの呼び出し規約とするこ
とができる。第１のアーキテクチャの資源と第２のものの資源との間に定義され
たマッピングが存在可能であり、このマッピングは、それらの資源が２つのアー
キテクチャの呼び出し規約の類似の機能を提供する時には、２つのアーキテクチ
ャの対応する資源をコンピュータの共通の物理資源に割り当てる。構成の調整は
、データのビット表現を第１の表現から第２の表現へ変更することを含み、表現
の変更は、実行規約の変更にまたがりデータの意味を保存するように選択され得
る。データを第１のロケーションから第２のものにコピーするための規則は、実
行を第２の領域に転送した命令の分類および／または、認識された実行転送の前
の実行のロケーションに関係するデスクリプタを試験することによって、少なく
ともある程度決定できる。
は、プログラム実行が、第１の呼び出し規約を使用する領域から第２の呼び出し
規約を使用する領域に移行した時を認識することができ、その認識に応答して、
コンピュータのデータ記憶構成は第１の呼び出し規約から第２のものに調整され
る。２つの呼び出し規約のうちの一方はレジスタベースの呼び出し規約とするこ
とができ、他方の呼び出し規約はメモリスタックベースの呼び出し規約とするこ
とができる。第１のアーキテクチャの資源と第２のものの資源との間に定義され
たマッピングが存在可能であり、このマッピングは、それらの資源が２つのアー
キテクチャの呼び出し規約の類似の機能を提供する時には、２つのアーキテクチ
ャの対応する資源をコンピュータの共通の物理資源に割り当てる。構成の調整は
、データのビット表現を第１の表現から第２の表現へ変更することを含み、表現
の変更は、実行規約の変更にまたがりデータの意味を保存するように選択され得
る。データを第１のロケーションから第２のものにコピーするための規則は、実
行を第２の領域に転送した命令の分類および／または、認識された実行転送の前
の実行のロケーションに関係するデスクリプタを試験することによって、少なく
ともある程度決定できる。
【００２１】 命令の第１のクラスは、呼び出し規約に従って渡された引き数に関係するサブ
プログラム間で制御を転送するための命令を含み、命令の第２のクラスは、存在
する場合に引き数が呼び出し規約に従って渡されない分岐命令を含み得る。実行
コンテキストのうちの一方はレジスタベースの呼び出し規約であり、他方の実行
コンテキストはメモリスタックベースの呼び出し規約とし得る。この再構成は、
２つのデータ記憶規約のもとでの類似の実行コンテキストを反映し、再構成プロ
セスは少なくともある程度、命令分類記録によって決定される。制御フロー命令
の一部において、分類は、命令の即値フィールドにおいてコード化することがで
き、即値フィールドは、クラスの記録を更新するためを除き、それがコード化さ
れる命令の実行に対していかなる作用も及ぼさない。制御フロー命令の一部にお
いて、分類は命令の演算コードによって静的に決定され得る。制御フロー命令の
一部では、分類は、プロセッサレジスタおよび／またはコンピュータの汎用レジ
スタの状態によって動的に決定され得る。制御フロー命令の一部では、分類は、
トップスタックポインタにより指示されるレジスタの満／空の状態に基づき動的
に決定することができ、レジスタは機能結果値を保持する。この再構成は例外ハ
ンドラによって実行することができ、ハンドラは、ソースデータ記憶規約、行先
データ記憶規約および命令分類記録に少なくともある程度基づき例外ベクトルに
よって選択される。命令セットの命令は、ドントケアクラスのメンバとして分類
することができ、その結果、ドントケアクラスの命令が実行される際に、記録は
、一番最近実行された分類された命令のクラスを指示するために乱されずそのま
まにしておかれる。行先命令は、コンピュータに非ネイティブな命令セットにお
いてコード化されたオペレーティングシステムのためのオフザシェルフバイナリ
へのエントリポイントとなり得る。
プログラム間で制御を転送するための命令を含み、命令の第２のクラスは、存在
する場合に引き数が呼び出し規約に従って渡されない分岐命令を含み得る。実行
コンテキストのうちの一方はレジスタベースの呼び出し規約であり、他方の実行
コンテキストはメモリスタックベースの呼び出し規約とし得る。この再構成は、
２つのデータ記憶規約のもとでの類似の実行コンテキストを反映し、再構成プロ
セスは少なくともある程度、命令分類記録によって決定される。制御フロー命令
の一部において、分類は、命令の即値フィールドにおいてコード化することがで
き、即値フィールドは、クラスの記録を更新するためを除き、それがコード化さ
れる命令の実行に対していかなる作用も及ぼさない。制御フロー命令の一部にお
いて、分類は命令の演算コードによって静的に決定され得る。制御フロー命令の
一部では、分類は、プロセッサレジスタおよび／またはコンピュータの汎用レジ
スタの状態によって動的に決定され得る。制御フロー命令の一部では、分類は、
トップスタックポインタにより指示されるレジスタの満／空の状態に基づき動的
に決定することができ、レジスタは機能結果値を保持する。この再構成は例外ハ
ンドラによって実行することができ、ハンドラは、ソースデータ記憶規約、行先
データ記憶規約および命令分類記録に少なくともある程度基づき例外ベクトルに
よって選択される。命令セットの命令は、ドントケアクラスのメンバとして分類
することができ、その結果、ドントケアクラスの命令が実行される際に、記録は
、一番最近実行された分類された命令のクラスを指示するために乱されずそのま
まにしておかれる。行先命令は、コンピュータに非ネイティブな命令セットにお
いてコード化されたオペレーティングシステムのためのオフザシェルフバイナリ
へのエントリポイントとなり得る。
【００２２】 オペレーティングシステムは、そのコンピュータにネイティブなアーキテクチ
ャ以外のコンピュータアーキテクチャのためのオペレーティングシステムとする
ことができる。コンピュータは、コンピュータにネイティブなオペレーティング
システムを付加的に実行することができ、各例外は２つのオペレーティングシス
テムのうちの一方によるハンドリングのために分類できる。スレッドの再開のた
めのリンケージリターンアドレスは、関係づけを維持するために使用される情報
を含むように修正され得る。修正されたレジスタの少なくとも一部はタイムスタ
ンプで上書きされ得る。エントリ例外ハンドラは、プロセスをオペレーティング
システムに引き渡す前にオペレーティングシステムによりそのプロセスと関係づ
けられて維持されるプロセスコンテキストの一部のデータレジスタの少なくとも
半分を変更することができ、レジスタの少なくとも１つにバリデーションスタン
プが冗長的に記憶され、ここにおいて、修正されたレジスタの少なくとも一部は
、修正の前にスレッドコンテキストの少なくとも一部が保存される記憶場所を指
示する値で上書きされる。オペレーティングシステムおよび中断したスレッドは
、コンピュータの異なる命令セットアーキテクチャにおいて実行できる。エント
リ例外にサービスする間に、コンピュータのコンテキストの一部は保存されるこ
とができ、中断したスレッドのコンテキストは、中断したスレッドおよびその対
応するコンテキストをオペレーティングシステムに引き渡す前に変更され得る。
スレッドスケジューラおよびスレッドがコンピュータの異なる実行モードで実行
する場合、スレッドとコンテキストとの間の関係づけを維持するステップが、ス
レッド実行モードからスレッドスケジューラ実行モードへの遷移時に自動的に呼
び出される。スレッドコンテキストは、コンテキストが保存されるべき空の記憶
場所は待ち行列の先頭から割り当てられ、再使用のために最近空になった記憶場
所は待ち行列の先頭にエンキューされ、保存された満杯の記憶場所は待ち行列の
末尾で列を作るという、キューイング規則によって管理される記憶場所のプール
から割り当てられた記憶場所に保存され得る。スレッド実行モードのための呼び
出し規約は、スレッドスケジューラ実行モードに適合するためにオペランドをあ
る形式から別のものに変換するために取られるアクションを指定する値へのレジ
スタの設定を必要とし得る。割込みの引き渡しは、スレッドがチェックポイント
に到達可能にするために十分な時間だけ遅延されるか、または、スレッドの実行
がチェックポイントまでロールバックされることができ、このチェックポイント
は、スレッドとの資源関係づけがスレッドスケジューラによって維持されるよう
なもの以上のスレッドの資源である、拡張コンテキストの量が縮小される、スレ
ッドの実行におけるポイントである。リンケージリターンアドレスは、そのペー
ジから命令を実行する試みに際して選択された例外を生じるメモリ属性を有する
メモリページをポイントするように選択され得る。サービスルーチンは、コンピ
ュータにネイティブなアーキテクチャ以外のコンピュータアーキテクチャのため
のオペレーティングシステムの割込みサービスルーチンとすることができ、この
サービスルーチンは非同期割込みによって呼び出すことができ、呼び出し側はア
ーキテクチャにネイティブな命令セットでコード化され得る。
ャ以外のコンピュータアーキテクチャのためのオペレーティングシステムとする
ことができる。コンピュータは、コンピュータにネイティブなオペレーティング
システムを付加的に実行することができ、各例外は２つのオペレーティングシス
テムのうちの一方によるハンドリングのために分類できる。スレッドの再開のた
めのリンケージリターンアドレスは、関係づけを維持するために使用される情報
を含むように修正され得る。修正されたレジスタの少なくとも一部はタイムスタ
ンプで上書きされ得る。エントリ例外ハンドラは、プロセスをオペレーティング
システムに引き渡す前にオペレーティングシステムによりそのプロセスと関係づ
けられて維持されるプロセスコンテキストの一部のデータレジスタの少なくとも
半分を変更することができ、レジスタの少なくとも１つにバリデーションスタン
プが冗長的に記憶され、ここにおいて、修正されたレジスタの少なくとも一部は
、修正の前にスレッドコンテキストの少なくとも一部が保存される記憶場所を指
示する値で上書きされる。オペレーティングシステムおよび中断したスレッドは
、コンピュータの異なる命令セットアーキテクチャにおいて実行できる。エント
リ例外にサービスする間に、コンピュータのコンテキストの一部は保存されるこ
とができ、中断したスレッドのコンテキストは、中断したスレッドおよびその対
応するコンテキストをオペレーティングシステムに引き渡す前に変更され得る。
スレッドスケジューラおよびスレッドがコンピュータの異なる実行モードで実行
する場合、スレッドとコンテキストとの間の関係づけを維持するステップが、ス
レッド実行モードからスレッドスケジューラ実行モードへの遷移時に自動的に呼
び出される。スレッドコンテキストは、コンテキストが保存されるべき空の記憶
場所は待ち行列の先頭から割り当てられ、再使用のために最近空になった記憶場
所は待ち行列の先頭にエンキューされ、保存された満杯の記憶場所は待ち行列の
末尾で列を作るという、キューイング規則によって管理される記憶場所のプール
から割り当てられた記憶場所に保存され得る。スレッド実行モードのための呼び
出し規約は、スレッドスケジューラ実行モードに適合するためにオペランドをあ
る形式から別のものに変換するために取られるアクションを指定する値へのレジ
スタの設定を必要とし得る。割込みの引き渡しは、スレッドがチェックポイント
に到達可能にするために十分な時間だけ遅延されるか、または、スレッドの実行
がチェックポイントまでロールバックされることができ、このチェックポイント
は、スレッドとの資源関係づけがスレッドスケジューラによって維持されるよう
なもの以上のスレッドの資源である、拡張コンテキストの量が縮小される、スレ
ッドの実行におけるポイントである。リンケージリターンアドレスは、そのペー
ジから命令を実行する試みに際して選択された例外を生じるメモリ属性を有する
メモリページをポイントするように選択され得る。サービスルーチンは、コンピ
ュータにネイティブなアーキテクチャ以外のコンピュータアーキテクチャのため
のオペレーティングシステムの割込みサービスルーチンとすることができ、この
サービスルーチンは非同期割込みによって呼び出すことができ、呼び出し側はア
ーキテクチャにネイティブな命令セットでコード化され得る。
【００２３】 一般に、第１２の態様において、本発明は方法およびコンピュータを特徴とす
る。コンピュータプログラムがコンピュータの論理アドレス空間において実行し
、アドレス変換回路はプログラムによって生成されたアドレス参照をプログラム
の論理アドレス空間からコンピュータの物理アドレス空間へ変換する。プログラ
ムの実行間隔の間に参照された物理記憶アドレスを記録するプロファイル情報が
記録される。
る。コンピュータプログラムがコンピュータの論理アドレス空間において実行し
、アドレス変換回路はプログラムによって生成されたアドレス参照をプログラム
の論理アドレス空間からコンピュータの物理アドレス空間へ変換する。プログラ
ムの実行間隔の間に参照された物理記憶アドレスを記録するプロファイル情報が
記録される。
【００２４】 一般に、第１３の態様において、プログラムがコンピュータにおいて実行され
、このプログラムは仮想アドレスによりメモリを参照する。プログラムの実行と
並行して、プログラムにより行われたメモリ参照を記述するプロファイル情報が
記録され、このプロファイル情報はプロファイルされたメモリ参照の物理アドレ
スを記録する。
、このプログラムは仮想アドレスによりメモリを参照する。プログラムの実行と
並行して、プログラムにより行われたメモリ参照を記述するプロファイル情報が
記録され、このプロファイル情報はプロファイルされたメモリ参照の物理アドレ
スを記録する。
【００２５】 一般に、第１４の態様において、本発明は、命令パイプライン、メモリアクセ
スユニット、アドレス変換回路およびプロファイル回路を備えるコンピュータを
特徴とする。命令パイプラインおよびメモリアクセスユニットは、コンピュータ
のメモリの論理アドレス空間の命令を実行するように構成されている。アドレス
参照を変換するためのアドレス変換回路は、プログラムの論理アドレス空間から
コンピュータの物理アドレス空間にプログラムによって生成される。プロファイ
ル回路は、命令パイプラインと協働的に相互接続され、実行プロファイリングの
ためのコンパイラの援助を要さずに、命令パイプラインで生じるプロファイル可
能事象の発生を検出するように構成されており、プログラムの実行間隔の間に参
照された物理メモリアドレスを記述するプロファイル情報を記録するためにメモ
リアクセスユニットと協働的に相互接続されている。
スユニット、アドレス変換回路およびプロファイル回路を備えるコンピュータを
特徴とする。命令パイプラインおよびメモリアクセスユニットは、コンピュータ
のメモリの論理アドレス空間の命令を実行するように構成されている。アドレス
参照を変換するためのアドレス変換回路は、プログラムの論理アドレス空間から
コンピュータの物理アドレス空間にプログラムによって生成される。プロファイ
ル回路は、命令パイプラインと協働的に相互接続され、実行プロファイリングの
ためのコンパイラの援助を要さずに、命令パイプラインで生じるプロファイル可
能事象の発生を検出するように構成されており、プログラムの実行間隔の間に参
照された物理メモリアドレスを記述するプロファイル情報を記録するためにメモ
リアクセスユニットと協働的に相互接続されている。
【００２６】 本発明の実施例は、以下の特徴の１つ以上を含み得る。記録された物理メモリ
参照は、命令ポインタにより参照されたバイナリ命令のアドレスを含み、記録さ
れた命令参照の少なくとも１つはアドレス空間のページ境界にまたがる順次的実
行フローの事象を記録することができる。ページ境界をまたいで記録された実行
フローは単一の命令内で発生し得る。ページ境界をまたいで記録された実行フロ
ーは、論理アドレス空間において順次的に隣接する２つの命令間で発生し得る。
記録された命令参照の少なくとも１つは、外部割込みに伴う制御フローの分岐と
し得る。記録された命令参照の少なくとも１つは、プロファイルされた実行間隔
の間にコンピュータにより実行された命令の最後のバイトのアドレスを指示し得
る。記録されたプロファイル情報は、コンピュータのバイナリ命令の意味を決定
するプロセッサモードを記録できる。記録されたプロファイル情報は、コンピュ
ータのレジスタに関する満／空マスクに対するデータ依存性の変更を記録するこ
とができる。命令パイプラインは、コンピュータの資源のほとんど全部へのアク
セスを可能にするネイティブ命令セットおよび、コンピュータの資源のサブセッ
トへのアクセスを可能にする非ネイティブ命令セットという、２つの命令セット
の命令を実行するように構成することができる。命令パイプラインおよびプロフ
ァイル回路はさらに、非ネイティブ命令セットでコード化されたオペレーティン
グシステムの実行の間隔を記述するプロファイル情報の記録を行うように構成す
ることができる。
参照は、命令ポインタにより参照されたバイナリ命令のアドレスを含み、記録さ
れた命令参照の少なくとも１つはアドレス空間のページ境界にまたがる順次的実
行フローの事象を記録することができる。ページ境界をまたいで記録された実行
フローは単一の命令内で発生し得る。ページ境界をまたいで記録された実行フロ
ーは、論理アドレス空間において順次的に隣接する２つの命令間で発生し得る。
記録された命令参照の少なくとも１つは、外部割込みに伴う制御フローの分岐と
し得る。記録された命令参照の少なくとも１つは、プロファイルされた実行間隔
の間にコンピュータにより実行された命令の最後のバイトのアドレスを指示し得
る。記録されたプロファイル情報は、コンピュータのバイナリ命令の意味を決定
するプロセッサモードを記録できる。記録されたプロファイル情報は、コンピュ
ータのレジスタに関する満／空マスクに対するデータ依存性の変更を記録するこ
とができる。命令パイプラインは、コンピュータの資源のほとんど全部へのアク
セスを可能にするネイティブ命令セットおよび、コンピュータの資源のサブセッ
トへのアクセスを可能にする非ネイティブ命令セットという、２つの命令セット
の命令を実行するように構成することができる。命令パイプラインおよびプロフ
ァイル回路はさらに、非ネイティブ命令セットでコード化されたオペレーティン
グシステムの実行の間隔を記述するプロファイル情報の記録を行うように構成す
ることができる。
【００２７】 一般に、第１５の態様において、本発明は方法を特徴とする。コンピュータに
おいてプログラムが実行される。そのプログラムの実行に関してプロファイル情
報が記録され、プロファイル情報は、実行のプロファイル間隔の間にコンピュー
タにより実行された少なくとも１つの命令の最後のバイトのアドレスを記録する
。
おいてプログラムが実行される。そのプログラムの実行に関してプロファイル情
報が記録され、プロファイル情報は、実行のプロファイル間隔の間にコンピュー
タにより実行された少なくとも１つの命令の最後のバイトのアドレスを記録する
。
【００２８】 一般に、第１６の態様において、本発明は方法を特徴とする。プロファイルさ
れた実行についてプログラムがコンパイルされることなく、コンピュータにおい
てプログラムが実行され、プログラムは、命令の変換が、命令のバイナリ表現に
表現されないプロセッサモードに依存する命令セットでコード化される。プログ
ラムの実行の間隔およびプログラムのプロファイル間隔の間のプロセッサモード
を記述するプロファイル情報が記録され、プロファイル情報は、バイナリコーデ
ィングにおけるモード依存性を解決するために十分なプロセッサモード情報によ
り、プロファイルされたバイナリコードに注釈を付けるように効率的に仕立てら
れる。
れた実行についてプログラムがコンパイルされることなく、コンピュータにおい
てプログラムが実行され、プログラムは、命令の変換が、命令のバイナリ表現に
表現されないプロセッサモードに依存する命令セットでコード化される。プログ
ラムの実行の間隔およびプログラムのプロファイル間隔の間のプロセッサモード
を記述するプロファイル情報が記録され、プロファイル情報は、バイナリコーデ
ィングにおけるモード依存性を解決するために十分なプロセッサモード情報によ
り、プロファイルされたバイナリコードに注釈を付けるように効率的に仕立てら
れる。
【００２９】 一般に、第１７の態様において、本発明は、命令パイプラインおよびプロファ
イル回路を備えるコンピュータを特徴とする。命令パイプラインは、コンピュー
タの命令を実行するように構成される。プロファイル回路は、実行プロファイリ
ングのためのコンパイラの援助を要さずに、命令パイプラインで生じる事象のシ
ーケンスの発生を検出および記録するように構成されており、そのシーケンスは
、プロファイルされる事象の時間独立な選択判定基準に一致する、プロファイル
された実行間隔の間に発生するすべての事象を含み、記録は所定の停止条件に到
達するまで継続し、実行のプロファイルされない間隔の後、プロファイルされた
実行間隔を開始するために所定の条件の発生を検出するように構成されている。
イル回路を備えるコンピュータを特徴とする。命令パイプラインは、コンピュー
タの命令を実行するように構成される。プロファイル回路は、実行プロファイリ
ングのためのコンパイラの援助を要さずに、命令パイプラインで生じる事象のシ
ーケンスの発生を検出および記録するように構成されており、そのシーケンスは
、プロファイルされる事象の時間独立な選択判定基準に一致する、プロファイル
された実行間隔の間に発生するすべての事象を含み、記録は所定の停止条件に到
達するまで継続し、実行のプロファイルされない間隔の後、プロファイルされた
実行間隔を開始するために所定の条件の発生を検出するように構成されている。
【００３０】 一般に、第１８の態様において、本発明は、方法および、その方法の実行のた
めに構成された回路を備えるコンピュータを特徴とする。コンピュータにおける
プログラムの実行のプロファイル間隔の間に、プロファイルされた実行について
プログラムがコンパイルされることなく、実行を記述するプロファイル情報が記
録され、プログラムは、命令の解釈が、命令のバイナリ表現で表現されないプロ
セッサモードに依存する命令セットでコード化され、記録されたプロファイル情
報は以下の２つのクラスのプロファイルされた実行間隔の間に発生する少なくと
も全部の事象を記述している。（１）順次的実行からの実行の分岐、および（２
）モード変更命令の前にプロセッサモードとともに得られるプロセッサモード変
更を誘起する命令の演算コードから推論できないプロセッサモード変更。プロフ
ァイル情報はさらに、実行間隔の間に実行された命令テキストの各個別の物理ペ
ージを識別する。
めに構成された回路を備えるコンピュータを特徴とする。コンピュータにおける
プログラムの実行のプロファイル間隔の間に、プロファイルされた実行について
プログラムがコンパイルされることなく、実行を記述するプロファイル情報が記
録され、プログラムは、命令の解釈が、命令のバイナリ表現で表現されないプロ
セッサモードに依存する命令セットでコード化され、記録されたプロファイル情
報は以下の２つのクラスのプロファイルされた実行間隔の間に発生する少なくと
も全部の事象を記述している。（１）順次的実行からの実行の分岐、および（２
）モード変更命令の前にプロセッサモードとともに得られるプロセッサモード変
更を誘起する命令の演算コードから推論できないプロセッサモード変更。プロフ
ァイル情報はさらに、実行間隔の間に実行された命令テキストの各個別の物理ペ
ージを識別する。
【００３１】 本発明の実施例は以下の特徴の１つ以上を含み得る。プロファイルされた実行
間隔はタイマの満了時に開始され、記録されたプロファイルは、プロファイルさ
れる事象の時間独立な選択判定基準に一致するすべての事象を含む事象のシーケ
ンスを記述しており、その記録は所定の停止条件に到達するまで継続される。プ
ログラム実行の制御フローが順次的実行から分岐する制御フロー事象のソースお
よび行先を指摘するプロファイルエントリが、後の分析のために記録される。記
録されたプロファイル情報は、プログラムのバイナリコードと関係なく、プロフ
ァイルされた実行間隔の間に実行されたオブジェクトコードの全部のバイトを識
別するために効率的に仕立てられる。単一のプロファイル可能事象を記述してい
るプロファイルエントリは、その事象のロケーションのページオフセットを明示
的に記述し、直前のプロファイルエントリから事象のロケーションのページ数を
継承する。プロファイル情報はプログラムの事象のシーケンスを記録し、そのシ
ーケンスは、プロファイルされるプロファイル可能事象の時間独立な判定基準に
一致するプロファイルされた実行間隔の間のすべての事象を含む。記録されたプ
ロファイル情報は、実行のプロファイル間隔の間にコンピュータによって実行さ
れた命令バイナリテキストの範囲を指示し、実行されたテキストの範囲は各範囲
の下限および上限の境界として記録される。記録された上限の境界は、その範囲
の最後のバイト、または最後の命令の第１バイトを記録する。捕捉されたプロフ
ァイル情報は２種類のサブユニットを含み、第１の種類のサブユニットは命令境
界の命令解釈モードを記述し、第２の種類のサブユニットはプロセッサモード間
の遷移を記述している。プログラム実行のプロファイルされない間隔の間には、
プロファイル可能事象について所定の選択判定基準に一致するプロファイル可能
事象の発生に応答して、いかなるプロファイル情報も記録されない。プロファイ
ル回路は、記録された事象の時間を記述するタイムスタンプを記録するように設
計されている。プロファイル回路は、記録された各プロファイル可能事象のクラ
スを記述する事象コードを記録するように設計されている。事象コードを記録す
るために使用されるビットの数は、区別された事象クラスの数のｌｏｇ２未満で
ある。
間隔はタイマの満了時に開始され、記録されたプロファイルは、プロファイルさ
れる事象の時間独立な選択判定基準に一致するすべての事象を含む事象のシーケ
ンスを記述しており、その記録は所定の停止条件に到達するまで継続される。プ
ログラム実行の制御フローが順次的実行から分岐する制御フロー事象のソースお
よび行先を指摘するプロファイルエントリが、後の分析のために記録される。記
録されたプロファイル情報は、プログラムのバイナリコードと関係なく、プロフ
ァイルされた実行間隔の間に実行されたオブジェクトコードの全部のバイトを識
別するために効率的に仕立てられる。単一のプロファイル可能事象を記述してい
るプロファイルエントリは、その事象のロケーションのページオフセットを明示
的に記述し、直前のプロファイルエントリから事象のロケーションのページ数を
継承する。プロファイル情報はプログラムの事象のシーケンスを記録し、そのシ
ーケンスは、プロファイルされるプロファイル可能事象の時間独立な判定基準に
一致するプロファイルされた実行間隔の間のすべての事象を含む。記録されたプ
ロファイル情報は、実行のプロファイル間隔の間にコンピュータによって実行さ
れた命令バイナリテキストの範囲を指示し、実行されたテキストの範囲は各範囲
の下限および上限の境界として記録される。記録された上限の境界は、その範囲
の最後のバイト、または最後の命令の第１バイトを記録する。捕捉されたプロフ
ァイル情報は２種類のサブユニットを含み、第１の種類のサブユニットは命令境
界の命令解釈モードを記述し、第２の種類のサブユニットはプロセッサモード間
の遷移を記述している。プログラム実行のプロファイルされない間隔の間には、
プロファイル可能事象について所定の選択判定基準に一致するプロファイル可能
事象の発生に応答して、いかなるプロファイル情報も記録されない。プロファイ
ル回路は、記録された事象の時間を記述するタイムスタンプを記録するように設
計されている。プロファイル回路は、記録された各プロファイル可能事象のクラ
スを記述する事象コードを記録するように設計されている。事象コードを記録す
るために使用されるビットの数は、区別された事象クラスの数のｌｏｇ２未満で
ある。
【００３２】 一般に、第１９の態様において、本発明は方法を特徴とする。コンピュータに
おいてプログラムを実行する間、命令パイプラインで生じるプロファイル可能事
象の発生が検出され、命令パイプラインは、プロファイル可能事象の発生と本質
的に並行してプロファイル可能事象を記述するプロファイル情報を記録するよう
に命じられ、この検出および記録はソフトウェア介入を要さずにコンピュータの
ハードウェアの制御のもとで行われる。
おいてプログラムを実行する間、命令パイプラインで生じるプロファイル可能事
象の発生が検出され、命令パイプラインは、プロファイル可能事象の発生と本質
的に並行してプロファイル可能事象を記述するプロファイル情報を記録するよう
に命じられ、この検出および記録はソフトウェア介入を要さずにコンピュータの
ハードウェアの制御のもとで行われる。
【００３３】 一般に、第２０の態様において、本発明は、命令パイプラインおよびプロファ
イル回路を備えるコンピュータを特徴とする。命令パイプラインは演算装置を含
み、コンピュータのメモリおよびプロファイル回路から受け取った命令を実行す
るように構成されている。プロファイル回路は、命令パイプラインと共通のハー
ドウェアコントロールである。プロファイル回路および命令パイプラインは、命
令パイプラインで生じるプロファイル可能事象の発生を検出するために協働的に
相互接続されており、プロファイル回路は、ソフトウェア介入を要さずに、プロ
ファイル可能事象の発生と本質的に並行してプロファイル可能事象を記述するプ
ロファイル情報を記述するプロファイル情報の記録を行うように動作可能である
。
イル回路を備えるコンピュータを特徴とする。命令パイプラインは演算装置を含
み、コンピュータのメモリおよびプロファイル回路から受け取った命令を実行す
るように構成されている。プロファイル回路は、命令パイプラインと共通のハー
ドウェアコントロールである。プロファイル回路および命令パイプラインは、命
令パイプラインで生じるプロファイル可能事象の発生を検出するために協働的に
相互接続されており、プロファイル回路は、ソフトウェア介入を要さずに、プロ
ファイル可能事象の発生と本質的に並行してプロファイル可能事象を記述するプ
ロファイル情報を記述するプロファイル情報の記録を行うように動作可能である
。
【００３４】 一般に、第２１の態様において、本発明は、第１および第２のＣＰＵを特徴と
する。第１のＣＰＵは、プログラムを実行し、そのプログラムの実行を記述する
プロファイルデータを生成するように構成されている。第２のＣＰＵは、実行お
よびプロファイルデータ生成が第１のＣＰＵで継続する間に、生成されたプロフ
ァイルデータを分析し、収集されたプロファイルデータの分析に少なくともある
程度基づき第１のＣＰＵにおけるプログラムの実行を制御するように構成されて
いる。
する。第１のＣＰＵは、プログラムを実行し、そのプログラムの実行を記述する
プロファイルデータを生成するように構成されている。第２のＣＰＵは、実行お
よびプロファイルデータ生成が第１のＣＰＵで継続する間に、生成されたプロフ
ァイルデータを分析し、収集されたプロファイルデータの分析に少なくともある
程度基づき第１のＣＰＵにおけるプログラムの実行を制御するように構成されて
いる。
【００３５】 一般に、第２２の態様において、本発明は方法を特徴とする。コンピュータに
おいてプログラムを実行する間、コンピュータは命令結果の記憶のために汎用レ
ジスタファイルのレジスタを使用し、命令パイプラインで生じるプロファイル可
能事象の発生が検出される。プロファイル可能事象を記述するプロファイル情報
は、プロファイル可能事象が発生すると、最初にコンピュータのメインメモリに
情報を捕捉することなく、汎用レジスタファイルに記録される。
おいてプログラムを実行する間、コンピュータは命令結果の記憶のために汎用レ
ジスタファイルのレジスタを使用し、命令パイプラインで生じるプロファイル可
能事象の発生が検出される。プロファイル可能事象を記述するプロファイル情報
は、プロファイル可能事象が発生すると、最初にコンピュータのメインメモリに
情報を捕捉することなく、汎用レジスタファイルに記録される。
【００３６】 一般に、第２３の態様において、本発明は、レジスタの汎用レジスタファイル
、命令パイプラインおよびプロファイル回路を備えるコンピュータを特徴とする
。命令パイプラインは演算装置を含み、コンピュータのメモリキャッシュからフ
ェッチされた命令を実行するように構成されており、命令結果の記憶のための汎
用レジスタファイルのためのレジスタとデータ通信する。プロファイル回路は、
命令パイプラインと動作可能に相互接続されており、命令パイプラインで生じる
プロファイル可能事象の発生を検出し、プロファイル可能事象が発生すると、最
初にコンピュータのメインメモリに情報を捕捉することなく、汎用レジスタファ
イルにプロファイル可能事象を記述する情報を捕捉するように構成されている。
、命令パイプラインおよびプロファイル回路を備えるコンピュータを特徴とする
。命令パイプラインは演算装置を含み、コンピュータのメモリキャッシュからフ
ェッチされた命令を実行するように構成されており、命令結果の記憶のための汎
用レジスタファイルのためのレジスタとデータ通信する。プロファイル回路は、
命令パイプラインと動作可能に相互接続されており、命令パイプラインで生じる
プロファイル可能事象の発生を検出し、プロファイル可能事象が発生すると、最
初にコンピュータのメインメモリに情報を捕捉することなく、汎用レジスタファ
イルにプロファイル可能事象を記述する情報を捕捉するように構成されている。
【００３７】 一般に、第２４の態様において、本発明はコンピュータを特徴とする。命令パ
イプラインは、コンピュータの命令を実行するように構成されている。プロファ
イル回路は、コンピュータハードウェアにおいてインプリメントされており、実
行プロファイリングのためのコンパイラの援助を要さずに、命令パイプラインで
生じるプロファイル可能事象の発生を検出し、プログラムの実行間隔の間に発生
するプロファイル可能事象を記述するプロファイル情報の記録を導くように構成
されている。コンピュータハードウェアにおいてインプリメントされたプロファ
イル制御ビットは、プロファイル回路の動作の解決を制御する値を有する。バイ
ナリトランスレータは、第１の命令セットアーキテクチャでコード化されたプロ
グラムを第２の命令セットアーキテクチャの命令に変換するように構成されてい
る。プロファイルアナライザは、記録されたプロファイル情報を分析し、また、
プロファイル制御ビットをバイナリトランスレータの動作を改善するための値に
設定するように構成されている。
イプラインは、コンピュータの命令を実行するように構成されている。プロファ
イル回路は、コンピュータハードウェアにおいてインプリメントされており、実
行プロファイリングのためのコンパイラの援助を要さずに、命令パイプラインで
生じるプロファイル可能事象の発生を検出し、プログラムの実行間隔の間に発生
するプロファイル可能事象を記述するプロファイル情報の記録を導くように構成
されている。コンピュータハードウェアにおいてインプリメントされたプロファ
イル制御ビットは、プロファイル回路の動作の解決を制御する値を有する。バイ
ナリトランスレータは、第１の命令セットアーキテクチャでコード化されたプロ
グラムを第２の命令セットアーキテクチャの命令に変換するように構成されてい
る。プロファイルアナライザは、記録されたプロファイル情報を分析し、また、
プロファイル制御ビットをバイナリトランスレータの動作を改善するための値に
設定するように構成されている。
【００３８】 本発明の実施例は以下の特徴の１つ以上を含み得る。記録の少なくとも一部は
、命令パイプラインに投機的に導入された命令によって実行される。プロファイ
ル回路は、パイプラインへの命令の注入による記録を導くために命令パイプライ
ンと相互接続されており、その命令は、プロファイル可能事象がコンピュータの
アーキテクチャ的に可視の記憶レジスタにおいて具体化されるようにパイプライ
ンを制御する。プロファイリングに関連しないコンピュータによる実行に対し一
次的効果を有するコンピュータの命令は、プロファイルされた事象の性質をコー
ド化しプロファイル情報において記録される、事象コードのための即値フィール
ドを有しており、この即値フィールドは、プロファイルされた事象の事象コード
を決定するため以外、コンピュータの実行に対していかなる作用も及ぼさない。
命令のインスタンスは、コンピュータの他の事象監視回路によって以前に決定さ
れた事象コードをそのままにしておく事象コードを有する。プロファイルされた
情報は、いかなる明示的な即時値もソフトウェアにおいて記録されることなく、
その事象コードが命令実行ハードウェアによって分類された事象の記述を含む。
命令パイプラインおよびプロファイル回路は、単一のプロファイル可能事象の発
生時にプロファイル回路による命令パイプラインへの複数の命令の注入をもたら
すように動作可能に相互接続されている。命令パイプラインおよびプロファイル
回路は、プロファイル回路による命令パイプラインへの命令の投機的な注入をも
たらすように動作可能に相互接続されている。コンピュータのレジスタポインタ
は、プロファイル情報を記録するための汎用レジスタを指示し、インクリメンタ
は次のプロファイル情報を記録するための次の汎用レジスタを指示するためにレ
ジスタポインタの値を増分するように構成されており、この増分はソフトウェア
介入を要さずに行われる。リミットディテクタはレジスタポインタと動作可能に
相互接続され、プロファイル情報を収集するために使用可能なレジスタの範囲が
費消された時を検出し、ストアユニットは、費消が検出された時にプロファイル
情報を汎用レジスタからコンピュータのメインメモリへ記憶するようにさせるた
めにリミットディテクタと動作可能に相互接続されている。プロファイル回路は
、複数のパイプライン段に構成された複数の記憶レジスタよりなり、いずれかの
パイプライン段において記録された情報は対応する機械語命令が命令パイプライ
ン内を進行するにつれて修正を受ける。命令の命令フェッチが変換索引バッファ
（ＴＬＢ）において失敗を生じた場合、その命令のフェッチはプロファイル可能
事象をトリガするが、ＴＬＢの失敗はサービスされ、ＴＬＢの訂正された状態は
プロファイル可能な命令について記録されたプロファイル情報に反映される。プ
ロファイル制御ビットは、プロファイル回路がプロファイル可能事象について命
令パイプラインを監視する必要がある頻度を指定するタイマ間隔値を含む。プロ
ファイル回路は、複数のパイプライン段に構成された複数の記憶レジスタよりな
り、いずれかのパイプライン段において記録された情報は対応する機械語命令が
命令パイプライン内を進行するにつれて修正を受ける。
、命令パイプラインに投機的に導入された命令によって実行される。プロファイ
ル回路は、パイプラインへの命令の注入による記録を導くために命令パイプライ
ンと相互接続されており、その命令は、プロファイル可能事象がコンピュータの
アーキテクチャ的に可視の記憶レジスタにおいて具体化されるようにパイプライ
ンを制御する。プロファイリングに関連しないコンピュータによる実行に対し一
次的効果を有するコンピュータの命令は、プロファイルされた事象の性質をコー
ド化しプロファイル情報において記録される、事象コードのための即値フィール
ドを有しており、この即値フィールドは、プロファイルされた事象の事象コード
を決定するため以外、コンピュータの実行に対していかなる作用も及ぼさない。
命令のインスタンスは、コンピュータの他の事象監視回路によって以前に決定さ
れた事象コードをそのままにしておく事象コードを有する。プロファイルされた
情報は、いかなる明示的な即時値もソフトウェアにおいて記録されることなく、
その事象コードが命令実行ハードウェアによって分類された事象の記述を含む。
命令パイプラインおよびプロファイル回路は、単一のプロファイル可能事象の発
生時にプロファイル回路による命令パイプラインへの複数の命令の注入をもたら
すように動作可能に相互接続されている。命令パイプラインおよびプロファイル
回路は、プロファイル回路による命令パイプラインへの命令の投機的な注入をも
たらすように動作可能に相互接続されている。コンピュータのレジスタポインタ
は、プロファイル情報を記録するための汎用レジスタを指示し、インクリメンタ
は次のプロファイル情報を記録するための次の汎用レジスタを指示するためにレ
ジスタポインタの値を増分するように構成されており、この増分はソフトウェア
介入を要さずに行われる。リミットディテクタはレジスタポインタと動作可能に
相互接続され、プロファイル情報を収集するために使用可能なレジスタの範囲が
費消された時を検出し、ストアユニットは、費消が検出された時にプロファイル
情報を汎用レジスタからコンピュータのメインメモリへ記憶するようにさせるた
めにリミットディテクタと動作可能に相互接続されている。プロファイル回路は
、複数のパイプライン段に構成された複数の記憶レジスタよりなり、いずれかの
パイプライン段において記録された情報は対応する機械語命令が命令パイプライ
ン内を進行するにつれて修正を受ける。命令の命令フェッチが変換索引バッファ
（ＴＬＢ）において失敗を生じた場合、その命令のフェッチはプロファイル可能
事象をトリガするが、ＴＬＢの失敗はサービスされ、ＴＬＢの訂正された状態は
プロファイル可能な命令について記録されたプロファイル情報に反映される。プ
ロファイル制御ビットは、プロファイル回路がプロファイル可能事象について命
令パイプラインを監視する必要がある頻度を指定するタイマ間隔値を含む。プロ
ファイル回路は、複数のパイプライン段に構成された複数の記憶レジスタよりな
り、いずれかのパイプライン段において記録された情報は対応する機械語命令が
命令パイプライン内を進行するにつれて修正を受ける。
【００３９】 一般に、第２５の態様において、本発明は、２つの命令セットアーキテクチャ
のもとでコンピュータ命令の解釈を代替的にもたらすように設計された命令パイ
プライン回路を備えるコンピュータを特徴とする。パイプライン制御回路は、命
令セットアーキテクチャのうちの下位性能のものでコード化されたプログラム領
域を実行しようとする時に、命令セットアーキテクチャのうちの上位性能のもの
でコード化されたプログラム領域が存在するかどうかの照会を、ソフトウェア介
入を要さずに開始するために命令パイプライン回路と協働的に設計されており、
その上位性能領域は下位性能領域と論理的に等価である。回路および／またはソ
フトウェアは、上位性能領域への制御転送命令が下位性能の命令セットでコード
化されてことを要さずに、実行制御を上位性能領域に転送するように設計されて
いる。
のもとでコンピュータ命令の解釈を代替的にもたらすように設計された命令パイ
プライン回路を備えるコンピュータを特徴とする。パイプライン制御回路は、命
令セットアーキテクチャのうちの下位性能のものでコード化されたプログラム領
域を実行しようとする時に、命令セットアーキテクチャのうちの上位性能のもの
でコード化されたプログラム領域が存在するかどうかの照会を、ソフトウェア介
入を要さずに開始するために命令パイプライン回路と協働的に設計されており、
その上位性能領域は下位性能領域と論理的に等価である。回路および／またはソ
フトウェアは、上位性能領域への制御転送命令が下位性能の命令セットでコード
化されてことを要さずに、実行制御を上位性能領域に転送するように設計されて
いる。
【００４０】 一般に、第２６の態様において、本発明は、方法および、その方法の実行のた
めのコンピュータを特徴とする。コンピュータプログラムの少なくとも選択され
た部分が、第１のバイナリ表現から第２のバイナリ表現に変換される。コンピュ
ータにおけるプログラムの第１のバイナリ表現の実行の間に、実行がその選択部
分に入ったことが認識され、その認識は、照会も、第２のバイナリ表現への制御
の転送のいずれも第１のバイナリ表現にコード化されることなく、コンピュータ
の基本命令実行によって開始される。認識に応答して、制御は第２の表現での変
換に転送される。
めのコンピュータを特徴とする。コンピュータプログラムの少なくとも選択され
た部分が、第１のバイナリ表現から第２のバイナリ表現に変換される。コンピュ
ータにおけるプログラムの第１のバイナリ表現の実行の間に、実行がその選択部
分に入ったことが認識され、その認識は、照会も、第２のバイナリ表現への制御
の転送のいずれも第１のバイナリ表現にコード化されることなく、コンピュータ
の基本命令実行によって開始される。認識に応答して、制御は第２の表現での変
換に転送される。
【００４１】 一般に、第２７の態様において、本発明は、方法および、その方法の実行のた
めのコンピュータを特徴とする。コンピュータにおいて命令を実行する一部とし
て、命令の代替コーディングが存在することが認識され、その認識は、認識をト
リガするために代替コーディングまたは照会命令への制御の転送を実行すること
なく開始される。代替コーディングが存在する場合、命令の実行が打ち切られ、
制御は代替コーディングに転送される。
めのコンピュータを特徴とする。コンピュータにおいて命令を実行する一部とし
て、命令の代替コーディングが存在することが認識され、その認識は、認識をト
リガするために代替コーディングまたは照会命令への制御の転送を実行すること
なく開始される。代替コーディングが存在する場合、命令の実行が打ち切られ、
制御は代替コーディングに転送される。
【００４２】 一般に、第２８の態様において、本発明は、方法および、その方法の実行のた
めのコンピュータを特徴とする。コンピュータの命令パイプライン回路における
プログラムの実行の間に、命令パイプライン回路により実行中の第１の命令スト
リームから第２の命令ストリームへ制御を転送するかどうかの決定が、照会また
は第２の命令ストリームへの制御の転送が第１の命令ストリームにコード化され
ることなく開始される。第１の命令ストリームの実行は、第２の命令ストリーム
の実行の後に確立され、第１の命令ストリームの実行は、第１の命令ストリーム
のコードが処理可能となった場合に支配的となるはずであるものと論理的に等価
なコンテキストにおいて、制御が捕捉されるポイントから下流のあるポイントで
再確立される。
めのコンピュータを特徴とする。コンピュータの命令パイプライン回路における
プログラムの実行の間に、命令パイプライン回路により実行中の第１の命令スト
リームから第２の命令ストリームへ制御を転送するかどうかの決定が、照会また
は第２の命令ストリームへの制御の転送が第１の命令ストリームにコード化され
ることなく開始される。第１の命令ストリームの実行は、第２の命令ストリーム
の実行の後に確立され、第１の命令ストリームの実行は、第１の命令ストリーム
のコードが処理可能となった場合に支配的となるはずであるものと論理的に等価
なコンテキストにおいて、制御が捕捉されるポイントから下流のあるポイントで
再確立される。
【００４３】 一般に、第２９の態様において、本発明は、方法および、その方法の実行のた
めのコンピュータを特徴とする。コンピュータプログラムの実行は、プログラム
の第１のバイナリイメージを用いて開始される。第１のイメージの実行の間に、
制御は同じプログラムを異なる命令セットでコード化する第２のイメージに転送
される。
めのコンピュータを特徴とする。コンピュータプログラムの実行は、プログラム
の第１のバイナリイメージを用いて開始される。第１のイメージの実行の間に、
制御は同じプログラムを異なる命令セットでコード化する第２のイメージに転送
される。
【００４４】 一般に、第３０の態様において、本発明は、方法および、その方法の実行のた
めのコンピュータを特徴とする。コンピュータにおいて命令を実行する一部とし
て、命令の代替コーディングが存在するかどうかのヒューリスティックな概ね正
確な認識が評価され、その認識のプロセスは統計的にトリガされる。代替コーデ
ィングが存在する場合、命令の実行は打ち切られ、制御は代替コーディングに転
送される。
めのコンピュータを特徴とする。コンピュータにおいて命令を実行する一部とし
て、命令の代替コーディングが存在するかどうかのヒューリスティックな概ね正
確な認識が評価され、その認識のプロセスは統計的にトリガされる。代替コーデ
ィングが存在する場合、命令の実行は打ち切られ、制御は代替コーディングに転
送される。
【００４５】 一般に、第３１の態様において、本発明は、方法および、その方法の実行のた
めのコンピュータを特徴とする。マイクロプロセッサチップは、命令パイプライ
ン回路、ルックアップ回路、マスクおよびパイプライン制御回路を有する。ルッ
クアップ回路は、マイクロプロセッサの基本命令処理サイクルの一部としてルッ
クアップ構造からエントリをフェッチするように設計されており、ルックアップ
構造の各エントリはコンピュータのメモリの対応するアドレス範囲と関係づけら
れている。マスクは、タイマによって少なくともある程度設定される値を有する
。パイプライン制御回路は、マイクロプロセッサの基本命令処理サイクルの一部
として命令パイプライン回路による命令の処理を、命令パイプライン回路によっ
て処理される命令が存在するアドレス範囲に対応するエントリの値、およびマス
クの現在値に少なくともある程度依存して、制御するように設計されている。
めのコンピュータを特徴とする。マイクロプロセッサチップは、命令パイプライ
ン回路、ルックアップ回路、マスクおよびパイプライン制御回路を有する。ルッ
クアップ回路は、マイクロプロセッサの基本命令処理サイクルの一部としてルッ
クアップ構造からエントリをフェッチするように設計されており、ルックアップ
構造の各エントリはコンピュータのメモリの対応するアドレス範囲と関係づけら
れている。マスクは、タイマによって少なくともある程度設定される値を有する
。パイプライン制御回路は、マイクロプロセッサの基本命令処理サイクルの一部
として命令パイプライン回路による命令の処理を、命令パイプライン回路によっ
て処理される命令が存在するアドレス範囲に対応するエントリの値、およびマス
クの現在値に少なくともある程度依存して、制御するように設計されている。
【００４６】 一般に、第３２の態様において、本発明は、方法および、その方法の実行のた
めのマイクロプロセッサチップを特徴とする。マイクロプロセッサチップは、命
令パイプライン回路とともに以下の回路を有する。命令パイプライン回路によっ
て実行される命令の実行に応答して、実行された命令を少数のクラスに分類し、
分類コード値を記録する命令分類回路と、マイクロプロセッサの基本命令処理サ
イクルの一部としてルックアップ構造からエントリをフェッチするように設計さ
れており、ルックアップ構造の各エントリはコンピュータのメモリの対応するア
ドレス範囲と関係づけられている、ルックアップ回路と、そして、マイクロプロ
セッサの基本命令処理サイクルの一部として命令パイプライン回路による命令の
処理を、命令アドレスが存在するアドレス範囲に対応するエントリの値および、
記録された分類コードに少なくともある程度依存して制御するように設計されて
いるパイプライン制御回路。
めのマイクロプロセッサチップを特徴とする。マイクロプロセッサチップは、命
令パイプライン回路とともに以下の回路を有する。命令パイプライン回路によっ
て実行される命令の実行に応答して、実行された命令を少数のクラスに分類し、
分類コード値を記録する命令分類回路と、マイクロプロセッサの基本命令処理サ
イクルの一部としてルックアップ構造からエントリをフェッチするように設計さ
れており、ルックアップ構造の各エントリはコンピュータのメモリの対応するア
ドレス範囲と関係づけられている、ルックアップ回路と、そして、マイクロプロ
セッサの基本命令処理サイクルの一部として命令パイプライン回路による命令の
処理を、命令アドレスが存在するアドレス範囲に対応するエントリの値および、
記録された分類コードに少なくともある程度依存して制御するように設計されて
いるパイプライン制御回路。
【００４７】 一般に、第３３の態様において、本発明は、方法および、その方法の実行のた
めのマイクロプロセッサチップを特徴とする。マイクロプロセッサチップは、命
令パイプライン回路とともに以下の回路を含む。回路の制御のためにコンピュー
タ機械状態の一部の概略評価を保持するように設計されており、そのオンチップ
テーブルの各エントリはコンピュータで発生する事象の各クラスに対応している
、オンチップテーブルと、そして、オンチップテーブルの相談に基づき、マイク
ロプロセッサの基本命令処理サイクルの一部として命令パイプライン回路による
命令の処理を制御するために、命令パイプライン回路と協働的に設計されたパイ
プライン制御回路。
めのマイクロプロセッサチップを特徴とする。マイクロプロセッサチップは、命
令パイプライン回路とともに以下の回路を含む。回路の制御のためにコンピュー
タ機械状態の一部の概略評価を保持するように設計されており、そのオンチップ
テーブルの各エントリはコンピュータで発生する事象の各クラスに対応している
、オンチップテーブルと、そして、オンチップテーブルの相談に基づき、マイク
ロプロセッサの基本命令処理サイクルの一部として命令パイプライン回路による
命令の処理を制御するために、命令パイプライン回路と協働的に設計されたパイ
プライン制御回路。
【００４８】 一般に、第３４の態様において、本発明は、方法および、その方法の実行のた
めのマイクロプロセッサチップを特徴とする。マイクロプロセッサチップは、命
令パイプライン回路とともに以下の回路を含む。オンチップテーブルの各エント
リはコンピュータで発生する事象のクラスに対応しており、そのクラスの事象が
発生した時にはコンピュータのメモリのオフチップテーブルの相談を制御するよ
うに設計されているオンチップテーブルと、分類された事象が発生するとマイク
ロプロセッサの基本命令処理サイクルの一部としてオンチップテーブルに相談す
るように命令パイプライン回路と協働的に設計されたパイプライン制御回路と、
そして、望ましい値がオンチップテーブルから得られた後にオフチップテーブル
の相談に基づき命令パイプライン回路での事象について定義されたデータの操作
または制御の転送に作用するように命令パイプライン回路およびパイプライン制
御回路と協働するように設計された制御回路および／またはソフトウェア。
めのマイクロプロセッサチップを特徴とする。マイクロプロセッサチップは、命
令パイプライン回路とともに以下の回路を含む。オンチップテーブルの各エント
リはコンピュータで発生する事象のクラスに対応しており、そのクラスの事象が
発生した時にはコンピュータのメモリのオフチップテーブルの相談を制御するよ
うに設計されているオンチップテーブルと、分類された事象が発生するとマイク
ロプロセッサの基本命令処理サイクルの一部としてオンチップテーブルに相談す
るように命令パイプライン回路と協働的に設計されたパイプライン制御回路と、
そして、望ましい値がオンチップテーブルから得られた後にオフチップテーブル
の相談に基づき命令パイプライン回路での事象について定義されたデータの操作
または制御の転送に作用するように命令パイプライン回路およびパイプライン制
御回路と協働するように設計された制御回路および／またはソフトウェア。
【００４９】 本発明の実施例は以下の特徴の１つ以上を含み得る。上位性能領域への実行制
御の転送は、プログラムカウンタのアーキテクチャ的に可視の変更によって生じ
得る。実行されようとする領域には制御転送命令によって入ることができる。第
１のイメージは、コンピュータでのハードウェアエミュレーションの場合、コン
ピュータにとって非ネイティブの命令セットでコード化できる。第２のバイナリ
表現の命令は、第１のバイナリ表現の命令とは異なる命令セットアーキテクチャ
でコード化され得る。第２のイメージは第１のイメージからバイナリトランスレ
ータにより生成され得る。バイナリトランスレータは、そのネイティブの命令セ
ットアーキテクチャでの非ネイティブプログラムの実行と異なる実行のある程度
のリスクを受け入れつつ、実行速度の増大のために第２のイメージを最適化する
ことができる。第１のイメージから第２のものへ制御を転送するかどうかについ
ての決定は、コンピュータの制御変数に基づくことができる。事象のクラスは、
コンピュータのメモリの対応する各アドレス範囲のメモリ参照となり得る。アド
レス範囲は割込みベクトルテーブルのエントリに対応し得る。認識は、実行され
る命令のプログラムカウンタアドレスによりアドレスされる内容アドレス指定可
能メモリに相談することによって開始できる。内容アドレス指定可能メモリは変
換索引バッファとすることができる。オフチップテーブルは、アドレス変換ペー
ジテーブルへのサイドテーブルとして編成され得る。オンチップテーブルは、オ
フチップテーブルからロードされる、オフチップテーブルの圧縮された近似を含
み得る。ルックアップ構造はビットベクトルとすることができる。命令アドレス
が存在するアドレス範囲に対応するエントリのビットは、命令パイプライン回路
に関係するマスクの対応するビットと論理積がとられ得る。オンチップテーブル
の近似の誤差は、その評価が記憶されるコンピュータの機械状態の部分に対する
若干のタイムラグによって誘起され得る。パイプライン制御回路は、命令パイプ
ライン回路による命令の処理を、命令アドレスが存在するアドレス範囲に対応す
るエントリの値および記録された分類コードを評価し、マイクロプロセッサチッ
プによってアドレスされるメモリの内容のソフトウェア評価をトリガすることに
よって制御するように設計することができる。命令処理の制御は分岐行先処理を
含み得る。
御の転送は、プログラムカウンタのアーキテクチャ的に可視の変更によって生じ
得る。実行されようとする領域には制御転送命令によって入ることができる。第
１のイメージは、コンピュータでのハードウェアエミュレーションの場合、コン
ピュータにとって非ネイティブの命令セットでコード化できる。第２のバイナリ
表現の命令は、第１のバイナリ表現の命令とは異なる命令セットアーキテクチャ
でコード化され得る。第２のイメージは第１のイメージからバイナリトランスレ
ータにより生成され得る。バイナリトランスレータは、そのネイティブの命令セ
ットアーキテクチャでの非ネイティブプログラムの実行と異なる実行のある程度
のリスクを受け入れつつ、実行速度の増大のために第２のイメージを最適化する
ことができる。第１のイメージから第２のものへ制御を転送するかどうかについ
ての決定は、コンピュータの制御変数に基づくことができる。事象のクラスは、
コンピュータのメモリの対応する各アドレス範囲のメモリ参照となり得る。アド
レス範囲は割込みベクトルテーブルのエントリに対応し得る。認識は、実行され
る命令のプログラムカウンタアドレスによりアドレスされる内容アドレス指定可
能メモリに相談することによって開始できる。内容アドレス指定可能メモリは変
換索引バッファとすることができる。オフチップテーブルは、アドレス変換ペー
ジテーブルへのサイドテーブルとして編成され得る。オンチップテーブルは、オ
フチップテーブルからロードされる、オフチップテーブルの圧縮された近似を含
み得る。ルックアップ構造はビットベクトルとすることができる。命令アドレス
が存在するアドレス範囲に対応するエントリのビットは、命令パイプライン回路
に関係するマスクの対応するビットと論理積がとられ得る。オンチップテーブル
の近似の誤差は、その評価が記憶されるコンピュータの機械状態の部分に対する
若干のタイムラグによって誘起され得る。パイプライン制御回路は、命令パイプ
ライン回路による命令の処理を、命令アドレスが存在するアドレス範囲に対応す
るエントリの値および記録された分類コードを評価し、マイクロプロセッサチッ
プによってアドレスされるメモリの内容のソフトウェア評価をトリガすることに
よって制御するように設計することができる。命令処理の制御は分岐行先処理を
含み得る。
【００５０】 一般に、第３５の態様において、本発明は、方法および、その方法の実行のた
めのマイクロプロセッサチップを特徴とする。命令はコンピュータにおいて実行
され、コンピュータの命令パイプライン回路は、命令の少なくともいくつかを処
理するための第１および第２のモードを有する。２モード命令の実行が、第１の
実行モードが成功している間、連続する２モード命令について第１のモードで試
みられる。第１のモードのもとで２モード命令の不首尾の実行が検出された場合
、後続する２モード命令は第２のモードで実行される。
めのマイクロプロセッサチップを特徴とする。命令はコンピュータにおいて実行
され、コンピュータの命令パイプライン回路は、命令の少なくともいくつかを処
理するための第１および第２のモードを有する。２モード命令の実行が、第１の
実行モードが成功している間、連続する２モード命令について第１のモードで試
みられる。第１のモードのもとで２モード命令の不首尾の実行が検出された場合
、後続する２モード命令は第２のモードで実行される。
【００５１】 一般に、第３６の態様において、本発明は、方法および、その方法の実行のた
めのマイクロプロセッサチップを特徴とする。コンピュータ命令は、少なくとも
いくつかの命令を処理するための第１および第２のモードを有する命令パイプラ
イン回路において実行される。タイマの満了時に、命令パイプライン回路は、第
１のモードから第２のものに切り換え、このモードスイッチはタイマ満了の直前
に実行されていたプログラムのために以後に実行される命令のために持続する。
めのマイクロプロセッサチップを特徴とする。コンピュータ命令は、少なくとも
いくつかの命令を処理するための第１および第２のモードを有する命令パイプラ
イン回路において実行される。タイマの満了時に、命令パイプライン回路は、第
１のモードから第２のものに切り換え、このモードスイッチはタイマ満了の直前
に実行されていたプログラムのために以後に実行される命令のために持続する。
【００５２】 一般に、第３７の態様において、本発明は、方法および、その方法の実行のた
めのマイクロプロセッサチップを特徴とする。コンピュータの事象は事象クラス
に割り当てられる。コンピュータ命令パイプラインの基本命令実行サイクルの一
部として、ソフトウェア介入を伴わず、クラスの事象に対する応答の記録が維持
される。命令パイプライン回路における実行のために個々の分類された事象が現
れると、同じクラスの事象の以前の試みへの応答を決定するために記録が照会さ
れる。以前の試みが成功したことを記録が指示した場合、およびその場合にのみ
、その応答は試みられる。
めのマイクロプロセッサチップを特徴とする。コンピュータの事象は事象クラス
に割り当てられる。コンピュータ命令パイプラインの基本命令実行サイクルの一
部として、ソフトウェア介入を伴わず、クラスの事象に対する応答の記録が維持
される。命令パイプライン回路における実行のために個々の分類された事象が現
れると、同じクラスの事象の以前の試みへの応答を決定するために記録が照会さ
れる。以前の試みが成功したことを記録が指示した場合、およびその場合にのみ
、その応答は試みられる。
【００５３】 本発明の実施例は以下の特徴の１つ以上を含み得る。第１および第２のモード
は、代替キャッシュポリシー、または浮動小数点演算を実行するための代替モー
ドとすることができる。不首尾の実行は、高コストでの命令の正確な完了を含み
得る。コスト測度は実行時間とすることができる。第１のモードでの命令のコス
トは、命令の完了後に確認可能であるにすぎない。命令パイプライン回路は、第
２のモードから第１のものにスイッチバックされ、スイッチは次のタイマ満了ま
で持続する。記録の全部は、対応する事象の以前の試みが成功したことを指示す
るために定期的に設定され得る。
は、代替キャッシュポリシー、または浮動小数点演算を実行するための代替モー
ドとすることができる。不首尾の実行は、高コストでの命令の正確な完了を含み
得る。コスト測度は実行時間とすることができる。第１のモードでの命令のコス
トは、命令の完了後に確認可能であるにすぎない。命令パイプライン回路は、第
２のモードから第１のものにスイッチバックされ、スイッチは次のタイマ満了ま
で持続する。記録の全部は、対応する事象の以前の試みが成功したことを指示す
るために定期的に設定され得る。
【００５４】 一般に、第３８の態様において、本発明は、方法および、その方法の実行のた
めのマイクロプロセッサチップを特徴とする。コンピュータで実行する非スーパ
バイザモードプログラムの命令を実行する基本命令サイクルの一部として、テー
ブルが参照され、そのテーブルは命令の属性について、実行された命令のアドレ
スによってアドレスされる。命令のアーキテクチャ的に可視のデータ操作ビヘイ
ビアまたは制御転送ビヘイビアは、命令に関係するテーブルエントリの内容に基
づき制御される。
めのマイクロプロセッサチップを特徴とする。コンピュータで実行する非スーパ
バイザモードプログラムの命令を実行する基本命令サイクルの一部として、テー
ブルが参照され、そのテーブルは命令の属性について、実行された命令のアドレ
スによってアドレスされる。命令のアーキテクチャ的に可視のデータ操作ビヘイ
ビアまたは制御転送ビヘイビアは、命令に関係するテーブルエントリの内容に基
づき制御される。
【００５５】 本発明の実施例は以下の特徴の１つ以上を含み得る。異なる命令は、実行され
た命令のＩＳＡとは異なる命令セットアーキテクチャ（ＩＳＡ）でコード化でき
る。アーキテクチャ的に可視のデータ操作ビヘイビアの制御は、そのもとで命令
がコンピュータにより解釈される命令セットアーキテクチャを変更することを含
み得る。テーブルの各エントリは、仮想メモリマネージャによって管理されるペ
ージに対応することができ、テーブルエントリをロケートするための回路はコン
ピュータの仮想メモリアドレス変換回路と統合されている。プロセスの命令の実
行時に、コンピュータのメモリ状態および命令のアドレスに少なくともある程度
基づき、同期して割込みがトリガされ得るが、命令のアーキテクチャ上の定義は
割込みを要求しない。割込みにサービスし、割込みをトリガさせた命令フロー以
外のプロセスの命令フローに制御を返すために、割込みハンドラソフトウェアを
設けることができ、誤りなく続行するための復帰命令フローはプロセスの通常処
理を取り扱う。
た命令のＩＳＡとは異なる命令セットアーキテクチャ（ＩＳＡ）でコード化でき
る。アーキテクチャ的に可視のデータ操作ビヘイビアの制御は、そのもとで命令
がコンピュータにより解釈される命令セットアーキテクチャを変更することを含
み得る。テーブルの各エントリは、仮想メモリマネージャによって管理されるペ
ージに対応することができ、テーブルエントリをロケートするための回路はコン
ピュータの仮想メモリアドレス変換回路と統合されている。プロセスの命令の実
行時に、コンピュータのメモリ状態および命令のアドレスに少なくともある程度
基づき、同期して割込みがトリガされ得るが、命令のアーキテクチャ上の定義は
割込みを要求しない。割込みにサービスし、割込みをトリガさせた命令フロー以
外のプロセスの命令フローに制御を返すために、割込みハンドラソフトウェアを
設けることができ、誤りなく続行するための復帰命令フローはプロセスの通常処
理を取り扱う。
【００５６】 一般に、第３９の態様において、本発明は、方法および、その方法の実行のた
めのマイクロプロセッサチップを特徴とする。マイクロプロセッサチップは命令
パイプライン回路、アドレス変換回路およびルックアップ構造を有する。ルック
アップ構造は、アドレス変換回路によって変換される個々の対応するアドレス範
囲に関係するエントリを有し、エントリは、各対応アドレス範囲にロケートされ
た命令の代替コーディングの存在の可能性を記述する。
めのマイクロプロセッサチップを特徴とする。マイクロプロセッサチップは命令
パイプライン回路、アドレス変換回路およびルックアップ構造を有する。ルック
アップ構造は、アドレス変換回路によって変換される個々の対応するアドレス範
囲に関係するエントリを有し、エントリは、各対応アドレス範囲にロケートされ
た命令の代替コーディングの存在の可能性を記述する。
【００５７】 本発明の実施例は以下の特徴の１つ以上を含み得る。エントリは変換索引バッ
ファのエントリとすることができる。代替コーディングは、アドレス範囲でロケ
ートされた命令のＩＳＡとは異なる命令セットアーキテクチャ（ＩＳＡ）でコー
ド化できる。
ファのエントリとすることができる。代替コーディングは、アドレス範囲でロケ
ートされた命令のＩＳＡとは異なる命令セットアーキテクチャ（ＩＳＡ）でコー
ド化できる。
【００５８】 一般に、第４０の態様において、本発明は、方法および、その方法の実行のた
めのマイクロプロセッサチップを特徴とする。マイクロプロセッサチップは、命
令パイプライン回路および割込み回路を有する。割込み回路は、プロセスの命令
の実行時に、コンピュータのメモリ状態および命令のアドレスに少なくともある
程度基づき、同期して割込みをトリガするように命令パイプライン回路と協働的
に設計されており、命令のアーキテクチャ上の定義は割込みを要求しない。
めのマイクロプロセッサチップを特徴とする。マイクロプロセッサチップは、命
令パイプライン回路および割込み回路を有する。割込み回路は、プロセスの命令
の実行時に、コンピュータのメモリ状態および命令のアドレスに少なくともある
程度基づき、同期して割込みをトリガするように命令パイプライン回路と協働的
に設計されており、命令のアーキテクチャ上の定義は割込みを要求しない。
【００５９】 本発明の実施例は以下の特徴の１つ以上を含み得る。割込みハンドラソフトウ
ェアは、割込みにサービスし、割込みをトリガさせた命令フロー以外のプロセス
の命令フローに制御を返すように設計することができ、誤りなく続行するための
復帰命令フローはプロセスの通常処理を取り扱う。割込みハンドラソフトウェア
は、そのもとで命令がコンピュータにより解釈される命令セットアーキテクチャ
を変更するようにプログラムできる。復帰命令から始まる命令テキストは、中断
した命令から始まる命令テキストと論理的に等価となり得る。
ェアは、割込みにサービスし、割込みをトリガさせた命令フロー以外のプロセス
の命令フローに制御を返すように設計することができ、誤りなく続行するための
復帰命令フローはプロセスの通常処理を取り扱う。割込みハンドラソフトウェア
は、そのもとで命令がコンピュータにより解釈される命令セットアーキテクチャ
を変更するようにプログラムできる。復帰命令から始まる命令テキストは、中断
した命令から始まる命令テキストと論理的に等価となり得る。
【００６０】 一般に、第４１の態様において、本発明は、方法および、その方法の実行のた
めのマイクロプロセッサチップを特徴とする。命令のストリームを実行する一部
として、一連のメモリロードがコンピュータのＣＰＵからバスに発行され、一部
は適切（正常）に動作するメモリに向けられ、一部は入出力空間の正常に動作し
ないデバイスに向けられる。コンピュータの記憶装置は、適切（正常）に動作し
ないメモリにメモリロードを発行したストリームの命令のアドレスを記録し、そ
の記録の記憶形式は、その記録に記憶されたいずれのメモリアドレスの解決も要
さずに、メモリロードが正常に動作するメモリかまたは正常に動作しないメモリ
に向けられたかの決定を可能にする。
めのマイクロプロセッサチップを特徴とする。命令のストリームを実行する一部
として、一連のメモリロードがコンピュータのＣＰＵからバスに発行され、一部
は適切（正常）に動作するメモリに向けられ、一部は入出力空間の正常に動作し
ないデバイスに向けられる。コンピュータの記憶装置は、適切（正常）に動作し
ないメモリにメモリロードを発行したストリームの命令のアドレスを記録し、そ
の記録の記憶形式は、その記録に記憶されたいずれのメモリアドレスの解決も要
さずに、メモリロードが正常に動作するメモリかまたは正常に動作しないメモリ
に向けられたかの決定を可能にする。
【００６１】 一般に、第４２の態様において、本発明は、方法および、その方法の実行のた
めのコンピュータを特徴とする。成功したメモリ参照がコンピュータのＣＰＵか
らバスに発行される。コンピュータの記憶装置は、メモリ参照によりバス上でア
クセスされたデバイスが、正常に動作するメモリかまたは正常に動作しないメモ
リであるかを記録する。代替的に、メモリは、正常に動作するメモリ以外のデバ
イスを参照したメモリ読出し命令の記録を記憶することもできる。
めのコンピュータを特徴とする。成功したメモリ参照がコンピュータのＣＰＵか
らバスに発行される。コンピュータの記憶装置は、メモリ参照によりバス上でア
クセスされたデバイスが、正常に動作するメモリかまたは正常に動作しないメモ
リであるかを記録する。代替的に、メモリは、正常に動作するメモリ以外のデバ
イスを参照したメモリ読出し命令の記録を記憶することもできる。
【００６２】 本発明の実施例は以下の特徴の１つ以上を含み得る。記録は、主にプログラム
制御フローを記録するプロファイルの一部とすることができる。記録はバイナリ
変換プログラムによって読むことができ、ここにおいて、バイナリ変換プログラ
ムは、メモリロードが正常に動作しないメモリに向けられていると記録が指示し
た場合、より控えめな仮定を用いてメモリロードを変換する。入出力空間への参
照は、正常に動作しないメモリへの参照であるとして記録され得る。記録は若干
誤っていることもあり、その誤りはメモリ参照が正常に動作するメモリにアクセ
スした時を決定する際の控えめな評価によって誘起され得る。記録の形式は、記
録に記憶されたいかなるメモリアドレスの解決も要さずに、メモリ参照が正常に
動作するメモリかまたは正常に動作しないメモリへのものであったかの判定を可
能にし得る。記録の形式は、メモリ参照を発行した命令のアドレスを指示し得る
。メモリ参照はロードとしてよい。プロファイル監視回路はコンピュータのＣＰ
Ｕと混交することができる。ＴＬＢ（変換索引バッファ）は、ＴＬＢのエントリ
によってマップされたメモリが正常に動作するメモリかまたは正常に動作しない
メモリであるかの決定を保持するように設計され得る。プロファイル監視回路は
コンピュータの汎用レジスタに記録を生成することができる。プロファイル監視
回路は、コンピュータＣＰＵのパイプラインフラッシュを誘起するように設計さ
れ得る。
制御フローを記録するプロファイルの一部とすることができる。記録はバイナリ
変換プログラムによって読むことができ、ここにおいて、バイナリ変換プログラ
ムは、メモリロードが正常に動作しないメモリに向けられていると記録が指示し
た場合、より控えめな仮定を用いてメモリロードを変換する。入出力空間への参
照は、正常に動作しないメモリへの参照であるとして記録され得る。記録は若干
誤っていることもあり、その誤りはメモリ参照が正常に動作するメモリにアクセ
スした時を決定する際の控えめな評価によって誘起され得る。記録の形式は、記
録に記憶されたいかなるメモリアドレスの解決も要さずに、メモリ参照が正常に
動作するメモリかまたは正常に動作しないメモリへのものであったかの判定を可
能にし得る。記録の形式は、メモリ参照を発行した命令のアドレスを指示し得る
。メモリ参照はロードとしてよい。プロファイル監視回路はコンピュータのＣＰ
Ｕと混交することができる。ＴＬＢ（変換索引バッファ）は、ＴＬＢのエントリ
によってマップされたメモリが正常に動作するメモリかまたは正常に動作しない
メモリであるかの決定を保持するように設計され得る。プロファイル監視回路は
コンピュータの汎用レジスタに記録を生成することができる。プロファイル監視
回路は、コンピュータＣＰＵのパイプラインフラッシュを誘起するように設計さ
れ得る。
【００６３】 一般に、第４３の態様において、本発明は、方法および、その方法の実行のた
めのコンピュータ回路を特徴とする。コンピュータのＤＭＡ（直接メモリアクセ
ス）メモリ書込みトランザクションが監視され、ＤＭＡメモリ書込みトランザク
ションによって書き込まれた記憶場所の指標は、ＣＰＵにより事前にメモリ書込
みトランザクションを知らされることなく動作する回路によって記録される。指
標はプロセッサによって読まれる。
めのコンピュータ回路を特徴とする。コンピュータのＤＭＡ（直接メモリアクセ
ス）メモリ書込みトランザクションが監視され、ＤＭＡメモリ書込みトランザク
ションによって書き込まれた記憶場所の指標は、ＣＰＵにより事前にメモリ書込
みトランザクションを知らされることなく動作する回路によって記録される。指
標はプロセッサによって読まれる。
【００６４】 一般に、第４４の態様において、本発明は、方法および、その方法の実行のた
めのコンピュータを特徴とする。コンピュータの第１のプロセスは、第１の表現
でメモリに記憶された情報の第２の表現をコンピュータメモリにおいて生成する
。第２のプロセスにより開始されるＤＭＡメモリ書込みトランザクションによる
第１の表現の上書きは、第２のプロセスがそのＤＭＡメモリ書込みトランザクシ
ョンを第１のプロセスに知らせることなく、第１のプロセスによって検出され、
この検出は、ＤＭＡメモリ書込みトランザクションに続く第２の表現の次のアク
セス以前に行われるように保証されている。
めのコンピュータを特徴とする。コンピュータの第１のプロセスは、第１の表現
でメモリに記憶された情報の第２の表現をコンピュータメモリにおいて生成する
。第２のプロセスにより開始されるＤＭＡメモリ書込みトランザクションによる
第１の表現の上書きは、第２のプロセスがそのＤＭＡメモリ書込みトランザクシ
ョンを第１のプロセスに知らせることなく、第１のプロセスによって検出され、
この検出は、ＤＭＡメモリ書込みトランザクションに続く第２の表現の次のアク
セス以前に行われるように保証されている。
【００６５】 一般に、第４５の態様において、本発明は、方法および、その方法の実行のた
めのコンピュータを特徴とする。コンピュータのメインメモリが、仮想メモリマ
ネージャによる管理のためにページに分割される。マネージャは、メモリに記憶
されたテーブルを用いてページを管理する。回路は、メインメモリのページへの
修正の指標を、メインメモリのアドレス空間の外部で複数のレジスタに記録する
。仮想メモリ管理テーブルは、レジスタに記憶された修正指標の補助記憶を行わ
ない。
めのコンピュータを特徴とする。コンピュータのメインメモリが、仮想メモリマ
ネージャによる管理のためにページに分割される。マネージャは、メモリに記憶
されたテーブルを用いてページを管理する。回路は、メインメモリのページへの
修正の指標を、メインメモリのアドレス空間の外部で複数のレジスタに記録する
。仮想メモリ管理テーブルは、レジスタに記憶された修正指標の補助記憶を行わ
ない。
【００６６】 一般に、第４６の態様において、本発明は、方法および、その方法の実行のた
めのコンピュータ回路を特徴とする。コンピュータのメインメモリの内容に対す
る修正が監視され、修正の検出時には、修正のアドレスの近似が複数のレジスタ
うちの１つのアドレスタグに書き込まれ、そして、修正のアドレスの精細な指標
がレジスタの複数のセルのうちのメモリセルに書き込まれる。修正のアドレスの
精細な指標は、ＣＰＵからの読出し要求によってコンピュータのＣＰＵに提供さ
れる。
めのコンピュータ回路を特徴とする。コンピュータのメインメモリの内容に対す
る修正が監視され、修正の検出時には、修正のアドレスの近似が複数のレジスタ
うちの１つのアドレスタグに書き込まれ、そして、修正のアドレスの精細な指標
がレジスタの複数のセルのうちのメモリセルに書き込まれる。修正のアドレスの
精細な指標は、ＣＰＵからの読出し要求によってコンピュータのＣＰＵに提供さ
れる。
【００６７】 本発明の実施例は以下の特徴の１つ以上を含み得る。記録された指標は、記憶
場所だけを記録し、そのロケーションに書き込まれたデータは記録しない。ＣＰ
Ｕによって読まれた値に少なくともある程度基づき、キャッシュされたデータは
消去され得る。アドレスおよび時間的に相互に近い２つのＤＭＡメモリ書込みは
、書込みの単一の記録だけを生成し得る。メインメモリのロケーションの記録さ
れた指標は、そのメモリの物理アドレスを指示し得る。ビットベクトルの各ビッ
トの値は、メインメモリの対応する領域が最近修正されたかどうかを指示し得る
。マッチング回路は、メモリ修正のアドレスを、以前の近いメモリ修正の以前に
記憶された指標のアドレスと突き合わせるために設けることができる。メインメ
モリのロケーションの記録された指標は最初に、メインメモリの外部かつコンピ
ュータの汎用レジスタファイルの外部でアーキテクチャ的に可視のロケーション
に記録することができる。メインメモリのロケーションの記録された指標は、メ
モリのページの自然に整列されたブロックから各々構成されている領域へのメイ
ンメモリの下位分割に少なくともある程度基づき記録され得る。ＤＭＡ監視回路
は、ＣＰＵとＤＭＡデバイスとの間の入出力ゲートウェイ回路のトランザクショ
ンを監視するように設計されている。ＤＭＡ監視回路は、読出しの副作用として
ＤＭＡ監視回路の内容を解放することができる。アドレスタグに記憶された修正
のアドレスは、物理記憶アドレスとし得る。メモリセルのベクトルはビットベク
トルを含み、ビットベクトルの各ビットの値は、メインメモリの対応する領域が
最近修正されたかどうかを指示するように設計されている。アドレスタグは内容
アドレス指定可能メモリを含み得る。複数のレジスタのうちの１つは、アドレス
をその１個のレジスタのアドレスタグに書き込むことによって、アドレス範囲と
関係づけられ得る。後に、その１個のレジスタは、異なるアドレスをその１個の
レジスタのアドレスタグに書き込むことによって、異なるアドレス範囲と関係づ
けられ得る。ビットベクトルの各ビットの値は、メインメモリの対応する領域が
最近修正されたかどうかを指示し得る。
場所だけを記録し、そのロケーションに書き込まれたデータは記録しない。ＣＰ
Ｕによって読まれた値に少なくともある程度基づき、キャッシュされたデータは
消去され得る。アドレスおよび時間的に相互に近い２つのＤＭＡメモリ書込みは
、書込みの単一の記録だけを生成し得る。メインメモリのロケーションの記録さ
れた指標は、そのメモリの物理アドレスを指示し得る。ビットベクトルの各ビッ
トの値は、メインメモリの対応する領域が最近修正されたかどうかを指示し得る
。マッチング回路は、メモリ修正のアドレスを、以前の近いメモリ修正の以前に
記憶された指標のアドレスと突き合わせるために設けることができる。メインメ
モリのロケーションの記録された指標は最初に、メインメモリの外部かつコンピ
ュータの汎用レジスタファイルの外部でアーキテクチャ的に可視のロケーション
に記録することができる。メインメモリのロケーションの記録された指標は、メ
モリのページの自然に整列されたブロックから各々構成されている領域へのメイ
ンメモリの下位分割に少なくともある程度基づき記録され得る。ＤＭＡ監視回路
は、ＣＰＵとＤＭＡデバイスとの間の入出力ゲートウェイ回路のトランザクショ
ンを監視するように設計されている。ＤＭＡ監視回路は、読出しの副作用として
ＤＭＡ監視回路の内容を解放することができる。アドレスタグに記憶された修正
のアドレスは、物理記憶アドレスとし得る。メモリセルのベクトルはビットベク
トルを含み、ビットベクトルの各ビットの値は、メインメモリの対応する領域が
最近修正されたかどうかを指示するように設計されている。アドレスタグは内容
アドレス指定可能メモリを含み得る。複数のレジスタのうちの１つは、アドレス
をその１個のレジスタのアドレスタグに書き込むことによって、アドレス範囲と
関係づけられ得る。後に、その１個のレジスタは、異なるアドレスをその１個の
レジスタのアドレスタグに書き込むことによって、異なるアドレス範囲と関係づ
けられ得る。ビットベクトルの各ビットの値は、メインメモリの対応する領域が
最近修正されたかどうかを指示し得る。
【００６８】 一般に、第４７の態様において、本発明は、方法および、その方法の実行のた
めのコンピュータを特徴とする。コンピュータにおいてプログラムが実行される
と、コンピュータのメインメモリの保護領域への書込みが検出され、その報告は
、コンピュータの監視回路によって実行される。検出の報告を受け取ると、書込
みが検出された保護領域の内容に対応する内容のデータ構造が、メモリから削除
される。
めのコンピュータを特徴とする。コンピュータにおいてプログラムが実行される
と、コンピュータのメインメモリの保護領域への書込みが検出され、その報告は
、コンピュータの監視回路によって実行される。検出の報告を受け取ると、書込
みが検出された保護領域の内容に対応する内容のデータ構造が、メモリから削除
される。
【００６９】 一般に、第４８の態様において、本発明は、方法および、その方法の実行のた
めのコンピュータを特徴とする。メモリ読出し参照がコンピュータのＣＰＵにお
いて生成され、このメモリ参照は論理アドレスを参照する。参照のメインメモリ
ページが保護された状態にあるかどうかを、回路および／またはソフトウェアが
評価する。保護されていないページは保護された状態にされる。
めのコンピュータを特徴とする。メモリ読出し参照がコンピュータのＣＰＵにお
いて生成され、このメモリ参照は論理アドレスを参照する。参照のメインメモリ
ページが保護された状態にあるかどうかを、回路および／またはソフトウェアが
評価する。保護されていないページは保護された状態にされる。
【００７０】 一般に、第４９の態様において、本発明は、方法および、その方法の実行のた
めのコンピュータを特徴とする。メモリ参照はコンピュータのＣＰＵにより生成
され、このメモリ参照は論理アドレスを参照する。物理アドレスへの論理アドレ
スの変換は、参照のページがアクセスから保護されているかどうかを評価する。
保護されているページは、ページの内容を修正することなく、各自の保護を修正
させる。
めのコンピュータを特徴とする。メモリ参照はコンピュータのＣＰＵにより生成
され、このメモリ参照は論理アドレスを参照する。物理アドレスへの論理アドレ
スの変換は、参照のページがアクセスから保護されているかどうかを評価する。
保護されているページは、ページの内容を修正することなく、各自の保護を修正
させる。
【００７１】 本発明の実施例は以下の特徴の１つ以上を含み得る。監視および検出回路は、
コンピュータのパイプライン回路によって実行される命令により開始される記憶
動作によって生成されるメモリ書込みに応答し得る。評価回路は、コンピュータ
のＣＰＵによるメモリ読出しアクセスの一部として生成される論理アドレスを物
理アドレスに変換するように設計されたアドレス変換回路に組み込むことができ
る。メモリ領域の保護はエントリのテーブルに記録することができ、各エントリ
はメインメモリのページに対応する。そのテーブルエントリは、メインメモリの
物理ページに対応して編成することができる。テーブルエントリは、コンピュー
タの仮想メモリマネージャによって使用されるページテーブルとは別個のメイン
メモリにおけるテーブルとなり得る。エントリのテーブルは変換索引バッファと
してよい。コンピュータのプロファイリングまたは監視機能は、コンピュータの
メモリの領域について、各領域が保護されているかまたは保護されていないかに
基づき、イネーブルまたはディスエーブルにすることができる。演算結果または
命令の分岐の行先は、命令を含んでいる領域が保護されているかまたは保護され
ていないかに基づき制御され得る。データ構造は、第１の命令セットアーキテク
チャの保護領域に記憶されたコンピュータプログラムを第２の命令セットアーキ
テクチャに変換することによって形成され得る。検出の報告を受け取ると、ソフ
トウェアを呼び出すために割込みが生じ、呼び出されたソフトウェアは保護領域
の内容と関係なくメモリの内容に作用を及ぼす。メモリ読出し参照は命令フェッ
チとなり得る。
コンピュータのパイプライン回路によって実行される命令により開始される記憶
動作によって生成されるメモリ書込みに応答し得る。評価回路は、コンピュータ
のＣＰＵによるメモリ読出しアクセスの一部として生成される論理アドレスを物
理アドレスに変換するように設計されたアドレス変換回路に組み込むことができ
る。メモリ領域の保護はエントリのテーブルに記録することができ、各エントリ
はメインメモリのページに対応する。そのテーブルエントリは、メインメモリの
物理ページに対応して編成することができる。テーブルエントリは、コンピュー
タの仮想メモリマネージャによって使用されるページテーブルとは別個のメイン
メモリにおけるテーブルとなり得る。エントリのテーブルは変換索引バッファと
してよい。コンピュータのプロファイリングまたは監視機能は、コンピュータの
メモリの領域について、各領域が保護されているかまたは保護されていないかに
基づき、イネーブルまたはディスエーブルにすることができる。演算結果または
命令の分岐の行先は、命令を含んでいる領域が保護されているかまたは保護され
ていないかに基づき制御され得る。データ構造は、第１の命令セットアーキテク
チャの保護領域に記憶されたコンピュータプログラムを第２の命令セットアーキ
テクチャに変換することによって形成され得る。検出の報告を受け取ると、ソフ
トウェアを呼び出すために割込みが生じ、呼び出されたソフトウェアは保護領域
の内容と関係なくメモリの内容に作用を及ぼす。メモリ読出し参照は命令フェッ
チとなり得る。
【００７２】 一般に、第５０の態様において、本発明は、方法および、その方法の実行のた
めのコンピュータを特徴とする。コンピュータにおいて命令のストリームを実行
する一部として生成されたメモリ参照は、命令の個々のメモリ参照が、有効なメ
モリアドレスを有するが正常な動作を保証できないデバイスを参照するかどうか
を判定するために評価される。
めのコンピュータを特徴とする。コンピュータにおいて命令のストリームを実行
する一部として生成されたメモリ参照は、命令の個々のメモリ参照が、有効なメ
モリアドレスを有するが正常な動作を保証できないデバイスを参照するかどうか
を判定するために評価される。
【００７３】 一般に、第５１の態様において、本発明は、方法および、その方法の実行のた
めのコンピュータを特徴とする。プログラムのバイナリ表現の少なくともセグメ
ントを第１の命令セットアーキテクチャから第２の命令セットアーキテクチャの
第２の表現へ変換する間に、正常に動作するメモリに向けられると考えられる各
メモリロードは、正常に動作しないメモリデバイスに向けられると考えられるメ
モリロードと区別される。第２の表現を実行する間、変換時には正常に動作する
メモリに向けられると考えられていたが、実行時に正常に動作しないメモリに向
けられるとわかったロードが識別される。識別されたメモリロードは打ち切られ
る。識別に少なくともある程度基づき、プログラムの変換されたセグメントの少
なくとも一部が第１の命令セットで再実行される。
めのコンピュータを特徴とする。プログラムのバイナリ表現の少なくともセグメ
ントを第１の命令セットアーキテクチャから第２の命令セットアーキテクチャの
第２の表現へ変換する間に、正常に動作するメモリに向けられると考えられる各
メモリロードは、正常に動作しないメモリデバイスに向けられると考えられるメ
モリロードと区別される。第２の表現を実行する間、変換時には正常に動作する
メモリに向けられると考えられていたが、実行時に正常に動作しないメモリに向
けられるとわかったロードが識別される。識別されたメモリロードは打ち切られ
る。識別に少なくともある程度基づき、プログラムの変換されたセグメントの少
なくとも一部が第１の命令セットで再実行される。
【００７４】 一般に、第５２の態様において、本発明は、方法および、その方法の実行のた
めのコンピュータを特徴とする。バイナリトランスレータは、プログラムの少な
くともセグメントを、第１の命令セットアーキテクチャの第１の表現から第２の
命令セットアーキテクチャの第２の表現へ変換し、第２の表現における副作用の
シーケンスは第１の表現の変換されたセグメントの副作用のシーケンスと異なる
。命令実行回路および／またはソフトウェアは、副作用のシーケンスにおける相
違がプログラムの実行に対し実質的な作用を及ぼし得る第２の表現の実行におけ
る事例を識別する。第１の表現の実行で発生するはずである状態と等価なプログ
ラム状態が確立される。実行は、第１の表現の副作用シーケンスを反映する実行
モードでの確立された状態から再開する。
めのコンピュータを特徴とする。バイナリトランスレータは、プログラムの少な
くともセグメントを、第１の命令セットアーキテクチャの第１の表現から第２の
命令セットアーキテクチャの第２の表現へ変換し、第２の表現における副作用の
シーケンスは第１の表現の変換されたセグメントの副作用のシーケンスと異なる
。命令実行回路および／またはソフトウェアは、副作用のシーケンスにおける相
違がプログラムの実行に対し実質的な作用を及ぼし得る第２の表現の実行におけ
る事例を識別する。第１の表現の実行で発生するはずである状態と等価なプログ
ラム状態が確立される。実行は、第１の表現の副作用シーケンスを反映する実行
モードでの確立された状態から再開する。
【００７５】 本発明の実施例は以下の特徴の１つ以上を含み得る。参照が正常な動作を保証
できない場合、命令は代替実行モードで再実行されるか、または、プログラム状
態が以前の状態に復元され得る。第２の表現は、正常に動作するメモリに向けら
れると考えられる各メモリロードと、正常に動作しないメモリに向けられると考
えられるメモリロードとの間での区別の指標により注釈が付けられる。有効なメ
モリアドレスを有するデバイスは、コンピュータの入出力空間のアドレスを持ち
得る。メモリ参照命令を包含するプログラムユニットのプリアンブルのコードは
、命令実行回路の状態を確立することができ、命令実行回路は、デバイスへの参
照の状態および評価の両方の評価に基づき例外を生じるように設計されている。
命令に埋め込まれた注釈は、正常に動作しないデバイスへの参照が例外を生じる
べきであるかどうかを決定するために評価され得る。個々の副作用の命令が例外
を生じるべきであるかどうかの評価は、コンピュータのアドレス変換回路に埋め
込まれた回路において行われ得る。例外は、セグメントデスクリプタおよび副作
用の評価の両方の評価に基づいて生じ得る。セグメントデスクリプタにおいてコ
ード化された注釈は、正常に動作しないデバイスへの参照が例外を生じるべきで
あるかどうかを決定するために評価され得る。セグメントデスクリプタは、別の
セグメントデスクリプタをコピーし、注釈を変更することによって形成され得る
。形成されたセグメントデスクリプタは、副作用のシーケンスの変更に対する変
換の仮定の感度を指示する変数をコピーすることができる。副作用の順序づけの
相違は、相互に対する２つの副作用の再順序づけ、変換による副作用の除去、ま
たはバイナリトランスレータにおける２つの副作用の結合を含み得る。復元ステ
ップは、例外が目的プログラムで発生した場合に開始され得る。実行は復元され
た状態から再開でき、再開された実行は、参照インプリメンテーションの精確な
副作用エミュレーションを実行する。変換中に生成されたデスクリプタは、状態
を例外前の参照状態に復元するために使用することができる。
できない場合、命令は代替実行モードで再実行されるか、または、プログラム状
態が以前の状態に復元され得る。第２の表現は、正常に動作するメモリに向けら
れると考えられる各メモリロードと、正常に動作しないメモリに向けられると考
えられるメモリロードとの間での区別の指標により注釈が付けられる。有効なメ
モリアドレスを有するデバイスは、コンピュータの入出力空間のアドレスを持ち
得る。メモリ参照命令を包含するプログラムユニットのプリアンブルのコードは
、命令実行回路の状態を確立することができ、命令実行回路は、デバイスへの参
照の状態および評価の両方の評価に基づき例外を生じるように設計されている。
命令に埋め込まれた注釈は、正常に動作しないデバイスへの参照が例外を生じる
べきであるかどうかを決定するために評価され得る。個々の副作用の命令が例外
を生じるべきであるかどうかの評価は、コンピュータのアドレス変換回路に埋め
込まれた回路において行われ得る。例外は、セグメントデスクリプタおよび副作
用の評価の両方の評価に基づいて生じ得る。セグメントデスクリプタにおいてコ
ード化された注釈は、正常に動作しないデバイスへの参照が例外を生じるべきで
あるかどうかを決定するために評価され得る。セグメントデスクリプタは、別の
セグメントデスクリプタをコピーし、注釈を変更することによって形成され得る
。形成されたセグメントデスクリプタは、副作用のシーケンスの変更に対する変
換の仮定の感度を指示する変数をコピーすることができる。副作用の順序づけの
相違は、相互に対する２つの副作用の再順序づけ、変換による副作用の除去、ま
たはバイナリトランスレータにおける２つの副作用の結合を含み得る。復元ステ
ップは、例外が目的プログラムで発生した場合に開始され得る。実行は復元され
た状態から再開でき、再開された実行は、参照インプリメンテーションの精確な
副作用エミュレーションを実行する。変換中に生成されたデスクリプタは、状態
を例外前の参照状態に復元するために使用することができる。
【００７６】 一般に、第５３の態様において、本発明は、方法および、その方法の実行のた
めのコンピュータを特徴とする。第１のインタプリタが命令セットでコード化さ
れたプログラムを実行し、この第１のインタプリタは完全には正確ではない。基
本的にハードウェアによる、第２の十分に正確なインタプリタは、命令セットの
命令を実行する。不正確な解釈のいずれかの副作用が不可逆的にコミットする前
に、モニタが第１のインタプリタによる十分に正確な解釈からのあらゆる逸脱を
検出する。モニタが逸脱を検出すると、実行は、プログラムにおける安全なポイ
ントまで少なくとも完全な命令によってロールバックされ、第２のインタプリタ
において実行は再び開始される。
めのコンピュータを特徴とする。第１のインタプリタが命令セットでコード化さ
れたプログラムを実行し、この第１のインタプリタは完全には正確ではない。基
本的にハードウェアによる、第２の十分に正確なインタプリタは、命令セットの
命令を実行する。不正確な解釈のいずれかの副作用が不可逆的にコミットする前
に、モニタが第１のインタプリタによる十分に正確な解釈からのあらゆる逸脱を
検出する。モニタが逸脱を検出すると、実行は、プログラムにおける安全なポイ
ントまで少なくとも完全な命令によってロールバックされ、第２のインタプリタ
において実行は再び開始される。
【００７７】 一般に、第５４の態様において、本発明は、方法および、その方法の実行のた
めのコンピュータを特徴とする。バイナリトランスレータが原始プログラムを目
的プログラムに変換し、変換された目的プログラムは原始プログラムとは異なる
実行ビヘイビアを有する。割込みハンドラは、目的プログラムの実行の間に発生
する割込みに対し、原始プログラムの実行の間に発生したはずである状態に対応
し、そこから実行が継続し得る、プログラムの状態を確立することによって応答
し、その確立された状態から原始プログラムの実行を開始する。
めのコンピュータを特徴とする。バイナリトランスレータが原始プログラムを目
的プログラムに変換し、変換された目的プログラムは原始プログラムとは異なる
実行ビヘイビアを有する。割込みハンドラは、目的プログラムの実行の間に発生
する割込みに対し、原始プログラムの実行の間に発生したはずである状態に対応
し、そこから実行が継続し得る、プログラムの状態を確立することによって応答
し、その確立された状態から原始プログラムの実行を開始する。
【００７８】 本発明の実施例は以下の特徴の１つ以上を含み得る。第１のインタプリタは、
ソフトウェアエミュレータおよび／またはソフトウェアバイナリトランスレータ
を含み得る。第２のインタプリタは、コンピュータにネイティブではない命令セ
ットの命令を解釈できる。ソフトウェアバイナリトランスレータは、プログラム
の全体より小さいセグメントを変換するために、プログラムの実行と並行して動
作し得る。実行の継続は、少なくとも２つの完全な命令により第１のインタプリ
タの実行をロールバックすることを含み得る。実行の継続は、いくつかの命令の
複数の別個のサブオペレーションが第１のインタプリタによって混合された状態
から第１のインタプリタの実行をロールバックすることを含み得る。実行の継続
は、チェックポイントに実行をロールバックする、または第１のインタプリタに
おけるチェックポイントまで実行を前進させることを含み得る。十分に正確な解
釈からの検出された逸脱は、バイナリトランスレータによって導入されたプログ
ラム変換の無効性の検出、または同期実行例外の検出を含む。
ソフトウェアエミュレータおよび／またはソフトウェアバイナリトランスレータ
を含み得る。第２のインタプリタは、コンピュータにネイティブではない命令セ
ットの命令を解釈できる。ソフトウェアバイナリトランスレータは、プログラム
の全体より小さいセグメントを変換するために、プログラムの実行と並行して動
作し得る。実行の継続は、少なくとも２つの完全な命令により第１のインタプリ
タの実行をロールバックすることを含み得る。実行の継続は、いくつかの命令の
複数の別個のサブオペレーションが第１のインタプリタによって混合された状態
から第１のインタプリタの実行をロールバックすることを含み得る。実行の継続
は、チェックポイントに実行をロールバックする、または第１のインタプリタに
おけるチェックポイントまで実行を前進させることを含み得る。十分に正確な解
釈からの検出された逸脱は、バイナリトランスレータによって導入されたプログ
ラム変換の無効性の検出、または同期実行例外の検出を含む。
【００７９】 本発明の実施例は以下の利益のうちの１つ以上を提供できる。 古いアーキテクチャのコンピュータ用に製造されたプログラムが、新しいアー
キテクチャのコンピュータにおいて実行できる。古いバイナリをいかなる修正も
伴わずに実行できる。古いバイナリを新しいものと混ぜることができる。例えば
、古いアーキテクチャ用にコード化されたプログラムは、新しい命令セットでコ
ード化されたライブラリルーチンを呼び出すことができ、または逆も可能である
。古いライブラリおよび新しいライブラリを自由に混ぜることができる。新しい
バイナリおよび古いバイナリが同じアドレス空間を共有でき、それにより、共通
のデータを共有できる新しいバイナリおよび古いバイナリの能力を改善する。あ
るいはまた、古いバイナリを、いかなるデータもいずれの新しいバイナリと共有
させることなく、新しいコンピュータの保護された個別のアドレス空間において
実行できる。呼び出し側は呼び出された側がコード化されているＩＳＡを知る必
要がないので、コンテキストを明示的に保存および復元する負担を回避できる。
本発明はソフトウェアの複雑さを低減させる。すなわち、ソフトウェアは、バイ
ナリの全部の可能なモードおよび混合物との全部の可能なエントリおよび出口の
ための明示的な備えを設ける必要がない。古い命令および新しい命令を処理する
ためのパイプラインはインプリメンテーションの断片を共有することができ、２
つの命令セットをサポートするコストを低減させる。新しいコンピュータは古い
コンピュータを完全にモデル化することができ、いずれかの特定のソフトウェア
製造物によって課される何らかのソフトウェア規約にまったく頼らずに、新しい
コンピュータが、変化するオフザシェルフオペレーティングシステムを含む古い
コンピュータ用のあらゆるプログラムを実行可能にする。変換されたターゲット
コードがソースコードの物理ページと関係づけられて追跡されるので、たとえ物
理ページが仮想アドレス空間の異なるポイントでマップされても、単一の変換が
全部のプロセスに再使用されるはずである。これは共有ライブラリの場合に特に
有利である。
キテクチャのコンピュータにおいて実行できる。古いバイナリをいかなる修正も
伴わずに実行できる。古いバイナリを新しいものと混ぜることができる。例えば
、古いアーキテクチャ用にコード化されたプログラムは、新しい命令セットでコ
ード化されたライブラリルーチンを呼び出すことができ、または逆も可能である
。古いライブラリおよび新しいライブラリを自由に混ぜることができる。新しい
バイナリおよび古いバイナリが同じアドレス空間を共有でき、それにより、共通
のデータを共有できる新しいバイナリおよび古いバイナリの能力を改善する。あ
るいはまた、古いバイナリを、いかなるデータもいずれの新しいバイナリと共有
させることなく、新しいコンピュータの保護された個別のアドレス空間において
実行できる。呼び出し側は呼び出された側がコード化されているＩＳＡを知る必
要がないので、コンテキストを明示的に保存および復元する負担を回避できる。
本発明はソフトウェアの複雑さを低減させる。すなわち、ソフトウェアは、バイ
ナリの全部の可能なモードおよび混合物との全部の可能なエントリおよび出口の
ための明示的な備えを設ける必要がない。古い命令および新しい命令を処理する
ためのパイプラインはインプリメンテーションの断片を共有することができ、２
つの命令セットをサポートするコストを低減させる。新しいコンピュータは古い
コンピュータを完全にモデル化することができ、いずれかの特定のソフトウェア
製造物によって課される何らかのソフトウェア規約にまったく頼らずに、新しい
コンピュータが、変化するオフザシェルフオペレーティングシステムを含む古い
コンピュータ用のあらゆるプログラムを実行可能にする。変換されたターゲット
コードがソースコードの物理ページと関係づけられて追跡されるので、たとえ物
理ページが仮想アドレス空間の異なるポイントでマップされても、単一の変換が
全部のプロセスに再使用されるはずである。これは共有ライブラリの場合に特に
有利である。
【００８０】 プロファイルデータは、頻繁に実行されるようなプログラムの部分を識別する
「ホットスポット」ディテクタにおいて使用され得る。そうした頻繁に実行され
る部分はその後、プログラマまたはソフトウェアのいずれかによって、より迅速
に走行するように変更することができる。プロファイルデータは、命令のバイナ
リコーディングにおける曖昧さを解決するために、バイナリトランスレータによ
って使用され得る。プロファイラにより生成された情報は、命令テキスト自体を
参照する必要なく、ホットスポットディテクタがプロファイルから離れて駆動さ
れ得るほど十分に完全である。これはキャッシュの汚染を減らす。Ｘ８６命令テ
キストにおける曖昧さ（命令テキストから推定できないあるセットの命令の意味
、例えばセグメントデスクリプタからのオペランドサイズ情報）は、プロファイ
ル情報の参照によって決定される。プロファイラによって収集された情報は、相
対的にほとんどオーバヘッドを伴わず、従ってキャッシュ汚染を低減し、ホット
スポットディテクタおよびバイナリトランスレータに必要な情報を簡潔に表現し
ている。プロファイラは、コンピュータのハードウェアインプリメンテーション
に組み込まれ、プログラムにおける遅延をほとんど伴わず、高速に走行できるよ
うにし、プロファイリングのオーバヘッドは実行速度のわずか数パーセントであ
る。
「ホットスポット」ディテクタにおいて使用され得る。そうした頻繁に実行され
る部分はその後、プログラマまたはソフトウェアのいずれかによって、より迅速
に走行するように変更することができる。プロファイルデータは、命令のバイナ
リコーディングにおける曖昧さを解決するために、バイナリトランスレータによ
って使用され得る。プロファイラにより生成された情報は、命令テキスト自体を
参照する必要なく、ホットスポットディテクタがプロファイルから離れて駆動さ
れ得るほど十分に完全である。これはキャッシュの汚染を減らす。Ｘ８６命令テ
キストにおける曖昧さ（命令テキストから推定できないあるセットの命令の意味
、例えばセグメントデスクリプタからのオペランドサイズ情報）は、プロファイ
ル情報の参照によって決定される。プロファイラによって収集された情報は、相
対的にほとんどオーバヘッドを伴わず、従ってキャッシュ汚染を低減し、ホット
スポットディテクタおよびバイナリトランスレータに必要な情報を簡潔に表現し
ている。プロファイラは、コンピュータのハードウェアインプリメンテーション
に組み込まれ、プログラムにおける遅延をほとんど伴わず、高速に走行できるよ
うにし、プロファイリングのオーバヘッドは実行速度のわずか数パーセントであ
る。
【００８１】 制御は、最適でない命令ストリームに対するいかなる変更も伴わず、最適でな
い命令ストリームから最適化された命令ストリームに転送され得る。それらの場
合も、最適でない命令ストリームは、正確な実行のための参照として使用可能で
あり続ける。命令ストリームは、多様な実行条件を制御するための情報で注釈さ
れ得る。
い命令ストリームから最適化された命令ストリームに転送され得る。それらの場
合も、最適でない命令ストリームは、正確な実行のための参照として使用可能で
あり続ける。命令ストリームは、多様な実行条件を制御するための情報で注釈さ
れ得る。
【００８２】 どのプログラム変換最適化が安全かつ正確であるか、また、いずれが誤りのリ
スクを呈しているかを決定するために、プロファイルが使用できる。危険な最適
化または高速化の上述のすべての機会を差し控えるのではなくむしろ、最適化ま
たは高速化が試行され、実際の成功／失敗について監視される。実際に最適化が
危険であると判明した場合、より低速な最適でない実行モードが呼び出され得る
。
スクを呈しているかを決定するために、プロファイルが使用できる。危険な最適
化または高速化の上述のすべての機会を差し控えるのではなくむしろ、最適化ま
たは高速化が試行され、実際の成功／失敗について監視される。実際に最適化が
危険であると判明した場合、より低速な最適でない実行モードが呼び出され得る
。
【００８３】 単一の命令コーディングが、プログラマおよびコンパイラに露呈されるＲＩＳ
Ｃ命令セットとして、またマイクロコード命令セットとして使用され得る。これ
は、設計の試験可能性を改善し、設計の量を減らす。プログラムはマイクロアー
キテクチャの完全な性能および柔軟性を利用することができる。ネイティブのマ
イクロ命令は単純である。個々のマイクロ命令は、それぞれのコンテキストから
ほとんど完全に独立して実行し、任意の命令は、以前または以後の命令と関係な
く、常に同じ動作を実行する。連続する命令間でのインタロックの量も低減する
。Ｘ８６命令セットといった複雑な命令セットをインプリメントする複雑さの多
くは、ハードウェアから取り除かれ、誤りが容易に回避、検出および訂正される
ソフトウェアエミュレータに移される。
Ｃ命令セットとして、またマイクロコード命令セットとして使用され得る。これ
は、設計の試験可能性を改善し、設計の量を減らす。プログラムはマイクロアー
キテクチャの完全な性能および柔軟性を利用することができる。ネイティブのマ
イクロ命令は単純である。個々のマイクロ命令は、それぞれのコンテキストから
ほとんど完全に独立して実行し、任意の命令は、以前または以後の命令と関係な
く、常に同じ動作を実行する。連続する命令間でのインタロックの量も低減する
。Ｘ８６命令セットといった複雑な命令セットをインプリメントする複雑さの多
くは、ハードウェアから取り除かれ、誤りが容易に回避、検出および訂正される
ソフトウェアエミュレータに移される。
【００８４】 個々の命令は、以前または以後の命令とほとんどまったくコンテキスト上の関
係を伴わず、実行し退去する。ネイティブの命令の実行ビヘイビアは、命令の演
算コードビット、明示的なオペランドと呼ばれるレジスタの内容、そしてごくま
れに機械モードにおいて、命令シーケンスまたは他のコンテキストによって決定
される。命令は、単純なロード／記憶／演算形式の命令に通常かつ自然に含まれ
ている情報以上にほとんどまったく注釈を必要としない。例えば、ネイティブの
タペストリー命令は、ネイティブのタペストリーバイナリから受け取ったかまた
は、コンバータによりＸ８６命令から生成されたかにかかわらず、同じ機能を実
行する。コンバータによって生成された命令は、それらが、Ｘ８６命令のレシピ
の最初の命令であるか、レシピの最後の命令であるか、またはレシピの真ん中の
命令であるかどうかにかかわらず、同じ機能を実行する。
係を伴わず、実行し退去する。ネイティブの命令の実行ビヘイビアは、命令の演
算コードビット、明示的なオペランドと呼ばれるレジスタの内容、そしてごくま
れに機械モードにおいて、命令シーケンスまたは他のコンテキストによって決定
される。命令は、単純なロード／記憶／演算形式の命令に通常かつ自然に含まれ
ている情報以上にほとんどまったく注釈を必要としない。例えば、ネイティブの
タペストリー命令は、ネイティブのタペストリーバイナリから受け取ったかまた
は、コンバータによりＸ８６命令から生成されたかにかかわらず、同じ機能を実
行する。コンバータによって生成された命令は、それらが、Ｘ８６命令のレシピ
の最初の命令であるか、レシピの最後の命令であるか、またはレシピの真ん中の
命令であるかどうかにかかわらず、同じ機能を実行する。
【００８５】 命令は個々に退去する。すなわち、命令の副作用（アーキテクチャ的に可視の
レジスタまたはメモリに書き込まれた結果、制御の転送、例外など）がコミット
すると、それらは、後の命令による取り消しのためにそれ以上追跡される必要が
ない。Ｘ８６命令のためのレシピを構成しているネイティブの命令は、レシピの
全部のネイティブ命令について副作用を収集する必要なく、個々に退去できる。
個々の退去は、ハードウェアの単純化を可能にし、一部のクリティカルパスを減
少させる。副作用が、グループとしてコミットするために複数の命令の間で収集
されるのではなく、各命令が退去すると同時にコミットする場合、「アカウンテ
ィング」は簡素化される。
レジスタまたはメモリに書き込まれた結果、制御の転送、例外など）がコミット
すると、それらは、後の命令による取り消しのためにそれ以上追跡される必要が
ない。Ｘ８６命令のためのレシピを構成しているネイティブの命令は、レシピの
全部のネイティブ命令について副作用を収集する必要なく、個々に退去できる。
個々の退去は、ハードウェアの単純化を可能にし、一部のクリティカルパスを減
少させる。副作用が、グループとしてコミットするために複数の命令の間で収集
されるのではなく、各命令が退去すると同時にコミットする場合、「アカウンテ
ィング」は簡素化される。
【００８６】 個々の機構は、多くのニーズの間で共有されるように全体的に適用可能である
ように設計されている。例えば、例外インタフェースは、従来の例外および、実
行をソフトウェアエミュレータに転送する命令内例外の両方をサポートするよう
に設計されている。エミュレータからの復帰は、従来の機械のあらゆる他の例外
からの復帰とほとんどまったく同様である。汎用レジスタファイルは、レジスタ
ファイルとしての従来の用途のために、また、コンバータ内における、命令内中
間結果を保持するために設計されている。プロセッサレジスタ機構は、従来の機
械制御機能および、ハードウェアでのＸ８６実行、ソフトウェアでのＸ８６実行
および、シングルステッピング、デバッグなどといった複雑なＸ８６機能性のエ
ミュレーションの間におけるインタフェースの制御の両方に対して広範に適用可
能である。
ように設計されている。例えば、例外インタフェースは、従来の例外および、実
行をソフトウェアエミュレータに転送する命令内例外の両方をサポートするよう
に設計されている。エミュレータからの復帰は、従来の機械のあらゆる他の例外
からの復帰とほとんどまったく同様である。汎用レジスタファイルは、レジスタ
ファイルとしての従来の用途のために、また、コンバータ内における、命令内中
間結果を保持するために設計されている。プロセッサレジスタ機構は、従来の機
械制御機能および、ハードウェアでのＸ８６実行、ソフトウェアでのＸ８６実行
および、シングルステッピング、デバッグなどといった複雑なＸ８６機能性のエ
ミュレーションの間におけるインタフェースの制御の両方に対して広範に適用可
能である。
【００８７】 ハードウェアは、Ｘ８６の複雑なビヘイビアの多くをソフトウェアエミュレー
タに移すことによって相対的に単純に保たれる。エミュレータは、他の機械例外
に使用される機構によって呼び出される。複雑なＸ８６セグメンテーションおよ
びページングビヘイビアといったほとんどすべての命令ごとに使用される複雑な
Ｘ８６機能は、性能を改善するために、ハードウェアにおいてインプリメントさ
れる。例えば、ある組のＸ８６命令間の割込みの禁止は、ハードウェアではなく
ソフトウェアにおいてインプリメントされる。
タに移すことによって相対的に単純に保たれる。エミュレータは、他の機械例外
に使用される機構によって呼び出される。複雑なＸ８６セグメンテーションおよ
びページングビヘイビアといったほとんどすべての命令ごとに使用される複雑な
Ｘ８６機能は、性能を改善するために、ハードウェアにおいてインプリメントさ
れる。例えば、ある組のＸ８６命令間の割込みの禁止は、ハードウェアではなく
ソフトウェアにおいてインプリメントされる。
【００８８】 上記の利益および特徴は、代表的な実施例のもののみにすぎず、本発明の理解
の助けとなるためだけに提示されている。本発明の付加的な特徴および利益は、
以下の説明、図面および請求の範囲から明白になるであろう。
の助けとなるためだけに提示されている。本発明の付加的な特徴および利益は、
以下の説明、図面および請求の範囲から明白になるであろう。
【００８９】 説明 説明は以下の通り編成されている。 Ｉ．タペストリーシステムの概要および、本発明のいくつかの態様における一般
的使用の特徴 Ａ．システム概要 Ｂ．タペストリー命令パイプライン Ｃ．システム機能のための制御ポイントとしてのアドレス変換 Ｄ．バイナリ変換、ＴＡＸｉおよびコンバータセーフティネットの概要 Ｅ．システム全体の制御 Ｆ．ＸＰビットおよび保護されていない例外
的使用の特徴 Ａ．システム概要 Ｂ．タペストリー命令パイプライン Ｃ．システム機能のための制御ポイントとしてのアドレス変換 Ｄ．バイナリ変換、ＴＡＸｉおよびコンバータセーフティネットの概要 Ｅ．システム全体の制御 Ｆ．ＸＰビットおよび保護されていない例外
【００９０】 ＩＩ．プログラムテキストのための命令セットアーキテクチャ（ＩＳＡ）の指標
【００９１】 ＩＩＩ．Ｘ８６スレッドと関係づけられたタペストリープロセッサコンテキスト
の保存 Ａ．概要 Ｂ．サブプログラムＰｒｏｌｏｇｓ Ｃ．Ｘ８６−タペストリー遷移ハンドラ Ｄ．タペストリー−Ｘ８６遷移ハンドラ Ｅ．タペストリーオペレーティングシステムにおける割込みまたは例外時のＩＳ
Ａクロッシングの処理 Ｆ．Ｘ８６オペレーティングシステムからのタペストリー実行の再開。 Ｇ．実施例 Ｈ．代替実施例
の保存 Ａ．概要 Ｂ．サブプログラムＰｒｏｌｏｇｓ Ｃ．Ｘ８６−タペストリー遷移ハンドラ Ｄ．タペストリー−Ｘ８６遷移ハンドラ Ｅ．タペストリーオペレーティングシステムにおける割込みまたは例外時のＩＳ
Ａクロッシングの処理 Ｆ．Ｘ８６オペレーティングシステムからのタペストリー実行の再開。 Ｇ．実施例 Ｈ．代替実施例
【００９２】 ＩＶ．あるＩＳＡから他方への遷移を管理するための代替方法 Ａ．プログラムテキストのための呼び出し規約（ＣＣ）の指標 Ｂ．制御転送セマンティクスの記録および呼び出し規約の調停
【００９３】 Ｖ．変換のためのホットスポットを決定するためのプロファイリング Ａ．プロファイリングの概要 Ｂ．プロファイル可能事象および事象コード Ｃ．プロファイルされた事象のための記憶形式 Ｄ．特定の例示事象（ページストラッドル）のために収集されたプロファイル
【００９４】 情報 Ｅ．プロファイラを制御する制御レジスタ Ｆ．プロファイラ状態機械およびプロファイラの動作 Ｇ．４ビット記憶形式からの５ビット事象コードの決定 Ｈ．プロファイラ、例外、およびＸＰ保護／非保護ページプロパティの対話 Ｉ．代替実施例
【００９５】 ＶＩ．変換を求めるためのプロービング Ａ．プロービングの概要 Ｂ．統計プロービングの概要 Ｃ．統計プロービングのためのハードウェアおよびソフトウェア構造 Ｄ．統計プロービングの動作 Ｅ．プロービングの付加的な特徴 Ｆ．ＴＡＸｉコードの実行の完了およびＸ８６コードへの復帰 Ｇ．プロービングおよびプロファイリングの対話 Ｈ．適応便宜的統計技法の代替使用
【００９６】 ＶＩＩ．変換された命令の有効化および無効化 Ａ．簡素化したＤＭＵモデル Ｂ．少メモリ使用設計のデバイスの概要 Ｃ．セクタ監視レジスタ Ｄ．インタフェースおよび状態レジスタ Ｅ．動作 Ｆ．回路 Ｇ．ＤＭＵ＿状態レジスタ Ｈ．ＤＭＵ＿コマンドレジスタ
【００９７】 ＶＩＩＩ．故障結果の管理 Ａ．最適化変換により再順序づけされた事象の順序正しいハンドリングの保証 Ｂ．正常に動作しないメモリへの参照のプロファイリング Ｃ．精確な境界に到達するための規範的機械状態の調停 Ｄ．セーフティネット実行
【００９８】 ＩＸ．コンバータ Ａ．概要 １．パイプライン構造および変換レシピ ２．エミュレータ ３．サイドバンド情報：ｆｒａｃビット、命令境界、割込み可能ポイントなど ４．割込み、トラップおよび例外 ５．ｆｒａｃビットおよび、レシピの継続 ６．外部形式からフォーマットされた形式への拡張
【００９９】 Ｂ．命令の個々の退去 １．一時レジスタのレシピの使用 ２．異なる参照クラスに適した記憶保護検査をトリガするメモリ参照命令 ３．ターゲットリミットチェック命令 ａ．ＬＯＡＤ／ＳＴＯＲＥおよび分岐リミットチェック ｂ．ニアレジスタ関連ＣＡＬＬのターゲットリミットチェック ４．コアトミック実行を保証するための命令の特殊グループ化。 ５．ＬＯＯＰ命令のエミュレータにおける展開 ６．反復ストリング命令
【０１００】 Ｃ．単一Ｘ８６命令の複数の副作用をエミュレートするために複数のネイティブ
命令の結果の収集 １．ロード／記憶アドレスデバッグ比較結果の収集およびフィルタリング ２．ＦＰ ＤＰ／ＩＰ／ＯＰ延期 ３．次の命令とのＳＴＩＳ（命令ストリームへの記憶）フラッシュ境界
命令の結果の収集 １．ロード／記憶アドレスデバッグ比較結果の収集およびフィルタリング ２．ＦＰ ＤＰ／ＩＰ／ＯＰ延期 ３．次の命令とのＳＴＩＳ（命令ストリームへの記憶）フラッシュ境界
【０１０１】 Ｄ．マイクロ命令セットとしての外部露呈ＲＩＳＣ ＩＳＡ−−ユーザアクセス
可能な第１の命令セットによる第２の命令セットの変換およびインプリメンテー
ション １．外部マイクロコード ２．その他の特徴
可能な第１の命令セットによる第２の命令セットの変換およびインプリメンテー
ション １．外部マイクロコード ２．その他の特徴
【０１０２】 Ｅ．リスタート可能な複合命令 １．ネイティブシングルステップによるアトミックＭＯＶ／ＰＯＰスタックセグ
メントペア ２．ネイティブシングルステップによるＩＦビット変更禁止
メントペア ２．ネイティブシングルステップによるＩＦビット変更禁止
【０１０３】 Ｘ．割込み優先順位 Ｉ．Ｔａｐｅｓｔｒｙ（タペストリー）システムの概要および本発明のいくつか
の側面における一般的な使用の特徴 Ａ．システム概要 図１ａ、１ｂ、および１ｃを参照すると、カリフォルニア州サニーベールにあ
るＣｈｒｏｍａｔｉｃ Ｒｅｓｅａｒｃｈ，Ｉｎｃ（クロマティック・リサーチ
・インク）のＴａｐｅｓｔｒｙ（タペストリー；以下、本件明細書において『タ
ペストリー』とする）製品に具体化された本発明が示されている。『タペストリ
ー』は、Ｉｎｔｅｌ（インテル）Ｘ８６ファミリ・プロセッサの適正なインプリ
メンテーションを提供するハードウエアおよびソフトウエア機能を伴う高速ＲＩ
ＳＣ（縮小命令セット）プロセッサ１００である。（「Ｘ８６」は、８０８６、
８０１８６、．．．８０４８６、Ｐｅｎｔｉｕｍ（登録商標）（ペンティアム（ 登録商標））、およびＰｅｎｔｉｕｍ Ｐｒｏ（ペンティアム・プロ）を含むフ ァミリを指す。このファミリについてはＩｎｔｅｌ Ｃｏｒｐｏｒａｔｉｏｎ（ インテル・コーポレーション）のＩＮＴＥＬ ＡＲＣＨＩＴＥＣＴＵＲＥ ＳＦ ＴＷＡＲＥ ＤＥＶＥＬＯＰＥＲ’Ｓ ＭＡＮＵＡＬ（インテル・アーキテクチ ャ・ソフトウエア・デベロッパーズ・マニュアル）１−３巻（１９９７年）に説 明が掲載されている。）『タペストリー』は、たとえばＭｉｃｒｏｓｏｆｔ（マ イクロソフト）またはＩＢＭのオペレーティング・システムによって負わされる ソフトウエア規約にまったく依存することなく、Ｘ８６のアーキテクチャ、特に 、メモリ・マネジメントを含めたＭＭＸ拡張を伴う完全なＰｅｎｔｉｕｍ（ペン ティアム）を完全にインプリメントする。『タペストリー』システムは、通常、 対称共有メモリ・マルチプロセッサとして相互接続された２つないしは４つのプ ロセッサを含む（図１ａ、１ｂ、および１ｃには、そのうちの１つだけが示され ている）。
の側面における一般的な使用の特徴 Ａ．システム概要 図１ａ、１ｂ、および１ｃを参照すると、カリフォルニア州サニーベールにあ
るＣｈｒｏｍａｔｉｃ Ｒｅｓｅａｒｃｈ，Ｉｎｃ（クロマティック・リサーチ
・インク）のＴａｐｅｓｔｒｙ（タペストリー；以下、本件明細書において『タ
ペストリー』とする）製品に具体化された本発明が示されている。『タペストリ
ー』は、Ｉｎｔｅｌ（インテル）Ｘ８６ファミリ・プロセッサの適正なインプリ
メンテーションを提供するハードウエアおよびソフトウエア機能を伴う高速ＲＩ
ＳＣ（縮小命令セット）プロセッサ１００である。（「Ｘ８６」は、８０８６、
８０１８６、．．．８０４８６、Ｐｅｎｔｉｕｍ（登録商標）（ペンティアム（ 登録商標））、およびＰｅｎｔｉｕｍ Ｐｒｏ（ペンティアム・プロ）を含むフ ァミリを指す。このファミリについてはＩｎｔｅｌ Ｃｏｒｐｏｒａｔｉｏｎ（ インテル・コーポレーション）のＩＮＴＥＬ ＡＲＣＨＩＴＥＣＴＵＲＥ ＳＦ ＴＷＡＲＥ ＤＥＶＥＬＯＰＥＲ’Ｓ ＭＡＮＵＡＬ（インテル・アーキテクチ ャ・ソフトウエア・デベロッパーズ・マニュアル）１−３巻（１９９７年）に説 明が掲載されている。）『タペストリー』は、たとえばＭｉｃｒｏｓｏｆｔ（マ イクロソフト）またはＩＢＭのオペレーティング・システムによって負わされる ソフトウエア規約にまったく依存することなく、Ｘ８６のアーキテクチャ、特に 、メモリ・マネジメントを含めたＭＭＸ拡張を伴う完全なＰｅｎｔｉｕｍ（ペン ティアム）を完全にインプリメントする。『タペストリー』システムは、通常、 対称共有メモリ・マルチプロセッサとして相互接続された２つないしは４つのプ ロセッサを含む（図１ａ、１ｂ、および１ｃには、そのうちの１つだけが示され ている）。
【０１０４】 『タペストリー』プロセッサ１００は、インストラクション・キャッシュ（Ｉ
−キャッシュ）１１２、もしくはメモリ１１８の、ＩＰ（インストラクション・
ポインタ、他のマシンにおいては、一般にＰＣ、つまりプログラム・カウンタと
して知られる）１１４によって指定されるロケーションから、Ｉ−ＴＬＢ（イン
ストラクション翻訳ルック−アサイド・バッファ）１１６によって提供される仮
想アドレス‐物理アドレス変換を用いてインストラクションをフェッチする（ス
テージ１１０）。Ｉ−キャッシュ１１２からフェッチされたインストラクション
は、ＲＩＳＣ実行パイプライン１２０によって実行される。従来のＩ−ＴＬＢに
よって提供されるサービスに加えて、Ｉ−ＴＬＢ １１６は、フェッチしたイン
ストラクション・バイトの解釈を行うインストラクション環境を選択する複数の
ビット１８２、１８６のストアを行う。一方のビット１８２は、メモリ・ページ
上のインストラクションに関するインストラクション・セット・アーキテクチャ
（ＩＳＡ）を選択する。したがって、『タペストリー』ハードウエアは、ネイテ
ィブ・インストラクションならびにＩｎｔｅｌ（インテル）Ｘ８６ ＩＳＡのい
ずれも容易に実行することができる。この特徴については、後述のセクションＩ
Ｉにおいてさらに詳しく説明する。
−キャッシュ）１１２、もしくはメモリ１１８の、ＩＰ（インストラクション・
ポインタ、他のマシンにおいては、一般にＰＣ、つまりプログラム・カウンタと
して知られる）１１４によって指定されるロケーションから、Ｉ−ＴＬＢ（イン
ストラクション翻訳ルック−アサイド・バッファ）１１６によって提供される仮
想アドレス‐物理アドレス変換を用いてインストラクションをフェッチする（ス
テージ１１０）。Ｉ−キャッシュ１１２からフェッチされたインストラクション
は、ＲＩＳＣ実行パイプライン１２０によって実行される。従来のＩ−ＴＬＢに
よって提供されるサービスに加えて、Ｉ−ＴＬＢ １１６は、フェッチしたイン
ストラクション・バイトの解釈を行うインストラクション環境を選択する複数の
ビット１８２、１８６のストアを行う。一方のビット１８２は、メモリ・ページ
上のインストラクションに関するインストラクション・セット・アーキテクチャ
（ＩＳＡ）を選択する。したがって、『タペストリー』ハードウエアは、ネイテ
ィブ・インストラクションならびにＩｎｔｅｌ（インテル）Ｘ８６ ＩＳＡのい
ずれも容易に実行することができる。この特徴については、後述のセクションＩ
Ｉにおいてさらに詳しく説明する。
【０１０５】 Ｘ８６ ＩＳＡにおいてエンコーディングされたプログラムの実行は、通常、
ネイティブ『タペストリー』ＩＳＡにコンパイルされた同じプログラムの実行よ
り遅くなる。プロファイラ４００は、Ｘ８６プログラムの実行フローの詳細を記
録する。プロファイリングについては、後述のセクションＶにおいてさらに詳し
く説明する。ホット・スポット・ディテクタ１２２は、プロファイルを分析して
、プログラムの「ホット・スポット」部分、すなわち頻繁に実行される部分を探
し出す。ホット・スポットが検出されると、バイナリ・トランスレータ１２４が
ホット・スポットのＸ８６インストラクションを、「ＴＡＸｉコード」と呼ばれ
る最適化したネイティブ『タペストリー』コードに翻訳する。Ｘ８６プログラム
のエミュレーションの間は、プローバ６００が、ネイティブ・コードに翻訳され
たＸ８６インストラクションの実行に関するプログラム・フローをモニタする。
プローバ６００が、実行しようとしているＸ８６コードに対応する翻訳済みネイ
ティブ『タペストリー』コードが存在すること、かつそれに加えてそれが正しい
ことの叙述が満たされていることを検出すると、プローバ６００は、そのＩＰを
リダイレクトし、Ｘ８６コードからではなく、翻訳済みネイティブ・コードから
インストラクションをフェッチする。プロービングについては、後述のセクショ
ンＶＩにおいてさらに詳しく説明する。Ｘ８６コードと翻訳済みネイティブ『タ
ペストリー』コードの間の対応は、ＰＩＰＭ（物理インストラクション・ポイン
タ・マップ）６０２において維持される。
ネイティブ『タペストリー』ＩＳＡにコンパイルされた同じプログラムの実行よ
り遅くなる。プロファイラ４００は、Ｘ８６プログラムの実行フローの詳細を記
録する。プロファイリングについては、後述のセクションＶにおいてさらに詳し
く説明する。ホット・スポット・ディテクタ１２２は、プロファイルを分析して
、プログラムの「ホット・スポット」部分、すなわち頻繁に実行される部分を探
し出す。ホット・スポットが検出されると、バイナリ・トランスレータ１２４が
ホット・スポットのＸ８６インストラクションを、「ＴＡＸｉコード」と呼ばれ
る最適化したネイティブ『タペストリー』コードに翻訳する。Ｘ８６プログラム
のエミュレーションの間は、プローバ６００が、ネイティブ・コードに翻訳され
たＸ８６インストラクションの実行に関するプログラム・フローをモニタする。
プローバ６００が、実行しようとしているＸ８６コードに対応する翻訳済みネイ
ティブ『タペストリー』コードが存在すること、かつそれに加えてそれが正しい
ことの叙述が満たされていることを検出すると、プローバ６００は、そのＩＰを
リダイレクトし、Ｘ８６コードからではなく、翻訳済みネイティブ・コードから
インストラクションをフェッチする。プロービングについては、後述のセクショ
ンＶＩにおいてさらに詳しく説明する。Ｘ８６コードと翻訳済みネイティブ『タ
ペストリー』コードの間の対応は、ＰＩＰＭ（物理インストラクション・ポイン
タ・マップ）６０２において維持される。
【０１０６】 実行の間にＸ８６プログラム・テキストが修正されることがあるため、システ
ムは、それ自体をモニタして、以前のＸ８６プログラム・テキストを無効にする
おそれのあるオペレーションを検出する。こういった無効にするおそれのあるオ
ペレーションには、自己修正コード、およびダイレクト・メモリ・アクセス（Ｄ
ＭＡ）転記がある。この種のオペレーションが検出されると、システムは、潜在
的な修正Ｘ８６テキストに対応するネイティブ『タペストリー』翻訳があれば、
それを無効にする。同様に、たとえばプロファイル・データのように、修正され
たＸ８６データに関連付けされている取り込み済みもしくはキャッシュ済みデー
タがあればそれを無効にする。この有効性管理メカニズムについては、後述のセ
クションＩ．Ｆ、ＶＩＩ、およびＶＩＩＩにおいて詳細を説明する。
ムは、それ自体をモニタして、以前のＸ８６プログラム・テキストを無効にする
おそれのあるオペレーションを検出する。こういった無効にするおそれのあるオ
ペレーションには、自己修正コード、およびダイレクト・メモリ・アクセス（Ｄ
ＭＡ）転記がある。この種のオペレーションが検出されると、システムは、潜在
的な修正Ｘ８６テキストに対応するネイティブ『タペストリー』翻訳があれば、
それを無効にする。同様に、たとえばプロファイル・データのように、修正され
たＸ８６データに関連付けされている取り込み済みもしくはキャッシュ済みデー
タがあればそれを無効にする。この有効性管理メカニズムについては、後述のセ
クションＩ．Ｆ、ＶＩＩ、およびＶＩＩＩにおいて詳細を説明する。
【０１０７】 このシステムは、非ＤＲＡＭメモリ、たとえばＩ／Ｏデバイス用のＲＯＭ Ｂ
ＩＯＳ、メモリ‐マップ済みコントロール・レジスタ等にストアされているイン
ストラクションの翻訳を行わない。
ＩＯＳ、メモリ‐マップ済みコントロール・レジスタ等にストアされているイン
ストラクションの翻訳を行わない。
【０１０８】 翻訳済みネイティブ『タペストリー』コード用のストレージは、たとえばＬＲ
Ｕ（リースト−リーセントリー−ユーズド；もっとも参照されていないページを
入れ替える方式）または先入れ先出し（ＦＩＦＯ）といった入れ替えポリシーの
下に解放し、再利用することができる。
Ｕ（リースト−リーセントリー−ユーズド；もっとも参照されていないページを
入れ替える方式）または先入れ先出し（ＦＩＦＯ）といった入れ替えポリシーの
下に解放し、再利用することができる。
【０１０９】 Ｘ８６プログラムの一部が、プログラムのシングル実行の間に複数回にわたっ
てネイティブ『タペストリー』コードに翻訳されることがある。通常、翻訳は、
『タペストリー』マルチプロセッサのうちの１つのプロセッサ上において実行さ
れるが、その間には別のプロセッサ上において実行が進行している。
てネイティブ『タペストリー』コードに翻訳されることがある。通常、翻訳は、
『タペストリー』マルチプロセッサのうちの１つのプロセッサ上において実行さ
れるが、その間には別のプロセッサ上において実行が進行している。
【０１１０】 数年にわたり、Ｉｎｔｅｌ（インテル）その他は、ＲＩＳＣ実行コアを使用し
てＸ８６インストラクション・セットをインプリメントしてきたが、このＲＩＳ
Ｃインストラクション・セットは、プログラムによる使用のために公開されてい
ない。『タペストリー』コンピュータは、３つの新しいアプローチを採用した。
第１に『タペストリー』マシンは、ネイティブＲＩＳＣインストラクション・セ
ットならびにＸ８６インストラクション・セットをともに公開し、それによりそ
の両方におけるシングル・プログラムのコーディングを、両者の間における順逆
の呼び出しの自由度を伴って可能にする。このアプローチは、ＩＳＡビット１８
０、１８２、コンバータ１３６に対するコントロール、および例外ハンドラ（後
述のセクションＩＩおよびＩＩＩを参照されたい）によって、あるいは別の実施
態様においては、ＩＳＡビット１８０、１８２、呼び出し規約ビット２００、セ
マンティック・コンテキスト・レコード２０６、および対応する例外ハンドラ（
後述のセクションＩＶを参照されたい）によって可能になる。第２に、Ｘ８６プ
ログラムをネイティブＲＩＳＣコードに翻訳することが可能であり、それにより
Ｘ８６プログラムは、ＲＩＳＣインストラクション・セットにおいて得られる高
速化の機会を格段に利用することが可能になる。この２番目のアプローチは、プ
ロファイラ４００、プローバ６００、バイナリ・トランスレータ、およびメモリ
・マネジメントの特定の機能（後述するセクションＶ〜ＶＩＩを参照されたい）
によって可能になる。第３に、これら２つのアプローチが協働し追加のレベルの
恩典を提供する。
てＸ８６インストラクション・セットをインプリメントしてきたが、このＲＩＳ
Ｃインストラクション・セットは、プログラムによる使用のために公開されてい
ない。『タペストリー』コンピュータは、３つの新しいアプローチを採用した。
第１に『タペストリー』マシンは、ネイティブＲＩＳＣインストラクション・セ
ットならびにＸ８６インストラクション・セットをともに公開し、それによりそ
の両方におけるシングル・プログラムのコーディングを、両者の間における順逆
の呼び出しの自由度を伴って可能にする。このアプローチは、ＩＳＡビット１８
０、１８２、コンバータ１３６に対するコントロール、および例外ハンドラ（後
述のセクションＩＩおよびＩＩＩを参照されたい）によって、あるいは別の実施
態様においては、ＩＳＡビット１８０、１８２、呼び出し規約ビット２００、セ
マンティック・コンテキスト・レコード２０６、および対応する例外ハンドラ（
後述のセクションＩＶを参照されたい）によって可能になる。第２に、Ｘ８６プ
ログラムをネイティブＲＩＳＣコードに翻訳することが可能であり、それにより
Ｘ８６プログラムは、ＲＩＳＣインストラクション・セットにおいて得られる高
速化の機会を格段に利用することが可能になる。この２番目のアプローチは、プ
ロファイラ４００、プローバ６００、バイナリ・トランスレータ、およびメモリ
・マネジメントの特定の機能（後述するセクションＶ〜ＶＩＩを参照されたい）
によって可能になる。第３に、これら２つのアプローチが協働し追加のレベルの
恩典を提供する。
【０１１１】 この開示において論じている特徴の多くは、「ＰＰ＿ｅｎａｂｌｅ」（ページ
・プロパティ・イネーブル）と名付けられたプロセッサ・コントロール・レジス
タ内のシングル・ビットによるグローバル・コントロールの下に置かれる。この
ビットがゼロのときは、ＩＳＡビット１８０、１８２が無視され、インストラク
ションが『タペストリー』ネイティブ・モードで解釈され、プロファイリングが
ディセーブルされ、かつプロービングがディセーブルされる。
・プロパティ・イネーブル）と名付けられたプロセッサ・コントロール・レジス
タ内のシングル・ビットによるグローバル・コントロールの下に置かれる。この
ビットがゼロのときは、ＩＳＡビット１８０、１８２が無視され、インストラク
ションが『タペストリー』ネイティブ・モードで解釈され、プロファイリングが
ディセーブルされ、かつプロービングがディセーブルされる。
【０１１２】 Ｂ．『タペストリー』命令パイプライン 図１ｃおよび図９ａを参照すると、『タペストリー』プロセッサ１００は、８
または９ステージのパイプラインをインプリメントしている。ステージ１（ステ
ージ１１０）は、Ｉ−キャッシュ１１２からラインをフェッチする。ステージ２
（整列ステージ１３０）および３（変換ステージ１３４、１３６、１３８）は、
Ｘ８６モードとネイティブ『タペストリー』モードとで異なった動作をする。ネ
イティブ・モードにおいては、整列ステージ１３０が、パイプラインの残部と非
同期で動作し、Ｉ−キャッシュから伸縮プリフェッチ・バッファ１３２にデータ
をフェッチする。Ｘ８６モードにおいては、整列ステージ１３０が、可変長Ｘ８
６インストラクションの間の境界を決定するためにインストラクション・ストリ
ームを部分的にデコードし、完全なＸ８６インストラクションを変換ステージ１
３４に渡す。Ｘ８６エミュレーションの間は、ステージ３、つまり変換ステージ
１３４、１３６が各Ｘ８６インストラクションをデコードし、それをコンバータ
１３６がネイティブ『タペストリー』コードのシーケンスに変換する。Ｘ８６イ
ンストラクションからネイティブ・インストラクションへの分解においては、コ
ンバータ１３６が、１サイクルごとに１つもしくは２つの『タペストリー』イン
ストラクションを発行する。各『タペストリー』プロセッサ１００は、４つの並
列したパイプライン化された機能ユニット１５６、１５８、１６０、１６２を有
し、パイプラインの残りの５ステージの４−ウェイ・スーパースカラー問題をイ
ンプリメントする。ネイティブ・モードにおいては、変換ステージ１３４、１３
８が最大で４つの、同時に実行可能な独立したインストラクションを決定し、そ
れを下流の４つのスーパースカラー実行パイプラインに向けて発行する。（別の
マシンの記述においては、これを『スロッティング』と呼んでいることもあり、
充分なリソースおよび機能ユニットが使用可能であるか、またいずれの機能ユニ
ットに対していずれのインストラクションを発行すべきかといったことを決定す
る。）デコード・ステージ１４０（または「Ｄ−ステージ」）、レジスタ読み出
しステージ１４２（または「Ｒ−ステージ」）、アドレス生成ステージ１４４（
または「Ａ−ステージ」）、メモリ・ステージ１４６（または「Ｍ−ステージ」
）、実行ステージ１４８（または「Ｅ−ステージ」）、およびライト−バック・
ステージ１５０（または「Ｗ−ステージ」）は、少なくともセクションＩ〜ＶＩ
ＩＩに開示している本発明の目的に関して、従来のＲＩＳＣパイプライン・ステ
ージと考えることができる。パイプラインについては、セクションＩＸにおいて
図９ａ〜９ｃの説明を行うときに詳しく述べる。
または９ステージのパイプラインをインプリメントしている。ステージ１（ステ
ージ１１０）は、Ｉ−キャッシュ１１２からラインをフェッチする。ステージ２
（整列ステージ１３０）および３（変換ステージ１３４、１３６、１３８）は、
Ｘ８６モードとネイティブ『タペストリー』モードとで異なった動作をする。ネ
イティブ・モードにおいては、整列ステージ１３０が、パイプラインの残部と非
同期で動作し、Ｉ−キャッシュから伸縮プリフェッチ・バッファ１３２にデータ
をフェッチする。Ｘ８６モードにおいては、整列ステージ１３０が、可変長Ｘ８
６インストラクションの間の境界を決定するためにインストラクション・ストリ
ームを部分的にデコードし、完全なＸ８６インストラクションを変換ステージ１
３４に渡す。Ｘ８６エミュレーションの間は、ステージ３、つまり変換ステージ
１３４、１３６が各Ｘ８６インストラクションをデコードし、それをコンバータ
１３６がネイティブ『タペストリー』コードのシーケンスに変換する。Ｘ８６イ
ンストラクションからネイティブ・インストラクションへの分解においては、コ
ンバータ１３６が、１サイクルごとに１つもしくは２つの『タペストリー』イン
ストラクションを発行する。各『タペストリー』プロセッサ１００は、４つの並
列したパイプライン化された機能ユニット１５６、１５８、１６０、１６２を有
し、パイプラインの残りの５ステージの４−ウェイ・スーパースカラー問題をイ
ンプリメントする。ネイティブ・モードにおいては、変換ステージ１３４、１３
８が最大で４つの、同時に実行可能な独立したインストラクションを決定し、そ
れを下流の４つのスーパースカラー実行パイプラインに向けて発行する。（別の
マシンの記述においては、これを『スロッティング』と呼んでいることもあり、
充分なリソースおよび機能ユニットが使用可能であるか、またいずれの機能ユニ
ットに対していずれのインストラクションを発行すべきかといったことを決定す
る。）デコード・ステージ１４０（または「Ｄ−ステージ」）、レジスタ読み出
しステージ１４２（または「Ｒ−ステージ」）、アドレス生成ステージ１４４（
または「Ａ−ステージ」）、メモリ・ステージ１４６（または「Ｍ−ステージ」
）、実行ステージ１４８（または「Ｅ−ステージ」）、およびライト−バック・
ステージ１５０（または「Ｗ−ステージ」）は、少なくともセクションＩ〜ＶＩ
ＩＩに開示している本発明の目的に関して、従来のＲＩＳＣパイプライン・ステ
ージと考えることができる。パイプラインについては、セクションＩＸにおいて
図９ａ〜９ｃの説明を行うときに詳しく述べる。
【０１１３】 コンバータ１３６は、各Ｘ８６インストラクションをデコードし、それを１な
いしは複数の単純な『タペストリー』インストラクションに分解する。これらの
単純なインストラクションは、Ｘ８６インストラクションに関する「レシピ」と
呼ばれる。
いしは複数の単純な『タペストリー』インストラクションに分解する。これらの
単純なインストラクションは、Ｘ８６インストラクションに関する「レシピ」と
呼ばれる。
【０１１４】 表１を参照すると、Ｘ８６コンバータ１３６がアクティブのときには、Ｘ８６
リソースと『タペストリー』リソースの間に固定されたマッピングが存在する。
たとえばＸ８６アーキテクチャのレジスタＥＡＸ、ＥＢＸ、ＥＣＸ、ＥＤＸ、Ｅ
ＳＰ、およびＥＢＰは、コンバータ・ハードウエア１３６によって、それぞれ『
タペストリー』物理マシンのレジスタＲ４８、Ｒ４９、Ｒ５０、Ｒ５１、Ｒ５２
およびＲ５３にマップされる。１６ビットの符号および指数に分けられるＸ８６
の８つの浮動小数点レジスタ、および６４ビットの小数は、レジスタＲ３２〜４
７にマップされる。Ｘ８６メモリは、後述のセクションＩ．Ｃにおいて論じてい
るように『タペストリー』メモリにマップされる。
リソースと『タペストリー』リソースの間に固定されたマッピングが存在する。
たとえばＸ８６アーキテクチャのレジスタＥＡＸ、ＥＢＸ、ＥＣＸ、ＥＤＸ、Ｅ
ＳＰ、およびＥＢＰは、コンバータ・ハードウエア１３６によって、それぞれ『
タペストリー』物理マシンのレジスタＲ４８、Ｒ４９、Ｒ５０、Ｒ５１、Ｒ５２
およびＲ５３にマップされる。１６ビットの符号および指数に分けられるＸ８６
の８つの浮動小数点レジスタ、および６４ビットの小数は、レジスタＲ３２〜４
７にマップされる。Ｘ８６メモリは、後述のセクションＩ．Ｃにおいて論じてい
るように『タペストリー』メモリにマップされる。
【０１１５】 レジスタの使用は、Ｘ８６レジスタへのマッピングも含めて、表１に要約され
ている。「ＣＡＬＬ（呼び出し）」列は、レジスタを使用してネイティブ『タペ
ストリー』呼び出し規約において引数を渡す方法を記述している。（呼び出し規
約については、後述のセクションＩＩＩ．Ａ、ＩＩＩ．Ｂ、およびＩＶにおいて
詳細を論じる。）「Ｐ／Ｈ／Ｄ」列は、『タペストリー』呼び出し規約の別の側
面を記述しており、呼び出しを通じて保存されるレジスタ（呼び出されるサブプ
ログラムがレジスタを修正する場合には、開始時にそのレジスタを保存し、終了
時にそれを復元しなければならない）、半保存されるレジスタ（下位３２ビット
が呼び出しを通じて保存されるが、上位３２ビットは修正が許容される）、およ
び破壊されるレジスタについて示している。「Ｘ８６ ｐ／ｄ」列は、３２ビッ
トＸ８６レジスタに対応するレジスタの下位３２ビットが、呼び出しによって保
存されるか、あるいは破壊されるかを示している。「コンバータ」、「エミュレ
ータ」、および「ＴＡＸｉ」列は、３つの異なるコンテキストの下に『タペスト
リー』レジスタとＸ８６レジスタの間におけるマッピングを示している。レジス
タｒ３２〜ｒ４７について、Ｘ８６列内の「ｈｉ（ハイ）」は、そのレジスタが
Ｘ８６の拡張精度浮動小数点値における１６ビット符号および指数部分を保持し
ていることを示し、「ｌｏ（ロー）」は、６４ビットの小数を示す。
ている。「ＣＡＬＬ（呼び出し）」列は、レジスタを使用してネイティブ『タペ
ストリー』呼び出し規約において引数を渡す方法を記述している。（呼び出し規
約については、後述のセクションＩＩＩ．Ａ、ＩＩＩ．Ｂ、およびＩＶにおいて
詳細を論じる。）「Ｐ／Ｈ／Ｄ」列は、『タペストリー』呼び出し規約の別の側
面を記述しており、呼び出しを通じて保存されるレジスタ（呼び出されるサブプ
ログラムがレジスタを修正する場合には、開始時にそのレジスタを保存し、終了
時にそれを復元しなければならない）、半保存されるレジスタ（下位３２ビット
が呼び出しを通じて保存されるが、上位３２ビットは修正が許容される）、およ
び破壊されるレジスタについて示している。「Ｘ８６ ｐ／ｄ」列は、３２ビッ
トＸ８６レジスタに対応するレジスタの下位３２ビットが、呼び出しによって保
存されるか、あるいは破壊されるかを示している。「コンバータ」、「エミュレ
ータ」、および「ＴＡＸｉ」列は、３つの異なるコンテキストの下に『タペスト
リー』レジスタとＸ８６レジスタの間におけるマッピングを示している。レジス
タｒ３２〜ｒ４７について、Ｘ８６列内の「ｈｉ（ハイ）」は、そのレジスタが
Ｘ８６の拡張精度浮動小数点値における１６ビット符号および指数部分を保持し
ていることを示し、「ｌｏ（ロー）」は、６４ビットの小数を示す。
【０１１６】
【表１】
【０１１７】
【表１つづき】
【０１１８】
【表１つづき】
【０１１９】 Ｒ０は読み出し専用であり、常にゼロになる。Ｘ８６エミュレーションの間、
Ｒ１〜Ｒ３は、例外ハンドラ用に予約される。Ｒ４は、イミディエートとして表
現できない値を具体化するためにアッセンブラが使用するためのアッセンブラ・
テンポラリである。Ｘ８６エミュレーションの間、Ｒ１５〜Ｒ３１は、後述のセ
クションＶにおいて論じるように、プロファイラ４００による使用に割り当てら
れ、Ｒ５〜Ｒ１４は、「ＣＴ１」〜「ＣＴ１０」として指定されているが、セク
ションＩＸ．Ｂ．１において論じるように、「コンバータ・テンポラリ」として
の使用のために予約される。
Ｒ１〜Ｒ３は、例外ハンドラ用に予約される。Ｒ４は、イミディエートとして表
現できない値を具体化するためにアッセンブラが使用するためのアッセンブラ・
テンポラリである。Ｘ８６エミュレーションの間、Ｒ１５〜Ｒ３１は、後述のセ
クションＶにおいて論じるように、プロファイラ４００による使用に割り当てら
れ、Ｒ５〜Ｒ１４は、「ＣＴ１」〜「ＣＴ１０」として指定されているが、セク
ションＩＸ．Ｂ．１において論じるように、「コンバータ・テンポラリ」として
の使用のために予約される。
【０１２０】 『タペストリー』は、Ｘ８６の特徴の多くをスーパーセットしている。たとえ
ば、『タペストリー』ページ・テーブル・フォーマットは、Ｘ８６ページ・テー
ブル・フォーマットとまったく同じであり；図１ｄに示したように、ページ・フ
レームに関する追加情報が『タペストリー』プライベート・テーブル、ＰＦＡＴ
（ページ・フレーム属性テーブル）１７２にストアされる。図１ｅに示したが、
『タペストリー』ＰＳＷ（プログラム・ステータス・ワード）１９０は、Ｘ８６
ＰＳＷ １９２を埋め込んでおり、さらにいくつかの追加ビットを含んでいる
。
ば、『タペストリー』ページ・テーブル・フォーマットは、Ｘ８６ページ・テー
ブル・フォーマットとまったく同じであり；図１ｄに示したように、ページ・フ
レームに関する追加情報が『タペストリー』プライベート・テーブル、ＰＦＡＴ
（ページ・フレーム属性テーブル）１７２にストアされる。図１ｅに示したが、
『タペストリー』ＰＳＷ（プログラム・ステータス・ワード）１９０は、Ｘ８６
ＰＳＷ １９２を埋め込んでおり、さらにいくつかの追加ビットを含んでいる
。
【０１２１】 『タペストリー』ハードウエアは、Ｘ８６アーキテクチャを完全にはインプリ
メントしない。あまり洗練されていない、使用頻度の少ない一部の特徴は、ソフ
トウエア・エミュレータ（図３ａの３１６）においてインプリメントされる。し
かしながら、ハードウエア・コンバータ１３６とソフトウエア・エミュレータ３
１６の組み合わせによって、Ｘ８６アーキテクチャの完全かつ忠実なインプリメ
ンテーションがもたらされている。
メントしない。あまり洗練されていない、使用頻度の少ない一部の特徴は、ソフ
トウエア・エミュレータ（図３ａの３１６）においてインプリメントされる。し
かしながら、ハードウエア・コンバータ１３６とソフトウエア・エミュレータ３
１６の組み合わせによって、Ｘ８６アーキテクチャの完全かつ忠実なインプリメ
ンテーションがもたらされている。
【０１２２】 後述するセクションＩＩＩには、エミュレータ３１６の１つの特徴が詳しく説
明されている。ハードウエア・コンバータ１３６とソフトウエア・エミュレータ
３１６の間における相互作用については、包括的には後述するセクションＩＸに
、より詳細に述べればセクションＩＸ．Ａ．２、ＩＸ．Ｂ．５、ＩＸ．Ｃ、およ
びＩＸ．Ｅにおいて説明されている。
明されている。ハードウエア・コンバータ１３６とソフトウエア・エミュレータ
３１６の間における相互作用については、包括的には後述するセクションＩＸに
、より詳細に述べればセクションＩＸ．Ａ．２、ＩＸ．Ｂ．５、ＩＸ．Ｃ、およ
びＩＸ．Ｅにおいて説明されている。
【０１２３】 Ｃ．システムの特徴に関するコントロール・ポイントとしてのアドレス変換 図１ｄを参照すると、Ｘ８６アドレス変換が『タペストリー』のネイティブ・
アドレス変換によってインプリメントされることが示されている。Ｘ８６エミュ
レーションの間は、ネイティブ仮想アドレス変換１７０が常時オンになる。Ｘ８
６アドレス変換がオフになるモードにおいてＸ８６のエミュレーションが行なわ
れる場合であっても、『タペストリー』アドレス変換は、アイデンティティ・マ
ッピングをインプリメントするためにオンとなる。『タペストリー』アドレス変
換ハードウエアを介する各メモリの参照を強制することによって、アドレス変換
が、Ｘ８６コンバータ１３６のアクティビティのほとんどをインタセプトする上
で、またコンバータの実行をコントロールする上で有利な位置に置かれる。さら
に、本発明の多くの特徴に関するコントロール情報を、アドレス変換および仮想
メモリ・マネジメントに従来から使用されていたテーブルに関連付けされたテー
ブル、もしくはそれに類似のテーブルに都合よくストアすることができる。こう
いったアドレス変換への「係合」によって、『タペストリー』プロセッサおよび
ソフトウエアは、たとえばＶＧＡグラフィックス・ハードウエア、コントロール
・レジスタ、メモリ・マップされるデバイス・コントロール等の「奇妙な」振る
舞いを有するＸ８６の部分、および伝統的なＩｎｔｅｌ（インテル）チップ・セ
ットによって特別な扱いが与えられているＸ８６アドレス空間の部分のエミュレ
ーションを仲裁することが可能になる。
アドレス変換によってインプリメントされることが示されている。Ｘ８６エミュ
レーションの間は、ネイティブ仮想アドレス変換１７０が常時オンになる。Ｘ８
６アドレス変換がオフになるモードにおいてＸ８６のエミュレーションが行なわ
れる場合であっても、『タペストリー』アドレス変換は、アイデンティティ・マ
ッピングをインプリメントするためにオンとなる。『タペストリー』アドレス変
換ハードウエアを介する各メモリの参照を強制することによって、アドレス変換
が、Ｘ８６コンバータ１３６のアクティビティのほとんどをインタセプトする上
で、またコンバータの実行をコントロールする上で有利な位置に置かれる。さら
に、本発明の多くの特徴に関するコントロール情報を、アドレス変換および仮想
メモリ・マネジメントに従来から使用されていたテーブルに関連付けされたテー
ブル、もしくはそれに類似のテーブルに都合よくストアすることができる。こう
いったアドレス変換への「係合」によって、『タペストリー』プロセッサおよび
ソフトウエアは、たとえばＶＧＡグラフィックス・ハードウエア、コントロール
・レジスタ、メモリ・マップされるデバイス・コントロール等の「奇妙な」振る
舞いを有するＸ８６の部分、および伝統的なＩｎｔｅｌ（インテル）チップ・セ
ットによって特別な扱いが与えられているＸ８６アドレス空間の部分のエミュレ
ーションを仲裁することが可能になる。
【０１２４】 Ｘ８６プログラムが使用している可能性のあるストレージの部分の意味が変更
されることを防止するために、それが規約を外れる使用である場合であっても、
『タペストリー』プロセッサがＸ８６アドレス変換テーブル内に、その情報をス
トアすることはない。ページに関する『タペストリー』固有の情報は、『タペス
トリー』エミュレーションのために特別に作られたＸ８６の構造内にストアされ
る。ただし、これらの構造の定義は、Ｘ８６アーキテクチャ内にはなく、またエ
ミュレートされたＸ８６ないしはＸ８６上において実行されるプログラムからは
不可視となる。ＰＦＡＴ（ページ・フレーム属性テーブル）１７２は、これらの
構造の１つである。ＰＦＡＴ １７２は、物理ページ・フレームに対応し、それ
らのページ・フレームの処理ならびにマネージのためのデータを保持するエント
リを有するテーブルであり、ある意味でＶＡＸ／ＶＭＳ仮想メモリ・マネージャ
（たとえば、参照を通じて本件明細書にその内容が取り込まれている１９８４年
Ｄｉｇｉｔａｌ Ｐｒｅｓｓ（ディジタル・プレス）出版のＬＡＷＲＥＮＣＥ
ＫＥＮＡＨ（ローレンス・ケナー）およびＳＩＭＯＮ ＢＡＴＥ（サイモン・ベ
イト）による「ＶＡＸ／ＶＭＳ ＩＮＴＥＲＮＡＬＳ ＡＮＤ ＤＡＴＡ ＳＴ
ＲＵＣＴＵＲＥＳ（ＶＡＸ／ＶＭＳ内部およびデータ構造）」を参照されたい）
のＰＦＮ（ページ・フレーム番号）データベースに類似している。ＰＦＡＴ １
７２は、各物理ページ・フレームに対応する１バイト・エントリ１７４を１つ有
している。
されることを防止するために、それが規約を外れる使用である場合であっても、
『タペストリー』プロセッサがＸ８６アドレス変換テーブル内に、その情報をス
トアすることはない。ページに関する『タペストリー』固有の情報は、『タペス
トリー』エミュレーションのために特別に作られたＸ８６の構造内にストアされ
る。ただし、これらの構造の定義は、Ｘ８６アーキテクチャ内にはなく、またエ
ミュレートされたＸ８６ないしはＸ８６上において実行されるプログラムからは
不可視となる。ＰＦＡＴ（ページ・フレーム属性テーブル）１７２は、これらの
構造の１つである。ＰＦＡＴ １７２は、物理ページ・フレームに対応し、それ
らのページ・フレームの処理ならびにマネージのためのデータを保持するエント
リを有するテーブルであり、ある意味でＶＡＸ／ＶＭＳ仮想メモリ・マネージャ
（たとえば、参照を通じて本件明細書にその内容が取り込まれている１９８４年
Ｄｉｇｉｔａｌ Ｐｒｅｓｓ（ディジタル・プレス）出版のＬＡＷＲＥＮＣＥ
ＫＥＮＡＨ（ローレンス・ケナー）およびＳＩＭＯＮ ＢＡＴＥ（サイモン・ベ
イト）による「ＶＡＸ／ＶＭＳ ＩＮＴＥＲＮＡＬＳ ＡＮＤ ＤＡＴＡ ＳＴ
ＲＵＣＴＵＲＥＳ（ＶＡＸ／ＶＭＳ内部およびデータ構造）」を参照されたい）
のＰＦＮ（ページ・フレーム番号）データベースに類似している。ＰＦＡＴ １
７２は、各物理ページ・フレームに対応する１バイト・エントリ１７４を１つ有
している。
【０１２５】 後述のセクションＩＩ、ＩＶ、ならびにＶ、およびＶＩにおいて論じるが、Ｐ
ＦＡＴエントリ１７４は、対応するページのインストラクションのデコードに使
用するＩＳＡをいずれにするか、対応するページ上において使用する呼び出し規
約をいずれにするかということをコントロールするビット、あるいはプロービン
グのコントロールするビットを含んでいる。
ＦＡＴエントリ１７４は、対応するページのインストラクションのデコードに使
用するＩＳＡをいずれにするか、対応するページ上において使用する呼び出し規
約をいずれにするかということをコントロールするビット、あるいはプロービン
グのコントロールするビットを含んでいる。
【０１２６】 Ｄ．バイナリ変換、ＴＡＸｉおよびコンバータ・セーフティ・ネットの概要 再度図１ａおよび１ｂを参照すると、ＴＡＸｉ（「Ｔａｐｅｓｔｒｙ ａｃｃ
ｅｌｅｒａｔｅｄ ｅｘｅｃｕｔｉｏｎ（『タペストリー』加速実行）」；「Ｔ
ＡＸｉ」と呼ばれる）は、バイナリ翻訳システムである。ＴＡＸｉは、２つの実
行モード、すなわち完全なＸ８６アーキテクチャに絶対価値基準を置くゴールド
・スタンダード・インプリメンテーションを忠実にインプリメントするハードウ
エア・コンバータ１３６（ランタイム・システムにおけるソフトウエア補助を伴
う）、およびＸ８６バイナリを『タペストリー』ネイティブ・バイナリに翻訳す
るソフトウエア・バイナリ・トランスレータ１２４を密接に結合させるが、正当
性を侵害するおそれのある特定の楽観的な仮定を行って、翻訳後のコードを最適
化する。
ｅｌｅｒａｔｅｄ ｅｘｅｃｕｔｉｏｎ（『タペストリー』加速実行）」；「Ｔ
ＡＸｉ」と呼ばれる）は、バイナリ翻訳システムである。ＴＡＸｉは、２つの実
行モード、すなわち完全なＸ８６アーキテクチャに絶対価値基準を置くゴールド
・スタンダード・インプリメンテーションを忠実にインプリメントするハードウ
エア・コンバータ１３６（ランタイム・システムにおけるソフトウエア補助を伴
う）、およびＸ８６バイナリを『タペストリー』ネイティブ・バイナリに翻訳す
るソフトウエア・バイナリ・トランスレータ１２４を密接に結合させるが、正当
性を侵害するおそれのある特定の楽観的な仮定を行って、翻訳後のコードを最適
化する。
【０１２７】 すでに現存するＸ８６バイナリがコンバータ１３６において実行されることか
ら、Ｘ８６バイナリにおけるホット・スポット（頻繁に実行される部分）の認識
（１２２）がなされ、『タペストリー』インストラクションへのオン−ザ−フラ
イの翻訳（１２４）が行なわれる。ハードウエア・コンバータ１３６（特に複雑
なインストラクションについてはＸ８６エミュレータ３１６と結合される）は、
Ｘ８６インストラクションが厳格に順序どおりに実行されなければならないこと
から、必然的に翻訳後のコードより遅くなる。ハードウエア・コンバータ１３６
において単一のインストラクションが「翻訳」されることに対して、Ｘ８６の完
全なホット・スポットを翻訳することによって、より多くの最適化の機会が生ま
れる：Ｘ８６インストラクションは、小さいデータ非依存の『タペストリー』イ
ンストラクションに分解可能となり、その後それを、順序から外れて実行し、パ
イプライニングし、あるいは４つのスーパースカラー・パイプライン（図１ｃの
１５６、１５８、１６０、１６２）において実行することが可能になる。
ら、Ｘ８６バイナリにおけるホット・スポット（頻繁に実行される部分）の認識
（１２２）がなされ、『タペストリー』インストラクションへのオン−ザ−フラ
イの翻訳（１２４）が行なわれる。ハードウエア・コンバータ１３６（特に複雑
なインストラクションについてはＸ８６エミュレータ３１６と結合される）は、
Ｘ８６インストラクションが厳格に順序どおりに実行されなければならないこと
から、必然的に翻訳後のコードより遅くなる。ハードウエア・コンバータ１３６
において単一のインストラクションが「翻訳」されることに対して、Ｘ８６の完
全なホット・スポットを翻訳することによって、より多くの最適化の機会が生ま
れる：Ｘ８６インストラクションは、小さいデータ非依存の『タペストリー』イ
ンストラクションに分解可能となり、その後それを、順序から外れて実行し、パ
イプライニングし、あるいは４つのスーパースカラー・パイプライン（図１ｃの
１５６、１５８、１６０、１６２）において実行することが可能になる。
【０１２８】 Ｘ８６コードの実行はプロファイリングされる。このプロファイリング情報は
、Ｘ８６プログラムにおける「ホット・スポット」、すなわちプログラムのもっ
とも頻繁に実行される部分であり、したがってネイティブ『タペストリー』コー
ドへの翻訳からもっとも多くの恩典がもたらされる部分の識別１２２に使用され
る。Ｘ８６コードにおけるホット・スポットは、トランスレータ１２４によって
ネイティブ『タペストリー』コード（ＴＡＸｉコード）に翻訳される。Ｘ８６プ
ログラムの実行の進行に従って、実行がモニタされ、実行されようとしているＸ
８６コードに関する翻訳済みの等価コードが存在するか否かについての判断が行
なわれる。それが存在するときには、翻訳済みのネイティブ『タペストリー』コ
ードに実行が移される。
、Ｘ８６プログラムにおける「ホット・スポット」、すなわちプログラムのもっ
とも頻繁に実行される部分であり、したがってネイティブ『タペストリー』コー
ドへの翻訳からもっとも多くの恩典がもたらされる部分の識別１２２に使用され
る。Ｘ８６コードにおけるホット・スポットは、トランスレータ１２４によって
ネイティブ『タペストリー』コード（ＴＡＸｉコード）に翻訳される。Ｘ８６プ
ログラムの実行の進行に従って、実行がモニタされ、実行されようとしているＸ
８６コードに関する翻訳済みの等価コードが存在するか否かについての判断が行
なわれる。それが存在するときには、翻訳済みのネイティブ『タペストリー』コ
ードに実行が移される。
【０１２９】 ＴＡＸｉトランスレータ１２４は、マシンの振る舞いをいくぶん簡素化した見
方を採用している；たとえば、一部のＸ８６インストラクションについては翻訳
されない。またトランスレータ１２４は、楽観的な視点を有している。たとえば
、トランスレータ１２４は、浮動小数点の例外あるいはページ違反がないことを
前提としており、その結果、プログラムの振る舞いを変更することなくオペレー
ションを再整理し、あるいは推論的に再スケジュールすることが可能になる。さ
らにトランスレータ１２４は、すべてのメモリ参照が良好な振る舞いを有するメ
モリに対してなされることを前提とする。（「良好な振る舞いを有するメモリ」
とは、最後にストアされたメモリ・ロケーションのデータを負荷が受け取ること
になるメモリである。「良好でない振る舞いを有するメモリ」は、メモリ・マッ
プされるデバイス・コントローラに代表され、「Ｉ／Ｏ空間」とも呼ばれ、それ
においては読み出しによってメモリが状態を変化し、もしくは読み出しがもっと
も新しく書き込まれた値を返す必要がなく、あるいは２つの連続する読み出しが
明瞭に区別されるデータを返す。）たとえばバイナリ・トランスレータ１２４は
、メモリ読み出しが再整理可能であることを前提とする。翻訳済みネイティブ『
タペストリー』コードは、コンバータ１３６より高速に実行され、翻訳が正しい
ことが保証できたとき、あるいはあらゆる逸脱が捕捉され、修正できたときに使
用される。
方を採用している；たとえば、一部のＸ８６インストラクションについては翻訳
されない。またトランスレータ１２４は、楽観的な視点を有している。たとえば
、トランスレータ１２４は、浮動小数点の例外あるいはページ違反がないことを
前提としており、その結果、プログラムの振る舞いを変更することなくオペレー
ションを再整理し、あるいは推論的に再スケジュールすることが可能になる。さ
らにトランスレータ１２４は、すべてのメモリ参照が良好な振る舞いを有するメ
モリに対してなされることを前提とする。（「良好な振る舞いを有するメモリ」
とは、最後にストアされたメモリ・ロケーションのデータを負荷が受け取ること
になるメモリである。「良好でない振る舞いを有するメモリ」は、メモリ・マッ
プされるデバイス・コントローラに代表され、「Ｉ／Ｏ空間」とも呼ばれ、それ
においては読み出しによってメモリが状態を変化し、もしくは読み出しがもっと
も新しく書き込まれた値を返す必要がなく、あるいは２つの連続する読み出しが
明瞭に区別されるデータを返す。）たとえばバイナリ・トランスレータ１２４は
、メモリ読み出しが再整理可能であることを前提とする。翻訳済みネイティブ『
タペストリー』コードは、コンバータ１３６より高速に実行され、翻訳が正しい
ことが保証できたとき、あるいはあらゆる逸脱が捕捉され、修正できたときに使
用される。
【０１３０】 ＴＡＸｉコードの実行は、楽観的な前提の侵害を検出するためにモニタされ、
それにより、Ｘ８６コードの適正なエミュレーションからのあらゆる逸脱が検出
可能になる。事前チェックによって、正しく実行されるとの保証が得られない翻
訳済みコードの領域に実行が入ろうとしていることを検出することも可能であり
、あるいは楽観的な前提の侵害があったという事実の後で、ハードウエアが例外
を引き渡することも可能である。いずれの場合においても、正当性が保証されな
いとき、あるいはトランスレータ１２４にとってどのように翻訳するべきかが未
知のコードがあるときには、翻訳済みのネイティブ『タペストリー』コードの実
行が中止されるか、もしくは安全なチェック・ポイントまで巻き戻され、ハード
ウエア・コンバータ１３６内において実行が再開される。ハードウエア・コンバ
ータ１３６は、もっとも保守的な前提を採用し、順序、ゴールド・スタンダード
の正当性を保証しつつ、あまりリスクを嫌わないバイナリ・トランスレータ１２
４に関するセーフティ・ネットとして機能する。
それにより、Ｘ８６コードの適正なエミュレーションからのあらゆる逸脱が検出
可能になる。事前チェックによって、正しく実行されるとの保証が得られない翻
訳済みコードの領域に実行が入ろうとしていることを検出することも可能であり
、あるいは楽観的な前提の侵害があったという事実の後で、ハードウエアが例外
を引き渡することも可能である。いずれの場合においても、正当性が保証されな
いとき、あるいはトランスレータ１２４にとってどのように翻訳するべきかが未
知のコードがあるときには、翻訳済みのネイティブ『タペストリー』コードの実
行が中止されるか、もしくは安全なチェック・ポイントまで巻き戻され、ハード
ウエア・コンバータ１３６内において実行が再開される。ハードウエア・コンバ
ータ１３６は、もっとも保守的な前提を採用し、順序、ゴールド・スタンダード
の正当性を保証しつつ、あまりリスクを嫌わないバイナリ・トランスレータ１２
４に関するセーフティ・ネットとして機能する。
【０１３１】 このセーフティ・ネットのパラダイムによって、バイナリ・トランスレータ１
２４をより積極的なものとすることが可能になり、またデベロッパは、正当性の
問題をセーフティ・ネットに任せ、パフォーマンス問題に焦点を集中できること
から開発が容易になる。セーフティ・ネットのパラダイムの詳細については、セ
クションＶＩＩＩに議論を譲る。
２４をより積極的なものとすることが可能になり、またデベロッパは、正当性の
問題をセーフティ・ネットに任せ、パフォーマンス問題に焦点を集中できること
から開発が容易になる。セーフティ・ネットのパラダイムの詳細については、セ
クションＶＩＩＩに議論を譲る。
【０１３２】 『タペストリー』およびＴＡＸｉは、完全なＸ８６アーキテクチャをインプリ
メントする。Ｘ８６ソフトウエアからの歩み寄りはまったく必要ない；確かに、
あらゆるＸ８６オペレーティング・システムは『タペストリー』上において動作
可能であり、それには『タペストリー』用に特別な適合がなされていない既製の
オペレーティング・システムも含まれる。『タペストリー』およびＴＡＸｉは、
プロセス、スレッド、可能アドレス空間、アドレス・マッピングといったオペレ
ーティング・システムのエンティティに関する仮定を一切行わない。すなわち、
『タペストリー』およびＴＡＸｉは、Ｘ８６の仮想アドレスもしくは線形アドレ
スではなく、仮想Ｘ８６の物理メモリに関して動作する。（Ｉｎｔｅｌ（インテ
ル）の「仮想」アドレスと「線形」アドレスの間における相違は、この開示に関
してはほとんど現れない；したがって、これらの間における明確な区別が必要と
なる場合を除き、この開示においては、「仮想アドレス」にこれら両方のコンセ
プトを包含させている。）たとえば、物理アドレスを使用することにより、オペ
レーティング・システム・レベルにおいて異なるプロセスの間で共有されるライ
ブラリ・コードは、『タペストリー』インプリメンテーション上において物理メ
モリが共有されることから、自動的にＴＡＸｉプロセスによって共有される。オ
ペレーティング・システムによって共有されるコードは、異なるプロセスにおい
て異なるアドレスにマップされる場合であっても共有される。プロセスが実際に
同一の物理ページを共有しているときには、ＴＡＸｉが同一の翻訳済みコードを
共有することになる。
メントする。Ｘ８６ソフトウエアからの歩み寄りはまったく必要ない；確かに、
あらゆるＸ８６オペレーティング・システムは『タペストリー』上において動作
可能であり、それには『タペストリー』用に特別な適合がなされていない既製の
オペレーティング・システムも含まれる。『タペストリー』およびＴＡＸｉは、
プロセス、スレッド、可能アドレス空間、アドレス・マッピングといったオペレ
ーティング・システムのエンティティに関する仮定を一切行わない。すなわち、
『タペストリー』およびＴＡＸｉは、Ｘ８６の仮想アドレスもしくは線形アドレ
スではなく、仮想Ｘ８６の物理メモリに関して動作する。（Ｉｎｔｅｌ（インテ
ル）の「仮想」アドレスと「線形」アドレスの間における相違は、この開示に関
してはほとんど現れない；したがって、これらの間における明確な区別が必要と
なる場合を除き、この開示においては、「仮想アドレス」にこれら両方のコンセ
プトを包含させている。）たとえば、物理アドレスを使用することにより、オペ
レーティング・システム・レベルにおいて異なるプロセスの間で共有されるライ
ブラリ・コードは、『タペストリー』インプリメンテーション上において物理メ
モリが共有されることから、自動的にＴＡＸｉプロセスによって共有される。オ
ペレーティング・システムによって共有されるコードは、異なるプロセスにおい
て異なるアドレスにマップされる場合であっても共有される。プロセスが実際に
同一の物理ページを共有しているときには、ＴＡＸｉが同一の翻訳済みコードを
共有することになる。
【０１３３】 翻訳済みコードのバッファは、先入れ先出し（ＦＩＦＯ）順にリサイクルされ
る。翻訳済みコードのバッファに再利用のためのマーキングが行なわれても、直
ちにそれが破棄されることはない；むしろ、再使用のための準備済みという形で
マークされる。コンテンツが破壊される前に再使用のための準備済みバッファ内
への実行の再入があると、そのバッファがＦＩＦＯキューの先頭にリサイクルさ
れる。別の実施態様においては、バッファ内に実行が入ると、常にそれがＦＩＦ
Ｏキューの先頭に移動される；これは、ＬＲＵ（リースト−リーセントリー−ユ
ーズド；もっとも参照されていないページを入れ替える方式）入れ替えポリシー
を近似する。
る。翻訳済みコードのバッファに再利用のためのマーキングが行なわれても、直
ちにそれが破棄されることはない；むしろ、再使用のための準備済みという形で
マークされる。コンテンツが破壊される前に再使用のための準備済みバッファ内
への実行の再入があると、そのバッファがＦＩＦＯキューの先頭にリサイクルさ
れる。別の実施態様においては、バッファ内に実行が入ると、常にそれがＦＩＦ
Ｏキューの先頭に移動される；これは、ＬＲＵ（リースト−リーセントリー−ユ
ーズド；もっとも参照されていないページを入れ替える方式）入れ替えポリシー
を近似する。
【０１３４】 ＴＡＸｉシステムの多くの特徴は、プロファイリングに結びつけられている。
たとえば、プロファイリングされていないコードの領域がホット・スポットとし
て識別されることはなく、したがって翻訳されることもない。翻訳抜きではプロ
ービングが成功することがないため、同様にプロファイリングが行なわれていな
い領域についてはプロービング（後述のセクションＶＩを参照されたい）がディ
セーブルされる。この不変性は、多数の設計の詳細を簡略化し、それについては
以下において適宜論じる。
たとえば、プロファイリングされていないコードの領域がホット・スポットとし
て識別されることはなく、したがって翻訳されることもない。翻訳抜きではプロ
ービングが成功することがないため、同様にプロファイリングが行なわれていな
い領域についてはプロービング（後述のセクションＶＩを参照されたい）がディ
セーブルされる。この不変性は、多数の設計の詳細を簡略化し、それについては
以下において適宜論じる。
【０１３５】 Ｅ．システム全体の制御 ＰＳＷ １９０は、ユーザ‐モードのアクセスが許可されていない機能への、
ユーザ−モードによるアクセスを可能にするＴＡＸｉ＿Ａｃｔｉｖｅ（ＴＡＸｉ
アクティブ）ビット１９８を有している。ＰＳＷ．ＴＡＸｉ＿Ａｃｔｉｖｅ（Ｔ
ＡＸｉアクティブ）１９８は、Ｘ８６プログラムのネイティブ『タペストリー』
翻訳が実行されている間、真にセットされる。ＰＳＷ．ＴＡＸｉ＿Ａｃｔｉｖｅ
（ＴＡＸｉアクティブ）１９８が真のとき、ユーザ‐モードのプログラムは、Ｘ
８６のＬＤＡ／ＳＴＡロック機能にアクセスが許され、すべての『タペストリー
』プロセッサ・レジスタに対する読み出しならびに書き込みアクセスを有し、か
つ拡張ＴＲＡＰインストラクション・ベクトルにアクセスすることができる（よ
り具体的に述べれば、エミュレータ機能の呼び出しが可能になる）。さらに、拡
張精度浮動小数点演算用のＸ８６互換セマンティクスがイネーブルされる。
ユーザ−モードによるアクセスを可能にするＴＡＸｉ＿Ａｃｔｉｖｅ（ＴＡＸｉ
アクティブ）ビット１９８を有している。ＰＳＷ．ＴＡＸｉ＿Ａｃｔｉｖｅ（Ｔ
ＡＸｉアクティブ）１９８は、Ｘ８６プログラムのネイティブ『タペストリー』
翻訳が実行されている間、真にセットされる。ＰＳＷ．ＴＡＸｉ＿Ａｃｔｉｖｅ
（ＴＡＸｉアクティブ）１９８が真のとき、ユーザ‐モードのプログラムは、Ｘ
８６のＬＤＡ／ＳＴＡロック機能にアクセスが許され、すべての『タペストリー
』プロセッサ・レジスタに対する読み出しならびに書き込みアクセスを有し、か
つ拡張ＴＲＡＰインストラクション・ベクトルにアクセスすることができる（よ
り具体的に述べれば、エミュレータ機能の呼び出しが可能になる）。さらに、拡
張精度浮動小数点演算用のＸ８６互換セマンティクスがイネーブルされる。
【０１３６】 プローブが成功すると、ＴＡＸｉ翻訳済みコードにＲＦＥによるリターンを行
う前に、それによってＰＳＷ．ＴＡＸｉ＿Ａｃｔｉｖｅ（ＴＡＸｉアクティブ）
１９８がセットされる。ＴＡＸｉ翻訳済みコードの実行が完了すると、翻訳未済
のＸ８６コードに戻ったプロセスが、コンバータ１３６にＲＦＥによるリターン
を行う前にＰＳＷ．ＴＡＸｉ＿Ａｃｔｉｖｅ（ＴＡＸｉアクティブ）１９８をク
リアする。ＴＡＸｉ翻訳済みコードにおいて例外が発生した場合には、エミュレ
ータ３１６が呼び出されて、その例外をＸ８６仮想マシンに戻す。エミュレータ
３１６は、ＥＰＣ．ＴＡＸｉ＿Ａｃｔｉｖｅ（ＴＡＸｉアクティブ）１９８をチ
ェックしＴＡＸｉにコントロールを戻してＸ８６マシンのコンテキストを復元し
、ＲＦＥによりコンバータ１３６に戻ってＸ８６インストラクションを再実行す
る。
う前に、それによってＰＳＷ．ＴＡＸｉ＿Ａｃｔｉｖｅ（ＴＡＸｉアクティブ）
１９８がセットされる。ＴＡＸｉ翻訳済みコードの実行が完了すると、翻訳未済
のＸ８６コードに戻ったプロセスが、コンバータ１３６にＲＦＥによるリターン
を行う前にＰＳＷ．ＴＡＸｉ＿Ａｃｔｉｖｅ（ＴＡＸｉアクティブ）１９８をク
リアする。ＴＡＸｉ翻訳済みコードにおいて例外が発生した場合には、エミュレ
ータ３１６が呼び出されて、その例外をＸ８６仮想マシンに戻す。エミュレータ
３１６は、ＥＰＣ．ＴＡＸｉ＿Ａｃｔｉｖｅ（ＴＡＸｉアクティブ）１９８をチ
ェックしＴＡＸｉにコントロールを戻してＸ８６マシンのコンテキストを復元し
、ＲＦＥによりコンバータ１３６に戻ってＸ８６インストラクションを再実行す
る。
【０１３７】 Ｆ．ＸＰビットおよび保護されていない例外 再度、図１ａ、１ｂおよび２ａを参照すると、ＴＡＸｉトランスレータ１２４
は、Ｘ８６バイナリの翻訳を生成している。ＴＡＸｉシステムは、全体として非
常に複雑なキャッシュを表し、それにおいてはＸ８６コードがより低速なメモリ
・レベルを表し、翻訳済みＴＡＸｉコードがより高速なメモリ・レベルを表す。
プロファイリングにおいては、いずれのアドレスにおいていずれのイベントが生
じるか、あるいはどこにインストラクションの境界が存在するかといったことに
ついての知識の記録を行うために、ＴＡＸｉが、プロファイリング時に情報のキ
ャッシングを開始する。さらに、バイナリ・トランスレータ１２４がＸ８６コー
ドを、意味論的に等かな『タペストリー』のネイティブ・コードに翻訳するとき
にもキャッシングが行なわれる。Ｘ８６のアーキテクチャ・モデルを侵害しない
ために、ＴＡＸｉは、失効したＸ８６コード、すなわち消失したか修正されたＸ
８６コードに対応する翻訳済み『タペストリー』ネイティブ・コードの実行を防
止している。基礎をなすプライマリ・データ（Ｘ８６インストラクション・テキ
スト）が修正された場合には、ＣＰＵからのメモリ書き込みによるか、あるいは
デバイスからのＤＭＡ書き込みによるかによらず、キャッシュ済みデータ（Ｘ８
６コードおよびそれから生成されたＴＡＸｉコードを記述したプロファイル）が
無効化され、その結果、それが実行されることはなくなる。実行は、修正された
形式のＸ８６テキストに戻される。修正されたＸ８６テキストがホット・スポッ
トになると、それが認識（１２２）され、再翻訳（１２４）が行なわれる。
は、Ｘ８６バイナリの翻訳を生成している。ＴＡＸｉシステムは、全体として非
常に複雑なキャッシュを表し、それにおいてはＸ８６コードがより低速なメモリ
・レベルを表し、翻訳済みＴＡＸｉコードがより高速なメモリ・レベルを表す。
プロファイリングにおいては、いずれのアドレスにおいていずれのイベントが生
じるか、あるいはどこにインストラクションの境界が存在するかといったことに
ついての知識の記録を行うために、ＴＡＸｉが、プロファイリング時に情報のキ
ャッシングを開始する。さらに、バイナリ・トランスレータ１２４がＸ８６コー
ドを、意味論的に等かな『タペストリー』のネイティブ・コードに翻訳するとき
にもキャッシングが行なわれる。Ｘ８６のアーキテクチャ・モデルを侵害しない
ために、ＴＡＸｉは、失効したＸ８６コード、すなわち消失したか修正されたＸ
８６コードに対応する翻訳済み『タペストリー』ネイティブ・コードの実行を防
止している。基礎をなすプライマリ・データ（Ｘ８６インストラクション・テキ
スト）が修正された場合には、ＣＰＵからのメモリ書き込みによるか、あるいは
デバイスからのＤＭＡ書き込みによるかによらず、キャッシュ済みデータ（Ｘ８
６コードおよびそれから生成されたＴＡＸｉコードを記述したプロファイル）が
無効化され、その結果、それが実行されることはなくなる。実行は、修正された
形式のＸ８６テキストに戻される。修正されたＸ８６テキストがホット・スポッ
トになると、それが認識（１２２）され、再翻訳（１２４）が行なわれる。
【０１３８】 通常のキャッシュと同様に、ＴＡＸｉキャッシュは有効ビット−ＸＰビットを
有している（ＰＩＰＭエントリ６４０においては１８４、Ｉ−ＴＬＢにおいては
１８６；図１ａ、１ｂを参照されたい）。Ｘ８６コード、および「キャッシュさ
れた」翻訳済みネイティブ『タペストリー』コードの有効性は、ＸＰ書き込みプ
ロテクト・ビット１８４、１８６、およびページの保護をマネージする例外ハン
ドラによって、ＣＰＵによる修正から保護されている。それとともに、フラグお
よび例外が、コヒーレントな翻訳済み『タペストリー』バイナリを、Ｘ８６プロ
グラムの「キャッシュされた」コピーとして維持し、その一方でＸ８６プログラ
ム（オリジナルのＸ８６形式においてエンコーディングされているか、あるいは
翻訳済みのネイティブ『タペストリー』形式においてエンコーディングされてい
るかによらず）によるメモリに対する書き込みを、その書き込みが自己修正コー
ドをインプリメントする場合であっても可能にする。いずれのモードにおいても
、マシン（Ｘ８６コンバータ１３６またはＴＡＸｉシステムのいずれか）がその
プログラムのセマンティクスを忠実に実行することになる。保護ありおよび保護
なしの例外が、従来の書き込み保護例外と同様な形でプロセスを終了することは
なく、単にそれは、ＴＡＸｉコードの有効性をマネージするために仲裁しなけれ
ばならないことをＴＡＸｉシステムに通知するだけである。
有している（ＰＩＰＭエントリ６４０においては１８４、Ｉ−ＴＬＢにおいては
１８６；図１ａ、１ｂを参照されたい）。Ｘ８６コード、および「キャッシュさ
れた」翻訳済みネイティブ『タペストリー』コードの有効性は、ＸＰ書き込みプ
ロテクト・ビット１８４、１８６、およびページの保護をマネージする例外ハン
ドラによって、ＣＰＵによる修正から保護されている。それとともに、フラグお
よび例外が、コヒーレントな翻訳済み『タペストリー』バイナリを、Ｘ８６プロ
グラムの「キャッシュされた」コピーとして維持し、その一方でＸ８６プログラ
ム（オリジナルのＸ８６形式においてエンコーディングされているか、あるいは
翻訳済みのネイティブ『タペストリー』形式においてエンコーディングされてい
るかによらず）によるメモリに対する書き込みを、その書き込みが自己修正コー
ドをインプリメントする場合であっても可能にする。いずれのモードにおいても
、マシン（Ｘ８６コンバータ１３６またはＴＡＸｉシステムのいずれか）がその
プログラムのセマンティクスを忠実に実行することになる。保護ありおよび保護
なしの例外が、従来の書き込み保護例外と同様な形でプロセスを終了することは
なく、単にそれは、ＴＡＸｉコードの有効性をマネージするために仲裁しなけれ
ばならないことをＴＡＸｉシステムに通知するだけである。
【０１３９】 Ｘ８６コードのページが保護されているとき、つまりＸＰプロテクト・ビット
１８４、１８６が「１」であるとき、Ｘ８６コードに関連付けされたＴＡＸｉコ
ードを無効にするイベントのクラスが２つ存在する。第１は、『タペストリー』
プロセッサがＸ８６ページの１つにストアできることである。これは、プログラ
ムが自己修正コードを使用しているとき、あるいはプログラムがオン‐ザ‐フラ
イで書き込み可能なストレージ（スタックまたはヒープ）内にコードを生成して
いるときに起こり得る。第２は、ＤＭＡデバイスがページに書き込みできること
であり、たとえばプログラムのロードもしくはアクティブ化に続いてプログラム
・テキストのページがページングされ、ページ違反を生じる。いずれの場合にお
いても、『タペストリー』が割り込みを発生し、その割り込み用のハンドラがＸ
Ｐ「有効」ビットをリセットして、そのＸ８６ページに対応するあらゆるＴＡＸ
ｉコードがプローブから到達し得ないことを示す（セクションＶＩ．Ｄを参照す
ると、プロービングは、ＸＰビット１８４、１８６が「１」にセットされている
Ｘ８６ページ上においてのみイネーブルされる）。
１８４、１８６が「１」であるとき、Ｘ８６コードに関連付けされたＴＡＸｉコ
ードを無効にするイベントのクラスが２つ存在する。第１は、『タペストリー』
プロセッサがＸ８６ページの１つにストアできることである。これは、プログラ
ムが自己修正コードを使用しているとき、あるいはプログラムがオン‐ザ‐フラ
イで書き込み可能なストレージ（スタックまたはヒープ）内にコードを生成して
いるときに起こり得る。第２は、ＤＭＡデバイスがページに書き込みできること
であり、たとえばプログラムのロードもしくはアクティブ化に続いてプログラム
・テキストのページがページングされ、ページ違反を生じる。いずれの場合にお
いても、『タペストリー』が割り込みを発生し、その割り込み用のハンドラがＸ
Ｐ「有効」ビットをリセットして、そのＸ８６ページに対応するあらゆるＴＡＸ
ｉコードがプローブから到達し得ないことを示す（セクションＶＩ．Ｄを参照す
ると、プロービングは、ＸＰビット１８４、１８６が「１」にセットされている
Ｘ８６ページ上においてのみイネーブルされる）。
【０１４０】 書き込みプロテクト・ビットを「ＸＰ」と呼んでいるが、本来は「ｅｘｔｅｎ
ｄｅｄ ｐｒｏｐｅｒｔｙ（拡張プロパティ）」の略語である。つまり、ページ
用のＩＳＡビット（ＰＦＡＴ １７２においては１８０、Ｉ−ＴＬＢにおいては
１８２）がＸ８６ ＩＳＡを示しているとき、ＸＰビット（ＰＩＰＭエントリ６
４０においては１８４、Ｉ−ＴＬＢにおいては１８６）が解釈されて、そのペー
ジに関する修正プロテクト・プロパティがエンコードされる。ＸＰビット１８４
、１８６は、ページごとの細分性で保護メカニズムをコントロールする。マシン
全体に関する保護システムは、ＴＡＸｉ＿Ｃｏｎｔｒｏｌ．ｕｎｐｒ（ＴＡＸｉ
＿コントロール．ｕｎｐｒ）ビット（ＴＡＸｉ＿Ｃｏｎｔｒｏｌ（ＴＡＸｉコン
トロール）レジスタのビット＜６０＞、すなわち図４ｇの４６８；後述のセクシ
ョンＶ．Ｅを参照されたい）によってイネーブルおよびディセーブルがコントロ
ールされる。
ｄｅｄ ｐｒｏｐｅｒｔｙ（拡張プロパティ）」の略語である。つまり、ページ
用のＩＳＡビット（ＰＦＡＴ １７２においては１８０、Ｉ−ＴＬＢにおいては
１８２）がＸ８６ ＩＳＡを示しているとき、ＸＰビット（ＰＩＰＭエントリ６
４０においては１８４、Ｉ−ＴＬＢにおいては１８６）が解釈されて、そのペー
ジに関する修正プロテクト・プロパティがエンコードされる。ＸＰビット１８４
、１８６は、ページごとの細分性で保護メカニズムをコントロールする。マシン
全体に関する保護システムは、ＴＡＸｉ＿Ｃｏｎｔｒｏｌ．ｕｎｐｒ（ＴＡＸｉ
＿コントロール．ｕｎｐｒ）ビット（ＴＡＸｉ＿Ｃｏｎｔｒｏｌ（ＴＡＸｉコン
トロール）レジスタのビット＜６０＞、すなわち図４ｇの４６８；後述のセクシ
ョンＶ．Ｅを参照されたい）によってイネーブルおよびディセーブルがコントロ
ールされる。
【０１４１】 物理的なページは、マネジメントに関して『タペストリー』オペレーティング
・システム（図３ａの３１２）とＸ８６オペレーティング・システムの間におい
て分割され、それに応じてそのページ用のＰＦＡＴ．ＩＳＡビット１８０（Ｉ−
ＴＬＢ．ＩＳＡビット１８２内にキャッシュされる）が、『タペストリー』につ
いては「０」、Ｘ８６については「１」にそれぞれセットされる。すべてのＸ８
６ページについて、ＸＰビット（ＰＦＡＴ １７２においては１８４、Ｉ−ＴＬ
Ｂ １１６においては１８６）が「保護なし」を示す「０」にクリアされる。Ｘ
Ｐビット１８４、１８６は、『タペストリー』ページ上には効果を及ぼさない。
・システム（図３ａの３１２）とＸ８６オペレーティング・システムの間におい
て分割され、それに応じてそのページ用のＰＦＡＴ．ＩＳＡビット１８０（Ｉ−
ＴＬＢ．ＩＳＡビット１８２内にキャッシュされる）が、『タペストリー』につ
いては「０」、Ｘ８６については「１」にそれぞれセットされる。すべてのＸ８
６ページについて、ＸＰビット（ＰＦＡＴ １７２においては１８４、Ｉ−ＴＬ
Ｂ １１６においては１８６）が「保護なし」を示す「０」にクリアされる。Ｘ
Ｐビット１８４、１８６は、『タペストリー』ページ上には効果を及ぼさない。
【０１４２】 ＸＰビット１８４、１８６の振る舞いは、ＭＥＳＩ（Ｍｏｄｉｆｉｅｄ，Ｅｘ
ｃｌｕｓｉｖｅ，Ｓｈａｒｅｄ，Ｉｎｖａｌｉｄ、つまり修正、排他、共有、無
効）キャッシュ・プロトコルにある意味で類似している。ＸＰの「保護なし」状
態は、概略でＭＥＳＩの「排他」状態に等価であり、このページからキャッシュ
される情報はなく、ページは保護されないまま残されるという意味を有する。Ｘ
Ｐ「保護あり」状態は、概略でＭＥＳＩの「共有」状態に等価であり、このペー
ジから情報がキャッシュされることは可能だが、このページをパージした後でな
ければ書き込みはできないという意味を有する。４つのポイントの類比を次の表
２に示す。
ｃｌｕｓｉｖｅ，Ｓｈａｒｅｄ，Ｉｎｖａｌｉｄ、つまり修正、排他、共有、無
効）キャッシュ・プロトコルにある意味で類似している。ＸＰの「保護なし」状
態は、概略でＭＥＳＩの「排他」状態に等価であり、このページからキャッシュ
される情報はなく、ページは保護されないまま残されるという意味を有する。Ｘ
Ｐ「保護あり」状態は、概略でＭＥＳＩの「共有」状態に等価であり、このペー
ジから情報がキャッシュされることは可能だが、このページをパージした後でな
ければ書き込みはできないという意味を有する。４つのポイントの類比を次の表
２に示す。
【０１４３】
【表２】
【０１４４】 アクション１：データのキャッシュ済みコピーをすべて破棄し、キャッシュな
し／排他状態に遷移する。 アクション２：共有／複製コピーをフェッチし、キャッシュあり／共有状態に
遷移する。
し／排他状態に遷移する。 アクション２：共有／複製コピーをフェッチし、キャッシュあり／共有状態に
遷移する。
【０１４５】 ＭＥＳＩの「共有された」キャッシュ・ラインに対する書き込みは、他のすべ
てのプロセッサに対してキャッシュ・ラインをパージし、それらのラインを「排
他」にセットすることを強制する。同様に、ＸＰ保護（１８４、１８６）された
ページに対する書き込みは、そのページを保護なしにセットさせる。表２におい
ては、これら２つの類似したアクションが「アクション１」として示されている
。ＩＳＡビット１８０、１８２が「１」であり、ＸＰビット１８４、１８６が「
１」であれば、これは保護されたＸ８６インストラクション・ページである。Ｘ
Ｐビット１８４、１８６が「１」にセット（保護）されているＸ８６ ＩＳＡペ
ージに対するストアは、カレント・コードがＸ８６ネイティブ・コードであるか
、あるいはＴＡＸｉコードであるかによらず、中止され、コントロールが保護あ
り例外ハンドラに渡される。ハンドラは、そのページのＸＰビット１８４、１８
６を「０」にセットすることによって、そのページを保護なしとしてマークする
。そのページに関連付けされているすべてのＴＡＸｉコードは破棄され、この破
棄を反映するべく、ＴＡＸｉコードを追跡するＰＩＰＭデータベース６０２がク
リアされる。その後、ストアがリトライされる−−そのページのＸＰビット１８
４、１８６が「０」にクリアされていること（保護なし）から、今回のストアは
成功することになる。ＴＡＸｉコードが、Ｘ８６ページに書き込む場合であって
、このＴＡＸｉコードがその翻訳である場合には、全体的なメカニズムは機能す
る−−例外ハンドラは、実行中のＴＡＸｉコードを無効にし、コンバータに戻り
、そのストアを実行したＴＡＸｉコードに代えてオリジナルのＸ８６テキストに
戻す。
てのプロセッサに対してキャッシュ・ラインをパージし、それらのラインを「排
他」にセットすることを強制する。同様に、ＸＰ保護（１８４、１８６）された
ページに対する書き込みは、そのページを保護なしにセットさせる。表２におい
ては、これら２つの類似したアクションが「アクション１」として示されている
。ＩＳＡビット１８０、１８２が「１」であり、ＸＰビット１８４、１８６が「
１」であれば、これは保護されたＸ８６インストラクション・ページである。Ｘ
Ｐビット１８４、１８６が「１」にセット（保護）されているＸ８６ ＩＳＡペ
ージに対するストアは、カレント・コードがＸ８６ネイティブ・コードであるか
、あるいはＴＡＸｉコードであるかによらず、中止され、コントロールが保護あ
り例外ハンドラに渡される。ハンドラは、そのページのＸＰビット１８４、１８
６を「０」にセットすることによって、そのページを保護なしとしてマークする
。そのページに関連付けされているすべてのＴＡＸｉコードは破棄され、この破
棄を反映するべく、ＴＡＸｉコードを追跡するＰＩＰＭデータベース６０２がク
リアされる。その後、ストアがリトライされる−−そのページのＸＰビット１８
４、１８６が「０」にクリアされていること（保護なし）から、今回のストアは
成功することになる。ＴＡＸｉコードが、Ｘ８６ページに書き込む場合であって
、このＴＡＸｉコードがその翻訳である場合には、全体的なメカニズムは機能す
る−−例外ハンドラは、実行中のＴＡＸｉコードを無効にし、コンバータに戻り
、そのストアを実行したＴＡＸｉコードに代えてオリジナルのＸ８６テキストに
戻す。
【０１４６】 「排他」キャッシュ・ラインに対する書き込み、もしくはＸＰ保護なし（１８
４、１８６）ページに対する書き込みは、状態変化を招かない。ＸＰビット１８
４、１８６が「０」（保護なし）であれば、ストアを完了することができる。表
２においては、これら２つの状態が「３」として示されている。
４、１８６）ページに対する書き込みは、状態変化を招かない。ＸＰビット１８
４、１８６が「０」（保護なし）であれば、ストアを完了することができる。表
２においては、これら２つの状態が「３」として示されている。
【０１４７】 ＭＥＳＩの「共有」キャッシュ・ラインからの読み出しは、そのキャッシュ内
のデータがカレントであることから追加の遅延を伴うことなく進められる。同様
に、コンバータ１３６によるＸＰ保護（１８４、１８６）されたページからのイ
ンストラクションの実行は、翻訳済みＴＡＸｉコードがそのページ上のインスト
ラクションから生成されたものであれば、そのＴＡＸｉコードがカレントである
ことから遅延を伴うことなく進められ、プロファイリングおよびプロービングの
メカニズム（４００、６００；後述するセクションＶおよびＶＩを参照されたい
）は適正に振る舞う。表２においては、これらの類似した応答が「４」として示
されている。
のデータがカレントであることから追加の遅延を伴うことなく進められる。同様
に、コンバータ１３６によるＸＰ保護（１８４、１８６）されたページからのイ
ンストラクションの実行は、翻訳済みＴＡＸｉコードがそのページ上のインスト
ラクションから生成されたものであれば、そのＴＡＸｉコードがカレントである
ことから遅延を伴うことなく進められ、プロファイリングおよびプロービングの
メカニズム（４００、６００；後述するセクションＶおよびＶＩを参照されたい
）は適正に振る舞う。表２においては、これらの類似した応答が「４」として示
されている。
【０１４８】 別のプロセッサにおいて「排他」状態に維持されているキャッシュ・ラインか
らの読み出しは、当該別のプロセッサからメモリにそのラインをストアすること
を強制し、その後そのラインは、読み出しているプロセッサのキャッシュ内にお
いて「共有」状態として読み出される。同様に、コンバータ１３６がＸＰ保護（
１８４、１８６）のないページ（ＩＳＡが「１」すなわちＸ８６コードを表し、
ＸＰビット１８４、１８６が「０」すなわち保護なしを示す）からのコードを実
行し、特定の追加の条件とともに、プロファイルをトレース‐パケット・エント
リに書き込もうとしているとき、マシンは「保護なし」例外を取り、対応するハ
ンドラに向きを変える。ハンドラは、そのページを保護し、そのページを他のプ
ロセッサと同期させる。表２においては、これらの類似のアクションが「アクシ
ョン２」として示されている。保護なし例外は、保護されていないＸ８６ページ
（後述のセクションＩＩにあるように、そのページのＩ−ＴＬＢ．ＩＳＡビット
１８２が「１」であり、かつＩ−ＴＬＢ．ＸＰビット１８６が「０」になってい
る）からインストラクションがフェッチされ、ＴＡＸｉ＿Ｃｏｎｔｒｏｌ．ｕｎ
ｐｒ（ＴＡＸｉ＿コントロール．ｕｎｐｒ）４６８が「１」であり、かつ次に示
すいずれかの場合に生じる。
らの読み出しは、当該別のプロセッサからメモリにそのラインをストアすること
を強制し、その後そのラインは、読み出しているプロセッサのキャッシュ内にお
いて「共有」状態として読み出される。同様に、コンバータ１３６がＸＰ保護（
１８４、１８６）のないページ（ＩＳＡが「１」すなわちＸ８６コードを表し、
ＸＰビット１８４、１８６が「０」すなわち保護なしを示す）からのコードを実
行し、特定の追加の条件とともに、プロファイルをトレース‐パケット・エント
リに書き込もうとしているとき、マシンは「保護なし」例外を取り、対応するハ
ンドラに向きを変える。ハンドラは、そのページを保護し、そのページを他のプ
ロセッサと同期させる。表２においては、これらの類似のアクションが「アクシ
ョン２」として示されている。保護なし例外は、保護されていないＸ８６ページ
（後述のセクションＩＩにあるように、そのページのＩ−ＴＬＢ．ＩＳＡビット
１８２が「１」であり、かつＩ−ＴＬＢ．ＸＰビット１８６が「０」になってい
る）からインストラクションがフェッチされ、ＴＡＸｉ＿Ｃｏｎｔｒｏｌ．ｕｎ
ｐｒ（ＴＡＸｉ＿コントロール．ｕｎｐｒ）４６８が「１」であり、かつ次に示
すいずれかの場合に生じる。
【０１４９】 （１）プロファイル取り込みインストラクションが発行されて新しいプロファ
イル・パケットが開始された場合（ＴＡＸｉ＿Ｓｔａｔｅ．Ｐｒｏｆｉｌｅ＿Ａ
ｃｔｉｖｅ（図４ｈの４８２；ＴＡＸｉ＿状態．プロファイル＿アクティブ）が
「０」、ＴＡＸｉ＿Ｓｔａｔｅ．Ｐｒｏｆｉｌｅ＿Ｒｅｑｕｅｓｔ（ＴＡＸｉ＿
状態．プロファイル＿リクエスト）４８４が「１」、かつＴＡＸｉ＿Ｓｔａｔｅ
．Ｅｖｅｎｔ＿Ｃｏｄｅ＿Ｌａｔｃｈ（ＴＡＸｉ＿状態．イベント＿コード＿ラ
ッチ）４８６、４８７が、図４ｂの「開始パケット」４１８が真であるイベント
・コードを含むとき）または、
イル・パケットが開始された場合（ＴＡＸｉ＿Ｓｔａｔｅ．Ｐｒｏｆｉｌｅ＿Ａ
ｃｔｉｖｅ（図４ｈの４８２；ＴＡＸｉ＿状態．プロファイル＿アクティブ）が
「０」、ＴＡＸｉ＿Ｓｔａｔｅ．Ｐｒｏｆｉｌｅ＿Ｒｅｑｕｅｓｔ（ＴＡＸｉ＿
状態．プロファイル＿リクエスト）４８４が「１」、かつＴＡＸｉ＿Ｓｔａｔｅ
．Ｅｖｅｎｔ＿Ｃｏｄｅ＿Ｌａｔｃｈ（ＴＡＸｉ＿状態．イベント＿コード＿ラ
ッチ）４８６、４８７が、図４ｂの「開始パケット」４１８が真であるイベント
・コードを含むとき）または、
【０１５０】 （２）コンバータ・レシピ内の最初のインストラクションが発行され、ＴＡＸ
ｉ＿Ｓｔａｔｅ．Ｐｒｏｆｉｌｅ＿Ａｃｔｉｖｅ（ＴＡＸｉ＿状態．プロファイ
ル＿アクティブ）４８２が「１」の場合。 この式のＴＡＸｉ＿Ｓｔａｔｅ（ＴＡＸｉ＿状態）項については、セクション
Ｖ．ＥならびにＶ．Ｆおよび図４ｇ、４ｈ、５ａならびに５ｂにおいて説明する
。
ｉ＿Ｓｔａｔｅ．Ｐｒｏｆｉｌｅ＿Ａｃｔｉｖｅ（ＴＡＸｉ＿状態．プロファイ
ル＿アクティブ）４８２が「１」の場合。 この式のＴＡＸｉ＿Ｓｔａｔｅ（ＴＡＸｉ＿状態）項については、セクション
Ｖ．ＥならびにＶ．Ｆおよび図４ｇ、４ｈ、５ａならびに５ｂにおいて説明する
。
【０１５１】 保護なし例外ハンドラは、ＥＰＣ．ＥＩＰ（ＥＰＣは例外によってスタックに
プッシュされたネイティブ例外ワード（インストラクション・ポインタおよびＰ
ＳＷ）であり、ＥＰＣ．ＥＩＰは、インストラクション・ポインタの値である）
から、もしくはＴＬＢ違反アドレス・プロセッサ・レジスタからフェッチされた
インストラクションの物理ページ・アドレスを調べる。割り込みサービス・ルー
チンは、そのページ用のＰＦＡＴ．ＸＰビット１８４およびＩ−ＴＬＢ．ＸＰビ
ット１８６を「１」にセットし、そのページが保護されていることを示す。この
情報は、共有メモリ・マルチプロセッサのキャッシュ・システムにおける「ＴＬ
Ｂシュート‐ダウン」に類似した態様に従って他の『タペストリー』プロセッサ
およびＤＭＵ（ＤＭＡモニタリング・ユニット）７００に伝播される。例外ハン
ドラは、カレント・プロファイル・パケット（後述するセクションＶ．Ｆを参照
されたい）を中止するか、あるいはプロファイル・パケットを継続できるコンテ
キストにマシンを置く。その後例外ハンドラは、コンバータ１３６に戻って実行
を再開する。
プッシュされたネイティブ例外ワード（インストラクション・ポインタおよびＰ
ＳＷ）であり、ＥＰＣ．ＥＩＰは、インストラクション・ポインタの値である）
から、もしくはＴＬＢ違反アドレス・プロセッサ・レジスタからフェッチされた
インストラクションの物理ページ・アドレスを調べる。割り込みサービス・ルー
チンは、そのページ用のＰＦＡＴ．ＸＰビット１８４およびＩ−ＴＬＢ．ＸＰビ
ット１８６を「１」にセットし、そのページが保護されていることを示す。この
情報は、共有メモリ・マルチプロセッサのキャッシュ・システムにおける「ＴＬ
Ｂシュート‐ダウン」に類似した態様に従って他の『タペストリー』プロセッサ
およびＤＭＵ（ＤＭＡモニタリング・ユニット）７００に伝播される。例外ハン
ドラは、カレント・プロファイル・パケット（後述するセクションＶ．Ｆを参照
されたい）を中止するか、あるいはプロファイル・パケットを継続できるコンテ
キストにマシンを置く。その後例外ハンドラは、コンバータ１３６に戻って実行
を再開する。
【０１５２】 ＴＡＸｉ＿Ｃｏｎｔｒｏｌ．ｕｎｐｒ（図４ｇの４６８；ＴＡＸｉ＿コントロ
ール．ｕｎｐｒ）がクリアされると、ＸＰビット１８４、１８６の値が無視され
る：例外は生成されず、ＴＡＸｉソフトウエアは、プロファイル・パケットの確
認および「保護された」ページ属性のセットを引き受ける。
ール．ｕｎｐｒ）がクリアされると、ＸＰビット１８４、１８６の値が無視され
る：例外は生成されず、ＴＡＸｉソフトウエアは、プロファイル・パケットの確
認および「保護された」ページ属性のセットを引き受ける。
【０１５３】 別の実施態様においては、保護なし例外ハンドラがカレント・プロファイル・
パケットを中止し、そのページのアイデンティティを調べる。その後、仮想メモ
リ・システムにおけるページ・ピュアリファイアに類似のレイジー・エージェン
トがＰＦＡＴ．ＸＰビット１８４、Ｉ−ＴＬＢ．ＸＰビット１８６、およびＤＭ
Ｕ（ＤＭＡモニタリング・ユニット）を操作してそのページを保護する。次にそ
のページに実行が入るとき、そのページは保護されており、プロファイリングは
通常のコースを進むことになる。
パケットを中止し、そのページのアイデンティティを調べる。その後、仮想メモ
リ・システムにおけるページ・ピュアリファイアに類似のレイジー・エージェン
トがＰＦＡＴ．ＸＰビット１８４、Ｉ−ＴＬＢ．ＸＰビット１８６、およびＤＭ
Ｕ（ＤＭＡモニタリング・ユニット）を操作してそのページを保護する。次にそ
のページに実行が入るとき、そのページは保護されており、プロファイリングは
通常のコースを進むことになる。
【０１５４】 保護されたページに対する書き込みを試みると（たとえば自己修正コードによ
る、あるいはテキストとデータが混合されたページに対する書き込み）それがト
ラップされ、そのページが再度保護なしにセットされる。
る、あるいはテキストとデータが混合されたページに対する書き込み）それがト
ラップされ、そのページが再度保護なしにセットされる。
【０１５５】 ＴＡＸｉ＿Ｃｏｎｔｒｏｌ．ｕｎｐｒ（ＴＡＸｉ＿コントロール．ｕｎｐｒ）
４６８が「１」の間、保護されていないページに関するプロファイルを試みるこ
とが、保護なし例外を生じさせ、かつ保護なし例外ハンドラによってそのページ
が保護されるか、あるいはそのプロファイル・パケットが中止されることから、
最終的にはプロファイリングがディセーブルされる。保護されていないページに
関するプロファイリングをオフにすることは、保護されていないページがホット
・スポットとして認識されないこと、したがって翻訳されないことを保証する。
それに対して、ページが保護できないとき（たとえばそのページがアドレス空間
ゼロの良好な振る舞いを有するメモリではなく、Ｉ／Ｏバスにマップされている
場合）、現在収集されているすべてのプロファイル・パケットが中止される。こ
の規則のインプリメンテーションおよびいくつかの限定的な例外については、後
述のセクションＶ．Ｈにおいて説明する。
４６８が「１」の間、保護されていないページに関するプロファイルを試みるこ
とが、保護なし例外を生じさせ、かつ保護なし例外ハンドラによってそのページ
が保護されるか、あるいはそのプロファイル・パケットが中止されることから、
最終的にはプロファイリングがディセーブルされる。保護されていないページに
関するプロファイリングをオフにすることは、保護されていないページがホット
・スポットとして認識されないこと、したがって翻訳されないことを保証する。
それに対して、ページが保護できないとき（たとえばそのページがアドレス空間
ゼロの良好な振る舞いを有するメモリではなく、Ｉ／Ｏバスにマップされている
場合）、現在収集されているすべてのプロファイル・パケットが中止される。こ
の規則のインプリメンテーションおよびいくつかの限定的な例外については、後
述のセクションＶ．Ｈにおいて説明する。
【０１５６】 ＸＰ保護メカニズムについては、後述のセクションＶＩＩＩにおいてさらに詳
しく説明する。ＤＭＡデバイスによる書き込みに対してページを保護するための
第２の保護メカニズムについては、後述のセクションＶＩＩにおいて説明する。
しく説明する。ＤＭＡデバイスによる書き込みに対してページを保護するための
第２の保護メカニズムについては、後述のセクションＶＩＩにおいて説明する。
【０１５７】 ＩＩ．プログラム・テキストのための命令セットアーキテクチャ（ＩＳＡ）の指
標 図１ａ、１ｂ、１ｃおよび１ｄを参照すると、プログラムは、領域１７６に分
割され、それぞれの領域が対応するフラグ１８０を有している。フラグ１８０は
、ＩＳＡのアサート（１７８）を行い、その下に、インストラクション・デコー
ド・ユニット１３４、１３６、１４０が、パイプライン１２０に対して直接、Ｉ
ＳＡ選択１７８によってインストラクションｆ １３８をデコードすることにな
る。ＩＳＡビット１８０、１８２が「１」となっているページ１７６からインス
トラクションがフェッチされると、そのインストラクションが、ＩＳＡ選択１７
８のコントロールの下にパイプラインの変換ステージ１３４、１３６に渡され、
それにおいてインストラクションがＩｎｔｅｌ（インテル）Ｘ８６インストラク
ションとして解釈される。領域は、仮想メモリもしくは物理メモリのいずれにお
いても隣接している必要はない−−Ｘ８６テキストの領域は、ページごとを基準
に、ネイティブ『タペストリー』テキストの領域と混在することができる。
標 図１ａ、１ｂ、１ｃおよび１ｄを参照すると、プログラムは、領域１７６に分
割され、それぞれの領域が対応するフラグ１８０を有している。フラグ１８０は
、ＩＳＡのアサート（１７８）を行い、その下に、インストラクション・デコー
ド・ユニット１３４、１３６、１４０が、パイプライン１２０に対して直接、Ｉ
ＳＡ選択１７８によってインストラクションｆ １３８をデコードすることにな
る。ＩＳＡビット１８０、１８２が「１」となっているページ１７６からインス
トラクションがフェッチされると、そのインストラクションが、ＩＳＡ選択１７
８のコントロールの下にパイプラインの変換ステージ１３４、１３６に渡され、
それにおいてインストラクションがＩｎｔｅｌ（インテル）Ｘ８６インストラク
ションとして解釈される。領域は、仮想メモリもしくは物理メモリのいずれにお
いても隣接している必要はない−−Ｘ８６テキストの領域は、ページごとを基準
に、ネイティブ『タペストリー』テキストの領域と混在することができる。
【０１５８】 １つのＩＳＡに関して記述されたプログラムは、いずれのＩＳＡでコーディン
グされたライブラリ・ルーチンも呼び出すことができる。たとえば、特定のプロ
グラムが、データベース・マネジメント・システムおよびマルチメディア機能を
ともに使用することができる。マルチメディア・サービスは、最適化済み『タペ
ストリー』ネイティブ・コードのライブラリによって提供することができる。デ
ータベース・マネージャは、Ｘ８６用の既製のデータベース・システムとなるこ
ともある。呼び出しているプログラムは、Ｘ８６もしくは『タペストリー』のい
ずれに対してコンパイルされているかによらず、容易に両方のライブラリを呼び
出すことが可能であり、またその組み合わせもシームレスな協働を提供する。
グされたライブラリ・ルーチンも呼び出すことができる。たとえば、特定のプロ
グラムが、データベース・マネジメント・システムおよびマルチメディア機能を
ともに使用することができる。マルチメディア・サービスは、最適化済み『タペ
ストリー』ネイティブ・コードのライブラリによって提供することができる。デ
ータベース・マネージャは、Ｘ８６用の既製のデータベース・システムとなるこ
ともある。呼び出しているプログラムは、Ｘ８６もしくは『タペストリー』のい
ずれに対してコンパイルされているかによらず、容易に両方のライブラリを呼び
出すことが可能であり、またその組み合わせもシームレスな協働を提供する。
【０１５９】 一実施態様においては、ＩＳＡビットのインスタンスが２つの場所に作られる
；すなわち、マスタ・コピー１８０および高速アクセスのためのキャッシュ・コ
ピー１８２である。マスタ・コピー１８０は、ＰＦＡＴ １７２内の各エントリ
１７４に含まれるシングル・ビットである。メモリ１１８の各物理ページに対応
してそれぞれ１つのＰＦＡＴエントリ１７４が存在し、所定のＰＦＡＴエントリ
１７４内のＩＳＡビット１８０の値は、『タペストリー』プロセッサ１００が、
対応するページからフェッチしたインストラクションをネイティブ・インストラ
クション・セットのアーキテクチャの下に解釈するか、あるいはＸ８６インスト
ラクションとして解釈するかをコントロールする。Ｉ−ＴＬＢミスに応答して、
Ｉｎｔｅｌ（インテル）フォーマットのページ・テーブルからＩ−ＴＬＢ内に、
キャッシュ済みコピー１８２としてＰＴＥがロードされる。このページ・テーブ
ルからの物理ページ・フレーム番号は、ＰＦＡＴ １７２にインデクスを行うた
めに使用され、対応するＰＦＡＴエントリ１７４を見つけ出し、ＰＦＡＴエント
リ１７４からの情報を使用してＩｎｔｅｌ（インテル）フォーマットのＩ−ＴＬ
Ｂエントリを補う。このように、インストラクションのフェッチ１１０の間の、
ビットのクエリが行なわれる時点までには、ＩＳＡビット１８０ビットが、この
種のクエリに関する本来のロケーション、すなわちＩ−ＴＬＢ １１６に収めら
れる。同様に、プロセッサが、一体化されたインストラクションおよびデータＴ
ＬＢを使用する場合には、ページ・テーブルおよびＰＦＡＴ情報が、一体化ＴＬ
Ｂ内の適切なエントリにロードされる。
；すなわち、マスタ・コピー１８０および高速アクセスのためのキャッシュ・コ
ピー１８２である。マスタ・コピー１８０は、ＰＦＡＴ １７２内の各エントリ
１７４に含まれるシングル・ビットである。メモリ１１８の各物理ページに対応
してそれぞれ１つのＰＦＡＴエントリ１７４が存在し、所定のＰＦＡＴエントリ
１７４内のＩＳＡビット１８０の値は、『タペストリー』プロセッサ１００が、
対応するページからフェッチしたインストラクションをネイティブ・インストラ
クション・セットのアーキテクチャの下に解釈するか、あるいはＸ８６インスト
ラクションとして解釈するかをコントロールする。Ｉ−ＴＬＢミスに応答して、
Ｉｎｔｅｌ（インテル）フォーマットのページ・テーブルからＩ−ＴＬＢ内に、
キャッシュ済みコピー１８２としてＰＴＥがロードされる。このページ・テーブ
ルからの物理ページ・フレーム番号は、ＰＦＡＴ １７２にインデクスを行うた
めに使用され、対応するＰＦＡＴエントリ１７４を見つけ出し、ＰＦＡＴエント
リ１７４からの情報を使用してＩｎｔｅｌ（インテル）フォーマットのＩ−ＴＬ
Ｂエントリを補う。このように、インストラクションのフェッチ１１０の間の、
ビットのクエリが行なわれる時点までには、ＩＳＡビット１８０ビットが、この
種のクエリに関する本来のロケーション、すなわちＩ−ＴＬＢ １１６に収めら
れる。同様に、プロセッサが、一体化されたインストラクションおよびデータＴ
ＬＢを使用する場合には、ページ・テーブルおよびＰＦＡＴ情報が、一体化ＴＬ
Ｂ内の適切なエントリにロードされる。
【０１６０】 別の実施態様においては、順方向マッピングであるか逆方向マッピングである
かによらず、ＩＳＡビット１８０がアドレス変換テーブル内に配置される。この
実施態様は、すでに存在する固定仮想メモリ・アーキテクチャのインプリメンテ
ーションに対する拘束が緩い実施態様においてより望ましく、それにおいては、
コンピュータの設計者が、複数アーキテクチャのインプリメンテーションに関す
るより多くのコントロールを有することができる。さらに別の実施態様において
は、ＩＳＡビット１８０、１８２を、Ｉ‐キャッシュ１１２内のデータとしてコ
ピーすることができる。
かによらず、ＩＳＡビット１８０がアドレス変換テーブル内に配置される。この
実施態様は、すでに存在する固定仮想メモリ・アーキテクチャのインプリメンテ
ーションに対する拘束が緩い実施態様においてより望ましく、それにおいては、
コンピュータの設計者が、複数アーキテクチャのインプリメンテーションに関す
るより多くのコントロールを有することができる。さらに別の実施態様において
は、ＩＳＡビット１８０、１８２を、Ｉ‐キャッシュ１１２内のデータとしてコ
ピーすることができる。
【０１６１】 実行のフローが１つのＩＳＡ １８０、１８２のページから別のページに移る
とき（たとえば、コントロール・フローのソースが１つのＩＳＡ内にあり、その
ディスティネーションが他に含まれるとき）、『タペストリー』は変化を検出し
、「遷移例外」と呼ばれる例外を取るする。この例外は、プロセッサを２つの例
外ハンドラのうちの一方、すなわち『タペストリー』−Ｘ８６ハンドラ（図３ｉ
の３４０）またはＸ８６−『タペストリー』ハンドラ（図３ｈの３２０）に向け
、それにおいて特定の状態ハウスキーピングが実行される。特に、例外ハンドラ
はＥＰＣ（割り込みが行なわれたＸ８６プロセスの状態をスナップショットする
ＰＳＷのコピー）内のＩＳＡビット１９４を変更し、それにより、遷移例外ハン
ドラ３２０、３４０のエンドにおいてＲＦＥ（例外からのリターンを示すインス
トラクション）は、変更されたＥＰＣ．ＩＳＡビット１９４をＰＳＷ内にロード
する。ＰＳＷ．ＩＳＡビット１９４の内容は、プロセッサ１００の実際の実行を
コントロールする状態変数であり、変更されたＩＳＡ選択１７８は、実行を再開
したときに有効になる。ＰＦＡＴ．ＩＳＡコピー１８０およびＩ−ＴＬＢ．ＩＳ
Ａコピー１８２は、例外に関するトリガを行うだけである。この例外メカニズム
によって、古いＩＳＡ内のインストラクションをパイプラインから排出し、新し
いＩＳＡモードの実行に対する変更を有効にするために必要となるコントロール
回路の量を抑えることが可能になる。
とき（たとえば、コントロール・フローのソースが１つのＩＳＡ内にあり、その
ディスティネーションが他に含まれるとき）、『タペストリー』は変化を検出し
、「遷移例外」と呼ばれる例外を取るする。この例外は、プロセッサを２つの例
外ハンドラのうちの一方、すなわち『タペストリー』−Ｘ８６ハンドラ（図３ｉ
の３４０）またはＸ８６−『タペストリー』ハンドラ（図３ｈの３２０）に向け
、それにおいて特定の状態ハウスキーピングが実行される。特に、例外ハンドラ
はＥＰＣ（割り込みが行なわれたＸ８６プロセスの状態をスナップショットする
ＰＳＷのコピー）内のＩＳＡビット１９４を変更し、それにより、遷移例外ハン
ドラ３２０、３４０のエンドにおいてＲＦＥ（例外からのリターンを示すインス
トラクション）は、変更されたＥＰＣ．ＩＳＡビット１９４をＰＳＷ内にロード
する。ＰＳＷ．ＩＳＡビット１９４の内容は、プロセッサ１００の実際の実行を
コントロールする状態変数であり、変更されたＩＳＡ選択１７８は、実行を再開
したときに有効になる。ＰＦＡＴ．ＩＳＡコピー１８０およびＩ−ＴＬＢ．ＩＳ
Ａコピー１８２は、例外に関するトリガを行うだけである。この例外メカニズム
によって、古いＩＳＡ内のインストラクションをパイプラインから排出し、新し
いＩＳＡモードの実行に対する変更を有効にするために必要となるコントロール
回路の量を抑えることが可能になる。
【０１６２】 『タペストリー』アーキテクチャおよびＸ８６アーキテクチャが共通のデータ
表現（ともにリトル・エンディアン、３２ビット・アドレス、ＩＥＥＥ−７５４
浮動小数点、構造メンバ・アライメント規則等）を共有することから、プロセス
は、マシンのデータ・ストレージ状態に対する変更を必要とすることなく新しい
ＩＳＡにおいて実行を再開することができる。
表現（ともにリトル・エンディアン、３２ビット・アドレス、ＩＥＥＥ−７５４
浮動小数点、構造メンバ・アライメント規則等）を共有することから、プロセス
は、マシンのデータ・ストレージ状態に対する変更を必要とすることなく新しい
ＩＳＡにおいて実行を再開することができる。
【０１６３】 別の実施態様においては、マシンの実行がＩＳＡビット１９４のＩ−ＴＬＢ．
ＩＳＡコピーによってコントロールされ、ＰＳＷ．ＩＳＡコピー１９０がコント
ロール・ビットではなく、ヒストリ・ビットになる。ＩＳＡビット１８０、１８
２が以前のページのＩＳＡビット１８０、１８２と一致しないページに実行のフ
ローが向けられるとき、インプリメンテーションを行う側の選択肢として、マシ
ンに遷移例外を取らせるか、あるいは遷移例外を取らせずに「ギア・チェンジ」
を行わせることができる。
ＩＳＡコピーによってコントロールされ、ＰＳＷ．ＩＳＡコピー１９０がコント
ロール・ビットではなく、ヒストリ・ビットになる。ＩＳＡビット１８０、１８
２が以前のページのＩＳＡビット１８０、１８２と一致しないページに実行のフ
ローが向けられるとき、インプリメンテーションを行う側の選択肢として、マシ
ンに遷移例外を取らせるか、あるいは遷移例外を取らせずに「ギア・チェンジ」
を行わせることができる。
【０１６４】 プロセッサ・コントロール・レジスタの１つに、「ページ・プロパティ・イネ
ーブル」ビットが含まれている。システムがパワー・オンになったときのこのビ
ットは「０」であり、ページ・プロパティはディセーブルである。この状態にお
いては、ＰＳＷ．ＩＳＡビットがソフトウエアによって操作されてコンバータ１
３６をオン・オフし、遷移例外およびプローブ例外はディセーブルになる。シス
テムの初期化が完了すると、このビットが「１」にセットされ、ＩＳＡビットの
ＰＦＡＴならびにＴＬＢコピーが、前述のようにシステムの振る舞いをコントロ
ールする。
ーブル」ビットが含まれている。システムがパワー・オンになったときのこのビ
ットは「０」であり、ページ・プロパティはディセーブルである。この状態にお
いては、ＰＳＷ．ＩＳＡビットがソフトウエアによって操作されてコンバータ１
３６をオン・オフし、遷移例外およびプローブ例外はディセーブルになる。シス
テムの初期化が完了すると、このビットが「１」にセットされ、ＩＳＡビットの
ＰＦＡＴならびにＴＬＢコピーが、前述のようにシステムの振る舞いをコントロ
ールする。
【０１６５】 ＩＩＩ．Ｘ８６スレッドに関連づけられた『タペストリー』プロセッサコンテキ
ストの保存 Ａ．概要 図３ａ〜３ｆを参照すると、２つのインストラクション・セットのいずれかに
おいてプログラムを実行する機能によって、単一のプログラムを両方のインスト
ラクション・セットにおいてコーディングできるという可能性がもたらされるこ
とがわかる。図３ｂに示したように、『タペストリー』システムは、発呼側から
被呼側へのトランスペアレントな呼び出しを提供し、それにおいては互いに他方
のＩＳＡを知る必要がなく、また発呼側または被呼側のいずれも、他方と協働す
るための特別なコーディングを必要としない。図３ｃに示されるように、Ｘ８６
の発呼側３０４は、協働するためには被呼側がＸ８６インストラクション・セッ
トによりコーディングされていること、あるいはそれがネイティブ『タペストリ
ー』ＲＩＳＣインストラクション・セット３０８によりコーディングされている
ことという制約を伴うことなく被呼側のサブプログラムに対して呼び出しを行う
ことが可能である。被呼側がＸ８６インストラクション・セットによりコーディ
ングされている場合には、この呼び出しが通常の呼び出しとして実行される。被
呼側３０８がネイティブ『タペストリー』インストラクション・セットによりコ
ーディングされている場合には、『タペストリー』プロセッサ１００が、被呼側
３０８に入るときに遷移例外３８４を取り、『タペストリー』被呼側３０８から
Ｘ８６発呼側３０４に戻るとき、別の遷移例外３８６を取る。これらの遷移例外
３８４、３８６およびそれらのハンドラ（図３ｈの３２０および図３ｉの３４０
）は、マシン状態をＸ８６発呼側によって設定されたコンテキストから、『タペ
ストリー』被呼側３０８によって期待されているコンテキストに変換する。
ストの保存 Ａ．概要 図３ａ〜３ｆを参照すると、２つのインストラクション・セットのいずれかに
おいてプログラムを実行する機能によって、単一のプログラムを両方のインスト
ラクション・セットにおいてコーディングできるという可能性がもたらされるこ
とがわかる。図３ｂに示したように、『タペストリー』システムは、発呼側から
被呼側へのトランスペアレントな呼び出しを提供し、それにおいては互いに他方
のＩＳＡを知る必要がなく、また発呼側または被呼側のいずれも、他方と協働す
るための特別なコーディングを必要としない。図３ｃに示されるように、Ｘ８６
の発呼側３０４は、協働するためには被呼側がＸ８６インストラクション・セッ
トによりコーディングされていること、あるいはそれがネイティブ『タペストリ
ー』ＲＩＳＣインストラクション・セット３０８によりコーディングされている
ことという制約を伴うことなく被呼側のサブプログラムに対して呼び出しを行う
ことが可能である。被呼側がＸ８６インストラクション・セットによりコーディ
ングされている場合には、この呼び出しが通常の呼び出しとして実行される。被
呼側３０８がネイティブ『タペストリー』インストラクション・セットによりコ
ーディングされている場合には、『タペストリー』プロセッサ１００が、被呼側
３０８に入るときに遷移例外３８４を取り、『タペストリー』被呼側３０８から
Ｘ８６発呼側３０４に戻るとき、別の遷移例外３８６を取る。これらの遷移例外
３８４、３８６およびそれらのハンドラ（図３ｈの３２０および図３ｉの３４０
）は、マシン状態をＸ８６発呼側によって設定されたコンテキストから、『タペ
ストリー』被呼側３０８によって期待されているコンテキストに変換する。
【０１６６】 図３ｃ〜３ｆを参照すると、類似した遷移例外３８４、３８６およびハンドラ
３２０、３４０が、Ｘ８６発呼側とその被呼側の間（図３ｃ）、ネイティブ『タ
ペストリー』発呼側とその被呼側の間（図３ｄ）、Ｘ８６発呼側とその被呼側の
間（図３ｅ）、およびネイティブ『タペストリー』発呼側とその被呼側の間（図
３ｆ）に接続を提供し、かつ、各発呼側−被呼側ペアのＩＳＡ間における独立性
を提供することがわかる。
３２０、３４０が、Ｘ８６発呼側とその被呼側の間（図３ｃ）、ネイティブ『タ
ペストリー』発呼側とその被呼側の間（図３ｄ）、Ｘ８６発呼側とその被呼側の
間（図３ｅ）、およびネイティブ『タペストリー』発呼側とその被呼側の間（図
３ｆ）に接続を提供し、かつ、各発呼側−被呼側ペアのＩＳＡ間における独立性
を提供することがわかる。
【０１６７】 図３ａならびに図３ｌおよび表１を参照すると、Ｘ８６オペレーティング・シ
ステム３０６によってマネージされたＸ８６スレッド（たとえば３０２、３０４
）は、ｒ３２〜ｒ５５の下位半分に表されているＸ８６レジスタ、Ｘ８６インス
トラクションの実行に影響を与えるＥＦＬＡＧＳビット、カレント・セグメント
・レジスタ等を含めて、通常のＸ８６コンテキストを運ぶ。それに加えて、Ｘ８
６スレッド３０２、３０４がネイティブ『タペストリー』ライブラリ３０８を呼
び出すと、Ｘ８６スレッド３０２、３０４は、相当量の拡張コンテキスト、Ｘ８
６アーキテクチャの内容を超える『タペストリー』プロセッサのコンテキストの
部分を具体化する。スレッドの拡張コンテキストには、各種の『タペストリー』
プロセッサ・レジスタ、汎用レジスタｒ１〜ｒ３１およびｒ５６〜ｒ６３、およ
びｒ３２〜ｒ５５の上位半分（表１参照）、ＩＳＡビット１９４のカレント値（
および、後述するセクションＩＶの実施態様においては、ＸＰ／呼び出し規約ビ
ット１９６ならびにセマンティック・コンテキスト・フィールド２０６のカレン
ト値）を含ませることができる。
ステム３０６によってマネージされたＸ８６スレッド（たとえば３０２、３０４
）は、ｒ３２〜ｒ５５の下位半分に表されているＸ８６レジスタ、Ｘ８６インス
トラクションの実行に影響を与えるＥＦＬＡＧＳビット、カレント・セグメント
・レジスタ等を含めて、通常のＸ８６コンテキストを運ぶ。それに加えて、Ｘ８
６スレッド３０２、３０４がネイティブ『タペストリー』ライブラリ３０８を呼
び出すと、Ｘ８６スレッド３０２、３０４は、相当量の拡張コンテキスト、Ｘ８
６アーキテクチャの内容を超える『タペストリー』プロセッサのコンテキストの
部分を具体化する。スレッドの拡張コンテキストには、各種の『タペストリー』
プロセッサ・レジスタ、汎用レジスタｒ１〜ｒ３１およびｒ５６〜ｒ６３、およ
びｒ３２〜ｒ５５の上位半分（表１参照）、ＩＳＡビット１９４のカレント値（
および、後述するセクションＩＶの実施態様においては、ＸＰ／呼び出し規約ビ
ット１９６ならびにセマンティック・コンテキスト・フィールド２０６のカレン
ト値）を含ませることができる。
【０１６８】 『タペストリー』システムは、仮想Ｘ８６ ３１０全体をそのすべてのプロセ
スおよびスレッド、たとえば３０２、３０４とともに、単一の『タペストリー』
プロセッサ３１１としてマネージする。『タペストリー』オペレーティング・シ
ステム３１２は、ＰＳＷ １９０のＩＳＡビット１９４を含めて、『タペストリ
ー』プロセッサ３１１、３１４の間のコンテキストの切り替え時におけるプロセ
ッサ・コンテキストの保存および復元に、従来のテクニックを使用することがで
きる。しかしながら、仮想Ｘ８６プロセス３１１内において既製のＸ８６オペレ
ーティング・システム３０６（たとえば、Ｍｉｃｒｏｓｏｆｔ Ｗｉｎｄｏｗｓ
（マイクロソフト・ウインドウズ）またはＩＢＭ ＯＳ／２）によってマネージ
されるスレッド３０２、３０４に関しては、拡張コンテキストの保存および復元
のために、かつ拡張コンテキスト情報とＸ８６オペレーティング・システム３０
６によってマネージされるスレッド３０２、３０４の間の結合を維持するために
、『タペストリー』システムは、仮想Ｘ８６ ３１０に入り、またそこから出る
ときある種の追加のハウスキーピングを実行する。（『タペストリー』エミュレ
ーション・マネージャ３１６がＸ８６オペレーティング・システム３０６の下で
動作しており、したがってＸ８６オペレーティング・システム３０６によってマ
ネージされるエンティティ、たとえばプロセスおよびスレッド３０２、３０４が
それに気づかないということをここで想起されたい。）
スおよびスレッド、たとえば３０２、３０４とともに、単一の『タペストリー』
プロセッサ３１１としてマネージする。『タペストリー』オペレーティング・シ
ステム３１２は、ＰＳＷ １９０のＩＳＡビット１９４を含めて、『タペストリ
ー』プロセッサ３１１、３１４の間のコンテキストの切り替え時におけるプロセ
ッサ・コンテキストの保存および復元に、従来のテクニックを使用することがで
きる。しかしながら、仮想Ｘ８６プロセス３１１内において既製のＸ８６オペレ
ーティング・システム３０６（たとえば、Ｍｉｃｒｏｓｏｆｔ Ｗｉｎｄｏｗｓ
（マイクロソフト・ウインドウズ）またはＩＢＭ ＯＳ／２）によってマネージ
されるスレッド３０２、３０４に関しては、拡張コンテキストの保存および復元
のために、かつ拡張コンテキスト情報とＸ８６オペレーティング・システム３０
６によってマネージされるスレッド３０２、３０４の間の結合を維持するために
、『タペストリー』システムは、仮想Ｘ８６ ３１０に入り、またそこから出る
ときある種の追加のハウスキーピングを実行する。（『タペストリー』エミュレ
ーション・マネージャ３１６がＸ８６オペレーティング・システム３０６の下で
動作しており、したがってＸ８６オペレーティング・システム３０６によってマ
ネージされるエンティティ、たとえばプロセスおよびスレッド３０２、３０４が
それに気づかないということをここで想起されたい。）
【０１６９】 図３ａ〜３ｏは、現在『タペストリー』拡張リソースを使用しているＸ８６ス
レッド３０４（つまり、Ｘ８６オペレーティング・システム３０６のマネジメン
トの下にあり、したがって『タペストリー』オペレーティング・システム３１２
に対して不可視のスレッド）の完全なコンテキストを保存し、復元するために使
用されるメカニズムを示している。概略を述べれば、このメカニズムは、仮想Ｘ
８６ ３１０に対してアーキテクチャ的に不可視となるメモリ・ロケーション３
５５に、完全な拡張コンテキストをスナップショットする。ストアされたコンテ
キストのメモリ・ロケーション３５５とそのＸ８６スレッド３０４の間の対応は
、『タペストリー』オペレーティング・システム３１２およびＸ８６エミュレー
タ３１６によって、Ｘ８６オペレーティング・システム３０６の協働を必要とし
ない方法で維持され、その結果、Ｘ８６オペレーティング・システム３０６がＸ
８６スレッドを再開したとき、割り込みの行なわれたＸ８６スレッド３０４の再
開前にＸ８６オペレーティング・システム３０６がＸ８６スレッド３０２の間の
コンテキスト切り替えを実行している場合であっても、拡張コンテキストが復元
される。Ｘ８６エミュレータ３１６または『タペストリー』オペレーティング・
システム３１２は、Ｘ８６オペレーティング・システム３０６への入出を含めて
、Ｘ８６から『タペストリー』への遷移またその逆の遷移のそれぞれにおいて、
一時的にコントロールを獲得して適時拡張コンテキストの保存およびその復元を
行う。
レッド３０４（つまり、Ｘ８６オペレーティング・システム３０６のマネジメン
トの下にあり、したがって『タペストリー』オペレーティング・システム３１２
に対して不可視のスレッド）の完全なコンテキストを保存し、復元するために使
用されるメカニズムを示している。概略を述べれば、このメカニズムは、仮想Ｘ
８６ ３１０に対してアーキテクチャ的に不可視となるメモリ・ロケーション３
５５に、完全な拡張コンテキストをスナップショットする。ストアされたコンテ
キストのメモリ・ロケーション３５５とそのＸ８６スレッド３０４の間の対応は
、『タペストリー』オペレーティング・システム３１２およびＸ８６エミュレー
タ３１６によって、Ｘ８６オペレーティング・システム３０６の協働を必要とし
ない方法で維持され、その結果、Ｘ８６オペレーティング・システム３０６がＸ
８６スレッドを再開したとき、割り込みの行なわれたＸ８６スレッド３０４の再
開前にＸ８６オペレーティング・システム３０６がＸ８６スレッド３０２の間の
コンテキスト切り替えを実行している場合であっても、拡張コンテキストが復元
される。Ｘ８６エミュレータ３１６または『タペストリー』オペレーティング・
システム３１２は、Ｘ８６オペレーティング・システム３０６への入出を含めて
、Ｘ８６から『タペストリー』への遷移またその逆の遷移のそれぞれにおいて、
一時的にコントロールを獲得して適時拡張コンテキストの保存およびその復元を
行う。
【０１７０】 ハードウエア・コンバータ１３６とソフトウエア・エミュレータ３１６の間に
おける相互作用については、後述するセクションＩＸにおいて概要を、セクショ
ンＩＸ．Ａ．２およびＩＸ．Ｂ．５において詳細をそれぞれ説明する。
おける相互作用については、後述するセクションＩＸにおいて概要を、セクショ
ンＩＸ．Ａ．２およびＩＸ．Ｂ．５において詳細をそれぞれ説明する。
【０１７１】 図３ｇ〜３ｋに示した実施態様の説明は、あらゆる任意の移動（条件付きジャ
ンプ等）に関する遷移を許容する完全に一般的な場合ではなく、定義済みの状況
における１つのＩＳＡから別のそれへのクロス（サブプログラム呼び出しならび
にリターンおよび割り込み）に焦点が当てられている。任意のクロスＩＳＡ遷移
において『タペストリー』ソースまたはディスティネーションが必ず存在するこ
とから、かつこの種の移動が生じ得るサイトの数が比較的限定されることから、
各遷移サイトの『タペストリー』サイドに、ソース・コンテキストにおいて設定
された状態からディスティネーション・コンテキストにおいて期待される状態に
マシン状態を変換するために採用されるステップを示す情報をコメントすること
ができる。セクションＩＶで述べる代替実施態様においては、ハードウエアがこ
のソフトウエア・コメントを補い、完全に包括的なＩＳＡクロッシングを可能に
する。
ンプ等）に関する遷移を許容する完全に一般的な場合ではなく、定義済みの状況
における１つのＩＳＡから別のそれへのクロス（サブプログラム呼び出しならび
にリターンおよび割り込み）に焦点が当てられている。任意のクロスＩＳＡ遷移
において『タペストリー』ソースまたはディスティネーションが必ず存在するこ
とから、かつこの種の移動が生じ得るサイトの数が比較的限定されることから、
各遷移サイトの『タペストリー』サイドに、ソース・コンテキストにおいて設定
された状態からディスティネーション・コンテキストにおいて期待される状態に
マシン状態を変換するために採用されるステップを示す情報をコメントすること
ができる。セクションＩＶで述べる代替実施態様においては、ハードウエアがこ
のソフトウエア・コメントを補い、完全に包括的なＩＳＡクロッシングを可能に
する。
【０１７２】 ネイティブ『タペストリー』環境とＸ８６環境の間の相互作用は、Ｘ８６−『
タペストリー』遷移例外ハンドラ（図３ｈの３２０）、『タペストリー』−Ｘ８
６遷移例外ハンドラ（図３ｉの３４０）、『タペストリー』オペレーティング・
システム３１２の割り込み／例外ハンドラ（図３ｊの３５０）、およびＸ８６エ
ミュレータ３１６（ハードウエア・コンバータ１３６において都合よく実行でき
ないＸ８６の振る舞いの一部をエミュレートするソフトウエア）の協働によって
もたらされる。
タペストリー』遷移例外ハンドラ（図３ｈの３２０）、『タペストリー』−Ｘ８
６遷移例外ハンドラ（図３ｉの３４０）、『タペストリー』オペレーティング・
システム３１２の割り込み／例外ハンドラ（図３ｊの３５０）、およびＸ８６エ
ミュレータ３１６（ハードウエア・コンバータ１３６において都合よく実行でき
ないＸ８６の振る舞いの一部をエミュレートするソフトウエア）の協働によって
もたらされる。
【０１７３】 すべてのネイティブ『タペストリー』インストラクションが本質的に「０ ｍ
ｏｄ ４」の境界に整列していることから、『タペストリー』インストラクショ
ン・アドレスの２つの下位ビット＜１：０＞は常に「０」になることがわかって
いる。したがって、エミュレータ３１６と、『タペストリー』オペレーティング
・システム３１２の例外ハンドラ３２０、３４０、３５０は、『タペストリー』
インストラクション・アドレスのビット＜１：０＞を用いて互いに情報を渡すこ
とができる。一例を考えるのであれば、ネイティブ『タペストリー』コードから
の呼び出しのリターン・アドレス、またはネイティブ・コードの割り込みに対す
る再開用アドレスは、必然的に最下位２ビットに２つのゼロを有している。コン
トロールを獲得するコンポーネント（『タペストリー』−Ｘ８６遷移ハンドラ３
４０もしくは『タペストリー』オペレーティング・システム３１２のいずれか）
は、これら２つの下位ビットを次の表３に示すようにセットしてコンテキスト情
報をストアする。
ｏｄ ４」の境界に整列していることから、『タペストリー』インストラクショ
ン・アドレスの２つの下位ビット＜１：０＞は常に「０」になることがわかって
いる。したがって、エミュレータ３１６と、『タペストリー』オペレーティング
・システム３１２の例外ハンドラ３２０、３４０、３５０は、『タペストリー』
インストラクション・アドレスのビット＜１：０＞を用いて互いに情報を渡すこ
とができる。一例を考えるのであれば、ネイティブ『タペストリー』コードから
の呼び出しのリターン・アドレス、またはネイティブ・コードの割り込みに対す
る再開用アドレスは、必然的に最下位２ビットに２つのゼロを有している。コン
トロールを獲得するコンポーネント（『タペストリー』−Ｘ８６遷移ハンドラ３
４０もしくは『タペストリー』オペレーティング・システム３１２のいずれか）
は、これら２つの下位ビットを次の表３に示すようにセットしてコンテキスト情
報をストアする。
【０１７４】
【表３】
【０１７５】 その後、コントロールが『タペストリー』発呼側もしくは割り込みが行なわれ
た『タペストリー』ネイティブ・コードに戻ると、Ｘ８６−『タペストリー』遷
移例外ハンドラ３２０がこれらの２ビットを使用して、復元されることになる発
呼側のコンテキストを決定し、これら２ビットをゼロに戻して、コントロールを
適切なアドレスに返す。
た『タペストリー』ネイティブ・コードに戻ると、Ｘ８６−『タペストリー』遷
移例外ハンドラ３２０がこれらの２ビットを使用して、復元されることになる発
呼側のコンテキストを決定し、これら２ビットをゼロに戻して、コントロールを
適切なアドレスに返す。
【０１７６】 第２の情報ストアは、ＸＤレジスタ（表１のレジスタＲ１５）である。『タペ
ストリー』呼び出し規約（後述するセクションＩＩＩ．Ｂを参照されたい）は、
このレジスタを、状態情報を通信するため、およびＸ８６呼び出し規約の下にお
けるマシン状態から、『タペストリー』呼び出し規約の下における意味論的に等
価のマシン・コンテキストに、あるいはその逆をマッピングするために予約して
いる。『タペストリー』クロスＩＳＡ呼び出し規約は、発呼側が、Ｘ８６インス
トラクションによってコーディングされていることもある被呼側サブプログラム
を呼び出そうとするとき、ＸＤレジスタに発呼側の引数リストを記述する値をセ
ットする。同様に、『タペストリー』被呼側が、たとえばＸ８６発呼側にリター
ンするとき、呼び出し規約によって、被呼側がＸＤに、関数によって返された戻
り値を記述する値をセットすることが求められる。この記述からソフトウエアは
、Ｘ８６呼び出し規約の下に、被呼側による受け入れのために戻り値をどのよう
に変換するべきかを決定することができる。いずれのケースにおいても、『タペ
ストリー』コードによってセットされるＸＤ値はゼロにならない。最後に、Ｘ８
６−『タペストリー』遷移ハンドラ３２０が、ＸＤをゼロにセットし、Ｘ８６呼
び出し規約に従って引数リストが渡されたことを『タペストリー』ディスティネ
ーションに示す。詳細については後述するが、各『タペストリー』サブプログラ
ムは、プロローグを有し、それが到来するＸＤ値を解釈して、Ｘ８６呼び出し規
約の引数リストを『タペストリー』呼び出し規約の引数リストに変換し（ＸＤ値
がゼロである場合）、『タペストリー』−Ｘ８６例外ハンドラ３４０が、『タペ
ストリー』関数から返されたＸＤ値を解釈して関数の戻り値をＸ８６形式に変換
するようにプログラムされる。
ストリー』呼び出し規約（後述するセクションＩＩＩ．Ｂを参照されたい）は、
このレジスタを、状態情報を通信するため、およびＸ８６呼び出し規約の下にお
けるマシン状態から、『タペストリー』呼び出し規約の下における意味論的に等
価のマシン・コンテキストに、あるいはその逆をマッピングするために予約して
いる。『タペストリー』クロスＩＳＡ呼び出し規約は、発呼側が、Ｘ８６インス
トラクションによってコーディングされていることもある被呼側サブプログラム
を呼び出そうとするとき、ＸＤレジスタに発呼側の引数リストを記述する値をセ
ットする。同様に、『タペストリー』被呼側が、たとえばＸ８６発呼側にリター
ンするとき、呼び出し規約によって、被呼側がＸＤに、関数によって返された戻
り値を記述する値をセットすることが求められる。この記述からソフトウエアは
、Ｘ８６呼び出し規約の下に、被呼側による受け入れのために戻り値をどのよう
に変換するべきかを決定することができる。いずれのケースにおいても、『タペ
ストリー』コードによってセットされるＸＤ値はゼロにならない。最後に、Ｘ８
６−『タペストリー』遷移ハンドラ３２０が、ＸＤをゼロにセットし、Ｘ８６呼
び出し規約に従って引数リストが渡されたことを『タペストリー』ディスティネ
ーションに示す。詳細については後述するが、各『タペストリー』サブプログラ
ムは、プロローグを有し、それが到来するＸＤ値を解釈して、Ｘ８６呼び出し規
約の引数リストを『タペストリー』呼び出し規約の引数リストに変換し（ＸＤ値
がゼロである場合）、『タペストリー』−Ｘ８６例外ハンドラ３４０が、『タペ
ストリー』関数から返されたＸＤ値を解釈して関数の戻り値をＸ８６形式に変換
するようにプログラムされる。
【０１７７】 『タペストリー』呼び出し規約は、発呼側のスタックの深さを被呼側が保存す
ることを求める。Ｘ８６呼び出し規約には、その種の要件の強制がない。Ｘ８６
−『タペストリー』遷移ハンドラ３２０および『タペストリー』−Ｘ８６遷移ハ
ンドラ３４０は、協働してこの制約をＸ８６被呼側に強制する。『タペストリー
』−Ｘ８６遷移ハンドラ３４０がＸ８６被呼側に対する呼び出しを検出したとき
、遷移ハンドラ３４０は、レジスタＥＳＩ（表１のＲ５４）内のスタックの深さ
を記録する（図３ｉの３４３）。ＥＳＩは、Ｘ８６呼び出し規約によって半保存
され、ネイティブ規約によって全保存される。リターン時には、Ｘ８６−『タペ
ストリー』遷移ハンドラ３２０がＥＳＩをＳＰにコピーし直し、それによってオ
リジナルのスタックの深さが復元される。これは、『タペストリー』−Ｘ８６遷
移ハンドラ３４０によってスタック上に生成された（図３ｉの３４４）３２バイ
トの隠されたテンポラリを割り当て解除するという望ましい副次的な効果を有し
ている。
ることを求める。Ｘ８６呼び出し規約には、その種の要件の強制がない。Ｘ８６
−『タペストリー』遷移ハンドラ３２０および『タペストリー』−Ｘ８６遷移ハ
ンドラ３４０は、協働してこの制約をＸ８６被呼側に強制する。『タペストリー
』−Ｘ８６遷移ハンドラ３４０がＸ８６被呼側に対する呼び出しを検出したとき
、遷移ハンドラ３４０は、レジスタＥＳＩ（表１のＲ５４）内のスタックの深さ
を記録する（図３ｉの３４３）。ＥＳＩは、Ｘ８６呼び出し規約によって半保存
され、ネイティブ規約によって全保存される。リターン時には、Ｘ８６−『タペ
ストリー』遷移ハンドラ３２０がＥＳＩをＳＰにコピーし直し、それによってオ
リジナルのスタックの深さが復元される。これは、『タペストリー』−Ｘ８６遷
移ハンドラ３４０によってスタック上に生成された（図３ｉの３４４）３２バイ
トの隠されたテンポラリを割り当て解除するという望ましい副次的な効果を有し
ている。
【０１７８】 Ｂ．サブプログラムのＰｒｏｌｏｇｓ 「呼び出し規約」は、１つのコンポーネントから次にデータをどのように渡す
かということについての単なるソフトウエア・コンポーネント間の取り決めであ
る。すべてのデータが同一の規約に従ってＲＩＳＣアーキテクチャおよびエミュ
レートされたＣＩＳＣアーキテクチャの両方にストアされるとすれば、２つのＩ
ＳＡ環境間における遷移は比較的容易になる。しかしながら現実はそうならない
。たとえば、Ｘ８６呼び出し規約は、概略Ｘ８６アーキテクチャによって定義さ
れている。サブルーチンの引数は、メモリ・スタック上で渡される。特別なＰＵ
ＳＨ（プッシュ）インストラクションが、サブプログラム呼び出しの前に引数を
スタック上にプッシュし、ＣＡＬＬ（コール）インストラクションがコントロー
ルを移動し、スタック上にリターン・リンケージ・ロケーションを保存し、かつ
ＲＥＴ（リターン）インストラクションがコントロールを発呼側に戻し、被呼側
のデータをスタックからポップする。被呼側プログラムの内側においては、スタ
ック・ポインタからの既知のオフセットにおいて引数が参照される。これに対し
、『タペストリー』呼び出し規約は、多くのＲＩＳＣ呼び出し規約と同様に、ソ
フトウエア・プロデューサ（コンパイラおよびアッセンブリ言語のプログラマ）
の間の合意によって定義される。たとえば、すべての『タペストリー』ソフトウ
エア・プロデューサは、レジスタ３２内において最初のサブプログラムの引数が
、レジスタ３３内において２番目の引数が、レジスタ３４内において３番目の引
数が渡されるという形で、以下同様に引数引き渡しが行なわれることを承知して
いる。
かということについての単なるソフトウエア・コンポーネント間の取り決めであ
る。すべてのデータが同一の規約に従ってＲＩＳＣアーキテクチャおよびエミュ
レートされたＣＩＳＣアーキテクチャの両方にストアされるとすれば、２つのＩ
ＳＡ環境間における遷移は比較的容易になる。しかしながら現実はそうならない
。たとえば、Ｘ８６呼び出し規約は、概略Ｘ８６アーキテクチャによって定義さ
れている。サブルーチンの引数は、メモリ・スタック上で渡される。特別なＰＵ
ＳＨ（プッシュ）インストラクションが、サブプログラム呼び出しの前に引数を
スタック上にプッシュし、ＣＡＬＬ（コール）インストラクションがコントロー
ルを移動し、スタック上にリターン・リンケージ・ロケーションを保存し、かつ
ＲＥＴ（リターン）インストラクションがコントロールを発呼側に戻し、被呼側
のデータをスタックからポップする。被呼側プログラムの内側においては、スタ
ック・ポインタからの既知のオフセットにおいて引数が参照される。これに対し
、『タペストリー』呼び出し規約は、多くのＲＩＳＣ呼び出し規約と同様に、ソ
フトウエア・プロデューサ（コンパイラおよびアッセンブリ言語のプログラマ）
の間の合意によって定義される。たとえば、すべての『タペストリー』ソフトウ
エア・プロデューサは、レジスタ３２内において最初のサブプログラムの引数が
、レジスタ３３内において２番目の引数が、レジスタ３４内において３番目の引
数が渡されるという形で、以下同様に引数引き渡しが行なわれることを承知して
いる。
【０１７９】 図３ｇを参照すると、Ｘ８６発呼側から呼び出される可能性のある『タペスト
リー』コンパイラによってコンパイルされた任意のサブプログラムに、ＧＥＮＥ
ＲＡＬ（ジェネラル）エントリ・ポイント３１７および専用ＮＡＴＩＶＥ（ネイ
ティブ）エントリ・ポイント３１８が与えられている。ＧＥＮＥＲＡＬ（ジェネ
ラル）エントリ・ポイント３１７は、Ｘ８６発呼側または『タペストリー』発呼
側のいずれによっても呼び出される完全な汎用性を備え、ＸＤレジスタ（表１の
Ｒ１５）内の値を解釈（３１９）して、コントロールがサブプログラムの本体に
達する前に、そのパラメータ・リストが『タペストリー』呼び出し規約に適合す
ることを保証する。またＧＥＮＥＲＡＬ（ジェネラル）エントリ・ポイント３１
７は、Ｘ８６発呼側にリターンする間に有用と考えられる情報をスタックのリタ
ーン遷移引数エリア（ＲＸＡ；図３ｈの３２６）にストアし、スタック・ポイン
タのカレント値、および大きな関数の戻り値がストアされている可能性のある隠
されたメモリ・テンポラリのアドレスを示す。ＮＡＴＩＶＥ（ネイティブ）エン
トリ・ポイント３１８は、直接呼び出し（ポインタ、仮想関数等を通過しない）
によってサブプログラムを呼び出す『タペストリー』発呼側による使用のみが可
能であり、より効率的なリンケージを備える；ＮＡＴＩＶＥ（ネイティブ）エン
トリ・ポイント３１８によってもたらされる唯一の複雑性は、「サイズ可変引数
」の引数リスト、または１６個のパラメータ・レジスタＰ０〜Ｐ１５（表１のＲ
３２〜Ｒ４７）に収まらない引数リストである。ＧＥＮＥＲＡＬ（ジェネラル）
エントリ・ポイント３１７の値は、サブプログラムのアドレスを獲得した任意の
オペレーションによって返される。
リー』コンパイラによってコンパイルされた任意のサブプログラムに、ＧＥＮＥ
ＲＡＬ（ジェネラル）エントリ・ポイント３１７および専用ＮＡＴＩＶＥ（ネイ
ティブ）エントリ・ポイント３１８が与えられている。ＧＥＮＥＲＡＬ（ジェネ
ラル）エントリ・ポイント３１７は、Ｘ８６発呼側または『タペストリー』発呼
側のいずれによっても呼び出される完全な汎用性を備え、ＸＤレジスタ（表１の
Ｒ１５）内の値を解釈（３１９）して、コントロールがサブプログラムの本体に
達する前に、そのパラメータ・リストが『タペストリー』呼び出し規約に適合す
ることを保証する。またＧＥＮＥＲＡＬ（ジェネラル）エントリ・ポイント３１
７は、Ｘ８６発呼側にリターンする間に有用と考えられる情報をスタックのリタ
ーン遷移引数エリア（ＲＸＡ；図３ｈの３２６）にストアし、スタック・ポイン
タのカレント値、および大きな関数の戻り値がストアされている可能性のある隠
されたメモリ・テンポラリのアドレスを示す。ＮＡＴＩＶＥ（ネイティブ）エン
トリ・ポイント３１８は、直接呼び出し（ポインタ、仮想関数等を通過しない）
によってサブプログラムを呼び出す『タペストリー』発呼側による使用のみが可
能であり、より効率的なリンケージを備える；ＮＡＴＩＶＥ（ネイティブ）エン
トリ・ポイント３１８によってもたらされる唯一の複雑性は、「サイズ可変引数
」の引数リスト、または１６個のパラメータ・レジスタＰ０〜Ｐ１５（表１のＲ
３２〜Ｒ４７）に収まらない引数リストである。ＧＥＮＥＲＡＬ（ジェネラル）
エントリ・ポイント３１７の値は、サブプログラムのアドレスを獲得した任意の
オペレーションによって返される。
【０１８０】 Ｃ．Ｘ８６−『タペストリー』遷移ハンドラ 図３ｈを参照すると、Ｘ８６−『タペストリー』遷移ハンドラ３２０に入る条
件が３つあることが示されている：すなわち、（１）Ｘ８６ ＩＳＡ内のコード
がネイティブ『タペストリー』コードを呼び出すとき、（２）Ｘ８６被呼側サブ
プログラムがネイティブ『タペストリー』発呼側にリターンするとき、および（
３）Ｘ８６オペレーティング・システム３０６が、非同期外部割り込みによって
ネイティブ『タペストリー』コードの実行間に割り込みの行なわれたスレッド３
０４を再開するとき、の３つである。
件が３つあることが示されている：すなわち、（１）Ｘ８６ ＩＳＡ内のコード
がネイティブ『タペストリー』コードを呼び出すとき、（２）Ｘ８６被呼側サブ
プログラムがネイティブ『タペストリー』発呼側にリターンするとき、および（
３）Ｘ８６オペレーティング・システム３０６が、非同期外部割り込みによって
ネイティブ『タペストリー』コードの実行間に割り込みの行なわれたスレッド３
０４を再開するとき、の３つである。
【０１８１】 Ｘ８６−『タペストリー』遷移ハンドラ３２０は、ＥＰＣ．ＥＩＰにおいて獲
得されたディスティネーション・アドレスの下位２ビットを用いてコードに対す
るディスパッチ（３２１）を行って、これらの条件のそれぞれを処理する。ここ
で、これらの２ビットが、前述の表３に示した値にセットされることに留意され
たい。
得されたディスティネーション・アドレスの下位２ビットを用いてコードに対す
るディスパッチ（３２１）を行って、これらの条件のそれぞれを処理する。ここ
で、これらの２ビットが、前述の表３に示した値にセットされることに留意され
たい。
【０１８２】 これらの下位２ビットＥＰＣ＜０１：００＞が「００」、すなわちケース３２
２であれば、この遷移が、Ｘ８６発呼側から『タペストリー』被呼側に対するＣ
ＡＬＬ（呼び出し）であることが示される（通常は、その発呼側がＸ８６バイナ
リ・コードを用いてコーディングされていることが期待されるライブラリ・ルー
チンに関する『タペストリー』ネイティブ置換）。遷移ハンドラ３２０は、メモ
リ・スタックからリンケージ・レジスタＬＲ（表１のレジスタＲ６）内にリター
ン・アドレスをポップ（３２３）する。ポップ（３２３）は、Ｘ８６発呼側の引
数リストの最初の引数をポイントしているＳＰ（スタック・ポインタ；表１のレ
ジスタＲ５２）をそのまま残す。ＳＰ値は、ＡＰレジスタ（引数ポインタ；表１
のレジスタＲ５）にコピーされる（３２４）。ＳＰは、リターン遷移引数エリア
（このリターン遷移引数エリアは、被呼側のＧＥＮＥＲＡＬ（ジェネラル）エン
トリ・ポイント（図３ｇの３１７）によって使用されることがある）のためのス
ペースを割り当てるために８デクリメント（３２６）され、その後ＳＰは、切り
捨てられて（３２７）３２バイトにそろえられる。最後に、ＸＤがゼロにセット
（３２８）されて、被呼側のＧＥＮＥＲＡＬ（ジェネラル）エントリ・ポイント
３１７に対して、この呼び出しが、Ｘ８６呼び出し規約に従って構成されたマシ
ンとともに生じることを通知する。
２であれば、この遷移が、Ｘ８６発呼側から『タペストリー』被呼側に対するＣ
ＡＬＬ（呼び出し）であることが示される（通常は、その発呼側がＸ８６バイナ
リ・コードを用いてコーディングされていることが期待されるライブラリ・ルー
チンに関する『タペストリー』ネイティブ置換）。遷移ハンドラ３２０は、メモ
リ・スタックからリンケージ・レジスタＬＲ（表１のレジスタＲ６）内にリター
ン・アドレスをポップ（３２３）する。ポップ（３２３）は、Ｘ８６発呼側の引
数リストの最初の引数をポイントしているＳＰ（スタック・ポインタ；表１のレ
ジスタＲ５２）をそのまま残す。ＳＰ値は、ＡＰレジスタ（引数ポインタ；表１
のレジスタＲ５）にコピーされる（３２４）。ＳＰは、リターン遷移引数エリア
（このリターン遷移引数エリアは、被呼側のＧＥＮＥＲＡＬ（ジェネラル）エン
トリ・ポイント（図３ｇの３１７）によって使用されることがある）のためのス
ペースを割り当てるために８デクリメント（３２６）され、その後ＳＰは、切り
捨てられて（３２７）３２バイトにそろえられる。最後に、ＸＤがゼロにセット
（３２８）されて、被呼側のＧＥＮＥＲＡＬ（ジェネラル）エントリ・ポイント
３１７に対して、この呼び出しが、Ｘ８６呼び出し規約に従って構成されたマシ
ンとともに生じることを通知する。
【０１８３】 下位２ビットのリターン・アドレスＥＰＣ＜０１：００＞が「１０」もしくは
「１１」であった場合、すなわちケース３３２もしくはケース３２９であった場
合には、Ｘ８６被呼側から『タペストリー』発呼側へのリターンであることが示
される。これらの値は、期待される関数リターン結果の特性に従い、Ｘ８６被呼
側が呼び出された時点において、あらかじめ『タペストリー』−Ｘ８６遷移ハン
ドラ３４０によってストアされる。
「１１」であった場合、すなわちケース３３２もしくはケース３２９であった場
合には、Ｘ８６被呼側から『タペストリー』発呼側へのリターンであることが示
される。これらの値は、期待される関数リターン結果の特性に従い、Ｘ８６被呼
側が呼び出された時点において、あらかじめ『タペストリー』−Ｘ８６遷移ハン
ドラ３４０によってストアされる。
【０１８４】 下位ビットが「１１」であるとき、すなわちケース３２９は、Ｘ８６呼び出し
規約によって指定されるように、Ｘ８６被呼側が大きな関数結果（たとえば１６
バイトのｓｔｒｕｃｔ（ストラクト））がメモリ内に生成されることを示す。こ
の場合、『タペストリー』呼び出し規約によって指定されているように、遷移ハ
ンドラ３２０が関数結果をレジスタＲＶ０〜ＲＶ３（レジスタＲ４８〜Ｒ５１；
表１参照）内にロードする（３３０）。下位ビットが「１０」であるとき、すな
わちケース３３２は、関数結果がすでにレジスタ内（整数または浮動小数点）に
収められていることを示す。
規約によって指定されるように、Ｘ８６被呼側が大きな関数結果（たとえば１６
バイトのｓｔｒｕｃｔ（ストラクト））がメモリ内に生成されることを示す。こ
の場合、『タペストリー』呼び出し規約によって指定されているように、遷移ハ
ンドラ３２０が関数結果をレジスタＲＶ０〜ＲＶ３（レジスタＲ４８〜Ｒ５１；
表１参照）内にロードする（３３０）。下位ビットが「１０」であるとき、すな
わちケース３３２は、関数結果がすでにレジスタ内（整数または浮動小数点）に
収められていることを示す。
【０１８５】 レジスタの戻り値が「１０」、すなわちケース３３２においては、Ｘ８６−『
タペストリー』遷移ハンドラ３２０が、２つのレジスタ−ベースの変換を行って
、関数結果の値をＸ８６のホームからその『タペストリー』のホームに移動する
。第１に遷移ハンドラ３２０は、整数結果（ＥＡＸの最下位３２ビット、ＥＤＸ
の最上位３２ビット）のＸ８６表現をネイティブ規約の表現、すなわちＲＶ０（
表１のＲ４８）内の６４ビットに変換する。第２に遷移ハンドラ３２０は、浮動
小数点スタックのトップにあるＸ８６の８０ビットの値を、ネイティブ規約によ
るＲＶＤＰ（倍精度浮動小数点結果が返されるレジスタ；表１のＲ３１）内の６
４ビット表現に変換（３３４）する。
タペストリー』遷移ハンドラ３２０が、２つのレジスタ−ベースの変換を行って
、関数結果の値をＸ８６のホームからその『タペストリー』のホームに移動する
。第１に遷移ハンドラ３２０は、整数結果（ＥＡＸの最下位３２ビット、ＥＤＸ
の最上位３２ビット）のＸ８６表現をネイティブ規約の表現、すなわちＲＶ０（
表１のＲ４８）内の６４ビットに変換する。第２に遷移ハンドラ３２０は、浮動
小数点スタックのトップにあるＸ８６の８０ビットの値を、ネイティブ規約によ
るＲＶＤＰ（倍精度浮動小数点結果が返されるレジスタ；表１のＲ３１）内の６
４ビット表現に変換（３３４）する。
【０１８６】 ６４ビットから８０ビットの浮動小数点の変換は、プロセス・コンテキストを
そのソース・モードからそのディスティネーション・モードにおける意味論的に
等価の形式に変換するために使用できるビット表現における変更（１つのロケー
ションから別のロケーションに同一のビット・パターンをコピーすることに対立
するものとして）の一例である。たとえば、別の変換においては、ＡＳＣＩＩ（
アスキー）表現からＥＢＣＤＩＣへ、もしくはその逆の文字列の変更、ＩＢＭの
基数１６フォーマットの浮動小数点からＤｉｇｉｔａｌ（ディジタル）固有の浮
動小数点フォーマットまたはＩＥＥＥフォーマットもしくは別の浮動小数点フォ
ーマットへの変更、単精度から倍精度への変更、ビッグ−エンディアンからリト
ル‐エンディアンもしくはその逆の整数の変更等が関係することも考えられる。
要求される変換のタイプは、インプリメントされているネイティブ・アーキテク
チャと非ネイティブ・アーキテクチャの特性に応じて異なる。
そのソース・モードからそのディスティネーション・モードにおける意味論的に
等価の形式に変換するために使用できるビット表現における変更（１つのロケー
ションから別のロケーションに同一のビット・パターンをコピーすることに対立
するものとして）の一例である。たとえば、別の変換においては、ＡＳＣＩＩ（
アスキー）表現からＥＢＣＤＩＣへ、もしくはその逆の文字列の変更、ＩＢＭの
基数１６フォーマットの浮動小数点からＤｉｇｉｔａｌ（ディジタル）固有の浮
動小数点フォーマットまたはＩＥＥＥフォーマットもしくは別の浮動小数点フォ
ーマットへの変更、単精度から倍精度への変更、ビッグ−エンディアンからリト
ル‐エンディアンもしくはその逆の整数の変更等が関係することも考えられる。
要求される変換のタイプは、インプリメントされているネイティブ・アーキテク
チャと非ネイティブ・アーキテクチャの特性に応じて異なる。
【０１８７】 ネイティブ『タペストリー』サブプログラムの呼び出しの間に保留されていた
Ｘ８６スレッドを再開するケース３７０、すなわち「０１」の場合は、遷移ハン
ドラ３２０が関連する保存済みコンテキストをロケートし、それが改ざんされて
いないことを確認し、それを再生する（割り込みの行なわれたネイティブ『タペ
ストリー』サブプログラム内の真のネイティブ・アドレスを含む）。ケース３７
０のオペレーションについては、後述のセクションＩＩ．ＦおよびＩＩＩ．Ｇに
おいて詳しく説明する。
Ｘ８６スレッドを再開するケース３７０、すなわち「０１」の場合は、遷移ハン
ドラ３２０が関連する保存済みコンテキストをロケートし、それが改ざんされて
いないことを確認し、それを再生する（割り込みの行なわれたネイティブ『タペ
ストリー』サブプログラム内の真のネイティブ・アドレスを含む）。ケース３７
０のオペレーションについては、後述のセクションＩＩ．ＦおよびＩＩＩ．Ｇに
おいて詳しく説明する。
【０１８８】 ケース−バイ−ケースの処理３２２、３２９、３３２、３７０の後、ＥＰＣ内
のリターン・アドレスの下位２ビット＜１：０＞（エラーＰＣ）は、「００」に
リセット（３３６）されて、ネイティブの調整不良のＩ−フェッチ誤りが回避さ
れる。ケース３２９および３３２の最後には、オリジナルの呼び出し時における
スタック深度に戻るため、レジスタＥＳＩ（表１のＲ５４）がＳＰにコピー（３
３７）される。ＲＦＥインストラクション３３８は、割り込みの行なわれたプロ
グラムを再開し、この場合は、ＩＳＡクロッシングのコントロール移動のターゲ
ットにおいて再開する。
のリターン・アドレスの下位２ビット＜１：０＞（エラーＰＣ）は、「００」に
リセット（３３６）されて、ネイティブの調整不良のＩ−フェッチ誤りが回避さ
れる。ケース３２９および３３２の最後には、オリジナルの呼び出し時における
スタック深度に戻るため、レジスタＥＳＩ（表１のＲ５４）がＳＰにコピー（３
３７）される。ＲＦＥインストラクション３３８は、割り込みの行なわれたプロ
グラムを再開し、この場合は、ＩＳＡクロッシングのコントロール移動のターゲ
ットにおいて再開する。
【０１８９】 Ｄ．『タペストリー』−Ｘ８６遷移ハンドラ 図３ｉを参照すると、『タペストリー』−Ｘ８６遷移ハンドラ３４０に入る条
件が２つあることが示されている：すなわち（１）ネイティブ『タペストリー』
発呼側がＸ８６被呼側を呼び出すとき、および（２）ネイティブ『タペストリー
』被呼側がＸ８６発呼側にリターンするとき、の２つである。いずれのケースに
おいても下位４ビットＸＤ＜３：０＞（移動記述子レジスタ；表１のＲ１５）が
『タペストリー』コードによってセットされて、マシン・コンテキストを『タペ
ストリー』呼び出し規約からＸ８６呼び出し規約に変換するために採用するステ
ップが示される（３４１）。
件が２つあることが示されている：すなわち（１）ネイティブ『タペストリー』
発呼側がＸ８６被呼側を呼び出すとき、および（２）ネイティブ『タペストリー
』被呼側がＸ８６発呼側にリターンするとき、の２つである。いずれのケースに
おいても下位４ビットＸＤ＜３：０＞（移動記述子レジスタ；表１のＲ１５）が
『タペストリー』コードによってセットされて、マシン・コンテキストを『タペ
ストリー』呼び出し規約からＸ８６呼び出し規約に変換するために採用するステ
ップが示される（３４１）。
【０１９０】 下位４ビットＸＤ＜０３：００＞が、『タペストリー』被呼側からＸ８６発呼
側へのリターンを示している（３４１）とき、選択されるロジック３４２が、関
数結果の値をその『タペストリー』ホームからＸ８６呼び出し規約によって指定
されるロケーションにコピーする。たとえば、ＸＤは、ＲＶ０に返された６４ビ
ットのスカラ整数の結果を、ＥＡＸ内もしくはＥＤＸ：ＥＡＸレジスタ・ペア内
のスカラとして返すことを指定し、倍精度浮動小数点結果をＲＶ０から８０ビッ
トの拡張精度値としてＸ８６浮動小数点スタックのトップにコピーすることを指
定し、あるいはＲＶ０〜ＲＶ３（表１のＲ４８〜Ｒ５１）に返される大きな戻り
値をオリジナルのＸ８６発呼側によって指定されたメモリ・ロケーションにコピ
ーし、ＲＸＡに保存することを指定する。スタックの深さは、ＧＥＮＥＲＡＬ（
ジェネラル）エントリ・ポイント３１７によってＲＸＡ内にあらかじめ保存され
ているスタック・カットバック値を使用して復元される。
側へのリターンを示している（３４１）とき、選択されるロジック３４２が、関
数結果の値をその『タペストリー』ホームからＸ８６呼び出し規約によって指定
されるロケーションにコピーする。たとえば、ＸＤは、ＲＶ０に返された６４ビ
ットのスカラ整数の結果を、ＥＡＸ内もしくはＥＤＸ：ＥＡＸレジスタ・ペア内
のスカラとして返すことを指定し、倍精度浮動小数点結果をＲＶ０から８０ビッ
トの拡張精度値としてＸ８６浮動小数点スタックのトップにコピーすることを指
定し、あるいはＲＶ０〜ＲＶ３（表１のＲ４８〜Ｒ５１）に返される大きな戻り
値をオリジナルのＸ８６発呼側によって指定されたメモリ・ロケーションにコピ
ーし、ＲＸＡに保存することを指定する。スタックの深さは、ＧＥＮＥＲＡＬ（
ジェネラル）エントリ・ポイント３１７によってＲＸＡ内にあらかじめ保存され
ているスタック・カットバック値を使用して復元される。
【０１９１】 『タペストリー』発呼側はレジスタ内に結果があることを期待しているが、Ｘ
８６呼び出し規約の下に、同一プロトタイプを伴うＸ８６関数がＲＶＡメカニズ
ムを介して返す（戻り値を引数リスト内の隠された最初の引数によってポイント
されるメモリ・ロケーションに返す）ことを理解している場合には、『タペスト
リー』発呼側がＸＤ＜３：０＞をセットして、以下に示すメカニズムをハンドラ
３４０に要求する。リターン時においてスタックの深さが復元されることを保証
するために、発呼側のスタック・ポインタがＥＳＩレジスタ（表１のＲ５４）に
コピー（３４３）される。本質的に整列される３２バイトのテンポラリがスタッ
ク上に割り当てられ（３４４）、そのテンポラリのアドレスがＲＶＡ（表１のＲ
３１）値として使用される。Ｘ８６−『タペストリー』遷移ハンドラ３２０に対
して、Ｘ８６発呼側が『タペストリー』発呼側にリターンするとき、割り当て済
みバッファからの３２バイトをＲＶ０〜ＲＶ３（表１のＲ４８〜Ｒ５１）にロー
ドすることを要求するために、ビットＬＲ＜１：０＞が「１１」にセット（３４
５）される。
８６呼び出し規約の下に、同一プロトタイプを伴うＸ８６関数がＲＶＡメカニズ
ムを介して返す（戻り値を引数リスト内の隠された最初の引数によってポイント
されるメモリ・ロケーションに返す）ことを理解している場合には、『タペスト
リー』発呼側がＸＤ＜３：０＞をセットして、以下に示すメカニズムをハンドラ
３４０に要求する。リターン時においてスタックの深さが復元されることを保証
するために、発呼側のスタック・ポインタがＥＳＩレジスタ（表１のＲ５４）に
コピー（３４３）される。本質的に整列される３２バイトのテンポラリがスタッ
ク上に割り当てられ（３４４）、そのテンポラリのアドレスがＲＶＡ（表１のＲ
３１）値として使用される。Ｘ８６−『タペストリー』遷移ハンドラ３２０に対
して、Ｘ８６発呼側が『タペストリー』発呼側にリターンするとき、割り当て済
みバッファからの３２バイトをＲＶ０〜ＲＶ３（表１のＲ４８〜Ｒ５１）にロー
ドすることを要求するために、ビットＬＲ＜１：０＞が「１１」にセット（３４
５）される。
【０１９２】 ＲＶＡメカニズムを使用しない呼び出しの場合（たとえば被呼側がスカラ整数
または浮動小数点値を返すか、値をまったく返さない場合）は、『タペストリー
』−Ｘ８６遷移ハンドラ３４０によって、次に示すアクションが取られる。リタ
ーン時におけるスタックの深さが復元されることを保証するため、発呼側のスタ
ック・ポインタがＥＳＩレジスタ（表１のＲ５４）にコピー（３４３）される。
ネイティブ発呼側へのリターン（３３２）時のＸ８６−『タペストリー』遷移ハ
ンドラ３２０に対するフラグとしてビットＬＲ＜１：０＞が「１０」にセット（
３４６）される。呼び出しに関しては、ハンドラ３４０がＸＤの残部を解釈（３
４７）して、引数リストを『タペストリー』呼び出し規約のレジスタからＸ８６
規約のメモリ・ロケーションにコピーする。リターン・アドレス（ＬＲ）は、ス
タックにプッシュされる。
または浮動小数点値を返すか、値をまったく返さない場合）は、『タペストリー
』−Ｘ８６遷移ハンドラ３４０によって、次に示すアクションが取られる。リタ
ーン時におけるスタックの深さが復元されることを保証するため、発呼側のスタ
ック・ポインタがＥＳＩレジスタ（表１のＲ５４）にコピー（３４３）される。
ネイティブ発呼側へのリターン（３３２）時のＸ８６−『タペストリー』遷移ハ
ンドラ３２０に対するフラグとしてビットＬＲ＜１：０＞が「１０」にセット（
３４６）される。呼び出しに関しては、ハンドラ３４０がＸＤの残部を解釈（３
４７）して、引数リストを『タペストリー』呼び出し規約のレジスタからＸ８６
規約のメモリ・ロケーションにコピーする。リターン・アドレス（ＬＲ）は、ス
タックにプッシュされる。
【０１９３】 『タペストリー』被呼側からＸ８６発呼側へのリターンに関しては、Ｘ８６の
浮動小数点スタックおよびコントロール・ワードが設定される。
浮動小数点スタックおよびコントロール・ワードが設定される。
【０１９４】 『タペストリー』−Ｘ８６遷移ハンドラ３４０は、最後に、このほかのＸ８６
実行環境のアスペクトを設定し（３４８）、たとえばエミュレータ３１６および
プロファイラ４００に関するコンテキストをセットアップする。ＲＦＥインスト
ラクション３４９は、Ｘ８６ルーチン内の移動先にコントロールを戻す。
実行環境のアスペクトを設定し（３４８）、たとえばエミュレータ３１６および
プロファイラ４００に関するコンテキストをセットアップする。ＲＦＥインスト
ラクション３４９は、Ｘ８６ルーチン内の移動先にコントロールを戻す。
【０１９５】 Ｅ．『タペストリー』オペレーティングシステムにおける割り込みまたは例外時
のＩＳＡクロッシング処理 図３ｊを図３ａおよび３ｌとの関連から参照すると、ほとんどの割り込みおよ
び例外が『タペストリー』オペレーティング・システム３１２内の単一のハンド
ラ３５０を通過することが示されている。この時点において、多数のハウスキー
ピング関数が実行されて、『タペストリー』オペレーティング・システム３１２
、Ｘ８６オペレーティング・システム３０６、これら２つのオペレーティング・
システムによってマネージされるプロセスならびにスレッド３０２、３０４、３
１１、３１４、およびこれらのプロセスならびにスレッドの、一方の呼び出し規
約から他方のそれに渡すために変更が必要になることがあるデータ・コンフィグ
レーションが調整される。
のＩＳＡクロッシング処理 図３ｊを図３ａおよび３ｌとの関連から参照すると、ほとんどの割り込みおよ
び例外が『タペストリー』オペレーティング・システム３１２内の単一のハンド
ラ３５０を通過することが示されている。この時点において、多数のハウスキー
ピング関数が実行されて、『タペストリー』オペレーティング・システム３１２
、Ｘ８６オペレーティング・システム３０６、これら２つのオペレーティング・
システムによってマネージされるプロセスならびにスレッド３０２、３０４、３
１１、３１４、およびこれらのプロセスならびにスレッドの、一方の呼び出し規
約から他方のそれに渡すために変更が必要になることがあるデータ・コンフィグ
レーションが調整される。
【０１９６】 図３ｊには図示していないコードによって、多数の割り込みおよび例外が選別
されて処理される。これには、別の『タペストリー』プロセス内において生じた
すべての同期例外を含む、仮想Ｘ８６ ３１０の外側にあるものに向けられたす
べての割り込み、『タペストリー』オペレーティング・システム３１２自体のハ
ウスキーピング関数をドライブする割り込み（たとえばタイマ割り込み）、およ
び『タペストリー』ネイティブ・プロセス３１４（『タペストリー』オペレーテ
ィング・システム３１２のマネジメントの下におけるプロセス）によってもたら
される例外が含まれる。図３ｊの外側において扱われるプロセス指向の割り込み
には、非同期割り込み、必ずしも現在実行中のプロセスによって生じない割り込
み（たとえばクロス‐プロセッサ同期割り込み）が含まれる。これらの割り込み
は、『タペストリー』オペレーティング・システム３１２において従来の方法に
従って処理される：つまり、スレッドの完全な『タペストリー』コンテキストが
保存され、割り込みが処理され、さらに『タペストリー』オペレーティング・シ
ステム３１２が再開するスレッドを選択する。
されて処理される。これには、別の『タペストリー』プロセス内において生じた
すべての同期例外を含む、仮想Ｘ８６ ３１０の外側にあるものに向けられたす
べての割り込み、『タペストリー』オペレーティング・システム３１２自体のハ
ウスキーピング関数をドライブする割り込み（たとえばタイマ割り込み）、およ
び『タペストリー』ネイティブ・プロセス３１４（『タペストリー』オペレーテ
ィング・システム３１２のマネジメントの下におけるプロセス）によってもたら
される例外が含まれる。図３ｊの外側において扱われるプロセス指向の割り込み
には、非同期割り込み、必ずしも現在実行中のプロセスによって生じない割り込
み（たとえばクロス‐プロセッサ同期割り込み）が含まれる。これらの割り込み
は、『タペストリー』オペレーティング・システム３１２において従来の方法に
従って処理される：つまり、スレッドの完全な『タペストリー』コンテキストが
保存され、割り込みが処理され、さらに『タペストリー』オペレーティング・シ
ステム３１２が再開するスレッドを選択する。
【０１９７】 このように、図３ｊに示したコードに実行が到達するまでに、割り込みが仮想
Ｘ８６ ３１０内のものに向けられることが保証され（たとえば、Ｘ８６スレッ
ド３０２、３０４をブロックしないディスク完了割り込み、もしくはＸ８６スレ
ッド３０２、３０４によってもたらされるページ違反、浮動小数点例外、または
ＩＮＴソフトウエア割り込みインストラクション）、かつおそらくはＸ８６オペ
レーティング・システム３０６による扱いのために、この割り込みが『タペスト
リ』ハンドラから仮想Ｘ８６ ３１０に反映されなければならないことが保証さ
れる。
Ｘ８６ ３１０内のものに向けられることが保証され（たとえば、Ｘ８６スレッ
ド３０２、３０４をブロックしないディスク完了割り込み、もしくはＸ８６スレ
ッド３０２、３０４によってもたらされるページ違反、浮動小数点例外、または
ＩＮＴソフトウエア割り込みインストラクション）、かつおそらくはＸ８６オペ
レーティング・システム３０６による扱いのために、この割り込みが『タペスト
リ』ハンドラから仮想Ｘ８６ ３１０に反映されなければならないことが保証さ
れる。
【０１９８】 Ｘ８６オペレーティング・システム３０６がコントロールを獲得した後、Ｘ８
６オペレーティング・システム３０６がＸ８６プロセッサ３０２、３０４の間に
おいてコンテキスト切り替えを行う可能性がある。このとき扱われるケースのク
ラスは２つ存在する。第１のクラスはケース３５１、３５３、および３５４を含
み、詳しくは後述する。このケースのクラスにおいては、割り込みの行なわれた
プロセスが、保存に関係するＸ８６状態のみを有している。したがって、コンテ
キストとスレッドの間における結合を維持するタスクは、Ｘ８６オペレーティン
グ・システム３０６に渡すことができる：このオペレーティング・システムのコ
ンテキスト切り替えメカニズムは、従来の方法に従って実行され、コンテキスト
とプロセスの間の結合を維持する。これに対して、プロセスが、保存およびカレ
ント・マシン・コンテキストとの関連付けが行われなければならない拡張コンテ
キスト（たとえばＸ８６ ＯＳによってマネージされるプロセスに代わって呼び
出される『タペストリー』ライブラリ内の拡張コンテキスト）を有している場合
には、より複雑なマネジメント・メカニズムを採用しなければならず、それにつ
いてはケース３６０との関連から後述する。
６オペレーティング・システム３０６がＸ８６プロセッサ３０２、３０４の間に
おいてコンテキスト切り替えを行う可能性がある。このとき扱われるケースのク
ラスは２つ存在する。第１のクラスはケース３５１、３５３、および３５４を含
み、詳しくは後述する。このケースのクラスにおいては、割り込みの行なわれた
プロセスが、保存に関係するＸ８６状態のみを有している。したがって、コンテ
キストとスレッドの間における結合を維持するタスクは、Ｘ８６オペレーティン
グ・システム３０６に渡すことができる：このオペレーティング・システムのコ
ンテキスト切り替えメカニズムは、従来の方法に従って実行され、コンテキスト
とプロセスの間の結合を維持する。これに対して、プロセスが、保存およびカレ
ント・マシン・コンテキストとの関連付けが行われなければならない拡張コンテ
キスト（たとえばＸ８６ ＯＳによってマネージされるプロセスに代わって呼び
出される『タペストリー』ライブラリ内の拡張コンテキスト）を有している場合
には、より複雑なマネジメント・メカニズムを採用しなければならず、それにつ
いてはケース３６０との関連から後述する。
【０１９９】 割り込みの行なわれたスレッドが、ＥＰＣのＩＳＡビット１９４によって示さ
れるように、コンバータ１３６内において実行されている場合には、ケース３５
１によってその例外が扱われる。割り込みの行なわれたスレッドが仮想Ｘ８６内
のＸ８６コードを完全に実行していることから、スレッドのコンテキストの保存
、割り込みのサービス、およびスレッドの選択および再開のタスクは、完全にＸ
８６オペレーティング・システム３０６に委ねることができる。したがって、『
タペストリー』オペレーティング・システム３０６は、Ｘ８６エミュレータ３１
６内の「割り込み引き渡し」ルーチン（図３ａの３５２）を呼び出し、その割り
込みを仮想Ｘ８６ ３１０に反映させる。Ｘ８６オペレーティング・システム３
０６は、この割り込みを受け取り、従来の方法に従ってそのサービスを行う。
れるように、コンバータ１３６内において実行されている場合には、ケース３５
１によってその例外が扱われる。割り込みの行なわれたスレッドが仮想Ｘ８６内
のＸ８６コードを完全に実行していることから、スレッドのコンテキストの保存
、割り込みのサービス、およびスレッドの選択および再開のタスクは、完全にＸ
８６オペレーティング・システム３０６に委ねることができる。したがって、『
タペストリー』オペレーティング・システム３０６は、Ｘ８６エミュレータ３１
６内の「割り込み引き渡し」ルーチン（図３ａの３５２）を呼び出し、その割り
込みを仮想Ｘ８６ ３１０に反映させる。Ｘ８６オペレーティング・システム３
０６は、この割り込みを受け取り、従来の方法に従ってそのサービスを行う。
【０２００】 ＴＡＸｉコード（Ｘ８６プログラム内の「ホット・スポット」の翻訳済みネイ
ティブ・バージョン；前述の説明を参照されたい）が実行されている間に（ＥＰ
ＣのＴＡＸｉ＿Ａｃｔｉｖｅ（ＴＡＸｉアクティブ）ビット１９８によって示さ
れる）、仮想Ｘ８６ ３１０内のものに対して割り込みが向けられた場合、その
割り込みはケース３５３によって扱われる。実行がＸ８６インストラクションの
境界まで巻き戻される。Ｘ８６インストラクションの境界においては、Ｘ８６
３１０の外のすべての『タペストリー』拡張コンテキストが無効になり、意味論
的に等価の『タペストリー』状態とＸ８６マシン状態の間における比較的単純な
対応を確立することができる。『タペストリー』実行は破棄される−−割り込み
が引き渡された後は、コンバータ１３６内において実行を再開することができる
。その後、割り込みが非同期外部割り込みであれば、ＴＡＸｉが、再構成された
Ｘ８６マシン状態を供給する仮想Ｘ８６に対して適切なＸ８６割り込みを引き渡
し、従来の方法に従ってＸ８６オペレーティング・システム３０６によって割り
込みが扱われることになる。それに該当しない場合には、同期イベントによって
巻き戻しが誘導され、それによりＴＡＸｉがコンバータ１３６内において実行を
再開し、例外が再トリガされ、Ｘ８６を示すＥＰＣ．ＩＳＡ１９４とともに、そ
の例外がケース３５１によって扱われることになる。
ティブ・バージョン；前述の説明を参照されたい）が実行されている間に（ＥＰ
ＣのＴＡＸｉ＿Ａｃｔｉｖｅ（ＴＡＸｉアクティブ）ビット１９８によって示さ
れる）、仮想Ｘ８６ ３１０内のものに対して割り込みが向けられた場合、その
割り込みはケース３５３によって扱われる。実行がＸ８６インストラクションの
境界まで巻き戻される。Ｘ８６インストラクションの境界においては、Ｘ８６
３１０の外のすべての『タペストリー』拡張コンテキストが無効になり、意味論
的に等価の『タペストリー』状態とＸ８６マシン状態の間における比較的単純な
対応を確立することができる。『タペストリー』実行は破棄される−−割り込み
が引き渡された後は、コンバータ１３６内において実行を再開することができる
。その後、割り込みが非同期外部割り込みであれば、ＴＡＸｉが、再構成された
Ｘ８６マシン状態を供給する仮想Ｘ８６に対して適切なＸ８６割り込みを引き渡
し、従来の方法に従ってＸ８６オペレーティング・システム３０６によって割り
込みが扱われることになる。それに該当しない場合には、同期イベントによって
巻き戻しが誘導され、それによりＴＡＸｉがコンバータ１３６内において実行を
再開し、例外が再トリガされ、Ｘ８６を示すＥＰＣ．ＩＳＡ１９４とともに、そ
の例外がケース３５１によって扱われることになる。
【０２０１】 割り込みの行なわれたスレッドが、ＥＰＣのＥＭ８６ビットによって示される
ように、Ｘ８６エミュレータ３１６内において実行されている場合には、その割
り込みがケース３５４によって扱われる。これは、たとえば、複雑なインストラ
クション（たとえばゲートを介した「遠い」呼び出し）のエミュレーション中も
しくは優先度の低い割り込みのサービス中のＸ８６エミュレータ３１６に、優先
度の高いＸ８６割り込みが割り込みを行った場合に生じることがある。この割り
込みは、エミュレータ３１６に引き渡され、それがこの割り込みを扱う。エミュ
レータ３１６は、再入コーディングを使用して記述されており、長い実行ルーチ
ンの間における再入自己割り込みが可能になっている。
ように、Ｘ８６エミュレータ３１６内において実行されている場合には、その割
り込みがケース３５４によって扱われる。これは、たとえば、複雑なインストラ
クション（たとえばゲートを介した「遠い」呼び出し）のエミュレーション中も
しくは優先度の低い割り込みのサービス中のＸ８６エミュレータ３１６に、優先
度の高いＸ８６割り込みが割り込みを行った場合に生じることがある。この割り
込みは、エミュレータ３１６に引き渡され、それがこの割り込みを扱う。エミュ
レータ３１６は、再入コーディングを使用して記述されており、長い実行ルーチ
ンの間における再入自己割り込みが可能になっている。
【０２０２】 ケース３６０は、割り込みもしくは例外が仮想Ｘ８６ ３１０内のものに向け
られるケースをカバーし、それにおいてカレント・スレッド３０４は、Ｘ８６オ
ペレーティング・システム３０６によってマネージされるＸ８６スレッドを介し
、『タペストリー』コード３０８を現在実行中である。たとえば、Ｘ８６プログ
ラムがネイティブ『タペストリー』ライブラリを呼び出していることが考えられ
る。このとき、この割り込みもしくは例外は、Ｘ８６オペレーティング・システ
ム３０６によってサービスされることになるが、現在のスレッドは『タペストリ
ー』拡張コンテキストに依存している。そのようなケースにおいては、Ｘ８６オ
ペレーティング・システム３０６がＸ８６コンテキストのコンテキスト切り替え
を実行し、最終的にこのスレッドが再開されるとき、完全な『タペストリー』コ
ンテキストを復元しなければならない。しかしながらＸ８６オペレーティング・
システム３０６は、『タペストリー』拡張コンテキストを保存するためのそれに
関する知識がまったくなく（かつ当然のことながら、そのアドレス指定能力もな
く）、ましてその復元のための知識については論外である。したがって、ケース
３６０は、カレント『タペストリー』コンテキストとＸ８６スレッド３０４を関
連付けするステップを採用しており、その結果、Ｘ８６オペレーティング・シス
テム３０６がそのスレッドの実行を再開したとき、完全なコンテキストが（図３
ｈのコード３７０によって）スレッド３０４に再結合される。
られるケースをカバーし、それにおいてカレント・スレッド３０４は、Ｘ８６オ
ペレーティング・システム３０６によってマネージされるＸ８６スレッドを介し
、『タペストリー』コード３０８を現在実行中である。たとえば、Ｘ８６プログ
ラムがネイティブ『タペストリー』ライブラリを呼び出していることが考えられ
る。このとき、この割り込みもしくは例外は、Ｘ８６オペレーティング・システ
ム３０６によってサービスされることになるが、現在のスレッドは『タペストリ
ー』拡張コンテキストに依存している。そのようなケースにおいては、Ｘ８６オ
ペレーティング・システム３０６がＸ８６コンテキストのコンテキスト切り替え
を実行し、最終的にこのスレッドが再開されるとき、完全な『タペストリー』コ
ンテキストを復元しなければならない。しかしながらＸ８６オペレーティング・
システム３０６は、『タペストリー』拡張コンテキストを保存するためのそれに
関する知識がまったくなく（かつ当然のことながら、そのアドレス指定能力もな
く）、ましてその復元のための知識については論外である。したがって、ケース
３６０は、カレント『タペストリー』コンテキストとＸ８６スレッド３０４を関
連付けするステップを採用しており、その結果、Ｘ８６オペレーティング・シス
テム３０６がそのスレッドの実行を再開したとき、完全なコンテキストが（図３
ｈのコード３７０によって）スレッド３０４に再結合される。
【０２０３】 ここで簡単に図３ｋを参照すると、システムの初期化の間に『タペストリー』
システムが、ケース３６０を扱うために、『タペストリー』拡張コンテキストの
保存用の「保存スロット」３５５として使用する特定量のページ不可能なストレ
ージを予約していることがわかる。この保存スロットとして予約されたメモリは
、仮想Ｘ８６ ３１０からアクセスすることができない。各保存スロット３５５
は、完全な『タペストリー』コンテキストのスナップショットを保持するための
スペース３５６を有している。各保存スロット３５５には、識別用の番号３５７
、保存スロットの内容がストアされた時刻を示すタイムスタンプ３５８が割り当
てられる。満／空フラグ３５９は、保存スロットの内容が、現在有効であるか否
かを示す。別の実施態様においては、タイムスタンプ３５８がゼロであることが
、このスロットが使用されていないことを示す。
システムが、ケース３６０を扱うために、『タペストリー』拡張コンテキストの
保存用の「保存スロット」３５５として使用する特定量のページ不可能なストレ
ージを予約していることがわかる。この保存スロットとして予約されたメモリは
、仮想Ｘ８６ ３１０からアクセスすることができない。各保存スロット３５５
は、完全な『タペストリー』コンテキストのスナップショットを保持するための
スペース３５６を有している。各保存スロット３５５には、識別用の番号３５７
、保存スロットの内容がストアされた時刻を示すタイムスタンプ３５８が割り当
てられる。満／空フラグ３５９は、保存スロットの内容が、現在有効であるか否
かを示す。別の実施態様においては、タイムスタンプ３５８がゼロであることが
、このスロットが使用されていないことを示す。
【０２０４】 図３ｊに戻るが、ケース３６０は、以下に示すように扱われる。現在空いてい
る保存スロット３５５の中からスロットを割り当て（３６１）、そのスロットを
使用中としてマーク（３５９）する。空いている保存スロットがまったくない場
合には、タイムスタンプ３５８がもっとも古い保存スロットを、取り残されてい
るものと見なし、強制的にリサイクルにまわす。前述したように保存スロット３
５５が、ページ不可能なストレージから割り当てられることから、続いて行なわ
れるその保存スロットに対するストアにページ違反が招かれることはない。割り
当てられた保存スロット３５５のコンテキスト・スペース３５６内に、Ｘ８６コ
ンテキストならびに拡張コンテキストを含めた『タペストリー』コンテイスト全
体、およびＥＩＰ（例外インストラクション・ポインタ；割り込みの行なわれる
インストラクションのアドレス）が保存（３６２）される。ＥＩＰ（Ｘ８６ Ｉ
Ｐに割り込みが行なわれたアドレス）の下位２ビットが、Ｘ８６−『タペストリ
ー』遷移ハンドラ３２０に対してケース３７０を通知する値「０１」に上書きさ
れる（３６３）。これ以外の場合には、ＥＩＰがそのまま残され、その結果、割
り込みのあったポイントから実行が再開されることになる。（ここで、マシンが
ネイティブ『タペストリー』コードを実行中のときに限ってケース３６０に入っ
たことを想起されたい。つまり、ハンドラ３５０の開始時においては、ＥＩＰの
下位２ビットが値「００」を伴って到来し、したがって、それらを上書きしても
情報はまったく失われない。）６４ビットのカレント・タイムスタンプが、ＥＢ
Ｘ：ＥＣＸペア（レジスタＲ４９およびＲ５１の下位半分；表１を参照されたい
）に、また冗長性を得るためにＥＳＩ：ＥＤＩ（レジスタＲ５４およびＲ５５の
下位半分）に、さらに保存スロット３５５のタイムスタンプ・メンバ（図３ｋの
３５８）にロード（３６４）される。割り当て済み保存スロット３５５の３２ビ
ットの保存スロット番号３５７が、Ｘ８６ ＥＡＸレジスタ（レジスタＲ４８の
下位半分）に、また冗長性を得るためにＥＤＸレジスタ（レジスタＲ５０の下位
半分）にそれぞれロード（３６５）される。以上により『タペストリー』拡張コ
ンテキストがすべて保存スロット３５５にストアされ、この時点において『タペ
ストリー』オペレーティング・システム３１２の割り込みハンドラ３５０は、Ｘ
８６エミュレータ３１６の「割り込み引き渡し」のエントリ・ポイント３５２に
コントロールを移す。Ｘ８６オペレーティング・システム３０６が呼び出されて
この割り込みが処理される。
る保存スロット３５５の中からスロットを割り当て（３６１）、そのスロットを
使用中としてマーク（３５９）する。空いている保存スロットがまったくない場
合には、タイムスタンプ３５８がもっとも古い保存スロットを、取り残されてい
るものと見なし、強制的にリサイクルにまわす。前述したように保存スロット３
５５が、ページ不可能なストレージから割り当てられることから、続いて行なわ
れるその保存スロットに対するストアにページ違反が招かれることはない。割り
当てられた保存スロット３５５のコンテキスト・スペース３５６内に、Ｘ８６コ
ンテキストならびに拡張コンテキストを含めた『タペストリー』コンテイスト全
体、およびＥＩＰ（例外インストラクション・ポインタ；割り込みの行なわれる
インストラクションのアドレス）が保存（３６２）される。ＥＩＰ（Ｘ８６ Ｉ
Ｐに割り込みが行なわれたアドレス）の下位２ビットが、Ｘ８６−『タペストリ
ー』遷移ハンドラ３２０に対してケース３７０を通知する値「０１」に上書きさ
れる（３６３）。これ以外の場合には、ＥＩＰがそのまま残され、その結果、割
り込みのあったポイントから実行が再開されることになる。（ここで、マシンが
ネイティブ『タペストリー』コードを実行中のときに限ってケース３６０に入っ
たことを想起されたい。つまり、ハンドラ３５０の開始時においては、ＥＩＰの
下位２ビットが値「００」を伴って到来し、したがって、それらを上書きしても
情報はまったく失われない。）６４ビットのカレント・タイムスタンプが、ＥＢ
Ｘ：ＥＣＸペア（レジスタＲ４９およびＲ５１の下位半分；表１を参照されたい
）に、また冗長性を得るためにＥＳＩ：ＥＤＩ（レジスタＲ５４およびＲ５５の
下位半分）に、さらに保存スロット３５５のタイムスタンプ・メンバ（図３ｋの
３５８）にロード（３６４）される。割り当て済み保存スロット３５５の３２ビ
ットの保存スロット番号３５７が、Ｘ８６ ＥＡＸレジスタ（レジスタＲ４８の
下位半分）に、また冗長性を得るためにＥＤＸレジスタ（レジスタＲ５０の下位
半分）にそれぞれロード（３６５）される。以上により『タペストリー』拡張コ
ンテキストがすべて保存スロット３５５にストアされ、この時点において『タペ
ストリー』オペレーティング・システム３１２の割り込みハンドラ３５０は、Ｘ
８６エミュレータ３１６の「割り込み引き渡し」のエントリ・ポイント３５２に
コントロールを移す。Ｘ８６オペレーティング・システム３０６が呼び出されて
この割り込みが処理される。
【０２０５】 割り込みの引き渡しは、仮想Ｘ８６ ３１０に関する割り込みの保留をもたら
す。この割り込みは、Ｘ８６の割り込み受け入れ優先度が充分に高いとき、Ｘ８
６エミュレータ３１６によって受け付けられる。Ｘ８６エミュレータ３１６は、
割り込みもしくは例外に対するＸ８６ハードウエアの応答をエミュレートするこ
とによって、Ｘ８６に対する割り込みもしくは例外の引き渡しを完了する：すな
わち、スタック上に例外フレームをプッシュし（ビット＜１：０＞がステップ３
６３において変更され、ＥＰＣにストアされた、割り込みの行なわれたＸ８６
ＩＰを含む）、コントロールを適切なＸ８６割り込みハンドラに向ける。
す。この割り込みは、Ｘ８６の割り込み受け入れ優先度が充分に高いとき、Ｘ８
６エミュレータ３１６によって受け付けられる。Ｘ８６エミュレータ３１６は、
割り込みもしくは例外に対するＸ８６ハードウエアの応答をエミュレートするこ
とによって、Ｘ８６に対する割り込みもしくは例外の引き渡しを完了する：すな
わち、スタック上に例外フレームをプッシュし（ビット＜１：０＞がステップ３
６３において変更され、ＥＰＣにストアされた、割り込みの行なわれたＸ８６
ＩＰを含む）、コントロールを適切なＸ８６割り込みハンドラに向ける。
【０２０６】 この時点において実行が、通常はＸ８６オペレーティング・システム３０６の
カーネル内の、例外によって向けられたＩＳＲにおいてＸ８６のＩＳＲ（割り込
みサービス・ルーチン）に入る。Ｘ８６のＩＳＲは、既製の、まったく修正され
ていない従来ルーチンとすることができる。通常のＸ８６のＩＳＲは、Ｘ８６コ
ンテキスト（例外フレーム内にまだ存在しない部分−−通常はプロセスのレジス
タ、スレッドＩＤ等）をスタックに保存することから開始する。このＩＳＲは、
通常、割り込み条件の診断、そのサービス、および割り込みの解除を行う。ＩＳ
Ｒは、Ｘ８６コンテキストに対する完全なアクセスを有する。Ｘ８６オペレーテ
ィング・システム３０６が、Ｘ８６プロセッサのコンテキストを調べ、あるいは
それに依存することはない：コンテキストは、「ブラック・ボックス」として扱
われ、全体として保存および再開が行なわれる。割り込みサービスの一部として
、割り込みの行なわれたスレッドが終了されるか、スリープされるか、あるいは
再開予定として選択される。いずれのケースにおいても、ＩＳＲがあるスレッド
を選択して再開し、そのスレッドのＸ８６コンテキストを復元する。ＩＳＲは、
通常、Ｘ８６のＩＲＥＴインストラクションもしくはＸ８６のＪＵＭＰ（ジャン
プ）のいずれかを介して選択されたスレッドにコントロールを戻す。いずれの場
合においても、再開されるスレッドのアドレスは、再開予定のスレッドに割り込
みが行なわれたときにＸ８６例外フレーム内にプッシュされたアドレスとなる。
Ｘ８６オペレーティング・システム３０６によって再開されるスレッドは、割り
込みの行なわれたスレッド３０４もしくは別のＸ８６スレッド３０２とすること
ができる。
カーネル内の、例外によって向けられたＩＳＲにおいてＸ８６のＩＳＲ（割り込
みサービス・ルーチン）に入る。Ｘ８６のＩＳＲは、既製の、まったく修正され
ていない従来ルーチンとすることができる。通常のＸ８６のＩＳＲは、Ｘ８６コ
ンテキスト（例外フレーム内にまだ存在しない部分−−通常はプロセスのレジス
タ、スレッドＩＤ等）をスタックに保存することから開始する。このＩＳＲは、
通常、割り込み条件の診断、そのサービス、および割り込みの解除を行う。ＩＳ
Ｒは、Ｘ８６コンテキストに対する完全なアクセスを有する。Ｘ８６オペレーテ
ィング・システム３０６が、Ｘ８６プロセッサのコンテキストを調べ、あるいは
それに依存することはない：コンテキストは、「ブラック・ボックス」として扱
われ、全体として保存および再開が行なわれる。割り込みサービスの一部として
、割り込みの行なわれたスレッドが終了されるか、スリープされるか、あるいは
再開予定として選択される。いずれのケースにおいても、ＩＳＲがあるスレッド
を選択して再開し、そのスレッドのＸ８６コンテキストを復元する。ＩＳＲは、
通常、Ｘ８６のＩＲＥＴインストラクションもしくはＸ８６のＪＵＭＰ（ジャン
プ）のいずれかを介して選択されたスレッドにコントロールを戻す。いずれの場
合においても、再開されるスレッドのアドレスは、再開予定のスレッドに割り込
みが行なわれたときにＸ８６例外フレーム内にプッシュされたアドレスとなる。
Ｘ８６オペレーティング・システム３０６によって再開されるスレッドは、割り
込みの行なわれたスレッド３０４もしくは別のＸ８６スレッド３０２とすること
ができる。
【０２０７】 Ｆ．Ｘ８６オペレーティング・システムからの『タペストリー』実行の再開 再度図３ｈを参照すると、最終的にＸ８６オペレーティング・システム３０６
が、ケース３６０の割り込みの後に、割り込みのポイントにおいて、割り込みの
行なわれたスレッド３０４を再開する。Ｘ８６オペレーティング・システム３０
６は、このスレッドがＸ８６インストラクションに従ってコーディングされてい
ることを前提としている。最初のインストラクションのフェッチは、『タペスト
リー』ページからとなる（割り込みの行なわれるスレッド３０４が『タペストリ
ー』ネイティブ・コードを実行しているときにのみ、例外がケース３６０に入っ
たことを想起されたい）。これによって、Ｘ８６−『タペストリー』遷移例外を
生じ、それがＸ８６−『タペストリー』遷移ハンドラ３２０に方向を変える。Ｐ
Ｃの下位２ビットが「０１」にセット（図３ｊのステップ３６３）されているこ
とから、コントロールが「０１」のケース３７０をディスパッチする（３２１）
。
が、ケース３６０の割り込みの後に、割り込みのポイントにおいて、割り込みの
行なわれたスレッド３０４を再開する。Ｘ８６オペレーティング・システム３０
６は、このスレッドがＸ８６インストラクションに従ってコーディングされてい
ることを前提としている。最初のインストラクションのフェッチは、『タペスト
リー』ページからとなる（割り込みの行なわれるスレッド３０４が『タペストリ
ー』ネイティブ・コードを実行しているときにのみ、例外がケース３６０に入っ
たことを想起されたい）。これによって、Ｘ８６−『タペストリー』遷移例外を
生じ、それがＸ８６−『タペストリー』遷移ハンドラ３２０に方向を変える。Ｐ
Ｃの下位２ビットが「０１」にセット（図３ｊのステップ３６３）されているこ
とから、コントロールが「０１」のケース３７０をディスパッチする（３２１）
。
【０２０８】 ステップ３７１においては、Ｘ８６ ＥＡＸならびにＥＤＸレジスタ内の保存
スロット番号がクロス‐チェックされ（図３ｊのステップ３６５において保存ス
ロット番号がこれらのレジスタ内にストアされたことを想起されたい）、ＥＢＸ
：ＥＣＸにストア（３６２）されているタイムスタンプが、ＥＳＩ：ＥＤＩスト
アされているタイムスタンプとクロス‐チェックされる。これらのクロス‐チェ
ックのいずれかに失敗し（３７１）、レジスタの内容が改ざんされていることが
示されると、エラー回復ルーチンが起動される（３７２）。このエラー・ルーチ
ンは、単に改ざんされたスレッドを切り捨てるもの、あるいはＴＡＸｉシステム
全体をシステム・ダウンさせるものとすることができ、いずれにするかはインプ
リメントする側のオプションとなる。タイムスタンプが有効性の確認に適合した
場合には、ＥＢＸ：ＥＣＸレジスタ・ペアからのタイムスタンプが、例外ハンド
ラの、完全なネイティブ・コンテキストを復元する間に上書きされない６４ビッ
トの一時レジスタ内に死蔵（３７３）される。レジスタＥＡＸの内容は、『タペ
ストリー』コンテキストがストア（３６２）されている保存スロット３５５をロ
ケート（３７４）するための保存スロット番号として使用される。完全なネイテ
ィブ・コンテキストの復元は、すべてのＸ８６レジスタの値の復元を含めて、ロ
ケートされた保存スロット３５５から行なわれる（３７５）。さらにこの復元（
３７５）は、下位２ビットＥＰＣ＜１：０＞をゼロに復元する。保存スロットの
タイムスタンプ３５８と、一時レジスタ内に死蔵（３７３）されているタイムス
タンプがクロス−チェック（３７６）される。これら２つのタイムスタンプが一
致せず、保存スロットが改ざんされていることが示されると、エラー回復ルーチ
ンが起動される（３７７）。この時点において保存スロットが空になり、満／空
フラグ３５９をクリアするか、あるいはそのタイムスタンプ３５８をゼロにセッ
トすることによって空としてマーク（３７８）される。ＲＦＥインストラクショ
ン３３８により、ＥＰＣ．ＥＩＰ値において、『タペストリー』コードの割り込
みの次のポイントから実行が再開される。
スロット番号がクロス‐チェックされ（図３ｊのステップ３６５において保存ス
ロット番号がこれらのレジスタ内にストアされたことを想起されたい）、ＥＢＸ
：ＥＣＸにストア（３６２）されているタイムスタンプが、ＥＳＩ：ＥＤＩスト
アされているタイムスタンプとクロス‐チェックされる。これらのクロス‐チェ
ックのいずれかに失敗し（３７１）、レジスタの内容が改ざんされていることが
示されると、エラー回復ルーチンが起動される（３７２）。このエラー・ルーチ
ンは、単に改ざんされたスレッドを切り捨てるもの、あるいはＴＡＸｉシステム
全体をシステム・ダウンさせるものとすることができ、いずれにするかはインプ
リメントする側のオプションとなる。タイムスタンプが有効性の確認に適合した
場合には、ＥＢＸ：ＥＣＸレジスタ・ペアからのタイムスタンプが、例外ハンド
ラの、完全なネイティブ・コンテキストを復元する間に上書きされない６４ビッ
トの一時レジスタ内に死蔵（３７３）される。レジスタＥＡＸの内容は、『タペ
ストリー』コンテキストがストア（３６２）されている保存スロット３５５をロ
ケート（３７４）するための保存スロット番号として使用される。完全なネイテ
ィブ・コンテキストの復元は、すべてのＸ８６レジスタの値の復元を含めて、ロ
ケートされた保存スロット３５５から行なわれる（３７５）。さらにこの復元（
３７５）は、下位２ビットＥＰＣ＜１：０＞をゼロに復元する。保存スロットの
タイムスタンプ３５８と、一時レジスタ内に死蔵（３７３）されているタイムス
タンプがクロス−チェック（３７６）される。これら２つのタイムスタンプが一
致せず、保存スロットが改ざんされていることが示されると、エラー回復ルーチ
ンが起動される（３７７）。この時点において保存スロットが空になり、満／空
フラグ３５９をクリアするか、あるいはそのタイムスタンプ３５８をゼロにセッ
トすることによって空としてマーク（３７８）される。ＲＦＥインストラクショ
ン３３８により、ＥＰＣ．ＥＩＰ値において、『タペストリー』コードの割り込
みの次のポイントから実行が再開される。
【０２０９】 再度図３ｋを参照すると、別の実施態様においては、保存スロット３５５がキ
ューのバリエーションの中に維持されることがわかる：満たされる予定の希望的
に空の保存スロットは、常にキューのヘッド３７９ａから割り当てられ、空にさ
れる予定の完全な保存スロットは、キューの中央からリンクが解かれ、かつ保存
スロットは、詳細を後述するようにヘッド３７９ａまたはテール３７９ｂからキ
ューに入れることができる。キュー・エントリのダブル−リンク・リストは、リ
ンク３７９ｃによって維持される。ステップ３６１においては、割り当てキュー
のヘッド３７９ａから保存スロットが割り当てられる。ステップ３６５の後、満
たされた保存スロット３５５が、保存スロット・キューのテール３７９ｂにおい
てキューに入れられる。ステップ３７７では、空にされた保存スロット３５５が
、キューのヘッド３７９ａにおいてキューに入れられる。
ューのバリエーションの中に維持されることがわかる：満たされる予定の希望的
に空の保存スロットは、常にキューのヘッド３７９ａから割り当てられ、空にさ
れる予定の完全な保存スロットは、キューの中央からリンクが解かれ、かつ保存
スロットは、詳細を後述するようにヘッド３７９ａまたはテール３７９ｂからキ
ューに入れることができる。キュー・エントリのダブル−リンク・リストは、リ
ンク３７９ｃによって維持される。ステップ３６１においては、割り当てキュー
のヘッド３７９ａから保存スロットが割り当てられる。ステップ３６５の後、満
たされた保存スロット３５５が、保存スロット・キューのテール３７９ｂにおい
てキューに入れられる。ステップ３７７では、空にされた保存スロット３５５が
、キューのヘッド３７９ａにおいてキューに入れられる。
【０２１０】 この別の実施態様における保存スロット３５５に関するヘッド−アンド−テー
ル・キューイング・プロトコル３６１、３７９ａ、３７９ｂ、３７９ｃ３７５は
、次のような効果を有している。キューのソートが２つのパーティション内に維
持される。ヘッド３７９ａに向かう部分は、解放されていることが既知のすべて
の保存スロット３５５を蓄積する。テール３７９ｂに向かう部分は、ビジーであ
ると考えられるすべてのスロットを、ＬＲＵ（リースト−リーセントリー−ユー
ズド；もっとも参照されていない）順序に従って保持する。時間の経過とともに
、すべての取り残されたスロット（ビジーであると考えられるが、そのスレッド
が消失しているスロット）が２つのパーティションの境界に蓄積されることにな
るが、これは、取り残されたスロットのタイムスタンプより古いタイムスタンプ
を伴うスロットが再開されると、空のスロットがビジー・スロット用のテール部
分から取り除かれ、解放されたスロット用のヘッド部分に移動されることによる
。通常、真にビジーのスロットをビジー・スロット用のパーティションのテール
に集める一方、解放されたスロット用のパーティションのヘッドにおいて最後に
解放されたスロットを集中的にリサイクルすることによって割り当てが行なわれ
る。解放されていることが既知のすべての保存スロット３５５を使い切り、ビジ
ーの可能性が否定できない保存スロット３５５が上書きされるようになると、Ｌ
ＲＵ（リースト−リーセントリー−ユーズド；もっとも参照されていない）から
もっとも新しいものに向かってビジーの保存スロット３５５が選択される。
ル・キューイング・プロトコル３６１、３７９ａ、３７９ｂ、３７９ｃ３７５は
、次のような効果を有している。キューのソートが２つのパーティション内に維
持される。ヘッド３７９ａに向かう部分は、解放されていることが既知のすべて
の保存スロット３５５を蓄積する。テール３７９ｂに向かう部分は、ビジーであ
ると考えられるすべてのスロットを、ＬＲＵ（リースト−リーセントリー−ユー
ズド；もっとも参照されていない）順序に従って保持する。時間の経過とともに
、すべての取り残されたスロット（ビジーであると考えられるが、そのスレッド
が消失しているスロット）が２つのパーティションの境界に蓄積されることにな
るが、これは、取り残されたスロットのタイムスタンプより古いタイムスタンプ
を伴うスロットが再開されると、空のスロットがビジー・スロット用のテール部
分から取り除かれ、解放されたスロット用のヘッド部分に移動されることによる
。通常、真にビジーのスロットをビジー・スロット用のパーティションのテール
に集める一方、解放されたスロット用のパーティションのヘッドにおいて最後に
解放されたスロットを集中的にリサイクルすることによって割り当てが行なわれ
る。解放されていることが既知のすべての保存スロット３５５を使い切り、ビジ
ーの可能性が否定できない保存スロット３５５が上書きされるようになると、Ｌ
ＲＵ（リースト−リーセントリー−ユーズド；もっとも参照されていない）から
もっとも新しいものに向かってビジーの保存スロット３５５が選択される。
【０２１１】 別の実施態様においては、ネイティブ『タペストリー』プロセスによるＸ８６
ライブラリ３０８への呼び出しが許容される。Ｘ８６コード内において生じた例
外は、『タペストリー』オペレーティング・システム３１２によって処理され、
デシジョン・ポイントが図３ｊに示したコードの始まりに到達する前に、図３ｊ
のハンドラ３５０内においてフィルタ・アウトされる。
ライブラリ３０８への呼び出しが許容される。Ｘ８６コード内において生じた例
外は、『タペストリー』オペレーティング・システム３１２によって処理され、
デシジョン・ポイントが図３ｊに示したコードの始まりに到達する前に、図３ｊ
のハンドラ３５０内においてフィルタ・アウトされる。
【０２１２】 Ｇ．例 図３ｍを、図３ａ、３ｇ、３ｈ、３ｉ、３ｌ、および３ｎとの関連から参照し
、Ｘ８６発呼側スレッド３０４による『タペストリー』被呼側ライブラリ３０８
に対する呼び出し、Ｘ８６オペレーティング・システム３０６によってサービス
されるライブラリ内における割り込み３８８、別のＸ８６スレッド３０２に対す
るコンテキスト切り替えならびに『タペストリー』被呼側３０８の再開、および
Ｘ８６発呼側３０４へのリターンについて考える。
、Ｘ８６発呼側スレッド３０４による『タペストリー』被呼側ライブラリ３０８
に対する呼び出し、Ｘ８６オペレーティング・システム３０６によってサービス
されるライブラリ内における割り込み３８８、別のＸ８６スレッド３０２に対す
るコンテキスト切り替えならびに『タペストリー』被呼側３０８の再開、および
Ｘ８６発呼側３０４へのリターンについて考える。
【０２１３】 『タペストリー』ライブラリ３０８は、３２ビット・フラットのアドレス空間
３８０にマップされる（３８２）。Ｘ８６発呼側スレッド３０４の立場から見る
と、これはプロセスのアドレス空間になる。『タペストリー』のマシンおよびオ
ペレーティング・システム３１２の立場から見ると、３２ビットのアドレス空間
は、単なる、ページ・テーブル（図１ａおよび１ｄの１７０）を介してマップさ
れた、その内容および意味が、完全にＸ８６オペレーティング・システム３０６
のマネジメントに任せられたアドレス空間ということになる。
３８０にマップされる（３８２）。Ｘ８６発呼側スレッド３０４の立場から見る
と、これはプロセスのアドレス空間になる。『タペストリー』のマシンおよびオ
ペレーティング・システム３１２の立場から見ると、３２ビットのアドレス空間
は、単なる、ページ・テーブル（図１ａおよび１ｄの１７０）を介してマップさ
れた、その内容および意味が、完全にＸ８６オペレーティング・システム３０６
のマネジメントに任せられたアドレス空間ということになる。
【０２１４】 当初、仮想Ｘ８６ ３１０上においてスレッド３０４が実行されている。スレ
ッド３０４は、Ｘ８６のＣＡＬＬ（呼び出し）インストラクション３８３を実行
し、ライブラリ・サービスを求める。スレッド３０４用のバイナリ・コードは、
従来のＸ８６コードであり、『タペストリー』システム用に特別にコンパイルさ
れたものではない。ＣＡＬＬ（呼び出し）インストラクション３８３は、コント
ロールをライブラリ３０８のエントリ・ポイントに渡す（矢印（１））。これは
、このライブラリに関する『タペストリー』‐バイナリ置換のためのＧＥＮＥＲ
ＡＬ（ジェネラル）エントリ・ポイント（図３ｇの３１７）である。『タペスト
リー』ネイティブ・ライブラリ・ルーチン３０８に関するエントリのプリアンブ
ル３１７、３１９からの最初のインストラクションのフェッチは、Ｘ８６ ＩＳ
Ａから『タペストリー』ＩＳＡへの変更を導く。プロセッサ１００は、遷移例外
３８４を取り、Ｘ８６−『タペストリー』遷移ハンドラ（図３ｈの３２０）に方
向を変える（矢印（２））。すべての『タペストリー』インストラクションが「
０ ｍｏｄ ４」の境界に整列されていることから、割り込みアドレスの下位２
ビットは「００」である。したがって、遷移ハンドラ３２０は、「００」のケー
ス３２２をディスパッチし（３２１）、『タペストリー』コンテキスト内の実行
に関する前提条件を設定する（３２ビット整列スタック等）。遷移ハンドラ３２
０のエンドにおいては、ＧＥＮＥＲＡＬ（ジェネラル）エントリ・ポイント３１
７において実行を再開する（３３８；矢印（３））。ＧＥＮＥＲＡＬ（ジェネラ
ル）エントリ・ポイント３１７は、Ｘ８６プリアンブル（図３ｇの３１９）を実
行することによって開始し、それにおいてパラメータ・リストがＰ０〜Ｐ１５の
パラメータ・レジスタにコピーされ、『タペストリー』ライブラリ・ルーチン３
０８の実行が開始する。 ここで『タペストリー』ライブラリ・ルーチン３０８が割り込みもしくはＸ８
６コードに対するコール・バックを伴わずに動作し、完了すると仮定する。
ッド３０４は、Ｘ８６のＣＡＬＬ（呼び出し）インストラクション３８３を実行
し、ライブラリ・サービスを求める。スレッド３０４用のバイナリ・コードは、
従来のＸ８６コードであり、『タペストリー』システム用に特別にコンパイルさ
れたものではない。ＣＡＬＬ（呼び出し）インストラクション３８３は、コント
ロールをライブラリ３０８のエントリ・ポイントに渡す（矢印（１））。これは
、このライブラリに関する『タペストリー』‐バイナリ置換のためのＧＥＮＥＲ
ＡＬ（ジェネラル）エントリ・ポイント（図３ｇの３１７）である。『タペスト
リー』ネイティブ・ライブラリ・ルーチン３０８に関するエントリのプリアンブ
ル３１７、３１９からの最初のインストラクションのフェッチは、Ｘ８６ ＩＳ
Ａから『タペストリー』ＩＳＡへの変更を導く。プロセッサ１００は、遷移例外
３８４を取り、Ｘ８６−『タペストリー』遷移ハンドラ（図３ｈの３２０）に方
向を変える（矢印（２））。すべての『タペストリー』インストラクションが「
０ ｍｏｄ ４」の境界に整列されていることから、割り込みアドレスの下位２
ビットは「００」である。したがって、遷移ハンドラ３２０は、「００」のケー
ス３２２をディスパッチし（３２１）、『タペストリー』コンテキスト内の実行
に関する前提条件を設定する（３２ビット整列スタック等）。遷移ハンドラ３２
０のエンドにおいては、ＧＥＮＥＲＡＬ（ジェネラル）エントリ・ポイント３１
７において実行を再開する（３３８；矢印（３））。ＧＥＮＥＲＡＬ（ジェネラ
ル）エントリ・ポイント３１７は、Ｘ８６プリアンブル（図３ｇの３１９）を実
行することによって開始し、それにおいてパラメータ・リストがＰ０〜Ｐ１５の
パラメータ・レジスタにコピーされ、『タペストリー』ライブラリ・ルーチン３
０８の実行が開始する。 ここで『タペストリー』ライブラリ・ルーチン３０８が割り込みもしくはＸ８
６コードに対するコール・バックを伴わずに動作し、完了すると仮定する。
【０２１５】 『タペストリー』ライブラリ・ルーチン３０８が完了（３８５）すると、ルー
チン３０８は、その戻り値の形式を記述する値をＸＤレジスタ（表１のＲ１５）
にロードする。この値は、適宜ＲＶ０、ＲＶＦＰ、もしくはメモリ・ロケーショ
ン内の戻り値を示すことになる。ルーチン３０８は、リターン（矢印（４））の
ための『タペストリー』ＪＡＬＲインストラクションをもって完了する。Ｘ８６
発呼側スレッド３０４から最初のインストラクションがフェッチされるとき、『
タペストリー』ＩＳＡからＸ８６ ＩＳＡへの遷移３８６が認識され、コントロ
ールの方向が『タペストリー』−Ｘ８６遷移ハンドラ（図３ｉの３４０）に変わ
る（矢印（５））。遷移ハンドラは、ＸＤ＜０３：００＞の値に応じてリターン
・ケース３４２の１つにディスパッチ（３４１）し、それがその『タペストリー
』ホームからＸ８６呼び出し規約の下におけるそのホームに戻り値をコピーする
。ハンドラ３４０が完了するとき、それから初期ＣＡＬＬ（呼び出し）３８３に
続くスレッド３０４内のインストラクションにコントロールが戻される（図３ｉ
のＲＦＥインストラクション３４９；図３ａ、３ｌおよび３ｍの矢印（６））。
チン３０８は、その戻り値の形式を記述する値をＸＤレジスタ（表１のＲ１５）
にロードする。この値は、適宜ＲＶ０、ＲＶＦＰ、もしくはメモリ・ロケーショ
ン内の戻り値を示すことになる。ルーチン３０８は、リターン（矢印（４））の
ための『タペストリー』ＪＡＬＲインストラクションをもって完了する。Ｘ８６
発呼側スレッド３０４から最初のインストラクションがフェッチされるとき、『
タペストリー』ＩＳＡからＸ８６ ＩＳＡへの遷移３８６が認識され、コントロ
ールの方向が『タペストリー』−Ｘ８６遷移ハンドラ（図３ｉの３４０）に変わ
る（矢印（５））。遷移ハンドラは、ＸＤ＜０３：００＞の値に応じてリターン
・ケース３４２の１つにディスパッチ（３４１）し、それがその『タペストリー
』ホームからＸ８６呼び出し規約の下におけるそのホームに戻り値をコピーする
。ハンドラ３４０が完了するとき、それから初期ＣＡＬＬ（呼び出し）３８３に
続くスレッド３０４内のインストラクションにコントロールが戻される（図３ｉ
のＲＦＥインストラクション３４９；図３ａ、３ｌおよび３ｍの矢印（６））。
【０２１６】 図３ｎを、図３ａ、３ｈ、３ｊ、および３ｌとの関連から参照し、『タペスト
リー』ライブラリ・ルーチン３０８の実行の途中で外部非同期割り込み３３８が
発生した場合について考える。例を設定するため、ここでこの割り込みを、２番
目のより優先度の高いＸ８６スレッド３０２をブロックしないディスク完了割り
込みとする。この割り込みは、『タペストリー』オペレーティング・システム３
１２の割り込み／例外ハンドラ（図３ｊの３５０）に方向を変更する（矢印（７
））。割り込みハンドラ３５０は、ケース３５１、３５３、３５４に不適合とな
った後に、ケース３６０を選択する。完全なプロセッサ・コンテキストが保存ス
ロット３５５内に保存（３６２）され、下位２ビットＥＩＰ＜０１：００＞が、
表３において説明したように「０１」に上書きされ（３６３）保存スロット番号
ならびにタイムスタンプがＸ８６レジスタにロード（３６４、３６５）される。
割り込みハンドラ３６０は、割り込みをＸ８６エミュレータ３１６の割り込みエ
ントリ・ポイント３５２に割り込みを引き渡す（図３ｊの３６９）（矢印（８）
）。Ｘ８６エミュレータ３１６は、Ｘ８６オペレーティング・システム３０６に
コントロールを渡す（矢印（９））。Ｘ８６オペレーティング・システム３０６
は、従来の方法に従って割り込みサービスを行う。しかしながら、スレッド３０
４に関してＸ８６オペレーティング・システム３０６がサービスするコンテキス
トは、タイムスタンプおよび保存スロット番号情報のコレクションであり、下位
２ビットを除いてＥＩＰには着手されずに『タペストリー』例外ハンドラ３６０
のステップ３６３によって、表３に適合するように作られる。このパラグラフの
最初に仮定したように、Ｘ８６オペレーティング・システム３０６は、スレッド
３０２を選択して再開する（矢印（１０））。
リー』ライブラリ・ルーチン３０８の実行の途中で外部非同期割り込み３３８が
発生した場合について考える。例を設定するため、ここでこの割り込みを、２番
目のより優先度の高いＸ８６スレッド３０２をブロックしないディスク完了割り
込みとする。この割り込みは、『タペストリー』オペレーティング・システム３
１２の割り込み／例外ハンドラ（図３ｊの３５０）に方向を変更する（矢印（７
））。割り込みハンドラ３５０は、ケース３５１、３５３、３５４に不適合とな
った後に、ケース３６０を選択する。完全なプロセッサ・コンテキストが保存ス
ロット３５５内に保存（３６２）され、下位２ビットＥＩＰ＜０１：００＞が、
表３において説明したように「０１」に上書きされ（３６３）保存スロット番号
ならびにタイムスタンプがＸ８６レジスタにロード（３６４、３６５）される。
割り込みハンドラ３６０は、割り込みをＸ８６エミュレータ３１６の割り込みエ
ントリ・ポイント３５２に割り込みを引き渡す（図３ｊの３６９）（矢印（８）
）。Ｘ８６エミュレータ３１６は、Ｘ８６オペレーティング・システム３０６に
コントロールを渡す（矢印（９））。Ｘ８６オペレーティング・システム３０６
は、従来の方法に従って割り込みサービスを行う。しかしながら、スレッド３０
４に関してＸ８６オペレーティング・システム３０６がサービスするコンテキス
トは、タイムスタンプおよび保存スロット番号情報のコレクションであり、下位
２ビットを除いてＥＩＰには着手されずに『タペストリー』例外ハンドラ３６０
のステップ３６３によって、表３に適合するように作られる。このパラグラフの
最初に仮定したように、Ｘ８６オペレーティング・システム３０６は、スレッド
３０２を選択して再開する（矢印（１０））。
【０２１７】 Ｘ８６スレッド３０２は、しばらく実行を続けた後、たとえばタイム・スライ
スの超過によって、最終的にコントロールをＸ８６オペレーティング・システム
３０６に戻すと（矢印（１１））、新しいディスク要求等を発行する。ここで、
Ｘ８６オペレーティング・システムのスケジューラがスレッド３０４の再開を選
択したと仮定する。Ｘ８６オペレーティング・システム３０６によって復元され
るコンテキストは、割り込みハンドラ３６０によって作られたタイムスタンプお
よび保存スロット番号の「コンテキスト」である。復元されるこのコンテキスト
のＥＩＰは、下位２ビットに「０１」を伴う、割り込み３８８の行なわれたイン
ストラクションに続くインストラクションをポイントする。Ｘ８６オペレーティ
ング・システム３０６は、ＩＲＥＴインストラクションを実行して、この復元さ
れたコンテキストにおいて実行を再開する（矢印（１２））。このインストラク
ションのフェッチは、Ｘ８６オペレーティング・システム３０６のＸ８６ ＩＳ
Ａから『タペストリー』ライブラリ３０８の『タペストリー』 ＩＳＡへの遷移
３８９を認識し、Ｘ８６−『タペストリー』遷移ハンドラ３２０（図３ｈ）に方
向を変更する（矢印（１３））。遷移ハンドラ３２０は、ＥＩＰアドレスの下位
２ビットに応答してケース３７０にディスパッチ（３２１）する。ケース３７０
のコードは、Ｘ８６レジスタ内を探して、再開するプロセスに対応する保存スロ
ット３５５のアドレスを見つけ出す。Ｘ８６レジスタの内容および見つけ出され
た保存スロット３５５は、冗長性のためにストアされているタイムスタンプおよ
び保存スロット番号との相互比較によって有効性が確認される（３７１、３７４
、３７６）。保存スロット３５５の内容は、完全な『タペストリー』プロセッサ
・コンテキストを復元する（３７５）。遷移ハンドラ３２０は、オリジナルの外
部割り込み３８８のポイントにおいて、『タペストリー』ライブラリ・ルーチン
３０８を再開する（３７８）（矢印（１４））。
スの超過によって、最終的にコントロールをＸ８６オペレーティング・システム
３０６に戻すと（矢印（１１））、新しいディスク要求等を発行する。ここで、
Ｘ８６オペレーティング・システムのスケジューラがスレッド３０４の再開を選
択したと仮定する。Ｘ８６オペレーティング・システム３０６によって復元され
るコンテキストは、割り込みハンドラ３６０によって作られたタイムスタンプお
よび保存スロット番号の「コンテキスト」である。復元されるこのコンテキスト
のＥＩＰは、下位２ビットに「０１」を伴う、割り込み３８８の行なわれたイン
ストラクションに続くインストラクションをポイントする。Ｘ８６オペレーティ
ング・システム３０６は、ＩＲＥＴインストラクションを実行して、この復元さ
れたコンテキストにおいて実行を再開する（矢印（１２））。このインストラク
ションのフェッチは、Ｘ８６オペレーティング・システム３０６のＸ８６ ＩＳ
Ａから『タペストリー』ライブラリ３０８の『タペストリー』 ＩＳＡへの遷移
３８９を認識し、Ｘ８６−『タペストリー』遷移ハンドラ３２０（図３ｈ）に方
向を変更する（矢印（１３））。遷移ハンドラ３２０は、ＥＩＰアドレスの下位
２ビットに応答してケース３７０にディスパッチ（３２１）する。ケース３７０
のコードは、Ｘ８６レジスタ内を探して、再開するプロセスに対応する保存スロ
ット３５５のアドレスを見つけ出す。Ｘ８６レジスタの内容および見つけ出され
た保存スロット３５５は、冗長性のためにストアされているタイムスタンプおよ
び保存スロット番号との相互比較によって有効性が確認される（３７１、３７４
、３７６）。保存スロット３５５の内容は、完全な『タペストリー』プロセッサ
・コンテキストを復元する（３７５）。遷移ハンドラ３２０は、オリジナルの外
部割り込み３８８のポイントにおいて、『タペストリー』ライブラリ・ルーチン
３０８を再開する（３７８）（矢印（１４））。
【０２１８】 図３ｏを、図３ａ、３ｈ、３ｊ、および３ｌとの関連から参照し、『タペスト
リー』ネイティブ発呼側３９１からＸ８６被呼側３９２に対する呼び出しの場合
について考える。（図３ｂを参照した議論において、このシナリオに関して、い
ずれも特別なコーディングがなされていないと述べたことを想起されたい−−Ｘ
８６被呼側は、従来のＸ８６コンパイラによって生成され、『タペストリー』発
呼側３９１は、被呼側がＸ８６被呼側３９２であるか、『タペストリー』被呼側
であるかによらず、良好な機能が等しく得られるようにコーディングされている
。）発呼側３９１は、ＸＤレジスタ（表１のＲ１５）を、その引数リストの『タ
ペストリー』レジスタ（表１のＲ３２〜Ｒ４７）内のレイアウトを記述する値に
セットする（３９３）。その後、発呼側３９１は、ＪＡＬＲインストラクション
３９４を発行して被呼側３９２を呼び出す。被呼側３９２の最初のインストラク
ションに到達すると、プロセッサ１００は、『タペストリー』−Ｘ８６遷移３９
５を認識する。実行の方向が『タペストリー』−Ｘ８６例外ハンドラ（図３ｉの
３４０）に変わる（矢印（１５））。下位４ビットＸＤ＜３：０＞は、インスト
ラクションによってセット（３９３）されてＸＤ記述子の基本分類を含んでおり
、これらの４ビットに従って実行が、通常はコード・セグメント３４３〜３４５
、またはセグメント３４３、３４６、３４７にディスパッチされる（３４１）。
ディスパッチ先のコード・セグメントは、ＸＤレジスタの残部によって示される
ように、実際のパラメータを『タペストリー』ホームからそのＸ８６ホームに移
動（３４７）する。ハンドラ３４０は、表３に示すように、発呼側３９１がリタ
ーン結果を期待しているロケーションを示すように、リターンＰＣの下位２ビッ
トＬＲ＜１：０＞を「１０」もしくは「１１」に上書きする（３４５、３４６）
。ハンドラ３４０は、被呼側３９２の最初のインストラクションにリターンし（
矢印（１６））、従来の方法に従ってそれが実行される。被呼側３９２が完了す
ると、Ｘ８６ ＲＥＴインストラクションがコントロールを発呼側３９１に返す
（矢印（１７））。発呼側３９１からの最初のインストラクションのフェッチは
、遷移例外３９６をトリガすることになる。この例外は、コントロールの方向を
Ｘ８６−『タペストリー』ハンドラ３２０に変える（矢印（１８））。ハンドラ
３２０は、ＬＲの下位２ビットに基づいて関数の戻り値の再フォーマットおよび
／または再配置（３３０、３３３、３３４）を行う。ハンドラが完了すると（３
３６、３３８）、コントロールが、発呼側３９１のオリジナルの呼び出し３９４
の続きに戻る（矢印（１９））。
リー』ネイティブ発呼側３９１からＸ８６被呼側３９２に対する呼び出しの場合
について考える。（図３ｂを参照した議論において、このシナリオに関して、い
ずれも特別なコーディングがなされていないと述べたことを想起されたい−−Ｘ
８６被呼側は、従来のＸ８６コンパイラによって生成され、『タペストリー』発
呼側３９１は、被呼側がＸ８６被呼側３９２であるか、『タペストリー』被呼側
であるかによらず、良好な機能が等しく得られるようにコーディングされている
。）発呼側３９１は、ＸＤレジスタ（表１のＲ１５）を、その引数リストの『タ
ペストリー』レジスタ（表１のＲ３２〜Ｒ４７）内のレイアウトを記述する値に
セットする（３９３）。その後、発呼側３９１は、ＪＡＬＲインストラクション
３９４を発行して被呼側３９２を呼び出す。被呼側３９２の最初のインストラク
ションに到達すると、プロセッサ１００は、『タペストリー』−Ｘ８６遷移３９
５を認識する。実行の方向が『タペストリー』−Ｘ８６例外ハンドラ（図３ｉの
３４０）に変わる（矢印（１５））。下位４ビットＸＤ＜３：０＞は、インスト
ラクションによってセット（３９３）されてＸＤ記述子の基本分類を含んでおり
、これらの４ビットに従って実行が、通常はコード・セグメント３４３〜３４５
、またはセグメント３４３、３４６、３４７にディスパッチされる（３４１）。
ディスパッチ先のコード・セグメントは、ＸＤレジスタの残部によって示される
ように、実際のパラメータを『タペストリー』ホームからそのＸ８６ホームに移
動（３４７）する。ハンドラ３４０は、表３に示すように、発呼側３９１がリタ
ーン結果を期待しているロケーションを示すように、リターンＰＣの下位２ビッ
トＬＲ＜１：０＞を「１０」もしくは「１１」に上書きする（３４５、３４６）
。ハンドラ３４０は、被呼側３９２の最初のインストラクションにリターンし（
矢印（１６））、従来の方法に従ってそれが実行される。被呼側３９２が完了す
ると、Ｘ８６ ＲＥＴインストラクションがコントロールを発呼側３９１に返す
（矢印（１７））。発呼側３９１からの最初のインストラクションのフェッチは
、遷移例外３９６をトリガすることになる。この例外は、コントロールの方向を
Ｘ８６−『タペストリー』ハンドラ３２０に変える（矢印（１８））。ハンドラ
３２０は、ＬＲの下位２ビットに基づいて関数の戻り値の再フォーマットおよび
／または再配置（３３０、３３３、３３４）を行う。ハンドラが完了すると（３
３６、３３８）、コントロールが、発呼側３９１のオリジナルの呼び出し３９４
の続きに戻る（矢印（１９））。
【０２１９】 再度図３ａおよび３ｌを参照するが、これにおいては複雑性がクロスＩＳＡ呼
び出しのケースに制限されている。クロスＩＳＡ呼び出しの取り扱いにおける複
雑性は、トランスペアレントなクロスＩＳＡ呼び出しが、これまでにこの分野に
おいて知られていないことから許容範囲である。発呼側、被呼側、およびオペレ
ーティング・システムがすべて共通のＩＳＡを共有している場合においては、遷
移例外がまったく発生しない。たとえば、『タペストリー』プロセス３１４が同
一の『タペストリー』ライブラリ・ルーチン３０８を呼び出すとき（矢印（２０
））、ルーチン３０８はＮＡＴＩＶＥ（ネイティブ）エントリ・ポイント３１８
を通って入るか、ＧＥＮＥＲＡＬ（ジェネラル）エントリ・ポイント３１７を介
して『タペストリー』ショート・パスを獲得する。（ここで、ルーチン３０８が
『タペストリー』プロセス３１４のアドレス空間内に個別にマップ（３９７）さ
れなければならないことに注意が必要である−−『タペストリー』プロセス３１
４が『タペストリー』オペレーティング・システム３１２のマネジメントの下に
置かれ、Ｘ８６プロセスのアドレス空間３８０が完全にＸ８６オペレーティング
・システム３０６によってマネージされ、完全に『タペストリー』オペレーティ
ング・システム３１２の視野の外となっていたことを想起されたい。）同一の外
部割り込み３８８が発生（矢印（２１））した場合、その割り込みは、『タペス
トリー』オペレーティング・システム３１２（図３ｊのコードの外）において扱
うことが可能であり、コントロールは、ハンドラの遷移を通じたトレースを必要
とすることなく、割り込みに続くインストラクションにおいて直接再開する（矢
印（２２））。『タペストリー』ライブラリ・ルーチン３０８が完了すると、従
来の方法に従ってコントロールが発呼側に返る（矢印（２３））。唯一のオーバ
ーヘッドは、単一のインストラクション３９３であり、被呼側にＸ８６コードが
用いられている場合にＸＤの値をセットする。
び出しのケースに制限されている。クロスＩＳＡ呼び出しの取り扱いにおける複
雑性は、トランスペアレントなクロスＩＳＡ呼び出しが、これまでにこの分野に
おいて知られていないことから許容範囲である。発呼側、被呼側、およびオペレ
ーティング・システムがすべて共通のＩＳＡを共有している場合においては、遷
移例外がまったく発生しない。たとえば、『タペストリー』プロセス３１４が同
一の『タペストリー』ライブラリ・ルーチン３０８を呼び出すとき（矢印（２０
））、ルーチン３０８はＮＡＴＩＶＥ（ネイティブ）エントリ・ポイント３１８
を通って入るか、ＧＥＮＥＲＡＬ（ジェネラル）エントリ・ポイント３１７を介
して『タペストリー』ショート・パスを獲得する。（ここで、ルーチン３０８が
『タペストリー』プロセス３１４のアドレス空間内に個別にマップ（３９７）さ
れなければならないことに注意が必要である−−『タペストリー』プロセス３１
４が『タペストリー』オペレーティング・システム３１２のマネジメントの下に
置かれ、Ｘ８６プロセスのアドレス空間３８０が完全にＸ８６オペレーティング
・システム３０６によってマネージされ、完全に『タペストリー』オペレーティ
ング・システム３１２の視野の外となっていたことを想起されたい。）同一の外
部割り込み３８８が発生（矢印（２１））した場合、その割り込みは、『タペス
トリー』オペレーティング・システム３１２（図３ｊのコードの外）において扱
うことが可能であり、コントロールは、ハンドラの遷移を通じたトレースを必要
とすることなく、割り込みに続くインストラクションにおいて直接再開する（矢
印（２２））。『タペストリー』ライブラリ・ルーチン３０８が完了すると、従
来の方法に従ってコントロールが発呼側に返る（矢印（２３））。唯一のオーバ
ーヘッドは、単一のインストラクション３９３であり、被呼側にＸ８６コードが
用いられている場合にＸＤの値をセットする。
【０２２０】 Ｈ．代替実施例 別の実施態様においては、メモリの「復元ターゲット・ページ」がＸ８６アド
レス空間のオペレーティング・システム領域内に予約される。ＰＦＡＴ １７２
において、復元ターゲット・ページのためのＩＳＡビット１８０がセットされ、
そのページに関するインストラクションが『タペストリー』インストラクション
・セットの下に解釈されるべきであることが示される。この復元ターゲット・ペ
ージは、ページ不可能に設定される。図３ｊのステップ３６３において、ＥＩＰ
値が、復元ターゲット・ページ内をポイントするＸ８６アドレスに置換され、つ
まり通常、保存スロットの番号をストアしているこの置換ＥＩＰのバイト・オフ
セット・ビットに置換される。別の実施態様においては、ＥＩＰが復元ターゲッ
ト・ページをポイントするべくセットされ、保存スロット番号がＸ８６レジスタ
の１つ、たとえばＥＡＸにストアされる。いずれの場合においても、Ｘ８６オペ
レーティング・システム３０６がスレッドを再開するとき、復元ターゲット・ペ
ージが、そのＰＦＡＴエントリおよびＩ−ＴＬＢエントリ内に『タペストリー』
ＩＳＡビット・セットを有していることから、最初のインストラクションのフェ
ッチによって、復元ターゲット・ページからの最初の実際のインストラクション
が実際に実行される前に、Ｘ８６−『タペストリー』遷移例外がトリガされる。
Ｘ８６−『タペストリー』遷移ハンドラ３２０は、フェッチしたインストラクシ
ョンのアドレスを近似することによって開始する。復元ターゲット・ページに関
するアドレスは、復元する拡張コンテキストが存在することを知らせる。保存ス
ロット番号は、インストラクション・アドレスから抽出される（ここで、保存ス
ロット番号が例外のエントリ時にＥＰＣもしくはＥＡＸ内にコーディングされ、
そのいずれもがスレッドの再開のプロセスにおいてＸ８６オペレーティング・シ
ステム３０６によって復元されたことを想起されたい）。プロセッサ・コンテキ
ストは、保存スロットから、スレッドに対するオリジナルの割り込みがあったＥ
ＰＣ．ＥＩＰ値を含めて復元される。別の実施態様においては、（Ｘ８６コンテ
キストを含まずに）拡張コンテキストのみが保存スロットから復元され、その結
果、オペレーティング・システムによってもたらされたＸ８６コンテキストに対
する変更があるときには、そのすべてがそのまま残される。Ｘ８６−『タペスト
リー』遷移ハンドラ３２０は、ＲＦＥ ３３８を実行して割り込みの行なわれた
『タペストリー』コード内において実行を再開する。
レス空間のオペレーティング・システム領域内に予約される。ＰＦＡＴ １７２
において、復元ターゲット・ページのためのＩＳＡビット１８０がセットされ、
そのページに関するインストラクションが『タペストリー』インストラクション
・セットの下に解釈されるべきであることが示される。この復元ターゲット・ペ
ージは、ページ不可能に設定される。図３ｊのステップ３６３において、ＥＩＰ
値が、復元ターゲット・ページ内をポイントするＸ８６アドレスに置換され、つ
まり通常、保存スロットの番号をストアしているこの置換ＥＩＰのバイト・オフ
セット・ビットに置換される。別の実施態様においては、ＥＩＰが復元ターゲッ
ト・ページをポイントするべくセットされ、保存スロット番号がＸ８６レジスタ
の１つ、たとえばＥＡＸにストアされる。いずれの場合においても、Ｘ８６オペ
レーティング・システム３０６がスレッドを再開するとき、復元ターゲット・ペ
ージが、そのＰＦＡＴエントリおよびＩ−ＴＬＢエントリ内に『タペストリー』
ＩＳＡビット・セットを有していることから、最初のインストラクションのフェ
ッチによって、復元ターゲット・ページからの最初の実際のインストラクション
が実際に実行される前に、Ｘ８６−『タペストリー』遷移例外がトリガされる。
Ｘ８６−『タペストリー』遷移ハンドラ３２０は、フェッチしたインストラクシ
ョンのアドレスを近似することによって開始する。復元ターゲット・ページに関
するアドレスは、復元する拡張コンテキストが存在することを知らせる。保存ス
ロット番号は、インストラクション・アドレスから抽出される（ここで、保存ス
ロット番号が例外のエントリ時にＥＰＣもしくはＥＡＸ内にコーディングされ、
そのいずれもがスレッドの再開のプロセスにおいてＸ８６オペレーティング・シ
ステム３０６によって復元されたことを想起されたい）。プロセッサ・コンテキ
ストは、保存スロットから、スレッドに対するオリジナルの割り込みがあったＥ
ＰＣ．ＥＩＰ値を含めて復元される。別の実施態様においては、（Ｘ８６コンテ
キストを含まずに）拡張コンテキストのみが保存スロットから復元され、その結
果、オペレーティング・システムによってもたらされたＸ８６コンテキストに対
する変更があるときには、そのすべてがそのまま残される。Ｘ８６−『タペスト
リー』遷移ハンドラ３２０は、ＲＦＥ ３３８を実行して割り込みの行なわれた
『タペストリー』コード内において実行を再開する。
【０２２１】 ここで、復元ターゲット・ページからのインストラクションが実際に実行され
ることがない点に注意する必要がある；そのアドレスは、Ｘ８６−『タペストリ
ー』遷移ハンドラ３２０に対する単なるフラグである。唯一必要なことは、アド
レスをＸ８６オペレーティング・システム３０６およびそのスレッド・スケジュ
ーラに渡すことができるように、復元ターゲット・ページのアドレスがＸ８６ア
ドレス空間内において表現できることである。別の実施態様においては、復元タ
ーゲット・ページからのフェッチが別の例外−−すなわち非整列インストラクシ
ョン違反、またはアクセス保護違反を生じることがある。しかしながら、生じる
違反がＸ８６アーキテクチャ内に定義されていない違反となることは望ましいこ
とであり、その結果、いずれのユーザ・プログラムもその違反に関するハンドラ
を登録することができない。
ることがない点に注意する必要がある；そのアドレスは、Ｘ８６−『タペストリ
ー』遷移ハンドラ３２０に対する単なるフラグである。唯一必要なことは、アド
レスをＸ８６オペレーティング・システム３０６およびそのスレッド・スケジュ
ーラに渡すことができるように、復元ターゲット・ページのアドレスがＸ８６ア
ドレス空間内において表現できることである。別の実施態様においては、復元タ
ーゲット・ページからのフェッチが別の例外−−すなわち非整列インストラクシ
ョン違反、またはアクセス保護違反を生じることがある。しかしながら、生じる
違反がＸ８６アーキテクチャ内に定義されていない違反となることは望ましいこ
とであり、その結果、いずれのユーザ・プログラムもその違反に関するハンドラ
を登録することができない。
【０２２２】 この別の実施態様においては、Ｘ８６−『タペストリー』遷移ハンドラ３２０
の「０１」ケース３７０が、Ｘ８６スレッドの特権モードを保存し、特権リング
「０」においてＸ８６発呼側が動作している場合であっても特権レベルをユーザ
にリセットすることができる。特権モードは、システムの保全性を保護するため
に変更され、『タペストリー』の「トロイの木馬」がＸ８６セキュリティ・チェ
ックをくぐり抜けることを不可能にする。
の「０１」ケース３７０が、Ｘ８６スレッドの特権モードを保存し、特権リング
「０」においてＸ８６発呼側が動作している場合であっても特権レベルをユーザ
にリセットすることができる。特権モードは、システムの保全性を保護するため
に変更され、『タペストリー』の「トロイの木馬」がＸ８６セキュリティ・チェ
ックをくぐり抜けることを不可能にする。
【０２２３】 別の実施態様においては、保存スロットとＸ８６スレッドの間の対応が、Ｘ８
６オペレーティング・システム３０６へのスレッドＩＤ呼び出しを使用すること
によって維持される。各保存スロット３５５は、そのスレッドが持続する間にわ
たってＷｉｎｄｏｗｓ（登録商標）（ウインドウズ（登録商標））スレッド番号 と関連付けすることができる。ガーベジ・コレクタを使用すれば、かなり以前に 満たされ、現在は見捨てられていると見られる保存スロットを認識することがで きる。ガーベジ・コレクタは、システムの調整可能周期の後に、あるいはそれが 満たされた時間的古さを基礎として、そのスレッドがＸ８６オペレーティング・ システム３０６によって終了されることを仮定し、保存スロットを再利用する。
６オペレーティング・システム３０６へのスレッドＩＤ呼び出しを使用すること
によって維持される。各保存スロット３５５は、そのスレッドが持続する間にわ
たってＷｉｎｄｏｗｓ（登録商標）（ウインドウズ（登録商標））スレッド番号 と関連付けすることができる。ガーベジ・コレクタを使用すれば、かなり以前に 満たされ、現在は見捨てられていると見られる保存スロットを認識することがで きる。ガーベジ・コレクタは、システムの調整可能周期の後に、あるいはそれが 満たされた時間的古さを基礎として、そのスレッドがＸ８６オペレーティング・ システム３０６によって終了されることを仮定し、保存スロットを再利用する。
【０２２４】 さらに別の実施態様においては、Ｘ８６コンバータ・モードの間に『タペスト
リー』が例外を取ると、拡張コンテキストのスナップショットも行なわれる。オ
ペレーティング・システムがＸ８６ ＴＳＳ（タスク−ステート・セグメント）
を使用してマルチ−タスキングをインプリメントしている場合には、拡張コンテ
キストのＰＳＷ部分（ＩＳＡビット１９４、ＸＰ／呼び出し規約１９６、および
セマンティック・クラス２０６；後述するセクションＩＶを参照されたい）をＸ
８６ ＴＳＳの使用されていない部分にスナップショットすることができる。そ
れ以外の場合には、関連するデータの量、すなわち５ビット（ＩＳＡビット１９
４、ＸＰ／呼び出し規約１９６、およびセマンティック・クラス２０６）は、充
分に小さく、ＥＦＬＡＧＳのトップにある使用されていない１０ビットに死蔵す
ることができる。一部の実施態様においては、Ｘ８６空間内の例外スタックにプ
ッシュされる追加のワードとして拡張コンテキストをプッシュすることができる
。
リー』が例外を取ると、拡張コンテキストのスナップショットも行なわれる。オ
ペレーティング・システムがＸ８６ ＴＳＳ（タスク−ステート・セグメント）
を使用してマルチ−タスキングをインプリメントしている場合には、拡張コンテ
キストのＰＳＷ部分（ＩＳＡビット１９４、ＸＰ／呼び出し規約１９６、および
セマンティック・クラス２０６；後述するセクションＩＶを参照されたい）をＸ
８６ ＴＳＳの使用されていない部分にスナップショットすることができる。そ
れ以外の場合には、関連するデータの量、すなわち５ビット（ＩＳＡビット１９
４、ＸＰ／呼び出し規約１９６、およびセマンティック・クラス２０６）は、充
分に小さく、ＥＦＬＡＧＳのトップにある使用されていない１０ビットに死蔵す
ることができる。一部の実施態様においては、Ｘ８６空間内の例外スタックにプ
ッシュされる追加のワードとして拡張コンテキストをプッシュすることができる
。
【０２２５】 さらに別の実施態様においては、Ｘ８６に対してアクセス不能な『タペストリ
ー』空間内のメモリに拡張コンテキストをストアすることができる。ハッシュ・
テーブル（またはそれと等価な結合ソフトウエア構造）が特定のＸ８６例外フレ
ームと、それに関連付けされた拡張『タペストリー』コンテキストのスナップシ
ョットをリンクし、その結果、例外の出口もしくはタスクの再スケジューリング
に際して、プロセッサが特定のＸ８６コンテキストをＥＰＣ（エラーＰＣおよび
プログラム・ステータス・ワード）に再ロードし、続いてそれがＲＦＥインスト
ラクションによってＰＳＷに再ロードされるとき（またはＸ８６ ＰＯＰＦイン
ストラクションがエミュレートされるとき）、拡張『タペストリー』コンテキス
トをロケートし、ＥＰＣ内に配置することが可能になる。
ー』空間内のメモリに拡張コンテキストをストアすることができる。ハッシュ・
テーブル（またはそれと等価な結合ソフトウエア構造）が特定のＸ８６例外フレ
ームと、それに関連付けされた拡張『タペストリー』コンテキストのスナップシ
ョットをリンクし、その結果、例外の出口もしくはタスクの再スケジューリング
に際して、プロセッサが特定のＸ８６コンテキストをＥＰＣ（エラーＰＣおよび
プログラム・ステータス・ワード）に再ロードし、続いてそれがＲＦＥインスト
ラクションによってＰＳＷに再ロードされるとき（またはＸ８６ ＰＯＰＦイン
ストラクションがエミュレートされるとき）、拡張『タペストリー』コンテキス
トをロケートし、ＥＰＣ内に配置することが可能になる。
【０２２６】 ＩＶ．あるＩＳＡから他方への遷移を管理するための代替方法 Ａ．プログラム・テキストのための呼び出し規約（ＣＣ）の指標 セクションＩＶ．ＡおよびＩＶ．Ｂの説明は、ともにサブプログラムとの間に
おけるデータの授受に関する規約を決定するために使用される代替メカニズムに
関するものであり、それによりサブプログラムの引数または関数の戻り値がスト
アされるロケーションが、コントロール移動イベントの前に決定され、例外ハン
ドラは、コントロール・フロー・イベントの後に実行されることになるコードに
よって期待されているロケーションにデータを移動することができる。
おけるデータの授受に関する規約を決定するために使用される代替メカニズムに
関するものであり、それによりサブプログラムの引数または関数の戻り値がスト
アされるロケーションが、コントロール移動イベントの前に決定され、例外ハン
ドラは、コントロール・フロー・イベントの後に実行されることになるコードに
よって期待されているロケーションにデータを移動することができる。
【０２２７】 Ｘ８６ ＣＩＳＣアーキテクチャの代替『タペストリー』エミュレーションに
おいて、ネイティブ・コードの大半は、２つの異なる呼び出し規約の一方を順守
する（前述のセクションＩＩＩ．Ｂを参照されたい）：一方は、ネイティブ『タ
ペストリー』コードからネイティブ『タペストリー』コードへの呼び出しのため
のＲＩＳＣレジスタ‐ベースの呼び出し規約であり、他方は、エミュレートされ
たＣＩＳＣ呼び出し規約に類似するものとして示される疑似ＣＩＳＣメモリ‐ベ
ースの規約であり、呼び出しがもっとも頻繁に一方のＩＳＡから他方にクロスす
るであろうと考えられるときに使用するための規約である。セクションＩＶ．Ａ
およびＩＶ．Ｂにおいて説明している特徴は、マシン・コンテキストに関する充
分な情報を提供し、その結果、一方のＩＳＡから他方へのシームレスな遷移をも
たらすことができる。
おいて、ネイティブ・コードの大半は、２つの異なる呼び出し規約の一方を順守
する（前述のセクションＩＩＩ．Ｂを参照されたい）：一方は、ネイティブ『タ
ペストリー』コードからネイティブ『タペストリー』コードへの呼び出しのため
のＲＩＳＣレジスタ‐ベースの呼び出し規約であり、他方は、エミュレートされ
たＣＩＳＣ呼び出し規約に類似するものとして示される疑似ＣＩＳＣメモリ‐ベ
ースの規約であり、呼び出しがもっとも頻繁に一方のＩＳＡから他方にクロスす
るであろうと考えられるときに使用するための規約である。セクションＩＶ．Ａ
およびＩＶ．Ｂにおいて説明している特徴は、マシン・コンテキストに関する充
分な情報を提供し、その結果、一方のＩＳＡから他方へのシームレスな遷移をも
たらすことができる。
【０２２８】 再度図３ａを参照するが、ネイティブ『タペストリー』インストラクション・
セットにおいてコーディングされたプログラムは、サブプログラムを呼び出すと
き、レジスタ−ベースのＲＩＳＣ呼び出し規約、もしくはＸ８６呼び出し規約に
匹敵するメモリ−ベースの呼び出し規約のいずれかを使用することができる。Ｘ
８６コンバータ・モードにおいては、すべてのサブプログラム呼び出しがメモリ
ースタック−ベースの呼び出し規約を使用する。いずれのモードにおいても、デ
ータが、特定メモリ内のそのロケーションもしくはレジスタ・ロケーションによ
りソースからディスティネーションに渡る内部ジャンプによって、コントロール
が移動されることがある。
セットにおいてコーディングされたプログラムは、サブプログラムを呼び出すと
き、レジスタ−ベースのＲＩＳＣ呼び出し規約、もしくはＸ８６呼び出し規約に
匹敵するメモリ−ベースの呼び出し規約のいずれかを使用することができる。Ｘ
８６コンバータ・モードにおいては、すべてのサブプログラム呼び出しがメモリ
ースタック−ベースの呼び出し規約を使用する。いずれのモードにおいても、デ
ータが、特定メモリ内のそのロケーションもしくはレジスタ・ロケーションによ
りソースからディスティネーションに渡る内部ジャンプによって、コントロール
が移動されることがある。
【０２２９】 ビット２００によってプログラム・テキスト領域１７６に注釈が付され、その
領域のコードによって使用される呼び出し規約が示される。実行のフローが、一
方の呼び出し規約を順守しているソースから、他方を順守しているディスティネ
ーションに向かうと、呼び出し規約ビット２００の相違が遷移例外をトリガする
。遷移例外ハンドラは、このサブプログラムの引数をソースの規約によって確立
された周知のロケーションから、ディスティネーションによって期待される周知
のロケーションにコピーする。これにより発呼側および被呼側のサブプログラム
を、他方によって使用されている呼び出し規約をまったく頼ることなくコンパイ
ルすることが可能になり、同質でないＩＳＡのバイナリならびにライブラリの環
境におけるよりシームレスなシステム・オペレーションが可能になる。
領域のコードによって使用される呼び出し規約が示される。実行のフローが、一
方の呼び出し規約を順守しているソースから、他方を順守しているディスティネ
ーションに向かうと、呼び出し規約ビット２００の相違が遷移例外をトリガする
。遷移例外ハンドラは、このサブプログラムの引数をソースの規約によって確立
された周知のロケーションから、ディスティネーションによって期待される周知
のロケーションにコピーする。これにより発呼側および被呼側のサブプログラム
を、他方によって使用されている呼び出し規約をまったく頼ることなくコンパイ
ルすることが可能になり、同質でないＩＳＡのバイナリならびにライブラリの環
境におけるよりシームレスなシステム・オペレーションが可能になる。
【０２３０】 図１ｄおよび２ａを参照すると、前述のセクションＩＩにおいて説明したよう
に、ＩＳＡビット１８０、１８２と類似の態様において、呼び出し規約ビット２
００がＰＦＡＴエントリ１７４およびＩ−ＴＬＢ １１６に、ＰＳＷ １９０の
呼び出し規約ビット１９６内にある以前のインストラクションの呼び出し規約の
記録とともにストアされる；当該セクションにおいて説明した別の実施態様は、
これにおいても同様に適用することができる。（呼び出し規約プロパティ２００
は『タペストリー』コードのページに関してのみ意味を有し、かつＸＰ書き込み
プロテクト・プロパティ１８４、１８６（前述のセクションＩ．Ｆにおいて説明
済み）がＸ８６コードのページに関してのみ使用されることから、所定のページ
に関する２つのプロパティは、ＸＰ書き込みプロテクト・ビット１８４、１８６
に重ねて、単一の物理ビット内にエンコードすることが可能である−−この単一
ビットは、ＰＳＷ．ＩＳＡビット１９４に応じて異なる意味を有する。）
に、ＩＳＡビット１８０、１８２と類似の態様において、呼び出し規約ビット２
００がＰＦＡＴエントリ１７４およびＩ−ＴＬＢ １１６に、ＰＳＷ １９０の
呼び出し規約ビット１９６内にある以前のインストラクションの呼び出し規約の
記録とともにストアされる；当該セクションにおいて説明した別の実施態様は、
これにおいても同様に適用することができる。（呼び出し規約プロパティ２００
は『タペストリー』コードのページに関してのみ意味を有し、かつＸＰ書き込み
プロテクト・プロパティ１８４、１８６（前述のセクションＩ．Ｆにおいて説明
済み）がＸ８６コードのページに関してのみ使用されることから、所定のページ
に関する２つのプロパティは、ＸＰ書き込みプロテクト・ビット１８４、１８６
に重ねて、単一の物理ビット内にエンコードすることが可能である−−この単一
ビットは、ＰＳＷ．ＩＳＡビット１９４に応じて異なる意味を有する。）
【０２３１】 図２ｂおよび２ｃを参照すると、実行が一方の呼び出し規約２００の領域から
他方の呼び出し規約２００の領域にクロスするとき（列２０４）、マシンが例外
を取る。遷移の方向（『タペストリー』−Ｘ８６またはＸ８６−『タペストリー
』）およびその遷移を誘発したインストラクションのクラス分け（後述するセク
ションＩＶ．Ｂにおいて説明する表４に示す）に基づいて、この例外が、その方
向ならびにクラス分けに対応する例外ハンドラに向けられる。図２ｃの８つの行
２４２〜２５６には、８つの呼び出し規約遷移例外ベクトルが示されている。（
呼び出し規約遷移に関する８つの例外ベクトルは、前述のセクションＩＩにおい
て論じたＩＳＡに関する２つの例外ベクトルと明確に区別される。）例外の方向
の変更は、充分に具体的であり、特定のハンドラへの到達時に、古いマシン・コ
ンテキストから、新しい環境における実行のための前提条件を満たすマシン・コ
ンテキストへのマッピングの概略を決定することができる。例外ハンドラは、一
方のロケーションから他方にデータをコピーすることによってこのマッピングを
インプリメントする。例外ハンドラは、ソース・インストラクションとディステ
ィネーション・インストラクションの間に介挿された例外の存在する間にわたっ
て動作し、マシン・コンテキストを、ソースの最後のインストラクションによっ
て生成されたコンテキスト（たとえばＣＡＬＬ（呼び出し）の前に設定された引
数を渡すエリア）をディスティネーションの最初のインストラクションによって
期待されているコンテキスト（たとえば、その引数の使用を開始するコードが期
待される）に変換する。 遷移例外のプロセス、および個々の例外のケースの扱いに使用される情報につ
いて、次のセクションＩＶ．Ｂに説明する。
他方の呼び出し規約２００の領域にクロスするとき（列２０４）、マシンが例外
を取る。遷移の方向（『タペストリー』−Ｘ８６またはＸ８６−『タペストリー
』）およびその遷移を誘発したインストラクションのクラス分け（後述するセク
ションＩＶ．Ｂにおいて説明する表４に示す）に基づいて、この例外が、その方
向ならびにクラス分けに対応する例外ハンドラに向けられる。図２ｃの８つの行
２４２〜２５６には、８つの呼び出し規約遷移例外ベクトルが示されている。（
呼び出し規約遷移に関する８つの例外ベクトルは、前述のセクションＩＩにおい
て論じたＩＳＡに関する２つの例外ベクトルと明確に区別される。）例外の方向
の変更は、充分に具体的であり、特定のハンドラへの到達時に、古いマシン・コ
ンテキストから、新しい環境における実行のための前提条件を満たすマシン・コ
ンテキストへのマッピングの概略を決定することができる。例外ハンドラは、一
方のロケーションから他方にデータをコピーすることによってこのマッピングを
インプリメントする。例外ハンドラは、ソース・インストラクションとディステ
ィネーション・インストラクションの間に介挿された例外の存在する間にわたっ
て動作し、マシン・コンテキストを、ソースの最後のインストラクションによっ
て生成されたコンテキスト（たとえばＣＡＬＬ（呼び出し）の前に設定された引
数を渡すエリア）をディスティネーションの最初のインストラクションによって
期待されているコンテキスト（たとえば、その引数の使用を開始するコードが期
待される）に変換する。 遷移例外のプロセス、および個々の例外のケースの扱いに使用される情報につ
いて、次のセクションＩＶ．Ｂに説明する。
【０２３２】 Ｂ．制御転送セマンティクスの記録および呼び出し規約の調停 単に遷移の方向（Ｘ８６呼び出し規約から『タペストリー』呼び出し規約もし
くはその逆）を明らかにするだけでは、データ・ストレージ規約が一致しない場
合に遷移例外に応答して取らなければならないアクションを決定する上で充分で
はない。このセクションにおいては、遷移例外時に適切なアクションを取ること
ができるようにマシン・コンテキストを解釈するために使用される残りのテクニ
ックについて説明する。概略において、各コントロール移動インストラクション
が実行されるとき、そのインストラクションの意図もしくはセマンティック・ク
ラスがＰＳＷ（プログラム・ステータス・ワード）１９０のＳＣ（セマンティッ
ク・クラス）フィールド２０６（ＰＳＷ．ＳＣ）内に記録される。遷移例外に際
しては、この情報が使用されて、古い状態から新しい前提条件への遷移をもたら
すために、一方のロケーションから他方にデータをコピーするべくプログラムさ
れた例外ハンドラに方向が変えられる。
くはその逆）を明らかにするだけでは、データ・ストレージ規約が一致しない場
合に遷移例外に応答して取らなければならないアクションを決定する上で充分で
はない。このセクションにおいては、遷移例外時に適切なアクションを取ること
ができるようにマシン・コンテキストを解釈するために使用される残りのテクニ
ックについて説明する。概略において、各コントロール移動インストラクション
が実行されるとき、そのインストラクションの意図もしくはセマンティック・ク
ラスがＰＳＷ（プログラム・ステータス・ワード）１９０のＳＣ（セマンティッ
ク・クラス）フィールド２０６（ＰＳＷ．ＳＣ）内に記録される。遷移例外に際
しては、この情報が使用されて、古い状態から新しい前提条件への遷移をもたら
すために、一方のロケーションから他方にデータをコピーするべくプログラムさ
れた例外ハンドラに方向が変えられる。
【０２３３】
【表４】
【０２３４】 図１ｅならびに２ｃおよび表４を参照すると、『タペストリー』ＩＳＡおよび
Ｘ８６ ＩＳＡのいずれのコントロール‐フロー・インストラクションについて
も、５つのセマンティック・クラス：すなわち、ＪＵＭＰ（ジャンプ）、ＣＡＬ
Ｌ（呼び出し）、ＲＥＴＵＲＮ−ＮＯ−ＦＰ（倍精度浮動小数点結果を返さない
サブプログラムからのリターン）、ＲＥＴＵＲＮ−ＦＰ（明確に倍精度浮動小数
点結果を返すサブプログラムからのリターン；『タペストリー』ネイティブ被呼
側からのリターンのコンテキスト内においてのみ使用される）、およびＲＥＴＵ
ＲＮ−ＭＡＹＢＥ−ＦＰ（６４ビット倍精度もしくは８０ビット拡張精度倍精度
浮動小数点結果を返すと考えられるか、明確にそれを返すサブプログラムからの
リターン；Ｘ８６被呼側からのリターンのコンテキスト内においてのみ使用され
る）に分類される。各ＩＳＡモードに関して可能性のある遷移が４つであること
から、２つのビット２０６（ＰＳＷ．ＩＳＡビット１９４と組み合わされる）は
、列挙した５つの状態を識別する上で充分である。
Ｘ８６ ＩＳＡのいずれのコントロール‐フロー・インストラクションについて
も、５つのセマンティック・クラス：すなわち、ＪＵＭＰ（ジャンプ）、ＣＡＬ
Ｌ（呼び出し）、ＲＥＴＵＲＮ−ＮＯ−ＦＰ（倍精度浮動小数点結果を返さない
サブプログラムからのリターン）、ＲＥＴＵＲＮ−ＦＰ（明確に倍精度浮動小数
点結果を返すサブプログラムからのリターン；『タペストリー』ネイティブ被呼
側からのリターンのコンテキスト内においてのみ使用される）、およびＲＥＴＵ
ＲＮ−ＭＡＹＢＥ−ＦＰ（６４ビット倍精度もしくは８０ビット拡張精度倍精度
浮動小数点結果を返すと考えられるか、明確にそれを返すサブプログラムからの
リターン；Ｘ８６被呼側からのリターンのコンテキスト内においてのみ使用され
る）に分類される。各ＩＳＡモードに関して可能性のある遷移が４つであること
から、２つのビット２０６（ＰＳＷ．ＩＳＡビット１９４と組み合わされる）は
、列挙した５つの状態を識別する上で充分である。
【０２３５】 このセマンティック・クラス分類のほとんどは、インストラクションのオペコ
ードによって静的である。一部のインストラクション、たとえばＸ８６のＪＵＭ
Ｐ（ジャンプ）およびＣＡＬＬ（呼び出し）インストラクションは、意味論的に
明確である。たとえばＸ８６のＲＥＴは、ＣＡＬＬ（呼び出し）もしくは内部コ
ントロール・フローのＪＵＭＰ（ジャンプ）と誤ることがあり得ない。このよう
に、『タペストリー』システムがＸ８６バイナリに関するソース・コードを調べ
なくても、Ｘ８６インストラクションがそのオペコードに、インストラクション
のセマンティック・クラスを決定するための充分な情報を含んでいる。
ードによって静的である。一部のインストラクション、たとえばＸ８６のＪＵＭ
Ｐ（ジャンプ）およびＣＡＬＬ（呼び出し）インストラクションは、意味論的に
明確である。たとえばＸ８６のＲＥＴは、ＣＡＬＬ（呼び出し）もしくは内部コ
ントロール・フローのＪＵＭＰ（ジャンプ）と誤ることがあり得ない。このよう
に、『タペストリー』システムがＸ８６バイナリに関するソース・コードを調べ
なくても、Ｘ８６インストラクションがそのオペコードに、インストラクション
のセマンティック・クラスを決定するための充分な情報を含んでいる。
【０２３６】 表４を参照するが、セマンティック・クラス分類の一部は、コンパイラによっ
てインストラクション内にエンコーディングされる。たとえば、『タペストリー
』のＪＡＬＲインストラクション（インストラクションのソース・レジスタによ
って指定されたロケーションに対する間接ジャンプ、およびディスティネーショ
ン・レジスタ内へのリンクＩＰ（インストラクション・ポインタ）のストア）は
、いくつかの役割、たとえばサブプログラムからのリターン（リンクＩＰが読み
出しゼロ・レジスタ内にストアされる）、単一ルーチン内においてＦＯＲＴＲＡ
Ｎによって割り当てられるｇｏ−ｔｏ（飛び越し）、あるいはサブプログラム呼
び出し等を提供する。ＪＡＬＲインストラクションのあいまい性を解決するため
に、コンパイラによって、インストラクションの実行に使用されないビットにセ
マンティック・クラス・コードの１つが含められ、インストラクションの実行時
に、そのコードがイミディエートとして当該インストラクションからＰＳＷ．Ｓ
Ｃ ２０６にコピーされる。ソース・コードからコンパイルされる『タペストリ
ー』ネイティブ・バイナリの場合には、コンパイルされるプログラムのソース・
コードから収集されるセマンティック情報の補助によってもＪＡＬＲインストラ
クションのこのイミディエート・フィールドが満たされる。Ｘ８６から『タペス
トリー』に翻訳されたバイナリの場合には、Ｘ８６インストラクションのセマン
ティック・クラスが使用されて対応する『タペストリー』インストラクションの
セマンティック・クラスが決定される。このように、『タペストリー』コンパイ
ラは、プログラムを解析して各種のアドレスに対するブランチ（たとえば、ＦＯ
ＲＴＲＡＮによって割り当てもしくは演算されるｇｏ−ｔｏ（飛び越し）、ある
いはジャンプ・テーブルを介したＣＡＳＥ（ケース）ブランチ）に関するＪＡＬ
Ｒとファンクション・リターンに関するＪＡＬＲの区別（さらに、浮動小数点と
非浮動小数点の場合の区別）、サブプログラム呼び出しに関するＪＡＬＲとの区
別を行い、明示的に２ビットのセマンティック・クラス・コードをＪＡＬＲイン
ストラクション内に含ませる。
てインストラクション内にエンコーディングされる。たとえば、『タペストリー
』のＪＡＬＲインストラクション（インストラクションのソース・レジスタによ
って指定されたロケーションに対する間接ジャンプ、およびディスティネーショ
ン・レジスタ内へのリンクＩＰ（インストラクション・ポインタ）のストア）は
、いくつかの役割、たとえばサブプログラムからのリターン（リンクＩＰが読み
出しゼロ・レジスタ内にストアされる）、単一ルーチン内においてＦＯＲＴＲＡ
Ｎによって割り当てられるｇｏ−ｔｏ（飛び越し）、あるいはサブプログラム呼
び出し等を提供する。ＪＡＬＲインストラクションのあいまい性を解決するため
に、コンパイラによって、インストラクションの実行に使用されないビットにセ
マンティック・クラス・コードの１つが含められ、インストラクションの実行時
に、そのコードがイミディエートとして当該インストラクションからＰＳＷ．Ｓ
Ｃ ２０６にコピーされる。ソース・コードからコンパイルされる『タペストリ
ー』ネイティブ・バイナリの場合には、コンパイルされるプログラムのソース・
コードから収集されるセマンティック情報の補助によってもＪＡＬＲインストラ
クションのこのイミディエート・フィールドが満たされる。Ｘ８６から『タペス
トリー』に翻訳されたバイナリの場合には、Ｘ８６インストラクションのセマン
ティック・クラスが使用されて対応する『タペストリー』インストラクションの
セマンティック・クラスが決定される。このように、『タペストリー』コンパイ
ラは、プログラムを解析して各種のアドレスに対するブランチ（たとえば、ＦＯ
ＲＴＲＡＮによって割り当てもしくは演算されるｇｏ−ｔｏ（飛び越し）、ある
いはジャンプ・テーブルを介したＣＡＳＥ（ケース）ブランチ）に関するＪＡＬ
Ｒとファンクション・リターンに関するＪＡＬＲの区別（さらに、浮動小数点と
非浮動小数点の場合の区別）、サブプログラム呼び出しに関するＪＡＬＲとの区
別を行い、明示的に２ビットのセマンティック・クラス・コードをＪＡＬＲイン
ストラクション内に含ませる。
【０２３７】 セマンティック・クラスの一部は、マシン・コンテキストの実行時の解析によ
って実行される。Ｘ８６のＲＥＴ（サブプログラムからのリターン）インストラ
クションは、２つのセマンティック・コンテキスト・クラス、すなわちＲＥＴＵ
ＲＮ−ＮＯ−ＦＰ（サブプログラムからのリターン；明示的に倍精度浮動小数点
結果を返さない）およびＲＥＴＵＲＮ−ＭＡＹＢＥ−ＦＰ（可能性として、ある
いは明確に浮動小数点結果を返すリターン）に分類される。Ｘ８６呼び出し規約
は、浮動小数点の関数結果が浮動小数点スタックのトップに返されること、およ
び整数の関数結果がレジスタＥＡＸ内に返されることを指定している。いずれの
場合のインストラクション・コードも同一であり、コンバータ１３６は、Ｘ８６
の浮動小数点スタックのトップに基づいてオン‐ザ‐フライでＲＥＴインストラ
クションを分類する。このスタックのトップが空にマークされている浮動小数点
レジスタをポイントしている場合には、Ｘ８６呼び出し規約から、ＲＥＴが浮動
小数点値を返していないことが明確に保証され、セマンティック・クラスがＲＥ
ＴＵＲＮ−ＮＯ−ＦＰにセットされる。しかしながら、このスタックのトップが
満たされたロケーションをポイントしている場合には、整数の戻り値があること
もあり、セマンティック・コンテキストがＲＥＴＵＲＮ−ＭＡＹＢＥ−ＦＰにセ
ットされて、このあいまい性が示される。
って実行される。Ｘ８６のＲＥＴ（サブプログラムからのリターン）インストラ
クションは、２つのセマンティック・コンテキスト・クラス、すなわちＲＥＴＵ
ＲＮ−ＮＯ−ＦＰ（サブプログラムからのリターン；明示的に倍精度浮動小数点
結果を返さない）およびＲＥＴＵＲＮ−ＭＡＹＢＥ−ＦＰ（可能性として、ある
いは明確に浮動小数点結果を返すリターン）に分類される。Ｘ８６呼び出し規約
は、浮動小数点の関数結果が浮動小数点スタックのトップに返されること、およ
び整数の関数結果がレジスタＥＡＸ内に返されることを指定している。いずれの
場合のインストラクション・コードも同一であり、コンバータ１３６は、Ｘ８６
の浮動小数点スタックのトップに基づいてオン‐ザ‐フライでＲＥＴインストラ
クションを分類する。このスタックのトップが空にマークされている浮動小数点
レジスタをポイントしている場合には、Ｘ８６呼び出し規約から、ＲＥＴが浮動
小数点値を返していないことが明確に保証され、セマンティック・クラスがＲＥ
ＴＵＲＮ−ＮＯ−ＦＰにセットされる。しかしながら、このスタックのトップが
満たされたロケーションをポイントしている場合には、整数の戻り値があること
もあり、セマンティック・コンテキストがＲＥＴＵＲＮ−ＭＡＹＢＥ−ＦＰにセ
ットされて、このあいまい性が示される。
【０２３８】 例外が生じると、ＰＳＷ １９０（ＩＳＡビット１９４、呼び出し規約ビット
１９６、およびＳＣフィールド２０６を含む）が例外ＰＳＷ、すなわちマシンの
コントロール・レジスタ内にスナップショットされる。例外ハンドラは、例外Ｐ
ＳＷ内のＰＳＷビットの吟味および修正を行うことができる。例外ハンドラが完
了するとき、ＲＦＥ（例外からのリターン）インストラクションが、スナップシ
ョット済みの例外ＰＳＷをＰＳＷ １９０内に復元し、マシンの例外が再開する
。このように、ＰＳＷ．ＳＣ ２０６は、例外ハンドラの実行間に更新される場
合であっても、例外を通じて保存される（例外ハンドラが例外ＰＳＷを修正する
ことによって意図的にそれを修正する場合を除く）。
１９６、およびＳＣフィールド２０６を含む）が例外ＰＳＷ、すなわちマシンの
コントロール・レジスタ内にスナップショットされる。例外ハンドラは、例外Ｐ
ＳＷ内のＰＳＷビットの吟味および修正を行うことができる。例外ハンドラが完
了するとき、ＲＦＥ（例外からのリターン）インストラクションが、スナップシ
ョット済みの例外ＰＳＷをＰＳＷ １９０内に復元し、マシンの例外が再開する
。このように、ＰＳＷ．ＳＣ ２０６は、例外ハンドラの実行間に更新される場
合であっても、例外を通じて保存される（例外ハンドラが例外ＰＳＷを修正する
ことによって意図的にそれを修正する場合を除く）。
【０２３９】 図２ｂおよび２ｃは、呼び出し規約の遷移がどのように例外ハンドラに向けら
れるかを示している。呼び出し規約の遷移例外が生じると、５つのデータが使用
されて適切なハンドラに方向が変えられ、ハンドラが取るべきアクションが決定
される：すなわち、古いＩＳＡ １８０、１８２、新しいＩＳＡ １８０、１８
２、古い呼び出し規約１９６、新しい呼び出し規約１９６、およびＰＳＷ．ＳＣ
２０６である。図２ｂにおいて、最初の列２０４は、最初の４つに基づく遷移
、すなわちＩＳＡおよびＣＣビットの遷移の性質を示す。たとえば、第３行２１
６は、ネイティブ『タペストリー』のレジスタ‐ベースの呼び出し規約を使用す
るネイティブＩＳＡ（ＩＳＡおよびＣＣビットの値「００」によって表される）
からＸ８６呼び出し規約の使用を必要とするＸ８６コード（Ｘ８６ ＩＳＡにつ
いては「１」、ＣＣビットについては「無関係」を示す値「ｘ」とする値「１ｘ
」によって表される）への遷移を論じている。表４は、いくつかの異なる状況に
よって同一の例外ハンドラに方向が変えられることを示している。ここで、たと
えば行２１４および２１６が、同一グループのハンドラに方向を変えることに注
意されたい。これらの符合は、Ｘ８６規約がネイティブ『タペストリー』インス
トラクションによって順守されているか、Ｘ８６インストラクションによって順
守されているかによらず、ネイティブ『タペストリー』呼び出し規約からＸ８６
呼び出し規約への変換、もしくはその逆の変換に必要となるメモリ操作が概略で
同一になることから生じる。
れるかを示している。呼び出し規約の遷移例外が生じると、５つのデータが使用
されて適切なハンドラに方向が変えられ、ハンドラが取るべきアクションが決定
される：すなわち、古いＩＳＡ １８０、１８２、新しいＩＳＡ １８０、１８
２、古い呼び出し規約１９６、新しい呼び出し規約１９６、およびＰＳＷ．ＳＣ
２０６である。図２ｂにおいて、最初の列２０４は、最初の４つに基づく遷移
、すなわちＩＳＡおよびＣＣビットの遷移の性質を示す。たとえば、第３行２１
６は、ネイティブ『タペストリー』のレジスタ‐ベースの呼び出し規約を使用す
るネイティブＩＳＡ（ＩＳＡおよびＣＣビットの値「００」によって表される）
からＸ８６呼び出し規約の使用を必要とするＸ８６コード（Ｘ８６ ＩＳＡにつ
いては「１」、ＣＣビットについては「無関係」を示す値「ｘ」とする値「１ｘ
」によって表される）への遷移を論じている。表４は、いくつかの異なる状況に
よって同一の例外ハンドラに方向が変えられることを示している。ここで、たと
えば行２１４および２１６が、同一グループのハンドラに方向を変えることに注
意されたい。これらの符合は、Ｘ８６規約がネイティブ『タペストリー』インス
トラクションによって順守されているか、Ｘ８６インストラクションによって順
守されているかによらず、ネイティブ『タペストリー』呼び出し規約からＸ８６
呼び出し規約への変換、もしくはその逆の変換に必要となるメモリ操作が概略で
同一になることから生じる。
【０２４０】 図２ｃは、セマンティック・クラスに基づいて適正な例外ハンドラにマシンの
方向を変更する方法を示している。たとえば行２４２、２４４、２４６、および
２４８は、コントロール−フロー・インストラクションの４つの可能性のあるセ
マンティック・クラスに基づいて、００＝＞０１および００＝＞１ｘ（ネイティ
ブ呼び出し規約を使用するネイティブ『タペストリー』コードからＸ８６規約を
使用するＸ８６コードへ）のＩＳＡおよびＣＣの遷移に関する４つの可能性のあ
るハンドラを開始する。行２５０、２５２、２５４、および２５６は、０１＝＞
００および１ｘ＝＞００の遷移に関する４つの可能性のあるハンドラを、これら
の遷移を生じることがある４つのインストラクションのセマンティック・クラス
に基づいて開始する。
方向を変更する方法を示している。たとえば行２４２、２４４、２４６、および
２４８は、コントロール−フロー・インストラクションの４つの可能性のあるセ
マンティック・クラスに基づいて、００＝＞０１および００＝＞１ｘ（ネイティ
ブ呼び出し規約を使用するネイティブ『タペストリー』コードからＸ８６規約を
使用するＸ８６コードへ）のＩＳＡおよびＣＣの遷移に関する４つの可能性のあ
るハンドラを開始する。行２５０、２５２、２５４、および２５６は、０１＝＞
００および１ｘ＝＞００の遷移に関する４つの可能性のあるハンドラを、これら
の遷移を生じることがある４つのインストラクションのセマンティック・クラス
に基づいて開始する。
【０２４１】 図２ｂを参照すると、１つのサブプログラムから別のサブプログラムにクロス
するとき、ソースおよびディスティネーションが、引数を渡すために使用する規
約に関して一致していれば、それらがＩＳＡおよび呼び出し規約に関して一致（
行２１２、２２０、２２８、２３０）することから、もしくはＩＳＡに関して不
一致であっても呼び出し規約に関して一致（行２２２、２２６）することから、
あるいは単にソースおよびディスティネーションの実行環境において同一のスト
レージ・ロケーションにストアされることによってデータが渡される（表２４４
、２５２）ことから、仲裁が必要ないことがわかる。たとえば、Ｘ８６呼び出し
規約を使用するＸ８６ ＩＳＡからＸ８６呼び出し規約を使用する『タペストリ
ー』ネイティブＩＳＡに、あるいはその逆のクロスを行う場合、表１に示し、前
述のセクションＩ．Ｂにおいて論じた固定マッピングを使用する、Ｘ８６仮想リ
ソースと『タペストリー』物理リソースの間の固定マッピングを使用して、実際
に一方のハードウエア・エレメントを他方に移動することなく、一方の環境から
他方の環境にデータが渡される。
するとき、ソースおよびディスティネーションが、引数を渡すために使用する規
約に関して一致していれば、それらがＩＳＡおよび呼び出し規約に関して一致（
行２１２、２２０、２２８、２３０）することから、もしくはＩＳＡに関して不
一致であっても呼び出し規約に関して一致（行２２２、２２６）することから、
あるいは単にソースおよびディスティネーションの実行環境において同一のスト
レージ・ロケーションにストアされることによってデータが渡される（表２４４
、２５２）ことから、仲裁が必要ないことがわかる。たとえば、Ｘ８６呼び出し
規約を使用するＸ８６ ＩＳＡからＸ８６呼び出し規約を使用する『タペストリ
ー』ネイティブＩＳＡに、あるいはその逆のクロスを行う場合、表１に示し、前
述のセクションＩ．Ｂにおいて論じた固定マッピングを使用する、Ｘ８６仮想リ
ソースと『タペストリー』物理リソースの間の固定マッピングを使用して、実際
に一方のハードウエア・エレメントを他方に移動することなく、一方の環境から
他方の環境にデータが渡される。
【０２４２】 たとえば、行２２２に示したように、疑似Ｘ８６呼び出し規約に基づいてメモ
リを使用する『タペストリー』ネイティブ・コードの発呼側が、Ｘ８６コードの
ルーチンを呼び出す場合（もしくはその逆；行２２６）には、引数を移動する必
要がない；インストラクションのデコード・モードを変更するだけでよい。
リを使用する『タペストリー』ネイティブ・コードの発呼側が、Ｘ８６コードの
ルーチンを呼び出す場合（もしくはその逆；行２２６）には、引数を移動する必
要がない；インストラクションのデコード・モードを変更するだけでよい。
【０２４３】 これに対し、呼び出し規約２００が一致せず、一方の呼び出し規約の下に引数
が渡され、他方の規約の下に受け取られるとき、呼び出し規約例外ハンドラが仲
裁を行い、引数データをソース規約によって使用される周知のロケーションから
、ディスティネーション規約によって期待される周知のロケーションに移動する
。たとえば、Ｘ８６発呼側からネイティブ『タペストリー』呼び出し規約を使用
するネイティブ『タペストリー』コードの被呼側へ（行２２４、２５０）、ある
いはそれと等価になるＸ８６呼び出し規約を使用する『タペストリー』コードか
らネイティブ規約を使用するネイティブ『タペストリー』への（行２１８、２５
０）サブプログラムＣＡＬＬ（呼び出し）は、メモリ・スタック‐ベースの発呼
側規約によって指定されるロケーションからレジスタ‐ベースの被呼側規約によ
って指定されるロケーションに引数を移動しなければならない。
が渡され、他方の規約の下に受け取られるとき、呼び出し規約例外ハンドラが仲
裁を行い、引数データをソース規約によって使用される周知のロケーションから
、ディスティネーション規約によって期待される周知のロケーションに移動する
。たとえば、Ｘ８６発呼側からネイティブ『タペストリー』呼び出し規約を使用
するネイティブ『タペストリー』コードの被呼側へ（行２２４、２５０）、ある
いはそれと等価になるＸ８６呼び出し規約を使用する『タペストリー』コードか
らネイティブ規約を使用するネイティブ『タペストリー』への（行２１８、２５
０）サブプログラムＣＡＬＬ（呼び出し）は、メモリ・スタック‐ベースの発呼
側規約によって指定されるロケーションからレジスタ‐ベースの被呼側規約によ
って指定されるロケーションに引数を移動しなければならない。
【０２４４】 図２ｂおよび２ｃの行２４１、２４２は、発呼側がレジスタ‐ベースのネイテ
ィブ呼び出し規約を使用する『タペストリー』ネイティブ・コードであり、被呼
側も『タペストリー』ネイティブ・コードであるが疑似Ｘ８６呼び出し規約を使
用する場合のサブプログラム呼び出しについて示している。（同様に行２１６に
示すように、発呼側がレジスタ−ベースのネイティブ呼び出し規約を使用する『
タペストリー』ネイティブ・コードであり、被呼側がＸ８６ＩＳＡでコーディン
グされている場合には、同じ例外ハンドラ２４２が呼び出され、同じ処理が行わ
れる。）例外ハンドラは、サブプログラム引数を、ネイティブ規約の下に引数が
渡されたそれらのレジスタ・ポジションから、Ｘ８６呼び出し規約の下に期待さ
れるメモリ・スタック・ポジションにプッシュする。引数が、サイズにおいて変
化するタイプである場合には、引数バッファのＸ８６スタック・レイアウトは、
かなり複雑になり、『タペストリー』レジスタ内の引数からその引数バッファへ
のマッピングも、それに応じて複雑になる。引数のコピーは、記述子、すなわち
コンパイラによって発呼側サイトの注釈用に生成された引数によって指定される
。これは、「サイズ可変引数」ルーチンの場合に特に重要となる。ネイティブ発
呼側が『タペストリー』コンパイラによって生成されていることから、コンパイ
ラは、遷移例外によって実行されるデータ・コピーを完全に記述する記述子を生
成することができる。その後データは、被呼側によって期待されるロケーション
に収められ、ディスティネーションＩＳＡモードにおいて例外が再開される。
ィブ呼び出し規約を使用する『タペストリー』ネイティブ・コードであり、被呼
側も『タペストリー』ネイティブ・コードであるが疑似Ｘ８６呼び出し規約を使
用する場合のサブプログラム呼び出しについて示している。（同様に行２１６に
示すように、発呼側がレジスタ−ベースのネイティブ呼び出し規約を使用する『
タペストリー』ネイティブ・コードであり、被呼側がＸ８６ＩＳＡでコーディン
グされている場合には、同じ例外ハンドラ２４２が呼び出され、同じ処理が行わ
れる。）例外ハンドラは、サブプログラム引数を、ネイティブ規約の下に引数が
渡されたそれらのレジスタ・ポジションから、Ｘ８６呼び出し規約の下に期待さ
れるメモリ・スタック・ポジションにプッシュする。引数が、サイズにおいて変
化するタイプである場合には、引数バッファのＸ８６スタック・レイアウトは、
かなり複雑になり、『タペストリー』レジスタ内の引数からその引数バッファへ
のマッピングも、それに応じて複雑になる。引数のコピーは、記述子、すなわち
コンパイラによって発呼側サイトの注釈用に生成された引数によって指定される
。これは、「サイズ可変引数」ルーチンの場合に特に重要となる。ネイティブ発
呼側が『タペストリー』コンパイラによって生成されていることから、コンパイ
ラは、遷移例外によって実行されるデータ・コピーを完全に記述する記述子を生
成することができる。その後データは、被呼側によって期待されるロケーション
に収められ、ディスティネーションＩＳＡモードにおいて例外が再開される。
【０２４５】 Ｘ８６被呼側（または疑似Ｘ８６呼び出し規約を使用する『タペストリー』発
呼側）の場合は、発呼側によって設定された引数ブロックのデータが『タペスト
リー』被呼側によって期待されているロケーションにコピーされる。たとえば、
リンケージ・リターン・アドレスがスタックのトップからｒ６（『タペストリー
』リンケージ・レジスタ；この目的からＬＲのエイリアス名が与えられている）
にコピーされる。このスタックの続く数バイトが、迅速なアクセスのために『タ
ペストリー』レジスタ内にコピーされる。呼び出し記述子（呼び出し引数のフォ
ーマットを記述するデータ）がレジスタｒ５１（エイリアスＣＤ）内に作られ、
その引数がＸ８６規約の下に渡されることを示すべくセットされる。ヌル戻り値
記述子が、スタック上に作られる；このリターン記述子は、その情報が既知にな
ると、戻り値のフォーマットを指定するように修正される。
呼側）の場合は、発呼側によって設定された引数ブロックのデータが『タペスト
リー』被呼側によって期待されているロケーションにコピーされる。たとえば、
リンケージ・リターン・アドレスがスタックのトップからｒ６（『タペストリー
』リンケージ・レジスタ；この目的からＬＲのエイリアス名が与えられている）
にコピーされる。このスタックの続く数バイトが、迅速なアクセスのために『タ
ペストリー』レジスタ内にコピーされる。呼び出し記述子（呼び出し引数のフォ
ーマットを記述するデータ）がレジスタｒ５１（エイリアスＣＤ）内に作られ、
その引数がＸ８６規約の下に渡されることを示すべくセットされる。ヌル戻り値
記述子が、スタック上に作られる；このリターン記述子は、その情報が既知にな
ると、戻り値のフォーマットを指定するように修正される。
【０２４６】 被呼側関数からのリターン時に、発呼側ならびに被呼側の呼び出し規約２００
およびリターン・インストラクションのセマンティック・クラス２０６は、関数
の戻り値を、被呼側によって期待されている適正なロケーションに収めるために
必要なアクションを決定する。表１に示されるように、Ｘ８６呼び出し規約は、
倍精度浮動小数点関数戻り値を、浮動小数点スタックのトップによって示される
浮動小数点レジスタ内に返す。Ｘ８６呼び出し規約は、３２ビットもしくはそれ
以下のその他のスカラをレジスタＥＡＸに、３３〜６４ビットの結果をＥＡＸ：
ＥＤＸレジスタ・ペアにそれぞれ返し、６５ビットもしくはそれ以上の関数戻り
値については、被呼側の引数リストにあらかじめ追加された引数によってポイン
トされるメモリ・ロケーション内に返される。ネイティブ『タペストリー』呼び
出し規約は、倍精度浮動小数点値をｒ３１（この目的から、ＲＶＤＰのエイリア
ス名が与えられている）に、それ以外の、２５６ビットもしくはそれ以下の戻り
値をレジスタｒ４８、ｒ４９、ｒ５０、およびｒ５１（エイリアス名ＲＶ０、Ｒ
Ｖ１、ＲＶ２、およびＲＶ３が与えられている）に、それを超える戻り値をｒ３
１（この目的から、エイリアス名ＲＶＡが与えられている）によってポイントさ
れるメモリ・ロケーション内に返す。
およびリターン・インストラクションのセマンティック・クラス２０６は、関数
の戻り値を、被呼側によって期待されている適正なロケーションに収めるために
必要なアクションを決定する。表１に示されるように、Ｘ８６呼び出し規約は、
倍精度浮動小数点関数戻り値を、浮動小数点スタックのトップによって示される
浮動小数点レジスタ内に返す。Ｘ８６呼び出し規約は、３２ビットもしくはそれ
以下のその他のスカラをレジスタＥＡＸに、３３〜６４ビットの結果をＥＡＸ：
ＥＤＸレジスタ・ペアにそれぞれ返し、６５ビットもしくはそれ以上の関数戻り
値については、被呼側の引数リストにあらかじめ追加された引数によってポイン
トされるメモリ・ロケーション内に返される。ネイティブ『タペストリー』呼び
出し規約は、倍精度浮動小数点値をｒ３１（この目的から、ＲＶＤＰのエイリア
ス名が与えられている）に、それ以外の、２５６ビットもしくはそれ以下の戻り
値をレジスタｒ４８、ｒ４９、ｒ５０、およびｒ５１（エイリアス名ＲＶ０、Ｒ
Ｖ１、ＲＶ２、およびＲＶ３が与えられている）に、それを超える戻り値をｒ３
１（この目的から、エイリアス名ＲＶＡが与えられている）によってポイントさ
れるメモリ・ロケーション内に返す。
【０２４７】 『タペストリー』呼び出し規約、および『タペストリー』とＸ８６リソースの
間のマッピングは、少なくとも部分的に相互設計され、共通の使用を最大化し、
それによって呼び出し規約の遷移に必要となるデータのコピーの量が抑えられて
いる。したがって、スカラの関数戻り値のリターンに使用される２つのレジスタ
−−『タペストリー』におけるｒ４８（ＲＶ０、Ｘ８６におけるＥＡＸ）−−が
互いにマップされる。
間のマッピングは、少なくとも部分的に相互設計され、共通の使用を最大化し、
それによって呼び出し規約の遷移に必要となるデータのコピーの量が抑えられて
いる。したがって、スカラの関数戻り値のリターンに使用される２つのレジスタ
−−『タペストリー』におけるｒ４８（ＲＶ０、Ｘ８６におけるＥＡＸ）−−が
互いにマップされる。
【０２４８】 ネイティブ呼び出し規約の被呼側からＸ８６発呼側もしくはＸ８６規約を使用
する『タペストリー』発呼側にリターンするときは、当該リターンのセマンティ
ック・クラスが（関数が浮動小数点値を返すか否かが、コンパイラによって導か
れるＪＡＬＲのセマンティック・クラス・ビット内にエンコーディングされてい
ることから）明確に既知となり、そのセマンティック・クラスは、次の２つのパ
ラグラフにおいて説明するように、生じる可能性のある２つのケースにおいて取
られる２つのアクションを明確に区別する。
する『タペストリー』発呼側にリターンするときは、当該リターンのセマンティ
ック・クラスが（関数が浮動小数点値を返すか否かが、コンパイラによって導か
れるＪＡＬＲのセマンティック・クラス・ビット内にエンコーディングされてい
ることから）明確に既知となり、そのセマンティック・クラスは、次の２つのパ
ラグラフにおいて説明するように、生じる可能性のある２つのケースにおいて取
られる２つのアクションを明確に区別する。
【０２４９】 ネイティブ規約の関数が倍精度（６４ビット）浮動小数点値をＸ８６規約の発
呼側に返すとき（行２４８に示したＲＥＴＵＲＮ−ＦＰのケース）、関数戻り値
は、ｒ３１（ＲＶＤＰ；『タペストリー』が倍精度の関数結果を返すレジスタ）
におけるＩＥＥＥ−７５４の６４ビット表現から、Ｘ８６のＦＰスタックのトッ
プが現在ポイントしているレジスタ・ペア（通常はｒ３２〜ｒ３３；Ｘ８６のＦ
０にマップされた『タペストリー』レジスタ・ペア）内における８０ビットの拡
張精度に拡張させる。浮動小数点スタックのトップによりポイントされるレジス
タは、「満」にマークされており、残りすべての浮動小数点レジスタは「空」に
マークされている。（『タペストリー』は、Ｘ８６のＦＰＣＷ（浮動小数点コン
トロール・ワード）、ＦＰＳＷ（浮動小数点ステータス・ワード）、およびＦＰ
ＴＷ（浮動小数点タグ・ワード）の機能を包含する浮動小数点ステータス・レジ
スタを有しており、レジスタの「満」または「空」がこれらのステータス・レジ
スタのタグ・ビット内にマークされる。）
呼側に返すとき（行２４８に示したＲＥＴＵＲＮ−ＦＰのケース）、関数戻り値
は、ｒ３１（ＲＶＤＰ；『タペストリー』が倍精度の関数結果を返すレジスタ）
におけるＩＥＥＥ−７５４の６４ビット表現から、Ｘ８６のＦＰスタックのトッ
プが現在ポイントしているレジスタ・ペア（通常はｒ３２〜ｒ３３；Ｘ８６のＦ
０にマップされた『タペストリー』レジスタ・ペア）内における８０ビットの拡
張精度に拡張させる。浮動小数点スタックのトップによりポイントされるレジス
タは、「満」にマークされており、残りすべての浮動小数点レジスタは「空」に
マークされている。（『タペストリー』は、Ｘ８６のＦＰＣＷ（浮動小数点コン
トロール・ワード）、ＦＰＳＷ（浮動小数点ステータス・ワード）、およびＦＰ
ＴＷ（浮動小数点タグ・ワード）の機能を包含する浮動小数点ステータス・レジ
スタを有しており、レジスタの「満」または「空」がこれらのステータス・レジ
スタのタグ・ビット内にマークされる。）
【０２５０】 『タペストリー』ネイティブ被呼側の非浮動小数点関数からＸ８６規約の被呼
側へのリターン（行２４８に示したＸ８６規約の被呼側に対するＲＥＴＵＲＮ−
ＮＯ−ＦＰのケース）においては、関数の戻り値がｒ４８内にそのまま残される
が、これは、単独のこのレジスタが、『タペストリー』関数がその結果を計算す
るレジスタであり、かつＸ８６のレジスタＥＡＸ（関数結果のリターン・レジス
タ）がマップされたレジスタであることを理由とする。
側へのリターン（行２４８に示したＸ８６規約の被呼側に対するＲＥＴＵＲＮ−
ＮＯ−ＦＰのケース）においては、関数の戻り値がｒ４８内にそのまま残される
が、これは、単独のこのレジスタが、『タペストリー』関数がその結果を計算す
るレジスタであり、かつＸ８６のレジスタＥＡＸ（関数結果のリターン・レジス
タ）がマップされたレジスタであることを理由とする。
【０２５１】 ネイティブ被呼側が６４ビットより大きな値をＸ８６規約の発呼側に返す場合
、スタック上にストアされているリターン記述子が、戻り値がストアされている
場所（通常、レジスタｒ４８（ＲＶ０）、ｒ４９（ＲＶ１）、ｒ５０（ＲＶ２）
、およびｒ５１（ＲＶ３）の中、もしくはｒ３１（ＲＶＡ）によってポイントさ
れるメモリ・ロケーションの中）を示す；戻り値は、Ｘ８６規約の下に指定され
るロケーション（通常は、スタック上の引数ブロック内にストアされたアドレス
のメモリ・ロケーション）にコピーされる。
、スタック上にストアされているリターン記述子が、戻り値がストアされている
場所（通常、レジスタｒ４８（ＲＶ０）、ｒ４９（ＲＶ１）、ｒ５０（ＲＶ２）
、およびｒ５１（ＲＶ３）の中、もしくはｒ３１（ＲＶＡ）によってポイントさ
れるメモリ・ロケーションの中）を示す；戻り値は、Ｘ８６規約の下に指定され
るロケーション（通常は、スタック上の引数ブロック内にストアされたアドレス
のメモリ・ロケーション）にコピーされる。
【０２５２】 Ｘ８６被呼側からＸ８６規約を使用する『タペストリー』発呼側にリターンす
るときには、表１のレジスタ・マッピングが規約の変換をインプリメントしてい
ることから、必要なアクションがまったくない。
るときには、表１のレジスタ・マッピングが規約の変換をインプリメントしてい
ることから、必要なアクションがまったくない。
【０２５３】 Ｘ８６被呼側からネイティブ『タペストリー』発呼側にリターンするときには
、２つのセマンティック・クラスＲＥＴＵＲＮ−ＭＡＹＢＥ−ＦＰおよびＲＥＴ
ＵＲＮ−ＮＯ−ＦＰによって２つのケースが識別される。行２２４ならびに２５
４のＲＥＴＵＲＮ−ＮＯ−ＦＰのケースにおいては、ｒ４８、すなわち『タペス
トリー』のスカラ戻り値レジスタにマップされたＸ８６のレジスタＥＡＸ内に戻
り値が計算されていることから、必要なアクションはない。ＲＥＴＵＲＮ−ＭＡ
ＹＢＥ−ＦＰのケースにおいては、例外ハンドラによって保守的に、任意のスカ
ラ結果がｒ４８内に残ることが保証され、かつ浮動小数点スタックのトップから
の値が、８０ビットの拡張精度表現からｒ３１（ＲＶＤＰ）内における６４ビッ
トの倍精度表現に縮小される。
、２つのセマンティック・クラスＲＥＴＵＲＮ−ＭＡＹＢＥ−ＦＰおよびＲＥＴ
ＵＲＮ−ＮＯ−ＦＰによって２つのケースが識別される。行２２４ならびに２５
４のＲＥＴＵＲＮ−ＮＯ−ＦＰのケースにおいては、ｒ４８、すなわち『タペス
トリー』のスカラ戻り値レジスタにマップされたＸ８６のレジスタＥＡＸ内に戻
り値が計算されていることから、必要なアクションはない。ＲＥＴＵＲＮ−ＭＡ
ＹＢＥ−ＦＰのケースにおいては、例外ハンドラによって保守的に、任意のスカ
ラ結果がｒ４８内に残ることが保証され、かつ浮動小数点スタックのトップから
の値が、８０ビットの拡張精度表現からｒ３１（ＲＶＤＰ）内における６４ビッ
トの倍精度表現に縮小される。
【０２５４】 翻訳済みネイティブ・コードを実行しているときは、ディスティネーションも
ネイティブ・コードである場合を除いて『タペストリー』がＪＡＬＲサブプログ
ラムのリターンを実行することはない。このインプリメンテーションにおけるセ
マンティック・クラス・コードが、Ｘ８６インストラクションが浮動小数点結果
を返すか否か（ＲＥＴＵＲＮ−ＦＰとＲＥＴＵＲＮ−ＭＡＹＢＥ−ＦＰ）につい
てだけあいまいな解決をもたらし、ネイティブ・セマンティック・クラス・コー
ドは明確（ＲＥＴＵＲＮ−ＦＰとＲＥＴＵＲＮ−ＮＯ−ＦＰ）であることから、
バイナリ・トランスレータ１２４は、そのディスティネーションも翻訳される場
合を除いて最終的なＸ８６のＲＥＴを翻訳しない。
ネイティブ・コードである場合を除いて『タペストリー』がＪＡＬＲサブプログ
ラムのリターンを実行することはない。このインプリメンテーションにおけるセ
マンティック・クラス・コードが、Ｘ８６インストラクションが浮動小数点結果
を返すか否か（ＲＥＴＵＲＮ−ＦＰとＲＥＴＵＲＮ−ＭＡＹＢＥ−ＦＰ）につい
てだけあいまいな解決をもたらし、ネイティブ・セマンティック・クラス・コー
ドは明確（ＲＥＴＵＲＮ−ＦＰとＲＥＴＵＲＮ−ＮＯ−ＦＰ）であることから、
バイナリ・トランスレータ１２４は、そのディスティネーションも翻訳される場
合を除いて最終的なＸ８６のＲＥＴを翻訳しない。
【０２５５】 別の実施態様においては、第３の規約値、すなわち「遷移」値を提供すること
もできる。マシンは、遷移ページへ、またはそれからクロスするとき例外を取ら
ない−−遷移呼び出し規約が、Ｘ８６呼び出し規約および『タペストリー』呼び
出し規約の両方において「一致」する。通常、遷移呼び出し規約のページは、『
タペストリー』ＩＳＡ値を有することになる。これらの遷移ページは、遷移処理
を明示的に実行する「グルー」コードを保持している。たとえば、『タペストリ
ー』被呼側の呼び出しを希望するＸ８６発呼側は、最初に、遷移呼び出し規約ペ
ージのグルー・ルーチンを呼び出すことができる。このグルー・ルーチンは、引
数を、それらのＸ８６呼び出し規約ホームから、それらの『タペストリー』ホー
ムにコピーし、さらに可能性としてはその他のハウスキーピングを実行する。そ
の後グルー・ルーチンは、『タペストリー』被呼側を呼び出す。『タペストリー
』被呼側のリターンはグルー・ルーチンに対してなされ、それにおいてグルー・
ルーチンは、戻り値のコピーを実行し、さらにその他のハウスキーピングを実行
し、その後その発呼側であるＸ８６発呼側にリターンする。
もできる。マシンは、遷移ページへ、またはそれからクロスするとき例外を取ら
ない−−遷移呼び出し規約が、Ｘ８６呼び出し規約および『タペストリー』呼び
出し規約の両方において「一致」する。通常、遷移呼び出し規約のページは、『
タペストリー』ＩＳＡ値を有することになる。これらの遷移ページは、遷移処理
を明示的に実行する「グルー」コードを保持している。たとえば、『タペストリ
ー』被呼側の呼び出しを希望するＸ８６発呼側は、最初に、遷移呼び出し規約ペ
ージのグルー・ルーチンを呼び出すことができる。このグルー・ルーチンは、引
数を、それらのＸ８６呼び出し規約ホームから、それらの『タペストリー』ホー
ムにコピーし、さらに可能性としてはその他のハウスキーピングを実行する。そ
の後グルー・ルーチンは、『タペストリー』被呼側を呼び出す。『タペストリー
』被呼側のリターンはグルー・ルーチンに対してなされ、それにおいてグルー・
ルーチンは、戻り値のコピーを実行し、さらにその他のハウスキーピングを実行
し、その後その発呼側であるＸ８６発呼側にリターンする。
【０２５６】 当業者であれば、図２ｂおよび２ｃに示した遷移例外の各ケースをインプリメ
ントする引数コピーについて理解されよう。一実施態様は、米国特許出願第０９
／３８５，３９４号ならびに第０９／２３９，１９４号のマイクロフィッシュ付
録に完全な詳細が示されており、これらのアプリケーションについては、参照を
通じて本件出願に採り入れられている。
ントする引数コピーについて理解されよう。一実施態様は、米国特許出願第０９
／３８５，３９４号ならびに第０９／２３９，１９４号のマイクロフィッシュ付
録に完全な詳細が示されており、これらのアプリケーションについては、参照を
通じて本件出願に採り入れられている。
【０２５７】 セクションＩＩ、ＩＩＩ、もしくはＩＶに公開した幅広い設計のいずれかに対
する変形実施態様においては、コンピュータが３ないしはそれ以上のインストラ
クション・セット・アーキテクチャ、および／または３ないしはそれ以上の呼び
出し規約を提供することも考えられる。それぞれのアーキテクチャもしくは規約
には、２ないしはそれ以上のビットによって表されるコード番号が割り当てられ
る。１つのコードを伴う領域もしくはページから別のコードを伴う領域もしくは
ページにアーキテクチャがクロスする場合には、ハードウエア・コントロールに
対して適切な調整がなされるか、適切な例外ハンドラが呼び出されてコンピュー
タのデータ・コンテンツの調整、および／またはハードウエア例外モードの明示
的なコントロールが行なわれる。
する変形実施態様においては、コンピュータが３ないしはそれ以上のインストラ
クション・セット・アーキテクチャ、および／または３ないしはそれ以上の呼び
出し規約を提供することも考えられる。それぞれのアーキテクチャもしくは規約
には、２ないしはそれ以上のビットによって表されるコード番号が割り当てられ
る。１つのコードを伴う領域もしくはページから別のコードを伴う領域もしくは
ページにアーキテクチャがクロスする場合には、ハードウエア・コントロールに
対して適切な調整がなされるか、適切な例外ハンドラが呼び出されてコンピュー
タのデータ・コンテンツの調整、および／またはハードウエア例外モードの明示
的なコントロールが行なわれる。
【０２５８】 Ｖ．変換のためのホット・スポットを決定するためのプロファイリング Ａ．プロファイリングの概要 図１ａ、１ｂ、および４ａを参照すると、プロファイラ４００が、Ｘ８６モー
ドにおいて実行されているプログラムの実行をモニタし、実行のプロファイルを
表すデータのストリームをストアしていることが示されている。通常はＸ８６イ
ンストラクション・テキストが既製の市販バイナリであることから、プロファイ
ラ４００は、Ｘ８６バイナリを修正することなく、あるいはソース・コードを専
用のプロファイル可能なＸ８６インストラクション・テキストにリコンパイルす
ることなく動作する。プロファイラ４００に関する実行規則は、正しい情報が正
しいタイミングで取り込まれるように適合されている。ホット・スポット・ディ
テクタ１２２は、プロファイル・データに基づいてプログラム内のホット・スポ
ットを識別する。プロファイラ４００によって収集されたデータは、インストラ
クション・テキストに対するそれ以上の参照を必要とせずに、効果的なヒューリ
スティックの応用によりプロファイル・データのみからホット・スポットの決定
を可能にする充分な記述性を有する。より詳しく述べれば、このプロファイル情
報は、フェッチされ、実行されたＸ８６オブジェクト・コードのすべてのバイト
を示し、推断を要する非シーケンシャル・フローを残さない。さらに、プロファ
イル・データは、充分に詳細であり、Ｘ８６インストラクション・テキストとの
組み合わせにおいて、Ｘ８６インストラクション・テキストのプロファイル済み
の任意の範囲のバイナリ翻訳を可能にする。プロファイル情報は、Ｘ８６インス
トラクションのデータ−コンテキスト依存もしくはマシン‐コンテキスト依存に
よって誘導されるあいまい性を含めて、Ｘ８６オブジェクト・テキストにおける
すべてのあいまい性を解決するための、充分に好ましい注釈をＸ８６テキストに
付する。プロファイラ４００は、Ｘ８６バイナリを修正することなく、あるいは
ソース・コードを専用のプロファイル可能なＸ８６バイナリにリコンパイルする
ことなく動作する。
ドにおいて実行されているプログラムの実行をモニタし、実行のプロファイルを
表すデータのストリームをストアしていることが示されている。通常はＸ８６イ
ンストラクション・テキストが既製の市販バイナリであることから、プロファイ
ラ４００は、Ｘ８６バイナリを修正することなく、あるいはソース・コードを専
用のプロファイル可能なＸ８６インストラクション・テキストにリコンパイルす
ることなく動作する。プロファイラ４００に関する実行規則は、正しい情報が正
しいタイミングで取り込まれるように適合されている。ホット・スポット・ディ
テクタ１２２は、プロファイル・データに基づいてプログラム内のホット・スポ
ットを識別する。プロファイラ４００によって収集されたデータは、インストラ
クション・テキストに対するそれ以上の参照を必要とせずに、効果的なヒューリ
スティックの応用によりプロファイル・データのみからホット・スポットの決定
を可能にする充分な記述性を有する。より詳しく述べれば、このプロファイル情
報は、フェッチされ、実行されたＸ８６オブジェクト・コードのすべてのバイト
を示し、推断を要する非シーケンシャル・フローを残さない。さらに、プロファ
イル・データは、充分に詳細であり、Ｘ８６インストラクション・テキストとの
組み合わせにおいて、Ｘ８６インストラクション・テキストのプロファイル済み
の任意の範囲のバイナリ翻訳を可能にする。プロファイル情報は、Ｘ８６インス
トラクションのデータ−コンテキスト依存もしくはマシン‐コンテキスト依存に
よって誘導されるあいまい性を含めて、Ｘ８６オブジェクト・テキストにおける
すべてのあいまい性を解決するための、充分に好ましい注釈をＸ８６テキストに
付する。プロファイラ４００は、Ｘ８６バイナリを修正することなく、あるいは
ソース・コードを専用のプロファイル可能なＸ８６バイナリにリコンパイルする
ことなく動作する。
【０２５９】 そのもっとも一般的な動作モードにおいて、プロファイラ４００は、２段階ト
リガ信号（図５ａの５１６、５２２）を待ってサンプリング・イベントを開始し
、続いて従来のプロファイラとは対照的に、すなわちｎ番目のイベントごとに記
録を行うか、あるいはｎマイクロ秒ごとに単一のイベントの記録を行う従来のプ
ロファイラとは対照的に、稠密なシーケンスにおいて、それが停止するまで（た
とえば、プロファイル情報を収集しているバッファを使い切るまで）発生したプ
ロファイル可能な各イベントを含めて、プロファイル可能な各イベント４１６の
記録を行う。プロファイル情報は、ほとんどのコントロール・フローの移動にお
けるソース・アドレスならびにディスティネーション・アドレスの両方を記録す
る。個別のイベントを記述するエントリは、マシンの汎用レジスタ・ファイル内
に収集され、その後、プロファイル・パケットとしてブロック内にストアされる
。このイベントのブロック化は、メモリ・アクセスのトラフィックおよび実行の
オーバーヘッドを抑える。
リガ信号（図５ａの５１６、５２２）を待ってサンプリング・イベントを開始し
、続いて従来のプロファイラとは対照的に、すなわちｎ番目のイベントごとに記
録を行うか、あるいはｎマイクロ秒ごとに単一のイベントの記録を行う従来のプ
ロファイラとは対照的に、稠密なシーケンスにおいて、それが停止するまで（た
とえば、プロファイル情報を収集しているバッファを使い切るまで）発生したプ
ロファイル可能な各イベントを含めて、プロファイル可能な各イベント４１６の
記録を行う。プロファイル情報は、ほとんどのコントロール・フローの移動にお
けるソース・アドレスならびにディスティネーション・アドレスの両方を記録す
る。個別のイベントを記述するエントリは、マシンの汎用レジスタ・ファイル内
に収集され、その後、プロファイル・パケットとしてブロック内にストアされる
。このイベントのブロック化は、メモリ・アクセスのトラフィックおよび実行の
オーバーヘッドを抑える。
【０２６０】 再度図１ａおよび１ｂを参照すると、プロファイラ４００は、仮想アドレスで
はなく、物理アドレスによってイベントを追跡している。つまりプロファイル可
能なイベント４１６は、２つの連続するインストラクションが物理的なページの
境界によって分離されるとき、あるいは単一のインストラクションが仮想ページ
の境界をまたぐとき、仮想アドレス空間内における「直線的な」フローによって
誘導されることがあり得る。（この分野において周知のように、仮想アドレス空
間内において連続する２つのページは、物理メモリ内において互いに引き離され
てストアされることがある。）Ｘ８６ページを物理アドレス空間内においてマネ
ージすることによって、『タペストリー』は、エミュレートされているＸ８６ハ
ードウエアのレベルで動作する。つまり、『タペストリー』とＸ８６オペレーテ
ィング・システムの間のインターフェースは、Ｘ８６アーキテクチャ自体と同程
度に明確かつ安定している。このことは、オペレーティング・システムによって
マネージされているあらゆるポリシーないしは特徴をエミュレートもしくは考慮
する必要性を回避する。たとえば、『タペストリー』は、各種の仮想メモリ・ポ
リシー、プロセスもしくはスレッド・マネジメント、または論理リソースと物理
リソースの間のマッピングを考慮する必要なく、またオペレーティング・システ
ムの修正をまったく必要とすることなく、Ｘ８６オペレーティング・システム（
あらゆるバージョンのＭｉｃｒｏｓｏｆｔ Ｗｉｎｄｏｗｓ（マイクロソフト・
ウインドウズ）、Ｍｉｃｒｏｓｏｆｔ ＮＴ（マイクロソフトＮＴ）、もしくは
ＩＢＭ ＯＳ／２、またはその他のオペレーティング・システム）を動作させる
ことができる。第２に、Ｘ８６オペレーティング・システムが、複数のＸ８６プ
ロセッサの間において同一の物理ページを共有している場合に、仮想ページが異
なる場合であっても、そのページが自動的に共有される。したがって、単一のペ
ージが存在することになる。第３に、解放されたページがアドレス空間から削除
され、その後、再利用される前に再マッピングされ、別の使用に割り当てられる
という利点がある。
はなく、物理アドレスによってイベントを追跡している。つまりプロファイル可
能なイベント４１６は、２つの連続するインストラクションが物理的なページの
境界によって分離されるとき、あるいは単一のインストラクションが仮想ページ
の境界をまたぐとき、仮想アドレス空間内における「直線的な」フローによって
誘導されることがあり得る。（この分野において周知のように、仮想アドレス空
間内において連続する２つのページは、物理メモリ内において互いに引き離され
てストアされることがある。）Ｘ８６ページを物理アドレス空間内においてマネ
ージすることによって、『タペストリー』は、エミュレートされているＸ８６ハ
ードウエアのレベルで動作する。つまり、『タペストリー』とＸ８６オペレーテ
ィング・システムの間のインターフェースは、Ｘ８６アーキテクチャ自体と同程
度に明確かつ安定している。このことは、オペレーティング・システムによって
マネージされているあらゆるポリシーないしは特徴をエミュレートもしくは考慮
する必要性を回避する。たとえば、『タペストリー』は、各種の仮想メモリ・ポ
リシー、プロセスもしくはスレッド・マネジメント、または論理リソースと物理
リソースの間のマッピングを考慮する必要なく、またオペレーティング・システ
ムの修正をまったく必要とすることなく、Ｘ８６オペレーティング・システム（
あらゆるバージョンのＭｉｃｒｏｓｏｆｔ Ｗｉｎｄｏｗｓ（マイクロソフト・
ウインドウズ）、Ｍｉｃｒｏｓｏｆｔ ＮＴ（マイクロソフトＮＴ）、もしくは
ＩＢＭ ＯＳ／２、またはその他のオペレーティング・システム）を動作させる
ことができる。第２に、Ｘ８６オペレーティング・システムが、複数のＸ８６プ
ロセッサの間において同一の物理ページを共有している場合に、仮想ページが異
なる場合であっても、そのページが自動的に共有される。したがって、単一のペ
ージが存在することになる。第３に、解放されたページがアドレス空間から削除
され、その後、再利用される前に再マッピングされ、別の使用に割り当てられる
という利点がある。
【０２６１】 図４ｂを参照すると、イベントが極めて細かい分類法に従って約３０のクラス
に分類されている。記録されるイベントには、ジャンプ、サブプログラムＣＡＬ
Ｌ（呼び出し）およびリターン、割り込み、例外、カーネル内へのトラップ、イ
ンストラクションの解釈を変えるプロセッサ状態の変化、およびページ境界をク
ロスするシーケンシャル・フローが含まれる。順方向ジャンプと逆方向ジャンプ
、条件付きジャンプと無条件ジャンプ、および「近い」ジャンプと「遠い」ジャ
ンプも区別されている。
に分類されている。記録されるイベントには、ジャンプ、サブプログラムＣＡＬ
Ｌ（呼び出し）およびリターン、割り込み、例外、カーネル内へのトラップ、イ
ンストラクションの解釈を変えるプロセッサ状態の変化、およびページ境界をク
ロスするシーケンシャル・フローが含まれる。順方向ジャンプと逆方向ジャンプ
、条件付きジャンプと無条件ジャンプ、および「近い」ジャンプと「遠い」ジャ
ンプも区別されている。
【０２６２】 図４ｇおよび４ｈを参照すると、プロファイラ４００は、プロファイリングの
精密なコントロールを可能にする多数の特徴を有しており、その結果、プロファ
イリングのオーバーヘッドを、プロファイル解析が望まれる実行モードのみに制
限できることが示されている。
精密なコントロールを可能にする多数の特徴を有しており、その結果、プロファ
イリングのオーバーヘッドを、プロファイル解析が望まれる実行モードのみに制
限できることが示されている。
【０２６３】 図５ａおよび５ｂを参照すると、各Ｘ８６インストラクションがコンバータ（
図１ｃの１３６）によってデコードされるとき、プロファイル・エントリが６４
ビットのプロセッサ・レジスタ５９４内に構築されることが示されている。イン
ストラクションの実行間は、レジスタ５９４が修正され、上書きされることがあ
り、特にインストラクションが『タペストリー』オペレーティング・システム３
１２内にトラップしている場合にはそれが見られる。インストラクションの完了
時には、プロファイラ４００が、プロファイル・エントリ・プロセッサ・レジス
タの内容を汎用レジスタ内に取り込むことを選択する場合もある。
図１ｃの１３６）によってデコードされるとき、プロファイル・エントリが６４
ビットのプロセッサ・レジスタ５９４内に構築されることが示されている。イン
ストラクションの実行間は、レジスタ５９４が修正され、上書きされることがあ
り、特にインストラクションが『タペストリー』オペレーティング・システム３
１２内にトラップしている場合にはそれが見られる。インストラクションの完了
時には、プロファイラ４００が、プロファイル・エントリ・プロセッサ・レジス
タの内容を汎用レジスタ内に取り込むことを選択する場合もある。
【０２６４】 ホット・スポット・ディテクタ１２２は、プロファイル・パケットのセット内
において頻繁に繰り返されるアドレスを認識する。ホット・スポットが認識され
ると、プロファイル内のそれを囲むエントリが、繰り返し発生するアドレスとの
相関において、頻繁に実行されるコードの領域および物理ページを通るパスを（
物理アドレスによって）示す。ホット・スポット・ディテクタ１２２は、この情
報をＴＡＸｉトランスレータ１２４に渡し、それにおいてこのバイナリの翻訳が
行なわれる。
において頻繁に繰り返されるアドレスを認識する。ホット・スポットが認識され
ると、プロファイル内のそれを囲むエントリが、繰り返し発生するアドレスとの
相関において、頻繁に実行されるコードの領域および物理ページを通るパスを（
物理アドレスによって）示す。ホット・スポット・ディテクタ１２２は、この情
報をＴＡＸｉトランスレータ１２４に渡し、それにおいてこのバイナリの翻訳が
行なわれる。
【０２６５】 Ｂ．プロファイル可能事象および事象コード 図４ｂを参照すると、プロファイラ４００は、表内にリストした約３０のイベ
ントのクラスを認識する。各イベントのクラスは、５ビットの数として表された
、０から３１までの番号に対応するコード４０２を有している。イベントのクラ
スは、設計をサポートするために必要な最少情報、および厳密に言えば必要ない
が、ホット・スポット・ディテクタ１２２がより好ましい結果に到達できる追加
のヒントをもたらす追加の情報をともに提供するべく選択されている。
ントのクラスを認識する。各イベントのクラスは、５ビットの数として表された
、０から３１までの番号に対応するコード４０２を有している。イベントのクラ
スは、設計をサポートするために必要な最少情報、および厳密に言えば必要ない
が、ホット・スポット・ディテクタ１２２がより好ましい結果に到達できる追加
のヒントをもたらす追加の情報をともに提供するべく選択されている。
【０２６６】 この表の上側半分４１０は、（一実施態様においては）ソフトウエアによって
生じるイベントをリストしており、下側半分４０４は、ハードウエアによって生
じるイベントを含んでいる。下側半分についてまず説明する。
生じるイベントをリストしており、下側半分４０４は、ハードウエアによって生
じるイベントを含んでいる。下側半分についてまず説明する。
【０２６７】 表の下側半分４０４に含まれる、その最上位ビットを「１」とする１６のエン
トリは、コンバータ１３６によって惹き起こされるイベントである。各Ｘ８６イ
ンストラクションがデコードされ実行されると、それに従って下側半分４０４に
列挙されているイベントが認識される。これらのイベント４０４が生じたときに
プロファイラ４００がアクティブであれば、プロファイル・エントリが汎用レジ
スタ内に記録される。表の下側半分に含まれるイベントは、２つのクラスに分け
られる：すなわち、コンバータ１３６内によって実行されるコントロールの「近
い」移動、および物理ページ・フレームの境界をまたぐ実行のシーケンシャル・
フローである。
トリは、コンバータ１３６によって惹き起こされるイベントである。各Ｘ８６イ
ンストラクションがデコードされ実行されると、それに従って下側半分４０４に
列挙されているイベントが認識される。これらのイベント４０４が生じたときに
プロファイラ４００がアクティブであれば、プロファイル・エントリが汎用レジ
スタ内に記録される。表の下側半分に含まれるイベントは、２つのクラスに分け
られる：すなわち、コンバータ１３６内によって実行されるコントロールの「近
い」移動、および物理ページ・フレームの境界をまたぐ実行のシーケンシャル・
フローである。
【０２６８】 プロファイラ４００は、ＩＰ相対移動、サブルーチン呼び出しならびにリター
ン、ポインタを介したジャンプ、および多くの割り込みによって誘導される移動
を含め、コントロールの移動を捕捉する。プロファイラ４００が、その物理アド
レス空間においてマシンを見ている場合であっても、Ｘ８６インストラクション
内のＰＣ相対変位の符号ビットを観察することによって、ＰＣ相対ジャンプに関
して順方向と逆方向のジャンプの間を区別することは可能である。ブランチが分
類されると、そのブランチ用のプロファイル・エントリ内にストアされたイベン
ト・コード４０２を用いてその分類がエンコーディングされる。イベント・コー
ド１．００００、１．０００１、１．００１０、１．００１１、１．０１００、
１．０１０１、および１．０１１１によって示したように、順方向条件付きブラ
ンチ、逆方向条件付きブランチ、３つに分けられた条件付きジャンプの述部等を
個別に分類するイベント・コード４０２が存在する。
ン、ポインタを介したジャンプ、および多くの割り込みによって誘導される移動
を含め、コントロールの移動を捕捉する。プロファイラ４００が、その物理アド
レス空間においてマシンを見ている場合であっても、Ｘ８６インストラクション
内のＰＣ相対変位の符号ビットを観察することによって、ＰＣ相対ジャンプに関
して順方向と逆方向のジャンプの間を区別することは可能である。ブランチが分
類されると、そのブランチ用のプロファイル・エントリ内にストアされたイベン
ト・コード４０２を用いてその分類がエンコーディングされる。イベント・コー
ド１．００００、１．０００１、１．００１０、１．００１１、１．０１００、
１．０１０１、および１．０１１１によって示したように、順方向条件付きブラ
ンチ、逆方向条件付きブランチ、３つに分けられた条件付きジャンプの述部等を
個別に分類するイベント・コード４０２が存在する。
【０２６９】 イベント・コード１．１１００については、セクションＶＩＩＩ．Ｂにおいて
説明する。 イベント・コード１．１１１０（４０６）は、注目すべき事項を伴わない単純
なシーケンシャル・インストラクションを示す。イベント・コード１．１１１１
（４０８）は、物理ページの最後のバイト内で終わっているか、あるいは仮想ア
ドレス空間内のページの境界をまたいでいる（かつ、物理アドレス空間内におい
て２つの離れた部分に分けられている可能性のある）インストラクションを示し
ている。
説明する。 イベント・コード１．１１１０（４０６）は、注目すべき事項を伴わない単純
なシーケンシャル・インストラクションを示す。イベント・コード１．１１１１
（４０８）は、物理ページの最後のバイト内で終わっているか、あるいは仮想ア
ドレス空間内のページの境界をまたいでいる（かつ、物理アドレス空間内におい
て２つの離れた部分に分けられている可能性のある）インストラクションを示し
ている。
【０２７０】 表の上側半分４１０の、最上位ビットを「０」とする上位１６のエントリは、
ソフトウエア・エミュレータ３１６内において扱われるイベントであり、エミュ
レーション・ハンドラの完了時に『タペストリー』ＲＥＦ（例外からのリターン
）インストラクションの実行間に記録される。ＲＦＥは、同期例外、（たとえば
ページ違反またはＮａＮ生成浮動小数点例外）、非同期外部割り込み、あるいは
ハードウエア・コンバータ１３６内においてインプリメントされない極めて複雑
なＸ８６インストラクションのシミュレーションのためのオペレーティング・シ
ステム内へのトラップの後に、『タペストリー』オペレーティング・システム３
１２からユーザ・プログラムにリターンする『タペストリー』インストラクショ
ンである。概して表の上側半分に含まれるイベントは４つのクラスに分けられる
：すなわち（１）エミュレータ３１６内において実行される「遠い」コントロー
ル移動インストラクション、（２）エミュレータ３１６において実行されたＸ８
６実行コンテキスト（たとえばＦＲＳＴＯＲ）を更新するインストラクション、
（３）Ｘ８６内部の、同期割り込みの引き渡し、および（４）Ｘ８６外部の、非
同期割り込みの引き渡しである。一般に、上側半分のイベント・コードは、ソフ
トウエアに対してのみ知らされる。
ソフトウエア・エミュレータ３１６内において扱われるイベントであり、エミュ
レーション・ハンドラの完了時に『タペストリー』ＲＥＦ（例外からのリターン
）インストラクションの実行間に記録される。ＲＦＥは、同期例外、（たとえば
ページ違反またはＮａＮ生成浮動小数点例外）、非同期外部割り込み、あるいは
ハードウエア・コンバータ１３６内においてインプリメントされない極めて複雑
なＸ８６インストラクションのシミュレーションのためのオペレーティング・シ
ステム内へのトラップの後に、『タペストリー』オペレーティング・システム３
１２からユーザ・プログラムにリターンする『タペストリー』インストラクショ
ンである。概して表の上側半分に含まれるイベントは４つのクラスに分けられる
：すなわち（１）エミュレータ３１６内において実行される「遠い」コントロー
ル移動インストラクション、（２）エミュレータ３１６において実行されたＸ８
６実行コンテキスト（たとえばＦＲＳＴＯＲ）を更新するインストラクション、
（３）Ｘ８６内部の、同期割り込みの引き渡し、および（４）Ｘ８６外部の、非
同期割り込みの引き渡しである。一般に、上側半分のイベント・コードは、ソフ
トウエアに対してのみ知らされる。
【０２７１】 各ＲＦＥインストラクションは４ビットのイミディエート・フィールド（図５
ｂの５８８）を有しており、その中にリターン元のハンドラを呼び出したイベン
トに関連付けされたイベント・コード４０２の下位４ビットがストアされる。Ｒ
ＦＥイベント・クラスの５番目のビットは、「０」として再構成（後述のセクシ
ョンＶ．Ｇを参照されたい）されるが、「０」が明示的にストアされることはな
い。ＲＦＥが実行されるとき、ＲＦＥからＴＡＸｉ＿Ｓｔａｔｅ．Ｅｖｅｎｔ＿
Ｃｏｄｅ＿Ｌａｔｃｈ（ＴＡＸｉ＿状態．イベント＿コード＿ラッチ）（図４ｈ
および５ｂの４８６、４８７）およびプロファイル情報（後述するセクションＶ
．Ｆを参照されたい）を収集する一時プロセッサ・レジスタ（図５ｂの５９４）
にイベント・コードがコピーされ、ハードウエア・コンバータ１３６によって供
給されたイベント・コードが上書きされる。プロファイル・エントリを収集する
場合には、このイベント・コードがレジスタ５９４から汎用レジスタにコピーさ
れる。このメカニズムによって、ソフトウエアからプロファイラ４００のハード
ウエア５１０に対して、ソフトウエア・エミュレータ３１６内においてプロファ
イル可能なインストラクションが実行されたこと、あるいはソフトウエア・エミ
ュレータ３１６内において実行されたプロファイル可能でないインストラクショ
ンがページ・クロスを生じ、その理由に関してプロファイリングするべきである
ことを通知することができる。（Ｘ８６の重要度を伴わないＲＦＥは、このフィ
ールドをゼロにセットし、それによってハードウエアによるプロファイル・エン
トリのストアが防止される；後述するコード０．００００の説明を参照されたい
。）
ｂの５８８）を有しており、その中にリターン元のハンドラを呼び出したイベン
トに関連付けされたイベント・コード４０２の下位４ビットがストアされる。Ｒ
ＦＥイベント・クラスの５番目のビットは、「０」として再構成（後述のセクシ
ョンＶ．Ｇを参照されたい）されるが、「０」が明示的にストアされることはな
い。ＲＦＥが実行されるとき、ＲＦＥからＴＡＸｉ＿Ｓｔａｔｅ．Ｅｖｅｎｔ＿
Ｃｏｄｅ＿Ｌａｔｃｈ（ＴＡＸｉ＿状態．イベント＿コード＿ラッチ）（図４ｈ
および５ｂの４８６、４８７）およびプロファイル情報（後述するセクションＶ
．Ｆを参照されたい）を収集する一時プロセッサ・レジスタ（図５ｂの５９４）
にイベント・コードがコピーされ、ハードウエア・コンバータ１３６によって供
給されたイベント・コードが上書きされる。プロファイル・エントリを収集する
場合には、このイベント・コードがレジスタ５９４から汎用レジスタにコピーさ
れる。このメカニズムによって、ソフトウエアからプロファイラ４００のハード
ウエア５１０に対して、ソフトウエア・エミュレータ３１６内においてプロファ
イル可能なインストラクションが実行されたこと、あるいはソフトウエア・エミ
ュレータ３１６内において実行されたプロファイル可能でないインストラクショ
ンがページ・クロスを生じ、その理由に関してプロファイリングするべきである
ことを通知することができる。（Ｘ８６の重要度を伴わないＲＦＥは、このフィ
ールドをゼロにセットし、それによってハードウエアによるプロファイル・エン
トリのストアが防止される；後述するコード０．００００の説明を参照されたい
。）
【０２７２】 「プロファイル可能」列（図４ｂの４１６）は、そのイベント・コードをプロ
ファイル・パケットに含めるべきか否かを指定する。プロファイル可能でないイ
ベントは、それが生じてもプロファイラ４００がなにもアクションを取らないだ
けに過ぎない。「開始パケット」列４１８は、このイベント・コード（図４ｂの
４０２）のイベントによる新しいプロファイル・パケットの収集の開始が可能か
否か、あるいはこのイベント・クラスが最初のエントリより後に限り記録される
ことになるかについての指定を行う。「開始パケット」４１８については、後述
するセクションＶ．ＦおよびＶ．Ｇにおいて、図４ｃのＣｏｎｔｅｘｔ＿Ａｔ＿
Ｐｏｉｎｔ（コンテキスト＿アット＿ポイント）プロファイル・エントリ、およ
び図５ａのプロファイラ状態マシン５１０との関連から詳細に説明する。「プロ
ーブ可能イベント」列６１０および「プローブ・イベント・ビット」列６１２は
、後述するセクションＶＩ「プロービング」との関連から説明する。「開始パケ
ット」４１８、「プロファイル可能イベント」４１６、および「プローブ可能イ
ベント」６１０のプロパティは、ＰＬＡ（プログラマブル・ロジック・アレイ）
６５０によって演算され、それについては後述のセクションＶＩ．ＣおよびＶＩ
．Ｄにおいて説明する。
ファイル・パケットに含めるべきか否かを指定する。プロファイル可能でないイ
ベントは、それが生じてもプロファイラ４００がなにもアクションを取らないだ
けに過ぎない。「開始パケット」列４１８は、このイベント・コード（図４ｂの
４０２）のイベントによる新しいプロファイル・パケットの収集の開始が可能か
否か、あるいはこのイベント・クラスが最初のエントリより後に限り記録される
ことになるかについての指定を行う。「開始パケット」４１８については、後述
するセクションＶ．ＦおよびＶ．Ｇにおいて、図４ｃのＣｏｎｔｅｘｔ＿Ａｔ＿
Ｐｏｉｎｔ（コンテキスト＿アット＿ポイント）プロファイル・エントリ、およ
び図５ａのプロファイラ状態マシン５１０との関連から詳細に説明する。「プロ
ーブ可能イベント」列６１０および「プローブ・イベント・ビット」列６１２は
、後述するセクションＶＩ「プロービング」との関連から説明する。「開始パケ
ット」４１８、「プロファイル可能イベント」４１６、および「プローブ可能イ
ベント」６１０のプロパティは、ＰＬＡ（プログラマブル・ロジック・アレイ）
６５０によって演算され、それについては後述のセクションＶＩ．ＣおよびＶＩ
．Ｄにおいて説明する。
【０２７３】 イベント・コード０．００００、０．０００１、０．００１０、および０．０
０１１については、数パラグラフ後に説明する。 イベント・コード０．０１００は、ＴＡＸｉ＿Ｓｔａｔｅ．Ｅｖｅｎｔ＿Ｃｏ
ｄｅ＿Ｌａｔｃｈ（ＴＡＸｉ＿状態．イベント＿コード＿ラッチ）（図４ｈおよ
び５ｂの４８６、４８７）のカレント値の上から単純にストアされ、マシンのカ
レント状態に、それ以上の効果がもたらされることはない。この上書きの効果は
、以前にストアされたイベント・コードのクリアであり、ＴＡＸｉ＿Ｓｔａｔｅ
．Ｅｖｅｎｔ＿Ｃｏｄｅ＿Ｌａｔｃｈ（ＴＡＸｉ＿状態．イベント＿コード＿ラ
ッチ）４８６、４８７の現在の内容によってトリガされる効果の可能性をまった
く伴うことなく、コンバータ１３６がリスタートできることを保証する。たとえ
ば、コンバータ１３６がプローブ例外を取り（後述のセクションＶＩを参照され
たい）、かつ翻訳済みＴＡＸｉコードの最初のインストラクションが、（翻訳済
みＴＡＸｉコード内における実行の再開を可能にするのではなく）コントロール
をコンバータ１３６に返すことによって処理されるべき例外を生成する場合、例
外ハンドラは、イベント・コードのイミディエート・フィールドが０．０１００
となっているＲＦＥを返すことになる。これは、コンバータ１３６が、ＴＡＸｉ
＿Ｓｔａｔｅ．Ｅｖｅｎｔ＿Ｃｏｄｅ＿Ｌａｔｃｈ（ＴＡＸｉ＿状態．イベント
＿コード＿ラッチ）４８６、４８７内に保留されている、最初にプローブ例外を
トリガしたイベント・コードを伴ってリスタートしないことを確実にする。
０１１については、数パラグラフ後に説明する。 イベント・コード０．０１００は、ＴＡＸｉ＿Ｓｔａｔｅ．Ｅｖｅｎｔ＿Ｃｏ
ｄｅ＿Ｌａｔｃｈ（ＴＡＸｉ＿状態．イベント＿コード＿ラッチ）（図４ｈおよ
び５ｂの４８６、４８７）のカレント値の上から単純にストアされ、マシンのカ
レント状態に、それ以上の効果がもたらされることはない。この上書きの効果は
、以前にストアされたイベント・コードのクリアであり、ＴＡＸｉ＿Ｓｔａｔｅ
．Ｅｖｅｎｔ＿Ｃｏｄｅ＿Ｌａｔｃｈ（ＴＡＸｉ＿状態．イベント＿コード＿ラ
ッチ）４８６、４８７の現在の内容によってトリガされる効果の可能性をまった
く伴うことなく、コンバータ１３６がリスタートできることを保証する。たとえ
ば、コンバータ１３６がプローブ例外を取り（後述のセクションＶＩを参照され
たい）、かつ翻訳済みＴＡＸｉコードの最初のインストラクションが、（翻訳済
みＴＡＸｉコード内における実行の再開を可能にするのではなく）コントロール
をコンバータ１３６に返すことによって処理されるべき例外を生成する場合、例
外ハンドラは、イベント・コードのイミディエート・フィールドが０．０１００
となっているＲＦＥを返すことになる。これは、コンバータ１３６が、ＴＡＸｉ
＿Ｓｔａｔｅ．Ｅｖｅｎｔ＿Ｃｏｄｅ＿Ｌａｔｃｈ（ＴＡＸｉ＿状態．イベント
＿コード＿ラッチ）４８６、４８７内に保留されている、最初にプローブ例外を
トリガしたイベント・コードを伴ってリスタートしないことを確実にする。
【０２７４】 イベント・コード０．０１０１は、エミュレーションが、それにより実行コン
テキストを変化、たとえば浮動小数点レジスタもしくは浮動小数点スタックのト
ップの満／空状態を変化させるインストラクションを完了したことを示す。これ
は、Ｃｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿アット＿ポイント）プ
ロファイル・エントリ（図４ｃの４３０および後述するセクションＶ．Ｃを参照
されたい）の記録にこの状態を強制的に取り込ませる。
テキストを変化、たとえば浮動小数点レジスタもしくは浮動小数点スタックのト
ップの満／空状態を変化させるインストラクションを完了したことを示す。これ
は、Ｃｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿アット＿ポイント）プ
ロファイル・エントリ（図４ｃの４３０および後述するセクションＶ．Ｃを参照
されたい）の記録にこの状態を強制的に取り込ませる。
【０２７５】 イベント・コード０．０１１０、０．０１１１、０．１０００、０．１００１
のイベントは、コントロール移動インストラクションであり、「遠い」呼び出し
、「遠い」ジャンプ、「遠い」リターン、およびＸ８６割り込みリターン等のよ
うに、ハードウエア・コンバータ１３４、１３６に代えて、エミュレーション・
ソフトウエアにおいてインプリメントする方が有利なインストラクションである
。これらの「遠い」移動に関するイベント・コード分類は、ＩＰ相対の「近い」
ジャンプ（イベント・コード１．００００〜１．０１０１）とは対照的に、順方
向と逆方向のジャンプを区別しない。
のイベントは、コントロール移動インストラクションであり、「遠い」呼び出し
、「遠い」ジャンプ、「遠い」リターン、およびＸ８６割り込みリターン等のよ
うに、ハードウエア・コンバータ１３４、１３６に代えて、エミュレーション・
ソフトウエアにおいてインプリメントする方が有利なインストラクションである
。これらの「遠い」移動に関するイベント・コード分類は、ＩＰ相対の「近い」
ジャンプ（イベント・コード１．００００〜１．０１０１）とは対照的に、順方
向と逆方向のジャンプを区別しない。
【０２７６】 イベント・コード０．１０１０を伴うＲＦＥは、ＴＡＸｉ＿Ｃｏｎｔｒｏｌ．
ｓｐｅｃｉａｌ＿ｏｐｃｏｄｅ（ＴＡＸｉ＿コントロール．特殊＿オペコード）
４７４（ビット＜５０：４４＞）を、Ｃｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コン
テキスト＿アット＿ポイント）プロファイル・エントリ（図４ｃの４３０）のｓ
ｐｅｃｉａｌ＿ｏｐｃｏｄｅ（特殊＿オペコード）４３４フィールド（図４ｃの
ビット＜５０：４３＞）に取り込ませる。これは、ソフトウエアによって完全に
マネージすることができる新しい７ビットのイベント・コードのスペースを開始
する。
ｓｐｅｃｉａｌ＿ｏｐｃｏｄｅ（ＴＡＸｉ＿コントロール．特殊＿オペコード）
４７４（ビット＜５０：４４＞）を、Ｃｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コン
テキスト＿アット＿ポイント）プロファイル・エントリ（図４ｃの４３０）のｓ
ｐｅｃｉａｌ＿ｏｐｃｏｄｅ（特殊＿オペコード）４３４フィールド（図４ｃの
ビット＜５０：４３＞）に取り込ませる。これは、ソフトウエアによって完全に
マネージすることができる新しい７ビットのイベント・コードのスペースを開始
する。
【０２７７】 イベント・コード０．１０１１は、例外ハンドラからのＲＦＥに使用され、カ
レント・プロファイル・パケットを強制的に中止させる。『タペストリー』ハー
ドウエアは、ＲＦＥイミディエート・フィールド内のこのイベント・コードを認
識し、ＴＡＸｉ＿Ｓｔａｔｅ．Ｐｒｏｆｉｌｅ＿Ａｃｔｉｖｅ（ＴＡＸｉ＿状態
．プロファイル＿アクティブ）（図４ｈおよび５ａの４８２）をクリアすること
によってこのプロファイル・パケットを中止する。たとえば、ＴＡＸｉコードに
対するプローブのＲＦＥが成功した後にこのイベント・コードを使用して、進行
中のすべてのパケットを中止することができる。これは、ＴＡＸｉコードがプロ
ファイル・パケットのシーケンシャル区間におけるブレークを表しているからで
あり、そのパケットを継続することが、不良な態様を招く結果になるからである
。同様に、Ｘ８６シングル−ステップ・モードがイネーブルのとき、エミュレー
タ３１６からのＲＦＥは、イベント・コード０．１０１１を使用して進行中のパ
ケットを中止する。プロファイリングは、次のプロファイル・タイマのタイムア
ウトから再開する。
レント・プロファイル・パケットを強制的に中止させる。『タペストリー』ハー
ドウエアは、ＲＦＥイミディエート・フィールド内のこのイベント・コードを認
識し、ＴＡＸｉ＿Ｓｔａｔｅ．Ｐｒｏｆｉｌｅ＿Ａｃｔｉｖｅ（ＴＡＸｉ＿状態
．プロファイル＿アクティブ）（図４ｈおよび５ａの４８２）をクリアすること
によってこのプロファイル・パケットを中止する。たとえば、ＴＡＸｉコードに
対するプローブのＲＦＥが成功した後にこのイベント・コードを使用して、進行
中のすべてのパケットを中止することができる。これは、ＴＡＸｉコードがプロ
ファイル・パケットのシーケンシャル区間におけるブレークを表しているからで
あり、そのパケットを継続することが、不良な態様を招く結果になるからである
。同様に、Ｘ８６シングル−ステップ・モードがイネーブルのとき、エミュレー
タ３１６からのＲＦＥは、イベント・コード０．１０１１を使用して進行中のパ
ケットを中止する。プロファイリングは、次のプロファイル・タイマのタイムア
ウトから再開する。
【０２７８】 イベント・コード０．１１００、０．１１０１、０．１１１０、および０．１
１１１は、Ｘ８６エミュレータ３１６からのＸ８６例外の引き渡しに関連する２
組のＲＦＥイベント・コードを提供する。これによってソフトウエアは、ＴＡＸ
ｉの使用に関する異なるカテゴリに例外をグループ化することができる。割り込
みを２グループに分類することによって、さらに、プローブ可能なイベントとプ
ローブ可能でないイベント（後述のセクションＶＩを参照されたい）に分類する
ことによって、これらの４つのイベント・コードは、ソフトウエアに関する基礎
とするコントロール・フレームワークを提供する。この分類は、Ｘ８６が、単一
の統一された「割り込み」メカニズムを通じてすべての例外、外部割り込み、お
よびトラップを一箇所に集中させるという事実を利用している。
１１１は、Ｘ８６エミュレータ３１６からのＸ８６例外の引き渡しに関連する２
組のＲＦＥイベント・コードを提供する。これによってソフトウエアは、ＴＡＸ
ｉの使用に関する異なるカテゴリに例外をグループ化することができる。割り込
みを２グループに分類することによって、さらに、プローブ可能なイベントとプ
ローブ可能でないイベント（後述のセクションＶＩを参照されたい）に分類する
ことによって、これらの４つのイベント・コードは、ソフトウエアに関する基礎
とするコントロール・フレームワークを提供する。この分類は、Ｘ８６が、単一
の統一された「割り込み」メカニズムを通じてすべての例外、外部割り込み、お
よびトラップを一箇所に集中させるという事実を利用している。
【０２７９】 イベント・コード０．００００、０．０００１、０．００１０、および０．０
０１１（４１２）のオペコードは、上側半分４１０内の残りといくぶん異なり、
それが「再使用イベント・コード」列４１４に現れている。これらのクラスに含
まれるイベント（つまり、イベント・コードのイミディエート・フィールド内に
これらの４ビットのコードを有するＲＦＥインストラクション）は、ＴＡＸｉ＿
Ｓｔａｔｅ．Ｅｖｅｎｔ＿Ｃｏｄｅ＿Ｌａｔｃｈ（ＴＡＸｉ＿状態．イベント＿
コード＿ラッチ）（図４ｈの４８６、４８７）および関連する信号の更新を行わ
ない；単純に、次のＸ８６インストラクションに関しても、以前にラッチしたイ
ベント・コードの存続が許可される。たとえば、イベント・コード０．００００
は、「トランスペアレントな」例外、すなわちプロファイル内に記録されない例
外用である。具体的な例を述べれば、ＴＬＢミス例外、純粋に『タペストリー』
割り込みに関する割り込みサービス・ルーチン、およびＸ８６プログラムの進行
と無関係なその他の例外に関するハンドラのエンドにおいてＲＦＥは、イベント
・コード０．００００（イミディエート・フィールド内の明示的な４つのゼロ、
および想定される上位桁のゼロ）を有し、それによってハードウエアが、プロフ
ァイル・エントリのストアを伴うことなく割り込みのあったロケーションにおい
て再開される。これらのイベントは、アーキテクチャ上、現在実行中のプロセス
に対して不可視に維持され、そのプロセス内のいずれのホット・スポットにも相
関されず、したがってイベントの記録についても意識上の存在となる。
０１１（４１２）のオペコードは、上側半分４１０内の残りといくぶん異なり、
それが「再使用イベント・コード」列４１４に現れている。これらのクラスに含
まれるイベント（つまり、イベント・コードのイミディエート・フィールド内に
これらの４ビットのコードを有するＲＦＥインストラクション）は、ＴＡＸｉ＿
Ｓｔａｔｅ．Ｅｖｅｎｔ＿Ｃｏｄｅ＿Ｌａｔｃｈ（ＴＡＸｉ＿状態．イベント＿
コード＿ラッチ）（図４ｈの４８６、４８７）および関連する信号の更新を行わ
ない；単純に、次のＸ８６インストラクションに関しても、以前にラッチしたイ
ベント・コードの存続が許可される。たとえば、イベント・コード０．００００
は、「トランスペアレントな」例外、すなわちプロファイル内に記録されない例
外用である。具体的な例を述べれば、ＴＬＢミス例外、純粋に『タペストリー』
割り込みに関する割り込みサービス・ルーチン、およびＸ８６プログラムの進行
と無関係なその他の例外に関するハンドラのエンドにおいてＲＦＥは、イベント
・コード０．００００（イミディエート・フィールド内の明示的な４つのゼロ、
および想定される上位桁のゼロ）を有し、それによってハードウエアが、プロフ
ァイル・エントリのストアを伴うことなく割り込みのあったロケーションにおい
て再開される。これらのイベントは、アーキテクチャ上、現在実行中のプロセス
に対して不可視に維持され、そのプロセス内のいずれのホット・スポットにも相
関されず、したがってイベントの記録についても意識上の存在となる。
【０２８０】 イベント・コード０．０００１は、ソフトウエアＸ８６エミュレータ３１６内
において使用される。ハードウエア・コンバータ１３６内においてインプリメン
トされない非常に複雑なＸ８６のＣＩＳＣインストラクションは、それに代えて
、当該インストラクションがエミュレートされるソフトウエアへのトラップとし
てインプリメントされる。Ｘ８６エミュレータ３１６がこのインストラクション
を完了すると、それがイベント・コード０．０００１を伴うＲＦＥを使用してリ
ターンし、「ここでは何も特別なことが生じなかった」という内容を示し、その
結果、プロファイル・エントリの収集は行なわれない（エミュレートされたイン
ストラクションがページをまたいでいた場合を除く）。
において使用される。ハードウエア・コンバータ１３６内においてインプリメン
トされない非常に複雑なＸ８６のＣＩＳＣインストラクションは、それに代えて
、当該インストラクションがエミュレートされるソフトウエアへのトラップとし
てインプリメントされる。Ｘ８６エミュレータ３１６がこのインストラクション
を完了すると、それがイベント・コード０．０００１を伴うＲＦＥを使用してリ
ターンし、「ここでは何も特別なことが生じなかった」という内容を示し、その
結果、プロファイル・エントリの収集は行なわれない（エミュレートされたイン
ストラクションがページをまたいでいた場合を除く）。
【０２８１】 列４１４に示す「再使用イベント・コード」特徴の別の用途は、複雑なインス
トラクション、すなわち、ソフトウエアにおいてエミュレートされ、コントロー
ル・フローに影響をまったく及ぼさない、たとえば文字列を比較するインストラ
クション等のインストラクションの場合を考えることによって説明することがで
きる。この種の複雑なインストラクションが現れたとき、コンバータ１３６、セ
クションＶ．Ｆにおいて後述する図５ｂの非イベント回路５７８、およびＭＵＸ
５８０は、予備的にインストラクションのデコードを行い、予備的なイベント
・コード（図５ｂの５８２、５９２）：すなわち、そのインストラクションがペ
ージ・ブレークをまたいでいるか否かによって、デフォルトのイベント・コード
１．１１１０（４０６）もしくは新規ページのイベント・コード１．１１１１（
４０８）を供給する。（一部の実施態様においては、コンバータ１３６が、それ
に加えて「遠い」コントロール移動、「遠い」ＣＡＬＬ（呼び出し）に関するイ
ベント・コード、すなわちコード０．１０００；「遠い」ＪＭＰ（ジャンプ）、
すなわちコード０．１００１；「遠い」ＲＥＴ（リターン）、すなわちコード０
．０１１０；ＩＲＥＴ、すなわちコード０．０１１１を供給する。）この予備的
なイベント・コード５８２、５９２は、ＴＡＸｉ＿Ｓｔａｔｅ．Ｅｖｅｎｔ＿Ｃ
ｏｄｅ＿Ｌａｔｃｈ（ＴＡＸｉ＿状態．イベント＿コード＿ラッチ）４８６、４
８７内に、Ｘ８６エミュレータ３１６へのトラップの一部としてラッチされる。
Ｘ８６エミュレータ３１６がこの複雑なインストラクションを完了し、ＲＦＥに
よりコンバータ１３６に戻るとき、ＲＦＥは、そのイベント・コードのイミディ
エート・フィールド（図５ｂの５８８）として単純なＸ８６インストラクション
完了イベント・コード０．０００１を有することになる。イベント・コード０．
０００１は「再使用イベント・コード」プロパティ４１４を有していることから
、ＲＦＥのイミディエート・フィールドからのこのイベント・コードは、単純に
破棄され、ＴＡＸｉ＿Ｓｔａｔｅ．Ｅｖｅｎｔ＿Ｃｏｄｅ＿Ｌａｔｃｈ（ＴＡＸ
ｉ＿状態．イベント＿コード＿ラッチ）４８６、４８７内の予備的なイベント・
コード５８２、５９２はそのまま残される。その後、例外からのリターン時に、
この予備的なイベント・コードを伴うイベントがプロファイル・パケットに追加
される。
トラクション、すなわち、ソフトウエアにおいてエミュレートされ、コントロー
ル・フローに影響をまったく及ぼさない、たとえば文字列を比較するインストラ
クション等のインストラクションの場合を考えることによって説明することがで
きる。この種の複雑なインストラクションが現れたとき、コンバータ１３６、セ
クションＶ．Ｆにおいて後述する図５ｂの非イベント回路５７８、およびＭＵＸ
５８０は、予備的にインストラクションのデコードを行い、予備的なイベント
・コード（図５ｂの５８２、５９２）：すなわち、そのインストラクションがペ
ージ・ブレークをまたいでいるか否かによって、デフォルトのイベント・コード
１．１１１０（４０６）もしくは新規ページのイベント・コード１．１１１１（
４０８）を供給する。（一部の実施態様においては、コンバータ１３６が、それ
に加えて「遠い」コントロール移動、「遠い」ＣＡＬＬ（呼び出し）に関するイ
ベント・コード、すなわちコード０．１０００；「遠い」ＪＭＰ（ジャンプ）、
すなわちコード０．１００１；「遠い」ＲＥＴ（リターン）、すなわちコード０
．０１１０；ＩＲＥＴ、すなわちコード０．０１１１を供給する。）この予備的
なイベント・コード５８２、５９２は、ＴＡＸｉ＿Ｓｔａｔｅ．Ｅｖｅｎｔ＿Ｃ
ｏｄｅ＿Ｌａｔｃｈ（ＴＡＸｉ＿状態．イベント＿コード＿ラッチ）４８６、４
８７内に、Ｘ８６エミュレータ３１６へのトラップの一部としてラッチされる。
Ｘ８６エミュレータ３１６がこの複雑なインストラクションを完了し、ＲＦＥに
よりコンバータ１３６に戻るとき、ＲＦＥは、そのイベント・コードのイミディ
エート・フィールド（図５ｂの５８８）として単純なＸ８６インストラクション
完了イベント・コード０．０００１を有することになる。イベント・コード０．
０００１は「再使用イベント・コード」プロパティ４１４を有していることから
、ＲＦＥのイミディエート・フィールドからのこのイベント・コードは、単純に
破棄され、ＴＡＸｉ＿Ｓｔａｔｅ．Ｅｖｅｎｔ＿Ｃｏｄｅ＿Ｌａｔｃｈ（ＴＡＸ
ｉ＿状態．イベント＿コード＿ラッチ）４８６、４８７内の予備的なイベント・
コード５８２、５９２はそのまま残される。その後、例外からのリターン時に、
この予備的なイベント・コードを伴うイベントがプロファイル・パケットに追加
される。
【０２８２】 イベント・コード０．００１０および０．００１１は、プローブ例外ハンドラ
（後述のセクションＶＩを参照されたい）からのＲＦＥ内において使用される。
プローブが失敗すると、プローブのそのクラスがディセーブルになる。プロービ
ングおよびプロファイリングが相互に排他であることから（後述のセクションＶ
Ｉ．Ｇを参照されたい）、プローブ例外が存在するとき、プロファイリングはア
クティブではない。つまり、これらのイベント・コードは、プロファイル・パケ
ット内にストアされることはないが、後述するセクションＶＩ．Ｄに示すように
、プローバ６００をコントロールするために存在する。
（後述のセクションＶＩを参照されたい）からのＲＦＥ内において使用される。
プローブが失敗すると、プローブのそのクラスがディセーブルになる。プロービ
ングおよびプロファイリングが相互に排他であることから（後述のセクションＶ
Ｉ．Ｇを参照されたい）、プローブ例外が存在するとき、プロファイリングはア
クティブではない。つまり、これらのイベント・コードは、プロファイル・パケ
ット内にストアされることはないが、後述するセクションＶＩ．Ｄに示すように
、プローバ６００をコントロールするために存在する。
【０２８３】 Ｃ．プロファイル済みイベントに関するストレージ・フォーム 図４ａ、４ｃ、および４ｄを参照すると、プロファイル・イベントがパケット
４２０と呼ばれるグループ内に収集され、ストアされることが示されている。各
プロファイル・パケット４２０は、当初レジスタＲ１６〜Ｒ３１に収集され、そ
の後メモリ内にストアされる、エントリのプログラム可能な番号を保持している
。通常の使用においては、１パケット当たり１６のエントリがあり、６４ビット
のタイムスタンプから始まり、１４のイベント・エントリ４３０、４４０が続き
、タイムスタンプで終了する。それぞれのイベントは、６４ビットのエントリと
して記述され、次に示す２つのフォームのいずれかとなる：すなわち、Ｃｏｎｔ
ｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿アット＿ポイント）エントリ４３０
、またはＮｅａｒ＿Ｅｄｇｅ（ニア＿エッジ）エントリ４４０になる。パケット
の最初のエントリは、常にＣｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿
アット＿ポイント）エントリ４３０になり、それによって、プロファイリングが
開始したポイント、すなわち概念的に２つのＸ８６インストラクションの間とな
るポイントにおけるプロセッサ・コンテキストの比較的完全なスナップショット
が与えられる。続くエントリは、Ｃｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキ
スト＿アット＿ポイント）フォームもしくはＮｅａｒ＿Ｅｄｇｅ（ニア＿エッジ
）フォームのいずれにもなり得る。Ｎｅａｒ＿Ｅｄｇｅ（ニア＿エッジ）エント
リ４４０は、セグメント間（つまり「近い」）コントロール移動を記述し、移動
のソースおよびディスティネーションを提供する。Ｎｅａｒ＿Ｅｄｇｅ（ニア＿
エッジ）エントリ４４０においては、Ｘ８６のプロセッサ・コンテキストの残部
を、もっとも最近のＣｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿アット
＿ポイント）エントリ４３０にから開始してプロセッサ・コンテキストを推論す
ることによって、つまり当該Ｃｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト
＿アット＿ポイント）とＮｅａｒ＿Ｅｄｇｅ（ニア＿エッジ）移動の間に介在す
るインストラクションを解釈することによって決定することができる。プロファ
イル内には充分な情報が存在し、その結果、バイナリ・トランスレータ１２４は
、それらのインストラクションによって消費ないしは操作がなされた実際のデー
タについての知識を必要とすることなく、介在するこれらのインストラクション
のオペコードのみを参照することによって、そのコンテキストを推論することが
できる。Ｃｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿アット＿ポイント
）エントリ４３０を発行するための規則は、この不変系を保存する：すなわち、
プロセッサ・コンテキストは、プロファイルと介在するインストラクションのオ
ペコードの組み合わせから推論され、当該インストラクションによって消費され
、あるいは操作されたデータに対する参照を必要としない。Ｘ８６インストラク
ションの実行が、Ｎｅａｒ＿Ｅｄｇｅ（ニア＿エッジ）エントリ４４０内に現れ
ない形でプロセッサ・コンテキスト・ビットもしくはメモリ・データに依存する
場合には、プロファイラ４００は、Ｃｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテ
キスト＿アット＿ポイント）エントリ４３０を発行する。つまり、Ｃｏｎｔｅｘ
ｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿アット＿ポイント）エントリは、ＴＡＸ
ｉバイナリ・トランスレータ１２４が、ネイティブ『タペストリー』コードを生
成するためにＸ８６インストラクション・ストリームにおけるあいまい性を解決
する上で充分な情報を有することを保証する。
４２０と呼ばれるグループ内に収集され、ストアされることが示されている。各
プロファイル・パケット４２０は、当初レジスタＲ１６〜Ｒ３１に収集され、そ
の後メモリ内にストアされる、エントリのプログラム可能な番号を保持している
。通常の使用においては、１パケット当たり１６のエントリがあり、６４ビット
のタイムスタンプから始まり、１４のイベント・エントリ４３０、４４０が続き
、タイムスタンプで終了する。それぞれのイベントは、６４ビットのエントリと
して記述され、次に示す２つのフォームのいずれかとなる：すなわち、Ｃｏｎｔ
ｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿アット＿ポイント）エントリ４３０
、またはＮｅａｒ＿Ｅｄｇｅ（ニア＿エッジ）エントリ４４０になる。パケット
の最初のエントリは、常にＣｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿
アット＿ポイント）エントリ４３０になり、それによって、プロファイリングが
開始したポイント、すなわち概念的に２つのＸ８６インストラクションの間とな
るポイントにおけるプロセッサ・コンテキストの比較的完全なスナップショット
が与えられる。続くエントリは、Ｃｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキ
スト＿アット＿ポイント）フォームもしくはＮｅａｒ＿Ｅｄｇｅ（ニア＿エッジ
）フォームのいずれにもなり得る。Ｎｅａｒ＿Ｅｄｇｅ（ニア＿エッジ）エント
リ４４０は、セグメント間（つまり「近い」）コントロール移動を記述し、移動
のソースおよびディスティネーションを提供する。Ｎｅａｒ＿Ｅｄｇｅ（ニア＿
エッジ）エントリ４４０においては、Ｘ８６のプロセッサ・コンテキストの残部
を、もっとも最近のＣｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿アット
＿ポイント）エントリ４３０にから開始してプロセッサ・コンテキストを推論す
ることによって、つまり当該Ｃｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト
＿アット＿ポイント）とＮｅａｒ＿Ｅｄｇｅ（ニア＿エッジ）移動の間に介在す
るインストラクションを解釈することによって決定することができる。プロファ
イル内には充分な情報が存在し、その結果、バイナリ・トランスレータ１２４は
、それらのインストラクションによって消費ないしは操作がなされた実際のデー
タについての知識を必要とすることなく、介在するこれらのインストラクション
のオペコードのみを参照することによって、そのコンテキストを推論することが
できる。Ｃｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿アット＿ポイント
）エントリ４３０を発行するための規則は、この不変系を保存する：すなわち、
プロセッサ・コンテキストは、プロファイルと介在するインストラクションのオ
ペコードの組み合わせから推論され、当該インストラクションによって消費され
、あるいは操作されたデータに対する参照を必要としない。Ｘ８６インストラク
ションの実行が、Ｎｅａｒ＿Ｅｄｇｅ（ニア＿エッジ）エントリ４４０内に現れ
ない形でプロセッサ・コンテキスト・ビットもしくはメモリ・データに依存する
場合には、プロファイラ４００は、Ｃｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテ
キスト＿アット＿ポイント）エントリ４３０を発行する。つまり、Ｃｏｎｔｅｘ
ｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿アット＿ポイント）エントリは、ＴＡＸ
ｉバイナリ・トランスレータ１２４が、ネイティブ『タペストリー』コードを生
成するためにＸ８６インストラクション・ストリームにおけるあいまい性を解決
する上で充分な情報を有することを保証する。
【０２８４】 図４ｃを参照すると、Ｃｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿ア
ット＿ポイント）エントリ４３０は、Ｘ８６インストラクション境界のコンテキ
ストのスナップショットを記述し、事実上、Ｘ８６インストラクションの実行と
してコンテキストが開始されようとしていることが示されている。
ット＿ポイント）エントリ４３０は、Ｘ８６インストラクション境界のコンテキ
ストのスナップショットを記述し、事実上、Ｘ８６インストラクションの実行と
してコンテキストが開始されようとしていることが示されている。
【０２８５】 Ｃｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿アット＿ポイント）エン
トリ４３０のビット＜６３：６０＞４３１は、オール・ゼロであり、Ｃｏｎｔｅ
ｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿アット＿ポイント）エントリ４３０と
Ｎｅａｒ＿Ｅｄｇｅ（ニア＿エッジ）エントリ４４０を区別している。（ｄｏｎ
ｅ＿ｌｅｎｇｔｈ（終了＿長さ）４４１の説明の中で示すように、後述する図４
ｄのビット＜６３：６０＞、すなわちＮｅａｒ＿Ｅｄｇｅ（ニア＿エッジ）エン
トリ４４０内の最初の４ビットは、インストラクションの長さを記録し、長さゼ
ロのインストラクションは存在しない。つまり、フィールド４３１内のゼロ値は
、明確にＣｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿アット＿ポイント
）エントリ４３０であることを示している。）
トリ４３０のビット＜６３：６０＞４３１は、オール・ゼロであり、Ｃｏｎｔｅ
ｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿アット＿ポイント）エントリ４３０と
Ｎｅａｒ＿Ｅｄｇｅ（ニア＿エッジ）エントリ４４０を区別している。（ｄｏｎ
ｅ＿ｌｅｎｇｔｈ（終了＿長さ）４４１の説明の中で示すように、後述する図４
ｄのビット＜６３：６０＞、すなわちＮｅａｒ＿Ｅｄｇｅ（ニア＿エッジ）エン
トリ４４０内の最初の４ビットは、インストラクションの長さを記録し、長さゼ
ロのインストラクションは存在しない。つまり、フィールド４３１内のゼロ値は
、明確にＣｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿アット＿ポイント
）エントリ４３０であることを示している。）
【０２８６】 ビット＜５９：５１＞４３２、４３３、およびビット＜４２：３２＞４３５は
、インストラクションの境界において（ｎｅｘｔ＿ｆｒａｍｅ（次の＿フレーム
）４３８およびｎｅｘｔ＿ｂｙｔｅ（次の＿バイト）４３９、すなわちビット＜
２７：００＞に記述されているインストラクションの開始の前に）、Ｘ８６のプ
ロセッサ・モードのコンテキストを取り込む。Ｘ８６インストラクションのビッ
トは、インストラクションのアクションを完全には指定しない；Ｘ８６アーキテ
クチャが、プロセッサ・コンテキストおよびインストラクションのオペレーショ
ンを定義する多数の状態ビットを定義している。これらのビットは、オペランド
のサイズ（与えられた幅のフォームのインストラクションが動作するビット数は
１６ビットか、あるいは３２ビットか）、スタック・サイズ（ＰＵＳＨ（プッシ
ュ）またはＰＯＰ（ポップ）インストラクションが更新するスタック・ポインタ
は１６ビットか、あるいは３２ビットか）、アドレス・サイズ（アドレスは１６
ビットか、あるいは３２ビットか）、プロセッサはＶ８６モードか否か、物理的
アドレシングまたは仮想アドレシングのいずれかといったことについての決定、
および浮動小数点スタック・ポインタ、ならびに浮動小数点レジスタの満／空状
態についての決定を行う。Ｘ８６は、これらのビットをコードならびにスタック
・セグメント記述子の場所の周囲、ＥＦＬＡＧＳレジスタ、浮動小数点ステータ
ス・ワード、浮動小数点タグ・ワード、およびその他の場所に分散させる。『タ
ペストリー』マシンは、これらのビットを、実際にマシンをコントロールするＸ
８６構造の類似物にストアする；Ｃｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキ
スト＿アット＿ポイント）エントリ４３０が取り込まれると、これらのビットの
スナップショットが、Ｃｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿アッ
ト＿ポイント）エントリ４３０のビット＜５９：５１＞４３２、４３３および＜
４２：３２＞４３５に取り込まれる。
、インストラクションの境界において（ｎｅｘｔ＿ｆｒａｍｅ（次の＿フレーム
）４３８およびｎｅｘｔ＿ｂｙｔｅ（次の＿バイト）４３９、すなわちビット＜
２７：００＞に記述されているインストラクションの開始の前に）、Ｘ８６のプ
ロセッサ・モードのコンテキストを取り込む。Ｘ８６インストラクションのビッ
トは、インストラクションのアクションを完全には指定しない；Ｘ８６アーキテ
クチャが、プロセッサ・コンテキストおよびインストラクションのオペレーショ
ンを定義する多数の状態ビットを定義している。これらのビットは、オペランド
のサイズ（与えられた幅のフォームのインストラクションが動作するビット数は
１６ビットか、あるいは３２ビットか）、スタック・サイズ（ＰＵＳＨ（プッシ
ュ）またはＰＯＰ（ポップ）インストラクションが更新するスタック・ポインタ
は１６ビットか、あるいは３２ビットか）、アドレス・サイズ（アドレスは１６
ビットか、あるいは３２ビットか）、プロセッサはＶ８６モードか否か、物理的
アドレシングまたは仮想アドレシングのいずれかといったことについての決定、
および浮動小数点スタック・ポインタ、ならびに浮動小数点レジスタの満／空状
態についての決定を行う。Ｘ８６は、これらのビットをコードならびにスタック
・セグメント記述子の場所の周囲、ＥＦＬＡＧＳレジスタ、浮動小数点ステータ
ス・ワード、浮動小数点タグ・ワード、およびその他の場所に分散させる。『タ
ペストリー』マシンは、これらのビットを、実際にマシンをコントロールするＸ
８６構造の類似物にストアする；Ｃｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキ
スト＿アット＿ポイント）エントリ４３０が取り込まれると、これらのビットの
スナップショットが、Ｃｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿アッ
ト＿ポイント）エントリ４３０のビット＜５９：５１＞４３２、４３３および＜
４２：３２＞４３５に取り込まれる。
【０２８７】 ビット＜５９：５６＞４３２は、オペランド−サイズ／アドレス−サイズ・モ
ード（Ｘ８６コード・セグメント記述子のＤビット内にエンコードされている）
およびスタック・アドレス・サイズ（スタック・セグメント記述子のＢビット内
にエンコードされている）のカレント状態を示す。ビット＜５９＞、すなわち「
ｃ１ｓ１」は、Ｘ８６が３２ビット−コード／３２ビット−スタック・モードで
あることを示す。ビット＜５８＞、すなわち「ｃ１ｓ０」は、Ｘ８６が３２ビッ
ト−コード／１６ビット‐スタック・モードであることを示す。ビット＜５７＞
、すなわち「ｃ０ｓ１」は、Ｘ８６が１６ビット−コード／３２ビット−スタッ
ク・モードであることを示す。ビット＜５６＞、すなわち「ｃ０ｓ０」は、Ｘ８
６が１６ビット−コード／１６ビット−スタック・モードであることを示す。（
ＤおよびＢビットは、Ｘ８６インストラクション・セットにあいまい性をもたら
す。たとえば、インストラクション・ストリームの所定の９バイトのシーケンス
は、ＤおよびＢビットの値に応じて、１つの実行に関する単一のインストラクシ
ョンとして、また次の完全に異なる３つのインストラクションとしての解釈が可
能である。このあいまい性を共有するアーキテクチャはほとんどない。）このよ
うに、ＤおよびＢモードによって可能になる４つの組み合わせのうちの任意の１
つの組み合わせをプロファイルするか否かは、個別にコントロールすることがで
きる。
ード（Ｘ８６コード・セグメント記述子のＤビット内にエンコードされている）
およびスタック・アドレス・サイズ（スタック・セグメント記述子のＢビット内
にエンコードされている）のカレント状態を示す。ビット＜５９＞、すなわち「
ｃ１ｓ１」は、Ｘ８６が３２ビット−コード／３２ビット−スタック・モードで
あることを示す。ビット＜５８＞、すなわち「ｃ１ｓ０」は、Ｘ８６が３２ビッ
ト−コード／１６ビット‐スタック・モードであることを示す。ビット＜５７＞
、すなわち「ｃ０ｓ１」は、Ｘ８６が１６ビット−コード／３２ビット−スタッ
ク・モードであることを示す。ビット＜５６＞、すなわち「ｃ０ｓ０」は、Ｘ８
６が１６ビット−コード／１６ビット−スタック・モードであることを示す。（
ＤおよびＢビットは、Ｘ８６インストラクション・セットにあいまい性をもたら
す。たとえば、インストラクション・ストリームの所定の９バイトのシーケンス
は、ＤおよびＢビットの値に応じて、１つの実行に関する単一のインストラクシ
ョンとして、また次の完全に異なる３つのインストラクションとしての解釈が可
能である。このあいまい性を共有するアーキテクチャはほとんどない。）このよ
うに、ＤおよびＢモードによって可能になる４つの組み合わせのうちの任意の１
つの組み合わせをプロファイルするか否かは、個別にコントロールすることがで
きる。
【０２８８】 フィールド４３３内のビット＜５５＞、すなわち「ｐｎｚ」は、Ｘ８６が非リ
ング−ゼロ（特権のない）モードにあることを示す。ビット＜５４＞、すなわち
「ｐｅｚ」は、Ｘ８６がリング‐ゼロ（特権のある）モードにあることを示す。
ビット＜５３＞、＜５２＞、および＜５１＞、すなわち「ｖ８６」「ｒｅａｌ」
「ｓｍｍ」は、それぞれＸ８６が、Ｘ８６システム・フラグ・ビットによって示
されるように、仮想８０８６、リアル、およびシステム・マネジメント実行モー
ドにあることを示す。
ング−ゼロ（特権のない）モードにあることを示す。ビット＜５４＞、すなわち
「ｐｅｚ」は、Ｘ８６がリング‐ゼロ（特権のある）モードにあることを示す。
ビット＜５３＞、＜５２＞、および＜５１＞、すなわち「ｖ８６」「ｒｅａｌ」
「ｓｍｍ」は、それぞれＸ８６が、Ｘ８６システム・フラグ・ビットによって示
されるように、仮想８０８６、リアル、およびシステム・マネジメント実行モー
ドにあることを示す。
【０２８９】 ビット＜５０：４３＞、すなわちｓｐｅｃｉａｌ＿ｏｐｃｏｄｅ（特殊＿オペ
コード）４３４は、Ｃｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿アット
＿ポイント）エントリが生成されると必ず、ＴＡＸｉ＿Ｃｏｎｔｒｏｌ．ｓｐｅ
ｃｉａｌ＿ｏｐｃｏｄｅ（ＴＡＸｉ＿コントロール．特殊＿オペコード）４７４
から満たされる。これらのビットは、イベント・コード０．１０１０と特に関係
がある。
コード）４３４は、Ｃｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿アット
＿ポイント）エントリが生成されると必ず、ＴＡＸｉ＿Ｃｏｎｔｒｏｌ．ｓｐｅ
ｃｉａｌ＿ｏｐｃｏｄｅ（ＴＡＸｉ＿コントロール．特殊＿オペコード）４７４
から満たされる。これらのビットは、イベント・コード０．１０１０と特に関係
がある。
【０２９０】 フィールド４３５内のビット＜４２：４０＞は、浮動小数点スタックのトップ
のスタック・ポインタである。ビット＜３９：３２＞は、浮動小数点レジスタの
満／空ビットである。
のスタック・ポインタである。ビット＜３９：３２＞は、浮動小数点レジスタの
満／空ビットである。
【０２９１】 ｅｖｅｎｔ＿ｃｏｄｅ（イベント・コード）フィールド４３６、すなわちビッ
ト＜３１：２８＞は、もっとも最近実行されたＲＦＥまたはコンバータ・イベン
ト・コードから（図４ｂから）のイベント・コード４０２の下位４ビットを含む
。Ｃｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿アット＿ポイント）のｅ
ｖｅｎｔ＿ｃｏｄｅ（イベント・コード）４３６の４ビットは、図４ｂに示した
イベント・コード４０２の下位４ビットである。上位ビットは、これらの４ビッ
トから、後述するセクションＶ．Ｇに説明する方法によって導かれる。それにお
いて詳細を説明するようにＣｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿
アット＿ポイント）エントリ４３０は、図４ｂに示した表の上側半分４１０に含
まれる１６のイベントの任意の１つ、あるいは当該表に含まれる「開始パケット
」プロパティ４１８を含む任意のイベントを記述することができる。
ト＜３１：２８＞は、もっとも最近実行されたＲＦＥまたはコンバータ・イベン
ト・コードから（図４ｂから）のイベント・コード４０２の下位４ビットを含む
。Ｃｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿アット＿ポイント）のｅ
ｖｅｎｔ＿ｃｏｄｅ（イベント・コード）４３６の４ビットは、図４ｂに示した
イベント・コード４０２の下位４ビットである。上位ビットは、これらの４ビッ
トから、後述するセクションＶ．Ｇに説明する方法によって導かれる。それにお
いて詳細を説明するようにＣｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿
アット＿ポイント）エントリ４３０は、図４ｂに示した表の上側半分４１０に含
まれる１６のイベントの任意の１つ、あるいは当該表に含まれる「開始パケット
」プロパティ４１８を含む任意のイベントを記述することができる。
【０２９２】 ビット＜２７：００＞は、次のＸ８６インストラクション、すなわちＣｏｎｔ
ｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿アット＿ポイント）コンテキストが
スナップショットされた時点において実行されようとしていたインストラクショ
ンを記述する。ｎｅｘｔ＿ｆｒａｍｅ（次の＿フレーム）フィールド４３８、す
なわちビット＜２７：１２＞は、物理的なページ・フレーム番号を、ｎｅｘｔ＿
ｂｙｔｅ（次の＿バイト）フィールド４３９、すなわちビット＜１１：００＞は
、当該ページ内における１２ビットのオフセットをそれぞれ提供する。
ｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿アット＿ポイント）コンテキストが
スナップショットされた時点において実行されようとしていたインストラクショ
ンを記述する。ｎｅｘｔ＿ｆｒａｍｅ（次の＿フレーム）フィールド４３８、す
なわちビット＜２７：１２＞は、物理的なページ・フレーム番号を、ｎｅｘｔ＿
ｂｙｔｅ（次の＿バイト）フィールド４３９、すなわちビット＜１１：００＞は
、当該ページ内における１２ビットのオフセットをそれぞれ提供する。
【０２９３】 図４ｄを参照すると、Ｎｅａｒ＿Ｅｄｇｅ（ニア＿エッジ）エントリ４４０が
完全なＸ８６セグメント間の「近い」コントロール移動インストラクションを記
述していることが示されている。Ｎｅａｒ＿Ｅｄｇｅ（ニア＿エッジ）エントリ
４４０のビット＜６３：６０＞４４１は、この移動インストラクションの長さを
記述する。長さ４４１の値は、１から１５までとなる（もっとも短いＸ８６イン
ストラクションは１バイトであり、もっとも長いインストラクションは１５バイ
トである）。長さゼロを生じることがあり得ないことから、これらの４ビット４
３１が、Ｎｅａｒ＿Ｅｄｇｅ（ニア＿エッジ）エントリ４４０とＣｏｎｔｅｘｔ
＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿アット＿ポイント）エントリ４３０を明確
に区別する。
完全なＸ８６セグメント間の「近い」コントロール移動インストラクションを記
述していることが示されている。Ｎｅａｒ＿Ｅｄｇｅ（ニア＿エッジ）エントリ
４４０のビット＜６３：６０＞４４１は、この移動インストラクションの長さを
記述する。長さ４４１の値は、１から１５までとなる（もっとも短いＸ８６イン
ストラクションは１バイトであり、もっとも長いインストラクションは１５バイ
トである）。長さゼロを生じることがあり得ないことから、これらの４ビット４
３１が、Ｎｅａｒ＿Ｅｄｇｅ（ニア＿エッジ）エントリ４４０とＣｏｎｔｅｘｔ
＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿アット＿ポイント）エントリ４３０を明確
に区別する。
【０２９４】 Ｎｅａｒ＿Ｅｄｇｅ（ニア＿エッジ）移動のソース・エンドにおけるインスト
ラクションは、インストラクションが開始するページ・フレーム番号、インスト
ラクションが終了するページ・フレーム番号、インストラクションが開始するペ
ージ内のバイト・オフセット、およびインストラクションの長さによって記述さ
れる。インストラクションの開始に対応するページ・フレーム番号は、Ｎｅａｒ
＿Ｅｄｇｅ（ニア＿エッジ）エントリ４４０内に明示的に表されないが、プロフ
ァイル・パケット内の直前のエントリからのｎｅｘｔ＿ｆｒａｍｅ（次の＿フレ
ーム）４３８、４４８として継承される（プロファイル・パケットが常にＣｏｎ
ｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿アット＿ポイント）エントリ４３
０を伴って開始し、Ｎｅａｒ＿Ｅｄｇｅ（ニア＿エッジ）エントリ４４０が最初
のエントリとならなかったことを想起されたい）。インストラクションの最後の
バイトがあるページ・フレームは、ｄｏｎｅ＿ｆｒａｍｅ（終了＿フレーム）フ
ィールド４４４内、すなわちビット＜５９：４４＞に表される。これら２つのペ
ージ・フレーム番号は、インストラクションがページ境界をまたぐ場合には異な
ったものとなる。インストラクションが開始するページ内のバイト・オフセット
は、ｄｏｎｅ＿ｂｙｔｅ（終了＿バイト）フィールド４４５内、すなわちビット
＜４３：３２＞に表される。長さはｄｏｎｅ＿ｌｅｎｇｔｈ（終了＿長さ）フィ
ールド４４１内、すなわちビット＜６３：６０＞に記録される。したがって、ソ
ース・インストラクションのエンドは、（（（ｄｏｎｅ＿ｂｙｔｅ（終了＿バイ
ト）４４５＋ｄｏｎｅ＿ｌｅｎｇｔｈ（終了＿長さ）４４１）−１）ｍｏｄ ４
０９６）を演算することによって得られるバイトから知ることができる（Ｘ８６
ページのサイズが４０９６であることからこの値が用いられている）。
ラクションは、インストラクションが開始するページ・フレーム番号、インスト
ラクションが終了するページ・フレーム番号、インストラクションが開始するペ
ージ内のバイト・オフセット、およびインストラクションの長さによって記述さ
れる。インストラクションの開始に対応するページ・フレーム番号は、Ｎｅａｒ
＿Ｅｄｇｅ（ニア＿エッジ）エントリ４４０内に明示的に表されないが、プロフ
ァイル・パケット内の直前のエントリからのｎｅｘｔ＿ｆｒａｍｅ（次の＿フレ
ーム）４３８、４４８として継承される（プロファイル・パケットが常にＣｏｎ
ｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿アット＿ポイント）エントリ４３
０を伴って開始し、Ｎｅａｒ＿Ｅｄｇｅ（ニア＿エッジ）エントリ４４０が最初
のエントリとならなかったことを想起されたい）。インストラクションの最後の
バイトがあるページ・フレームは、ｄｏｎｅ＿ｆｒａｍｅ（終了＿フレーム）フ
ィールド４４４内、すなわちビット＜５９：４４＞に表される。これら２つのペ
ージ・フレーム番号は、インストラクションがページ境界をまたぐ場合には異な
ったものとなる。インストラクションが開始するページ内のバイト・オフセット
は、ｄｏｎｅ＿ｂｙｔｅ（終了＿バイト）フィールド４４５内、すなわちビット
＜４３：３２＞に表される。長さはｄｏｎｅ＿ｌｅｎｇｔｈ（終了＿長さ）フィ
ールド４４１内、すなわちビット＜６３：６０＞に記録される。したがって、ソ
ース・インストラクションのエンドは、（（（ｄｏｎｅ＿ｂｙｔｅ（終了＿バイ
ト）４４５＋ｄｏｎｅ＿ｌｅｎｇｔｈ（終了＿長さ）４４１）−１）ｍｏｄ ４
０９６）を演算することによって得られるバイトから知ることができる（Ｘ８６
ページのサイズが４０９６であることからこの値が用いられている）。
【０２９５】 Ｎｅａｒ＿Ｅｄｇｅ（ニア＿エッジ）移動のディスティネーションは、前述し
たＣｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿アット＿ポイント）エン
トリ４３０におけるｎｅｘｔ＿ｆｒａｍｅ（次の＿フレーム）フィールド４３８
およびｎｅｘｔ＿ｂｙｔｅ（次の＿バイト）フィールド４３９、すなわちビット
＜２７：００＞と同じ態様に従って、ビット＜２７：００＞のｎｅｘｔ＿ｆｒａ
ｍｅ（次の＿フレーム）フィールド４４８およびｎｅｘｔ＿ｂｙｔｅ（次の＿バ
イト）フィールド４４９によって記述される。
たＣｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿アット＿ポイント）エン
トリ４３０におけるｎｅｘｔ＿ｆｒａｍｅ（次の＿フレーム）フィールド４３８
およびｎｅｘｔ＿ｂｙｔｅ（次の＿バイト）フィールド４３９、すなわちビット
＜２７：００＞と同じ態様に従って、ビット＜２７：００＞のｎｅｘｔ＿ｆｒａ
ｍｅ（次の＿フレーム）フィールド４４８およびｎｅｘｔ＿ｂｙｔｅ（次の＿バ
イト）フィールド４４９によって記述される。
【０２９６】 ｅｖｅｎｔ＿ｃｏｄｅ（イベント・コード）フィールド４４６、すなわちビッ
ト＜３１：２８＞は、Ｃｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿アッ
ト＿ポイント）エントリ４３０のｅｖｅｎｔ＿ｃｏｄｅ（イベント・コード）４
３６に相当するイベント・コードを含んでいる。Ｎｅａｒ＿Ｅｄｇｅ（ニア＿エ
ッジ）のｅｖｅｎｔ＿ｃｏｄｅ（イベント・コード）４４６は、図４ｂに示した
表の下側半分の下位４ビットである；先行「１」が仮定されている。（つまり、
Ｎｅａｒ＿Ｅｄｇｅ（ニア＿エッジ）エントリ４４０は図４ｂの表の下側半分４
０４に含まれる１６のイベントだけを記述することができる。）
ト＜３１：２８＞は、Ｃｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿アッ
ト＿ポイント）エントリ４３０のｅｖｅｎｔ＿ｃｏｄｅ（イベント・コード）４
３６に相当するイベント・コードを含んでいる。Ｎｅａｒ＿Ｅｄｇｅ（ニア＿エ
ッジ）のｅｖｅｎｔ＿ｃｏｄｅ（イベント・コード）４４６は、図４ｂに示した
表の下側半分の下位４ビットである；先行「１」が仮定されている。（つまり、
Ｎｅａｒ＿Ｅｄｇｅ（ニア＿エッジ）エントリ４４０は図４ｂの表の下側半分４
０４に含まれる１６のイベントだけを記述することができる。）
【０２９７】 以上のように、すべての物理ページは、その実行順序に従って、連続するプロ
ファイル・エントリ内に記述される。明示的なブランチを理由として実行が１つ
の物理ページから別のページにクロスする場合には、そのブランチがＮｅａｒ＿
Ｅｄｇｅ（ニア＿エッジ）エントリ４４０によって示される。ページの境界をま
たぐ仮想アドレス空間内におけるシーケンシャルな実行を原因として実行が１つ
の物理ページから別のページにクロスする場合には、ページのエンドにおいて終
了するインストラクションと次に開始するインストラクションの間、あるいはペ
ージ・ブレークをまたぐインストラクションと次のページの最初の完全なインス
トラクションの間のいずれかにおいてＮｅａｒ＿Ｅｄｇｅ（ニア＿エッジ）エン
トリ４４０が生成される。それとは異なり、コントロールがＮｅａｒ＿Ｅｄｇｅ
（ニア＿エッジ）イベントを伴わずにページに入った場合には、Ｃｏｎｔｅｘｔ
＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿アット＿ポイント）プロファイル・エント
リ４３０がそのページへの到達を記述する。ともにこれらに規則は、バイナリ・
テキストを参照することなく、実行のフローの再トレース、およびホット・スポ
ットの検出を可能にする充分な情報がプロファイル・エントリ内にあることを保
証する。ホット・スポット・ディテクタがインストラクション・テキストを調べ
ることなく動作可能になることは、キャッシュのポーリングを必要とすることな
くそれが動作できることを意味する。さらに、すべての物理ページが記述される
という保証は、Ｘ８６が仮想アドレス空間からそのインストラクションを実行し
ている場合であっても、物理メモリ内に存在するものとしてプログラムのプロフ
ァイリングを可能にする。この保証は、プログラム・テキストを調べて、隣接関
係を推測することを必要とせずに、物理メモリを介してコントロール・フローを
トレースできることを保証する。
ファイル・エントリ内に記述される。明示的なブランチを理由として実行が１つ
の物理ページから別のページにクロスする場合には、そのブランチがＮｅａｒ＿
Ｅｄｇｅ（ニア＿エッジ）エントリ４４０によって示される。ページの境界をま
たぐ仮想アドレス空間内におけるシーケンシャルな実行を原因として実行が１つ
の物理ページから別のページにクロスする場合には、ページのエンドにおいて終
了するインストラクションと次に開始するインストラクションの間、あるいはペ
ージ・ブレークをまたぐインストラクションと次のページの最初の完全なインス
トラクションの間のいずれかにおいてＮｅａｒ＿Ｅｄｇｅ（ニア＿エッジ）エン
トリ４４０が生成される。それとは異なり、コントロールがＮｅａｒ＿Ｅｄｇｅ
（ニア＿エッジ）イベントを伴わずにページに入った場合には、Ｃｏｎｔｅｘｔ
＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿アット＿ポイント）プロファイル・エント
リ４３０がそのページへの到達を記述する。ともにこれらに規則は、バイナリ・
テキストを参照することなく、実行のフローの再トレース、およびホット・スポ
ットの検出を可能にする充分な情報がプロファイル・エントリ内にあることを保
証する。ホット・スポット・ディテクタがインストラクション・テキストを調べ
ることなく動作可能になることは、キャッシュのポーリングを必要とすることな
くそれが動作できることを意味する。さらに、すべての物理ページが記述される
という保証は、Ｘ８６が仮想アドレス空間からそのインストラクションを実行し
ている場合であっても、物理メモリ内に存在するものとしてプログラムのプロフ
ァイリングを可能にする。この保証は、プログラム・テキストを調べて、隣接関
係を推測することを必要とせずに、物理メモリを介してコントロール・フローを
トレースできることを保証する。
【０２９８】 Ｎｅａｒ＿Ｅｄｇｅ（ニア＿エッジ）エントリ４４０に関しては、Ｘ８６プロ
セッサ・コンテキストを、ディスティネーション・インストラクションへの到達
時に、Ｃｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿アット＿ポイント）
４３０内にエンコーディングされたコンテキスト４３２、４３３、４３５から開
始し、介在するインストラクションのオペコードを通って順方向のトレースを行
い、更新を取り込むことによって、直前のＣｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（
コンテキスト＿アット＿ポイント）エントリ４３０のフィールド４３２、４３３
（ビット＜５９：５１＞）および４３５（ビット＜４２：３２＞）から推断する
ことができる。
セッサ・コンテキストを、ディスティネーション・インストラクションへの到達
時に、Ｃｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿アット＿ポイント）
４３０内にエンコーディングされたコンテキスト４３２、４３３、４３５から開
始し、介在するインストラクションのオペコードを通って順方向のトレースを行
い、更新を取り込むことによって、直前のＣｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（
コンテキスト＿アット＿ポイント）エントリ４３０のフィールド４３２、４３３
（ビット＜５９：５１＞）および４３５（ビット＜４２：３２＞）から推断する
ことができる。
【０２９９】 Ｄ．特定の例示事象（ページトラッドル）のために収集されたプロファイル情報 図４ｅおよび４ｆを参照して、インストラクションがページの境界をまたぐ２
つのケースについて考える。図４ｅおよび４ｆは仮想アドレス空間を表している
が、プロファイラ４００は、物理アドレス空間内において動作する。
つのケースについて考える。図４ｅおよび４ｆは仮想アドレス空間を表している
が、プロファイラ４００は、物理アドレス空間内において動作する。
【０３００】 図４ｅにおけるインストラクション４５０は、ページ４５２と４５３の間のペ
ージ境界４５１をまたぐが、コントロールを移動するインストラクションではな
い。ページ‐クロッシングは、シーケンシャル・イベント・コード、すなわちコ
ード１．１１１０（図４ｂの４０６）を伴うＮｅａｒ＿Ｅｄｇｅ（ニア＿エッジ
）エントリ４４０、４５４によって記述される。このインストラクションは、直
前のプロファイル・エントリ４５５がＣｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コン
テキスト＿アット＿ポイント）４３０もしくはＮｅａｒ＿Ｅｄｇｅ（ニア＿エッ
ジ）４４０のいずれであるかによらず、そのエントリのｎｅｘｔ＿ｆｒａｍｅ（
次の＿フレーム）ビット（ビット＜２７：１２＞）４３８、４４８、４５２ａに
よって識別されるページ４５２内において始まる。インストラクションは、カレ
ントＮｅａｒ＿Ｅｄｇｅ（ニア＿エッジ）４５４のｄｏｎｅ＿ｂｙｔｅ（終了＿
バイト）４４５（ビット＜４３：３２＞）によって示されるオフセット・バイト
から始まる。このインストラクションの長さは、カレントＮｅａｒ＿Ｅｄｇｅ（
ニア＿エッジ）４５４のｄｏｎｅ＿ｌｅｎｇｔｈ（終了＿長さ）４４１（ビット
＜６３：６０＞）によって示される。またこのインストラクションの最後のバイ
トは、カレントＮｅａｒ＿Ｅｄｇｅ（ニア＿エッジ）４５４のｄｏｎｅ＿ｆｒａ
ｍｅ（終了＿フレーム）４４４、４５３ａによって示されるページ４５３内とな
る。インストラクションのこの最後のバイトは、バイト（（（ｄｏｎｅ＿ｂｙｔ
ｅ（終了＿バイト）４４５（ビット＜４３：３２＞）＋ｄｏｎｅ＿ｌｅｎｇｔｈ
（終了＿長さ）４４１（ビット＜６３：６０＞）−１）ｍｏｄ ４０９６））と
なり、これは必然的に（（ｎｅｘｔ＿ｂｙｔｅ（次の＿バイト）４４９（ビット
＜１１：００＞）−１）ｍｏｄ ４０９６）に一致する。次のシーケンシャル・
インストラクション４５６は、カレントＮｅａｒ＿Ｅｄｇｅ（ニア＿エッジ）４
４０、４５４のｎｅｘｔ＿ｆｒａｍｅ（次の＿フレーム）４４８、４５６ａ（ビ
ット＜２７：１２＞）に示されるようにページ４５３内となり、ｎｅｘｔ＿ｂｙ
ｔｅ（次の＿バイト）４４９（ビット＜１１：００＞）から始まる。インストラ
クションの最大長４４１（１５バイト）がページの長さより短いことから、図４
ｅに示したインストラクションがページをまたぐ場合においては、直前のプロフ
ァイル・エントリ４５５のｄｏｎｅ＿ｆｒａｍｅ（終了＿フレーム）４５３ａが
、必然的にカレントＮｅａｒ＿Ｅｄｇｅ（ニア＿エッジ）４５４のＮｅｘｔ＿Ｆ
ｒａｍｅ（次の＿フレーム）４５６ａに等しくなる。
ージ境界４５１をまたぐが、コントロールを移動するインストラクションではな
い。ページ‐クロッシングは、シーケンシャル・イベント・コード、すなわちコ
ード１．１１１０（図４ｂの４０６）を伴うＮｅａｒ＿Ｅｄｇｅ（ニア＿エッジ
）エントリ４４０、４５４によって記述される。このインストラクションは、直
前のプロファイル・エントリ４５５がＣｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コン
テキスト＿アット＿ポイント）４３０もしくはＮｅａｒ＿Ｅｄｇｅ（ニア＿エッ
ジ）４４０のいずれであるかによらず、そのエントリのｎｅｘｔ＿ｆｒａｍｅ（
次の＿フレーム）ビット（ビット＜２７：１２＞）４３８、４４８、４５２ａに
よって識別されるページ４５２内において始まる。インストラクションは、カレ
ントＮｅａｒ＿Ｅｄｇｅ（ニア＿エッジ）４５４のｄｏｎｅ＿ｂｙｔｅ（終了＿
バイト）４４５（ビット＜４３：３２＞）によって示されるオフセット・バイト
から始まる。このインストラクションの長さは、カレントＮｅａｒ＿Ｅｄｇｅ（
ニア＿エッジ）４５４のｄｏｎｅ＿ｌｅｎｇｔｈ（終了＿長さ）４４１（ビット
＜６３：６０＞）によって示される。またこのインストラクションの最後のバイ
トは、カレントＮｅａｒ＿Ｅｄｇｅ（ニア＿エッジ）４５４のｄｏｎｅ＿ｆｒａ
ｍｅ（終了＿フレーム）４４４、４５３ａによって示されるページ４５３内とな
る。インストラクションのこの最後のバイトは、バイト（（（ｄｏｎｅ＿ｂｙｔ
ｅ（終了＿バイト）４４５（ビット＜４３：３２＞）＋ｄｏｎｅ＿ｌｅｎｇｔｈ
（終了＿長さ）４４１（ビット＜６３：６０＞）−１）ｍｏｄ ４０９６））と
なり、これは必然的に（（ｎｅｘｔ＿ｂｙｔｅ（次の＿バイト）４４９（ビット
＜１１：００＞）−１）ｍｏｄ ４０９６）に一致する。次のシーケンシャル・
インストラクション４５６は、カレントＮｅａｒ＿Ｅｄｇｅ（ニア＿エッジ）４
４０、４５４のｎｅｘｔ＿ｆｒａｍｅ（次の＿フレーム）４４８、４５６ａ（ビ
ット＜２７：１２＞）に示されるようにページ４５３内となり、ｎｅｘｔ＿ｂｙ
ｔｅ（次の＿バイト）４４９（ビット＜１１：００＞）から始まる。インストラ
クションの最大長４４１（１５バイト）がページの長さより短いことから、図４
ｅに示したインストラクションがページをまたぐ場合においては、直前のプロフ
ァイル・エントリ４５５のｄｏｎｅ＿ｆｒａｍｅ（終了＿フレーム）４５３ａが
、必然的にカレントＮｅａｒ＿Ｅｄｇｅ（ニア＿エッジ）４５４のＮｅｘｔ＿Ｆ
ｒａｍｅ（次の＿フレーム）４５６ａに等しくなる。
【０３０１】 インストラクション４５０がページ４５２内に完全に含まれ、ページ境界４５
１の直上において終了し、かつそれがコントロールの移動でない場合（またはシ
ーケンシャルに失敗したコントロールの移動である場合）には、ｄｏｎｅ＿ｆｒ
ａｍｅ（終了＿フレーム）４５３ａがページ４５２をポイントし、ｎｅｘｔ＿ｆ
ｒａｍｅ（次の＿フレーム）４５６ａが続くページをポイントするＮｅａｒ＿Ｅ
ｄｇｅ（ニア＿エッジ）４４０、４５４が生成される。
１の直上において終了し、かつそれがコントロールの移動でない場合（またはシ
ーケンシャルに失敗したコントロールの移動である場合）には、ｄｏｎｅ＿ｆｒ
ａｍｅ（終了＿フレーム）４５３ａがページ４５２をポイントし、ｎｅｘｔ＿ｆ
ｒａｍｅ（次の＿フレーム）４５６ａが続くページをポイントするＮｅａｒ＿Ｅ
ｄｇｅ（ニア＿エッジ）４４０、４５４が生成される。
【０３０２】 図４ｆを参照し、別のインストラクション、すなわちソース・インストラクシ
ョン自体がコーディングされた２つのページ４５２、４５３、およびディスティ
ネーション・インストラクション４５７が始まるページ４５８の３つのページに
わたる、ページをまたぎ、コントロールの移動のあるインストラクション４５０
について考える。カレントＮｅａｒ＿Ｅｄｇｅ（ニア＿エッジ）４５４のイベン
ト・コード４４６は、コントロール移動の特性、すなわちコード１．００００〜
１．１１００（図４ｂ）を記録する。図４ｅに示したシーケンス・フローの場合
と同様に、この移動のあるインストラクション４５０も、直前のプロファイル・
エントリ４５５のｎｅｘｔ＿ｆｒａｍｅ（次の＿フレーム）フィールド４３８、
４４８、４５２ａによって示されるようにページ４５２内において、カレント・
プロファイル・エントリ４５５のｎｅｘｔ＿ｂｙｔｅ（次の＿バイト）４３９（
ビット＜４３：３２＞）によって示されるバイト・オフセットから始まる。イン
ストラクション４５０の長さは、カレントＮｅａｒ＿Ｅｄｇｅ（ニア＿エッジ）
４５４のｄｏｎｅ＿ｌｅｎｇｔｈ（終了＿長さ）４４１内に示されている。イン
ストラクション４５０は、カレントＮｅａｒ＿Ｅｄｇｅ（ニア＿エッジ）エント
リ４４０、４５４のｄｏｎｅ＿ｆｒａｍｅ（終了＿フレーム）（ビット＜５９：
４４＞）フィールド４４４、４５３ａによって示されるように、ページ４５３内
の、それぞれカレントＮｅａｒ＿Ｅｄｇｅ（ニア＿エッジ）エントリ４４０、４
５４から得られたバイト（（ｄｏｎｅ＿ｂｙｔｅ（終了＿バイト）４４５（ビッ
ト＜４３：３２＞）＋ｄｏｎｅ＿ｌｅｎｇｔｈ（終了＿長さ）４４１（ビット＜
６３：６０＞）−１）ｍｏｄ ４０９６）において終了する。ディスティネーシ
ョン・インストラクション４５７は、カレントＮｅａｒ＿Ｅｄｇｅ（ニア＿エッ
ジ）４５４のｎｅｘｔ＿ｆｒａｍｅ（次の＿フレーム）４４８、４５８ａ（ビッ
ト＜２７：１２＞）によって示されるようにページ４５８において、ｎｅｘｔ＿
ｂｙｔｅ（次の＿バイト）４４９（ビット＜１１：００＞）から始まる。この場
合、ページをまたぐブランチ４５０については、カレントＮｅａｒ＿Ｅｄｇｅ（
ニア＿エッジ）４５４のｄｏｎｅ＿ｆｒａｍｅ（終了＿フレーム）４４４、４５
３ａ（ビット＜５９：４４＞）が、ページの渡りがあることから直前のエントリ
のｎｅｘｔ＿ｆｒａｍｅ（次の＿フレーム）４３８、４４８と一致しない。
ョン自体がコーディングされた２つのページ４５２、４５３、およびディスティ
ネーション・インストラクション４５７が始まるページ４５８の３つのページに
わたる、ページをまたぎ、コントロールの移動のあるインストラクション４５０
について考える。カレントＮｅａｒ＿Ｅｄｇｅ（ニア＿エッジ）４５４のイベン
ト・コード４４６は、コントロール移動の特性、すなわちコード１．００００〜
１．１１００（図４ｂ）を記録する。図４ｅに示したシーケンス・フローの場合
と同様に、この移動のあるインストラクション４５０も、直前のプロファイル・
エントリ４５５のｎｅｘｔ＿ｆｒａｍｅ（次の＿フレーム）フィールド４３８、
４４８、４５２ａによって示されるようにページ４５２内において、カレント・
プロファイル・エントリ４５５のｎｅｘｔ＿ｂｙｔｅ（次の＿バイト）４３９（
ビット＜４３：３２＞）によって示されるバイト・オフセットから始まる。イン
ストラクション４５０の長さは、カレントＮｅａｒ＿Ｅｄｇｅ（ニア＿エッジ）
４５４のｄｏｎｅ＿ｌｅｎｇｔｈ（終了＿長さ）４４１内に示されている。イン
ストラクション４５０は、カレントＮｅａｒ＿Ｅｄｇｅ（ニア＿エッジ）エント
リ４４０、４５４のｄｏｎｅ＿ｆｒａｍｅ（終了＿フレーム）（ビット＜５９：
４４＞）フィールド４４４、４５３ａによって示されるように、ページ４５３内
の、それぞれカレントＮｅａｒ＿Ｅｄｇｅ（ニア＿エッジ）エントリ４４０、４
５４から得られたバイト（（ｄｏｎｅ＿ｂｙｔｅ（終了＿バイト）４４５（ビッ
ト＜４３：３２＞）＋ｄｏｎｅ＿ｌｅｎｇｔｈ（終了＿長さ）４４１（ビット＜
６３：６０＞）−１）ｍｏｄ ４０９６）において終了する。ディスティネーシ
ョン・インストラクション４５７は、カレントＮｅａｒ＿Ｅｄｇｅ（ニア＿エッ
ジ）４５４のｎｅｘｔ＿ｆｒａｍｅ（次の＿フレーム）４４８、４５８ａ（ビッ
ト＜２７：１２＞）によって示されるようにページ４５８において、ｎｅｘｔ＿
ｂｙｔｅ（次の＿バイト）４４９（ビット＜１１：００＞）から始まる。この場
合、ページをまたぐブランチ４５０については、カレントＮｅａｒ＿Ｅｄｇｅ（
ニア＿エッジ）４５４のｄｏｎｅ＿ｆｒａｍｅ（終了＿フレーム）４４４、４５
３ａ（ビット＜５９：４４＞）が、ページの渡りがあることから直前のエントリ
のｎｅｘｔ＿ｆｒａｍｅ（次の＿フレーム）４３８、４４８と一致しない。
【０３０３】 プロファイル・パケットがコントロール移動インストラクション上において開
始された場合、最初のエントリは、その移動インストラクションのターゲットを
ポイントするＣｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿アット＿ポイ
ント）エントリ４３０になる。
始された場合、最初のエントリは、その移動インストラクションのターゲットを
ポイントするＣｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿アット＿ポイ
ント）エントリ４３０になる。
【０３０４】 図４ａを参照すると、Ｎｅａｒ＿Ｅｄｇｅ（ニア＿エッジ）エントリ４４０お
よびＣｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿アット＿ポイント）エ
ントリ４３０が、もっとも複雑なコントロール・フローにおいても、コンパクト
かつ効果的な記述を提供し、ホット・スポット・ディテクタ１２２およびＴＡＸ
ｉバイナリ・トランスレータ１２４に対して、それら２つのタスクに有用でない
過剰な情報により圧倒することなく、その機能を可能にする充分な情報を提供し
ている。ここで、ホット・スポット・ディテクタ１２２およびＴＡＸｉバイナリ
・トランスレータ１２４の要件がいくぶん異なり、そのためプロファイル内の情
報がこれら２つの要件のスーパーセットを構成するべく設計されていることに注
意されたい。
よびＣｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿アット＿ポイント）エ
ントリ４３０が、もっとも複雑なコントロール・フローにおいても、コンパクト
かつ効果的な記述を提供し、ホット・スポット・ディテクタ１２２およびＴＡＸ
ｉバイナリ・トランスレータ１２４に対して、それら２つのタスクに有用でない
過剰な情報により圧倒することなく、その機能を可能にする充分な情報を提供し
ている。ここで、ホット・スポット・ディテクタ１２２およびＴＡＸｉバイナリ
・トランスレータ１２４の要件がいくぶん異なり、そのためプロファイル内の情
報がこれら２つの要件のスーパーセットを構成するべく設計されていることに注
意されたい。
【０３０５】 一部の実施態様においては、最初のインストラクションの最初のバイトから最
後のインストラクションの最後のバイトまでを範囲として記録すると望ましいこ
とがある。この方法における範囲の記録は、特にアーキテクチャが固定長のイン
ストラクションを有している場合に望ましい。
後のインストラクションの最後のバイトまでを範囲として記録すると望ましいこ
とがある。この方法における範囲の記録は、特にアーキテクチャが固定長のイン
ストラクションを有している場合に望ましい。
【０３０６】 Ｅ．プロファイラを制御する制御レジスタ 図４ｇを参照すると、ＴＡＸｉハードウエア・システムは、ＴＡＸｉコントロ
ール４６０と呼ばれる６４ビットのレジスタによってコントロールされる。この
システムの多くがプロファイルによってドライブされることから、プロファイリ
ングに関する精密なコントロールは、ＴＡＸｉシステム全体の精密なコントロー
ルを提供することになる。各種のビットが、ＴＡＸｉメカニズムの個別の部分の
イネーブルならびにディセーブル、特定の評価基準に一致もしくは不一致のコー
ドに関するプロファイリングのイネーブルならびにディセーブル、および特定の
イベントのレートをコントロールするタイマ・コントロールを可能にする。プロ
ファイリングがディセーブルされるあらゆるコード領域においては、ＴＡＸｉリ
ソースが静止し、オーバーヘッドがもたらされない。
ール４６０と呼ばれる６４ビットのレジスタによってコントロールされる。この
システムの多くがプロファイルによってドライブされることから、プロファイリ
ングに関する精密なコントロールは、ＴＡＸｉシステム全体の精密なコントロー
ルを提供することになる。各種のビットが、ＴＡＸｉメカニズムの個別の部分の
イネーブルならびにディセーブル、特定の評価基準に一致もしくは不一致のコー
ドに関するプロファイリングのイネーブルならびにディセーブル、および特定の
イベントのレートをコントロールするタイマ・コントロールを可能にする。プロ
ファイリングがディセーブルされるあらゆるコード領域においては、ＴＡＸｉリ
ソースが静止し、オーバーヘッドがもたらされない。
【０３０７】 典型的な実施態様においては、ＴＡＸｉコントロール・レジスタ４６０に、シ
ステムの初期化の間に１度、出荷前のシステム調整によって決定された値が書き
込まれる。別の実施態様においては、オン‐ザ‐フライでこの値を操作し、特定
のシステム使用パターンに適合させることができる。１つの例外は、ｓｐｅｃｉ
ａｌ＿ｏｐｃｏｄｅ（特殊＿オペコード）フィールド４３４であり、それについ
ては後述する。
ステムの初期化の間に１度、出荷前のシステム調整によって決定された値が書き
込まれる。別の実施態様においては、オン‐ザ‐フライでこの値を操作し、特定
のシステム使用パターンに適合させることができる。１つの例外は、ｓｐｅｃｉ
ａｌ＿ｏｐｃｏｄｅ（特殊＿オペコード）フィールド４３４であり、それについ
ては後述する。
【０３０８】 ビット＜６３＞、すなわちｐｒｏｂｅ（プローブ）６７６は、プローブ例外の
イネーブルまたはディセーブルに使用され、後述のセクションＶＩにおいてプロ
ービングとの関連から詳細を説明する。ビット＜６２＞、すなわちＰｒｏｆｉｌ
ｅ＿Ｅｎａｂｌｅ（プロファイル＿イネーブル）４６４または「ｐｒｏｆ」は、
プロファイル・トレースのパケット収集およびプロファイル・トレース‐パケッ
ト完了例外の引き渡しのイネーブルおよびディセーブルを行う。ｐｒｏｂｅ（プ
ローブ）６７６およびＰｒｏｆｉｌｅ＿Ｅｎａｂｌｅ（プロファイル＿イネーブ
ル）４６４のビットは、通常、ハードウエア・デバッギング・リソースがアクテ
ィブのとき、ＴＡＸｉオペレーションを常時ディセーブルするために操作される
。
イネーブルまたはディセーブルに使用され、後述のセクションＶＩにおいてプロ
ービングとの関連から詳細を説明する。ビット＜６２＞、すなわちＰｒｏｆｉｌ
ｅ＿Ｅｎａｂｌｅ（プロファイル＿イネーブル）４６４または「ｐｒｏｆ」は、
プロファイル・トレースのパケット収集およびプロファイル・トレース‐パケッ
ト完了例外の引き渡しのイネーブルおよびディセーブルを行う。ｐｒｏｂｅ（プ
ローブ）６７６およびＰｒｏｆｉｌｅ＿Ｅｎａｂｌｅ（プロファイル＿イネーブ
ル）４６４のビットは、通常、ハードウエア・デバッギング・リソースがアクテ
ィブのとき、ＴＡＸｉオペレーションを常時ディセーブルするために操作される
。
【０３０９】 ビット＜６１＞、すなわちｔｉｏ ８２０は、ＴＡＸｉ Ｉ／Ｏ例外を間接的
にコントロールし、前述のセクションＩ．Ｄにおいて紹介したセーフティ・ネッ
トをインプリメントするガードの１つを提供するが、それについては後述のセク
ションＶＩＩＩ．Ａにおいてさらに詳しく説明する。
にコントロールし、前述のセクションＩ．Ｄにおいて紹介したセーフティ・ネッ
トをインプリメントするガードの１つを提供するが、それについては後述のセク
ションＶＩＩＩ．Ａにおいてさらに詳しく説明する。
【０３１０】 ビット＜６０＞、すなわちｕｎｐｒ ４６８は、前述のセクションＩ．Ｆにお
いて論じた保護なし例外をディセーブルする。保護なし例外は、保護されていな
いページ上におけるプロファイリング時にのみ生じる。
いて論じた保護なし例外をディセーブルする。保護なし例外は、保護されていな
いページ上におけるプロファイリング時にのみ生じる。
【０３１１】 フィールド４７０、すなわちビット＜５９：５６＞は、プロファイルされるこ
とになるコード・セグメント／スタック・セグメントのサイズの組み合わせをコ
ントロールする。ビット＜５９＞、すなわち「ｃ１ｓ１」は、Ｘ８６コード・セ
グメントが３２ビットのデフォルトのオペランド‐サイズ／アドレス‐サイズの
ビットをセットしているプログラムの部分に関するプロファイリングをイネーブ
ルし、かつ３２ビット・スタックのビットをセットしているセグメント内のスタ
ックを使用する。ビット＜５８＞、すなわち「ｃ１ｓ０」は、３２ビットのオペ
ランド／アドレスに関するプロファイリングをイネーブルし、１６ビットのスタ
ック・セグメントを使用する。ビット＜５７＞、すなわち「ｃ０ｓ１」は、１６
ビットのオペランド／アドレスに関するプロファイリングをイネーブルし、３２
ビットのスタック・セグメントを使用する。ビット＜５６＞、すなわち「ｃ０ｓ
０」は、１６ビットのオペランド／アドレスに関するプロファイリングをイネー
ブルし、１６ビットのスタック・セグメントを使用する。
とになるコード・セグメント／スタック・セグメントのサイズの組み合わせをコ
ントロールする。ビット＜５９＞、すなわち「ｃ１ｓ１」は、Ｘ８６コード・セ
グメントが３２ビットのデフォルトのオペランド‐サイズ／アドレス‐サイズの
ビットをセットしているプログラムの部分に関するプロファイリングをイネーブ
ルし、かつ３２ビット・スタックのビットをセットしているセグメント内のスタ
ックを使用する。ビット＜５８＞、すなわち「ｃ１ｓ０」は、３２ビットのオペ
ランド／アドレスに関するプロファイリングをイネーブルし、１６ビットのスタ
ック・セグメントを使用する。ビット＜５７＞、すなわち「ｃ０ｓ１」は、１６
ビットのオペランド／アドレスに関するプロファイリングをイネーブルし、３２
ビットのスタック・セグメントを使用する。ビット＜５６＞、すなわち「ｃ０ｓ
０」は、１６ビットのオペランド／アドレスに関するプロファイリングをイネー
ブルし、１６ビットのスタック・セグメントを使用する。
【０３１２】 ビット＜５５＞、すなわち「ｐｎｚ」は、（「０」ではない）特権リング「１
」「２」および「３」のコードに関するプロファイリングをイネーブルする。 ビット＜５４＞、すなわち「ｐｅｚ」は、（ゼロに等しい）特権リング「０」
のコードに関するプロファイリングをイネーブルする。
」「２」および「３」のコードに関するプロファイリングをイネーブルする。 ビット＜５４＞、すなわち「ｐｅｚ」は、（ゼロに等しい）特権リング「０」
のコードに関するプロファイリングをイネーブルする。
【０３１３】 ビット＜５３＞、＜５２＞、および＜５１＞、すなわち「ｖ８６」「ｒｅａｌ
」「ｓｍｍ」（ビット＜５９：５４＞のサイズおよびモード・コントロールとと
もに、集合的にＧｌｏｂａｌ＿ＴＡＸｉ＿Ｅｎａｂｌｅｓ（グローバル＿ＴＡＸ
ｉ＿イネーブルズ）ビット４７０、４７２と呼ばれる）は、Ｘ８６の仮想８０８
６、リアル、およびシステム・マネジメント実行モードにあるコードに関するプ
ロファイリングをイネーブルする（これらの実行モードは、Ｘ８６のＥＦＬＡＧ
Ｓレジスタ内のシステム・フラグおよびＩＯＰＬフィールドによって示される）
。与えられたＸ８６実行モードがＴＡＸｉによってサポートされていない場合（
つまり、そのＸ８６モードのコードに関してＴＡＸｉが翻訳済み『タペストリー
』バイナリの生成を試みないことを意味する）、システムは、そのモードにオー
バーヘッドをまったくもたらさないように設計されている。したがって、あるモ
ードに関してＧｌｏｂａｌ＿ＴＡＸｉ＿Ｅｎａｂｌｅｓ（グローバル＿ＴＡＸｉ
＿イネーブルズ）４７０、４７２のビットがゼロであり、仮想Ｘ８６ ３１０が
そのモードを実行しているときには、実行のプロファイリングが行なわれず、プ
ロファイル・タイマ（図４ｉの４９２）が動作せず、さらにプロファイル例外、
保護なし例外、およびプローブ例外がすべて禁止される。
」「ｓｍｍ」（ビット＜５９：５４＞のサイズおよびモード・コントロールとと
もに、集合的にＧｌｏｂａｌ＿ＴＡＸｉ＿Ｅｎａｂｌｅｓ（グローバル＿ＴＡＸ
ｉ＿イネーブルズ）ビット４７０、４７２と呼ばれる）は、Ｘ８６の仮想８０８
６、リアル、およびシステム・マネジメント実行モードにあるコードに関するプ
ロファイリングをイネーブルする（これらの実行モードは、Ｘ８６のＥＦＬＡＧ
Ｓレジスタ内のシステム・フラグおよびＩＯＰＬフィールドによって示される）
。与えられたＸ８６実行モードがＴＡＸｉによってサポートされていない場合（
つまり、そのＸ８６モードのコードに関してＴＡＸｉが翻訳済み『タペストリー
』バイナリの生成を試みないことを意味する）、システムは、そのモードにオー
バーヘッドをまったくもたらさないように設計されている。したがって、あるモ
ードに関してＧｌｏｂａｌ＿ＴＡＸｉ＿Ｅｎａｂｌｅｓ（グローバル＿ＴＡＸｉ
＿イネーブルズ）４７０、４７２のビットがゼロであり、仮想Ｘ８６ ３１０が
そのモードを実行しているときには、実行のプロファイリングが行なわれず、プ
ロファイル・タイマ（図４ｉの４９２）が動作せず、さらにプロファイル例外、
保護なし例外、およびプローブ例外がすべて禁止される。
【０３１４】 ビット＜５０：４４＞、すなわちｓｐｅｃｉａｌ＿ｏｐｃｏｄｅ（特殊＿オペ
コード）４７４は、Ｃｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿アット
＿ポイント）プロファイル・エントリ４３０の内容をセットするために使用され
る。Ｘ８６エミュレータ３１６は、ｓｐｅｃｉａｌ＿ｏｐｃｏｄｅ（特殊＿オペ
コード）４７４を所望の値にセットする。イベント・コード０．１０１０（図４
ｂ）を伴うＲＦＥが続いて実行される場合には、ＴＡＸｉ＿Ｃｏｎｔｒｏｌ．ｓ
ｐｅｃｉａｌ＿ｏｐｃｏｄｅ（ＴＡＸｉ＿コントロール．特殊＿オペコード）４
７４が、修正されることなくＣｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト
＿アット＿ポイント）イベント４３０のｓｐｅｃｉａｌ＿ｏｐｃｏｄｅ（特殊＿
オペコード）フィールド４３４（ビット＜５０：４４＞）内にコピーされる。
コード）４７４は、Ｃｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿アット
＿ポイント）プロファイル・エントリ４３０の内容をセットするために使用され
る。Ｘ８６エミュレータ３１６は、ｓｐｅｃｉａｌ＿ｏｐｃｏｄｅ（特殊＿オペ
コード）４７４を所望の値にセットする。イベント・コード０．１０１０（図４
ｂ）を伴うＲＦＥが続いて実行される場合には、ＴＡＸｉ＿Ｃｏｎｔｒｏｌ．ｓ
ｐｅｃｉａｌ＿ｏｐｃｏｄｅ（ＴＡＸｉ＿コントロール．特殊＿オペコード）４
７４が、修正されることなくＣｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト
＿アット＿ポイント）イベント４３０のｓｐｅｃｉａｌ＿ｏｐｃｏｄｅ（特殊＿
オペコード）フィールド４３４（ビット＜５０：４４＞）内にコピーされる。
【０３１５】 ビット＜４３：３８＞、すなわちＰａｃｋｅｔ＿Ｒｅｇ＿Ｆｉｒｓｔ（パケッ
ト＿レジスタ＿先頭）４７６、およびビット＜３７：３２＞、すなわちＰａｃｋ
ｅｔ＿Ｒｅｇ＿Ｌａｓｔ（パケット＿レジスタ＿末尾）４７８は、プロファイル
・トレース・パケットを蓄積するために使用する汎用レジスタの範囲を指定する
。パケットの最初のＣｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿アット
＿ポイント）エントリ４３０は、Ｐａｃｋｅｔ＿Ｒｅｇ＿Ｆｉｒｓｔ（パケット
＿レジスタ＿先頭）４７６によってポイントされるレジスタ内にストアされ、そ
の次のエントリがＰａｃｋｅｔ＿Ｒｅｇ＿Ｆｉｒｓｔ（パケット＿レジスタ＿先
頭）＋１に、さらに同様に続いて最後のエントリがＰａｃｋｅｔ＿Ｒｅｇ＿Ｌａ
ｓｔ（パケット＿レジスタ＿末尾）４７８にストアされる。その後「プロファイ
ル・フル」例外が生じ（図５ａの５３６、５４８）、その結果、プロファイル・
レジスタをメモリに移すことができる。表１に示したように、通常はＰａｃｋｅ
ｔ＿Ｒｅｇ＿Ｆｉｒｓｔ（パケット＿レジスタ＿先頭）４７６が１７にセットさ
れ、Ｐａｃｋｅｔ＿Ｒｅｇ＿Ｌａｓｔ（パケット＿レジスタ＿末尾）４７８が３
１にセットされる。
ト＿レジスタ＿先頭）４７６、およびビット＜３７：３２＞、すなわちＰａｃｋ
ｅｔ＿Ｒｅｇ＿Ｌａｓｔ（パケット＿レジスタ＿末尾）４７８は、プロファイル
・トレース・パケットを蓄積するために使用する汎用レジスタの範囲を指定する
。パケットの最初のＣｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿アット
＿ポイント）エントリ４３０は、Ｐａｃｋｅｔ＿Ｒｅｇ＿Ｆｉｒｓｔ（パケット
＿レジスタ＿先頭）４７６によってポイントされるレジスタ内にストアされ、そ
の次のエントリがＰａｃｋｅｔ＿Ｒｅｇ＿Ｆｉｒｓｔ（パケット＿レジスタ＿先
頭）＋１に、さらに同様に続いて最後のエントリがＰａｃｋｅｔ＿Ｒｅｇ＿Ｌａ
ｓｔ（パケット＿レジスタ＿末尾）４７８にストアされる。その後「プロファイ
ル・フル」例外が生じ（図５ａの５３６、５４８）、その結果、プロファイル・
レジスタをメモリに移すことができる。表１に示したように、通常はＰａｃｋｅ
ｔ＿Ｒｅｇ＿Ｆｉｒｓｔ（パケット＿レジスタ＿先頭）４７６が１７にセットさ
れ、Ｐａｃｋｅｔ＿Ｒｅｇ＿Ｌａｓｔ（パケット＿レジスタ＿末尾）４７８が３
１にセットされる。
【０３１６】 ビット＜３１：１６＞、すなわちＰｒｏｆｉｌｅ＿Ｔｉｍｅｒ＿Ｒｅｌｏａｄ
＿Ｃｏｎｓｔａｎｔ（プロファイル＿タイマ＿再ロード＿定数）４９４、および
ビット＜１５：００＞、すなわちＰｒｏｖｅ＿Ｔｉｍｅｒ＿Ｒｅｌｏａｄ＿Ｃｏ
ｎｓｔａｎｔ（プローブ＿タイマ＿再ロード＿定数）６３２（ビット＜１５：０
０＞）は、それぞれプロファイル・トレース‐パケット収集のレートおよびプロ
ービングのコントロールに使用される。これについては、ＴＡＸｉ＿Ｔｉｍｅｒ
ｓ（ＴＡＸｉ＿タイマ）レジスタ（図４ｉの４９０、６３０；後述の図４ｉに関
する説明およびセクションＶＩ．ＣならびにＶＩ．Ｄにおける説明を参照された
い）との関連からさらに詳細を説明する。
＿Ｃｏｎｓｔａｎｔ（プロファイル＿タイマ＿再ロード＿定数）４９４、および
ビット＜１５：００＞、すなわちＰｒｏｖｅ＿Ｔｉｍｅｒ＿Ｒｅｌｏａｄ＿Ｃｏ
ｎｓｔａｎｔ（プローブ＿タイマ＿再ロード＿定数）６３２（ビット＜１５：０
０＞）は、それぞれプロファイル・トレース‐パケット収集のレートおよびプロ
ービングのコントロールに使用される。これについては、ＴＡＸｉ＿Ｔｉｍｅｒ
ｓ（ＴＡＸｉ＿タイマ）レジスタ（図４ｉの４９０、６３０；後述の図４ｉに関
する説明およびセクションＶＩ．ＣならびにＶＩ．Ｄにおける説明を参照された
い）との関連からさらに詳細を説明する。
【０３１７】 図４ｈを参照するとわかるが、ＴＡＸｉシステムの内部状態は、ＴＡＸｉ＿Ｓ
ｔａｔｅ（ＴＡＸｉ＿状態）４８０と呼ばれるレジスタを観察することによって
知ることができる。システムの通常の動作においては、ＴＡＸｉ＿Ｓｔａｔｅ（
ＴＡＸｉ＿状態）レジスタ４８０が読み出し専用となっているが、コンテキスト
切り替え、あるいは設計検証の間においては読み出しおよび書き込みが可能にな
る。
ｔａｔｅ（ＴＡＸｉ＿状態）４８０と呼ばれるレジスタを観察することによって
知ることができる。システムの通常の動作においては、ＴＡＸｉ＿Ｓｔａｔｅ（
ＴＡＸｉ＿状態）レジスタ４８０が読み出し専用となっているが、コンテキスト
切り替え、あるいは設計検証の間においては読み出しおよび書き込みが可能にな
る。
【０３１８】 ビット＜１５＞、すなわち「ｐｒｅｑ」または「Ｐｒｏｆｉｌｅ＿Ｒｅｑｕｅ
ｓｔ（プロファイル＿要求）」４８４は、プロファイル・タイマ４９２がタイム
アウトし、別のパケットを収集する要求を発したが、パケットを開始するイベン
トがまだ発生していないか、あるいは１つのパケットの収集が実際に行なわれて
いる間にプロファイル・タイマ４９２がタイムアウトしたことを示す。
ｓｔ（プロファイル＿要求）」４８４は、プロファイル・タイマ４９２がタイム
アウトし、別のパケットを収集する要求を発したが、パケットを開始するイベン
トがまだ発生していないか、あるいは１つのパケットの収集が実際に行なわれて
いる間にプロファイル・タイマ４９２がタイムアウトしたことを示す。
【０３１９】 ビット＜３１＞、すなわち「ｐａｃｔ」または「Ｐｒｏｆｉｌｅ＿Ａｃｔｉｖ
ｅ（プロファイル＿アクティブ）」４８２は、「ｐｒｅｑ」または「Ｐｒｏｆｉ
ｌｅ＿Ｒｅｑｕｅｓｔ（プロファイル＿要求）」４８４がセットされ、「開始パ
ケット」イベント（図４ｂの４１８）が発生し、プロファイル・パケットが初期
化されて進行中であるが、プロファイル・レジスタがまだ満たされていないこと
を示す。
ｅ（プロファイル＿アクティブ）」４８２は、「ｐｒｅｑ」または「Ｐｒｏｆｉ
ｌｅ＿Ｒｅｑｕｅｓｔ（プロファイル＿要求）」４８４がセットされ、「開始パ
ケット」イベント（図４ｂの４１８）が発生し、プロファイル・パケットが初期
化されて進行中であるが、プロファイル・レジスタがまだ満たされていないこと
を示す。
【０３２０】 このレジスタ内の使用されないビットは、「ゼロにしなければならない」こと
を示す「ｍｂｚ」というラベルが付されている。 「Ｄｅｃｏｄｅｄ＿Ｐｒｏｂｅ＿Ｅｖｅｎｔ（デコード済み＿プローブ＿イベ
ント）」フィールド６８０および「Ｐｒｏｂｅ＿Ｍａｓｋ（プローブ＿マスク）
」フィールド６２０については、後述のセクションＶＩにおいて説明する。
を示す「ｍｂｚ」というラベルが付されている。 「Ｄｅｃｏｄｅｄ＿Ｐｒｏｂｅ＿Ｅｖｅｎｔ（デコード済み＿プローブ＿イベ
ント）」フィールド６８０および「Ｐｒｏｂｅ＿Ｍａｓｋ（プローブ＿マスク）
」フィールド６２０については、後述のセクションＶＩにおいて説明する。
【０３２１】 「Ｅｖｅｎｔ＿Ｃｏｄｅ＿Ｌａｔｃｈ（イベント＿コード＿ラッチ）」フィー
ルド４８６、４８７、すなわちビット＜１２：０８＞は、５ビットのイベント・
コード（図４ｂのイベント・コード、または図４ｃのＣｏｎｔｅｘｔ＿Ａｔ＿Ｐ
ｏｉｎｔ（コンテキスト＿アット＿ポイント）エントリ４３０もしくは図４ｄの
Ｎｅａｒ＿Ｅｄｇｅ（ニア＿エッジ）プロファイル・エントリ４４０の４ビット
・イベント）を、コンバータ１３６内において生成されたか、あるいはＲＦＥイ
ンストラクション（図５ｂの５８８）内のイミディエート・フィールドとしてエ
ンコーディングされた最後のイベントの逆方向ビューとして記録する。Ｅｖｅｎ
ｔ＿Ｃｏｄｅ＿Ｌａｔｃｈ（イベント＿コード＿ラッチ）４８６、４８７は、こ
のプロセスの次の論理サイクルになるまでの、イベント・コードのログに対する
アーキテクチャ的に可視の場所として機能する。その４つの下位ビット４８６は
、ＲＦＥのイミディエート・フィールド５８８によって供給されるか、あるいは
コンバータ１３６からの４ビット（図５ｂの５８２）が供給される。上位ビット
４８７は、コンテキストによって供給され、コンバータ１３６からのイベントに
関しては「１」、ＲＦＥからのイベントに関しては「０」となる。
ルド４８６、４８７、すなわちビット＜１２：０８＞は、５ビットのイベント・
コード（図４ｂのイベント・コード、または図４ｃのＣｏｎｔｅｘｔ＿Ａｔ＿Ｐ
ｏｉｎｔ（コンテキスト＿アット＿ポイント）エントリ４３０もしくは図４ｄの
Ｎｅａｒ＿Ｅｄｇｅ（ニア＿エッジ）プロファイル・エントリ４４０の４ビット
・イベント）を、コンバータ１３６内において生成されたか、あるいはＲＦＥイ
ンストラクション（図５ｂの５８８）内のイミディエート・フィールドとしてエ
ンコーディングされた最後のイベントの逆方向ビューとして記録する。Ｅｖｅｎ
ｔ＿Ｃｏｄｅ＿Ｌａｔｃｈ（イベント＿コード＿ラッチ）４８６、４８７は、こ
のプロセスの次の論理サイクルになるまでの、イベント・コードのログに対する
アーキテクチャ的に可視の場所として機能する。その４つの下位ビット４８６は
、ＲＦＥのイミディエート・フィールド５８８によって供給されるか、あるいは
コンバータ１３６からの４ビット（図５ｂの５８２）が供給される。上位ビット
４８７は、コンテキストによって供給され、コンバータ１３６からのイベントに
関しては「１」、ＲＦＥからのイベントに関しては「０」となる。
【０３２２】 「Ｐａｃｋｅｔ＿Ｒｅｇ（パケット＿レジスタ）」フィールド４８９、すなわ
ち＜０５：００＞は、レジスタ・ファイル内のポスト−インクリメントの直接ア
ドレスとして次のプロファイル・エントリが書き込まれるレジスタの数を提供す
る。ＴＡＸｉ＿Ｓｔａｔｅ．Ｐａｃｋｅｔ＿Ｒｅｇ（ＴＡＸｉ＿状態．パケット
＿レジスタ）４８９がＴＡＸｉ＿Ｃｏｎｔｒｏｌ．Ｐａｃｋｅｔ＿Ｒｅｇ＿Ｌａ
ｓｔ（ＴＡＸｉ＿コントロール．パケット＿レジスタ＿末尾）４７８を超えると
きには、プロファイル収集が終了され、「プロファイル・パケット完了」例外が
発生し、ＴＡＸｉ＿Ｓｔａｔｅ．Ｐａｃｋｅｔ＿Ｒｅｇ（ＴＡＸｉ＿状態．パケ
ット＿レジスタ）の値がＴＡＸｉ＿Ｃｏｎｔｒｏｌ．Ｐａｃｋｅｔ＿Ｒｅｇ＿Ｆ
ｉｒｓｔ（ＴＡＸｉ＿コントロール．パケット＿レジスタ＿先頭）４７６にリセ
ットされる。
ち＜０５：００＞は、レジスタ・ファイル内のポスト−インクリメントの直接ア
ドレスとして次のプロファイル・エントリが書き込まれるレジスタの数を提供す
る。ＴＡＸｉ＿Ｓｔａｔｅ．Ｐａｃｋｅｔ＿Ｒｅｇ（ＴＡＸｉ＿状態．パケット
＿レジスタ）４８９がＴＡＸｉ＿Ｃｏｎｔｒｏｌ．Ｐａｃｋｅｔ＿Ｒｅｇ＿Ｌａ
ｓｔ（ＴＡＸｉ＿コントロール．パケット＿レジスタ＿末尾）４７８を超えると
きには、プロファイル収集が終了され、「プロファイル・パケット完了」例外が
発生し、ＴＡＸｉ＿Ｓｔａｔｅ．Ｐａｃｋｅｔ＿Ｒｅｇ（ＴＡＸｉ＿状態．パケ
ット＿レジスタ）の値がＴＡＸｉ＿Ｃｏｎｔｒｏｌ．Ｐａｃｋｅｔ＿Ｒｅｇ＿Ｆ
ｉｒｓｔ（ＴＡＸｉ＿コントロール．パケット＿レジスタ＿先頭）４７６にリセ
ットされる。
【０３２３】 図４ｉを参照すると、ＴＡＸｉ＿Ｔｉｍｅｒｓ（ＴＡＸｉ＿タイマ）レジスタ
４９０が、２つの１６ビットのカウント・ダウン・タイマ４９２、６３０を有し
ていることが示されている。
４９０が、２つの１６ビットのカウント・ダウン・タイマ４９２、６３０を有し
ていることが示されている。
【０３２４】 ＴＡＸｉ＿Ｔｉｍｅｒｓ．Ｐｒｏｆｉｌｅ＿Ｔｉｍｅｒ（ＴＡＸｉ＿タイマ．
プロファイル＿タイマ）４９２（ビット＜３１：１６＞）は、次のパラグラフに
説明するように、プロファイル収集がイネーブルされているとき、ＣＰＵのクロ
ック周波数でカウント・ダウンする。Ｐｒｏｆｉｌｅ＿Ｔｉｍｅｒ（プロファイ
ル＿タイマ）４９２は、符号なしの値であり、ゼロまでカウント・ダウンする。
タイムアウト時には、ハードウエアがＴＡＸｉ＿Ｃｏｎｔｒｏｌ．Ｐｒｏｆｉｌ
ｅ＿Ｔｉｍｅｒ＿Ｒｅｌｏａｄ＿Ｃｏｎｓｔａｎｔ（ＴＡＸｉ＿コントロール．
プロファイル＿タイマ＿再ロード＿定数）（図４ｇの４９４）をタイマ４９２に
再ロードする。Ｐｒｏｆｉｌｅ＿Ｔｉｍｅｒ（プロファイル＿タイマ）４９２は
、カウント・ダウンおよび再ロードを継続的に繰り返す。ゼロへの遷移は、プロ
ファイル例外状態図（図５ａ）に定義されるように、タイマのタイムアウトとし
てデコードされる。
プロファイル＿タイマ）４９２（ビット＜３１：１６＞）は、次のパラグラフに
説明するように、プロファイル収集がイネーブルされているとき、ＣＰＵのクロ
ック周波数でカウント・ダウンする。Ｐｒｏｆｉｌｅ＿Ｔｉｍｅｒ（プロファイ
ル＿タイマ）４９２は、符号なしの値であり、ゼロまでカウント・ダウンする。
タイムアウト時には、ハードウエアがＴＡＸｉ＿Ｃｏｎｔｒｏｌ．Ｐｒｏｆｉｌ
ｅ＿Ｔｉｍｅｒ＿Ｒｅｌｏａｄ＿Ｃｏｎｓｔａｎｔ（ＴＡＸｉ＿コントロール．
プロファイル＿タイマ＿再ロード＿定数）（図４ｇの４９４）をタイマ４９２に
再ロードする。Ｐｒｏｆｉｌｅ＿Ｔｉｍｅｒ（プロファイル＿タイマ）４９２は
、カウント・ダウンおよび再ロードを継続的に繰り返す。ゼロへの遷移は、プロ
ファイル例外状態図（図５ａ）に定義されるように、タイマのタイムアウトとし
てデコードされる。
【０３２５】 次に示す５つの条件が満たされると、プロファイル収集がイネーブルされ、プ
ロファイル・タイマ４９２が起動される：すなわち（１）ＴＡＸｉ＿Ｃｏｎｔｒ
ｏｌ．Ｐｒｏｆｉｌｅ＿Ｅｎａｂｌｅ（ＴＡＸｉ＿コントロール．プロファイル
・イネーブル）４６４が「１」であること、（２）コンバータ１３６がアクティ
ブであること（ＰＳＡ．ＩＳＡビット１９４がＸ８６を示している；前述のセク
ションＩＩを参照されたい）、（３）カレント・インストラクションのすべての
バイトが４ＫのページＩ−ＴＬＢエントリを有していること、（４）カレント・
インストラクションのすべてのバイトが良好な振る舞いを有するメモリ（Ｄ−Ｔ
ＬＢ．ＡＳＩ＝０を伴うアドレス空間ゼロは良好な振る舞いを有するメモリであ
り、そのほかのアドレス空間は良好な振る舞いを有していないメモリと見なされ
る）内にＩ−ＴＬＢページ属性を有していること、および（５）マシンが現在、
ＴＡＸｉ＿Ｃｏｎｔｒｏｌ．Ｇｌｏｂａｌ＿ＴＡＸｉ＿Ｅｎａｂｌｅｓ（ＴＡＸ
ｉ＿コントロール．グローバル＿ＴＡＸｉ＿イネーブルズ）ビット４７０、４７
２（ビット＜５９：５１＞）内においてイネーブルされているモードにおいて実
行しているという条件である。Ｘ８６デバッギングもしくはシングル‐ステップ
・オペレーションが要求されると、ソフトウエアはＴＡＸｉ＿Ｃｏｎｔｒｏｌ．
Ｐｒｏｆｉｌｅ＿Ｅｎａｂｌｅ（ＴＡＸｉ＿コントロール．プロファイル・イネ
ーブル）４６４をクリアしてプロファイル収集をディセーブルする。
ロファイル・タイマ４９２が起動される：すなわち（１）ＴＡＸｉ＿Ｃｏｎｔｒ
ｏｌ．Ｐｒｏｆｉｌｅ＿Ｅｎａｂｌｅ（ＴＡＸｉ＿コントロール．プロファイル
・イネーブル）４６４が「１」であること、（２）コンバータ１３６がアクティ
ブであること（ＰＳＡ．ＩＳＡビット１９４がＸ８６を示している；前述のセク
ションＩＩを参照されたい）、（３）カレント・インストラクションのすべての
バイトが４ＫのページＩ−ＴＬＢエントリを有していること、（４）カレント・
インストラクションのすべてのバイトが良好な振る舞いを有するメモリ（Ｄ−Ｔ
ＬＢ．ＡＳＩ＝０を伴うアドレス空間ゼロは良好な振る舞いを有するメモリであ
り、そのほかのアドレス空間は良好な振る舞いを有していないメモリと見なされ
る）内にＩ−ＴＬＢページ属性を有していること、および（５）マシンが現在、
ＴＡＸｉ＿Ｃｏｎｔｒｏｌ．Ｇｌｏｂａｌ＿ＴＡＸｉ＿Ｅｎａｂｌｅｓ（ＴＡＸ
ｉ＿コントロール．グローバル＿ＴＡＸｉ＿イネーブルズ）ビット４７０、４７
２（ビット＜５９：５１＞）内においてイネーブルされているモードにおいて実
行しているという条件である。Ｘ８６デバッギングもしくはシングル‐ステップ
・オペレーションが要求されると、ソフトウエアはＴＡＸｉ＿Ｃｏｎｔｒｏｌ．
Ｐｒｏｆｉｌｅ＿Ｅｎａｂｌｅ（ＴＡＸｉ＿コントロール．プロファイル・イネ
ーブル）４６４をクリアしてプロファイル収集をディセーブルする。
【０３２６】 ＴＡＸｉ＿Ｔｉｍｅｒｓ．Ｐｒｏｂｅ＿Ｔｉｍｅｒ（ＴＡＸｉ＿タイマ．プロ
ーブ＿タイマ）６３０（ビット＜１５：００＞）については、後述のセクション
ＶＩ．ＣおよびＶＩ．Ｄにおいて説明する。
ーブ＿タイマ）６３０（ビット＜１５：００＞）については、後述のセクション
ＶＩ．ＣおよびＶＩ．Ｄにおいて説明する。
【０３２７】 Ｆ．プロファイラ状態機械およびプロファイラの動作 図５ａを参照すると、プロファイラ４００が状態マシン５１０に従って動作す
ることが示されている。状態マシン５１０の４つの状態５１２、５１８、５３０
、５４２は、ＴＡＸｉ＿Ｓｔａｔｅ．Ｐｒｏｆｉｌｅ＿Ａｃｔｉｖｅ（ＴＡＸｉ
＿状態．プロファイル＿アクティブ）ビット４８２およびＴＡＸｉ＿Ｓｔａｔｅ
．Ｐｒｏｆｉｌｅ＿Ｒｅｑｕｅｓｔ（ＴＡＸｉ＿状態．プロファイル＿要求）ビ
ット４８４によって識別される。ＴＡＸｉ＿Ｓｔａｔｅ．Ｐｒｏｆｉｌｅ＿Ａｃ
ｔｉｖｅ（ＴＡＸｉ＿状態．プロファイル＿アクティブ）ビット４８２およびＴ
ＡＸｉ＿Ｓｔａｔｅ．Ｐｒｏｆｉｌｅ＿Ｒｅｑｕｅｓｔ（ＴＡＸｉ＿状態．プロ
ファイル＿要求）ビット４８４の遷移、したがって状態マシン５１０の遷移は、
タイマのタイムアウト、プロファイル可能なイベント、およびパケットの中止に
よってトリガされる。イベント「ｐｅ」は、Ｘ８６プログラムの実行におけるプ
ロファイル可能なイベント、すなわち図４ｂに示した表内において「プロファイ
ル可能」４１６としてエミュレートされたイベントの１つが完了したことを示す
。タイマのタイムアウトは、図４ｉとの関連から前述したように、ＴＡＸｉ＿Ｔ
ｉｍｅｒｓ．Ｐｒｏｆｉｌｅ＿Ｔｉｍｅｒ（ＴＡＸｉ＿タイマ．プロファイル＿
タイマ）４９２のゼロまでのカウント・ダウンおよびリセットである。中止につ
いては後述する。
ることが示されている。状態マシン５１０の４つの状態５１２、５１８、５３０
、５４２は、ＴＡＸｉ＿Ｓｔａｔｅ．Ｐｒｏｆｉｌｅ＿Ａｃｔｉｖｅ（ＴＡＸｉ
＿状態．プロファイル＿アクティブ）ビット４８２およびＴＡＸｉ＿Ｓｔａｔｅ
．Ｐｒｏｆｉｌｅ＿Ｒｅｑｕｅｓｔ（ＴＡＸｉ＿状態．プロファイル＿要求）ビ
ット４８４によって識別される。ＴＡＸｉ＿Ｓｔａｔｅ．Ｐｒｏｆｉｌｅ＿Ａｃ
ｔｉｖｅ（ＴＡＸｉ＿状態．プロファイル＿アクティブ）ビット４８２およびＴ
ＡＸｉ＿Ｓｔａｔｅ．Ｐｒｏｆｉｌｅ＿Ｒｅｑｕｅｓｔ（ＴＡＸｉ＿状態．プロ
ファイル＿要求）ビット４８４の遷移、したがって状態マシン５１０の遷移は、
タイマのタイムアウト、プロファイル可能なイベント、およびパケットの中止に
よってトリガされる。イベント「ｐｅ」は、Ｘ８６プログラムの実行におけるプ
ロファイル可能なイベント、すなわち図４ｂに示した表内において「プロファイ
ル可能」４１６としてエミュレートされたイベントの１つが完了したことを示す
。タイマのタイムアウトは、図４ｉとの関連から前述したように、ＴＡＸｉ＿Ｔ
ｉｍｅｒｓ．Ｐｒｏｆｉｌｅ＿Ｔｉｍｅｒ（ＴＡＸｉ＿タイマ．プロファイル＿
タイマ）４９２のゼロまでのカウント・ダウンおよびリセットである。中止につ
いては後述する。
【０３２８】 状態５１２は初期状態であり、Ｐｒｏｆｉｌｅ＿Ａｃｔｉｖｅ（プロファイル
＿アクティブ）４８２（ＰＡ）およびＰｒｏｆｉｌｅ＿Ｒｅｑｕｅｓｔ（プロフ
ァイル＿要求）４８４（ＰＲ）がともにゼロに等しい。状態５１２においては、
「ｐｅ，ａｐ」としてラベル付けされたループ遷移５１４によって示されるよう
に、プロファイル可能なイベント４１６および中止イベントが無視される。プロ
ファイル・タイマ４９２がタイムアウトすると、ＴＡＸｉ＿Ｓｔａｔｅ．Ｐｒｏ
ｆｉｌｅ＿Ｒｅｑｕｅｓｔ（ＴＡＸｉ＿状態．プロファイル＿要求）４８４が「
１」にセットされ、状態マシン５１０を状態５１８に遷移（５１６）させる。
＿アクティブ）４８２（ＰＡ）およびＰｒｏｆｉｌｅ＿Ｒｅｑｕｅｓｔ（プロフ
ァイル＿要求）４８４（ＰＲ）がともにゼロに等しい。状態５１２においては、
「ｐｅ，ａｐ」としてラベル付けされたループ遷移５１４によって示されるよう
に、プロファイル可能なイベント４１６および中止イベントが無視される。プロ
ファイル・タイマ４９２がタイムアウトすると、ＴＡＸｉ＿Ｓｔａｔｅ．Ｐｒｏ
ｆｉｌｅ＿Ｒｅｑｕｅｓｔ（ＴＡＸｉ＿状態．プロファイル＿要求）４８４が「
１」にセットされ、状態マシン５１０を状態５１８に遷移（５１６）させる。
【０３２９】 状態５１８においては、Ｐｒｏｆｉｌｅ＿Ｒｅｑｕｅｓｔ（プロファイル＿要
求）４８４が「１」、Ｐｒｏｆｉｌｅ＿Ａｃｔｉｖｅ（プロファイル＿アクティ
ブ）４８２が「０」であり、Ｐｒｏｆｉｌｅ＿Ｔｉｍｅｒ（プロファイル＿タイ
マ）４９２がタイムアウトしたことを示すとともに、プロファイラ４００を起動
してプロファイル・パケットの収集を開始させる。しかしながら、最初のプロフ
ァイル可能なイベント４１６、４１８がまだ発生していないことから、プロファ
イリングは、まだ実際に進行していない。状態５１８においては、その後のタイ
マのタイムアウトがキューされるというよりは無視される（ループ遷移５２０）
。また、中止するプロファイル・パケットの内容が存在しないことから、中止に
ついても無視される（ループ遷移５２０）。
求）４８４が「１」、Ｐｒｏｆｉｌｅ＿Ａｃｔｉｖｅ（プロファイル＿アクティ
ブ）４８２が「０」であり、Ｐｒｏｆｉｌｅ＿Ｔｉｍｅｒ（プロファイル＿タイ
マ）４９２がタイムアウトしたことを示すとともに、プロファイラ４００を起動
してプロファイル・パケットの収集を開始させる。しかしながら、最初のプロフ
ァイル可能なイベント４１６、４１８がまだ発生していないことから、プロファ
イリングは、まだ実際に進行していない。状態５１８においては、その後のタイ
マのタイムアウトがキューされるというよりは無視される（ループ遷移５２０）
。また、中止するプロファイル・パケットの内容が存在しないことから、中止に
ついても無視される（ループ遷移５２０）。
【０３３０】 プロファイル・パケット内の最初のエントリは、必ず「開始パケット」プロパ
ティ（図４ｂの４１８）を伴うイベントになる。状態５１８は、最初の「開始パ
ケット」ｐｅｉｎｉｔイベント４１８が発生するまで待機した後、遷移５２２を
開始する。ループ遷移５２０上のラベル「ｐｅｉｎｉｔ」によって示した「開始
パケット」イベント（図４ｂの４１８）でないプロファイル可能なイベント（図
４ｂの４１６）は無視される。遷移５２２においては、いくつかのアクション５
２４が開始される。ＴＡＸｉ＿Ｓｔａｔｅ．Ｐａｃｋｅｔ＿Ｒｅｇ（ＴＡＸｉ＿
状態．パケット＿レジスタ）フィールド４８９が、ＴＡＸｉ＿Ｃｏｎｔｒｏｌ．
Ｐａｃｋｅｔ＿Ｒｅｇ＿Ｆｉｒｓｔ（ＴＡＸｉ＿コントロール．パケット＿レジ
スタ＿先頭）４７６から初期化される。ハードウエアがＧｌｏｂａｌ＿Ｔｉｍｅ
ｓｔａｍｐ（グローバル＿タイムスタンプ）プロセッサ・レジスタからＰａｃｋ
ｅｔ＿Ｔｉｍｅｓｔａｍｐ（パケット＿タイムスタンプ）コントロール・レジス
タ内に（あるいは、別の実施態様においては、最初のプロファイル・イベント取
り込みレジスタに先行する汎用レジスタ内に）タイムスタンプを取り込む。Ｃｏ
ｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿アット＿ポイント）エントリ４
３０がＴＡＸｉ＿Ｓｔａｔｅ．Ｐａｃｋｅｔ＿Ｒｅｇ（ＴＡＸｉ＿状態．パケッ
ト＿レジスタ）４８９によって示される汎用レジスタ内に取り込まれる。判断ボ
ックス５２６においては、ＴＡＸｉ＿Ｓｔａｔｅ．Ｐａｃｋｅｔ＿Ｒｅｇ（ＴＡ
Ｘｉ＿状態．パケット＿レジスタ）４８９がインクリメントされ、ＴＡＸｉ＿Ｃ
ｏｎｔｒｏｌ．Ｐａｃｋｅｔ＿Ｒｅｇ＿Ｌａｓｔ（ＴＡＸｉ＿コントロール．パ
ケット＿レジスタ＿末尾）４７８と比較が行なわれる。最初のプロファイル・エ
ントリの場合は、パケット・レジスタがフルになることはなく、したがってコン
トロールがパス５２８に沿って移動する。ＴＡＸｉ＿Ｓｔａｔｅ．Ｐｒｏｆｉｌ
ｅ＿Ａｃｔｉｖｅ（ＴＡＸｉ＿状態．プロファイル＿アクティブ）４８２が「１
」にセットされ、ＴＡＸｉ＿Ｓｔａｔｅ．Ｐｒｏｆｉｌｅ＿Ｒｅｑｕｅｓｔ（Ｔ
ＡＸｉ＿状態．プロファイル＿要求）４８４が「０」にクリアされ、状態マシン
５１０が状態５３０に入る。
ティ（図４ｂの４１８）を伴うイベントになる。状態５１８は、最初の「開始パ
ケット」ｐｅｉｎｉｔイベント４１８が発生するまで待機した後、遷移５２２を
開始する。ループ遷移５２０上のラベル「ｐｅｉｎｉｔ」によって示した「開始
パケット」イベント（図４ｂの４１８）でないプロファイル可能なイベント（図
４ｂの４１６）は無視される。遷移５２２においては、いくつかのアクション５
２４が開始される。ＴＡＸｉ＿Ｓｔａｔｅ．Ｐａｃｋｅｔ＿Ｒｅｇ（ＴＡＸｉ＿
状態．パケット＿レジスタ）フィールド４８９が、ＴＡＸｉ＿Ｃｏｎｔｒｏｌ．
Ｐａｃｋｅｔ＿Ｒｅｇ＿Ｆｉｒｓｔ（ＴＡＸｉ＿コントロール．パケット＿レジ
スタ＿先頭）４７６から初期化される。ハードウエアがＧｌｏｂａｌ＿Ｔｉｍｅ
ｓｔａｍｐ（グローバル＿タイムスタンプ）プロセッサ・レジスタからＰａｃｋ
ｅｔ＿Ｔｉｍｅｓｔａｍｐ（パケット＿タイムスタンプ）コントロール・レジス
タ内に（あるいは、別の実施態様においては、最初のプロファイル・イベント取
り込みレジスタに先行する汎用レジスタ内に）タイムスタンプを取り込む。Ｃｏ
ｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿アット＿ポイント）エントリ４
３０がＴＡＸｉ＿Ｓｔａｔｅ．Ｐａｃｋｅｔ＿Ｒｅｇ（ＴＡＸｉ＿状態．パケッ
ト＿レジスタ）４８９によって示される汎用レジスタ内に取り込まれる。判断ボ
ックス５２６においては、ＴＡＸｉ＿Ｓｔａｔｅ．Ｐａｃｋｅｔ＿Ｒｅｇ（ＴＡ
Ｘｉ＿状態．パケット＿レジスタ）４８９がインクリメントされ、ＴＡＸｉ＿Ｃ
ｏｎｔｒｏｌ．Ｐａｃｋｅｔ＿Ｒｅｇ＿Ｌａｓｔ（ＴＡＸｉ＿コントロール．パ
ケット＿レジスタ＿末尾）４７８と比較が行なわれる。最初のプロファイル・エ
ントリの場合は、パケット・レジスタがフルになることはなく、したがってコン
トロールがパス５２８に沿って移動する。ＴＡＸｉ＿Ｓｔａｔｅ．Ｐｒｏｆｉｌ
ｅ＿Ａｃｔｉｖｅ（ＴＡＸｉ＿状態．プロファイル＿アクティブ）４８２が「１
」にセットされ、ＴＡＸｉ＿Ｓｔａｔｅ．Ｐｒｏｆｉｌｅ＿Ｒｅｑｕｅｓｔ（Ｔ
ＡＸｉ＿状態．プロファイル＿要求）４８４が「０」にクリアされ、状態マシン
５１０が状態５３０に入る。
【０３３１】 パケット内のこの最初のエントリは、コンバータ１３６によるＣｏｎｔｅｘｔ
＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿アット＿ポイント）エントリ４３０の生成
を可能にする環境に過ぎない。プロファイル・パケット内の２番目およびそれ以
降のエントリについては、コンバータ１３６がＮｅａｒ＿Ｅｄｇｅ（ニア＿エッ
ジ）エントリ４４０のみを生成する。パケット内のその後のＣｏｎｔｅｘｔ＿Ａ
ｔ＿Ｐｏｉｎｔ（コンテキスト＿アット＿ポイント）エントリ４３０は、すべて
ＲＦＥメカニズムによって生成される。
＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿アット＿ポイント）エントリ４３０の生成
を可能にする環境に過ぎない。プロファイル・パケット内の２番目およびそれ以
降のエントリについては、コンバータ１３６がＮｅａｒ＿Ｅｄｇｅ（ニア＿エッ
ジ）エントリ４４０のみを生成する。パケット内のその後のＣｏｎｔｅｘｔ＿Ａ
ｔ＿Ｐｏｉｎｔ（コンテキスト＿アット＿ポイント）エントリ４３０は、すべて
ＲＦＥメカニズムによって生成される。
【０３３２】 状態５３０においては、Ｐｒｏｆｉｌｅ＿Ｒｅｑｕｅｓｔ（プロファイル＿要
求）４８４が「０」であり、Ｐｒｏｆｉｌｅ＿Ａｃｔｉｖｅ（プロファイル＿ア
クティブ）４８２が「１」である。少なくとも１つのプロファイル可能なイベン
ト（図４ｂの４１６）が認識されて記録され、プロファイル・パケット４２０が
進められ、プロファイラ４００は、次のプロファイル可能なイベント４１６を待
機する。次のプロファイル可能なイベント４１６が発生すると（５３２）、その
プロファイル可能なイベントがＴＡＸｉ＿Ｓｔａｔｅ．Ｐａｃｋｅｔ＿Ｒｅｇ（
ＴＡＸｉ＿状態．パケット＿レジスタ）４８９によって示される汎用レジスタ内
に記録される（５３４）。ＴＡＸｉインストラクションによってイベントが取り
込まれると（後述する図５ｂの説明を参照されたい）、コントロールが判断ボッ
クス５２６に到達する。プロファイル・レジスタの範囲がフルでなければ（（Ｔ
ＡＸｉ＿Ｓｔａｔｅ．Ｐａｃｋｅｔ＿Ｒｅｇ（ＴＡＸｉ＿状態．パケット＿レジ
スタ）４８９＋＋＜ＴＡＸｉ＿Ｃｏｎｔｒｏｌ．Ｐａｃｋｅｔ＿Ｒｅｇ＿Ｌａｓ
ｔ（ＴＡＸｉ＿コントロール．パケット＿レジスタ＿末尾）４７８−ＴＡＸｉ＿
Ｓｔａｔｅ．Ｐａｃｋｅｔ＿Ｒｅｇ（ＴＡＸｉ＿状態．パケット＿レジスタ）フ
ィールド４８９の古い値）が吟味された後、ＴＡＸｉ＿Ｓｔａｔｅ．Ｐａｃｋｅ
ｔ＿Ｒｅｇ（ＴＡＸｉ＿状態．パケット＿レジスタ）４８９がインクリメントさ
れる）、コントロールが状態５３０に戻り（５２８）、プロファイル可能なイベ
ント４１６の収集をさらに続ける。プロファイル・レジスタがフルの場合（ＴＡ
Ｘｉ＿Ｓｔａｔｅ．Ｐａｃｋｅｔ＿Ｒｅｇ（ＴＡＸｉ＿状態．パケット＿レジス
タ）４８９がＴＡＸｉ＿Ｃｏｎｔｒｏｌ．Ｐａｃｋｅｔ＿Ｒｅｇ＿Ｌａｓｔ（Ｔ
ＡＸｉ＿コントロール．パケット＿レジスタ＿末尾）４７８に等しい）、マシン
は、プロファイル例外５３６を取る。ＴＡＸｉ＿Ｓｔａｔｅ．Ｐａｃｋｅｔ＿Ｒ
ｅｇ（ＴＡＸｉ＿状態．パケット＿レジスタ）４８９は、比較の後にインクリメ
ントされる。プロファイル例外ハンドラは、収集したプロファイルを、アクショ
ン５２４において取り込まれたタイムスタンプとともにメモリ内のリング・バッ
ファ内にストアする。リング・バッファ内の次のロケーションをポイントするリ
ング・バッファの書き込みポインタは、Ｒ１５（表１のＲｉｎｇＢｕｆ」）によ
って示されるロケーションにストアされる。Ｒ１５が示すロケーションに収集済
みプロファイルがストアされた後、Ｒ１５は、プロファイル・パケットのサイズ
を用いてポスト‐インクリメントされる。ＴＡＸｉ＿Ｓｔａｔｅ．Ｐｒｏｆｉｌ
ｅ＿Ａｃｔｉｖｅ（ＴＡＸｉ＿状態．プロファイル＿アクティブ）４８２および
ＴＡＸｉ＿Ｓｔａｔｅ．Ｐｒｏｆｉｌｅ＿Ｒｅｑｕｅｓｔ（ＴＡＸｉ＿状態．プ
ロファイル＿要求）４８４がともに「０」にクリアされコントロールが開始状態
５１２に戻る（５３８）。
求）４８４が「０」であり、Ｐｒｏｆｉｌｅ＿Ａｃｔｉｖｅ（プロファイル＿ア
クティブ）４８２が「１」である。少なくとも１つのプロファイル可能なイベン
ト（図４ｂの４１６）が認識されて記録され、プロファイル・パケット４２０が
進められ、プロファイラ４００は、次のプロファイル可能なイベント４１６を待
機する。次のプロファイル可能なイベント４１６が発生すると（５３２）、その
プロファイル可能なイベントがＴＡＸｉ＿Ｓｔａｔｅ．Ｐａｃｋｅｔ＿Ｒｅｇ（
ＴＡＸｉ＿状態．パケット＿レジスタ）４８９によって示される汎用レジスタ内
に記録される（５３４）。ＴＡＸｉインストラクションによってイベントが取り
込まれると（後述する図５ｂの説明を参照されたい）、コントロールが判断ボッ
クス５２６に到達する。プロファイル・レジスタの範囲がフルでなければ（（Ｔ
ＡＸｉ＿Ｓｔａｔｅ．Ｐａｃｋｅｔ＿Ｒｅｇ（ＴＡＸｉ＿状態．パケット＿レジ
スタ）４８９＋＋＜ＴＡＸｉ＿Ｃｏｎｔｒｏｌ．Ｐａｃｋｅｔ＿Ｒｅｇ＿Ｌａｓ
ｔ（ＴＡＸｉ＿コントロール．パケット＿レジスタ＿末尾）４７８−ＴＡＸｉ＿
Ｓｔａｔｅ．Ｐａｃｋｅｔ＿Ｒｅｇ（ＴＡＸｉ＿状態．パケット＿レジスタ）フ
ィールド４８９の古い値）が吟味された後、ＴＡＸｉ＿Ｓｔａｔｅ．Ｐａｃｋｅ
ｔ＿Ｒｅｇ（ＴＡＸｉ＿状態．パケット＿レジスタ）４８９がインクリメントさ
れる）、コントロールが状態５３０に戻り（５２８）、プロファイル可能なイベ
ント４１６の収集をさらに続ける。プロファイル・レジスタがフルの場合（ＴＡ
Ｘｉ＿Ｓｔａｔｅ．Ｐａｃｋｅｔ＿Ｒｅｇ（ＴＡＸｉ＿状態．パケット＿レジス
タ）４８９がＴＡＸｉ＿Ｃｏｎｔｒｏｌ．Ｐａｃｋｅｔ＿Ｒｅｇ＿Ｌａｓｔ（Ｔ
ＡＸｉ＿コントロール．パケット＿レジスタ＿末尾）４７８に等しい）、マシン
は、プロファイル例外５３６を取る。ＴＡＸｉ＿Ｓｔａｔｅ．Ｐａｃｋｅｔ＿Ｒ
ｅｇ（ＴＡＸｉ＿状態．パケット＿レジスタ）４８９は、比較の後にインクリメ
ントされる。プロファイル例外ハンドラは、収集したプロファイルを、アクショ
ン５２４において取り込まれたタイムスタンプとともにメモリ内のリング・バッ
ファ内にストアする。リング・バッファ内の次のロケーションをポイントするリ
ング・バッファの書き込みポインタは、Ｒ１５（表１のＲｉｎｇＢｕｆ」）によ
って示されるロケーションにストアされる。Ｒ１５が示すロケーションに収集済
みプロファイルがストアされた後、Ｒ１５は、プロファイル・パケットのサイズ
を用いてポスト‐インクリメントされる。ＴＡＸｉ＿Ｓｔａｔｅ．Ｐｒｏｆｉｌ
ｅ＿Ａｃｔｉｖｅ（ＴＡＸｉ＿状態．プロファイル＿アクティブ）４８２および
ＴＡＸｉ＿Ｓｔａｔｅ．Ｐｒｏｆｉｌｅ＿Ｒｅｑｕｅｓｔ（ＴＡＸｉ＿状態．プ
ロファイル＿要求）４８４がともに「０」にクリアされコントロールが開始状態
５１２に戻る（５３８）。
【０３３３】 状態マシン５１０が状態５３０にある間に、つまりプロファイル・パケットの
進行中にＴＡＸｉ＿Ｔｉｍｅｒｓ．Ｐｒｏｆｉｌｅ＿Ｔｉｍｅｒ（ＴＡＸｉ＿タ
イマ．プロファイル＿タイマ）４９２がタイムアウトすると状態マシン５１０が
ＴＡＸｉ＿Ｓｔａｔｅ．Ｐｒｏｆｉｌｅ＿Ａｃｔｉｖｅ（ＴＡＸｉ＿状態．プロ
ファイル＿アクティブ）４８２およびＴＡＸｉ＿Ｓｔａｔｅ．Ｐｒｏｆｉｌｅ＿
Ｒｅｑｕｅｓｔ（ＴＡＸｉ＿状態．プロファイル＿要求）４８４をともに「１」
にセットし、状態５４２に遷移する（５４０）。
進行中にＴＡＸｉ＿Ｔｉｍｅｒｓ．Ｐｒｏｆｉｌｅ＿Ｔｉｍｅｒ（ＴＡＸｉ＿タ
イマ．プロファイル＿タイマ）４９２がタイムアウトすると状態マシン５１０が
ＴＡＸｉ＿Ｓｔａｔｅ．Ｐｒｏｆｉｌｅ＿Ａｃｔｉｖｅ（ＴＡＸｉ＿状態．プロ
ファイル＿アクティブ）４８２およびＴＡＸｉ＿Ｓｔａｔｅ．Ｐｒｏｆｉｌｅ＿
Ｒｅｑｕｅｓｔ（ＴＡＸｉ＿状態．プロファイル＿要求）４８４をともに「１」
にセットし、状態５４２に遷移する（５４０）。
【０３３４】 状態５４２の振る舞いは、おおむね状態５３０に類似であり、部分的に完成し
たパケットが進行され、新しいプロファイル可能なイベント４１６が生じるとそ
のログ（５４４）が行なわれる。状態５３０と状態５４２の違いは、パケットが
完成したときに現れる。状態５４２からのプロファイル・レジスタ−フル例外５
４８は、プロファイル例外５３６と同様にプロファイル・レジスタをメモリに移
すが、遷移５４６の一部として、ＴＡＸｉ＿Ｓｔａｔｅ．Ｐｒｏｆｉｌｅ＿Ｒｅ
ｑｕｅｓｔ（ＴＡＸｉ＿状態．プロファイル＿要求）４８４を「１」にセットし
て状態５１８に遷移する点が、それを「０」にセットして状態５１２に遷移し、
次のタイムアウト（５１６）を待機する遷移５３８とは異なる。状態５１８から
は、次のタイムアウト（５１６）を待機することなく、直ちに次の「開始パケッ
ト」イベント４１８に応答して次のパケットの収集を開始することができる。こ
れは、保留されているタイムアウトの、１レベルのキューイングをもたらす。
たパケットが進行され、新しいプロファイル可能なイベント４１６が生じるとそ
のログ（５４４）が行なわれる。状態５３０と状態５４２の違いは、パケットが
完成したときに現れる。状態５４２からのプロファイル・レジスタ−フル例外５
４８は、プロファイル例外５３６と同様にプロファイル・レジスタをメモリに移
すが、遷移５４６の一部として、ＴＡＸｉ＿Ｓｔａｔｅ．Ｐｒｏｆｉｌｅ＿Ｒｅ
ｑｕｅｓｔ（ＴＡＸｉ＿状態．プロファイル＿要求）４８４を「１」にセットし
て状態５１８に遷移する点が、それを「０」にセットして状態５１２に遷移し、
次のタイムアウト（５１６）を待機する遷移５３８とは異なる。状態５１８から
は、次のタイムアウト（５１６）を待機することなく、直ちに次の「開始パケッ
ト」イベント４１８に応答して次のパケットの収集を開始することができる。こ
れは、保留されているタイムアウトの、１レベルのキューイングをもたらす。
【０３３５】 プロファイル・パケットの収集は、多くのイベントによって、パケットの途中
で中止されることがある（５５０、５５２）。たとえば、中止パケット・イベン
ト・コードが与えられることがある（図４ｂの行０．１０１１）−−このイベン
ト・コードを伴うＲＦＥは、ＴＡＸｉ＿Ｓｔａｔｅ．Ｐｒｏｆｉｌｅ＿Ａｃｔｉ
ｖｅ（ＴＡＸｉ＿状態．プロファイル＿アクティブ）４８２をクリアし、続いて
それがカレント・プロファイル・パケットを破棄し、少なくとも次のプロファイ
ル・タイマのタイムアウトまで、プロファイル収集を中止する。プロファイリン
グのイネーブルに関する述部（前述のセクションＶ．ＥにおけるＴＡＸｉ＿Ｃｏ
ｎｔｒｏｌ（ＴＡＸｉ＿コントロール）４６０の説明から）が満たされなくなる
場合には、パケットが中止される。たとえば、良好な振る舞いを有していないメ
モリのページ（たとえばＩ／Ｏバス上のページ）にコントロールが渡った場合、
あるいは４ＫのページＩ−ＴＬＢエントリを有していないページ上にインストラ
クションのバイトがある場合、またはＸ８６実行モードが、ＴＡＸｉ＿Ｃｏｎｔ
ｒｏｌ．Ｇｌｏｂａｌ＿ＴＡＸｉ＿Ｅｎａｂｌｅｓ（ＴＡＸｉ＿コントロール．
グローバル＿ＴＡＸｉ＿イネーブルズ）ビット４７０、４７２においてプロファ
イリングがイネーブルされていないモードに遷移した場合には、パケットが中止
されることになる。この中止プロトコル（５５０、５５２）は、ホット・スポッ
ト・ディテクタ１２２に対して、脱漏を招くことなく、各パケットがＸ８６マシ
ンの実際の実行パスを記述することを保証する。
で中止されることがある（５５０、５５２）。たとえば、中止パケット・イベン
ト・コードが与えられることがある（図４ｂの行０．１０１１）−−このイベン
ト・コードを伴うＲＦＥは、ＴＡＸｉ＿Ｓｔａｔｅ．Ｐｒｏｆｉｌｅ＿Ａｃｔｉ
ｖｅ（ＴＡＸｉ＿状態．プロファイル＿アクティブ）４８２をクリアし、続いて
それがカレント・プロファイル・パケットを破棄し、少なくとも次のプロファイ
ル・タイマのタイムアウトまで、プロファイル収集を中止する。プロファイリン
グのイネーブルに関する述部（前述のセクションＶ．ＥにおけるＴＡＸｉ＿Ｃｏ
ｎｔｒｏｌ（ＴＡＸｉ＿コントロール）４６０の説明から）が満たされなくなる
場合には、パケットが中止される。たとえば、良好な振る舞いを有していないメ
モリのページ（たとえばＩ／Ｏバス上のページ）にコントロールが渡った場合、
あるいは４ＫのページＩ−ＴＬＢエントリを有していないページ上にインストラ
クションのバイトがある場合、またはＸ８６実行モードが、ＴＡＸｉ＿Ｃｏｎｔ
ｒｏｌ．Ｇｌｏｂａｌ＿ＴＡＸｉ＿Ｅｎａｂｌｅｓ（ＴＡＸｉ＿コントロール．
グローバル＿ＴＡＸｉ＿イネーブルズ）ビット４７０、４７２においてプロファ
イリングがイネーブルされていないモードに遷移した場合には、パケットが中止
されることになる。この中止プロトコル（５５０、５５２）は、ホット・スポッ
ト・ディテクタ１２２に対して、脱漏を招くことなく、各パケットがＸ８６マシ
ンの実際の実行パスを記述することを保証する。
【０３３６】 Ｘ８６コードから『タペストリー』コードへの遷移は（たとえば、プローブ例
外の成功；後述のセクションＶＩを参照されたい）、中止（５５０、５５２）イ
ベントとなることがある。プロファイラ４００は、その構成から、中止したパケ
ットを完全に破棄するか、あるいはパディング後に部分的なパケットを、中止（
５５０、５５２）が発生する前にリング・バッファに移すかを選択することがで
きる。この選択は、Ｘ８６−『タペストリー』遷移ハンドラ３２０のコード内に
インプリメントされている。
外の成功；後述のセクションＶＩを参照されたい）、中止（５５０、５５２）イ
ベントとなることがある。プロファイラ４００は、その構成から、中止したパケ
ットを完全に破棄するか、あるいはパディング後に部分的なパケットを、中止（
５５０、５５２）が発生する前にリング・バッファに移すかを選択することがで
きる。この選択は、Ｘ８６−『タペストリー』遷移ハンドラ３２０のコード内に
インプリメントされている。
【０３３７】 図５ｂは、プロファイラ４００の一部の、プロファイル・エントリ４３０、４
４０をプロセッサ・レジスタ内に収集し、フォーマットを行うロジック５５４を
示したブロック図である。ロジック５５４に対する入力には、ＴＡＸｉ＿Ｓｔａ
ｔｅ（ＴＡＸｉ＿状態）レジスタ４８０、およびコンバータ１３６内においてＸ
８６インストラクション・デコード・ロジック５５６によって生成された多数の
ラインが含まれる。ロジック５５４の出力は、レジスタ５９４内のプロファイル
・エントリである。ロジック５５４は、全体的にはプロセッサのパイプラインに
類似であり、パイプライン・ステージが図５ｂの水平の帯状に表され、プロセッ
シングが図の上から下に向かう。各ステージは、Ｘ８６のインストラクション境
界５６６によってクロックされる。ここで、前述の図１ｃの説明から、整列ステ
ージ１３０がＸ８６インストラクション・ストリームをパーズし、完全なＸ８６
インストラクションおよびストアされた形式の空間的な境界を識別していたこと
を想起されたい。変換ステージ１３４、１３６は、さらにＸ８６インストラクシ
ョンをデコードし、複雑なＸ８６ ＣＩＳＣを『タペストリー』パイプライン１
２０による実行のための単純なＲＩＳＣインストラクションに分解する。Ｘ８６
インストラクションの間の時間分割は、コンバータ１３６から発行された構成上
の『タペストリー』インストラクションのレシピの最後のインストラクション上
におけるタグ５６６によってマークされる。Ｘ８６インストラクションの間の時
間境界は、『タペストリー』ＰＳＷのビット、ＰＳＷ．Ｘ８６＿Ｃｏｍｐｌｅｔ
ｅｄ（ＰＳＷ．Ｘ８６＿完了）５６６内にフラグ設定される。コンバータ・レシ
ピ内の最初のネイティブ・インストラクション（『タペストリー』インストラク
ションとなることもある）は、ＰＳＷ．Ｘ８６＿Ｃｏｍｐｌｅｔｅｄ（ＰＳＷ．
Ｘ８６＿完了）５６６を「０」にリセットする。コンバータ・レシピ内の最後の
ネイティブ・インストラクションは、ＰＳＷ．Ｘ８６＿Ｃｏｍｐｌｅｔｅｄ（Ｐ
ＳＷ．Ｘ８６＿完了）５６６を「１」にセットする。コンバータ・レシピが含ん
でいるネイティブ・インストラクションが１つだけである場合には、ＰＳＷ．Ｘ
８６＿Ｃｏｍｐｌｅｔｅｄ（ＰＳＷ．Ｘ８６＿完了）５６６が「１」にセットさ
れる。エミュレータ・トラップが、コンバータ・レシピの最後のインストラクシ
ョンになることが保証されているため、エミュレートされたインストラクション
・レシピの正常な完了に応答して、ＰＳＷ．Ｘ８６＿Ｃｏｍｐｌｅｔｅｄ（ＰＳ
Ｗ．Ｘ８６＿完了）５６６が「１」にセットされる。
４０をプロセッサ・レジスタ内に収集し、フォーマットを行うロジック５５４を
示したブロック図である。ロジック５５４に対する入力には、ＴＡＸｉ＿Ｓｔａ
ｔｅ（ＴＡＸｉ＿状態）レジスタ４８０、およびコンバータ１３６内においてＸ
８６インストラクション・デコード・ロジック５５６によって生成された多数の
ラインが含まれる。ロジック５５４の出力は、レジスタ５９４内のプロファイル
・エントリである。ロジック５５４は、全体的にはプロセッサのパイプラインに
類似であり、パイプライン・ステージが図５ｂの水平の帯状に表され、プロセッ
シングが図の上から下に向かう。各ステージは、Ｘ８６のインストラクション境
界５６６によってクロックされる。ここで、前述の図１ｃの説明から、整列ステ
ージ１３０がＸ８６インストラクション・ストリームをパーズし、完全なＸ８６
インストラクションおよびストアされた形式の空間的な境界を識別していたこと
を想起されたい。変換ステージ１３４、１３６は、さらにＸ８６インストラクシ
ョンをデコードし、複雑なＸ８６ ＣＩＳＣを『タペストリー』パイプライン１
２０による実行のための単純なＲＩＳＣインストラクションに分解する。Ｘ８６
インストラクションの間の時間分割は、コンバータ１３６から発行された構成上
の『タペストリー』インストラクションのレシピの最後のインストラクション上
におけるタグ５６６によってマークされる。Ｘ８６インストラクションの間の時
間境界は、『タペストリー』ＰＳＷのビット、ＰＳＷ．Ｘ８６＿Ｃｏｍｐｌｅｔ
ｅｄ（ＰＳＷ．Ｘ８６＿完了）５６６内にフラグ設定される。コンバータ・レシ
ピ内の最初のネイティブ・インストラクション（『タペストリー』インストラク
ションとなることもある）は、ＰＳＷ．Ｘ８６＿Ｃｏｍｐｌｅｔｅｄ（ＰＳＷ．
Ｘ８６＿完了）５６６を「０」にリセットする。コンバータ・レシピ内の最後の
ネイティブ・インストラクションは、ＰＳＷ．Ｘ８６＿Ｃｏｍｐｌｅｔｅｄ（Ｐ
ＳＷ．Ｘ８６＿完了）５６６を「１」にセットする。コンバータ・レシピが含ん
でいるネイティブ・インストラクションが１つだけである場合には、ＰＳＷ．Ｘ
８６＿Ｃｏｍｐｌｅｔｅｄ（ＰＳＷ．Ｘ８６＿完了）５６６が「１」にセットさ
れる。エミュレータ・トラップが、コンバータ・レシピの最後のインストラクシ
ョンになることが保証されているため、エミュレートされたインストラクション
・レシピの正常な完了に応答して、ＰＳＷ．Ｘ８６＿Ｃｏｍｐｌｅｔｅｄ（ＰＳ
Ｗ．Ｘ８６＿完了）５６６が「１」にセットされる。
【０３３８】 『タペストリー』プロセッサは、プロセッサ・レジスタ５９４から汎用レジス
タ内にプロファイル・エントリを取り込むための特殊なインストラクションを提
供する。この特殊なインストラクションは、「ＴＡＸｉインストラクション」と
呼ばれる。ＴＡＸｉインストラクションは、プロファイル・エントリの取り込み
がなされようとしているときに『タペストリー』パイプライン内に差し込まれる
。ここで、前述の図１ｃの説明から、コンバータ１３６が各Ｘ８６インストラク
ションをＸ８６インストラクションに関する「レシピ」に従って１ないしは複数
の『タペストリー』インストラクションに分解していたことを想起されたい。Ｔ
ＡＸｉインストラクションは、プロファイラ４００およびコンバータ１３６の協
働の下にパイプライン内に差し込まれるもう１つの『タペストリー』インストラ
クションに過ぎない。つまり、プロファイル生成は、基本的な『タペストリー』
インストラクション実行サイクルの統合された一部である。ＴＡＸｉインストラ
クションは、通常、コントロールの移動のディスティネーションにおけるインス
トラクションに関するレシピの開始時にパイプライン内に差し込まれる。ハード
ウエアをインプリメントする側の選択肢として、ＴＡＸｉインストラクションを
『タペストリー』インストラクション・セット内にエンコーディング可能でない
特殊な移動インストラクションとするか、プロセッサ・レジスタから移動可能で
あるとすることができる。インプリメンテーション上の選択に応じて、インスト
ラクションを「レジスタ５９４から汎用レジスタＴＡＸｉ＿Ｓｔａｔｅ．Ｐａｃ
ｋｅｔ＿Ｒｅｇ（ＴＡＸｉ＿状態．パケット＿レジスタ）フィールド４８９に移
動」の形式とすることも可能であり、またコンバータ１３６がレジスタ５９４の
内容を抽出し、この６４ビットのデータのムーブ‐イミディエート（イミディエ
ートを移動）を、ＴＡＸｉ＿Ｓｔａｔｅ．Ｐａｃｋｅｔ＿Ｒｅｇ（ＴＡＸｉ＿状
態．パケット＿レジスタ）４８９によって指定されるプロファイル収集汎用レジ
スタに差し込むこともできる。
タ内にプロファイル・エントリを取り込むための特殊なインストラクションを提
供する。この特殊なインストラクションは、「ＴＡＸｉインストラクション」と
呼ばれる。ＴＡＸｉインストラクションは、プロファイル・エントリの取り込み
がなされようとしているときに『タペストリー』パイプライン内に差し込まれる
。ここで、前述の図１ｃの説明から、コンバータ１３６が各Ｘ８６インストラク
ションをＸ８６インストラクションに関する「レシピ」に従って１ないしは複数
の『タペストリー』インストラクションに分解していたことを想起されたい。Ｔ
ＡＸｉインストラクションは、プロファイラ４００およびコンバータ１３６の協
働の下にパイプライン内に差し込まれるもう１つの『タペストリー』インストラ
クションに過ぎない。つまり、プロファイル生成は、基本的な『タペストリー』
インストラクション実行サイクルの統合された一部である。ＴＡＸｉインストラ
クションは、通常、コントロールの移動のディスティネーションにおけるインス
トラクションに関するレシピの開始時にパイプライン内に差し込まれる。ハード
ウエアをインプリメントする側の選択肢として、ＴＡＸｉインストラクションを
『タペストリー』インストラクション・セット内にエンコーディング可能でない
特殊な移動インストラクションとするか、プロセッサ・レジスタから移動可能で
あるとすることができる。インプリメンテーション上の選択に応じて、インスト
ラクションを「レジスタ５９４から汎用レジスタＴＡＸｉ＿Ｓｔａｔｅ．Ｐａｃ
ｋｅｔ＿Ｒｅｇ（ＴＡＸｉ＿状態．パケット＿レジスタ）フィールド４８９に移
動」の形式とすることも可能であり、またコンバータ１３６がレジスタ５９４の
内容を抽出し、この６４ビットのデータのムーブ‐イミディエート（イミディエ
ートを移動）を、ＴＡＸｉ＿Ｓｔａｔｅ．Ｐａｃｋｅｔ＿Ｒｅｇ（ＴＡＸｉ＿状
態．パケット＿レジスタ）４８９によって指定されるプロファイル収集汎用レジ
スタに差し込むこともできる。
【０３３９】 整列および変換のパイプライン・ステージ（図１ｃの１３０、１３４、１３６
）のインストラクション・デコード・ロジック５５６は、カレント・インストラ
クションおよび各インストラクションの特定の他のプロファイル可能なプロパテ
ィを記述する信号５５８〜５６２を生成し、この記述がラッチされる。生成され
る情報には、インストラクションの長さ５５８（インストラクションがプロファ
イル可能なＮｅａｒ＿Ｅｄｇｅ（ニア＿エッジ）イベント４１６を生成する場合
には、Ｎｅａｒ＿Ｅｄｇｅ（ニア＿エッジ）エントリ４４０のｄｏｎｅ＿ｌｅｎ
ｇｔｈ（終了＿長さ）４４１（ビット＜６４：６１＞）になる）、インストラク
ションの最後のバイトに関するページ・フレーム５５９（Ｎｅａｒ＿Ｅｄｇｅ（
ニア＿エッジ）エントリ４４０のｄｏｎｅ＿ｂｙｔｅ（終了＿バイト）４４５（
ビット５９：４４＞））、および次のインストラクションの最初のバイトのペー
ジ・フレーム５６０およびバイトのオフセット５６１（Ｎｅａｒ＿Ｅｄｇｅ（ニ
ア＿エッジ）４４０またはＣｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿
アット＿ポイント）４３０のビット＜２７：００＞、すなわちｎｅｘｔ＿ｆｒａ
ｍｅ（次の＿フレーム）４３８、４４８およびｎｅｘｔ＿ｂｙｔｅ（次の＿バイ
ト）４３９、４４９）。さらにデコード・ロジック５５６によって生成されるも
のの中には、コンバータ１３６がそのインストラクションを実行するときにＸ８
６インストラクションに関連付けされる生のイベント・コード５６２、そのイン
ストラクションがページ境界上で終了するか、あるいはそれをまたぐかの表示５
６３、そのインストラクションがコントロールの移動であるか（条件付きまたは
条件なし）の表示５８４、ＰＣ相対ブランチが順方向か逆方向かの表示、および
コンバータ１３６は現在アクティブか否かの表示（続いてそれがＰＳＷからコピ
ーされる）５９０がある。
）のインストラクション・デコード・ロジック５５６は、カレント・インストラ
クションおよび各インストラクションの特定の他のプロファイル可能なプロパテ
ィを記述する信号５５８〜５６２を生成し、この記述がラッチされる。生成され
る情報には、インストラクションの長さ５５８（インストラクションがプロファ
イル可能なＮｅａｒ＿Ｅｄｇｅ（ニア＿エッジ）イベント４１６を生成する場合
には、Ｎｅａｒ＿Ｅｄｇｅ（ニア＿エッジ）エントリ４４０のｄｏｎｅ＿ｌｅｎ
ｇｔｈ（終了＿長さ）４４１（ビット＜６４：６１＞）になる）、インストラク
ションの最後のバイトに関するページ・フレーム５５９（Ｎｅａｒ＿Ｅｄｇｅ（
ニア＿エッジ）エントリ４４０のｄｏｎｅ＿ｂｙｔｅ（終了＿バイト）４４５（
ビット５９：４４＞））、および次のインストラクションの最初のバイトのペー
ジ・フレーム５６０およびバイトのオフセット５６１（Ｎｅａｒ＿Ｅｄｇｅ（ニ
ア＿エッジ）４４０またはＣｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿
アット＿ポイント）４３０のビット＜２７：００＞、すなわちｎｅｘｔ＿ｆｒａ
ｍｅ（次の＿フレーム）４３８、４４８およびｎｅｘｔ＿ｂｙｔｅ（次の＿バイ
ト）４３９、４４９）。さらにデコード・ロジック５５６によって生成されるも
のの中には、コンバータ１３６がそのインストラクションを実行するときにＸ８
６インストラクションに関連付けされる生のイベント・コード５６２、そのイン
ストラクションがページ境界上で終了するか、あるいはそれをまたぐかの表示５
６３、そのインストラクションがコントロールの移動であるか（条件付きまたは
条件なし）の表示５８４、ＰＣ相対ブランチが順方向か逆方向かの表示、および
コンバータ１３６は現在アクティブか否かの表示（続いてそれがＰＳＷからコピ
ーされる）５９０がある。
【０３４０】 次のＸ８６インストラクションの境界５６６において、完了直後のインストラ
クションからの情報が信号５５８、５５９、５６１からレジスタ５６８、５６９
、５７０にクロックされる。レジスタ５６８、５６９、５７０は、Ｘ８６インス
トラクションに関する時間的にシフトする情報を、プロファイル・エントリの取
り込みが行なわれる場合に、次のインストラクションの間において使用できるよ
うにするための単なるバッファである。ネイティブのコントロール移動インスト
ラクションが必ず、Ｘ８６移動インストラクションに関するレシピの最後のイン
ストラクションになることから、移動のディスティネーションのアドレスの仮想
‐物理アドレス変換は（特に、ＴＬＢミスの場合）、移動インストラクション自
体が完了するまで得られない。イベントの取り込みが行なわれようとしている場
合には、ＴＡＸｉプロファイル取り込みインストラクションが、ディスティネー
ション・インストラクションのレシピ内における最初のインストラクションとし
てパイプライン内に差し込まれる。このように、時間的なシフトは、ディスティ
ネーションのアドレス変換が解決されるまでプロファイル・エントリの取り込み
を遅延させる。レジスタ５６９、５７０は、ともにＮｅａｒ＿Ｅｄｇｅ（ニア＿
エッジ）プロファイル・エントリ４３０の「ｄｏｎｅ（終了）」部分（ビット＜
５９：３２＞）を用いて、２８ビットのバス５７２をドライブする。
クションからの情報が信号５５８、５５９、５６１からレジスタ５６８、５６９
、５７０にクロックされる。レジスタ５６８、５６９、５７０は、Ｘ８６インス
トラクションに関する時間的にシフトする情報を、プロファイル・エントリの取
り込みが行なわれる場合に、次のインストラクションの間において使用できるよ
うにするための単なるバッファである。ネイティブのコントロール移動インスト
ラクションが必ず、Ｘ８６移動インストラクションに関するレシピの最後のイン
ストラクションになることから、移動のディスティネーションのアドレスの仮想
‐物理アドレス変換は（特に、ＴＬＢミスの場合）、移動インストラクション自
体が完了するまで得られない。イベントの取り込みが行なわれようとしている場
合には、ＴＡＸｉプロファイル取り込みインストラクションが、ディスティネー
ション・インストラクションのレシピ内における最初のインストラクションとし
てパイプライン内に差し込まれる。このように、時間的なシフトは、ディスティ
ネーションのアドレス変換が解決されるまでプロファイル・エントリの取り込み
を遅延させる。レジスタ５６９、５７０は、ともにＮｅａｒ＿Ｅｄｇｅ（ニア＿
エッジ）プロファイル・エントリ４３０の「ｄｏｎｅ（終了）」部分（ビット＜
５９：３２＞）を用いて、２８ビットのバス５７２をドライブする。
【０３４１】 同時に、Ｃｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿アット＿ポイン
ト）エントリ４４０のビット＜５９：３２＞に相当する形式のカレントＸ８６イ
ンストラクションに関するＸ８６プロセッサ・コンテキストが、２８ビットのバ
ス５７４において使用可能になる。
ト）エントリ４４０のビット＜５９：３２＞に相当する形式のカレントＸ８６イ
ンストラクションに関するＸ８６プロセッサ・コンテキストが、２８ビットのバ
ス５７４において使用可能になる。
【０３４２】 イベント・コードは回路５７６、５９１によって生成され、以下に説明するよ
うにプロファイル・エントリの取り込みをコントロールするために使用される。
うにプロファイル・エントリの取り込みをコントロールするために使用される。
【０３４３】 Ｘ８６インストラクション・デコード・ロジック５５６が、各Ｘ８６インスト
ラクションに関する新しい生のイベント・コード５６２を生成する。このイベン
ト・コードは、コントロール移動インストラクション（図４ｂのイベント・コー
ド１．００００〜１．１０１１）、ページ・フレームの最後のバイトをまたぐか
、その上で終了するインストラクション（図４ｂのコード１．１１１１（４０８
））、あるいはそのほかすべてのケースに関するデフォルトのコンバータ・イベ
ント・コード（図４ｂの１．１１１０（４０６））を指定する。（エミュレータ
３１６内において実行されるインストラクションに関しては、コンバータ１３６
によるそのインストラクションのパーズに従って、ロジック５７６、５７８がデ
フォルトのイベント・コード１．１１１０（４０６）またはページ渡りを示すイ
ベント・コード１．１１１１（４０８）を生成し、その後この生のイベント・コ
ード５６２が、Ｘ８６インストラクションのエミュレーション・ルーチンの最後
にＲＦＥインストラクションのイベント・コード・イミディエート・フィールド
５８８によって上書きされるか、選択される。）
ラクションに関する新しい生のイベント・コード５６２を生成する。このイベン
ト・コードは、コントロール移動インストラクション（図４ｂのイベント・コー
ド１．００００〜１．１０１１）、ページ・フレームの最後のバイトをまたぐか
、その上で終了するインストラクション（図４ｂのコード１．１１１１（４０８
））、あるいはそのほかすべてのケースに関するデフォルトのコンバータ・イベ
ント・コード（図４ｂの１．１１１０（４０６））を指定する。（エミュレータ
３１６内において実行されるインストラクションに関しては、コンバータ１３６
によるそのインストラクションのパーズに従って、ロジック５７６、５７８がデ
フォルトのイベント・コード１．１１１０（４０６）またはページ渡りを示すイ
ベント・コード１．１１１１（４０８）を生成し、その後この生のイベント・コ
ード５６２が、Ｘ８６インストラクションのエミュレーション・ルーチンの最後
にＲＦＥインストラクションのイベント・コード・イミディエート・フィールド
５８８によって上書きされるか、選択される。）
【０３４４】 インストラクションがコントロール移動インストラクションでない場合には、
回路５７８が「ページ境界をまたぐ」信号５６３を使用して下位ビットをセット
することにより、２つの特殊な「非イベント」イベント・コード１．１１１０（
４０６）および１．１１１１（４０８）（シーケンシャル・フローまたはページ
の渡り）を作る。
回路５７８が「ページ境界をまたぐ」信号５６３を使用して下位ビットをセット
することにより、２つの特殊な「非イベント」イベント・コード１．１１１０（
４０６）および１．１１１１（４０８）（シーケンシャル・フローまたはページ
の渡り）を作る。
【０３４５】 ＭＵＸ ５８０は、インストラクション・デコード・ロジック５５６によって
生成された生のイベント・コード５６２、および回路５７８からの１．１１１ｘ
「非イベント」イベント・コード４０６、４０８の中から、次に示すメカニズム
により選択を行って最終的なコンバータ・イベント・コード５８２を生成する。
カレント・インストラクションがライン５８４によって示されるような「コント
ロール移動」（条件なしまたは条件付きの移動）であるか、あるいはブランチの
予測子によってブランチが行なわれると予測（５８６）されている場合、ＭＵＸ
５８０がデコード・ロジック５５６によって生成された生のイベント・コード
５６２を選択するが、それ以外の場合には、ＭＵＸ ５８０が１．１１１ｘ回路
５７８からの「非イベント」イベント・コードを選択する。
生成された生のイベント・コード５６２、および回路５７８からの１．１１１ｘ
「非イベント」イベント・コード４０６、４０８の中から、次に示すメカニズム
により選択を行って最終的なコンバータ・イベント・コード５８２を生成する。
カレント・インストラクションがライン５８４によって示されるような「コント
ロール移動」（条件なしまたは条件付きの移動）であるか、あるいはブランチの
予測子によってブランチが行なわれると予測（５８６）されている場合、ＭＵＸ
５８０がデコード・ロジック５５６によって生成された生のイベント・コード
５６２を選択するが、それ以外の場合には、ＭＵＸ ５８０が１．１１１ｘ回路
５７８からの「非イベント」イベント・コードを選択する。
【０３４６】 ブランチが行なわれると予測（５８６）されている場合には、ＭＵＸ ５８０
が、インストラクションに関連付けされている生の条件付きブランチ・イベント
・コード５６２を選択する。ブランチが行なわれないと予測（５８６）されてい
る場合には、ＭＵＸ ５８０が、回路５７８から１．１１１ｘ「非イベント」イ
ベント・コード（ページ境界イベント・コード１．１１１１（４０８）もしくは
デフォルトのイベント・コード１．１１１０（４０６）のいずれか）を選択する
。ここで、ネイティブのコントロール移動インストラクションが、必ず、Ｘ８６
移動インストラクションに関するレシピの最後のインストラクションになり、Ｔ
ＡＸｉプロファイル取り込みインストラクションが、プロファイル可能な移動の
ディスティネーションレシピ内の最初のインストラクションとしてパイプライン
内に差し込またことを想起されたい。つまり、ブランチの予測５８６が正しくな
いとわかった場合には、レジスタ５９４の内容をＴＡＸｉ＿Ｓｔａｔｅ．Ｐａｃ
ｋｅｔ＿Ｒｅｇ（ＴＡＸｉ＿状態．パケット＿レジスタ）４８９によってポイン
トされる次の汎用レジスタの内容を取り込むＴＡＸｉインストラクションも含め
て、コンバータ１３６から下流の全パイプライン（図１ｃの１２０）がフラッシ
ュされる。（これは、そのＴＡＸｉインストラクションが、Ｘ８６レシピの末尾
になるネイティブ・ブランチ・インストラクションに続くパイプラインに差し込
まれることによる。）インストラクション・ストリームが、予測誤りのブランチ
からリターンされる。このリターンに応答して、ブランチ予測ライン５８６に正
しい予測値が表明され、それによりＭＵＸ ５８０が正しいイベント・コードを
選択し、ＴＡＸｉインストラクションが正しく差し込まれるか、あるいは差し込
まれないことになる。このイベント・コードの解決によって、プロファイル・パ
ケットは、ページ境界をまたぐ（もしくは境界上で終わる）、採用されたブラン
チもしくは採用された条件付きブランチを適正に記録し、かつページ境界をクロ
スしない、採用されなかったブランチを適正に除外することが可能になる。
が、インストラクションに関連付けされている生の条件付きブランチ・イベント
・コード５６２を選択する。ブランチが行なわれないと予測（５８６）されてい
る場合には、ＭＵＸ ５８０が、回路５７８から１．１１１ｘ「非イベント」イ
ベント・コード（ページ境界イベント・コード１．１１１１（４０８）もしくは
デフォルトのイベント・コード１．１１１０（４０６）のいずれか）を選択する
。ここで、ネイティブのコントロール移動インストラクションが、必ず、Ｘ８６
移動インストラクションに関するレシピの最後のインストラクションになり、Ｔ
ＡＸｉプロファイル取り込みインストラクションが、プロファイル可能な移動の
ディスティネーションレシピ内の最初のインストラクションとしてパイプライン
内に差し込またことを想起されたい。つまり、ブランチの予測５８６が正しくな
いとわかった場合には、レジスタ５９４の内容をＴＡＸｉ＿Ｓｔａｔｅ．Ｐａｃ
ｋｅｔ＿Ｒｅｇ（ＴＡＸｉ＿状態．パケット＿レジスタ）４８９によってポイン
トされる次の汎用レジスタの内容を取り込むＴＡＸｉインストラクションも含め
て、コンバータ１３６から下流の全パイプライン（図１ｃの１２０）がフラッシ
ュされる。（これは、そのＴＡＸｉインストラクションが、Ｘ８６レシピの末尾
になるネイティブ・ブランチ・インストラクションに続くパイプラインに差し込
まれることによる。）インストラクション・ストリームが、予測誤りのブランチ
からリターンされる。このリターンに応答して、ブランチ予測ライン５８６に正
しい予測値が表明され、それによりＭＵＸ ５８０が正しいイベント・コードを
選択し、ＴＡＸｉインストラクションが正しく差し込まれるか、あるいは差し込
まれないことになる。このイベント・コードの解決によって、プロファイル・パ
ケットは、ページ境界をまたぐ（もしくは境界上で終わる）、採用されたブラン
チもしくは採用された条件付きブランチを適正に記録し、かつページ境界をクロ
スしない、採用されなかったブランチを適正に除外することが可能になる。
【０３４７】 エミュレートされたインストラクションの場合、コンバータ１３６が、デフォ
ルトまたは新規ページのイベント・コード５７８のいずれかになるイベント・コ
ード５８２を常に供給する。コンバータ１３６が完全にすべてのインストラクシ
ョンをデコードすることから、それによりデフォルトまたは新規ページのイベン
ト・コード５７８に代えて、「遠い」コントロール移動インストラクション（「
遠い」ＣＡＬＬ（呼び出し）、「遠い」ＪＭＰ（ジャンプ）、「遠い」ＲＥＴ（
リターン）またはＩＲＥＴ）に対応するイベント・コードを供給することができ
る。このイベント・コードは、エミュレータ・トラップ・レシピの一部としてラ
ッチされる。エミュレータ３１６がページ・フレームをまたぐインストラクショ
ンを完了し、単純なＸ８６インストラクション完了イベント・コード０．０００
１を伴って、コンバータ１３６に戻るＲＦＥを行ったとき、Ｅｖｅｎｔ＿Ｃｏｄ
ｅ＿Ｌａｔｃｈ（イベント＿コード＿ラッチ）（４８６、４８７；図４ｉのビッ
ト＜４４：４０＞）内の新規ページのイベント・コード１．１１１１（４０８）
が使用されることになる。上位ビットがセットされていることから、再使用イベ
ント・コード４１４のＲＦＥによって、Ｎｅａｒ＿Ｅｄｇｅ（ニア＿エッジ）プ
ロファイル・エントリが取り込まれる；このＲＦＥが、Ｎｅａｒ＿Ｅｄｇｅ（ニ
ア＿エッジ）を必要とするデータ依存のコンテキスト変更を含意しないことから
これは誤りではない。エミュレータ３１６が、Ｅｖｅｎｔ＿Ｃｏｄｅ＿Ｌａｔｃ
ｈ（イベント＿コード＿ラッチ）を再利用（４１４）しないＲＦＥイベント・コ
ードを供給する場合には、ＲＦＥイベント・コード５８８がラッチされる。この
規約によって、プロファイル・パケットは、ページ・フレームをまたぐ、注目し
ているエミュレートされたインストラクションまたは単純なエミュレートされた
インストラクションを記録することができる。
ルトまたは新規ページのイベント・コード５７８のいずれかになるイベント・コ
ード５８２を常に供給する。コンバータ１３６が完全にすべてのインストラクシ
ョンをデコードすることから、それによりデフォルトまたは新規ページのイベン
ト・コード５７８に代えて、「遠い」コントロール移動インストラクション（「
遠い」ＣＡＬＬ（呼び出し）、「遠い」ＪＭＰ（ジャンプ）、「遠い」ＲＥＴ（
リターン）またはＩＲＥＴ）に対応するイベント・コードを供給することができ
る。このイベント・コードは、エミュレータ・トラップ・レシピの一部としてラ
ッチされる。エミュレータ３１６がページ・フレームをまたぐインストラクショ
ンを完了し、単純なＸ８６インストラクション完了イベント・コード０．０００
１を伴って、コンバータ１３６に戻るＲＦＥを行ったとき、Ｅｖｅｎｔ＿Ｃｏｄ
ｅ＿Ｌａｔｃｈ（イベント＿コード＿ラッチ）（４８６、４８７；図４ｉのビッ
ト＜４４：４０＞）内の新規ページのイベント・コード１．１１１１（４０８）
が使用されることになる。上位ビットがセットされていることから、再使用イベ
ント・コード４１４のＲＦＥによって、Ｎｅａｒ＿Ｅｄｇｅ（ニア＿エッジ）プ
ロファイル・エントリが取り込まれる；このＲＦＥが、Ｎｅａｒ＿Ｅｄｇｅ（ニ
ア＿エッジ）を必要とするデータ依存のコンテキスト変更を含意しないことから
これは誤りではない。エミュレータ３１６が、Ｅｖｅｎｔ＿Ｃｏｄｅ＿Ｌａｔｃ
ｈ（イベント＿コード＿ラッチ）を再利用（４１４）しないＲＦＥイベント・コ
ードを供給する場合には、ＲＦＥイベント・コード５８８がラッチされる。この
規約によって、プロファイル・パケットは、ページ・フレームをまたぐ、注目し
ているエミュレートされたインストラクションまたは単純なエミュレートされた
インストラクションを記録することができる。
【０３４８】 同様に、Ｘ８６インストラクションが失敗し、リスタートしなければならない
場合には、そのインストラクションに関するプロファイル情報５５８、５５９、
５６０、５６１、５６２、５６３、５８４が再生成され、そのインストラクショ
ンと並行してパイプライン５５４に流れ込む。たとえば、ＴＬＢ内においてイン
ストラクションのフェッチのミスが生じた場合には、ＴＬＢミス・ルーチンが起
動してＴＬＢを更新し、プロファイル・パイプライン内において、再生成された
プロファイル情報とともにインストラクションがリスタートされる。
場合には、そのインストラクションに関するプロファイル情報５５８、５５９、
５６０、５６１、５６２、５６３、５８４が再生成され、そのインストラクショ
ンと並行してパイプライン５５４に流れ込む。たとえば、ＴＬＢ内においてイン
ストラクションのフェッチのミスが生じた場合には、ＴＬＢミス・ルーチンが起
動してＴＬＢを更新し、プロファイル・パイプライン内において、再生成された
プロファイル情報とともにインストラクションがリスタートされる。
【０３４９】 ＲＦＥインストラクションのイミディエート・フィールド（図４ｂの４１０）
からイベント・コード５８８が到来する場合、Ｃｏｎｖｅｒｔｅｒ＿Ａｃｔｉｖ
ｅ（コンバータ＿アクティブ）ライン５９０が、下位４ビットに関してコンバー
タ・イベント・コード５８２とＲＦＥイミディエート・イベント・コード５８８
の間を選択する選択ライン５９０ａとしてＭＵＸ ５９１に供給されるとともに
、イベント・コード４０２の上位ビット５９０ｂとして供給され、５ビットのイ
ベント・コード５９２が形成される。このイベント・コード５９２は、ＴＡＸｉ
＿Ｓｔａｔｅ．Ｅｖｅｎｔ＿Ｃｏｄｅ＿Ｌａｔｃｈ（ＴＡＸｉ＿状態．イベント
＿コード＿ラッチ）（４８６、４８７；図４ｉのビット＜４４：４０＞）内にラ
ッチされる。（ここで、ＴＡＸｉ＿Ｓｔａｔｅ．Ｅｖｅｎｔ＿Ｃｏｄｅ＿Ｌａｔ
ｃｈ（ＴＡＸｉ＿状態．イベント＿コード＿ラッチ）４８６、４８７を、レジス
タ５６８、５６９、５７０によって定義されるパイプライン・ステージの一部と
して捕らえてもよい。）図５ｂには示していないものに、図４ｂの「再使用イベ
ント・コード」４１４の効果がある：すなわち、ＲＦＥインストラクションが「
再使用イベント・コード」イベント・コード・イミディエート（０．００００〜
０．００１１）を伴って完了した場合には、ＴＡＸｉ＿Ｓｔａｔｅ．Ｅｖｅｎｔ
＿Ｃｏｄｅ＿Ｌａｔｃｈ（ＴＡＸｉ＿状態．イベント＿コード＿ラッチ）４８６
、４８７の更新が抑圧され、古いイベント・コードがそのまま残される。
からイベント・コード５８８が到来する場合、Ｃｏｎｖｅｒｔｅｒ＿Ａｃｔｉｖ
ｅ（コンバータ＿アクティブ）ライン５９０が、下位４ビットに関してコンバー
タ・イベント・コード５８２とＲＦＥイミディエート・イベント・コード５８８
の間を選択する選択ライン５９０ａとしてＭＵＸ ５９１に供給されるとともに
、イベント・コード４０２の上位ビット５９０ｂとして供給され、５ビットのイ
ベント・コード５９２が形成される。このイベント・コード５９２は、ＴＡＸｉ
＿Ｓｔａｔｅ．Ｅｖｅｎｔ＿Ｃｏｄｅ＿Ｌａｔｃｈ（ＴＡＸｉ＿状態．イベント
＿コード＿ラッチ）（４８６、４８７；図４ｉのビット＜４４：４０＞）内にラ
ッチされる。（ここで、ＴＡＸｉ＿Ｓｔａｔｅ．Ｅｖｅｎｔ＿Ｃｏｄｅ＿Ｌａｔ
ｃｈ（ＴＡＸｉ＿状態．イベント＿コード＿ラッチ）４８６、４８７を、レジス
タ５６８、５６９、５７０によって定義されるパイプライン・ステージの一部と
して捕らえてもよい。）図５ｂには示していないものに、図４ｂの「再使用イベ
ント・コード」４１４の効果がある：すなわち、ＲＦＥインストラクションが「
再使用イベント・コード」イベント・コード・イミディエート（０．００００〜
０．００１１）を伴って完了した場合には、ＴＡＸｉ＿Ｓｔａｔｅ．Ｅｖｅｎｔ
＿Ｃｏｄｅ＿Ｌａｔｃｈ（ＴＡＸｉ＿状態．イベント＿コード＿ラッチ）４８６
、４８７の更新が抑圧され、古いイベント・コードがそのまま残される。
【０３５０】 各Ｘ８６インストラクションは、６４ビットのレジスタ５９４内において、Ｃ
ｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿アット＿ポイント）エントリ
４３０もしくはＮｅａｒ＿Ｅｄｇｅ（ニア＿エッジ）エントリ４４０のいずれか
を具体化する。２つの可能性のあるビットのセット５６８、５７２、５７４が、
ＭＵＸ ５９６ａ、５９６ｂに渡され、それらの中からビットＴＡＸｉ＿Ｓｔａ
ｔｅ．Ｅｖｅｎｔ＿Ｃｏｄｅ＿Ｌａｔｃｈ（ＴＡＸｉ＿状態．イベント＿コード
＿ラッチ）＜４＞４８７が選択を行う。ここで、たとえばアンド・ゲート５９８
から「１」を出力させてＮｅａｒ＿Ｅｄｇｅ（ニア＿エッジ）エントリ４４０を
生成するためには、ＴＡＸｉ＿Ｓｔａｔｅ．Ｐｒｏｆｉｌｅ＿Ａｃｔｉｖｅ（Ｔ
ＡＸｉ＿状態．プロファイル＿アクティブ）４８２が真でなければ（図５ａに示
した状態５３０および５４２）ならないことに注意する必要がある。；これは、
Ｃｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿アット＿ポイント）エント
リ４３０が必ずＮｅａｒ＿Ｅｄｇｅ（ニア＿エッジ）エントリ４４０に先行しな
ければならないという規則を順守させることになる。つまり、ＴＡＸｉインスト
ラクションが発行されたとき、Ｐｒｏｆｉｌｅ＿Ａｃｔｉｖｅ（プロファイル＿
アクティブ）４８２が「０」であれば（図５ａに示した状態５１２および５１８
）、Ｃｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿アット＿ポイント）エ
ントリは、必ずフォース・アウトされる。
ｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿アット＿ポイント）エントリ
４３０もしくはＮｅａｒ＿Ｅｄｇｅ（ニア＿エッジ）エントリ４４０のいずれか
を具体化する。２つの可能性のあるビットのセット５６８、５７２、５７４が、
ＭＵＸ ５９６ａ、５９６ｂに渡され、それらの中からビットＴＡＸｉ＿Ｓｔａ
ｔｅ．Ｅｖｅｎｔ＿Ｃｏｄｅ＿Ｌａｔｃｈ（ＴＡＸｉ＿状態．イベント＿コード
＿ラッチ）＜４＞４８７が選択を行う。ここで、たとえばアンド・ゲート５９８
から「１」を出力させてＮｅａｒ＿Ｅｄｇｅ（ニア＿エッジ）エントリ４４０を
生成するためには、ＴＡＸｉ＿Ｓｔａｔｅ．Ｐｒｏｆｉｌｅ＿Ａｃｔｉｖｅ（Ｔ
ＡＸｉ＿状態．プロファイル＿アクティブ）４８２が真でなければ（図５ａに示
した状態５３０および５４２）ならないことに注意する必要がある。；これは、
Ｃｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿アット＿ポイント）エント
リ４３０が必ずＮｅａｒ＿Ｅｄｇｅ（ニア＿エッジ）エントリ４４０に先行しな
ければならないという規則を順守させることになる。つまり、ＴＡＸｉインスト
ラクションが発行されたとき、Ｐｒｏｆｉｌｅ＿Ａｃｔｉｖｅ（プロファイル＿
アクティブ）４８２が「０」であれば（図５ａに示した状態５１２および５１８
）、Ｃｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿アット＿ポイント）エ
ントリは、必ずフォース・アウトされる。
【０３５１】 プロファイラ４００によって、レジスタ５９４内のエントリを実際にプロファ
イル内に取り込む必要があると判断されると、コンバータ１３６がレジスタ５９
４からプロファイル情報を取り込むために、『タペストリー』パイプライン１２
０内の、プロファイル済みのＸ８６インストラクションと次のＸ８６インストラ
クションの境界５６６にＴＡＸｉプロファイル取り込みインストラクションを差
し込む。
イル内に取り込む必要があると判断されると、コンバータ１３６がレジスタ５９
４からプロファイル情報を取り込むために、『タペストリー』パイプライン１２
０内の、プロファイル済みのＸ８６インストラクションと次のＸ８６インストラ
クションの境界５６６にＴＡＸｉプロファイル取り込みインストラクションを差
し込む。
【０３５２】 実施態様によっては、複数のＴＡＸｉインストラクションを差し込んで種類の
異なるプロファイル情報を取り込むと望ましいことがある。たとえば、複数のＴ
ＡＸｉインストラクションにより、タイムスタンプ、コンテキスト（Ｃｏｎｔｅ
ｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿アット＿ポイント）エントリ４３０に
類似）、コントロール・フロー・イベント（Ｎｅａｒ＿Ｅｄｇｅ（ニア＿エッジ
）エントリ４４０に類似）を取り込むことが可能であり、またある１つの差し込
まれたインストラクションが所望の情報を演算し、それに続くインストラクショ
ンがその情報をメモリにストアするということもできる。一時的にプロファイル
情報をアーキテクチャ上アドレス可能でないレジスタ内に収集し、ストレージ・
リソースのコンテンションを抑えると望ましいことがある。この一時的なレジス
タに対するアクセスをスケジュールするためにレジスタ・コンフリクト・スケジ
ューリング・ハードウエアを使用しなければならない一方、このレジスタの追加
は、プロファイラ４００のオペレーションをプロセッサの残りの部分から分離す
る。
異なるプロファイル情報を取り込むと望ましいことがある。たとえば、複数のＴ
ＡＸｉインストラクションにより、タイムスタンプ、コンテキスト（Ｃｏｎｔｅ
ｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿アット＿ポイント）エントリ４３０に
類似）、コントロール・フロー・イベント（Ｎｅａｒ＿Ｅｄｇｅ（ニア＿エッジ
）エントリ４４０に類似）を取り込むことが可能であり、またある１つの差し込
まれたインストラクションが所望の情報を演算し、それに続くインストラクショ
ンがその情報をメモリにストアするということもできる。一時的にプロファイル
情報をアーキテクチャ上アドレス可能でないレジスタ内に収集し、ストレージ・
リソースのコンテンションを抑えると望ましいことがある。この一時的なレジス
タに対するアクセスをスケジュールするためにレジスタ・コンフリクト・スケジ
ューリング・ハードウエアを使用しなければならない一方、このレジスタの追加
は、プロファイラ４００のオペレーションをプロセッサの残りの部分から分離す
る。
【０３５３】 ＴＡＸｉインストラクションは、次に示す条件がすべて満たされたとき差し込
まれる（かつ、図５ａの状態マシン５１０において「ｐｅ」イベント４１６が移
動をトリガする）：すなわち、（１）現在マシンがＴＡＸｉ＿Ｃｏｎｔｒｏｌ（
ＴＡＸｉ＿コントロール）ビット＜５３：５１＞内においてイネーブルされてい
るモードで実行中であること（つまり、カレントＸ８６インストラクション・コ
ンテキストおよびＴＡＸｉ＿Ｃｏｎｔｒｏｌ．Ｇｌｏｂａｌ＿ＴＡＸｉ＿Ｅｎａ
ｂｌｅｓ（ＴＡＸｉ＿コントロール．グローバル＿ＴＡＸｉ＿イネーブルズ）４
７０、４７２のＡＮＤ（論理積）がゼロでないこと）、（２）マシンがＸ８６イ
ンストラクションの境界にあること、（３）カレント・インストラクションのす
べてのバイトが４ＫのページＩ−ＴＬＢエントリを有していること、（４）カレ
ント・インストラクションのすべてのバイトが良好な振る舞いの（アドレス空間
ゼロの）メモリＩ−ＴＬＢエントリを有していること、および（５）次のうちの
少なくとも１つが真であること：（ａ）プロファイル収集がイネーブル（ＴＡＸ
ｉ＿Ｓｔａｔｅ．Ｐｒｏｆｉｌｅ＿Ａｃｔｉｖｅ（ＴＡＸｉ＿状態．プロファイ
ル＿アクティブ）４８２が「１」）されており、ＴＡＸｉ＿Ｓｔａｔｅ．Ｐｒｏ
ｆｉｌｅ＿Ｒｅｑｕｅｓｔ（ＴＡＸｉ＿状態．プロファイル＿要求）４８４が「
１」であり、ＴＡＸｉ＿Ｓｔａｔｅ．Ｐｒｏｆｉｌｅ＿Ａｃｔｉｖｅ（ＴＡＸｉ
＿状態．プロファイル＿アクティブ）４８２が「０」であり、およびＴＡＸｉ＿
Ｓｔａｔｅ．Ｅｖｅｎｔ＿Ｃｏｄｅ＿Ｌａｔｃｈ（ＴＡＸｉ＿状態．イベント＿
コード＿ラッチ）４８６、４８７に現在ラッチされているイベント・コードが「
開始パケット」プロパティ（図４ｂの４１８）を有していること、あるいは（ｂ
）ＴＡＸｉ＿Ｓｔａｔｅ．Ｐｒｏｆｉｌｅ＿Ａｃｔｉｖｅ（ＴＡＸｉ＿状態．プ
ロファイル＿アクティブ）４８２が「１」であり、ＴＡＸｉ＿Ｓｔａｔｅ．Ｅｖ
ｅｎｔ＿Ｃｏｄｅ＿Ｌａｔｃｈ（ＴＡＸｉ＿状態．イベント＿コード＿ラッチ）
４８６、４８７が「プロファイル可能」（図４ｂの４１６）であること、あるい
は（ｃ）ＴＡＸｉプローブ例外が生成されること（これは従属的なプロファイリ
ングであるが、プロービングをコントロールするためのむしろ都合の良いメカニ
ズムである；後述のセクションＶＩ．ＣおよびＶＩ．Ｄを参照されたい）である
。
まれる（かつ、図５ａの状態マシン５１０において「ｐｅ」イベント４１６が移
動をトリガする）：すなわち、（１）現在マシンがＴＡＸｉ＿Ｃｏｎｔｒｏｌ（
ＴＡＸｉ＿コントロール）ビット＜５３：５１＞内においてイネーブルされてい
るモードで実行中であること（つまり、カレントＸ８６インストラクション・コ
ンテキストおよびＴＡＸｉ＿Ｃｏｎｔｒｏｌ．Ｇｌｏｂａｌ＿ＴＡＸｉ＿Ｅｎａ
ｂｌｅｓ（ＴＡＸｉ＿コントロール．グローバル＿ＴＡＸｉ＿イネーブルズ）４
７０、４７２のＡＮＤ（論理積）がゼロでないこと）、（２）マシンがＸ８６イ
ンストラクションの境界にあること、（３）カレント・インストラクションのす
べてのバイトが４ＫのページＩ−ＴＬＢエントリを有していること、（４）カレ
ント・インストラクションのすべてのバイトが良好な振る舞いの（アドレス空間
ゼロの）メモリＩ−ＴＬＢエントリを有していること、および（５）次のうちの
少なくとも１つが真であること：（ａ）プロファイル収集がイネーブル（ＴＡＸ
ｉ＿Ｓｔａｔｅ．Ｐｒｏｆｉｌｅ＿Ａｃｔｉｖｅ（ＴＡＸｉ＿状態．プロファイ
ル＿アクティブ）４８２が「１」）されており、ＴＡＸｉ＿Ｓｔａｔｅ．Ｐｒｏ
ｆｉｌｅ＿Ｒｅｑｕｅｓｔ（ＴＡＸｉ＿状態．プロファイル＿要求）４８４が「
１」であり、ＴＡＸｉ＿Ｓｔａｔｅ．Ｐｒｏｆｉｌｅ＿Ａｃｔｉｖｅ（ＴＡＸｉ
＿状態．プロファイル＿アクティブ）４８２が「０」であり、およびＴＡＸｉ＿
Ｓｔａｔｅ．Ｅｖｅｎｔ＿Ｃｏｄｅ＿Ｌａｔｃｈ（ＴＡＸｉ＿状態．イベント＿
コード＿ラッチ）４８６、４８７に現在ラッチされているイベント・コードが「
開始パケット」プロパティ（図４ｂの４１８）を有していること、あるいは（ｂ
）ＴＡＸｉ＿Ｓｔａｔｅ．Ｐｒｏｆｉｌｅ＿Ａｃｔｉｖｅ（ＴＡＸｉ＿状態．プ
ロファイル＿アクティブ）４８２が「１」であり、ＴＡＸｉ＿Ｓｔａｔｅ．Ｅｖ
ｅｎｔ＿Ｃｏｄｅ＿Ｌａｔｃｈ（ＴＡＸｉ＿状態．イベント＿コード＿ラッチ）
４８６、４８７が「プロファイル可能」（図４ｂの４１６）であること、あるい
は（ｃ）ＴＡＸｉプローブ例外が生成されること（これは従属的なプロファイリ
ングであるが、プロービングをコントロールするためのむしろ都合の良いメカニ
ズムである；後述のセクションＶＩ．ＣおよびＶＩ．Ｄを参照されたい）である
。
【０３５４】 マシンは、Ｘ８６インストラクションの規則に従った実行の割り込みの間に、
たとえばＴＬＢミス、ページ違反、ディスク割り込み、またはその他の非同期割
り込みの間に、Ｘ８６コンバータ１３６にクエリを行い、ネイティブ実行に切り
替える。ネイティブ実行の間は、Ｘ８６インストラクション境界のクロック５６
６が停止される。Ｘ８６クロック５６６が停止されていることから、Ｘ８６イン
ストラクションのＮｅａｒ＿Ｅｄｇｅ（ニア＿エッジ）状態が、Ｘ８６の実行再
開までレジスタ５６８、５６９、５７０内に保持される。
たとえばＴＬＢミス、ページ違反、ディスク割り込み、またはその他の非同期割
り込みの間に、Ｘ８６コンバータ１３６にクエリを行い、ネイティブ実行に切り
替える。ネイティブ実行の間は、Ｘ８６インストラクション境界のクロック５６
６が停止される。Ｘ８６クロック５６６が停止されていることから、Ｘ８６イン
ストラクションのＮｅａｒ＿Ｅｄｇｅ（ニア＿エッジ）状態が、Ｘ８６の実行再
開までレジスタ５６８、５６９、５７０内に保持される。
【０３５５】 ここで、図５ｂの実施態様において、プロファイリングがＸ８６の実行間に限
ってアクティブになることに注意されたい。別の実施態様においては、ＴＡＸｉ
トランスレータ１２４によってＸ８６から翻訳されたネイティブ『タペストリー
』インストラクションの実行間にプロファイラ４００がアクティブになり、その
結果、プロファイラ４００によって生成された情報を次の翻訳にフィードバック
して、その部分が次回翻訳されるときの最適化を向上させることができる。『タ
ペストリー』プログラムによるレジスタの使用は、コンパイラによって制限され
ており、そのため残りのレジスタに対して、プロファイル・エントリのストアを
行うことができる。
ってアクティブになることに注意されたい。別の実施態様においては、ＴＡＸｉ
トランスレータ１２４によってＸ８６から翻訳されたネイティブ『タペストリー
』インストラクションの実行間にプロファイラ４００がアクティブになり、その
結果、プロファイラ４００によって生成された情報を次の翻訳にフィードバック
して、その部分が次回翻訳されるときの最適化を向上させることができる。『タ
ペストリー』プログラムによるレジスタの使用は、コンパイラによって制限され
ており、そのため残りのレジスタに対して、プロファイル・エントリのストアを
行うことができる。
【０３５６】 この方法を用いて、ＴＡＸｉ＿Ｃｏｎｔｒｏｌ．Ｐｒｏｆｉｌｅ＿Ｔｉｍｅｒ
＿Ｒｅｌｏａｄ＿Ｃｏｎｓｔａｎｔ（ＴＡＸｉ＿コントロール．プロファイル＿
タイマ＿再ロード＿定数）（図４ｇの４９４）を調整することができる。ホット
・スポット・ディテクタ１２２によって、プログラムのワーキング・セットが緩
やかに変化している（つまり、ホット・スポットの大部分が以前に検出したホッ
ト・スポットとオーバーラップしている）ことが示される場合、プロファイラ４
００が非常に高い頻度で起動される。その場合には、ＴＡＸｉ＿Ｃｏｎｔｒｏｌ
．Ｐｒｏｆｉｌｅ＿Ｔｉｍｅｒ＿Ｒｅｌｏａｄ＿Ｃｏｎｓｔａｎｔ（ＴＡＸｉ＿
コントロール．プロファイル＿タイマ＿再ロード＿定数）４９４が増加されて、
プロファイリングの頻度が抑えられる。同様に、ホット・スポット・ディテクタ
１２２が、ホット・スポット・ディテクタの起動と起動の間においてワーキング
・セット内に大きな変化があることを検出したとき、それに応じてＴＡＸｉ＿Ｃ
ｏｎｔｒｏｌ．Ｐｒｏｆｉｌｅ＿Ｔｉｍｅｒ＿Ｒｅｌｏａｄ＿Ｃｏｎｓｔａｎｔ
（ＴＡＸｉ＿コントロール．プロファイル＿タイマ＿再ロード＿定数）４９４を
下げることができる。
＿Ｒｅｌｏａｄ＿Ｃｏｎｓｔａｎｔ（ＴＡＸｉ＿コントロール．プロファイル＿
タイマ＿再ロード＿定数）（図４ｇの４９４）を調整することができる。ホット
・スポット・ディテクタ１２２によって、プログラムのワーキング・セットが緩
やかに変化している（つまり、ホット・スポットの大部分が以前に検出したホッ
ト・スポットとオーバーラップしている）ことが示される場合、プロファイラ４
００が非常に高い頻度で起動される。その場合には、ＴＡＸｉ＿Ｃｏｎｔｒｏｌ
．Ｐｒｏｆｉｌｅ＿Ｔｉｍｅｒ＿Ｒｅｌｏａｄ＿Ｃｏｎｓｔａｎｔ（ＴＡＸｉ＿
コントロール．プロファイル＿タイマ＿再ロード＿定数）４９４が増加されて、
プロファイリングの頻度が抑えられる。同様に、ホット・スポット・ディテクタ
１２２が、ホット・スポット・ディテクタの起動と起動の間においてワーキング
・セット内に大きな変化があることを検出したとき、それに応じてＴＡＸｉ＿Ｃ
ｏｎｔｒｏｌ．Ｐｒｏｆｉｌｅ＿Ｔｉｍｅｒ＿Ｒｅｌｏａｄ＿Ｃｏｎｓｔａｎｔ
（ＴＡＸｉ＿コントロール．プロファイル＿タイマ＿再ロード＿定数）４９４を
下げることができる。
【０３５７】 ＴＡＸｉ＿Ｃｏｎｔｒｏｌ．Ｐｒｏｆｉｌｅ＿Ｔｉｍｅｒ＿Ｒｅｌｏａｄ＿Ｃ
ｏｎｓｔａｎｔ（ＴＡＸｉ＿コントロール．プロファイル＿タイマ＿再ロード＿
定数）４９４に関する別の調整方法においては、バッファのオーバーランが重視
される。プロファイル収集レジスタの範囲がフルになると、プロファイル・レジ
スタがメモリ内のリング・バッファに移される（図５ａの５３６および５４８）
。ホット・スポット・ディテクタ１２２は、このリング・バッファからのプロフ
ァイル情報を消費する。プロファイラ４００がホット・スポット・ディテクタ１
２２をオーバーランし、リング・バッファがオーバーフローすると、ＴＡＸｉ＿
Ｃｏｎｔｒｏｌ．Ｐｒｏｆｉｌｅ＿Ｔｉｍｅｒ＿Ｒｅｌｏａｄ＿Ｃｏｎｓｔａｎ
ｔ（ＴＡＸｉ＿コントロール．プロファイル＿タイマ＿再ロード＿定数）４９４
が増加され、プロファイル情報の収集が行なわれる頻度が下げられる。それに対
して、バッファがオーバーランしているときには、ホット・スポット・ディテク
タ１２２が起動される頻度を高くすることができる。
ｏｎｓｔａｎｔ（ＴＡＸｉ＿コントロール．プロファイル＿タイマ＿再ロード＿
定数）４９４に関する別の調整方法においては、バッファのオーバーランが重視
される。プロファイル収集レジスタの範囲がフルになると、プロファイル・レジ
スタがメモリ内のリング・バッファに移される（図５ａの５３６および５４８）
。ホット・スポット・ディテクタ１２２は、このリング・バッファからのプロフ
ァイル情報を消費する。プロファイラ４００がホット・スポット・ディテクタ１
２２をオーバーランし、リング・バッファがオーバーフローすると、ＴＡＸｉ＿
Ｃｏｎｔｒｏｌ．Ｐｒｏｆｉｌｅ＿Ｔｉｍｅｒ＿Ｒｅｌｏａｄ＿Ｃｏｎｓｔａｎ
ｔ（ＴＡＸｉ＿コントロール．プロファイル＿タイマ＿再ロード＿定数）４９４
が増加され、プロファイル情報の収集が行なわれる頻度が下げられる。それに対
して、バッファがオーバーランしているときには、ホット・スポット・ディテク
タ１２２が起動される頻度を高くすることができる。
【０３５８】 Ｇ．４ビット記憶形式からの５ビット事象コードの決定 再度図４ｂ、４ｃ、および４ｄを参照すると、プロファイル・エントリ（Ｃｏ
ｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿アット＿ポイント）エントリ４
３０またはＮｅａｒ＿Ｅｄｇｅ（ニア＿エッジ）エントリ４４０）内のイベント
・コード・フィールド４３６、４４６は４ビットである。４ビットを用いてエン
コーディングできる値が１６しかなく、図４ｂに分類されたイベントのクラスが
３２であることから、上位ビットを以下のようにして回復する。
ｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿アット＿ポイント）エントリ４
３０またはＮｅａｒ＿Ｅｄｇｅ（ニア＿エッジ）エントリ４４０）内のイベント
・コード・フィールド４３６、４４６は４ビットである。４ビットを用いてエン
コーディングできる値が１６しかなく、図４ｂに分類されたイベントのクラスが
３２であることから、上位ビットを以下のようにして回復する。
【０３５９】 Ｎｅａｒ＿Ｅｄｇｅ（ニア＿エッジ）エントリ４４０がパケット内の最初のエ
ントリになることはない。その省略された上位ビットは、必ず「１」になり、し
たがってＮｅａｒ＿Ｅｄｇｅ（ニア＿エッジ）エントリ４４０は、常に図４ｂの
下側半分４０４に含まれるイベントを記録する。このイベントは、常にコンバー
タ１３６（または１．１１１ｘ非イベント回路５７８）によって生成され、図５
ｂのライン５８２において具体化される。
ントリになることはない。その省略された上位ビットは、必ず「１」になり、し
たがってＮｅａｒ＿Ｅｄｇｅ（ニア＿エッジ）エントリ４４０は、常に図４ｂの
下側半分４０４に含まれるイベントを記録する。このイベントは、常にコンバー
タ１３６（または１．１１１ｘ非イベント回路５７８）によって生成され、図５
ｂのライン５８２において具体化される。
【０３６０】 Ｃｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿アット＿ポイント）４３
０がパケット内の最初のエントリでない場合、省略された上位ビットは、必ず、
図４ｂの上側半分４１０に含まれるイベントであることを反映した「０」になる
。これらの非開始Ｃｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿アット＿
ポイント）エントリ４３０は、常にＲＦＥイベントによって生成される。
０がパケット内の最初のエントリでない場合、省略された上位ビットは、必ず、
図４ｂの上側半分４１０に含まれるイベントであることを反映した「０」になる
。これらの非開始Ｃｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿アット＿
ポイント）エントリ４３０は、常にＲＦＥイベントによって生成される。
【０３６１】 各パケットは、Ｃｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿アット＿
ポイント）エントリ４３０を伴って開始し、その場合のＣｏｎｔｅｘｔ＿Ａｔ＿
Ｐｏｉｎｔ（コンテキスト＿アット＿ポイント）は、「開始パケット」プロパテ
ィ（図４ｂの４１８）を伴うイベントである。イベント・コード４０２は、慎重
に割り当てが行なわれ、その結果、１組のＲＦＥイベント・コード（図４ｂの下
側半分４０４）およびコンバータ・イベント・コード（図４ｂの上側半分４１０
）だけがともに同一の下位４ビットを共有し、かつ「開始パケット」プロパティ
４１８を有する。それらは、イベント・コード０．０１１０および１．０１１０
、すなわち「近い」ＲＥＴ（リターン）および「遠い」ＲＥＴ（リターン）であ
る。つまり、上位の５番目のビットは、パケット内の最初のイベントの４ビット
のイベント・コード４３６、４４６を用いてルックアップを行うことによって、
次に示すように回復することができる。
ポイント）エントリ４３０を伴って開始し、その場合のＣｏｎｔｅｘｔ＿Ａｔ＿
Ｐｏｉｎｔ（コンテキスト＿アット＿ポイント）は、「開始パケット」プロパテ
ィ（図４ｂの４１８）を伴うイベントである。イベント・コード４０２は、慎重
に割り当てが行なわれ、その結果、１組のＲＦＥイベント・コード（図４ｂの下
側半分４０４）およびコンバータ・イベント・コード（図４ｂの上側半分４１０
）だけがともに同一の下位４ビットを共有し、かつ「開始パケット」プロパティ
４１８を有する。それらは、イベント・コード０．０１１０および１．０１１０
、すなわち「近い」ＲＥＴ（リターン）および「遠い」ＲＥＴ（リターン）であ
る。つまり、上位の５番目のビットは、パケット内の最初のイベントの４ビット
のイベント・コード４３６、４４６を用いてルックアップを行うことによって、
次に示すように回復することができる。
【０３６２】 ００００ −＞ １ １０００ −＞ ０ ０００１ −＞ １ １００１ −＞ ０ ００１０ −＞ １ １０１０ −＞ １ ００１１ −＞ １ １０１１ −＞ １ ０１００ −＞ １ １１００ −＞ ０ ０１０１ −＞ １ １１０１ −＞ ０ ０１１０ −＞ ＊ １１１０ −＞ ０ ０１１１ −＞ １ １１１１ −＞ ０
【０３６３】 「近い」リターンおよび「遠い」リターン（０．０１１０および１．０１１０
）は、同一の下位４ビットを共有するが、そのいずれもパケットの開始において
現れることがある。１つのインプリメンテーションにおいては、「０」または「
１」のいずれかを選ぶことができる。このあいまい性による精度の低下は、許容
可能範囲である。
）は、同一の下位４ビットを共有するが、そのいずれもパケットの開始において
現れることがある。１つのインプリメンテーションにおいては、「０」または「
１」のいずれかを選ぶことができる。このあいまい性による精度の低下は、許容
可能範囲である。
【０３６４】 Ｈ．プロファイラ、例外およびＸＰ保護／非保護のページプロパティの対話 例外は、いくつかの形でプロファイル収集と相互作用する。 例外の第１のクラスは、『タペストリー』オペレーティング・システム（図３
ａの３１２）によって完全に扱われる。これには、ＴＬＢ、ＰＴＥ、およびＰＤ
Ｅの例外およびすべてのネイティブ固有の例外が含まれる。例外の処理の後は、
収集されたプロファイル・エントリを伴わずに実行が再開される。これらの例外
ハンドラのエンドにあるＲＦＥインストラクションは、シーケンシャルの０．０
０００変更なしイベント・コードを使用する。
ａの３１２）によって完全に扱われる。これには、ＴＬＢ、ＰＴＥ、およびＰＤ
Ｅの例外およびすべてのネイティブ固有の例外が含まれる。例外の処理の後は、
収集されたプロファイル・エントリを伴わずに実行が再開される。これらの例外
ハンドラのエンドにあるＲＦＥインストラクションは、シーケンシャルの０．０
０００変更なしイベント・コードを使用する。
【０３６５】 第２のクラスは、プロファイル・レジスタ・フル例外および保護なし例外（前
述のセクションＩ．Ｆを参照されたい）を含めたＴＡＸｉプロファイリング例外
を包含する。この第２のクラスの例外は、ＴＡＸｉ環境によって定義される特殊
な副次効果を有している。これらの例外は、インストラクションの実行を再開し
、特殊なＲＦＥイベント・コードを使用してプロファイリング環境をコントロー
ルする。
述のセクションＩ．Ｆを参照されたい）を含めたＴＡＸｉプロファイリング例外
を包含する。この第２のクラスの例外は、ＴＡＸｉ環境によって定義される特殊
な副次効果を有している。これらの例外は、インストラクションの実行を再開し
、特殊なＲＦＥイベント・コードを使用してプロファイリング環境をコントロー
ルする。
【０３６６】 第３のクラスは、Ｘ８６インストラクションのエミュレーションに関するコン
バータ１３６からのすべてのエミュレータ・トラップを包含する。第３のカテゴ
リに含まれる例外は、追加のプロファイル情報を提供する。エミュレータ３１６
は、常に、非ゼロＲＦＥイベント・コードを使用してコンバータのオペレーショ
ンを再開する。
バータ１３６からのすべてのエミュレータ・トラップを包含する。第３のカテゴ
リに含まれる例外は、追加のプロファイル情報を提供する。エミュレータ３１６
は、常に、非ゼロＲＦＥイベント・コードを使用してコンバータのオペレーショ
ンを再開する。
【０３６７】 第４のクラスは、ハードウエア割り込み、ページ違反、ブレークポイント、シ
ングル・ステップ、あるいはコンバータ１３６もしくはエミュレータ３１６内に
おいて検出された、Ｘ８６仮想マシンにとって明らかでなければならないその他
のあらゆるＸ８６例外からのコントロールの、非同期のＸ８６移動を含む。この
第４のクラスの例外は、特殊な機能を有する。エミュレータ３１６は、Ｘ８６
ＩＤＴを介してコントロール・フローの変更を行おうとするとき、ＲＦＥ内にお
ける４つのソフトウエア定義イベント・コードのうちの１つを使用する。これら
のイベント・コードは、２つのカテゴリに分けることができる。一方のカテゴリ
は、プロファイリングだけに使用され、他方は、エミュレータ３１６による任意
のＸ８６コード・ページ上の翻訳済みコードに関するチェックの強制を可能にす
るために使用される。エミュレータ３１６はプライベート・データ構造を維持し
ており、特定のＩＳＲアドレスに関してプローブ・チェックの生成を行うべきか
否かを吟味する。
ングル・ステップ、あるいはコンバータ１３６もしくはエミュレータ３１６内に
おいて検出された、Ｘ８６仮想マシンにとって明らかでなければならないその他
のあらゆるＸ８６例外からのコントロールの、非同期のＸ８６移動を含む。この
第４のクラスの例外は、特殊な機能を有する。エミュレータ３１６は、Ｘ８６
ＩＤＴを介してコントロール・フローの変更を行おうとするとき、ＲＦＥ内にお
ける４つのソフトウエア定義イベント・コードのうちの１つを使用する。これら
のイベント・コードは、２つのカテゴリに分けることができる。一方のカテゴリ
は、プロファイリングだけに使用され、他方は、エミュレータ３１６による任意
のＸ８６コード・ページ上の翻訳済みコードに関するチェックの強制を可能にす
るために使用される。エミュレータ３１６はプライベート・データ構造を維持し
ており、特定のＩＳＲアドレスに関してプローブ・チェックの生成を行うべきか
否かを吟味する。
【０３６８】 「保護なし」例外（前述のセクションＩ．Ｆを参照されたい）とプロファイラ
４００の相互作用は次のようになる。保護なし例外の効果の１つは、ＴＡＸｉイ
ンストラクションを発行して新しいプロファイル・パケットを開始することであ
る。ここで、Ｘ８６インストラクションが保護されていないプロファイル可能な
ページからフェッチされたとき、保護なし例外がトリガされたことを想起された
い。
４００の相互作用は次のようになる。保護なし例外の効果の１つは、ＴＡＸｉイ
ンストラクションを発行して新しいプロファイル・パケットを開始することであ
る。ここで、Ｘ８６インストラクションが保護されていないプロファイル可能な
ページからフェッチされたとき、保護なし例外がトリガされたことを想起された
い。
【０３６９】 ＴＡＸｉ＿Ｓｔａｔｅ．Ｐｒｏｆｉｌｅ＿Ａｃｔｉｖｅ ４８２＝＝１ ／
／プロファイリング （ＴＡＸｉ＿状態．プロファイル＿アクティブ） ＴＡＸｉ＿Ｃｏｎｔｒｏｌ．ｕｎｐｒ ４６８＝＝１ ／／例外のイネーブ
ル （ＴＡＸｉ＿コントロール．ｕｎｐｒ） ページのＩ−ＴＬＢ．ＩＳＡ １８２＝＝１ かつ ＸＰ １８６＝＝０
／／保護なし フェッチ・ページは４ＫＢ ／／中止なし．．． フェッチ・ページはＡＳＩ＝＝０ ／／中止なし．．．
／プロファイリング （ＴＡＸｉ＿状態．プロファイル＿アクティブ） ＴＡＸｉ＿Ｃｏｎｔｒｏｌ．ｕｎｐｒ ４６８＝＝１ ／／例外のイネーブ
ル （ＴＡＸｉ＿コントロール．ｕｎｐｒ） ページのＩ−ＴＬＢ．ＩＳＡ １８２＝＝１ かつ ＸＰ １８６＝＝０
／／保護なし フェッチ・ページは４ＫＢ ／／中止なし．．． フェッチ・ページはＡＳＩ＝＝０ ／／中止なし．．．
【０３７０】 ＴＡＸｉ＿Ｓｔａｔｅ．Ｐｒｏｆｉｌｅ＿Ａｃｔｉｖｅ（ＴＡＸｉ＿状態．プ
ロファイル＿アクティブ）４８２は、「開始パケット」（図４ｂの４１８）イベ
ントが認識されたとき、そのサイクルのパケットの収集を準備するためにセット
される。ＴＡＸｉインストラクションは、変換済みのフェッチ・アドレスが既知
となり、次のインストラクションのフェッチに成功した後に、パイプの下流に送
られて次のサイクルにおけるＴＡＸｉ＿Ｓｔａｔｅ．Ｐｒｏｆｉｌｅ＿Ａｃｔｉ
ｖｅ（ＴＡＸｉ＿状態．プロファイル＿アクティブ）４８２を更新する。ＴＡＸ
ｉインストラクションは、ＴＡＸｉ＿Ｓｔａｔｅ．Ｐｒｏｆｉｌｅ＿Ａｃｔｉｖ
ｅ（ＴＡＸｉ＿状態．プロファイル＿アクティブ）４８２がクリアされ、ＴＡＸ
ｉ＿Ｓｔａｔｅ．Ｐｒｏｆｉｌｅ＿Ｒｅｑｕｅｓｔ（ＴＡＸｉ＿状態．プロファ
イル＿要求）４８４がセットされ、かつＴＡＸｉ＿Ｓｔａｔｅ．Ｅｖｅｎｔ＿Ｃ
ｏｄｅ＿Ｌａｔｃｈ（ＴＡＸｉ＿状態．イベント＿コード＿ラッチ）４８６、４
８７が、Ｉｎｉｔｉａｔｅ＿Ｐａｃｋｅｔ（開始パケット）４１８が真になるｅ
ｖｅｎｔ＿ｃｏｄｅ（イベント・コード）を含んでいるか、あるいはコンバータ
・レシピ内の最初のインストラクションが発行され、ＴＡＸｉ＿Ｓｔａｔｅ．Ｐ
ｒｏｆｉｌｅ＿Ａｃｔｉｖｅ（ＴＡＸｉ＿状態．プロファイル＿アクティブ）４
８２がセットされる場合に発行される。保護なし例外ハンドラにおいては、保護
されていないページに対する検出されない書き込みが正しくないプロファイル・
データベースをもたらす可能性があることから、その種のページに関するプロフ
ァイル収集が安全ではないことを念頭に置いた上で、カレント・プロファイル・
パケットを保存するか、あるいはそれを破棄するかを選択することができる。Ｔ
ＡＸｉ＿Ｃｏｎｔｒｏｌ．ｕｎｐｒ（ＴＡＸｉ＿コントロール．ｕｎｐｒ）４６
８がクリアされると、例外が生成されなくなり、ＴＡＸｉソフトウエアが、プロ
ファイル・パケットの確認および「保護あり」ページ属性のセットを引き受ける
。
ロファイル＿アクティブ）４８２は、「開始パケット」（図４ｂの４１８）イベ
ントが認識されたとき、そのサイクルのパケットの収集を準備するためにセット
される。ＴＡＸｉインストラクションは、変換済みのフェッチ・アドレスが既知
となり、次のインストラクションのフェッチに成功した後に、パイプの下流に送
られて次のサイクルにおけるＴＡＸｉ＿Ｓｔａｔｅ．Ｐｒｏｆｉｌｅ＿Ａｃｔｉ
ｖｅ（ＴＡＸｉ＿状態．プロファイル＿アクティブ）４８２を更新する。ＴＡＸ
ｉインストラクションは、ＴＡＸｉ＿Ｓｔａｔｅ．Ｐｒｏｆｉｌｅ＿Ａｃｔｉｖ
ｅ（ＴＡＸｉ＿状態．プロファイル＿アクティブ）４８２がクリアされ、ＴＡＸ
ｉ＿Ｓｔａｔｅ．Ｐｒｏｆｉｌｅ＿Ｒｅｑｕｅｓｔ（ＴＡＸｉ＿状態．プロファ
イル＿要求）４８４がセットされ、かつＴＡＸｉ＿Ｓｔａｔｅ．Ｅｖｅｎｔ＿Ｃ
ｏｄｅ＿Ｌａｔｃｈ（ＴＡＸｉ＿状態．イベント＿コード＿ラッチ）４８６、４
８７が、Ｉｎｉｔｉａｔｅ＿Ｐａｃｋｅｔ（開始パケット）４１８が真になるｅ
ｖｅｎｔ＿ｃｏｄｅ（イベント・コード）を含んでいるか、あるいはコンバータ
・レシピ内の最初のインストラクションが発行され、ＴＡＸｉ＿Ｓｔａｔｅ．Ｐ
ｒｏｆｉｌｅ＿Ａｃｔｉｖｅ（ＴＡＸｉ＿状態．プロファイル＿アクティブ）４
８２がセットされる場合に発行される。保護なし例外ハンドラにおいては、保護
されていないページに対する検出されない書き込みが正しくないプロファイル・
データベースをもたらす可能性があることから、その種のページに関するプロフ
ァイル収集が安全ではないことを念頭に置いた上で、カレント・プロファイル・
パケットを保存するか、あるいはそれを破棄するかを選択することができる。Ｔ
ＡＸｉ＿Ｃｏｎｔｒｏｌ．ｕｎｐｒ（ＴＡＸｉ＿コントロール．ｕｎｐｒ）４６
８がクリアされると、例外が生成されなくなり、ＴＡＸｉソフトウエアが、プロ
ファイル・パケットの確認および「保護あり」ページ属性のセットを引き受ける
。
【０３７１】 プロファイル・パケット内において参照されるすべてのページは保護されてい
なければならないという規則に対して、２つの狭い例外が存在する−−すなわち
、パケットの開始および終了における境界のケースである。プロファイル・パケ
ット（たとえば、図４ａの４２０）がコントロール移動インストラクションを伴
って終了していた場合、その移動インストラクションの最後のバイト、したがっ
てその移動のソース（ｄｏｎｅ＿ｆｒａｍｅ（終了＿フレーム）メンバ４４４）
は保護されたページ上になければならないが、移動のディスティネーション（エ
ントリのｎｅｘｔ＿ｆｒａｍｅ（次の＿フレーム）メンバ４３８、４４８）には
その必要がない。同様に、パケットがコントロール移動インストラクション（図
４ｂの「開始パケット」プロパティ４１８を有する）を伴って開始する場合、移
動のディスティネーション（ｎｅｘｔ＿ｆｒａｍｅ（次の＿フレーム）４３８、
４４８）は保護されたページ上になければならないが、ソースにはその必要がな
い。後者の場合、パケットがＣｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト
＿アット＿ポイント）（図４ｃの４３０）を伴って開始しなければならないが、
それがイベントのソースを記述しないことから、当然のことながらプロファイル
・パケット内におけるソースは、記述を免れることになる。
なければならないという規則に対して、２つの狭い例外が存在する−−すなわち
、パケットの開始および終了における境界のケースである。プロファイル・パケ
ット（たとえば、図４ａの４２０）がコントロール移動インストラクションを伴
って終了していた場合、その移動インストラクションの最後のバイト、したがっ
てその移動のソース（ｄｏｎｅ＿ｆｒａｍｅ（終了＿フレーム）メンバ４４４）
は保護されたページ上になければならないが、移動のディスティネーション（エ
ントリのｎｅｘｔ＿ｆｒａｍｅ（次の＿フレーム）メンバ４３８、４４８）には
その必要がない。同様に、パケットがコントロール移動インストラクション（図
４ｂの「開始パケット」プロパティ４１８を有する）を伴って開始する場合、移
動のディスティネーション（ｎｅｘｔ＿ｆｒａｍｅ（次の＿フレーム）４３８、
４４８）は保護されたページ上になければならないが、ソースにはその必要がな
い。後者の場合、パケットがＣｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト
＿アット＿ポイント）（図４ｃの４３０）を伴って開始しなければならないが、
それがイベントのソースを記述しないことから、当然のことながらプロファイル
・パケット内におけるソースは、記述を免れることになる。
【０３７２】 Ｉ．代替実施例 楽観的な順不同コードをいつ生成するか、また保守的な順序どおりコードをい
つ生成するかということに関して良好なヒューリスティックを提供するために、
プロファイル・エントリは良好な振る舞いを有しないＩ／Ｏ空間に対する参照を
記録することができる。１つのメカニズムは、後述のＶＩＩＩ．Ｂにおいて説明
するコンバータ・イベント・コード１．１１００であり、Ｉ／Ｏ空間に対するア
クセスを記録する。別の実施態様においては、Ｘ８６コード・ページからの実行
中（ＰＳＷ．ＩＳＡビット１９４が「１」に等しく、Ｘ８６ ＩＳＡであること
を示しているとき）であり、かつＴＡＸｉ＿Ｓｔａｔｅ．Ｐｒｏｆｉｌｅ＿Ａｃ
ｔｉｖｅ（ＴＡＸｉ＿状態．プロファイル＿アクティブ）（図４ｈの４８２）が
「１」であれば、「プロファイルＩ／Ｏ参照」例外がＩ／Ｏ空間の参照時に『タ
ペストリー』オペレーティング・システム３１２をトラップする。例外ハンドラ
の完了時に、ＲＦＥイミディエート・フィールド（図５ｂの５８８）がイベント
・コード１．１１００を伴うプロファイル・エントリを供給し、Ｉ／Ｏ空間の参
照を示す。
つ生成するかということに関して良好なヒューリスティックを提供するために、
プロファイル・エントリは良好な振る舞いを有しないＩ／Ｏ空間に対する参照を
記録することができる。１つのメカニズムは、後述のＶＩＩＩ．Ｂにおいて説明
するコンバータ・イベント・コード１．１１００であり、Ｉ／Ｏ空間に対するア
クセスを記録する。別の実施態様においては、Ｘ８６コード・ページからの実行
中（ＰＳＷ．ＩＳＡビット１９４が「１」に等しく、Ｘ８６ ＩＳＡであること
を示しているとき）であり、かつＴＡＸｉ＿Ｓｔａｔｅ．Ｐｒｏｆｉｌｅ＿Ａｃ
ｔｉｖｅ（ＴＡＸｉ＿状態．プロファイル＿アクティブ）（図４ｈの４８２）が
「１」であれば、「プロファイルＩ／Ｏ参照」例外がＩ／Ｏ空間の参照時に『タ
ペストリー』オペレーティング・システム３１２をトラップする。例外ハンドラ
の完了時に、ＲＦＥイミディエート・フィールド（図５ｂの５８８）がイベント
・コード１．１１００を伴うプロファイル・エントリを供給し、Ｉ／Ｏ空間の参
照を示す。
【０３７３】 プロファイル・コントロール・レジスタを使用すれば、よりきめ細いレベルに
おいてプロファイリングをコントロールすることができる。たとえば、３２ビッ
トを有するレジスタを用いて、各ビット・イネーブルもしくはディセーブルを図
４ｂに示したイベント・クラスの１つに対応させる。プロファイリングに関する
このほかのコントロールについては、ＰＬＡ ６５０との関連から説明を後述す
る。
おいてプロファイリングをコントロールすることができる。たとえば、３２ビッ
トを有するレジスタを用いて、各ビット・イネーブルもしくはディセーブルを図
４ｂに示したイベント・クラスの１つに対応させる。プロファイリングに関する
このほかのコントロールについては、ＰＬＡ ６５０との関連から説明を後述す
る。
【０３７４】 ＶＩ．変換を求めるためのプロービング Ａ．プロービングの概要 プロファイラ４００は、Ｘ８６プログラムのプロファイルを生成する。このプ
ロファイルをホット・スポット・ディテクタ１２２が解析して、実行頻度の高い
コードのセクション、すなわちホット・スポットを識別する。ＴＡＸｉバイナリ
・トランスレータ１２４は、ホット・スポットをＸ８６からＴＡＸｉコード（Ｔ
ＡＸｉバイナリ・トランスレータ１２４によって生成される『タペストリー』ネ
イティブ・コード；機能的にはＸ８６バイナリと等価）に翻訳する。Ｘ８６バイ
ナリが変更されずに残されることから、それが、ＴＡＸｉコードにコントロール
を移動する明示的なコントロール・フロー・インストラクションを含むことはな
い。「プロービング」は、対応するＴＡＸｉコードに入る有効なエントリ・ポイ
ントを有するＸ８６バイナリ内のポイントに到達したことを認識し、Ｘ８６バイ
ナリからコントロールを奪い、コントロールをＴＡＸｉコードに移動するプロセ
スである。
ロファイルをホット・スポット・ディテクタ１２２が解析して、実行頻度の高い
コードのセクション、すなわちホット・スポットを識別する。ＴＡＸｉバイナリ
・トランスレータ１２４は、ホット・スポットをＸ８６からＴＡＸｉコード（Ｔ
ＡＸｉバイナリ・トランスレータ１２４によって生成される『タペストリー』ネ
イティブ・コード；機能的にはＸ８６バイナリと等価）に翻訳する。Ｘ８６バイ
ナリが変更されずに残されることから、それが、ＴＡＸｉコードにコントロール
を移動する明示的なコントロール・フロー・インストラクションを含むことはな
い。「プロービング」は、対応するＴＡＸｉコードに入る有効なエントリ・ポイ
ントを有するＸ８６バイナリ内のポイントに到達したことを認識し、Ｘ８６バイ
ナリからコントロールを奪い、コントロールをＴＡＸｉコードに移動するプロセ
スである。
【０３７５】 一実施態様においては、各インストラクション・フェッチ・サイクルがテーブ
ルのクエリを行う。このテーブルの各エントリは、Ｘ８６の物理ＩＰ値をＴＡＸ
ｉコードのエントリ・ポイントのアドレスにマップする。たとえば、大きな連想
メモリにより、Ｘ８６の物理ＩＰ値をＴＡＸｉコード・セグメントへのエントリ
・ポイントにマップすることができる。ＴＡＸｉコードのセグメント数は、通常
、多くとも数百の規模となり、ＴＡＸｉコード・セグメントのトップにおいての
み実行が入ることが可能であり、それが途中からとなることはない。このように
このマッピング内には、たかだか数百のエントリのみが、任意の時点で任意のポ
イントにおいて有効になっている。このように希薄なマッピングは、概略でキャ
ッシュの１つのサイズに等しい連想メモリ内にインプリメントすることが可能で
ある。その反面、このテーブル内においてヒットが得られるレートは極めて低い
。概念的なことを述べれば、後述する別の実施態様においては、少ないチップ・
リソースを使用してこの種の連想メモリのエミュレーションに努めている。
ルのクエリを行う。このテーブルの各エントリは、Ｘ８６の物理ＩＰ値をＴＡＸ
ｉコードのエントリ・ポイントのアドレスにマップする。たとえば、大きな連想
メモリにより、Ｘ８６の物理ＩＰ値をＴＡＸｉコード・セグメントへのエントリ
・ポイントにマップすることができる。ＴＡＸｉコードのセグメント数は、通常
、多くとも数百の規模となり、ＴＡＸｉコード・セグメントのトップにおいての
み実行が入ることが可能であり、それが途中からとなることはない。このように
このマッピング内には、たかだか数百のエントリのみが、任意の時点で任意のポ
イントにおいて有効になっている。このように希薄なマッピングは、概略でキャ
ッシュの１つのサイズに等しい連想メモリ内にインプリメントすることが可能で
ある。その反面、このテーブル内においてヒットが得られるレートは極めて低い
。概念的なことを述べれば、後述する別の実施態様においては、少ないチップ・
リソースを使用してこの種の連想メモリのエミュレーションに努めている。
【０３７６】 別の実施態様においては、Ｘ８６物理ＩＰ値から『タペストリー』エントリ・
ポイントへのマッピングがテーブル内のメモリにストアされ、ＴＬＢと同様に、
このマッピング・テーブルにおけるもっともアクセス頻度の高い部分がキャッシ
ュ内に維持される。このマッピング・テーブル内の各エントリは、付随するエン
トリが有効であるか否かを示す有効ビットを有している。各インストラクション
・フェッチ・サイクルの間は、このテーブルのキャッシュ済みコピーに対してク
エリが行なわれる。この場合にも、このテーブル内においてヒットが得られるレ
ートは極めて低くなる。
ポイントへのマッピングがテーブル内のメモリにストアされ、ＴＬＢと同様に、
このマッピング・テーブルにおけるもっともアクセス頻度の高い部分がキャッシ
ュ内に維持される。このマッピング・テーブル内の各エントリは、付随するエン
トリが有効であるか否かを示す有効ビットを有している。各インストラクション
・フェッチ・サイクルの間は、このテーブルのキャッシュ済みコピーに対してク
エリが行なわれる。この場合にも、このテーブル内においてヒットが得られるレ
ートは極めて低くなる。
【０３７７】 さらに別の実施態様においては、ビット・ベクトルが各バイト（または、可能
性のある各インストラクションの開始もしくは各基本ブロック）対応するビット
、すなわちＸ８６インストラクション空間のそのバイトに対応するＴＡＸｉコー
ドに対するエントリ・ポイントの有無を示すビットを有している。マッピング・
テーブル内の各エントリは、Ｘ８６マシン状態の仮定を示す、当該エントリに関
連付けされたＴＡＸｉコード内にコーディングされるマシン状態の述部、および
ＴＡＸｉエントリ・ポイントに関するアドレスを含んでいる。この実施態様にお
いては、プロービングが３ステップのプロセスとしてインプリメントされる：す
なわち、ビット・ベクトルのクエリを行い、翻訳のマッピングの有無を調べ、存
在する場合にはマッピング・テーブル内を探し、それが見つかると、Ｘ８６マシ
ンのカレント状態がそのテーブルのエントリ内にリストされている前提条件を満
たすか否かを検証する。このビット・ベクトルは極めて大きく、全メモリの１／
９に達する可能性がある。さらにビット・ベクトルおよびテーブルのクエリは、
キャッシュを改ざんする傾向がある。この実施態様においては、ビット・ベクト
ルのクエリが成功した後に例外が生じ、テーブルのクエリが例外ハンドラ・ソフ
トウエアによって実行される；したがって例外は、ビット・ベクトル内の対応す
るビットをセットしているアドレス、すなわち有効なＴＡＸｉコード・エントリ
・ポイントを有しているアドレスに関してのみ例外が生じる。
性のある各インストラクションの開始もしくは各基本ブロック）対応するビット
、すなわちＸ８６インストラクション空間のそのバイトに対応するＴＡＸｉコー
ドに対するエントリ・ポイントの有無を示すビットを有している。マッピング・
テーブル内の各エントリは、Ｘ８６マシン状態の仮定を示す、当該エントリに関
連付けされたＴＡＸｉコード内にコーディングされるマシン状態の述部、および
ＴＡＸｉエントリ・ポイントに関するアドレスを含んでいる。この実施態様にお
いては、プロービングが３ステップのプロセスとしてインプリメントされる：す
なわち、ビット・ベクトルのクエリを行い、翻訳のマッピングの有無を調べ、存
在する場合にはマッピング・テーブル内を探し、それが見つかると、Ｘ８６マシ
ンのカレント状態がそのテーブルのエントリ内にリストされている前提条件を満
たすか否かを検証する。このビット・ベクトルは極めて大きく、全メモリの１／
９に達する可能性がある。さらにビット・ベクトルおよびテーブルのクエリは、
キャッシュを改ざんする傾向がある。この実施態様においては、ビット・ベクト
ルのクエリが成功した後に例外が生じ、テーブルのクエリが例外ハンドラ・ソフ
トウエアによって実行される；したがって例外は、ビット・ベクトル内の対応す
るビットをセットしているアドレス、すなわち有効なＴＡＸｉコード・エントリ
・ポイントを有しているアドレスに関してのみ例外が生じる。
【０３７８】 さらに別の実施態様においては、ビット・ベクトル内の各ビットがＸ８６コー
ドのページに対応する。対応する翻訳とともに、ページ上のいずれかの場所にＸ
８６インストラクションが存在する場合には、そのビット・ベクトル内の対応す
るビットがセットされる。その後、ＴＡＸｉコード・セグメントに対するエント
リが続く可能性のある各イベントにおいて、マッピング・テーブルがプローブさ
れてその種の翻訳の有無が調べられる。つまり、このインプリメンテーションは
、前のパラグラフの実施態様よりビット・ベクトルの保持に使用するメモリが少
ないが、対応するＴＡＸｉエントリ・ポイントを有するインストラクションだけ
でなく、テーブルにクエリを行うそのページからのインストラクションのフェッ
チごとに例外を生成する。この実施態様は、翻訳が比較的少数のあまり頻繁でな
いイベント、たとえばサブルーチンのエントリ、あるいはループのトップに限ら
れる場合に極めて良好に機能する。
ドのページに対応する。対応する翻訳とともに、ページ上のいずれかの場所にＸ
８６インストラクションが存在する場合には、そのビット・ベクトル内の対応す
るビットがセットされる。その後、ＴＡＸｉコード・セグメントに対するエント
リが続く可能性のある各イベントにおいて、マッピング・テーブルがプローブさ
れてその種の翻訳の有無が調べられる。つまり、このインプリメンテーションは
、前のパラグラフの実施態様よりビット・ベクトルの保持に使用するメモリが少
ないが、対応するＴＡＸｉエントリ・ポイントを有するインストラクションだけ
でなく、テーブルにクエリを行うそのページからのインストラクションのフェッ
チごとに例外を生成する。この実施態様は、翻訳が比較的少数のあまり頻繁でな
いイベント、たとえばサブルーチンのエントリ、あるいはループのトップに限ら
れる場合に極めて良好に機能する。
【０３７９】 ページに関連付けされたビットは、ほかのページ・プロパティ１８０、１８６
と同様に、ＴＬＢ内にキャッシュすることができる。 次のセクションで詳細に論じている実施態様においては、ＴＡＸｉが、スペー
ス（ページ）、時間（プローブ・タイマを使用）、およびイベント・コード（プ
ロファイリングに使用したイベント・コード４０２に同じ）によって可能性のあ
るイベント空間を分割する。
と同様に、ＴＬＢ内にキャッシュすることができる。 次のセクションで詳細に論じている実施態様においては、ＴＡＸｉが、スペー
ス（ページ）、時間（プローブ・タイマを使用）、およびイベント・コード（プ
ロファイリングに使用したイベント・コード４０２に同じ）によって可能性のあ
るイベント空間を分割する。
【０３８０】 Ｂ．統計学的プロービングの概要 ＴＡＸｉプローバ６００は、統計学的ヒューリスティックのセットを、いつＴ
ＡＸｉ翻訳がＴＡＸｉコード・バッファ内に存在する可能性が極めて高くなるか
ということに関する、有益な選択肢のセットを作る上での補助として使用する。
１つのイベントが発生するごとに、たとえばそれぞれのルーチン呼び出しごとに
翻訳をプローブするのではなく、ＴＡＸｉプローバ６００は、単純なコントロー
ルの移動、条件付きジャンプ、「近い」呼び出し、「遠い」呼び出し、およびＸ
８６割り込みの引き渡しを含めた、より大きなイベントのクラス上においてプロ
ーブを行い、膨大な数のクラス上のプローブ数を成功の可能性のある数まで絞り
込む統計学的メカニズムを使用する。統計学的プローブ・メカニズムは、プロー
ブ例外とＴＡＸｉコードを実行する実際の機会の間に高い相関が得られるように
設計されている。
ＡＸｉ翻訳がＴＡＸｉコード・バッファ内に存在する可能性が極めて高くなるか
ということに関する、有益な選択肢のセットを作る上での補助として使用する。
１つのイベントが発生するごとに、たとえばそれぞれのルーチン呼び出しごとに
翻訳をプローブするのではなく、ＴＡＸｉプローバ６００は、単純なコントロー
ルの移動、条件付きジャンプ、「近い」呼び出し、「遠い」呼び出し、およびＸ
８６割り込みの引き渡しを含めた、より大きなイベントのクラス上においてプロ
ーブを行い、膨大な数のクラス上のプローブ数を成功の可能性のある数まで絞り
込む統計学的メカニズムを使用する。統計学的プローブ・メカニズムは、プロー
ブ例外とＴＡＸｉコードを実行する実際の機会の間に高い相関が得られるように
設計されている。
【０３８１】 ＴＡＸｉは、可能性のあるプログラム・イベントの空間を空間的、論理的、か
つ時間的に分割し、それによりＸ８６コード空間／ロジック／時間の間における
、必ずしも常に正しくはないが、ＴＡＸｉコードの存在と良好な相関を見せる統
計学的結合を形成する。セクションＶＩ．Ａにおいて述べた実施態様におけるよ
うに、テーブルがＸ８６物理ＩＰ値をＴＡＸｉコード・セグメント内のエントリ
・ポイントにマップする。このテーブルは、ＰＩＰＭ（物理ＩＰマップ）６０２
と呼ばれる。各物理ページは、関連付けされたプロパティを有する。このプロパ
ティは、いくつかの論理的イベント・クラス（図４ｂに示したイベントのサブセ
ット６１２；前述のセクションＶ．Ｂにおいて説明）に関連付けされている。バ
イナリ・トランスレータ１２４は、ＰＦＡＴ（ページ・フレーム属性テーブル）
１７２内のページごとにプロパティの５ビット６２４を維持する−−バイナリ翻
訳が生成されるとき、そのエントリ・イベントに対応するビット６２４が、Ｘ８
６ページのＰＦＡＴエントリ１７４内において、翻訳の存在を示すべくセットさ
れ、ＰＩＰＭ ６０２内に、Ｘ８６物理ＩＰアドレスをＴＡＸｉコード・セグメ
ントのアドレスにマップするエントリが作られる。５つのＰＦＡＴビットは、Ｔ
ＬＢ １１６に、ページ・テーブルからのページ翻訳とともにロードされる。こ
れらのビットにクエリを行う機能のイネーブルは、時間的に変化するプローブ・
マスクによってゲートされるが、そのビットは、５つのＰＦＡＴ／ＴＬＢビット
に対応する。
つ時間的に分割し、それによりＸ８６コード空間／ロジック／時間の間における
、必ずしも常に正しくはないが、ＴＡＸｉコードの存在と良好な相関を見せる統
計学的結合を形成する。セクションＶＩ．Ａにおいて述べた実施態様におけるよ
うに、テーブルがＸ８６物理ＩＰ値をＴＡＸｉコード・セグメント内のエントリ
・ポイントにマップする。このテーブルは、ＰＩＰＭ（物理ＩＰマップ）６０２
と呼ばれる。各物理ページは、関連付けされたプロパティを有する。このプロパ
ティは、いくつかの論理的イベント・クラス（図４ｂに示したイベントのサブセ
ット６１２；前述のセクションＶ．Ｂにおいて説明）に関連付けされている。バ
イナリ・トランスレータ１２４は、ＰＦＡＴ（ページ・フレーム属性テーブル）
１７２内のページごとにプロパティの５ビット６２４を維持する−−バイナリ翻
訳が生成されるとき、そのエントリ・イベントに対応するビット６２４が、Ｘ８
６ページのＰＦＡＴエントリ１７４内において、翻訳の存在を示すべくセットさ
れ、ＰＩＰＭ ６０２内に、Ｘ８６物理ＩＰアドレスをＴＡＸｉコード・セグメ
ントのアドレスにマップするエントリが作られる。５つのＰＦＡＴビットは、Ｔ
ＬＢ １１６に、ページ・テーブルからのページ翻訳とともにロードされる。こ
れらのビットにクエリを行う機能のイネーブルは、時間的に変化するプローブ・
マスクによってゲートされるが、そのビットは、５つのＰＦＡＴ／ＴＬＢビット
に対応する。
【０３８２】 プローブは、図６ｃとの関連から詳細を説明するように、複数の段階において
生じる。１つの段階が失敗すると、残りのプローブが途中放棄される。第１段階
は、Ｘ８６インストラクションが実行された、そのインストラクションがプロー
ブ可能なイベント・コードの１つであるイベント・コードを生成し、かつ、その
ページに関する対応するプローブ・プロパティがイネーブルであり、かつ、カレ
ント・プローブ・マスク内の対応するビットがイネーブルであるとき、トリガさ
れる。この第１段階は、基本的には前述の実施態様に関して説明した連想メモリ
・サーチのインプリメンテーションであるが、メモリ・ページの細分性に関して
異なる。この第１段階は、例外を生成し、その結果ソフトウエアが実際にＰＩＰ
Ｍ ６０２をプローブできるようなることが有益となり得るか否かということに
関して、妥当であるが不完全な評価を提供する。ソフトウエア例外ハンドラは、
ＰＩＰＭ ６０２をプローブし、カレントＩＰ値のカレント翻訳があるか否かを
明らかにし、その翻訳のアドレスを探し出す。
生じる。１つの段階が失敗すると、残りのプローブが途中放棄される。第１段階
は、Ｘ８６インストラクションが実行された、そのインストラクションがプロー
ブ可能なイベント・コードの１つであるイベント・コードを生成し、かつ、その
ページに関する対応するプローブ・プロパティがイネーブルであり、かつ、カレ
ント・プローブ・マスク内の対応するビットがイネーブルであるとき、トリガさ
れる。この第１段階は、基本的には前述の実施態様に関して説明した連想メモリ
・サーチのインプリメンテーションであるが、メモリ・ページの細分性に関して
異なる。この第１段階は、例外を生成し、その結果ソフトウエアが実際にＰＩＰ
Ｍ ６０２をプローブできるようなることが有益となり得るか否かということに
関して、妥当であるが不完全な評価を提供する。ソフトウエア例外ハンドラは、
ＰＩＰＭ ６０２をプローブし、カレントＩＰ値のカレント翻訳があるか否かを
明らかにし、その翻訳のアドレスを探し出す。
【０３８３】 このインプリメンテーションは、『タペストリー』マイクロプロセッサ・チッ
プ上において大きなハードウエア構造をまったく使用しない；たとえば、大きな
連想メモリの使用を回避している。このインプリメンテーションは、成功が得ら
れないＰＩＰＭ ６０２のプローブに関連するオーバーヘッドを抑え、その一方
、Ｘ８６プログラムのホット・スポットに置き変わる翻訳であるＴＡＸｉコード
に実行が移動する高い尤度を提供する。
プ上において大きなハードウエア構造をまったく使用しない；たとえば、大きな
連想メモリの使用を回避している。このインプリメンテーションは、成功が得ら
れないＰＩＰＭ ６０２のプローブに関連するオーバーヘッドを抑え、その一方
、Ｘ８６プログラムのホット・スポットに置き変わる翻訳であるＴＡＸｉコード
に実行が移動する高い尤度を提供する。
【０３８４】 ここで、プロービングが最小正当性に関する条件ではなく、最適化であったこ
とを想起されたい。プローバ６００が生成するプローブ例外が多すぎる場合には
、コントロールを移動する翻訳が存在しないことからＰＩＰＭ ６０２の過剰な
プローブが失敗し、コンバータ（図１ａおよび１ｃの１３６）内において適正な
実行が再開される。このエラーによって、プローブ例外ハンドラの実行が１つ無
駄になる。メカニズムが生成するプローブが少なすぎる場合には、コントロール
がＴＡＸｉコードに移動しなくなり、例外が単純にコンバータ１３６内において
継続される。このエラーの代償は、（例外の省略の代償にも満たない）機会の看
過である。これらのエラーが演算結果における変化を導くことがないため、ヒュ
ーリスティックな、必ずしも常に正しくないアプローチが、アーキテクチャ上の
正当性の評価基準を侵害することはない。この目標を、イベントの時間、空間、
およびクラスを分割し、良好に相関されたインジケータ・ビットとそれぞれのス
ライスを関連付けするきめ細かい方法を探し出すことによって達成する。
とを想起されたい。プローバ６００が生成するプローブ例外が多すぎる場合には
、コントロールを移動する翻訳が存在しないことからＰＩＰＭ ６０２の過剰な
プローブが失敗し、コンバータ（図１ａおよび１ｃの１３６）内において適正な
実行が再開される。このエラーによって、プローブ例外ハンドラの実行が１つ無
駄になる。メカニズムが生成するプローブが少なすぎる場合には、コントロール
がＴＡＸｉコードに移動しなくなり、例外が単純にコンバータ１３６内において
継続される。このエラーの代償は、（例外の省略の代償にも満たない）機会の看
過である。これらのエラーが演算結果における変化を導くことがないため、ヒュ
ーリスティックな、必ずしも常に正しくないアプローチが、アーキテクチャ上の
正当性の評価基準を侵害することはない。この目標を、イベントの時間、空間、
およびクラスを分割し、良好に相関されたインジケータ・ビットとそれぞれのス
ライスを関連付けするきめ細かい方法を探し出すことによって達成する。
【０３８５】 Ｃ．統計学的プロービングのためのハードウエアおよびソフトウエア構造 前述のセクションＶにおいて、プロファイリングに関して説明した多くの構造
は、プロービングにも使用される。
は、プロービングにも使用される。
【０３８６】 図４ｂを再度参照するが、プロファイリングに関するイベント・コード分類４
０２は、プロービングにも使用される。列６１０は、「プローブ可能」として多
数のイベントを指定する。プローブ可能として指定されたイベントは、すべて、
Ｘ８６インストラクションまたは割り込みによるコントロールの移動である。移
動のディスティネーションにおけるコードは、プローブに関する候補となる。ホ
ット・スポット・ディテクタ１２２は、プローブ可能なイベント・クラスの知識
を伴って設計され、検出されたＸ８６ホット・スポットを、そのホット・スポッ
トに到達したコントロール移動が、プローブ可能なイベント６１０の１つである
場合に限って翻訳する。つまり、Ｘ８６プログラムがコントロールの移動を実行
したとき、その移動がプローブ可能な（６１０）移動の１つであれば、少なくと
も理論的にＴＡＸｉコードが存在する可能性があり、プローブ回路の残部がアク
ティブ化される。
０２は、プロービングにも使用される。列６１０は、「プローブ可能」として多
数のイベントを指定する。プローブ可能として指定されたイベントは、すべて、
Ｘ８６インストラクションまたは割り込みによるコントロールの移動である。移
動のディスティネーションにおけるコードは、プローブに関する候補となる。ホ
ット・スポット・ディテクタ１２２は、プローブ可能なイベント・クラスの知識
を伴って設計され、検出されたＸ８６ホット・スポットを、そのホット・スポッ
トに到達したコントロール移動が、プローブ可能なイベント６１０の１つである
場合に限って翻訳する。つまり、Ｘ８６プログラムがコントロールの移動を実行
したとき、その移動がプローブ可能な（６１０）移動の１つであれば、少なくと
も理論的にＴＡＸｉコードが存在する可能性があり、プローブ回路の残部がアク
ティブ化される。
【０３８７】 プローブ可能なイベント６１０は、列６１２において、さらに６つのクラスに
分けられる。これら６つのクラスは、「遠い呼び出し」、「エミュレータ・プロ
ーブ」、「ｊｎｚ」、「条件付きジャンプ」、「近いジャンプ」、および「近い
呼び出し」である。
分けられる。これら６つのクラスは、「遠い呼び出し」、「エミュレータ・プロ
ーブ」、「ｊｎｚ」、「条件付きジャンプ」、「近いジャンプ」、および「近い
呼び出し」である。
【０３８８】 再度図４ｈを参照するが、プローブ・マスク６２０は、６ビットの集合からな
り、各１ビットは図４ｂに示した６つのプローブ可能なクラス６１２の１つに対
応している。プローブ・マスクが「１」のとき、対応するクラス６１２に関する
プローブがイネーブルになる−−そのクラスのイベントが発生すると（かつ、そ
の他特定の条件が満たされると；後述する図６ａ〜６ｃの説明を参照されたい）
、ハードウエアがプローブ例外をトリガし、ＰＩＰＭ ６０２のプローブが行な
われる。プローブ・マスク６２０が「０」であれば、対応するクラス６１２のプ
ローブがディセーブルされる−−そのイベントのディスティネーションに関する
翻訳が存在する場合であっても、ハードウエアが、翻訳を見つけ出すためのＰＩ
ＰＭ ６０２のプローブを開始することはない。
り、各１ビットは図４ｂに示した６つのプローブ可能なクラス６１２の１つに対
応している。プローブ・マスクが「１」のとき、対応するクラス６１２に関する
プローブがイネーブルになる−−そのクラスのイベントが発生すると（かつ、そ
の他特定の条件が満たされると；後述する図６ａ〜６ｃの説明を参照されたい）
、ハードウエアがプローブ例外をトリガし、ＰＩＰＭ ６０２のプローブが行な
われる。プローブ・マスク６２０が「０」であれば、対応するクラス６１２のプ
ローブがディセーブルされる−−そのイベントのディスティネーションに関する
翻訳が存在する場合であっても、ハードウエアが、翻訳を見つけ出すためのＰＩ
ＰＭ ６０２のプローブを開始することはない。
【０３８９】 再度図１ｄを参照するが、ＰＦＡＴエントリ１７４は、各物理ページに関する
プロパティの５ビット６２４を有している。これらの５ビット６２４は、「遠い
呼び出し」、「ｊｎｚ」、「条件付きジャンプ」、「近いジャンプ」、および「
近い呼び出し」である（図４ｂの６１２、図４ｈおよび６ｂの６２０、および図
６ｂの６６０、６６１、６６２、６６３、６６４−−「エミュレータ・プローブ
」プローブは、ページごとのベースで維持されるのではなく、ソフトウエアによ
り発生される）。ＰＦＡＴプローブ・プロパティ６２４の対応するビットは、ホ
ット・スポット・ディテクタ１２２がホット・スポットを検出し、バイナリ・ト
ランスレータ１２４がネイティブ『タペストリー』翻訳を生成したとき「１」に
セットされ、その翻訳に関するプロファイルは、検出され、翻訳されたＸ８６ホ
ット・スポットのエントリを導いたイベントのクラスを表す。所定のページのＰ
ＦＡＴエントリの５ビット６２４は、図６ｂ〜６ｃとの関連から後述するように
、プローブ・マスク６２０の対応する５ビットとの論理積が演算され、プローブ
するべきか否かの決定が行われる。
プロパティの５ビット６２４を有している。これらの５ビット６２４は、「遠い
呼び出し」、「ｊｎｚ」、「条件付きジャンプ」、「近いジャンプ」、および「
近い呼び出し」である（図４ｂの６１２、図４ｈおよび６ｂの６２０、および図
６ｂの６６０、６６１、６６２、６６３、６６４−−「エミュレータ・プローブ
」プローブは、ページごとのベースで維持されるのではなく、ソフトウエアによ
り発生される）。ＰＦＡＴプローブ・プロパティ６２４の対応するビットは、ホ
ット・スポット・ディテクタ１２２がホット・スポットを検出し、バイナリ・ト
ランスレータ１２４がネイティブ『タペストリー』翻訳を生成したとき「１」に
セットされ、その翻訳に関するプロファイルは、検出され、翻訳されたＸ８６ホ
ット・スポットのエントリを導いたイベントのクラスを表す。所定のページのＰ
ＦＡＴエントリの５ビット６２４は、図６ｂ〜６ｃとの関連から後述するように
、プローブ・マスク６２０の対応する５ビットとの論理積が演算され、プローブ
するべきか否かの決定が行われる。
【０３９０】 図４ｇ、４ｈ、および４ｉを再度参照すると、ＴＡＸｉ＿Ｔｉｍｅｒｓ．Ｐｒ
ｏｂｅ＿Ｔｉｍｅｒ（ＴＡＸｉ＿タイマ．プローブ＿タイマ）６３０は、ＣＰＵ
クロック周波数によりカウント・ダウンを行う符号なし整数のカウント・ダウン
・タイマであり、イベント・クラスごとのベースにおいて、失敗したプローブ例
外の平均レートをコントロールするために使用される。Ｐｒｏｂｅ＿Ｔｉｍｅｒ
（プローブ＿タイマ）６３０がゼロまでカウント・ダウンすると、ＴＡＸｉ＿Ｓ
ｔａｔｅ．Ｐｒｏｂｅ＿Ｍａｓｋ（ＴＡＸｉ＿状態．プローブ・マスク）６２０
がすべて「１」にリセットされ、Ｐｒｏｂｅ＿Ｔｉｍｅｒ（プローブ＿タイマ）
６３０がＴＡＸｉ＿Ｃｏｎｔｒｏｌ．Ｐｒｏｖｅ＿Ｔｉｍｅｒ＿Ｒｅｌｏａｄ＿
Ｃｏｎｓｔａｎｔ（ＴＡＸｉ＿コントロール．プローブ＿タイマ＿再ロード＿定
数）６３２の値にリセットされる。イベント・コード０．００１１を伴うＲＦＥ
は、Ｐｒｏｖｅ＿Ｔｉｍｅｒ＿Ｒｅｌｏａｄ＿Ｃｏｎｓｔａｎｔ（プローブ＿タ
イマ＿再ロード＿定数）６３２からのＰｒｏｂｅ＿Ｔｉｍｅｒ（プローブ＿タイ
マ）６３０の早期リセットを強制する。
ｏｂｅ＿Ｔｉｍｅｒ（ＴＡＸｉ＿タイマ．プローブ＿タイマ）６３０は、ＣＰＵ
クロック周波数によりカウント・ダウンを行う符号なし整数のカウント・ダウン
・タイマであり、イベント・クラスごとのベースにおいて、失敗したプローブ例
外の平均レートをコントロールするために使用される。Ｐｒｏｂｅ＿Ｔｉｍｅｒ
（プローブ＿タイマ）６３０がゼロまでカウント・ダウンすると、ＴＡＸｉ＿Ｓ
ｔａｔｅ．Ｐｒｏｂｅ＿Ｍａｓｋ（ＴＡＸｉ＿状態．プローブ・マスク）６２０
がすべて「１」にリセットされ、Ｐｒｏｂｅ＿Ｔｉｍｅｒ（プローブ＿タイマ）
６３０がＴＡＸｉ＿Ｃｏｎｔｒｏｌ．Ｐｒｏｖｅ＿Ｔｉｍｅｒ＿Ｒｅｌｏａｄ＿
Ｃｏｎｓｔａｎｔ（ＴＡＸｉ＿コントロール．プローブ＿タイマ＿再ロード＿定
数）６３２の値にリセットされる。イベント・コード０．００１１を伴うＲＦＥ
は、Ｐｒｏｖｅ＿Ｔｉｍｅｒ＿Ｒｅｌｏａｄ＿Ｃｏｎｓｔａｎｔ（プローブ＿タ
イマ＿再ロード＿定数）６３２からのＰｒｏｂｅ＿Ｔｉｍｅｒ（プローブ＿タイ
マ）６３０の早期リセットを強制する。
【０３９１】 Ｐｒｏｂｅ＿Ｍａｓｋ（プローブ＿マスク）６２０およびＰｒｏｂｅ＿Ｔｉｍ
ｅｒ（プローブ＿タイマ）６３０は、ともに次に示す振る舞いをもたらす。クラ
ス６１２のプローブが成功している限り、マシンはそのクラスのプローブを継続
する。プローブが失敗すると、失敗したプローブのクラス６１２が、Ｐｒｏｂｅ
＿Ｍａｓｋ（プローブ＿マスク）６２０内のそのクラスのビットを「０」にセッ
トすることによって、すべてのページに関してディセーブルされる。次にＰｒｏ
ｂｅ＿Ｔｉｍｅｒ（プローブ＿タイマ）６３０がタイムアウトするとき、すべて
のクラスが再びイネーブルされる。
ｅｒ（プローブ＿タイマ）６３０は、ともに次に示す振る舞いをもたらす。クラ
ス６１２のプローブが成功している限り、マシンはそのクラスのプローブを継続
する。プローブが失敗すると、失敗したプローブのクラス６１２が、Ｐｒｏｂｅ
＿Ｍａｓｋ（プローブ＿マスク）６２０内のそのクラスのビットを「０」にセッ
トすることによって、すべてのページに関してディセーブルされる。次にＰｒｏ
ｂｅ＿Ｔｉｍｅｒ（プローブ＿タイマ）６３０がタイムアウトするとき、すべて
のクラスが再びイネーブルされる。
【０３９２】 ここで、ホット・スポット・ディテクタ１２２によってホット・スポットが検
出された後にＴＡＸｉコード・セグメントがＸ８６バイナリの実行と非同期で作
成されたことを想起されたい。翻訳済みコード・セグメントは、不使用となると
引き込められる。ＴＡＸｉネイティブ・コード・セグメントは、ラウンド‐ロビ
ン・ベースで、遷移状態にあるとしてマークされ、再利用に使用可能であるとし
てキューに入れられる。このコード・セグメントは、遷移状態にある間、すべて
のアドレス空間から削除される。ＴＡＸｉコード・セグメントが遷移状態にある
間に呼び出されると、遷移キューから出され、呼び出されたアドレス空間にマッ
プされ、アクティブ状態に再セットされる。遷移状態にある間にＴＡＸｉコード
・セグメントの呼び出しがなければ、そのセグメントがキューの末尾に到達した
とき、ストレージが再利用される。この再利用ポリシーは、Ｄｉｇｉｔａｌ（デ
ィジタル）のＶＡＸ／ＶＭＳ仮想メモリ・システムに類似である。このように再
利用ポリシーがいくぶんレイジーであることから、ＰＦＡＴ １７２は、多少古
いことがある。
出された後にＴＡＸｉコード・セグメントがＸ８６バイナリの実行と非同期で作
成されたことを想起されたい。翻訳済みコード・セグメントは、不使用となると
引き込められる。ＴＡＸｉネイティブ・コード・セグメントは、ラウンド‐ロビ
ン・ベースで、遷移状態にあるとしてマークされ、再利用に使用可能であるとし
てキューに入れられる。このコード・セグメントは、遷移状態にある間、すべて
のアドレス空間から削除される。ＴＡＸｉコード・セグメントが遷移状態にある
間に呼び出されると、遷移キューから出され、呼び出されたアドレス空間にマッ
プされ、アクティブ状態に再セットされる。遷移状態にある間にＴＡＸｉコード
・セグメントの呼び出しがなければ、そのセグメントがキューの末尾に到達した
とき、ストレージが再利用される。この再利用ポリシーは、Ｄｉｇｉｔａｌ（デ
ィジタル）のＶＡＸ／ＶＭＳ仮想メモリ・システムに類似である。このように再
利用ポリシーがいくぶんレイジーであることから、ＰＦＡＴ １７２は、多少古
いことがある。
【０３９３】 図６ａを、図１ｃ、１ｄ、３ａ、および４ｂとともに参照するが、ＰＩＰＭ
６０２は、ＰＩＰＭエントリ６４０のテーブルである。各ＰＩＰＭエントリ６４
０は、３クラスの情報を有している：すなわち、翻訳済みホット・スポットへの
エントリ・ポイントとして機能するＸ８６物理アドレス６４２、以前の実行時に
有効であり、現在は翻訳済みＴＡＸｉコード・セグメントに対する前提条件とし
て機能しているＸ８６マシン・コンテキスト情報６４６、６４８、および翻訳済
みＴＡＸｉコード・セグメントのアドレス６４４である。コンテキスト情報の整
数のサイズおよびモード部分６４６は、Ｃｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コ
ンテキスト＿アット＿ポイント）プロファイル・エントリ（図４ｃの４３０）内
に取り込まれるフォーム、およびＴＡＸｉ＿Ｃｏｎｔｒｏｌ．Ｇｌｏｂａｌ＿Ｔ
ＡＸｉ＿Ｅｎａｂｌｅｓ（ＴＡＸｉ＿コントロール．グローバル＿ＴＡＸｉ＿イ
ネーブルズ）ビット（図４ｇの４７０、４７２）に使用されるフォームに類似す
るフォームでストアされる。仮想Ｘ８６ ３１０のカレント・サイズおよびモー
ドが、ＰＩＰＭエントリ６４０のサイズおよびモード部分６４６に保存されてい
る状態と一致しない場合には、プローブが失敗する。ＰＩＰＭエントリ６４０の
浮動小数点部分６４８は、Ｃｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿
アット＿ポイント）プロファイル・エントリ４３０に取り込まれる浮動小数点状
態４３５に相当する。これを除けば成功することになるプローブの終結時におい
て、仮想Ｘ８６ ３１０の浮動小数点状態がＰＩＰＭエントリ６４０の浮動小数
点部分６４８に保存されている状態と一致しないときには、浮動小数点状態が操
作されてＰＩＰＭエントリ６４０の６４８に保存されている状態に一致させられ
るか、プローブが失敗する。
６０２は、ＰＩＰＭエントリ６４０のテーブルである。各ＰＩＰＭエントリ６４
０は、３クラスの情報を有している：すなわち、翻訳済みホット・スポットへの
エントリ・ポイントとして機能するＸ８６物理アドレス６４２、以前の実行時に
有効であり、現在は翻訳済みＴＡＸｉコード・セグメントに対する前提条件とし
て機能しているＸ８６マシン・コンテキスト情報６４６、６４８、および翻訳済
みＴＡＸｉコード・セグメントのアドレス６４４である。コンテキスト情報の整
数のサイズおよびモード部分６４６は、Ｃｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コ
ンテキスト＿アット＿ポイント）プロファイル・エントリ（図４ｃの４３０）内
に取り込まれるフォーム、およびＴＡＸｉ＿Ｃｏｎｔｒｏｌ．Ｇｌｏｂａｌ＿Ｔ
ＡＸｉ＿Ｅｎａｂｌｅｓ（ＴＡＸｉ＿コントロール．グローバル＿ＴＡＸｉ＿イ
ネーブルズ）ビット（図４ｇの４７０、４７２）に使用されるフォームに類似す
るフォームでストアされる。仮想Ｘ８６ ３１０のカレント・サイズおよびモー
ドが、ＰＩＰＭエントリ６４０のサイズおよびモード部分６４６に保存されてい
る状態と一致しない場合には、プローブが失敗する。ＰＩＰＭエントリ６４０の
浮動小数点部分６４８は、Ｃｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿
アット＿ポイント）プロファイル・エントリ４３０に取り込まれる浮動小数点状
態４３５に相当する。これを除けば成功することになるプローブの終結時におい
て、仮想Ｘ８６ ３１０の浮動小数点状態がＰＩＰＭエントリ６４０の浮動小数
点部分６４８に保存されている状態と一致しないときには、浮動小数点状態が操
作されてＰＩＰＭエントリ６４０の６４８に保存されている状態に一致させられ
るか、プローブが失敗する。
【０３９４】 図１ｂとの関連から図６ａを参照すると、ＰＩＰＭ ６０２が最新に維持され
て、翻訳のカレント・カタログが使用可能なことを反映し、ＴＡＸｉコード翻訳
の追跡がそれらの作成時になされ、再利用に関してマークされ、かつ実際に再利
用され無効化されることが示されている。ＰＦＡＴ １７２内のプローブ・ビッ
トは、わずかに遅れることがあり、ＴＬＢ １１６内のプローブ・ビットは、さ
らに遅れることが許容されている。また、ＴＬＢ １１６内のプローブ・ビット
は、ページの細分性に対する情報だけを運ぶ。つまり、ＴＬＢ １１６内のプロ
ーブ・ビットは、最近のある時点において、このページ上にそのエントリ・ポイ
ント・クラスを伴うＴＡＸｉコードがあったことを示す。ＴＬＢ １１６内のゼ
ロ・ビットは、その種のエントリ・ポイントが存在せず、このイベント・コード
に関するＰＩＰＭ ６０２のプローブは失敗する可能性が高く、したがって試み
るべきではないことを示す。「１」は、成功する確率が高いことを示唆する。こ
の「１」は、ある意味で新鮮ではなく、しかもその後に無効化され、再利用され
たＴＡＸｉコード翻訳の存在を示している。ＰＩＰＭ ６０２のプローブにおい
ては、ＴＬＢ １１６内におけるヒットの後に、再利用されたＴＡＸｉコード・
セグメントに関するＰＩＰＭエントリ６４０がＴＡＸｉセグメントの無効性を示
すこと、たとえばアドレス６４４内の「０」によってそれがわかる。
て、翻訳のカレント・カタログが使用可能なことを反映し、ＴＡＸｉコード翻訳
の追跡がそれらの作成時になされ、再利用に関してマークされ、かつ実際に再利
用され無効化されることが示されている。ＰＦＡＴ １７２内のプローブ・ビッ
トは、わずかに遅れることがあり、ＴＬＢ １１６内のプローブ・ビットは、さ
らに遅れることが許容されている。また、ＴＬＢ １１６内のプローブ・ビット
は、ページの細分性に対する情報だけを運ぶ。つまり、ＴＬＢ １１６内のプロ
ーブ・ビットは、最近のある時点において、このページ上にそのエントリ・ポイ
ント・クラスを伴うＴＡＸｉコードがあったことを示す。ＴＬＢ １１６内のゼ
ロ・ビットは、その種のエントリ・ポイントが存在せず、このイベント・コード
に関するＰＩＰＭ ６０２のプローブは失敗する可能性が高く、したがって試み
るべきではないことを示す。「１」は、成功する確率が高いことを示唆する。こ
の「１」は、ある意味で新鮮ではなく、しかもその後に無効化され、再利用され
たＴＡＸｉコード翻訳の存在を示している。ＰＩＰＭ ６０２のプローブにおい
ては、ＴＬＢ １１６内におけるヒットの後に、再利用されたＴＡＸｉコード・
セグメントに関するＰＩＰＭエントリ６４０がＴＡＸｉセグメントの無効性を示
すこと、たとえばアドレス６４４内の「０」によってそれがわかる。
【０３９５】 前述のセクションＶ．Ｇの説明から、ＴＡＸｉ＿Ｓｔａｔｅ．Ｅｖｅｎｔ＿Ｃ
ｏｄｅ＿Ｌａｔｃｈ（ＴＡＸｉ＿状態．イベント＿コード＿ラッチ）フィールド
４８６、４８７およびＣｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿アッ
ト＿ポイント）プロファイル・エントリ４３０内にストアされている４ビットの
イベント・コードを明確にするためには、５ビットが必要であったことを想起さ
れたい。図４ｂのイベント・コード４０２は、プローブ可能な（６１０）ＲＦＥ
イベント・コード（上側半分４１０）とプローブ可能な（６１０）コンバータ・
イベント・コード（下側半分４０４）が下位４ビットを共有しないように慎重に
割り当てられている。プローブ可能な（６１０）ＲＦＥイベント４１０は必ず偶
数になり、プローブ可能な（６１０）コンバータ・イベント４０４は必ず奇数に
なる。このように、カレント・イベント・コードの下位４ビットがプローブ・イ
ベントを固有識別することから、プローブ例外ハンドラは、そのプローブ・イベ
ントがＲＦＥインストラクションから到来したか、あるいはコンバータの実行か
らもたらされたかを確実に決定することができる。（プローブ可能なイベント６
１０にオーバーラップがないことは、前述のセクションＶ．Ｇにおいて説明した
「開始パケット」イベント・コード４１８がオーバーラップを有していないこと
の上に置かれる追加の制約である。）
ｏｄｅ＿Ｌａｔｃｈ（ＴＡＸｉ＿状態．イベント＿コード＿ラッチ）フィールド
４８６、４８７およびＣｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿アッ
ト＿ポイント）プロファイル・エントリ４３０内にストアされている４ビットの
イベント・コードを明確にするためには、５ビットが必要であったことを想起さ
れたい。図４ｂのイベント・コード４０２は、プローブ可能な（６１０）ＲＦＥ
イベント・コード（上側半分４１０）とプローブ可能な（６１０）コンバータ・
イベント・コード（下側半分４０４）が下位４ビットを共有しないように慎重に
割り当てられている。プローブ可能な（６１０）ＲＦＥイベント４１０は必ず偶
数になり、プローブ可能な（６１０）コンバータ・イベント４０４は必ず奇数に
なる。このように、カレント・イベント・コードの下位４ビットがプローブ・イ
ベントを固有識別することから、プローブ例外ハンドラは、そのプローブ・イベ
ントがＲＦＥインストラクションから到来したか、あるいはコンバータの実行か
らもたらされたかを確実に決定することができる。（プローブ可能なイベント６
１０にオーバーラップがないことは、前述のセクションＶ．Ｇにおいて説明した
「開始パケット」イベント・コード４１８がオーバーラップを有していないこと
の上に置かれる追加の制約である。）
【０３９６】 再度図６ｂを参照すると、プロービングは、ＰＬＡ（プログラマブル・ロジッ
ク・アレイ）６５０およびアンド・ゲートによってコントロールされることがわ
かる。ＰＬＡ ６５０は、イベント・コード・ラッチ４８６、４８７からイベン
ト・コード５９２の論理関数をいくつか生成する。ＰＬＡ ６５０は、図４ｂに
示したような「開始パケット」４１８、「プロファイル可能なイベント」４１６
、および「プローブ可能なイベント」６１０プロパティを計算する。それに加え
て、プローブ可能なイベント・コードが、図４ｂの列６１２に示したように単一
の信号にデコーディングされる。たとえば、図１ｄのプローブ・プロパティ６２
４のビット＜０＞に対応する「ｊｎｚ」ビット６６０が、イベント・コード１．
０００１に割り当てられる。プローブ・プロパティ６２４のビット＜１＞に対応
する「条件付きジャンプ」ビット６６１は、イベント・コード１．００１１に割
り当てられる。プローブ・プロパティ６２４のビット＜２＞に対応する「近いジ
ャンプ」ビット６６２は、イベント・コード１．０１０１に割り当てられる。プ
ローブ・プロパティ６２４のビット＜３＞に対応する「近い呼び出し」ビット６
６３は、イベント・コード１．０１１１および１．１０１１に割り当てられる。
プローブ・プロパティ６２４のビット＜４＞に対応する「遠いジャンプ」ビット
６６４は、イベント・コード０．１０００に割り当てられる。「エミュレータ・
プローブ」ビット６６５は、イベント・コード０．１１００および０．１１１０
に割り当てられる。
ク・アレイ）６５０およびアンド・ゲートによってコントロールされることがわ
かる。ＰＬＡ ６５０は、イベント・コード・ラッチ４８６、４８７からイベン
ト・コード５９２の論理関数をいくつか生成する。ＰＬＡ ６５０は、図４ｂに
示したような「開始パケット」４１８、「プロファイル可能なイベント」４１６
、および「プローブ可能なイベント」６１０プロパティを計算する。それに加え
て、プローブ可能なイベント・コードが、図４ｂの列６１２に示したように単一
の信号にデコーディングされる。たとえば、図１ｄのプローブ・プロパティ６２
４のビット＜０＞に対応する「ｊｎｚ」ビット６６０が、イベント・コード１．
０００１に割り当てられる。プローブ・プロパティ６２４のビット＜１＞に対応
する「条件付きジャンプ」ビット６６１は、イベント・コード１．００１１に割
り当てられる。プローブ・プロパティ６２４のビット＜２＞に対応する「近いジ
ャンプ」ビット６６２は、イベント・コード１．０１０１に割り当てられる。プ
ローブ・プロパティ６２４のビット＜３＞に対応する「近い呼び出し」ビット６
６３は、イベント・コード１．０１１１および１．１０１１に割り当てられる。
プローブ・プロパティ６２４のビット＜４＞に対応する「遠いジャンプ」ビット
６６４は、イベント・コード０．１０００に割り当てられる。「エミュレータ・
プローブ」ビット６６５は、イベント・コード０．１１００および０．１１１０
に割り当てられる。
【０３９７】 Ｄ．統計プロービングの動作 図６ｂおよび６ｃを参照するが、Ｘ８６のコントロール移動インストラクショ
ン（コンバータ１３６内において実行される単純なインストラクションもしくは
エミュレータ３１６において実行される複雑なインストラクション）に関して、
移動ターゲットのインストラクションのフェッチが、そのターゲット・インスト
ラクションのページに関するカレント・プローブ・ページ・プロパティ６２４を
伴うＰＦＡＴ １７２からＴＬＢ １１６が更新されることを保証している−−
情報はすでにＴＬＢ １１６内においてカレントとなっているか、あるいはイン
ストラクションのフェッチによって導かれたＩ−ＴＬＢミスの一部として補充さ
れる。つまり、インストラクションのフェッチの一部として、ＴＬＢが、ターゲ
ット・インストラクションに関するアドレス変換およびプローブ・ページ・プロ
パティ６２４をともに提供する（ただし、前述のセクションＶＩ．Ｃにおいて説
明したが、ＴＬＢ １１６内のＰＦＡＴプローブ・プロパティは、多少古いこと
がある）。
ン（コンバータ１３６内において実行される単純なインストラクションもしくは
エミュレータ３１６において実行される複雑なインストラクション）に関して、
移動ターゲットのインストラクションのフェッチが、そのターゲット・インスト
ラクションのページに関するカレント・プローブ・ページ・プロパティ６２４を
伴うＰＦＡＴ １７２からＴＬＢ １１６が更新されることを保証している−−
情報はすでにＴＬＢ １１６内においてカレントとなっているか、あるいはイン
ストラクションのフェッチによって導かれたＩ−ＴＬＢミスの一部として補充さ
れる。つまり、インストラクションのフェッチの一部として、ＴＬＢが、ターゲ
ット・インストラクションに関するアドレス変換およびプローブ・ページ・プロ
パティ６２４をともに提供する（ただし、前述のセクションＶＩ．Ｃにおいて説
明したが、ＴＬＢ １１６内のＰＦＡＴプローブ・プロパティは、多少古いこと
がある）。
【０３９８】 さらに、これらのコントロール移動インストラクションは、前述のセクション
Ｖ．Ｆにおいて説明したように、イベント・コード４０２を生成する。インスト
ラクションの終結時において、コンバータ１３６またはＲＦＥインストラクショ
ンが５ビットのイベント・コード５９２を生成する。このイベント・コードは、
ラッチ４８６、４８７にストアされる。ターゲット・インストラクションがフェ
ッチされるか、実行が開始すると、ラッチ４８６、４８７のイベント・コードが
ＰＬＡ ６５０に供給される。
Ｖ．Ｆにおいて説明したように、イベント・コード４０２を生成する。インスト
ラクションの終結時において、コンバータ１３６またはＲＦＥインストラクショ
ンが５ビットのイベント・コード５９２を生成する。このイベント・コードは、
ラッチ４８６、４８７にストアされる。ターゲット・インストラクションがフェ
ッチされるか、実行が開始すると、ラッチ４８６、４８７のイベント・コードが
ＰＬＡ ６５０に供給される。
【０３９９】 ６つの３入力アンド・ゲート６７０は、プローブ可能なイベント信号６６０、
６６１、６６２、６６３、６６４、６６５と、ＴＬＢ（図１ｄの６２４）からの
対応するページ・プロパティの論理積を演算してＰｒｏｂｅ＿Ｍａｓｋ（プロー
ブ＿マスク）６２０のカレント値を求める。これら６つの論理積の項は、オア・
ゲート６７２において論理和が取られる。つまり、オア・ゲート６７２の出力は
、カレント・インストラクションがイベント５９２を生成し、そのイベントのカ
レントＰｒｏｂｅ＿Ｍａｓｋ（プローブ＿マスク）６２０が「１」であり、かつ
カレント・ページに関するそのイベントのプローブ・プロパティ・ビット６２４
が「１」である場合に限って「１」となる。「エミュレータ・プローブ」信号６
６５は、図４ｂの「エミュレータ・プローブ」列６１２によって示されるように
、ＲＦＥイベント・コードが０．１１００または０．１１１０に等しいとき、Ｐ
ＬＡ ６５０によって生成される。このプローブのクラスは、エミュレータ３１
６によってプローブの成功の可能性が高いと判断され、かつプローブ・マスク６
２０のエミュレータ・プローブ・ビット（ビット＜５＞）が「１」となるときに
生じる。
６６１、６６２、６６３、６６４、６６５と、ＴＬＢ（図１ｄの６２４）からの
対応するページ・プロパティの論理積を演算してＰｒｏｂｅ＿Ｍａｓｋ（プロー
ブ＿マスク）６２０のカレント値を求める。これら６つの論理積の項は、オア・
ゲート６７２において論理和が取られる。つまり、オア・ゲート６７２の出力は
、カレント・インストラクションがイベント５９２を生成し、そのイベントのカ
レントＰｒｏｂｅ＿Ｍａｓｋ（プローブ＿マスク）６２０が「１」であり、かつ
カレント・ページに関するそのイベントのプローブ・プロパティ・ビット６２４
が「１」である場合に限って「１」となる。「エミュレータ・プローブ」信号６
６５は、図４ｂの「エミュレータ・プローブ」列６１２によって示されるように
、ＲＦＥイベント・コードが０．１１００または０．１１１０に等しいとき、Ｐ
ＬＡ ６５０によって生成される。このプローブのクラスは、エミュレータ３１
６によってプローブの成功の可能性が高いと判断され、かつプローブ・マスク６
２０のエミュレータ・プローブ・ビット（ビット＜５＞）が「１」となるときに
生じる。
【０４００】 オア・ゲート６７２の出力は、アンド・ゲート６７４においてさらにいくつか
の項との論理積が取られる。プロービングは、全体としてＴＡＸｉ＿Ｃｏｎｔｒ
ｏｌ．ｐｒｏｂｅ（ＴＡＸｉ＿コントロール．プローブ）６７６（併せて図４ｇ
を参照されたい）によってコントロールされる；このビットが「０」であれば、
プロービングはディセーブルされる。基礎となるＸ８６コードが翻訳の生成以降
に修正を受けていないＴＡＸｉコードに対してのみコントロールが移動されるこ
とを保証するために、プロービングは、そのページに関するＸＰビット１８４、
１８６によるコントロールに従って、Ｘ８６インストラクション・テキストの保
護されたページにおいてのみ可能になる（併せて図１ｄ、前述のセクションＩ．
Ｆ、および後述のセクションＶＩＩＩを参照されたい）；ＸＰビット１８４、１
８６が「０」であれば、そのページに関するプロービングは行なわれない。プロ
ービングは、ＴＡＸｉシステムのコントロール・ソフトウエアによってセットさ
れるＴＡＸｉ＿Ｃｏｎｔｒｏｌ．Ｇｌｏｂａｌ＿ＴＡＸｉ＿Ｅｎａｂｌｅｓ．ｓ
ｉｚｅ（ＴＡＸｉ＿コントロール．グローバル＿ＴＡＸｉ＿イネーブルズ．サイ
ズ）ビット４７０および．ｍｏｄｅ（．モード）ビット４７２によって、Ｘ８６
コンテキストに関してコントロールされる。また、プロービングは、ＴＡＸｉ＿
Ｃｏｎｔｒｏｌ．Ｇｌｏｂａｌ＿ＴＡＸｉ＿Ｅｎａｂｌｅｓ（ＴＡＸｉ＿コント
ロール．グローバル＿ＴＡＸｉ＿イネーブルズ）４７０、４７２が「１」にセッ
トされているカレントＸ８６モードに関してのみイネーブルされる。プロービン
グおよびプロファイリングは、相互に排他である（後述のセクションＶＩ．Ｇを
参照されたい）；したがって、ＴＡＸｉ＿Ｓｔａｔｅ．Ｐｒｏｆｉｌｅ＿Ａｃｔ
ｉｖｅ（ＴＡＸｉ＿状態．プロファイル＿アクティブ）が「１」にセットされて
いるときにはプロービングがディセーブルされる（図４ｈの４８２、図５ａの状
態５３０および５４２；前述のセクションＶ．ＥおよびＶ．Ｆを参照されたい）
。アンド・ゲート６７４の出力６７８が「１」であれば、プロセッサは、ＰＩＰ
Ｍ ６０２のプローブを行うか否かを決定する次のステップに進むが、それにつ
いてはさらに詳細を後述する。
の項との論理積が取られる。プロービングは、全体としてＴＡＸｉ＿Ｃｏｎｔｒ
ｏｌ．ｐｒｏｂｅ（ＴＡＸｉ＿コントロール．プローブ）６７６（併せて図４ｇ
を参照されたい）によってコントロールされる；このビットが「０」であれば、
プロービングはディセーブルされる。基礎となるＸ８６コードが翻訳の生成以降
に修正を受けていないＴＡＸｉコードに対してのみコントロールが移動されるこ
とを保証するために、プロービングは、そのページに関するＸＰビット１８４、
１８６によるコントロールに従って、Ｘ８６インストラクション・テキストの保
護されたページにおいてのみ可能になる（併せて図１ｄ、前述のセクションＩ．
Ｆ、および後述のセクションＶＩＩＩを参照されたい）；ＸＰビット１８４、１
８６が「０」であれば、そのページに関するプロービングは行なわれない。プロ
ービングは、ＴＡＸｉシステムのコントロール・ソフトウエアによってセットさ
れるＴＡＸｉ＿Ｃｏｎｔｒｏｌ．Ｇｌｏｂａｌ＿ＴＡＸｉ＿Ｅｎａｂｌｅｓ．ｓ
ｉｚｅ（ＴＡＸｉ＿コントロール．グローバル＿ＴＡＸｉ＿イネーブルズ．サイ
ズ）ビット４７０および．ｍｏｄｅ（．モード）ビット４７２によって、Ｘ８６
コンテキストに関してコントロールされる。また、プロービングは、ＴＡＸｉ＿
Ｃｏｎｔｒｏｌ．Ｇｌｏｂａｌ＿ＴＡＸｉ＿Ｅｎａｂｌｅｓ（ＴＡＸｉ＿コント
ロール．グローバル＿ＴＡＸｉ＿イネーブルズ）４７０、４７２が「１」にセッ
トされているカレントＸ８６モードに関してのみイネーブルされる。プロービン
グおよびプロファイリングは、相互に排他である（後述のセクションＶＩ．Ｇを
参照されたい）；したがって、ＴＡＸｉ＿Ｓｔａｔｅ．Ｐｒｏｆｉｌｅ＿Ａｃｔ
ｉｖｅ（ＴＡＸｉ＿状態．プロファイル＿アクティブ）が「１」にセットされて
いるときにはプロービングがディセーブルされる（図４ｈの４８２、図５ａの状
態５３０および５４２；前述のセクションＶ．ＥおよびＶ．Ｆを参照されたい）
。アンド・ゲート６７４の出力６７８が「１」であれば、プロセッサは、ＰＩＰ
Ｍ ６０２のプローブを行うか否かを決定する次のステップに進むが、それにつ
いてはさらに詳細を後述する。
【０４０１】 ＴＡＸｉが準備されていないモード、たとえばＸ８６のデバッギング、シング
ル‐ステップ、あるいは浮動小数点エラー条件にＸ８６プロセッサが入ると、ソ
フトウエアによってＴＡＸｉ＿Ｃｏｎｔｒｏｌ．ｐｒｏｂｅ（ＴＡＸｉ＿コント
ロール．プローブ）６７６が「０」にされる。「ページ・プロパティ処理ディセ
ーブル」モード（ＰＲＯＣ＿ＣＴＲＬ．ＰＰ＿Ｅｎａｂｌｅ（ＰＲＯＣ＿ＣＴＲ
Ｌ．ＰＰ＿イネーブル）の表明解除を伴う；前述のセクションＩ．Ａを参照され
たい）において動作しているとき、ＴＡＸｉ＿Ｃｏｎｔｒｏｌ．ｐｒｏｂｅ（Ｔ
ＡＸｉ＿コントロール．プローブ）６７６は、表明が解除される。
ル‐ステップ、あるいは浮動小数点エラー条件にＸ８６プロセッサが入ると、ソ
フトウエアによってＴＡＸｉ＿Ｃｏｎｔｒｏｌ．ｐｒｏｂｅ（ＴＡＸｉ＿コント
ロール．プローブ）６７６が「０」にされる。「ページ・プロパティ処理ディセ
ーブル」モード（ＰＲＯＣ＿ＣＴＲＬ．ＰＰ＿Ｅｎａｂｌｅ（ＰＲＯＣ＿ＣＴＲ
Ｌ．ＰＰ＿イネーブル）の表明解除を伴う；前述のセクションＩ．Ａを参照され
たい）において動作しているとき、ＴＡＸｉ＿Ｃｏｎｔｒｏｌ．ｐｒｏｂｅ（Ｔ
ＡＸｉ＿コントロール．プローブ）６７６は、表明が解除される。
【０４０２】 アンド・ゲート６７４の出力６７８は、プローブ・イベント・クラスの単一の
ビットをＤｅｃｏｄｅｄ＿Ｐｒｏｂｅ＿Ｅｖｅｎｔ（デコード済み＿プローブ＿
イベント）ラッチ６８０内にラッチする。 中間ステップ６９０は、ハードウエア内において実行され、オプションとして
ここで実行することができるが、その詳細については後述するセクションＶＩ．
Ｅにおいて説明する。
ビットをＤｅｃｏｄｅｄ＿Ｐｒｏｂｅ＿Ｅｖｅｎｔ（デコード済み＿プローブ＿
イベント）ラッチ６８０内にラッチする。 中間ステップ６９０は、ハードウエア内において実行され、オプションとして
ここで実行することができるが、その詳細については後述するセクションＶＩ．
Ｅにおいて説明する。
【０４０３】 以上のすべてのハードウエア・チェックにパスすると、プロセッサは、コント
ロール移動のターゲットにおけるインストラクションの実行を完了する前に、プ
ローブ例外を取る。このプローブ例外は、コントロールをソフトウエアに移動し
、それにおいてコントロールをＴＡＸｉコードに移動するべきか否かについて、
さらに吟味が行なわれる。
ロール移動のターゲットにおけるインストラクションの実行を完了する前に、プ
ローブ例外を取る。このプローブ例外は、コントロールをソフトウエアに移動し
、それにおいてコントロールをＴＡＸｉコードに移動するべきか否かについて、
さらに吟味が行なわれる。
【０４０４】 プローブ例外の生成の一部として、コンバータ１３６（ステップ６８２）は、
Ｃｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿アット＿ポイント）プロフ
ァイル・エントリ（図４ｃの４３０）をプロファイル収集用に定義されたＴＡＸ
ｉ＿Ｃｏｎｔｒｏｌ．Ｐａｃｋｅｔ＿Ｒｅｇ＿Ｆｉｒｓｔ（ＴＡＸｉ＿コントロ
ール．パケット＿レジスタ＿先頭）（図４ｇの４７６）によって示されるレジス
タ内に書き込む。（さらに詳細を後述のセクションＶＩ．Ｇにおいて説明するが
、プロファイリングおよびプロービングは、相互に排他であり、Ｘ８６がプロフ
ァイル・レジスタを使用することはなく、したがってこの用法が衝突を招くこと
はない。）プロファイル・エントリ４３０のイベント・コード（図４ｃの４３６
）は、カレント・イベント・コード（図５ｂの５９２）の下位４ビットにセット
される。
Ｃｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿アット＿ポイント）プロフ
ァイル・エントリ（図４ｃの４３０）をプロファイル収集用に定義されたＴＡＸ
ｉ＿Ｃｏｎｔｒｏｌ．Ｐａｃｋｅｔ＿Ｒｅｇ＿Ｆｉｒｓｔ（ＴＡＸｉ＿コントロ
ール．パケット＿レジスタ＿先頭）（図４ｇの４７６）によって示されるレジス
タ内に書き込む。（さらに詳細を後述のセクションＶＩ．Ｇにおいて説明するが
、プロファイリングおよびプロービングは、相互に排他であり、Ｘ８６がプロフ
ァイル・レジスタを使用することはなく、したがってこの用法が衝突を招くこと
はない。）プロファイル・エントリ４３０のイベント・コード（図４ｃの４３６
）は、カレント・イベント・コード（図５ｂの５９２）の下位４ビットにセット
される。
【０４０５】 プローブ例外ハンドラに入る時点で、次に示す情報がコンバータから得られて
いる。 ・ 下位半分４３８、４３９にＸ８６物理ＩＰ（ページ・フレーム番号および
ページ・オフセット）を含むＣｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト
＿アット＿ポイント）プロファイル・エントリ４３０ ・ Ｃｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿アット＿ポイント）
４３０の上位半分４３２、４３３、４３５からのＸ８６実行コンテキスト ・ Ｃｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿アット＿ポイント）
４３０のイベント・コード・フィールド４３６内のプローブ・イベント・コード
・ ＥＰＣ．ＥＩＰからのＸ８６仮想ＩＰ（ＣＳセグメント内のオフセット）
いる。 ・ 下位半分４３８、４３９にＸ８６物理ＩＰ（ページ・フレーム番号および
ページ・オフセット）を含むＣｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト
＿アット＿ポイント）プロファイル・エントリ４３０ ・ Ｃｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿アット＿ポイント）
４３０の上位半分４３２、４３３、４３５からのＸ８６実行コンテキスト ・ Ｃｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿アット＿ポイント）
４３０のイベント・コード・フィールド４３６内のプローブ・イベント・コード
・ ＥＰＣ．ＥＩＰからのＸ８６仮想ＩＰ（ＣＳセグメント内のオフセット）
【０４０６】 例外ハンドラは、ＰＩＰＭ ６０２を調べる。ＰＩＰＭ ６０２は、Ｘ８６イ
ンストラクション・アドレス（それらの物理アドレス；アドレス変換後）をＴＡ
Ｘｉコード・セグメントにマップするテーブルである。ＰＩＰＭ内のテーブル・
エントリは、Ｘ８６物理アドレスによってインデクスされ、通常は従来のハッシ
ング・テクニックもしくはその他のテーブル・ルックアップ・テクニックを使用
する。プローブ例外ハンドラは、物理ＩＰ−ＴＡＸｉコード・エントリ・ポイン
ト・マップ（ＰＩＰＭ）６０２内のターゲット・インストラクションの物理アド
レスをルックアップする。
ンストラクション・アドレス（それらの物理アドレス；アドレス変換後）をＴＡ
Ｘｉコード・セグメントにマップするテーブルである。ＰＩＰＭ内のテーブル・
エントリは、Ｘ８６物理アドレスによってインデクスされ、通常は従来のハッシ
ング・テクニックもしくはその他のテーブル・ルックアップ・テクニックを使用
する。プローブ例外ハンドラは、物理ＩＰ−ＴＡＸｉコード・エントリ・ポイン
ト・マップ（ＰＩＰＭ）６０２内のターゲット・インストラクションの物理アド
レスをルックアップする。
【０４０７】 Ｘ８６アドレスに一致するＰＩＰＭエントリ６４０が見つからなかった場合に
は、後述する結果を伴ってプローブが失敗する。 アドレスが一致するテーブル・エントリが見つかった場合にも、カレントＸ８
６モードによってさらに翻訳の適否を判断する必要がある。ここで、Ｘ８６イン
ストラクションの完全な実行セマンティクスが、インストラクション自体のビッ
トによって完全に指定されていなかったことを想起されたい；実行セマンティク
スは、プロセッサがＶ８６モードにあるか否か、物理アドレスであるか仮想アド
レスであるか、浮動小数スタック・ポインタ、および浮動小数点レジスタの満／
空状態といったことに依存し、オペランド・サイズはセグメント記述子、ＥＦＬ
ＡＧＳレジスタ、浮動小数点ステータス・ワード、浮動小数点タグ・ワード等に
エンコーディングされている。『タペストリー』ネイティブ・コードへの翻訳は
、これらのステータス・ビットに関する仮定を埋め込んでいる。これらのステー
タス・ビットは、当初、Ｃｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿ア
ット＿ポイント）プロファイル・エントリ４３０のビット＜５９：５１＞に取り
込まれた後（前述のセクションＶ．Ｃを参照されたい）、ホット・スポット・デ
ィテクタ１２２およびバイナリ・トランスレータ１２４がモード・ビットのプロ
ファイル済みの値に基づいて翻訳を生成する。翻訳に対応するＰＩＰＭエントリ
６４０は、ＴＡＸｉコード・セグメントの作成に用いられたモード・ビットの仮
定を記録している。このため、ＰＩＰＭエントリ６４０が見つかった後、ＰＩＰ
Ｍエントリ６４０内にストアされているＸ８６モードとカレントＸ８６モードを
比較する。
は、後述する結果を伴ってプローブが失敗する。 アドレスが一致するテーブル・エントリが見つかった場合にも、カレントＸ８
６モードによってさらに翻訳の適否を判断する必要がある。ここで、Ｘ８６イン
ストラクションの完全な実行セマンティクスが、インストラクション自体のビッ
トによって完全に指定されていなかったことを想起されたい；実行セマンティク
スは、プロセッサがＶ８６モードにあるか否か、物理アドレスであるか仮想アド
レスであるか、浮動小数スタック・ポインタ、および浮動小数点レジスタの満／
空状態といったことに依存し、オペランド・サイズはセグメント記述子、ＥＦＬ
ＡＧＳレジスタ、浮動小数点ステータス・ワード、浮動小数点タグ・ワード等に
エンコーディングされている。『タペストリー』ネイティブ・コードへの翻訳は
、これらのステータス・ビットに関する仮定を埋め込んでいる。これらのステー
タス・ビットは、当初、Ｃｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿ア
ット＿ポイント）プロファイル・エントリ４３０のビット＜５９：５１＞に取り
込まれた後（前述のセクションＶ．Ｃを参照されたい）、ホット・スポット・デ
ィテクタ１２２およびバイナリ・トランスレータ１２４がモード・ビットのプロ
ファイル済みの値に基づいて翻訳を生成する。翻訳に対応するＰＩＰＭエントリ
６４０は、ＴＡＸｉコード・セグメントの作成に用いられたモード・ビットの仮
定を記録している。このため、ＰＩＰＭエントリ６４０が見つかった後、ＰＩＰ
Ｍエントリ６４０内にストアされているＸ８６モードとカレントＸ８６モードを
比較する。
【０４０８】 例外ハンドラがＰＩＰＭ ６０２内のモード情報について行うチェックには、
３つの包括的なクラスがある。 第１に、カレント実行モードと、ＴＡＸｉトランスレータ１２４によって仮定
されたＣＳ．Ｄ（コードおよびオペランドのサイズ）およびＳＳ．Ｄ（スタック
・セグメント・サイズ）ビットの値に互換性がなければならない。これは、Ｃｏ
ｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿アット＿ポイント）引数からの
デコーディング済み「ｓｉｚｅｓ（サイズ）」情報４３２とＰＩＰＭエントリ６
４０の６４６内に提供されている許容可能コンテキストのマスクを比較すること
によって決定される。
３つの包括的なクラスがある。 第１に、カレント実行モードと、ＴＡＸｉトランスレータ１２４によって仮定
されたＣＳ．Ｄ（コードおよびオペランドのサイズ）およびＳＳ．Ｄ（スタック
・セグメント・サイズ）ビットの値に互換性がなければならない。これは、Ｃｏ
ｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿アット＿ポイント）引数からの
デコーディング済み「ｓｉｚｅｓ（サイズ）」情報４３２とＰＩＰＭエントリ６
４０の６４６内に提供されている許容可能コンテキストのマスクを比較すること
によって決定される。
【０４０９】 カレント浮動小数点状態がＰＩＰＭエントリ６４０内の浮動小数点状態６４８
に一致しないときには、プローブが失敗する。場合によっては、不一致を解決す
ることができる：すなわち、浮動小数点ユニットのアンロードおよび再ロードを
行い、ＰＩＰＭエントリ６４０内の浮動小数点状態に適合させ、たとえば、カレ
ントＸ８６浮動小数点マップによって指定される規範的なロケーションに浮動小
数点レジスタを入れる。浮動小数点レジスタ・スタックの高さがＰＩＰＭエント
リ６４０内のスタックの高さに一致しないとき、あるいは疑似浮動小数点タグ・
ワードが一致しないとき、もしくは浮動小数点コントロール・ワード（精度およ
び丸めモード）が一致しないときには、プローブが失敗する。不一致が浮動小数
点タグ・マップのマッピング（Ｘ８６スタック‐ベースのレジスタ・モデルから
レジスタ・アドレス『タペストリー』モデルへのマッビング）だけである場合は
、ソフトウエアが浮動小数点状態を再構成してプローブを成功させることができ
る。
に一致しないときには、プローブが失敗する。場合によっては、不一致を解決す
ることができる：すなわち、浮動小数点ユニットのアンロードおよび再ロードを
行い、ＰＩＰＭエントリ６４０内の浮動小数点状態に適合させ、たとえば、カレ
ントＸ８６浮動小数点マップによって指定される規範的なロケーションに浮動小
数点レジスタを入れる。浮動小数点レジスタ・スタックの高さがＰＩＰＭエント
リ６４０内のスタックの高さに一致しないとき、あるいは疑似浮動小数点タグ・
ワードが一致しないとき、もしくは浮動小数点コントロール・ワード（精度およ
び丸めモード）が一致しないときには、プローブが失敗する。不一致が浮動小数
点タグ・マップのマッピング（Ｘ８６スタック‐ベースのレジスタ・モデルから
レジスタ・アドレス『タペストリー』モデルへのマッビング）だけである場合は
、ソフトウエアが浮動小数点状態を再構成してプローブを成功させることができ
る。
【０４１０】 実行コントロールがＴＡＸｉコードに渡される。モードが一致しなければ、プ
ローブが失敗する。 第２に、このＴＡＸｉフラグメントの起動によって到達可能なＴＡＸｉコード
・ポイントの過渡的な閉止（の保守的な近似）が、ＣＳリミット例外をトリガし
ないようなカレント仮想ＩＰ値としなければならない。これは、例外の時点にお
ける仮想ＩＰおよび正規化されたＣＳリミットから決定され、それらをＰＩＰＭ
エントリ６４０にストアされている値と比較することによって判断される。
ローブが失敗する。 第２に、このＴＡＸｉフラグメントの起動によって到達可能なＴＡＸｉコード
・ポイントの過渡的な閉止（の保守的な近似）が、ＣＳリミット例外をトリガし
ないようなカレント仮想ＩＰ値としなければならない。これは、例外の時点にお
ける仮想ＩＰおよび正規化されたＣＳリミットから決定され、それらをＰＩＰＭ
エントリ６４０にストアされている値と比較することによって判断される。
【０４１１】 第３に、ＸＰビットのＴＬＢコピー１８６がＸＰビットのＰＦＡＴコピー１８
４よりわずかに古くなることから、ＰＦＡＴ １７２内のＸＰビット１８４のマ
スタ・コピーをチェックし、そのＸ８６ページに関連付けされたすべてのキャッ
シュ済みの情報が（プロファイルおよびＴＡＸｉコード）まだ有効であることを
確認する。
４よりわずかに古くなることから、ＰＦＡＴ １７２内のＸＰビット１８４のマ
スタ・コピーをチェックし、そのＸ８６ページに関連付けされたすべてのキャッ
シュ済みの情報が（プロファイルおよびＴＡＸｉコード）まだ有効であることを
確認する。
【０４１２】 第４として挙げるのであれば、そのＸ８６ページがＤＭＡ書き込みによって無
効化されていないことを確認するために、ＤＭＵ ７００（後述のセクションＶ
ＩＩを参照されたい）に対するクエリが行なわれることがある。 カレントＸ８６モードがこれらのモード・チェックを満足するとき、プローブ
は成功である。ＰＩＰＭエントリ６４０が、プローブ例外が生じたＸ８６コード
のアドレスに対応するＴＡＸｉコードのアドレスを有していることになる。なお
モードが不一致であれば、プローブは失敗である。
効化されていないことを確認するために、ＤＭＵ ７００（後述のセクションＶ
ＩＩを参照されたい）に対するクエリが行なわれることがある。 カレントＸ８６モードがこれらのモード・チェックを満足するとき、プローブ
は成功である。ＰＩＰＭエントリ６４０が、プローブ例外が生じたＸ８６コード
のアドレスに対応するＴＡＸｉコードのアドレスを有していることになる。なお
モードが不一致であれば、プローブは失敗である。
【０４１３】 プローブ例外が成功すると、ハンドラは、ＥＰＣ．ＴＡＸｉ＿Ａｃｔｉｖｅ（
ＥＰＣ．ＴＡＸｉ＿アクティブ）４８２をセットし、ＥＰＣ．ＩＳＡ（ネイティ
ブ『タペストリー』モード）をゼロにし、ＥＰＣ．ＥＩＰをＴＡＸｉコードのア
ドレスにセットし、かつＥＰＣ．ＥＳＥＧを特殊ＴＡＸｉコード・セグメントに
セットすることによってＥＰＣを修正する。ＲＦＥインストラクションが、この
ＥＰＣを実際のプロセッサＰＳＷにロードすることによって、ＴＡＸｉコードに
対する実行の移動を完了する。プローブが成功すれば、Ｐｒｏｂｅ＿Ｍａｓｋ（
プローブ＿マスク）６２０は変更されない。つまり、プローブ可能なイベントの
クラスは、そのクラスのプローブが成功している間は、イネーブルのまま維持さ
れる。
ＥＰＣ．ＴＡＸｉ＿アクティブ）４８２をセットし、ＥＰＣ．ＩＳＡ（ネイティ
ブ『タペストリー』モード）をゼロにし、ＥＰＣ．ＥＩＰをＴＡＸｉコードのア
ドレスにセットし、かつＥＰＣ．ＥＳＥＧを特殊ＴＡＸｉコード・セグメントに
セットすることによってＥＰＣを修正する。ＲＦＥインストラクションが、この
ＥＰＣを実際のプロセッサＰＳＷにロードすることによって、ＴＡＸｉコードに
対する実行の移動を完了する。プローブが成功すれば、Ｐｒｏｂｅ＿Ｍａｓｋ（
プローブ＿マスク）６２０は変更されない。つまり、プローブ可能なイベントの
クラスは、そのクラスのプローブが成功している間は、イネーブルのまま維持さ
れる。
【０４１４】 ＥＰＣ．ＥＩＰをリセットしてＴＡＸｉ翻訳済みコードをポイントさせること
によって、ＲＦＥインストラクションは、プローブ例外ハンドラのエンドにおい
てＴＡＸｉコードへの遷移をもたらす。ＴＡＸｉコードは、Ｘ８６コードから翻
訳されていることからＸ８６規約に従い、そのため遷移例外ハンドラによって実
行されることになっていた引数のコピー（前述のセクションＩＩ、ＩＩＩ、およ
びＩＶを参照されたい）は必要なくなる。さらに、プローブ例外ハンドラおよび
ＴＡＸｉコードがともに『タペストリー』ＩＳＡであることから、この最終的な
遷移においてはプローブ例外が発生しない。
によって、ＲＦＥインストラクションは、プローブ例外ハンドラのエンドにおい
てＴＡＸｉコードへの遷移をもたらす。ＴＡＸｉコードは、Ｘ８６コードから翻
訳されていることからＸ８６規約に従い、そのため遷移例外ハンドラによって実
行されることになっていた引数のコピー（前述のセクションＩＩ、ＩＩＩ、およ
びＩＶを参照されたい）は必要なくなる。さらに、プローブ例外ハンドラおよび
ＴＡＸｉコードがともに『タペストリー』ＩＳＡであることから、この最終的な
遷移においてはプローブ例外が発生しない。
【０４１５】 プローブ例外がトリガされたが、ソフトウエア・プローブが翻訳を見つけられ
なかった場合には、いくつかのステップが取られる。プローブをトリガしたイベ
ントに対応するＰｒｏｂｅ＿Ｍａｓｋ（プローブ＿マスク）６２０内のビットが
「０」にクリアされ、次のＰｒｏｂｅ＿Ｔｉｍｅｒ（プローブ＿タイマ）６３０
のライムアウトまで、イベントのこのクラスに関するプローブがディセーブルさ
れる。これは、Ｐｒｏｂｅ＿Ｆａｉｌｅｄ（プローブ＿失敗）ＲＦＥ信号および
Ｄｅｃｏｄｅｄ＿Ｐｒｏｂｅ＿Ｅｖｅｎｔ（デコード済み＿プローブ＿イベント
）ラッチ６８０によって達成される。割り込みサービス・ルーチンは、図４ｂの
２つの特殊な「プローブ失敗」イベント・コードの１つを伴うＲＦＥを使用する
。イベント・コード０．００１１は、ＴＡＸｉ＿Ｔｉｍｅｒｓ．Ｐｒｏｂｅ＿Ｔ
ｉｍｅｒ（ＴＡＸｉ＿タイマ．プローブ＿タイマ）６３０に、Ｐｒｏｖｅ＿Ｔｉ
ｍｅｒ＿Ｒｅｌｏａｄ＿Ｃｏｎｓｔａｎｔ（プローブ＿タイマ＿再ロード＿定数
）６３２を強制的に再ロードする。イベント・コード０．００１０は、Ｐｒｏｂ
ｅ＿Ｔｉｍｅｒ（プローブ＿タイマ）６３０に対する副次的な効果を有していな
い。逆方向ブランチに関するプローブが失敗したときには、それ以上のプローブ
例外を伴うことなく、完全なタイマ値にわたってループの実行を可能にするため
にイベント・コード０．００１１のＲＦＥを用いてプローブ例外からリターンす
ることによりＰｒｏｂｅ＿Ｔｉｍｅｒ（プローブ＿タイマ）６３０をリセットす
ることが期待される。それに対して、「近い呼び出し」に関するプローブが失敗
した場合には、Ｐｒｏｂｅ＿Ｔｉｍｅｒ（プローブ＿タイマ）６３０のタイムア
ウトの直後に同一のページからのほかの「近い」呼び出しの吟味が可能になるこ
とが期待され、したがってこのプローブ例外は、イベント・コード０．００１０
を伴ってリターンすることになる。このＲＦＥはプローブ例外のポイントにリタ
ーンし、コンバータ１３６内において実行が再開される。
なかった場合には、いくつかのステップが取られる。プローブをトリガしたイベ
ントに対応するＰｒｏｂｅ＿Ｍａｓｋ（プローブ＿マスク）６２０内のビットが
「０」にクリアされ、次のＰｒｏｂｅ＿Ｔｉｍｅｒ（プローブ＿タイマ）６３０
のライムアウトまで、イベントのこのクラスに関するプローブがディセーブルさ
れる。これは、Ｐｒｏｂｅ＿Ｆａｉｌｅｄ（プローブ＿失敗）ＲＦＥ信号および
Ｄｅｃｏｄｅｄ＿Ｐｒｏｂｅ＿Ｅｖｅｎｔ（デコード済み＿プローブ＿イベント
）ラッチ６８０によって達成される。割り込みサービス・ルーチンは、図４ｂの
２つの特殊な「プローブ失敗」イベント・コードの１つを伴うＲＦＥを使用する
。イベント・コード０．００１１は、ＴＡＸｉ＿Ｔｉｍｅｒｓ．Ｐｒｏｂｅ＿Ｔ
ｉｍｅｒ（ＴＡＸｉ＿タイマ．プローブ＿タイマ）６３０に、Ｐｒｏｖｅ＿Ｔｉ
ｍｅｒ＿Ｒｅｌｏａｄ＿Ｃｏｎｓｔａｎｔ（プローブ＿タイマ＿再ロード＿定数
）６３２を強制的に再ロードする。イベント・コード０．００１０は、Ｐｒｏｂ
ｅ＿Ｔｉｍｅｒ（プローブ＿タイマ）６３０に対する副次的な効果を有していな
い。逆方向ブランチに関するプローブが失敗したときには、それ以上のプローブ
例外を伴うことなく、完全なタイマ値にわたってループの実行を可能にするため
にイベント・コード０．００１１のＲＦＥを用いてプローブ例外からリターンす
ることによりＰｒｏｂｅ＿Ｔｉｍｅｒ（プローブ＿タイマ）６３０をリセットす
ることが期待される。それに対して、「近い呼び出し」に関するプローブが失敗
した場合には、Ｐｒｏｂｅ＿Ｔｉｍｅｒ（プローブ＿タイマ）６３０のタイムア
ウトの直後に同一のページからのほかの「近い」呼び出しの吟味が可能になるこ
とが期待され、したがってこのプローブ例外は、イベント・コード０．００１０
を伴ってリターンすることになる。このＲＦＥはプローブ例外のポイントにリタ
ーンし、コンバータ１３６内において実行が再開される。
【０４１６】 プローブ・タイマのタイムアウトによるＰｒｏｂｅ＿Ｍａｓｋ（プローブ＿マ
スク）６２０のリセットと同時に、Ｐｒｏｂｅ＿Ｍａｓｋ（プローブ＿マスク）
６２０を修正するＲＦＥインストラクションの実行がある場合、ＲＦＥアクショ
ンの方が優先順位が高いことから、リセット要求が破棄される。
スク）６２０のリセットと同時に、Ｐｒｏｂｅ＿Ｍａｓｋ（プローブ＿マスク）
６２０を修正するＲＦＥインストラクションの実行がある場合、ＲＦＥアクショ
ンの方が優先順位が高いことから、リセット要求が破棄される。
【０４１７】 Ｅ．その他のプロービングの特徴 中間ステップ６９０については、先に簡単に触れたが、これにおいてはビット
のビット・ベクトルを調べ、翻訳が、ＰＦＡＴプローブ・ビット内にエンコーデ
ィングされたページ・レベルよりいくぶん細かいコード範囲にわたって存在する
場合が明らかにされる。プローブ可能なイベントが発生し、そのイベントのクラ
スが、ＰＦＡＴプローブ・ビットおよびプローブ・マスクに対してスクリーニン
グされると、プローブ例外を実際に発生してコントロールをソフトウエア割り込
みハンドラに移す前に、ハードウエアが（ページ翻訳テーブルの場合と多少類似
するオペレーションにおいて）ビット・ベクトルの吟味を行う。
のビット・ベクトルを調べ、翻訳が、ＰＦＡＴプローブ・ビット内にエンコーデ
ィングされたページ・レベルよりいくぶん細かいコード範囲にわたって存在する
場合が明らかにされる。プローブ可能なイベントが発生し、そのイベントのクラ
スが、ＰＦＡＴプローブ・ビットおよびプローブ・マスクに対してスクリーニン
グされると、プローブ例外を実際に発生してコントロールをソフトウエア割り込
みハンドラに移す前に、ハードウエアが（ページ翻訳テーブルの場合と多少類似
するオペレーションにおいて）ビット・ベクトルの吟味を行う。
【０４１８】 実際にソフトウエアによってインスタンスが作られるのは、ゼロでないＰＦＡ
Ｔプローブ・ビットを伴うページに対応するビット・ベクトルのスライスだけで
あり、それにおいても完全なページ・テーブル・ツリーの関連部分に限り、仮想
メモリ・システムによってインスタンスが作られる場合との類似が見られる。ビ
ット・ベクトル自体はＸ８６アドレス空間から隠されており、プローブ・ビット
・ベクトルならびにＸ８６仮想マシンをマネージするためのそのほかの構造用に
予約されているアドレス空間内にある。このビット・ベクトルは、ｄ−キャッシ
ュ内にキャッシュすることができる−−これより以前のステップによって提供さ
れるフィルタリングによって、プローブ・ビット・ベクトルのクエリが失敗する
回数が比較的小さくなる。
Ｔプローブ・ビットを伴うページに対応するビット・ベクトルのスライスだけで
あり、それにおいても完全なページ・テーブル・ツリーの関連部分に限り、仮想
メモリ・システムによってインスタンスが作られる場合との類似が見られる。ビ
ット・ベクトル自体はＸ８６アドレス空間から隠されており、プローブ・ビット
・ベクトルならびにＸ８６仮想マシンをマネージするためのそのほかの構造用に
予約されているアドレス空間内にある。このビット・ベクトルは、ｄ−キャッシ
ュ内にキャッシュすることができる−−これより以前のステップによって提供さ
れるフィルタリングによって、プローブ・ビット・ベクトルのクエリが失敗する
回数が比較的小さくなる。
【０４１９】 ビット・ベクトルの密度は、システムのオペレーションに関して調整すること
が可能である。一部の実施態様においては、物理メモリ・システム内の各バイト
ごとに１ビットが用意される。別の実施態様においては、たとえば物理メモリの
２、４、８、１６、あるいは３２バイトごとに１ビットといった形で、２のべき
乗の小さい値ごとに１ビットを持つようにしても、ビット・ベクトルの有効性が
、可能性としてはほとんどわずかしか失われない。ビット・ベクトルの各ビット
によってガードされるブロック・サイズは、ソフトウエア構成可能とすることも
できる。
が可能である。一部の実施態様においては、物理メモリ・システム内の各バイト
ごとに１ビットが用意される。別の実施態様においては、たとえば物理メモリの
２、４、８、１６、あるいは３２バイトごとに１ビットといった形で、２のべき
乗の小さい値ごとに１ビットを持つようにしても、ビット・ベクトルの有効性が
、可能性としてはほとんどわずかしか失われない。ビット・ベクトルの各ビット
によってガードされるブロック・サイズは、ソフトウエア構成可能とすることも
できる。
【０４２０】 つまり、ＰＦＡＴ １７２内のプローブ・プロパティ６２４は、イベント・コ
ード（プローブ可能な５つのイベント・クラス）によってきめ細かいフィルタリ
ングを提供するが、空間的には粗く（ページ・ベース）、それに対してビット・
ベクトルは、イベント・コードに関しては粗いマップを提供するが（単一ビット
内にすべてのイベントがグループ化される）、空間的にはきめが細かい（数バイ
ト）ものとなる。
ード（プローブ可能な５つのイベント・クラス）によってきめ細かいフィルタリ
ングを提供するが、空間的には粗く（ページ・ベース）、それに対してビット・
ベクトルは、イベント・コードに関しては粗いマップを提供するが（単一ビット
内にすべてのイベントがグループ化される）、空間的にはきめが細かい（数バイ
ト）ものとなる。
【０４２１】 ビット・ベクトル内のビットが「１」であることは、翻訳が存在し、かつアク
ティブ化されることを保証するものではない。ＰＦＡＴプローブ・ビットの場合
と同様に、ビット・ベクトルもいくぶん過度に楽観的なヒューリスティックであ
り、実際の翻訳済みコード・セグメントの母集団に遅れていることもある。ビッ
ト・ベクトルの吟味の後においても、ＰＩＰＭ ６０２内のモード述部の検証を
行うべきである。
ティブ化されることを保証するものではない。ＰＦＡＴプローブ・ビットの場合
と同様に、ビット・ベクトルもいくぶん過度に楽観的なヒューリスティックであ
り、実際の翻訳済みコード・セグメントの母集団に遅れていることもある。ビッ
ト・ベクトルの吟味の後においても、ＰＩＰＭ ６０２内のモード述部の検証を
行うべきである。
【０４２２】 テーブルのサーチに使用される疑似マイクロコードを用いたハードウエアは、
容易に修正可能であり、それによりビット・ベクトルの適切なスライスをフェッ
チするようにメモリに対するロードを発することができる。
容易に修正可能であり、それによりビット・ベクトルの適切なスライスをフェッ
チするようにメモリに対するロードを発することができる。
【０４２３】 ＰＬＡ ６５０のロジックは、少なくとも当初の製造間においてプログラム可
能である。再プログラミングは、図４ｂの列４１４、４１６、４１８、６１０、
６１２の内容の変更を招くことがある。コンバータ１３６によって生成される５
ビットのコードは、比較的固定されてはいるが、これらのビットに与えられてい
る解釈は、プロファイルであるかプローブであるかによらず、ＰＬＡ ６５０内
において再構成することができる。別の実施態様においては、図４ｂに示した列
の内容を変更することによって、プロファイリングおよびプロービングのオペレ
ーションをコントロールできるように、ＰＬＡ ６５０がランタイムにおいてプ
ログラム可能となる。ＰＬＡ ６５０に対する５ビットの入力（イベント・コー
ド・ラッチ４８６、４８７）から、２５＝３２の可能性のある入力が得られる。
一方、出力は９ビットである（プローブ可能なイベントの信号６６０、６６１、
６６２、６６３、６６４、６６５、プロファイル可能なイベント４１６、開始パ
ケット４１８、およびプローブ可能なイベント６１０）。したがって、ＰＬＡ
６５０を３２％９のＲＡＭによって置き換えることが可能であり、それによりＰ
ＬＡ ６５０の出力が完全にソフトウエア構成可能になる。その種のプログラム
可能性を用いれば、プロファイリング（前述のセクションＶ）およびプロービン
グ（このセクションＶＩ）がともに完全に構成可能になる。プログラム可能とす
る実施態様においては、プロファイリングならびにプロービングのオーバーヘッ
ドをコントロールし、ストラテジを経験に適応させることができる。
能である。再プログラミングは、図４ｂの列４１４、４１６、４１８、６１０、
６１２の内容の変更を招くことがある。コンバータ１３６によって生成される５
ビットのコードは、比較的固定されてはいるが、これらのビットに与えられてい
る解釈は、プロファイルであるかプローブであるかによらず、ＰＬＡ ６５０内
において再構成することができる。別の実施態様においては、図４ｂに示した列
の内容を変更することによって、プロファイリングおよびプロービングのオペレ
ーションをコントロールできるように、ＰＬＡ ６５０がランタイムにおいてプ
ログラム可能となる。ＰＬＡ ６５０に対する５ビットの入力（イベント・コー
ド・ラッチ４８６、４８７）から、２５＝３２の可能性のある入力が得られる。
一方、出力は９ビットである（プローブ可能なイベントの信号６６０、６６１、
６６２、６６３、６６４、６６５、プロファイル可能なイベント４１６、開始パ
ケット４１８、およびプローブ可能なイベント６１０）。したがって、ＰＬＡ
６５０を３２％９のＲＡＭによって置き換えることが可能であり、それによりＰ
ＬＡ ６５０の出力が完全にソフトウエア構成可能になる。その種のプログラム
可能性を用いれば、プロファイリング（前述のセクションＶ）およびプロービン
グ（このセクションＶＩ）がともに完全に構成可能になる。プログラム可能とす
る実施態様においては、プロファイリングならびにプロービングのオーバーヘッ
ドをコントロールし、ストラテジを経験に適応させることができる。
【０４２４】 プローブに求められる属性のほとんどは、ページに関連付けされているか（Ｐ
ＦＡＴおよびＴＬＢ内にストアされる）、あるいは個別に翻訳されるコード・セ
グメントに関連付けされており（ＰＩＰＭ ６０２内にストアされる）、単純な
Ｘ８６インストラクションとしてコンバータ１３６によるクエリが行なわれる構
造は、ハードウエアにおいて実行される。エミュレータ（図３ａの３１６）にお
いて実行される複雑なインストラクションについては、プローブを行うか否かの
決定がソフトウエア内においてなされる。アドレス変換ページ・テーブルに対す
る注釈サイド・テーブルとしてＰＦＡＴがあるように、Ｘ８６ ＩＶＴ（割り込
みベクトル・テーブル）にプローブの属性を注釈するサイド・テーブルがある。
Ｘ８６インストラクションのエミュレーションの後、エミュレータ３１６は、Ｉ
ＶＴサイド・テーブルに対してクエリを行い、エミュレーションの間に決定され
たマシン状態とともにこれらのビットを分析する。このクエリに基づいて、エミ
ュレータ３１６は、プローブを導いたイベント・コードを伴うＲＦＥを使用して
コンバータ１３６にリターンするか、あるいはそれ以外のイベント・コードを伴
うＲＦＥを使用してリターンするかを決定する。イベント・コード０．１１００
および０．１１１０はプローブを誘導し（図４ｂの列６１０を参照されたい）、
イベント・コード０．１１０１および０．１１１１は誘導しない。
ＦＡＴおよびＴＬＢ内にストアされる）、あるいは個別に翻訳されるコード・セ
グメントに関連付けされており（ＰＩＰＭ ６０２内にストアされる）、単純な
Ｘ８６インストラクションとしてコンバータ１３６によるクエリが行なわれる構
造は、ハードウエアにおいて実行される。エミュレータ（図３ａの３１６）にお
いて実行される複雑なインストラクションについては、プローブを行うか否かの
決定がソフトウエア内においてなされる。アドレス変換ページ・テーブルに対す
る注釈サイド・テーブルとしてＰＦＡＴがあるように、Ｘ８６ ＩＶＴ（割り込
みベクトル・テーブル）にプローブの属性を注釈するサイド・テーブルがある。
Ｘ８６インストラクションのエミュレーションの後、エミュレータ３１６は、Ｉ
ＶＴサイド・テーブルに対してクエリを行い、エミュレーションの間に決定され
たマシン状態とともにこれらのビットを分析する。このクエリに基づいて、エミ
ュレータ３１６は、プローブを導いたイベント・コードを伴うＲＦＥを使用して
コンバータ１３６にリターンするか、あるいはそれ以外のイベント・コードを伴
うＲＦＥを使用してリターンするかを決定する。イベント・コード０．１１００
および０．１１１０はプローブを誘導し（図４ｂの列６１０を参照されたい）、
イベント・コード０．１１０１および０．１１１１は誘導しない。
【０４２５】 Ｆ．ＴＡＸｉコードの実行完了およびＸ８６コードへのリターン プローブ例外がＸ８６プロセス内において何らかの翻訳済みＴＡＸｉコードを
アクティブ化した後に、ＴＡＸｉコードを離れる方法は次の３つしか存在しない
：すなわち、翻訳済みセグメントのボトムにおける正常な終了、コード・セグメ
ントの外へのコントロールの移動、および例外を介した非同期終了である。
アクティブ化した後に、ＴＡＸｉコードを離れる方法は次の３つしか存在しない
：すなわち、翻訳済みセグメントのボトムにおける正常な終了、コード・セグメ
ントの外へのコントロールの移動、および例外を介した非同期終了である。
【０４２６】 ボトムから離脱するケースは、ＴＡＸｉトランスレータ１２４によって生成さ
れるエピローグ・コードによって処理される。ＴＡＸｉコードは、すべてのＸ８
６マシン状態を復帰し、トラップ・インストラクションを発行することによって
コントロールをコンバータに返す。このトラップ・インストラクションは、ＴＡ
Ｘｉ＿ＥＸＩＴ（ＴＡＸｉ＿終了）例外に関する例外ハンドラにコントロールを
移動する。ＴＡＸｉコードを終了するためのトラップ・ハンドラは、ＩＳＡをＸ
８６にセットし、翻訳済みのホット・スポットに続くＸ８６コード内のポイント
にコントロールを戻す。セクションＩＶに述べた別の実施態様においては、エピ
ローグ・コードがデータをそれらのＸ８６ホームに返し、翻訳されたＸ８６コー
ドの部分の末尾に続くポイントをＩＰがポイントするようにセットする。
れるエピローグ・コードによって処理される。ＴＡＸｉコードは、すべてのＸ８
６マシン状態を復帰し、トラップ・インストラクションを発行することによって
コントロールをコンバータに返す。このトラップ・インストラクションは、ＴＡ
Ｘｉ＿ＥＸＩＴ（ＴＡＸｉ＿終了）例外に関する例外ハンドラにコントロールを
移動する。ＴＡＸｉコードを終了するためのトラップ・ハンドラは、ＩＳＡをＸ
８６にセットし、翻訳済みのホット・スポットに続くＸ８６コード内のポイント
にコントロールを戻す。セクションＩＶに述べた別の実施態様においては、エピ
ローグ・コードがデータをそれらのＸ８６ホームに返し、翻訳されたＸ８６コー
ドの部分の末尾に続くポイントをＩＰがポイントするようにセットする。
【０４２７】 コントロールを移動するケースは、前述のセクションＩＩＩにおいて説明した
状態保存メカニズムによって、あるいは上記のエピローグ・コードと基本的に類
似するコードによって処理することができる。いずれの場合においても『タペス
トリー』システムは、Ｘ８６マシン状態を再構成する明確なアクションを取る。
状態保存メカニズムによって、あるいは上記のエピローグ・コードと基本的に類
似するコードによって処理することができる。いずれの場合においても『タペス
トリー』システムは、Ｘ８６マシン状態を再構成する明確なアクションを取る。
【０４２８】 非同期終了は、前述のセクションＩ．Ｄにおいて紹介したセーフティ・ネット
・メカニズムを使用して処理され、それについては後述のセクションＶＩＩＩに
おいて、より詳細に説明する。ＴＡＸｉコード内において例外が発生し、例外ハ
ンドラが、Ｘ８６仮想マシン内においてその例外を具体化しなければならないと
判断すると、Ｘ８６状態のセットを担うエミュレータ３１６内の共通のエントリ
にジャンプする−−これにより、割り込みスタック・フレームが設定され、ＩＤ
Ｔがアクセスされ、コントロールの移動が行われる。この機能は、呼び出された
とき、まずＰＳＷ．ＴＡＸｉ＿Ａｃｔｉｖｅ（ＰＳＷ．ＴＡＸｉアクティブ）１
９８を調べることによってＴＡＸｉコードが実行されていたか否かを決定しなけ
ればならず、実行されていた場合には、Ｘ８６マシン状態を再構成するＴＡＸｉ
機能にジャンプし、続いてコンバータ内において、同一の例外を誘発するＸ８６
インストラクションを再実行する。このＸ８６インストラクションの再実行は、
正しいＸ８６例外状態を確立するために必要となる。Ｘ８６インストラクション
の再実行のためにコンバータが開始された場合には、例外ハンドラが必ず、プロ
ーブの失敗とともにＲＦＥを使用し、プローブ・タイマ・イベント・コードを再
ロードして、再帰的なプローブ例外の発生を回避する。
・メカニズムを使用して処理され、それについては後述のセクションＶＩＩＩに
おいて、より詳細に説明する。ＴＡＸｉコード内において例外が発生し、例外ハ
ンドラが、Ｘ８６仮想マシン内においてその例外を具体化しなければならないと
判断すると、Ｘ８６状態のセットを担うエミュレータ３１６内の共通のエントリ
にジャンプする−−これにより、割り込みスタック・フレームが設定され、ＩＤ
Ｔがアクセスされ、コントロールの移動が行われる。この機能は、呼び出された
とき、まずＰＳＷ．ＴＡＸｉ＿Ａｃｔｉｖｅ（ＰＳＷ．ＴＡＸｉアクティブ）１
９８を調べることによってＴＡＸｉコードが実行されていたか否かを決定しなけ
ればならず、実行されていた場合には、Ｘ８６マシン状態を再構成するＴＡＸｉ
機能にジャンプし、続いてコンバータ内において、同一の例外を誘発するＸ８６
インストラクションを再実行する。このＸ８６インストラクションの再実行は、
正しいＸ８６例外状態を確立するために必要となる。Ｘ８６インストラクション
の再実行のためにコンバータが開始された場合には、例外ハンドラが必ず、プロ
ーブの失敗とともにＲＦＥを使用し、プローブ・タイマ・イベント・コードを再
ロードして、再帰的なプローブ例外の発生を回避する。
【０４２９】 Ｘ８６の世界で具体化されない例外は、ネイティブ『タペストリー』コードに
よって完全に実行される例外だけであり、たとえばページ違反を伴わずに満足さ
れるＴＬＢミス、マスクされていないＸ８６浮動小数点例外を伴わないＦＰ不備
等がある。
よって完全に実行される例外だけであり、たとえばページ違反を伴わずに満足さ
れるＴＬＢミス、マスクされていないＸ８６浮動小数点例外を伴わないＦＰ不備
等がある。
【０４３０】 Ｇ．プロービングとプロファイリングの対話 プロービングとプロファイリングは、相互に排他的である。プローブは、ＴＡ
Ｘｉ＿Ｓｔａｔｅ．Ｐｒｏｆｉｌｅ＿Ａｃｔｉｖｅ（ＴＡＸｉ＿コントロール．
プロファイル＿アクティブ）（図４ｈおよび５ａの４８２）が「０」となってい
る間にプローブ可能なイベント（図４ｂの列６１０）があるときに限って起こり
得る。この制約は、図６ｂのアンド・ゲート６７４によって強制される。これに
対してプロファイリングは、ＴＡＸｉ＿Ｓｔａｔｅ．Ｐｒｏｆｉｌｅ＿Ａｃｔｉ
ｖｅ（ＴＡＸｉ＿コントロール．プロファイル＿アクティブ）４８２が「１」で
なければイネーブルされない。このように、プロセッサがプローブ例外を取ると
きには、相互排他によってプロファイリングによって使用されるリソースが活動
しないことが保証される。より詳細に述べれば、プロファイル・パケットが蓄積
される汎用レジスタを例外サービスに使用できることが保証されるということに
なる。
Ｘｉ＿Ｓｔａｔｅ．Ｐｒｏｆｉｌｅ＿Ａｃｔｉｖｅ（ＴＡＸｉ＿コントロール．
プロファイル＿アクティブ）（図４ｈおよび５ａの４８２）が「０」となってい
る間にプローブ可能なイベント（図４ｂの列６１０）があるときに限って起こり
得る。この制約は、図６ｂのアンド・ゲート６７４によって強制される。これに
対してプロファイリングは、ＴＡＸｉ＿Ｓｔａｔｅ．Ｐｒｏｆｉｌｅ＿Ａｃｔｉ
ｖｅ（ＴＡＸｉ＿コントロール．プロファイル＿アクティブ）４８２が「１」で
なければイネーブルされない。このように、プロセッサがプローブ例外を取ると
きには、相互排他によってプロファイリングによって使用されるリソースが活動
しないことが保証される。より詳細に述べれば、プロファイル・パケットが蓄積
される汎用レジスタを例外サービスに使用できることが保証されるということに
なる。
【０４３１】 各プローブ可能なイベント６１０は、「開始パケット」イベント４１８でもあ
る。このことは、実用的な設計上の考慮事項を反映している：すなわち、プロー
ブ可能なイベント６１０のクラスは、プログラムのフローの中でもっとも重要な
イベントであり、「開始パケット」イベント４１８は、その重要なイベントを多
少広げたセットである。プローブがイネーブルされているクラスにおいてプロー
ブ可能なイベント６１０が発生し、ＴＡＸｉ＿Ｓｔａｔｅ．Ｐｒｏｆｉｌｅ＿Ａ
ｃｔｉｖｅ（ＴＡＸｉ＿コントロール．プロファイル＿アクティブ）（図４ｈお
よび５ａの４８２）が「０」であれば、そのイベントは「開始パケット」イベン
ト４１８にもなる。さらに、ＴＡＸｉ＿Ｓｔａｔｅ．Ｐｒｏｆｉｌｅ＿Ｒｅｑｕ
ｅｓｔ（ＴＡＸｉ＿状態．プロファイル＿要求）４８４が「１」であれば、プロ
ファイラ４００が、自動的にＴＡＸｉ＿Ｓｔａｔｅ．Ｐｒｏｆｉｌｅ＿Ａｃｔｉ
ｖｅ（ＴＡＸｉ＿コントロール．プロファイル＿アクティブ）（図４ｈおよび５
ａの４８２）およびＴＡＸｉ＿Ｓｔａｔｅ．Ｐｒｏｆｉｌｅ＿Ｒｅｑｕｅｓｔ（
ＴＡＸｉ＿状態．プロファイル＿要求）４８４の遷移、つまり図５ａの遷移５２
２をトリガする。これは、相互排他を侵害することになる。しかしながら、プロ
ーブ例外は、プロファイラ４００のすべてのアクティビティより優先度が高い。
したがって、プローブの成功に応答してコントロールがＴＡＸｉコードに移され
、あらゆるプロファイラのアクションが抑圧される。このプローブが失敗すれば
、プローブのクラスがディセーブルされ、プロファイラ４００に、図５ａならび
に５ｂ、および前述のセクションＶ．Ｆにおいて示したような正常な進路を取る
ことが許される。
る。このことは、実用的な設計上の考慮事項を反映している：すなわち、プロー
ブ可能なイベント６１０のクラスは、プログラムのフローの中でもっとも重要な
イベントであり、「開始パケット」イベント４１８は、その重要なイベントを多
少広げたセットである。プローブがイネーブルされているクラスにおいてプロー
ブ可能なイベント６１０が発生し、ＴＡＸｉ＿Ｓｔａｔｅ．Ｐｒｏｆｉｌｅ＿Ａ
ｃｔｉｖｅ（ＴＡＸｉ＿コントロール．プロファイル＿アクティブ）（図４ｈお
よび５ａの４８２）が「０」であれば、そのイベントは「開始パケット」イベン
ト４１８にもなる。さらに、ＴＡＸｉ＿Ｓｔａｔｅ．Ｐｒｏｆｉｌｅ＿Ｒｅｑｕ
ｅｓｔ（ＴＡＸｉ＿状態．プロファイル＿要求）４８４が「１」であれば、プロ
ファイラ４００が、自動的にＴＡＸｉ＿Ｓｔａｔｅ．Ｐｒｏｆｉｌｅ＿Ａｃｔｉ
ｖｅ（ＴＡＸｉ＿コントロール．プロファイル＿アクティブ）（図４ｈおよび５
ａの４８２）およびＴＡＸｉ＿Ｓｔａｔｅ．Ｐｒｏｆｉｌｅ＿Ｒｅｑｕｅｓｔ（
ＴＡＸｉ＿状態．プロファイル＿要求）４８４の遷移、つまり図５ａの遷移５２
２をトリガする。これは、相互排他を侵害することになる。しかしながら、プロ
ーブ例外は、プロファイラ４００のすべてのアクティビティより優先度が高い。
したがって、プローブの成功に応答してコントロールがＴＡＸｉコードに移され
、あらゆるプロファイラのアクションが抑圧される。このプローブが失敗すれば
、プローブのクラスがディセーブルされ、プロファイラ４００に、図５ａならび
に５ｂ、および前述のセクションＶ．Ｆにおいて示したような正常な進路を取る
ことが許される。
【０４３２】 プロファイル・パケットの内容、特にＣｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コ
ンテキスト＿アット＿ポイント）プロファイル・エントリ（図４ｃの４３０）は
、ホット・スポット・ディテクタ１２２によって要求される情報を効率的に表現
するため（頻繁に実行されるインストラクションがストアされているアドレスの
範囲を正確に識別するため）に調整され、かつＴＡＸｉトランスレータ１２４用
に効率的に調整され（コード・テキスト自体の中には現れていないＸ８６のセマ
ンティック・モード情報を捕捉するため）、かつＴＡＸｉプローバ６００用に効
率的に調整される（プロービングの適否を判断し、ＴＡＸｉコードにコントロー
ルを移動する前に、バイナリが翻訳されたセマンティック・モードの仮定がカレ
ントＸ８６セマンティック・モードに適合することを確認するために必要な情報
）。その表現は、これら３つのいずれか１つに最適であるということはないが、
３つのいずれに対しても極めて良好である。別の実施態様においては、上記３つ
のうちの１つの効率をほかよりも助長するため、あるいは１つの恩典だけのため
に表現を調整することができる。
ンテキスト＿アット＿ポイント）プロファイル・エントリ（図４ｃの４３０）は
、ホット・スポット・ディテクタ１２２によって要求される情報を効率的に表現
するため（頻繁に実行されるインストラクションがストアされているアドレスの
範囲を正確に識別するため）に調整され、かつＴＡＸｉトランスレータ１２４用
に効率的に調整され（コード・テキスト自体の中には現れていないＸ８６のセマ
ンティック・モード情報を捕捉するため）、かつＴＡＸｉプローバ６００用に効
率的に調整される（プロービングの適否を判断し、ＴＡＸｉコードにコントロー
ルを移動する前に、バイナリが翻訳されたセマンティック・モードの仮定がカレ
ントＸ８６セマンティック・モードに適合することを確認するために必要な情報
）。その表現は、これら３つのいずれか１つに最適であるということはないが、
３つのいずれに対しても極めて良好である。別の実施態様においては、上記３つ
のうちの１つの効率をほかよりも助長するため、あるいは１つの恩典だけのため
に表現を調整することができる。
【０４３３】 プローブ可能なイベント６１０が「開始パケット」イベント４１８のサブセッ
トであるという事実は、さらに望ましい副次的な効果を有する：すなわち、パケ
ット内の最初のプロファイル・エントリ４３０を取り込むハードウエアが、プロ
ーブ例外ハンドラによって必要な情報の捕捉に再使用可能になる。プローブ例外
を引き渡すハードウエアに関して決定がなされるとき、例外ハンドラに対して、
コントロールが渡された物理アドレスならびにマシンのコンテキストに関する情
報が提供される。プローブ例外に関する情報は、Ｃｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉ
ｎｔ（コンテキスト＿アット＿ポイント）プロファイル・エントリ４３０内に取
り込まれるフォームを反映するフォームで図５ｂのレジスタ５９４内に集められ
る。ハードウエア内においてプローブ例外を生成するプロセスもしくはソフトウ
エア内においてサービスするプロセスのいずれにおいても、レジスタ５９４の内
容が汎用レジスタの中に取り込まれる。この取り込みは（Ｘ８６セグメント記述
子レジスタ内にストアされているＣＳリミット（コード・セグメント長）が補わ
れたとき）、プローブ例外ハンドラによって必要とされる情報を提供する：すな
わち、ＰＩＰＭ ６０２をインデクスし、可能性のあるエントリの候補を見つけ
るために使用される次のインストラクションの物理アドレス、およびそのエント
リの適否を判断するために必要なＸ８６モード情報である。Ｃｏｎｔｅｘｔ＿Ａ
ｔ＿Ｐｏｉｎｔ（コンテキスト＿アット＿ポイント）４３０に取り込まれるアド
レスは、ＰＩＰＭ ６０２へのインデクスに直ちに使用できる物理ページ番号を
有している。すべてのプローブ可能なイベントが「開始パケット」イベントであ
ることから、モード情報は、ホット・スポットを識別するパケットを開始したＣ
ｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿アット＿ポイント）プロファ
イル・エントリ４３０内において容易に得られる。また、適切なビットの論理積
を求めることにより、互換性に関して各種のスナップショットを互いに比較する
ことができる。
トであるという事実は、さらに望ましい副次的な効果を有する：すなわち、パケ
ット内の最初のプロファイル・エントリ４３０を取り込むハードウエアが、プロ
ーブ例外ハンドラによって必要な情報の捕捉に再使用可能になる。プローブ例外
を引き渡すハードウエアに関して決定がなされるとき、例外ハンドラに対して、
コントロールが渡された物理アドレスならびにマシンのコンテキストに関する情
報が提供される。プローブ例外に関する情報は、Ｃｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉ
ｎｔ（コンテキスト＿アット＿ポイント）プロファイル・エントリ４３０内に取
り込まれるフォームを反映するフォームで図５ｂのレジスタ５９４内に集められ
る。ハードウエア内においてプローブ例外を生成するプロセスもしくはソフトウ
エア内においてサービスするプロセスのいずれにおいても、レジスタ５９４の内
容が汎用レジスタの中に取り込まれる。この取り込みは（Ｘ８６セグメント記述
子レジスタ内にストアされているＣＳリミット（コード・セグメント長）が補わ
れたとき）、プローブ例外ハンドラによって必要とされる情報を提供する：すな
わち、ＰＩＰＭ ６０２をインデクスし、可能性のあるエントリの候補を見つけ
るために使用される次のインストラクションの物理アドレス、およびそのエント
リの適否を判断するために必要なＸ８６モード情報である。Ｃｏｎｔｅｘｔ＿Ａ
ｔ＿Ｐｏｉｎｔ（コンテキスト＿アット＿ポイント）４３０に取り込まれるアド
レスは、ＰＩＰＭ ６０２へのインデクスに直ちに使用できる物理ページ番号を
有している。すべてのプローブ可能なイベントが「開始パケット」イベントであ
ることから、モード情報は、ホット・スポットを識別するパケットを開始したＣ
ｏｎｔｅｘｔ＿Ａｔ＿Ｐｏｉｎｔ（コンテキスト＿アット＿ポイント）プロファ
イル・エントリ４３０内において容易に得られる。また、適切なビットの論理積
を求めることにより、互換性に関して各種のスナップショットを互いに比較する
ことができる。
【０４３４】 周期的なサンプリングによって運用されるプロファイル収集とは異なり、プロ
ービングは、コンバータがアクティブであり、ＴＡＸｉ＿Ｃｏｎｔｒｏｌ．ｐｒ
ｏｂｅ（ＴＡＸｉ＿コントロール．プローブ）フラグが「１」であり、かつプロ
ーブ・マスクの少なくとも１つのビットが「１」である限り、常にイネーブルさ
れる。
ービングは、コンバータがアクティブであり、ＴＡＸｉ＿Ｃｏｎｔｒｏｌ．ｐｒ
ｏｂｅ（ＴＡＸｉ＿コントロール．プローブ）フラグが「１」であり、かつプロ
ーブ・マスクの少なくとも１つのビットが「１」である限り、常にイネーブルさ
れる。
【０４３５】 Ｈ． 適応便宜的統計技法の代替使用 セクションＶＩ．Ａ〜ＶＩ．Ｅにおいて説明した適応型日和見的実行ポリシー
は、ＣＰＵ設計における多数のセッティングに使用することができる。
は、ＣＰＵ設計における多数のセッティングに使用することができる。
【０４３６】 一実施例においては、ＣＰＵが浮動小数点ユニットを通る高速パスおよび低速
パスを有し、それにおいて高速パスは、ＩＥＥＥ−７５４の浮動小数点の無限大
、逆正規化数（「ｄｅｎｏｒｍｓ（デノルム）」）およびＮａＮの完全なインプ
リメンテーションを省略し、低速パスは、完全なハードウエア・インプリメンテ
ーションを提供する。無限大、デノルム、およびＮａＮは、頻繁に発生する傾向
にないが、生成されると逐次より多くの演算に伝播される傾向にあることから、
デノルムもしくはＮａＮが生じないという楽観的な仮定の下に開始し、高速パス
を使用するべくＣＰＵを構成することは有利である。無限大、デノルムもしくは
ＮａＮが検出されると、ＣＰＵは、低速パスに戻ることができる。タイマをセッ
トして起動し、それがタイムアウトしたとき、ＣＰＵは、高速パスの再開を試み
る。
パスを有し、それにおいて高速パスは、ＩＥＥＥ−７５４の浮動小数点の無限大
、逆正規化数（「ｄｅｎｏｒｍｓ（デノルム）」）およびＮａＮの完全なインプ
リメンテーションを省略し、低速パスは、完全なハードウエア・インプリメンテ
ーションを提供する。無限大、デノルム、およびＮａＮは、頻繁に発生する傾向
にないが、生成されると逐次より多くの演算に伝播される傾向にあることから、
デノルムもしくはＮａＮが生じないという楽観的な仮定の下に開始し、高速パス
を使用するべくＣＰＵを構成することは有利である。無限大、デノルムもしくは
ＮａＮが検出されると、ＣＰＵは、低速パスに戻ることができる。タイマをセッ
トして起動し、それがタイムアウトしたとき、ＣＰＵは、高速パスの再開を試み
る。
【０４３７】 別の実施態様においては、類似の適応型日和見的テクニックをキャッシュ・シ
ステムに使用することができる。たとえば、マルチ‐プロセッサのキャッシュは
、プロセッサ間バスの監視によってキャッシュ内の多くのデータが共有されてい
ることが示されるときはライト‐スルー、共有データがメッセージ・ボードとし
て集中的に使用されていることが示されるときはライト‐イン、バスの監視によ
ってデータがほとんど共有されていないことが示されるときはライト‐バックと
いう形でキャッシング・ポリシーを切り替えることができる。キャッシュ・ライ
ンのフラッシュまたは無効化は、よりコストの高いポリシーに実行を戻さなけれ
ばならないことを通知する「失敗」であり、それに対してよりコストの低いポリ
シーにおいて書き込みに成功すると、「成功」によってよりコストの低いポリシ
ーの継続的な使用が可能になる。この適応は、アドレス範囲を基準に、明確なア
ドレス範囲に関して維持される成功および失敗の記録を用いて管理することがで
きる。モード間の切り替えのマネージには、多くのテクニックを使用することが
できる。たとえば、カウンタを用いて、キャッシュが別のモードにあればより効
率的に処理されたと見られる連続的なメモリ・アクセスの数をカウントする。そ
のカウンタの数がスレッショルド値に達すると、キャッシュを別のモードに切り
替える。あるいは、タイマによりキャッシュをより楽観的なモードにセットし、
その楽観性の仮定を侵害するアクセスがあると、キャッシュをより楽観的でない
モードにセットすることも考えられる。
ステムに使用することができる。たとえば、マルチ‐プロセッサのキャッシュは
、プロセッサ間バスの監視によってキャッシュ内の多くのデータが共有されてい
ることが示されるときはライト‐スルー、共有データがメッセージ・ボードとし
て集中的に使用されていることが示されるときはライト‐イン、バスの監視によ
ってデータがほとんど共有されていないことが示されるときはライト‐バックと
いう形でキャッシング・ポリシーを切り替えることができる。キャッシュ・ライ
ンのフラッシュまたは無効化は、よりコストの高いポリシーに実行を戻さなけれ
ばならないことを通知する「失敗」であり、それに対してよりコストの低いポリ
シーにおいて書き込みに成功すると、「成功」によってよりコストの低いポリシ
ーの継続的な使用が可能になる。この適応は、アドレス範囲を基準に、明確なア
ドレス範囲に関して維持される成功および失敗の記録を用いて管理することがで
きる。モード間の切り替えのマネージには、多くのテクニックを使用することが
できる。たとえば、カウンタを用いて、キャッシュが別のモードにあればより効
率的に処理されたと見られる連続的なメモリ・アクセスの数をカウントする。そ
のカウンタの数がスレッショルド値に達すると、キャッシュを別のモードに切り
替える。あるいは、タイマによりキャッシュをより楽観的なモードにセットし、
その楽観性の仮定を侵害するアクセスがあると、キャッシュをより楽観的でない
モードにセットすることも考えられる。
【０４３８】 日和見的ポリシーは、ブランチの予測、キャッシュのプリフェッチ、あるいは
キャッシュのイネーブルにも使用することができる。たとえば、キャッシュのプ
リフェッチを、プリフェッチが成功している限り機能させる。あるいはプリフェ
ッチが継続的に成功している限り、ループ内の特定のＬＯＡＤ（ロード）インス
トラクションを、キャッシュのプリフェッチのための候補として識別してもよい
。プリフェッチが失敗したときに、プリフェッチをディセーブルする。
キャッシュのイネーブルにも使用することができる。たとえば、キャッシュのプ
リフェッチを、プリフェッチが成功している限り機能させる。あるいはプリフェ
ッチが継続的に成功している限り、ループ内の特定のＬＯＡＤ（ロード）インス
トラクションを、キャッシュのプリフェッチのための候補として識別してもよい
。プリフェッチが失敗したときに、プリフェッチをディセーブルする。
【０４３９】 楽観的な仮定の下にマルチ−プロセッサのキャッシュが特定のデータをキャッ
シュし、その後、プロセッサ間のキャッシュのトラッシュによってそれらのデー
タをキャッシュすることが有益でないと示されたとき、それらのデータをキャッ
シュ可能でないとしてマークすることも考えられる。
シュし、その後、プロセッサ間のキャッシュのトラッシュによってそれらのデー
タをキャッシュすることが有益でないと示されたとき、それらのデータをキャッ
シュ可能でないとしてマークすることも考えられる。
【０４４０】 また日和見的ポリシーは、オブジェクト指向メモリ・システムにおいてメモリ
のあいまい性を除去する上でも役立つと見られる。たとえば、コンパイラが１つ
のソース構成に対して２つの代替コーディングを生成し、一方は共通の元を持た
ないと仮定し、他方はオーバーラップがあると仮定する。共通元を持たないとす
る楽観的なコードは、楽観的な仮定が維持されている限り使用するが、それが維
持されなくなったとき、コントロールが楽観的でないコードに戻る。
のあいまい性を除去する上でも役立つと見られる。たとえば、コンパイラが１つ
のソース構成に対して２つの代替コーディングを生成し、一方は共通の元を持た
ないと仮定し、他方はオーバーラップがあると仮定する。共通元を持たないとす
る楽観的なコードは、楽観的な仮定が維持されている限り使用するが、それが維
持されなくなったとき、コントロールが楽観的でないコードに戻る。
【０４４１】 ＶＩＩ 変換された命令の確認と無効化 ＴＡＸｉシステムは複雑キャッシュ(complex cache)と相似であり、プロファ
イルデータおよびＴＡＸｉコードはＸ８６の命令テキストのページと共に現行の
ままであるが、Ｘ８６の命令テキストが修正された時には無効にされなければな
らない。Ｘ８６命令テキストを修正する可能性を有する原因として、ＣＰＵによ
るメモリの書込みおよびＤＭＡデバイスからの書込みという２つの原因がある。
上記のセクションＩ．Ｆで論じられたように、ＣＰＵからの書込みはＸＰ保護ビ
ット１８４、１８６によって保護され、上記のセクションＶＩ．Ｃおよびセクシ
ョンＶＩ．Ｄで論じられたように、ＰＩＰＭ６０２内で有効性をチェックする。
このセクションＶＩＩでは、キャッシュされた情報を、ＤＭＡの書込みによるＸ
８６命令テキストの修正に対して保護することについて論じる。
イルデータおよびＴＡＸｉコードはＸ８６の命令テキストのページと共に現行の
ままであるが、Ｘ８６の命令テキストが修正された時には無効にされなければな
らない。Ｘ８６命令テキストを修正する可能性を有する原因として、ＣＰＵによ
るメモリの書込みおよびＤＭＡデバイスからの書込みという２つの原因がある。
上記のセクションＩ．Ｆで論じられたように、ＣＰＵからの書込みはＸＰ保護ビ
ット１８４、１８６によって保護され、上記のセクションＶＩ．Ｃおよびセクシ
ョンＶＩ．Ｄで論じられたように、ＰＩＰＭ６０２内で有効性をチェックする。
このセクションＶＩＩでは、キャッシュされた情報を、ＤＭＡの書込みによるＸ
８６命令テキストの修正に対して保護することについて論じる。
【０４４２】 図７ａを参照すると、ＤＭＵ７００（ＤＭＡ監視ユニット）はＡＳＩゼロ（ア
ドレス空間ゼロ、「挙動の正しい」(well−behaved)非Ｉ／Ｏ空間）へのＤＭＡ
書込みを監視し、ページフレーム修正の形跡を圧縮して提供する。ＤＭＵ７００
は過剰なオーバーヘッドを必要とせずにこの監視を実行する。ＤＭＵ７００は、
主プロセッサバス（Ｇバス）上で直接実装されるのではなく、Ｉ／Ｏゲートウェ
イ内でＩ／Ｏデバイスとして実装される。このためＤＭＵ７００には、物理メモ
リ内のＸ８６コードページに関する、すべての非プロセッサの更新を検出する可
視性が与えられる（書戻しキャッシュの挙動によってマスキングされている、プ
ロセッサ自体によって開始された更新は除く）。
ドレス空間ゼロ、「挙動の正しい」(well−behaved)非Ｉ／Ｏ空間）へのＤＭＡ
書込みを監視し、ページフレーム修正の形跡を圧縮して提供する。ＤＭＵ７００
は過剰なオーバーヘッドを必要とせずにこの監視を実行する。ＤＭＵ７００は、
主プロセッサバス（Ｇバス）上で直接実装されるのではなく、Ｉ／Ｏゲートウェ
イ内でＩ／Ｏデバイスとして実装される。このためＤＭＵ７００には、物理メモ
リ内のＸ８６コードページに関する、すべての非プロセッサの更新を検出する可
視性が与えられる（書戻しキャッシュの挙動によってマスキングされている、プ
ロセッサ自体によって開始された更新は除く）。
【０４４３】 Ａ．単純化されたＤＭＵモデル 簡単なＤＭＵは、システム内の各物理ページフレームに関して、修正されたペ
ージフレーム（ＭＰＦ）ビットを提供する。ゼロのＭＰＦビットは修正が発生し
なかったことを示し、ＤＭＡ移動(transfer)を対応するページフレームに書き込
む場合、修正イベントをそのページフレームに対して報告する必要がある。１の
ＭＰＦビットは、対応するページフレームへのＤＭＡ書込みは報告せずに通過す
べきであることを示す。
ージフレーム（ＭＰＦ）ビットを提供する。ゼロのＭＰＦビットは修正が発生し
なかったことを示し、ＤＭＡ移動(transfer)を対応するページフレームに書き込
む場合、修正イベントをそのページフレームに対して報告する必要がある。１の
ＭＰＦビットは、対応するページフレームへのＤＭＡ書込みは報告せずに通過す
べきであることを示す。
【０４４４】 この簡単なＤＭＵは、すべてのＭＰＦビットをゼロにすることによって開始さ
れる。ついで、各ＤＭＡ書込みに関して、関連するＭＰＦビットがチェックされ
る。そのＭＰＦビットがすでに１である場合、次の処理は発生しない。ＭＰＦビ
ットがゼロのままである場合、そのビットは１に設定され、たとえばＦＩＦＯ内
に項目を作成することによって、修正されたページフレームの識別(identity)が
報告される。ページフレームのＭＰＦビットが１になり修正が報告されると、そ
のページフレームへさらにＤＭＡ書込みがあっても、別の修正レポートが生成さ
れることはない。
れる。ついで、各ＤＭＡ書込みに関して、関連するＭＰＦビットがチェックされ
る。そのＭＰＦビットがすでに１である場合、次の処理は発生しない。ＭＰＦビ
ットがゼロのままである場合、そのビットは１に設定され、たとえばＦＩＦＯ内
に項目を作成することによって、修正されたページフレームの識別(identity)が
報告される。ページフレームのＭＰＦビットが１になり修正が報告されると、そ
のページフレームへさらにＤＭＡ書込みがあっても、別の修正レポートが生成さ
れることはない。
【０４４５】 この簡単なＤＭＵは、ページの修正の報告を非常に圧縮する。事実、これによ
って、生成される修正レポートの数はおそらく最小になる。ＤＭＵ７００自体は
どのＭＰＦビットもゼロにすることはなく、1に設定するだけだという事実から
証明される。修正レポートの可能な数はＭＰＦビットの数、または同じ意味であ
るが、ページフレームの数によって制限される。ほとんどのＤＭＡ書込みは「デ
ータ」Ｉ／Ｏに関するバッファページへの書込みであるが、監視されるべき重要
な書込みはＸ８６命令テキストのページへの書込みであり、この書込みはそれほ
ど頻繁には発生しないので、この挙動はオーバーヘッドを低減し、正しい挙動を
維持する。
って、生成される修正レポートの数はおそらく最小になる。ＤＭＵ７００自体は
どのＭＰＦビットもゼロにすることはなく、1に設定するだけだという事実から
証明される。修正レポートの可能な数はＭＰＦビットの数、または同じ意味であ
るが、ページフレームの数によって制限される。ほとんどのＤＭＡ書込みは「デ
ータ」Ｉ／Ｏに関するバッファページへの書込みであるが、監視されるべき重要
な書込みはＸ８６命令テキストのページへの書込みであり、この書込みはそれほ
ど頻繁には発生しないので、この挙動はオーバーヘッドを低減し、正しい挙動を
維持する。
【０４４６】 ページフレームのＭＰＦビットがゼロである限り、ＴＡＸｉシステムは、ＭＰ
Ｆビットが最後にゼロに消去されてからはＤＭＡ修正が発生していないことが確
認される。このように、プロファイラ４００がＸ８６ページをプロファイルしよ
うとする時、ＴＡＸｉ変換を生成しようとする時、ＴＡＸｉ変換を実行しようと
する時はいつでも（そのページに関する情報をキャッシュするまたはキャッシュ
された情報を使用する動作）、そのページのＭＰＦビットはゼロにされ、保留中
の修正レポートを含む可能性のある任意の待ち行列またはＦＩＦＯはフラッシュ
される。次に、ページからのプロファイルまたは変換情報がエンキャッシュ(enc
ache)される可能性がある。ページフレームの修正が報告される時はいつでも、
そのページに関する任意のエンキャッシュされた情報が放棄される。一度キャッ
シュされた情報がパージされると、そのページに関するＭＰＦビットはゼロにリ
セットすることが可能であり、そのページに関する情報は再びキャッシュされる
場合がある。
Ｆビットが最後にゼロに消去されてからはＤＭＡ修正が発生していないことが確
認される。このように、プロファイラ４００がＸ８６ページをプロファイルしよ
うとする時、ＴＡＸｉ変換を生成しようとする時、ＴＡＸｉ変換を実行しようと
する時はいつでも（そのページに関する情報をキャッシュするまたはキャッシュ
された情報を使用する動作）、そのページのＭＰＦビットはゼロにされ、保留中
の修正レポートを含む可能性のある任意の待ち行列またはＦＩＦＯはフラッシュ
される。次に、ページからのプロファイルまたは変換情報がエンキャッシュ(enc
ache)される可能性がある。ページフレームの修正が報告される時はいつでも、
そのページに関する任意のエンキャッシュされた情報が放棄される。一度キャッ
シュされた情報がパージされると、そのページに関するＭＰＦビットはゼロにリ
セットすることが可能であり、そのページに関する情報は再びキャッシュされる
場合がある。
【０４４７】 Ｂ．少メモリ使用設計のデバイス概要 上記のセクションＶＩＩ．Ａに説明された簡単な設計は正しく実行され、割込
みオーバーヘッドがほとんどないが、メモリを多く消費しすぎる場合がある。２
８ビットの物理アドレス空間および４ＫＢのページフレームを伴うシステム上に
は、６５Ｋのページフレームがある。これは、８ＫＢ（または２５６ ２５６ビ
ットキャッシュ線）に相当し、ちょうどＭＰＦビットを保持する。これらのビッ
トはメモリ内にストアされる場合もあるが、各ＤＭＡ書込みサイクルに応答して
、このようなメモリに基づいた構造のＤＭＡを読み取ることは不可能なので、Ｄ
ＭＵ７００は所定の種類のキャッシュ化機構を含む必要がある。
みオーバーヘッドがほとんどないが、メモリを多く消費しすぎる場合がある。２
８ビットの物理アドレス空間および４ＫＢのページフレームを伴うシステム上に
は、６５Ｋのページフレームがある。これは、８ＫＢ（または２５６ ２５６ビ
ットキャッシュ線）に相当し、ちょうどＭＰＦビットを保持する。これらのビッ
トはメモリ内にストアされる場合もあるが、各ＤＭＡ書込みサイクルに応答して
、このようなメモリに基づいた構造のＤＭＡを読み取ることは不可能なので、Ｄ
ＭＵ７００は所定の種類のキャッシュ化機構を含む必要がある。
【０４４８】 このセクションで説明する設計は、セクションＶＩＩ．Ａの簡単なモデルに非
常に似ている。以下に論ずる実施形態では、全ＭＰＦアレイの、小さな、規則的
な、自然に配置されるスライスが必要に応じてインスタンス化され、物理アドレ
ス空間の対応する範囲を監視する。この設計は任意の所与の瞬間に、全物理アド
レス空間のサブセットのみを監視する。アイドルの監視リソースが利用されて異
なる物理アドレスを監視する時、このＤＭＵ７００に関する設計は、監視対象の
範囲内に、そのページフレームに対して修正が報告されているページフレームが
ないという保守的な(conservative)仮定を行う。この保守的な仮定により、過去
の一定の時点ですでに修正が報告されているページフレームに対して、修正が冗
長に報告されるという結果が生まれる。
常に似ている。以下に論ずる実施形態では、全ＭＰＦアレイの、小さな、規則的
な、自然に配置されるスライスが必要に応じてインスタンス化され、物理アドレ
ス空間の対応する範囲を監視する。この設計は任意の所与の瞬間に、全物理アド
レス空間のサブセットのみを監視する。アイドルの監視リソースが利用されて異
なる物理アドレスを監視する時、このＤＭＵ７００に関する設計は、監視対象の
範囲内に、そのページフレームに対して修正が報告されているページフレームが
ないという保守的な(conservative)仮定を行う。この保守的な仮定により、過去
の一定の時点ですでに修正が報告されているページフレームに対して、修正が冗
長に報告されるという結果が生まれる。
【０４４９】 Ｃ．セクタ監視レジスタ 図７ａを参照すると、ＤＭＵ７００は、典型的には４〜８であるいくつかのセ
クタ監視レジスタ（ＳＭＲ）７０７を有する。ここで論じられる例としての実施
形態では、ＳＭＲファイル内に４つのＳＭＲ７０７があると仮定されている。各
ＳＭＲ７０７はセクタ、ページフレームの数の２乗である(a power of 2 number
of page frames)自然に配置された領域を監視する。図７ａの実施形態では、セ
クタは自然に配置された１２８ＫＢ範囲の、Ｇバス物理メモリアドレス空間であ
り、または、自然に配置された３２４ＫＢのページフレームのグループである。
各ＳＭＲ７０７はコンテンツでアドレス指定可能なセクタ(content addressable
sector)ＣＡＭ（ＴＬＢアドレスタグと類似した、コンテンツでアドレス指定可
能なメモリ）７０８、ＭＰＦ（修正したページフレーム）ビットのアレイ７１０
、有効ビット７１１、および少量の論理から成る。セクタＣＡＭアドレスタグ７
０８は、２８ビットの物理アドレス空間（ページ内のバイトアドレスより１２ビ
ット少ない２８、セクタごとに３２ページに関して５ビット少ない。図７ａを参
照のこと）に対して１１ビットである。ＭＰＦアレイ７１０は３２ビットを有し
、セクタ内のページフレームごとに１ビットである。各ＭＰＦアレイは本質的に
は、セクションＶＩＩ．Ａで説明された、３２ビットスライスの大きなＭＰＦビ
ットアレイである（大きなＤＭＡ移動を使用するチャンスを最大限にするために
、現代のオペレーティングシステムは物理メモリ内でシーケンシャルなクラスタ
でシーケンシャルな仮想ページを維持する傾向があるので、ＭＰＦアレイ７１０
内のページをクラスタ化すると、少ないアドレスタグ一致オーバヘッドで、異な
るＭＰＦビットの利点のほとんどが提供される）。ＳＭＲ７０７が最後に読み取
られてから、ＭＰＦビット７１０のゼロから１の遷移が少なくとも1回あった場
合には、ＳＭＲ．Ａｃｔｉｖｅビット７１１は１に設定される。このようにして
、ＤＭＵ＿Ｓｔａｔｕｓレジスタ７２０を介してＳＭＲ７０７が最後に読み込ま
れた時から、ゼロから１に遷移したＭＰＦビット７１０が少なくとも１つ含まれ
る時に、ＳＭＲ７０７は有効７１１である（次の、セクションＶＩＩ．Ｇを参照
のこと）。ＤＭＵ７００は、有効なＳＭＲ７００を割り当て直して、異なるセク
タを監視することはない。
クタ監視レジスタ（ＳＭＲ）７０７を有する。ここで論じられる例としての実施
形態では、ＳＭＲファイル内に４つのＳＭＲ７０７があると仮定されている。各
ＳＭＲ７０７はセクタ、ページフレームの数の２乗である(a power of 2 number
of page frames)自然に配置された領域を監視する。図７ａの実施形態では、セ
クタは自然に配置された１２８ＫＢ範囲の、Ｇバス物理メモリアドレス空間であ
り、または、自然に配置された３２４ＫＢのページフレームのグループである。
各ＳＭＲ７０７はコンテンツでアドレス指定可能なセクタ(content addressable
sector)ＣＡＭ（ＴＬＢアドレスタグと類似した、コンテンツでアドレス指定可
能なメモリ）７０８、ＭＰＦ（修正したページフレーム）ビットのアレイ７１０
、有効ビット７１１、および少量の論理から成る。セクタＣＡＭアドレスタグ７
０８は、２８ビットの物理アドレス空間（ページ内のバイトアドレスより１２ビ
ット少ない２８、セクタごとに３２ページに関して５ビット少ない。図７ａを参
照のこと）に対して１１ビットである。ＭＰＦアレイ７１０は３２ビットを有し
、セクタ内のページフレームごとに１ビットである。各ＭＰＦアレイは本質的に
は、セクションＶＩＩ．Ａで説明された、３２ビットスライスの大きなＭＰＦビ
ットアレイである（大きなＤＭＡ移動を使用するチャンスを最大限にするために
、現代のオペレーティングシステムは物理メモリ内でシーケンシャルなクラスタ
でシーケンシャルな仮想ページを維持する傾向があるので、ＭＰＦアレイ７１０
内のページをクラスタ化すると、少ないアドレスタグ一致オーバヘッドで、異な
るＭＰＦビットの利点のほとんどが提供される）。ＳＭＲ７０７が最後に読み取
られてから、ＭＰＦビット７１０のゼロから１の遷移が少なくとも1回あった場
合には、ＳＭＲ．Ａｃｔｉｖｅビット７１１は１に設定される。このようにして
、ＤＭＵ＿Ｓｔａｔｕｓレジスタ７２０を介してＳＭＲ７０７が最後に読み込ま
れた時から、ゼロから１に遷移したＭＰＦビット７１０が少なくとも１つ含まれ
る時に、ＳＭＲ７０７は有効７１１である（次の、セクションＶＩＩ．Ｇを参照
のこと）。ＤＭＵ７００は、有効なＳＭＲ７００を割り当て直して、異なるセク
タを監視することはない。
【０４５０】 ＤＭＵ割込みは、１つまたは複数のページフレームが修正された時、すなわち
、ＭＰＦビットがゼロから１に遷移した時に代入(assert)される。ＤＭＵ割込み
のためのハンドラは、修正されたページフレーム（複数可）を識別する。修正さ
れたページがＸ８６テキストである場合、任意の変換されたＴＡＸｉコード、お
よびページを記述する任意のプロファイル情報がパージされ、対応するＰＩＰＭ
項目６４０がリリースされる。
、ＭＰＦビットがゼロから１に遷移した時に代入(assert)される。ＤＭＵ割込み
のためのハンドラは、修正されたページフレーム（複数可）を識別する。修正さ
れたページがＸ８６テキストである場合、任意の変換されたＴＡＸｉコード、お
よびページを記述する任意のプロファイル情報がパージされ、対応するＰＩＰＭ
項目６４０がリリースされる。
【０４５１】 図７ａを参照すると、物理アドレス空間は従来の方法で４Ｋのページに分割さ
れる。ページはセクタと呼ばれる隣接するブロックにグループ化される。図７ａ
の実施形態では、３２の、隣接する、自然に配置されるページが１つのセクタを
形成する。最大で２５６ＭＢの物理メモリを可能にするこの実施形態では、ビッ
ト＜２７：１７＞７０２がセクタを示す。別の実施形態では、セクタを示すビッ
ト７０２の数を拡大することにより、より大きな物理メモリに対応することが可
能である。 ビット＜１６：１２＞７０４は、セクタ７０２内のページ番号を示す。ビット＜
１１：００＞は、ページ内のバイトを示す。
れる。ページはセクタと呼ばれる隣接するブロックにグループ化される。図７ａ
の実施形態では、３２の、隣接する、自然に配置されるページが１つのセクタを
形成する。最大で２５６ＭＢの物理メモリを可能にするこの実施形態では、ビッ
ト＜２７：１７＞７０２がセクタを示す。別の実施形態では、セクタを示すビッ
ト７０２の数を拡大することにより、より大きな物理メモリに対応することが可
能である。 ビット＜１６：１２＞７０４は、セクタ７０２内のページ番号を示す。ビット＜
１１：００＞は、ページ内のバイトを示す。
【０４５２】 Ｄ．インタフェースと状態レジスタ（status register) 図７ｂは、ＤＭＵインタフェースを示す。ＤＭＵ＿Ｃｏｍｍａｎｄレジスタ７
９０へ書き込むと、セクタアドレス７０２およびページアドレス７０４（ページ
アドレス７０４は、ＳＭＲ７０７内のページのＭＰＦビットに関するビットアド
レスである）、およびＤＭＵ７００コマンドをＧバスデータから提供する。ＤＭ
Ｕ＿Ｃｏｍｍａｎｄレジスタ７９０に書き込まれるデータのうち、下位の６つの
ビットがコマンドを示す。コマンド部分の６つのビットは、Ｄ、Ｅ、Ｒ、Ａ、Ｍ
およびＸ ７９１ａ〜７９６ａと示されている。（これらのビットの意味は、次
のセクションＶＩＩ．Ｈに詳細に論じられる）。ＤＭＡデバイスがメモリへの書
込みを発行すると、コマンド値は、ゼロに等しいＤ、Ｅ、Ｒ、および、1に等し
いＡ、Ｍ、Ｘになる。Ｄ信号、Ｅ信号、Ａ信号、Ｍ信号、Ｘ信号およびＲ信号か
ら、いくつかの述部(predicate)が導出される。イネーブル信号７１４は、ＤＭ
Ｕが現在作動状態であることを意味する。割りつけ信号７１５は、メモリがＤＭ
Ａデバイスから書き込まれたバストランザクション上に代入され、したがって、
ＳＭＲレジスタは一致するか、または新しく割りつけられて書込みをトラッキン
グしなければならない。ＭＰＦ修正信号７１６は、コマンドビットの設定によっ
てＭＰＦビット７１０の内容が書き込まれるべきことが指定された時に代入され
る。ＭＰＦデータ信号７１７は、ＭＰＦ修正７１６が代入された時に、ＭＰＦビ
ット７１０に書き込まれるべきデータを搬送する。Ｒリセットコマンド７９４ａ
がバス上に代入された時に、リセット信号７１８が代入される。読取り信号７１
９は、Ｇバスの異なる線として代入される。図７ｂはまた、イネーブルフリップ
フロップおよびオーバーランフリップフロップ、また、割込み生成論理を示す。
６つのコマンドビット７９１ａ〜７９６ａの意味は、次に図７ｉおよび図７ｊと
共に、さらに詳細に論じられる。
９０へ書き込むと、セクタアドレス７０２およびページアドレス７０４（ページ
アドレス７０４は、ＳＭＲ７０７内のページのＭＰＦビットに関するビットアド
レスである）、およびＤＭＵ７００コマンドをＧバスデータから提供する。ＤＭ
Ｕ＿Ｃｏｍｍａｎｄレジスタ７９０に書き込まれるデータのうち、下位の６つの
ビットがコマンドを示す。コマンド部分の６つのビットは、Ｄ、Ｅ、Ｒ、Ａ、Ｍ
およびＸ ７９１ａ〜７９６ａと示されている。（これらのビットの意味は、次
のセクションＶＩＩ．Ｈに詳細に論じられる）。ＤＭＡデバイスがメモリへの書
込みを発行すると、コマンド値は、ゼロに等しいＤ、Ｅ、Ｒ、および、1に等し
いＡ、Ｍ、Ｘになる。Ｄ信号、Ｅ信号、Ａ信号、Ｍ信号、Ｘ信号およびＲ信号か
ら、いくつかの述部(predicate)が導出される。イネーブル信号７１４は、ＤＭ
Ｕが現在作動状態であることを意味する。割りつけ信号７１５は、メモリがＤＭ
Ａデバイスから書き込まれたバストランザクション上に代入され、したがって、
ＳＭＲレジスタは一致するか、または新しく割りつけられて書込みをトラッキン
グしなければならない。ＭＰＦ修正信号７１６は、コマンドビットの設定によっ
てＭＰＦビット７１０の内容が書き込まれるべきことが指定された時に代入され
る。ＭＰＦデータ信号７１７は、ＭＰＦ修正７１６が代入された時に、ＭＰＦビ
ット７１０に書き込まれるべきデータを搬送する。Ｒリセットコマンド７９４ａ
がバス上に代入された時に、リセット信号７１８が代入される。読取り信号７１
９は、Ｇバスの異なる線として代入される。図７ｂはまた、イネーブルフリップ
フロップおよびオーバーランフリップフロップ、また、割込み生成論理を示す。
６つのコマンドビット７９１ａ〜７９６ａの意味は、次に図７ｉおよび図７ｊと
共に、さらに詳細に論じられる。
【０４５３】 ＤＭＵ７００が作動状態にされた７１４である時、ＤＭＵ７００は、そのＳＭ
Ｒ．Ａｃｔｉｖｅビット７１１が１であるＳＭＲ７０７が少なくとも１つある時
、またはＤＭＵオーバーランフラグ７２８が設定された時はいつでも、割込みを
要求する。有効な７１１ＳＭＲ７０７は、ＤＭＵ＿Ｓｔａｔｕｓレジスタ７０２
内にさらされる(expose)。
Ｒ．Ａｃｔｉｖｅビット７１１が１であるＳＭＲ７０７が少なくとも１つある時
、またはＤＭＵオーバーランフラグ７２８が設定された時はいつでも、割込みを
要求する。有効な７１１ＳＭＲ７０７は、ＤＭＵ＿Ｓｔａｔｕｓレジスタ７０２
内にさらされる(expose)。
【０４５４】 図７ｃを参照すると、ＤＭＵ＿Ｓｔａｔｕｓレジスタ７２０は６４ビットの広
さである。セクタビットは、物理アドレス内の自然な位置、ビット＜３０：１７
＞にあり、最大で２ＢＧの物理メモリでの実装を許可する。ＤＭＵ＿Ｓｔａｔｕ
ｓ．Ａｃｔｉｖｅビット７２３（ビット＜３１＞）は、すべてのＳＭＲの７０７
が無効であって、有効７１１ＳＭＲ７０７が選択され、ゼロである時に、１であ
る。修正したページフレームの最下位ビット（ＳＭＲ＜３２＞）７２４は、セク
タ内のもっとも低いアドレスのページフレームに対応する。これに続くＭＰＦビ
ット７１０は、順次高いページフレームに対応する。ＤＭＵ＿Ｓｔａｔｕｓ．Ａ
ｃｔｉｖｅビット７２３が１の場合、ＳＭＲ＃フィールド７２５（ＳＭＲ＜０２
：００＞）の値は、戻されているＳＭＲ７０７を識別する。ＤＭＵ＿Ｓｔａｔｕ
ｓ．Ａｃｔｉｖｅビット７２３がゼロの場合、修正したページフレームのビット
７１０、セクタビット７２２、およびＳＭＲ＃７２５は、すべてゼロである。
さである。セクタビットは、物理アドレス内の自然な位置、ビット＜３０：１７
＞にあり、最大で２ＢＧの物理メモリでの実装を許可する。ＤＭＵ＿Ｓｔａｔｕ
ｓ．Ａｃｔｉｖｅビット７２３（ビット＜３１＞）は、すべてのＳＭＲの７０７
が無効であって、有効７１１ＳＭＲ７０７が選択され、ゼロである時に、１であ
る。修正したページフレームの最下位ビット（ＳＭＲ＜３２＞）７２４は、セク
タ内のもっとも低いアドレスのページフレームに対応する。これに続くＭＰＦビ
ット７１０は、順次高いページフレームに対応する。ＤＭＵ＿Ｓｔａｔｕｓ．Ａ
ｃｔｉｖｅビット７２３が１の場合、ＳＭＲ＃フィールド７２５（ＳＭＲ＜０２
：００＞）の値は、戻されているＳＭＲ７０７を識別する。ＤＭＵ＿Ｓｔａｔｕ
ｓ．Ａｃｔｉｖｅビット７２３がゼロの場合、修正したページフレームのビット
７１０、セクタビット７２２、およびＳＭＲ＃７２５は、すべてゼロである。
【０４５５】 イネーブルビット７２７およびオーバーランビット７２８は、実際には特定の
ＳＭＲ７０７の一部ではない。これらは、ＤＭＵ７００および、すべてのＳＭＲ
の７０７（all SMR's 707)の全体的な状態をある程度まとめる。ＤＭＵイネーブ
ル７１４が設定されている時のみ、ＤＭＡアクティビティが監視される（ＤＭＵ
＿Ｓｔａｔｕｓ.Ｅｎａｂｌｅ７２７は、ＤＭＵイネーブル７１４の値を反映し
、ＤＭＵイネーブル７１４の値はＤＭＵ＿Ｃｏｍｍａｎｄ．Ｅｎａｂｌｅ７９５
へ書き込むことによって設定される。図７ｉおよび図７ｊを参照されたい）。オ
ーバーランビット７２８は、ＳＭＲ７０７が読み取られている時に提供され、破
壊的なオーバーラン状態に対応してＤＭＵ７００がシャットダウンされた場合を
認識することを可能にする。ビット＜１５＞としてのオーバーランビット７２８
の位置は（ＤＭＵ＿Ｓｔａｔｕｓレジスタ７２０の１６ビットセグメントの符号
ビット）、そのテストを簡単にする。 ＤＭＵ＿Ｓｔａｔｕｓレジスタ７２０は、図７ｈに関してセクションＶＩＩ．Ｇ
でさらに論じられる。
ＳＭＲ７０７の一部ではない。これらは、ＤＭＵ７００および、すべてのＳＭＲ
の７０７（all SMR's 707)の全体的な状態をある程度まとめる。ＤＭＵイネーブ
ル７１４が設定されている時のみ、ＤＭＡアクティビティが監視される（ＤＭＵ
＿Ｓｔａｔｕｓ.Ｅｎａｂｌｅ７２７は、ＤＭＵイネーブル７１４の値を反映し
、ＤＭＵイネーブル７１４の値はＤＭＵ＿Ｃｏｍｍａｎｄ．Ｅｎａｂｌｅ７９５
へ書き込むことによって設定される。図７ｉおよび図７ｊを参照されたい）。オ
ーバーランビット７２８は、ＳＭＲ７０７が読み取られている時に提供され、破
壊的なオーバーラン状態に対応してＤＭＵ７００がシャットダウンされた場合を
認識することを可能にする。ビット＜１５＞としてのオーバーランビット７２８
の位置は（ＤＭＵ＿Ｓｔａｔｕｓレジスタ７２０の１６ビットセグメントの符号
ビット）、そのテストを簡単にする。 ＤＭＵ＿Ｓｔａｔｕｓレジスタ７２０は、図７ｈに関してセクションＶＩＩ．Ｇ
でさらに論じられる。
【０４５６】 Ｅ．動作 図７ｄを参照すると、ＤＭＡ書込みトランザクションごとに次のステップが発
生する。ステップ７３０では、ＤＭＵイネーブル７１４、７２７がテストされる
。ＤＭＵが使用不可になると、次の処理は発生しない。ステップ７３１では、Ｄ
ＭＡバストランザクションのターゲットの物理アドレスがＤＭＵ＿Ｃｏｍｍａｎ
ｄレジスタ７９０内にキャプチャされる。図７ａに示されるように、ターゲット
アドレスのビット＜２７：１７＞７０２は、セクタ番号としてキャプチャされ、
ビット＜１７：１２＞７０４はページ番号インデックスとして、３２ＭＰＦビッ
ト７１０のＳＭＲ内にキャプチャされる。ステップ７４０では、ＳＭＲセクタＣ
ＡＭアドレスタグ７０８は、セクタ番号を使用して連合して検索される（この検
索は、セクションＶＩＩ．Ｆの図７ｅの論議の中でさらに詳述される）。検索が
成功すると（矢印７３２）、制御はステップ７３７にスキップする。どのセクタ
ＣＡＭアドレスタグ７０８とも一致しない場合（矢印７３３）、ステップ７５０
では、無効なＳＭＲ７０７（ＳＭＲ．Ａｃｔｉｖｅビット７１１がゼロであるＳ
ＭＲ)が割りつけられる。(割りつけはさらに、図７ｆに関して論じられる）。無
効なＳＭＲ７０７が使用可能でない場合、破壊的なオーバーフロが発生しており
、ステップ７３４で、ＤＭＵオーバーラン７２８が設定される。オーバーラン７
２８でＴＡＸｉ処理が中断され、すべての変換されたコードセグメントはパージ
される。（オーバーラン７２８の原因となったＤＭＡ書込みは、ＴＡＸｉコード
に対応していたＸ８６コードのページを上書きしてしまっている場合があること
が知られているが、そのページの識別を特定することは不可能であるので、ＴＡ
Ｘｉコードのすべてのページが疑わしいとされる）。ＴＡＸｉ「キャッシュ」が
パージされると、ＴＡＸｉ動作は再開が可能になる。無効なＳＭＲ７０７の位置
が突き止められた場合（矢印７３５）、次のステップ７３６では、割りつけられ
たＳＭＲ７０７の中ですべてのＭＰＦビット７１０がゼロにされる。割りつけら
れたＳＭＲ７０７のセクタＣＡＭアドレスタグ７０８は、検索キーであるセクタ
番号７０２と共にロードされる。このようにしてＳＭＲ７０７が割りつけられ、
設定されると、連合検索の基準に達し、ステップ７４０の検索が正常に終了され
た時のように、制御はステップ７３７に流れる。
生する。ステップ７３０では、ＤＭＵイネーブル７１４、７２７がテストされる
。ＤＭＵが使用不可になると、次の処理は発生しない。ステップ７３１では、Ｄ
ＭＡバストランザクションのターゲットの物理アドレスがＤＭＵ＿Ｃｏｍｍａｎ
ｄレジスタ７９０内にキャプチャされる。図７ａに示されるように、ターゲット
アドレスのビット＜２７：１７＞７０２は、セクタ番号としてキャプチャされ、
ビット＜１７：１２＞７０４はページ番号インデックスとして、３２ＭＰＦビッ
ト７１０のＳＭＲ内にキャプチャされる。ステップ７４０では、ＳＭＲセクタＣ
ＡＭアドレスタグ７０８は、セクタ番号を使用して連合して検索される（この検
索は、セクションＶＩＩ．Ｆの図７ｅの論議の中でさらに詳述される）。検索が
成功すると（矢印７３２）、制御はステップ７３７にスキップする。どのセクタ
ＣＡＭアドレスタグ７０８とも一致しない場合（矢印７３３）、ステップ７５０
では、無効なＳＭＲ７０７（ＳＭＲ．Ａｃｔｉｖｅビット７１１がゼロであるＳ
ＭＲ)が割りつけられる。(割りつけはさらに、図７ｆに関して論じられる）。無
効なＳＭＲ７０７が使用可能でない場合、破壊的なオーバーフロが発生しており
、ステップ７３４で、ＤＭＵオーバーラン７２８が設定される。オーバーラン７
２８でＴＡＸｉ処理が中断され、すべての変換されたコードセグメントはパージ
される。（オーバーラン７２８の原因となったＤＭＡ書込みは、ＴＡＸｉコード
に対応していたＸ８６コードのページを上書きしてしまっている場合があること
が知られているが、そのページの識別を特定することは不可能であるので、ＴＡ
Ｘｉコードのすべてのページが疑わしいとされる）。ＴＡＸｉ「キャッシュ」が
パージされると、ＴＡＸｉ動作は再開が可能になる。無効なＳＭＲ７０７の位置
が突き止められた場合（矢印７３５）、次のステップ７３６では、割りつけられ
たＳＭＲ７０７の中ですべてのＭＰＦビット７１０がゼロにされる。割りつけら
れたＳＭＲ７０７のセクタＣＡＭアドレスタグ７０８は、検索キーであるセクタ
番号７０２と共にロードされる。このようにしてＳＭＲ７０７が割りつけられ、
設定されると、連合検索の基準に達し、ステップ７４０の検索が正常に終了され
た時のように、制御はステップ７３７に流れる。
【０４５７】 ステップ７３７では、マッチングＳＭＲ７０７の中で、修正されたページフレ
ームに対応するＭＰＦビット７１０がテストされる。ＭＰＦビット７１０がすで
に１に設定されている場合（矢印７３８）、これ以上の処理は必要ではない。１
に設定されていない場合（矢印７３９）、ステップ７６０、７７８で、適切なＭ
ＰＦビット７１０およびＳＭＲ.Ａｃｔｉｖｅビット７１１が１に設定される（
有効ビット７１１はすでに設定されている場合もある）。
ームに対応するＭＰＦビット７１０がテストされる。ＭＰＦビット７１０がすで
に１に設定されている場合（矢印７３８）、これ以上の処理は必要ではない。１
に設定されていない場合（矢印７３９）、ステップ７６０、７７８で、適切なＭ
ＰＦビット７１０およびＳＭＲ.Ａｃｔｉｖｅビット７１１が１に設定される（
有効ビット７１１はすでに設定されている場合もある）。
【０４５８】 Ｆ．回路 図７ｅを参照すると、セクタマッチハードウェア７４０は、セクタＣＡＭアド
レスタグ７０８の連合検索を実行し、現行のＤＭＵ書込みトランザクションのセ
クタ７０２がすでに、ＳＭＲ７０７を関連させているかどうかを決定する。セク
タ比較回路７４１は同時に、ＤＭＵ＿Ｃｏｍｍａｎｄレジスタ７９０からのセク
タアドレス７０２と、ＳＭＲファイル内の４つのＳＭＲ７０７の４つのＣＡＭア
ドレスタグ値７０８の各々を比較する。セクタ比較回路７４１はこの比較の結果
を、４つのビットバス７４２上に置き、対応するＳＭＲアドレスタグ７０８がバ
スセクタアドレス７０２に一致する場合、バス７４２の各線は１に設定される。
バス７４２の４本の線のうち任意の１本が１である場合、一致があったというこ
とであり、ＯＲゲート７４３は４本の線を共にＯＲ処理して、一致が発生したか
どうかを決定する。無効なＳＭＲ７０７内のセクタ値が定義されないので、複数
のＳＭＲ７０７が入力セクタアドレス７０２に一致している可能性がある。単一
(unary)優先順位機能７４５は、バス７４２から代入された４本の線のうち多く
ても１本を決定論的に選択することによって、このあいまいさを解決する。した
がって、「一致したＳＭＲ」４ビットバス７４６では常に、１に設定される線は
多くても１本である。
レスタグ７０８の連合検索を実行し、現行のＤＭＵ書込みトランザクションのセ
クタ７０２がすでに、ＳＭＲ７０７を関連させているかどうかを決定する。セク
タ比較回路７４１は同時に、ＤＭＵ＿Ｃｏｍｍａｎｄレジスタ７９０からのセク
タアドレス７０２と、ＳＭＲファイル内の４つのＳＭＲ７０７の４つのＣＡＭア
ドレスタグ値７０８の各々を比較する。セクタ比較回路７４１はこの比較の結果
を、４つのビットバス７４２上に置き、対応するＳＭＲアドレスタグ７０８がバ
スセクタアドレス７０２に一致する場合、バス７４２の各線は１に設定される。
バス７４２の４本の線のうち任意の１本が１である場合、一致があったというこ
とであり、ＯＲゲート７４３は４本の線を共にＯＲ処理して、一致が発生したか
どうかを決定する。無効なＳＭＲ７０７内のセクタ値が定義されないので、複数
のＳＭＲ７０７が入力セクタアドレス７０２に一致している可能性がある。単一
(unary)優先順位機能７４５は、バス７４２から代入された４本の線のうち多く
ても１本を決定論的に選択することによって、このあいまいさを解決する。した
がって、「一致したＳＭＲ」４ビットバス７４６では常に、１に設定される線は
多くても１本である。
【０４５９】 図７ｆを参照すると、ＳＭＲ割当てハードウェア７５０は、現行のＳＭＲのア
ドレスタグ７０８のうちセクタアドレス７０２に一致するものがない場合、書込
み用のプールから、無効なＳＭＲ７０７のうち１つを割りつける。無効なＳＭＲ
機能７５１は、無効なＳＭＲ７０７のうち１つでも使用可能なものがある場合は
、それを選択する（ＳＭＲ．Ａｃｔｉｖｅビット７１１がゼロであるもの）。現
行のバストランザクションが、対応するアドレスタグ７０８を伴うＳＭＲ７０７
を有しないメモリセクタ７０２に書き込んでいる場合（一致した７４４がゼロで
あることによって示される）、および、書込みを受け入れる無効な７１１である
ＳＭＲ７０７がない場合（割りつけ７１５が１であることによって示される）、
オーバーラン７２８状態が発生している。そうでない場合は、書き込むＳＭＲマ
スク（SMR−to−write mask)７５３（４ビットバスであり、書き込まれるべきＳ
ＭＲレジスタに対応する1つの線が代入されている）が、読み取るＳＭＲマスク(
SMR−to−read mask)７８７（４ビットバスであり、読み取られるべきＳＭＲレ
ジスタに対応する1つの線が代入されている）、一致したＳＭＲマスク７４６（
４ビットのバスであり、ＣＡＭセクタアドレスタグがバスアドレスセクタ７０２
に一致する、ＳＭＲレジスタに対応する1つの線が代入されている）、および、
無効なＳＭＲマスク７５４（４つのＳＭＲレジスタ７０７の４つのＳＭＲ.Ａｃ
ｔｉｖｅビット７１１の補数(complement)）から生成される。 セクタ一致回路７４０または割りつけ回路７５０がＳＭＲ７０７を選択すると
、ＭＰＦ更新論理７６０、７７２、７７８は、適切なＭＰＦビット７１０および
ＳＭＲ．Ａｌｌｏｃａｔｅビット７１１を、選択されたＳＭＲ７０７の中で更新
する。（ＭＰＦ更新論理７６０の一部、ＳＭＲアドレスタグ７０８およびＳＭＲ
．Ａｃｔｉｖｅビット７１１を更新する部分７７２、７７８は、図７ｅおよび図
７ｆに示され、図７ｇからは除かれている）。修正するＭＰＦビット７１０はＭ
ＵＸ７６１によって選択され、この選択は、書き込むＳＭＲマスク７５３である
。セクタアドレス７０２がＳＭＲ７０７のアドレスタグ７０８のどれとも一致し
ていない場合７４４、これは新しく割りつけられた空のＳＭＲ７０７であり、Ａ
ＮＤゲート７６２は、新しいＳＭＲ７０７のすべてのＭＰＦビット７１０がゼロ
になるように、すべてゼロを生成する。ＭＰＦビット更新機能７６３は、選択さ
れたＳＭＲ７０７のＭＰＦ部分７１０に関して、新しい３２ビット値７６４を生
成する。ＭＰＦビット更新機能７６３への入力は、セクタ７０２内の５ビットの
ページアドレス７０４（これらの５ビットは、ＭＰＦの３２＝２5ビットのうち
１つを選択する）、ＭＰＦ７１０の古い内容、およびＭＰＦ修正信号７１６であ
る。ＭＰＦビット更新機能７６３の出力７６４、７６６は、表７６５にしたがっ
て選択される。古いＭＰＦビット７１０の値がゼロであり、新しいビット７１０
の値が１である場合、ゼロから１のＭＰＦ遷移７６６信号（Zero−to−One MPF
transition signal)が代入される。３２ビットの新しいＭＰＦ値７６４は共にＯ
Ｒ処理されて、ＭＰＦすべてゼロ信号(MPF−all−Zeros signal)７６７を生成す
る。書込み論理７６８は、入力としてリセット信号７１８、割りつけ信号７１５
、一致した信号７４４、ＭＰＦ修正信号７１６、および書込みＳＭＲ信号７５３
を使用して、更新するＭＰＦビット７１０を決定する。書込み論理７６８の出力
７７０、７７１は、表７６９にしたがって選択される。列７７０が１である場合
、書込みＳＭＲマスク７５３によって選択されたＳＭＲ７０７のＭＰＦビット７
１０は３２ビット値７６４で書き込まれる。列７７１が１である場合、他のＳＭ
Ｒの７０７も同時に書き込まれる。このように、表７６９の最後の線は、リセッ
ト７１８が、ＡＮＤゲート７６２によって生成されたすべてゼロの値をすべての
ＭＰＦレジスタ７１０に書き込むことを示す。
ドレスタグ７０８のうちセクタアドレス７０２に一致するものがない場合、書込
み用のプールから、無効なＳＭＲ７０７のうち１つを割りつける。無効なＳＭＲ
機能７５１は、無効なＳＭＲ７０７のうち１つでも使用可能なものがある場合は
、それを選択する（ＳＭＲ．Ａｃｔｉｖｅビット７１１がゼロであるもの）。現
行のバストランザクションが、対応するアドレスタグ７０８を伴うＳＭＲ７０７
を有しないメモリセクタ７０２に書き込んでいる場合（一致した７４４がゼロで
あることによって示される）、および、書込みを受け入れる無効な７１１である
ＳＭＲ７０７がない場合（割りつけ７１５が１であることによって示される）、
オーバーラン７２８状態が発生している。そうでない場合は、書き込むＳＭＲマ
スク（SMR−to−write mask)７５３（４ビットバスであり、書き込まれるべきＳ
ＭＲレジスタに対応する1つの線が代入されている）が、読み取るＳＭＲマスク(
SMR−to−read mask)７８７（４ビットバスであり、読み取られるべきＳＭＲレ
ジスタに対応する1つの線が代入されている）、一致したＳＭＲマスク７４６（
４ビットのバスであり、ＣＡＭセクタアドレスタグがバスアドレスセクタ７０２
に一致する、ＳＭＲレジスタに対応する1つの線が代入されている）、および、
無効なＳＭＲマスク７５４（４つのＳＭＲレジスタ７０７の４つのＳＭＲ.Ａｃ
ｔｉｖｅビット７１１の補数(complement)）から生成される。 セクタ一致回路７４０または割りつけ回路７５０がＳＭＲ７０７を選択すると
、ＭＰＦ更新論理７６０、７７２、７７８は、適切なＭＰＦビット７１０および
ＳＭＲ．Ａｌｌｏｃａｔｅビット７１１を、選択されたＳＭＲ７０７の中で更新
する。（ＭＰＦ更新論理７６０の一部、ＳＭＲアドレスタグ７０８およびＳＭＲ
．Ａｃｔｉｖｅビット７１１を更新する部分７７２、７７８は、図７ｅおよび図
７ｆに示され、図７ｇからは除かれている）。修正するＭＰＦビット７１０はＭ
ＵＸ７６１によって選択され、この選択は、書き込むＳＭＲマスク７５３である
。セクタアドレス７０２がＳＭＲ７０７のアドレスタグ７０８のどれとも一致し
ていない場合７４４、これは新しく割りつけられた空のＳＭＲ７０７であり、Ａ
ＮＤゲート７６２は、新しいＳＭＲ７０７のすべてのＭＰＦビット７１０がゼロ
になるように、すべてゼロを生成する。ＭＰＦビット更新機能７６３は、選択さ
れたＳＭＲ７０７のＭＰＦ部分７１０に関して、新しい３２ビット値７６４を生
成する。ＭＰＦビット更新機能７６３への入力は、セクタ７０２内の５ビットの
ページアドレス７０４（これらの５ビットは、ＭＰＦの３２＝２5ビットのうち
１つを選択する）、ＭＰＦ７１０の古い内容、およびＭＰＦ修正信号７１６であ
る。ＭＰＦビット更新機能７６３の出力７６４、７６６は、表７６５にしたがっ
て選択される。古いＭＰＦビット７１０の値がゼロであり、新しいビット７１０
の値が１である場合、ゼロから１のＭＰＦ遷移７６６信号（Zero−to−One MPF
transition signal)が代入される。３２ビットの新しいＭＰＦ値７６４は共にＯ
Ｒ処理されて、ＭＰＦすべてゼロ信号(MPF−all−Zeros signal)７６７を生成す
る。書込み論理７６８は、入力としてリセット信号７１８、割りつけ信号７１５
、一致した信号７４４、ＭＰＦ修正信号７１６、および書込みＳＭＲ信号７５３
を使用して、更新するＭＰＦビット７１０を決定する。書込み論理７６８の出力
７７０、７７１は、表７６９にしたがって選択される。列７７０が１である場合
、書込みＳＭＲマスク７５３によって選択されたＳＭＲ７０７のＭＰＦビット７
１０は３２ビット値７６４で書き込まれる。列７７１が１である場合、他のＳＭ
Ｒの７０７も同時に書き込まれる。このように、表７６９の最後の線は、リセッ
ト７１８が、ＡＮＤゲート７６２によって生成されたすべてゼロの値をすべての
ＭＰＦレジスタ７１０に書き込むことを示す。
【０４６０】 再び図７ｆを参照すると、書込み論理７７２は、表７７３にしたがって新しい
ＳＭＲ．Ａｃｔｉｖｅビット７１１値を書き込むことを決定する。書込み論理７
７２への入力は、読取り７１９、ＭＰＦすべてゼロ信号７６７、およびゼロから
１へのＭＰＦ遷移信号７６６である。列７７４は、書込み論理７７２へのデータ
入力が列７１９、７６７、７６６に一致する時、書込みＳＭＲ７５３に選択され
たＳＭＲ７０７のＳＭＲ．Ａｃｔｉｖｅビット７１１に書き込むかどうかを伝え
る。列７７４が１である場合、列７７５は、そのＳＭＲ．Ａｃｔｉｖｅビット７
１１に書き込むデータ値を伝える。 同様に、列７７６は、選択されないＳＭＲレジスタのＳＭＲ．Ａｃｔｉｖｅビ
ット７１１に書き込むか否かを伝え、列７７７は書き込むデータ値を伝える。
ＳＭＲ．Ａｃｔｉｖｅビット７１１値を書き込むことを決定する。書込み論理７
７２への入力は、読取り７１９、ＭＰＦすべてゼロ信号７６７、およびゼロから
１へのＭＰＦ遷移信号７６６である。列７７４は、書込み論理７７２へのデータ
入力が列７１９、７６７、７６６に一致する時、書込みＳＭＲ７５３に選択され
たＳＭＲ７０７のＳＭＲ．Ａｃｔｉｖｅビット７１１に書き込むかどうかを伝え
る。列７７４が１である場合、列７７５は、そのＳＭＲ．Ａｃｔｉｖｅビット７
１１に書き込むデータ値を伝える。 同様に、列７７６は、選択されないＳＭＲレジスタのＳＭＲ．Ａｃｔｉｖｅビ
ット７１１に書き込むか否かを伝え、列７７７は書き込むデータ値を伝える。
【０４６１】 再び図７ｅを参照すると、新しく割りつけられた７５０ＳＭＲ７０７のセクタ
タグ７０８は、書込み論理７７８によって決定されたように書き込まれる（書込
み論理７７８は論理７６８、７７２に織り込まれ、ここでは解説のために示され
ている）。書込み論理７７８は、入力として割りつけ信号７１５および一致した
信号７７４を受け入れ、その出力を表７７９にしたがって計算する。表の中央の
行によって示されているように、空のＳＭＲが割りつけ論理７５０によって割り
つけられると（新しい割りつけは、１である割りつけ７１５によって示され、空
であることは、一致済み７４４がゼロであることによって示される）、書込みＳ
ＭＲマスク７５３によって示されるＳＭＲのセクタアドレスタグ７０８が書き込
まれる。そうでない場合は、表７７９の上と下の行によって示されるように、Ｓ
ＭＲ７０７は書き込まれない。
タグ７０８は、書込み論理７７８によって決定されたように書き込まれる（書込
み論理７７８は論理７６８、７７２に織り込まれ、ここでは解説のために示され
ている）。書込み論理７７８は、入力として割りつけ信号７１５および一致した
信号７７４を受け入れ、その出力を表７７９にしたがって計算する。表の中央の
行によって示されているように、空のＳＭＲが割りつけ論理７５０によって割り
つけられると（新しい割りつけは、１である割りつけ７１５によって示され、空
であることは、一致済み７４４がゼロであることによって示される）、書込みＳ
ＭＲマスク７５３によって示されるＳＭＲのセクタアドレスタグ７０８が書き込
まれる。そうでない場合は、表７７９の上と下の行によって示されるように、Ｓ
ＭＲ７０７は書き込まれない。
【０４６２】 図７ｄ〜図７ｇは、１つの実施形態の例に過ぎない。一般的に、連合キャッシ
ュまたはＴＬＢアドレスタグ一致、キャッシュ線配置方針、プロセッサ間の修正
されたビットおよびダーティビットに関する既知の技法を適用し、ＳＭＲ７０７
を管理することが可能である（１つの違いを指摘しなければならない。ソフトウ
ェアで管理されたＴＬＢ内では、ＴＬＢミス上で(on a TLB miss)メモリ内のＰ
ＴＥが更新され、ついでＰＴＥはＴＬＢにコピーされる。したがって、ＴＬＢの
信頼できるバッキングコピーが常に存在する。ここで示されたＤＭＵ設計では、
ＳＭＲレジスタ７０７に関するバッキングメモリはない）。
ュまたはＴＬＢアドレスタグ一致、キャッシュ線配置方針、プロセッサ間の修正
されたビットおよびダーティビットに関する既知の技法を適用し、ＳＭＲ７０７
を管理することが可能である（１つの違いを指摘しなければならない。ソフトウ
ェアで管理されたＴＬＢ内では、ＴＬＢミス上で(on a TLB miss)メモリ内のＰ
ＴＥが更新され、ついでＰＴＥはＴＬＢにコピーされる。したがって、ＴＬＢの
信頼できるバッキングコピーが常に存在する。ここで示されたＤＭＵ設計では、
ＳＭＲレジスタ７０７に関するバッキングメモリはない）。
【０４６３】 図７ｄの代替の実施形態では、追加のステップがステップ７４０と並列に実施
される。ＴＬＢ１１６が調べられて、書き込まれているページに関して、ＩＳＡ
ビット１８２および、ＸＰビット１８４、１８６を決定する。ＩＳＡビット１８
２、およびＸＰビット１８４、１８６が両方とも１でない限り（保護されたＸ８
６コードのページを示す）、ＤＭＵの残りのすべてはバイパスすることが可能で
ある。ＤＭＵは、元のＸ８６コードに対して、ＴＡＸｉコード「キャッシュ」の
有効性をトラッキングするためにのみ存在し、このようなＴＡＸｉコードが存在
する可能性がない場合、残りの機能は省略することが可能である。
される。ＴＬＢ１１６が調べられて、書き込まれているページに関して、ＩＳＡ
ビット１８２および、ＸＰビット１８４、１８６を決定する。ＩＳＡビット１８
２、およびＸＰビット１８４、１８６が両方とも１でない限り（保護されたＸ８
６コードのページを示す）、ＤＭＵの残りのすべてはバイパスすることが可能で
ある。ＤＭＵは、元のＸ８６コードに対して、ＴＡＸｉコード「キャッシュ」の
有効性をトラッキングするためにのみ存在し、このようなＴＡＸｉコードが存在
する可能性がない場合、残りの機能は省略することが可能である。
【０４６４】 ＭＰＦビットがゼロから１へ遷移する時、すなわち、１つまたは複数のページ
フレームが修正されている時はいつでも、ＤＭＵ割り込みが生じる。ＤＭＵ割り
込みのためのハンドラは、すべての有効な７１１ＳＭＲの７０７の状態を検索す
ることによって、修正されたページフレーム（複数可）を特定する。有効なＳＭ
Ｒ７０７に関する検索は、次に説明するようにハードウェア内で実行される。 Ｇ．ＤＭＵ＿状態レジスタ
フレームが修正されている時はいつでも、ＤＭＵ割り込みが生じる。ＤＭＵ割り
込みのためのハンドラは、すべての有効な７１１ＳＭＲの７０７の状態を検索す
ることによって、修正されたページフレーム（複数可）を特定する。有効なＳＭ
Ｒ７０７に関する検索は、次に説明するようにハードウェア内で実行される。 Ｇ．ＤＭＵ＿状態レジスタ
【０４６５】 図７ｃと共に図７ｈを参照すると、ＤＭＵ＿Ｓｔａｔｕｓレジスタ７２０はＧ
バス上の６４ビットレジスタである。これは通常のＴＡＸｉ動作で使用されるＤ
ＭＵ情報の唯一のソースである。ＤＭＵイネーブル７１４（ＤＭＵ＿Ｓｔａｔｕ
ｓ．Ｅｎａｂｌｅ７２７内に反映され、ＤＭＵ＿Ｓｔａｔｕｓレジスタ７２０の
ビット＜１４＞である）がゼロである場合、ＤＭＵ＿Ｓｔａｔｕｓレジスタ７２
０のすべての読取りは、完全にゼロである結果を戻す。このような読取りは、Ｄ
ＭＵ７００を再び作動状態にすることはない。ＤＭＵを再び作動状態にするには
、再初期化をしなければならない。ＤＭＵイネーブル７１４が１であり、有効な
７１１であるＳＭＲ７０７がない場合、ＤＭＵ＿Ｓｔａｔｕｓ７２０のすべての
読取りは、ＤＭＵ＿Ｓｔａｔｕｓ．Ｅｎａｂｌｅビット７２７の１を除いては、
完全にゼロである結果を戻す。ＤＭＵイネーブル７１４が１であり、ＳＭＲ．Ａ
ｃｔｉｖｅビット７１１が1である少なくとも1つのＳＭＲ７０７が存在する場合
、読取りＤＭＵ＿Ｓｔａｔｕｓ７２０は有効な７１１ＳＭＲの７０７のうち１つ
のスナップショットを戻す。このスナップショットは少なくとも１つのＭＰＦビ
ット７１０セット、ＤＭＵ＿Ｓｔａｔｕｓ．Ａｃｔｉｖｅビット７２３セット（
ＳＭＲ７０７のＳＭＲ．Ａｃｔｉｖｅビット７１１を反映する）、およびＤＭＵ
＿Ｓｔａｔｕｓ．Ｅｎａｂｌｅビット７２７セットを有する。ＤＭＵ＿Ｓｔａｔ
ｕｓレジスタ７２０の読取りは、現在ＤＭＵ＿Ｓｔａｔｕｓレジスタ７２０内に
反映されているＳＭＲ７０７のＳＭＲ．Ａｃｔｉｖｅビット７１１をゼロにする
という副次的な作用を有し、ＳＭＲ７０７を再割りつけ７５０可能な状態にする
が、アドレスタグ７０８およびＭＰＦビット７１０はそのままである。したがっ
て、同じページに対してさらにＤＭＡ書込みが行われても、新しいゼロから１へ
の遷移は起らず、強力なＩ／ＯからＩ／Ｏバッファによって引き起される割込み
オーバヘッドを低減する。このＳＭＲ７０７は、ＳＭＲ７０７が再割当てされた
７５０になった場合、またはＭＰＦビット７１０がゼロであるページフレームへ
の書込みをＳＭＲ７０７が監視するセクタ７０２内でＤＭＡ書込みが発生する時
のみ、再び有効な７１１になる。同様に、ＤＭＵ割り込みは、そのページに関す
るＭＰＦビットが明示的に消去される場合のみ、そのページに関して生じる（Ｍ
コマンドビットが１であり、他のコマンドビットがゼロであるコマンドを使用す
る。セクションＶＩＩ．Ｈに論じられるコマンドを参照されたい）。
バス上の６４ビットレジスタである。これは通常のＴＡＸｉ動作で使用されるＤ
ＭＵ情報の唯一のソースである。ＤＭＵイネーブル７１４（ＤＭＵ＿Ｓｔａｔｕ
ｓ．Ｅｎａｂｌｅ７２７内に反映され、ＤＭＵ＿Ｓｔａｔｕｓレジスタ７２０の
ビット＜１４＞である）がゼロである場合、ＤＭＵ＿Ｓｔａｔｕｓレジスタ７２
０のすべての読取りは、完全にゼロである結果を戻す。このような読取りは、Ｄ
ＭＵ７００を再び作動状態にすることはない。ＤＭＵを再び作動状態にするには
、再初期化をしなければならない。ＤＭＵイネーブル７１４が１であり、有効な
７１１であるＳＭＲ７０７がない場合、ＤＭＵ＿Ｓｔａｔｕｓ７２０のすべての
読取りは、ＤＭＵ＿Ｓｔａｔｕｓ．Ｅｎａｂｌｅビット７２７の１を除いては、
完全にゼロである結果を戻す。ＤＭＵイネーブル７１４が１であり、ＳＭＲ．Ａ
ｃｔｉｖｅビット７１１が1である少なくとも1つのＳＭＲ７０７が存在する場合
、読取りＤＭＵ＿Ｓｔａｔｕｓ７２０は有効な７１１ＳＭＲの７０７のうち１つ
のスナップショットを戻す。このスナップショットは少なくとも１つのＭＰＦビ
ット７１０セット、ＤＭＵ＿Ｓｔａｔｕｓ．Ａｃｔｉｖｅビット７２３セット（
ＳＭＲ７０７のＳＭＲ．Ａｃｔｉｖｅビット７１１を反映する）、およびＤＭＵ
＿Ｓｔａｔｕｓ．Ｅｎａｂｌｅビット７２７セットを有する。ＤＭＵ＿Ｓｔａｔ
ｕｓレジスタ７２０の読取りは、現在ＤＭＵ＿Ｓｔａｔｕｓレジスタ７２０内に
反映されているＳＭＲ７０７のＳＭＲ．Ａｃｔｉｖｅビット７１１をゼロにする
という副次的な作用を有し、ＳＭＲ７０７を再割りつけ７５０可能な状態にする
が、アドレスタグ７０８およびＭＰＦビット７１０はそのままである。したがっ
て、同じページに対してさらにＤＭＡ書込みが行われても、新しいゼロから１へ
の遷移は起らず、強力なＩ／ＯからＩ／Ｏバッファによって引き起される割込み
オーバヘッドを低減する。このＳＭＲ７０７は、ＳＭＲ７０７が再割当てされた
７５０になった場合、またはＭＰＦビット７１０がゼロであるページフレームへ
の書込みをＳＭＲ７０７が監視するセクタ７０２内でＤＭＡ書込みが発生する時
のみ、再び有効な７１１になる。同様に、ＤＭＵ割り込みは、そのページに関す
るＭＰＦビットが明示的に消去される場合のみ、そのページに関して生じる（Ｍ
コマンドビットが１であり、他のコマンドビットがゼロであるコマンドを使用す
る。セクションＶＩＩ．Ｈに論じられるコマンドを参照されたい）。
【０４６６】 ＤＭＵ＿Ｓｔａｔｕｓレジスタ７２０は、ＳＭＲの７０７のファイルからの入
力によって駆動される。ＳＭＲ選択機能７８２は、ＳＭＲ．Ａｃｔｉｖｅビット
７１１が１であるＳＭＲ７０７を選択する。有効なＳＭＲの選択７８３を使用し
て、対応するセクタタグ７０８および選択されたＳＭＲ７０７のＭＰＦビット７
１０部分を選択する７８４。有効な７１１ＳＭＲ７０７がない場合（ＯＲゲート
７８５によって計算される）、またはＤＭＵが使用不可である場合７１４、ＡＮ
Ｄゲート７８６はすべての出力がゼロであるようにする。選択７８３はＡＮＤゲ
ートによってゲーティングされて、読取りＳＭＲ信号７８７を生成し、これは図
７ｆ内で使用されて読み取られるべき１つのＳＭＲレジスタを選択する。
力によって駆動される。ＳＭＲ選択機能７８２は、ＳＭＲ．Ａｃｔｉｖｅビット
７１１が１であるＳＭＲ７０７を選択する。有効なＳＭＲの選択７８３を使用し
て、対応するセクタタグ７０８および選択されたＳＭＲ７０７のＭＰＦビット７
１０部分を選択する７８４。有効な７１１ＳＭＲ７０７がない場合（ＯＲゲート
７８５によって計算される）、またはＤＭＵが使用不可である場合７１４、ＡＮ
Ｄゲート７８６はすべての出力がゼロであるようにする。選択７８３はＡＮＤゲ
ートによってゲーティングされて、読取りＳＭＲ信号７８７を生成し、これは図
７ｆ内で使用されて読み取られるべき１つのＳＭＲレジスタを選択する。
【０４６７】 割込みハンドラソフトウェアの動作に戻ると、ＤＭＵ＿Ｓｔａｔｕｓレジスタ
７２０を読み取る行為は、暗示的な通知の確認としてＤＭＵ７００によって行わ
れ、したがって、関係するＳＭＲ（複数可）７０７の符号を再割当てすることが
可能である。ＤＭＵ割込みハンドラは、ページに関してＩＳＡビット１８０、１
８２、およびＸＰビット１８４、１８６をチェックし、ＤＭＵ書込みによって書
き込まれたページが保護されたＸ８６ページであるかどうかを確認する（これを
ハードウェアまたはソフトウェア内で実行してから、割込みを発生させることが
可能である）。そのページが保護されたＸ８６ページである場合、割込みハンド
ラはＰＩＰＭ６０２を調べて、修正されたページに対応する変換されたＴＡＸｉ
コードが存在するかどうか、また、修正されたページを記述するプロファイル情
報４３０、４４０が存在するかどうかを確認する。ＴＡＸｉコードが発見された
場合、ＴＡＸｉコードがリリースされ、ＰＩＰＭ６０２は更新されて解放を反映
する。プロファイル情報が発見された場合、プロファイル情報がリリースされる
。
７２０を読み取る行為は、暗示的な通知の確認としてＤＭＵ７００によって行わ
れ、したがって、関係するＳＭＲ（複数可）７０７の符号を再割当てすることが
可能である。ＤＭＵ割込みハンドラは、ページに関してＩＳＡビット１８０、１
８２、およびＸＰビット１８４、１８６をチェックし、ＤＭＵ書込みによって書
き込まれたページが保護されたＸ８６ページであるかどうかを確認する（これを
ハードウェアまたはソフトウェア内で実行してから、割込みを発生させることが
可能である）。そのページが保護されたＸ８６ページである場合、割込みハンド
ラはＰＩＰＭ６０２を調べて、修正されたページに対応する変換されたＴＡＸｉ
コードが存在するかどうか、また、修正されたページを記述するプロファイル情
報４３０、４４０が存在するかどうかを確認する。ＴＡＸｉコードが発見された
場合、ＴＡＸｉコードがリリースされ、ＰＩＰＭ６０２は更新されて解放を反映
する。プロファイル情報が発見された場合、プロファイル情報がリリースされる
。
【０４６８】 ＤＭＵ割込みはプローブ例外（probe exception)よりも高い優先順位を有する
ので、プローブ（probe)は最近無効にされたページに制御を移動しない。 Ｈ．ＤＭＵ＿コマンドレジスタ
ので、プローブ（probe)は最近無効にされたページに制御を移動しない。 Ｈ．ＤＭＵ＿コマンドレジスタ
【０４６９】 図７ｂと共に図７ｉ、図７ｊおよび表５を参照すると、ソフトウェアはＤＭＵ
＿Ｃｏｍｍａｎｄレジスタ７９０を介してＤＭＵ７００を制御する。ビット＜０
５：００＞７９１〜７９６はＤＭＵ７００の初期化を制御し、オーバーランの後
に対応して、修正がすでに報告されているページフレームに対して行われた修正
を再び報告できるようにし、ＤＭＵトラフィックをシミュレートする。ビット７
９１の機能は次の表５にまとめられている。
＿Ｃｏｍｍａｎｄレジスタ７９０を介してＤＭＵ７００を制御する。ビット＜０
５：００＞７９１〜７９６はＤＭＵ７００の初期化を制御し、オーバーランの後
に対応して、修正がすでに報告されているページフレームに対して行われた修正
を再び報告できるようにし、ＤＭＵトラフィックをシミュレートする。ビット７
９１の機能は次の表５にまとめられている。
【０４７０】
【表５】
【０４７１】 Ｄコマンドビット７９６ａ、７９６ｂ、７９６ｃは、ＤＭＵイネーブル７１４
、７２７をゼロにし、これによって、ＤＭＵトラフィックによって生じるＳＭＲ
７０７のこれ以降の変更を使用不可にする。ＤＭＵイネーブル７１４、７２７が
すでにゼロである場合、Ｄビット７９６は効果を有しない。
、７２７をゼロにし、これによって、ＤＭＵトラフィックによって生じるＳＭＲ
７０７のこれ以降の変更を使用不可にする。ＤＭＵイネーブル７１４、７２７が
すでにゼロである場合、Ｄビット７９６は効果を有しない。
【０４７２】 Ｅイネーブルコマンドビット７９５ａ、７９５ｂ、７９５ｃは、ＤＭＵイネー
ブル７１４、７２７を１に設定し、これによって、将来のＤＭＵトラフィックお
よびＤＭＵ割込みの監視を使用可能にする。ＤＭＵイネーブル７１４、７２７が
すでに設定されている場合、Ｅビット７９５は効果を有しない。
ブル７１４、７２７を１に設定し、これによって、将来のＤＭＵトラフィックお
よびＤＭＵ割込みの監視を使用可能にする。ＤＭＵイネーブル７１４、７２７が
すでに設定されている場合、Ｅビット７９５は効果を有しない。
【０４７３】 Ｒコマンドビット７９４ａ、７９４ｂ、７９４ｃはＤＭＵ７００をリセットす
る。これは、各ＳＭＲ７０７にあるＳＭＲ．Ａｃｔｉｖｅビット７１１およびす
べてのＭＰＦビット７１０をゼロにし、さらにＤＭＵオーバーランフラグ７２８
をゼロにすることによってリセットを行う。Ｒコマンドビット７９４は、セクタ
アドレスＣＡＭアドレスタグ７０８内の値に影響を有しない。Ｒコマンド７９４
はＡコマンド７９３、Ｍコマンド７９２、およびＸコマンド７９１より優先され
、ＤＭＵ７００が使用可能になっているかどうか、ＤＭＵ７００をリセットする
。
る。これは、各ＳＭＲ７０７にあるＳＭＲ．Ａｃｔｉｖｅビット７１１およびす
べてのＭＰＦビット７１０をゼロにし、さらにＤＭＵオーバーランフラグ７２８
をゼロにすることによってリセットを行う。Ｒコマンドビット７９４は、セクタ
アドレスＣＡＭアドレスタグ７０８内の値に影響を有しない。Ｒコマンド７９４
はＡコマンド７９３、Ｍコマンド７９２、およびＸコマンド７９１より優先され
、ＤＭＵ７００が使用可能になっているかどうか、ＤＭＵ７００をリセットする
。
【０４７４】 ＤＭＵ＿Ｃｏｍｍａｎｄレジスタ７９０の高いオーダのビット（ビット＜２７
：１２＞）７９７はページフレームを識別する。書込みがＤＭＵ＿Ｃｏｍｍａｎ
ｄレジスタ７９０に対して発生するといつでも、ページフレームアドレス７９７
がＳＭＲセクタＣＡＭアドレスタグ７０８に与えられる。Ａコマンドビット７９
３、Ｍコマンドビット７９２、およびＸコマンドビット７９１は種々の状況の下
で起きたことを制御する。
：１２＞）７９７はページフレームを識別する。書込みがＤＭＵ＿Ｃｏｍｍａｎ
ｄレジスタ７９０に対して発生するといつでも、ページフレームアドレス７９７
がＳＭＲセクタＣＡＭアドレスタグ７０８に与えられる。Ａコマンドビット７９
３、Ｍコマンドビット７９２、およびＸコマンドビット７９１は種々の状況の下
で起きたことを制御する。
【０４７５】 １．セクタ一致ハードウェア（図７ｅの７４０）がマッチ７４４を発見できず、
Ａコマンドビット７９３がゼロであった場合、なにもしない。マッチ７４４がな
く、Ａコマンドビット７９３が１である場合、図７ｄおよび図７ｆに関して説明
されたように正常な割りつけ７５０が実行される。（この正常な割りつけ７５０
はオーバーラン状態７２８につながり、さらにＤＭＵ割込みにつながる可能性が
あることを思い出されたい）。
Ａコマンドビット７９３がゼロであった場合、なにもしない。マッチ７４４がな
く、Ａコマンドビット７９３が１である場合、図７ｄおよび図７ｆに関して説明
されたように正常な割りつけ７５０が実行される。（この正常な割りつけ７５０
はオーバーラン状態７２８につながり、さらにＤＭＵ割込みにつながる可能性が
あることを思い出されたい）。
【０４７６】 ２．セクタマッチング７４０またはセクタ割りつけ７５０のいずれかが成功した
場合、Ｍコマンドビット７９２およびＸコマンドビット７９１は、表６にしたが
って３つの可能なアクションを定義する。
場合、Ｍコマンドビット７９２およびＸコマンドビット７９１は、表６にしたが
って３つの可能なアクションを定義する。
【０４７７】
【表６】
【０４７８】 “１”に設定されたＭコマンドビット７９２でＤＭＵ＿Ｃｏｍｍａｎｄレジス
タ７９０にページフレームアドレス７０２、７０４、７９７を書き込むと、“０
”に設定された残りのコマンドビット７９１、７９３〜７９６は、一致するセク
タＣＡＭアドレスタグ７０８を検索する。マッチ７４４が発見されると、対応す
るＭＰＦビット７１０がゼロにされる（Ｍビット７９２は１であり、Ｘビット７
９１はゼロであり、表６の第２の線に一致しているため）。これは、ＴＡＸｉが
、ＩＳＡビット１８０、１８２が１であり、ＸＰビット１８４、１８６がゼロで
ある（保護されていないＸ８６コード）ページから、ＸＰビット１８４、１８６
が１であるページ（保護されたＸ８６コード）へ変わる直前のページの監視を可
能にする方法である。このようなコマンドによって消去されたＭＰＦビット７１
０がＳＭＲ７０７内に設定された唯一のＭＰＦビット７１０であった場合、ＳＭ
Ｒ７０７は無効な７１１に戻り、再割りつけされて７５０、異なるセクタを監視
することが可能になる。ＳＭＲ．Ａｃｔｉｖｅビット７１１は、ゼロから１への
ＭＰＦ遷移、または１からゼロへの最後のＭＰＦビットの遷移によってのみ影響
を受ける。そうでない場合は、ＳＭＲ．Ａｃｔｉｖｅビット７１１は、ＭＰＦビ
ット７１０への変化からは影響を受けない。
タ７９０にページフレームアドレス７０２、７０４、７９７を書き込むと、“０
”に設定された残りのコマンドビット７９１、７９３〜７９６は、一致するセク
タＣＡＭアドレスタグ７０８を検索する。マッチ７４４が発見されると、対応す
るＭＰＦビット７１０がゼロにされる（Ｍビット７９２は１であり、Ｘビット７
９１はゼロであり、表６の第２の線に一致しているため）。これは、ＴＡＸｉが
、ＩＳＡビット１８０、１８２が１であり、ＸＰビット１８４、１８６がゼロで
ある（保護されていないＸ８６コード）ページから、ＸＰビット１８４、１８６
が１であるページ（保護されたＸ８６コード）へ変わる直前のページの監視を可
能にする方法である。このようなコマンドによって消去されたＭＰＦビット７１
０がＳＭＲ７０７内に設定された唯一のＭＰＦビット７１０であった場合、ＳＭ
Ｒ７０７は無効な７１１に戻り、再割りつけされて７５０、異なるセクタを監視
することが可能になる。ＳＭＲ．Ａｃｔｉｖｅビット７１１は、ゼロから１への
ＭＰＦ遷移、または１からゼロへの最後のＭＰＦビットの遷移によってのみ影響
を受ける。そうでない場合は、ＳＭＲ．Ａｃｔｉｖｅビット７１１は、ＭＰＦビ
ット７１０への変化からは影響を受けない。
【０４７９】 セクタＣＡＭアドレスタグ７０８が互いに異なる値を含むようになるまで、Ｄ
ＭＵ７００を使用可能にしないのはソフトウェアの責任である。オーバーラン７
２８が発生すると、この状態は確実でなくなる。したがって、オーバーランへの
最も安全な対応は再初期化である。
ＭＵ７００を使用可能にしないのはソフトウェアの責任である。オーバーラン７
２８が発生すると、この状態は確実でなくなる。したがって、オーバーランへの
最も安全な対応は再初期化である。
【０４８０】
【式１】
【０４８１】 正しく初期化されないとＤＭＵ７００の挙動は定義されず、チップに損害を与え
ないことと、セキュリティホールが持ち込まれないことのみが保証される。
ないことと、セキュリティホールが持ち込まれないことのみが保証される。
【０４８２】 代替の実施形態では、ＤＭＵ７００はＴＬＢ１１６とさらに密接に統合されて
いる。これらの実施形態では、ＤＭＵ７００はＩＳＡビット１８２およびＸＰビ
ット１８６にアクセスを有し（上記のセクションＩ．Ｆを参照されたい）、保護
されたＸ８６ページが書き込まれた時にのみ、または書き込まれたページがＴＬ
Ｂ１１６中に項目を有しない時にのみ、割込みを発生させる。 ＶＩＩＩ 順序の正しくない効果を管理する
いる。これらの実施形態では、ＤＭＵ７００はＩＳＡビット１８２およびＸＰビ
ット１８６にアクセスを有し（上記のセクションＩ．Ｆを参照されたい）、保護
されたＸ８６ページが書き込まれた時にのみ、または書き込まれたページがＴＬ
Ｂ１１６中に項目を有しない時にのみ、割込みを発生させる。 ＶＩＩＩ 順序の正しくない効果を管理する
【０４８３】 すべてのメモリリファレンス（メモリロード、メモリストア、命令フェッチ）
を正しい順序にし、最適化しないことが必要とされると、ＴＡＸｉによって達成
可能な速度の上昇が制限される。最適化の唯一の障害はしばしば、ロードが、正
しく挙動するメモリまたは所定のメモリ状ではないオブジェクトを参照するか否
かを知っていることである。ＴＡＸｉ変換プログラムによる順序化の変更および
最適化をせずに、副次的な作用の元の秩序を復元し、完全なＸ８６挙動を保存す
ることがセクションＶＩＩＩで論じられる。
を正しい順序にし、最適化しないことが必要とされると、ＴＡＸｉによって達成
可能な速度の上昇が制限される。最適化の唯一の障害はしばしば、ロードが、正
しく挙動するメモリまたは所定のメモリ状ではないオブジェクトを参照するか否
かを知っていることである。ＴＡＸｉ変換プログラムによる順序化の変更および
最適化をせずに、副次的な作用の元の秩序を復元し、完全なＸ８６挙動を保存す
ることがセクションＶＩＩＩで論じられる。
【０４８４】 Ａ．最適化変換により再順序づけされた事象の順序正しいハンドリングの保証 Ｘ８６の完全なエミュレーションというＴＡＸｉ実行モデルは副次的な作用の
順序を維持するが、バイナリ変換プログラム１２４では、例外または他の副次的
な作用を生成する可能性のある、浮動小数点命令、整数分割または他の命令など
メモリ読取り命令の順序を変更するコード最適化技法を使用することが許可され
ている。（「副次的な作用」は、メモリの書込み、Ｘ８６／ウィンドウズアーキ
テクチャがアプリケーションプログラムにさらされる例外など、状態の永久的な
変更である。したがって、メモリの書込みおよびゼロによる除算は各々、他の副
次的な作用に対して順序が保護される副次的な作用である）。たとえば、すべて
のメモリリファレンス（メモリの読取り、メモリの書込み、命令のフェッチ）は
、「正しく挙動」しており、例外もなく隠れた副次的な作用もない。すべての副
次的な作用はたがいに対して順序づけられている。副次的な作用が非可逆的にコ
ミットされる前に、この楽観的な仮定に対して違反があれば捕まえることによっ
て、正い実行が確実になる。
順序を維持するが、バイナリ変換プログラム１２４では、例外または他の副次的
な作用を生成する可能性のある、浮動小数点命令、整数分割または他の命令など
メモリ読取り命令の順序を変更するコード最適化技法を使用することが許可され
ている。（「副次的な作用」は、メモリの書込み、Ｘ８６／ウィンドウズアーキ
テクチャがアプリケーションプログラムにさらされる例外など、状態の永久的な
変更である。したがって、メモリの書込みおよびゼロによる除算は各々、他の副
次的な作用に対して順序が保護される副次的な作用である）。たとえば、すべて
のメモリリファレンス（メモリの読取り、メモリの書込み、命令のフェッチ）は
、「正しく挙動」しており、例外もなく隠れた副次的な作用もない。すべての副
次的な作用はたがいに対して順序づけられている。副次的な作用が非可逆的にコ
ミットされる前に、この楽観的な仮定に対して違反があれば捕まえることによっ
て、正い実行が確実になる。
【０４８５】 プロファイル情報（セクションＶを参照のこと）がＴＡＸｉ変換プログラム１
２４に、たとえば、Ｉ／Ｏ空間への読取りなど（次のセクションＶＩＩＩ．Ｂを
参照のこと）メモリの読取りが副次的な作用を有する可能性があると伝えると、
Ｘ８６コードは、メモリリファレンスが最適化されて冗長なロードを除去するか
または順序を変えられることを禁じるという、保守的な仮定を使用して変換され
る。この保守的なコードは、保守的な仮定の下で生成されたものとしてアノテー
トされる。保守的なコードがＩ／Ｏ空間にアクセスすると、アノテーションによ
って、コードが楽観的な仮定で生成されたものではないというランタイム環境が
確認されるので、メモリリファレンスが終了することが可能になる。保守的なコ
ードからの挙動の正しいメモリへのリファレンスは通常、それ以前の最適化をや
めるだけで終了する。
２４に、たとえば、Ｉ／Ｏ空間への読取りなど（次のセクションＶＩＩＩ．Ｂを
参照のこと）メモリの読取りが副次的な作用を有する可能性があると伝えると、
Ｘ８６コードは、メモリリファレンスが最適化されて冗長なロードを除去するか
または順序を変えられることを禁じるという、保守的な仮定を使用して変換され
る。この保守的なコードは、保守的な仮定の下で生成されたものとしてアノテー
トされる。保守的なコードがＩ／Ｏ空間にアクセスすると、アノテーションによ
って、コードが楽観的な仮定で生成されたものではないというランタイム環境が
確認されるので、メモリリファレンスが終了することが可能になる。保守的なコ
ードからの挙動の正しいメモリへのリファレンスは通常、それ以前の最適化をや
めるだけで終了する。
【０４８６】 逆に、Ｉ／Ｏ空間リファレンスがプロファイル内に現れない場合、ＴＡＸｉコ
ードはすべてのリファレンスが正しく挙動している（すなわち、ＡＳＩゼロ）メ
モリへのリファレンスであるという楽観的な仮定の下で最適化され、メモリ読取
りは順序を変えられるか除去される可能性がある。コードは楽観的な仮定を記録
するようにアノテートされる。正しく挙動するメモリへのすべてのリファレンス
は、アノテーションがどのような値がであっても正常に終了する。楽観的なＴＡ
Ｘｉコードが実行され、楽観的なコードからＩ／Ｏ空間（ＡＳＩはゼロではない
）をリファレンスすることによってメモリリファレンスが楽観的な仮定に違反し
た場合、リファレンスはＴＡＸｉＩ／Ｏ例外によって中断される。ＴＡＸｉコー
ドでは、Ｉ／Ｏ空間へのリファレンスは、コードが保守的な仮定にしたがってい
るとアノテートされている場合のみ終了することが許可される。ＴＡＸｉＩ／Ｏ
例外が発生すると、例外ハンドラはコンバータ内で実行が再開するように強制す
る。
ードはすべてのリファレンスが正しく挙動している（すなわち、ＡＳＩゼロ）メ
モリへのリファレンスであるという楽観的な仮定の下で最適化され、メモリ読取
りは順序を変えられるか除去される可能性がある。コードは楽観的な仮定を記録
するようにアノテートされる。正しく挙動するメモリへのすべてのリファレンス
は、アノテーションがどのような値がであっても正常に終了する。楽観的なＴＡ
Ｘｉコードが実行され、楽観的なコードからＩ／Ｏ空間（ＡＳＩはゼロではない
）をリファレンスすることによってメモリリファレンスが楽観的な仮定に違反し
た場合、リファレンスはＴＡＸｉＩ／Ｏ例外によって中断される。ＴＡＸｉコー
ドでは、Ｉ／Ｏ空間へのリファレンスは、コードが保守的な仮定にしたがってい
るとアノテートされている場合のみ終了することが許可される。ＴＡＸｉＩ／Ｏ
例外が発生すると、例外ハンドラはコンバータ内で実行が再開するように強制す
る。
【０４８７】 ＴＡＸｉ変換プログラム１２４がネイティブコードを生成すると、ＴＡＸｉ変
換プログラムは、すべてのメモリリファレンスが、安全で正しい挙動のメモリへ
のリファレンスであり（ＡＳＩゼロ）、最適化することが可能であるという楽観
的な仮定を行う場合がある。たとえば、ロードはストアの前に移動可能であるこ
と、メモリの位置が互いに重複しないと証明された場合にはそのメモリの読取り
は互いに対して順序を変更したり副次的な作用を有する命令に対しても順序を変
更することが可能であること、また、介入するストアがなければ同じ場所からの
冗長なロードは互いにマージすることが可能であること（ＣＳＥ共通副次式（co
mmon sub−expression)）などの仮定である。ＴＡＸｉ変換プログラム１２４は
すべてのメモリ書込みを保存し、メモリ書込みは最適化によって除去されること
もなく、互いに対して順序を変えられることもない。しかし、Ｉ／Ｏ空間へのリ
ファレンスは、読取りのみであっても、不明な副次的な作用を有する可能性があ
る（たとえば、連続的な読取りは異なる値を戻す場合もあり、および／またはＩ
／Ｏデバイス内に別の副次的な作用をトリガする場合もある、たとえばセクショ
ンＶＩＩ．ＧからＤＭＵ＿Ｓｔａｔｕｓレジスタ７２０の読取りは、ＤＭＵ７０
０内の状態の変化を引き起し、次のＤＭＵ＿Ｓｔａｔｕｓ７２０の読取りは異な
る結果を与えることを思い出されたい）。
換プログラムは、すべてのメモリリファレンスが、安全で正しい挙動のメモリへ
のリファレンスであり（ＡＳＩゼロ）、最適化することが可能であるという楽観
的な仮定を行う場合がある。たとえば、ロードはストアの前に移動可能であるこ
と、メモリの位置が互いに重複しないと証明された場合にはそのメモリの読取り
は互いに対して順序を変更したり副次的な作用を有する命令に対しても順序を変
更することが可能であること、また、介入するストアがなければ同じ場所からの
冗長なロードは互いにマージすることが可能であること（ＣＳＥ共通副次式（co
mmon sub−expression)）などの仮定である。ＴＡＸｉ変換プログラム１２４は
すべてのメモリ書込みを保存し、メモリ書込みは最適化によって除去されること
もなく、互いに対して順序を変えられることもない。しかし、Ｉ／Ｏ空間へのリ
ファレンスは、読取りのみであっても、不明な副次的な作用を有する可能性があ
る（たとえば、連続的な読取りは異なる値を戻す場合もあり、および／またはＩ
／Ｏデバイス内に別の副次的な作用をトリガする場合もある、たとえばセクショ
ンＶＩＩ．ＧからＤＭＵ＿Ｓｔａｔｕｓレジスタ７２０の読取りは、ＤＭＵ７０
０内の状態の変化を引き起し、次のＤＭＵ＿Ｓｔａｔｕｓ７２０の読取りは異な
る結果を与えることを思い出されたい）。
【０４８８】 ＴＡＸｉ変換プログラム１２４は、挙動が正しくないＩ／Ｏ空間へのリファレ
ンスを守るセイフティネットに依存する、すなわち、ランタイム時に、正しく挙
動する変換時間の楽観的な仮定に違反が生じた時には介入する。ＴＡＸｉシステ
ムは各メモリリファレンスのスタティックな性質を記録し、そのメモリリファレ
ンス（具体的にはロード）がなんらかの方法で最適化されているかどうかをアノ
テートする。
ンスを守るセイフティネットに依存する、すなわち、ランタイム時に、正しく挙
動する変換時間の楽観的な仮定に違反が生じた時には介入する。ＴＡＸｉシステ
ムは各メモリリファレンスのスタティックな性質を記録し、そのメモリリファレ
ンス（具体的にはロード）がなんらかの方法で最適化されているかどうかをアノ
テートする。
【０４８９】 ＴＡＸｉ変換プログラム１２４は、メモリリファレンスが最適な仮定を含むか
否かをハードウェアに伝える。楽観的でない仮定を含まないこれらのリファレン
スは常に、終了することが許可されている。リファレンスのターゲットが正しく
挙動するメモリであるという楽観的な仮定を含むリファレンスは、実行するごと
にこの仮定を確認され、仮定が正しいと保証できない場合には中断される。
否かをハードウェアに伝える。楽観的でない仮定を含まないこれらのリファレン
スは常に、終了することが許可されている。リファレンスのターゲットが正しく
挙動するメモリであるという楽観的な仮定を含むリファレンスは、実行するごと
にこの仮定を確認され、仮定が正しいと保証できない場合には中断される。
【０４９０】 １実施形態では、特定のロードまたはストアが最適化されたか否かをアノテー
トするために、各ロード命令またはストア命令の１つのビット（または、単一の
命令が多数のロードまたはストアを行う場合には、命令内の各メモリオペランド
記述子の１ビット）が保持される。 次の実施形態は、この目的のために１つの命令オペコードを専用化する必要を
除去する。 楽観的／保守的なアノテーションは、セグメント記述子の「ＴＡＸｉ最適化済
みロード」ビット８１０内に記録される。
トするために、各ロード命令またはストア命令の１つのビット（または、単一の
命令が多数のロードまたはストアを行う場合には、命令内の各メモリオペランド
記述子の１ビット）が保持される。 次の実施形態は、この目的のために１つの命令オペコードを専用化する必要を
除去する。 楽観的／保守的なアノテーションは、セグメント記述子の「ＴＡＸｉ最適化済
みロード」ビット８１０内に記録される。
【０４９１】 各Ｘ８６ロードはセグメントレジスタから離れたところに基づいている（base
d off）ので（セグメントレジスタへのリファレンスは、ロード動作において明
示的に符号化される場合もあり、命令の定義の中に暗示的である場合もある）、
また、各セグメントはセグメント記述子を有するので、セグメント記述子は最適
化されたプロパティをアノテートし、メモリリファレンスを監視する有用な場所
である。各Ｘ８６ロード動作がミクロオプス（micro−ops）に復号化されてタペ
ストリパイプラインの下に送る（send down）ので、セグメントレジスタは明示
的にミクロオプの中に具体化される。
d off）ので（セグメントレジスタへのリファレンスは、ロード動作において明
示的に符号化される場合もあり、命令の定義の中に暗示的である場合もある）、
また、各セグメントはセグメント記述子を有するので、セグメント記述子は最適
化されたプロパティをアノテートし、メモリリファレンスを監視する有用な場所
である。各Ｘ８６ロード動作がミクロオプス（micro−ops）に復号化されてタペ
ストリパイプラインの下に送る（send down）ので、セグメントレジスタは明示
的にミクロオプの中に具体化される。
【０４９２】 ＴＡＸｉコードが実行されており（すなわち，ＰＳＷ．ＴＡＸｉ＿Ａｃｔｉｖ
ｅ １９８が代入されている時）、ＴＡＸｉ変換済みコードの中でロードが他の
メモリリファレンスに対して順序どおりに発生している時、そのロードによって
リファレンスされているメモリの性質がなんであっても、効果は元のＸ８６命令
ストリームと同一である。メモリリファレンスが順序を変えられていない時には
、例外が生じないように、ＴＡＸｉ最適化済みロード８１０ゼロセグメントが使
用されることが望ましい。
ｅ １９８が代入されている時）、ＴＡＸｉ変換済みコードの中でロードが他の
メモリリファレンスに対して順序どおりに発生している時、そのロードによって
リファレンスされているメモリの性質がなんであっても、効果は元のＸ８６命令
ストリームと同一である。メモリリファレンスが順序を変えられていない時には
、例外が生じないように、ＴＡＸｉ最適化済みロード８１０ゼロセグメントが使
用されることが望ましい。
【０４９３】 図８ａを参照すると、タペストリセグメントレジスタ８００はＸ８６セグメン
ト記述子内に符号化された機能のスーパーセットを符号化し、少数の追加機能の
ビットを追加する。タペストリセグメントレジスタ８００のビット＜６１＞は「
ＴＡＸｉ最適化済みロードビット」８１０である。（セグメント記述子ＴＡＸｉ
最適化済みロードビット８１０はＴＡＸｉ＿Ｃｏｎｔｒｏｌ．ｔｉｏビット８２
０とは異なる）。セグメント記述子ＴＡＸｉ最適化済みロードビット８１０が１
の時、このセグメントレジスタから離れたすべてのメモリリファレンスは、楽観
的な仮定の下で最適化されていると考えられる。メモリリファレンスが、ＴＡＸ
ｉ最適化済みロードビット８１０が１であるセグメント記述子を調べ、リファレ
ンスによって正しくない挙動のメモリであると決定され（Ｄ−ＴＬＢ．ＡＳＩ、
アドレス空間ＩＤ、ゼロに等しくない）、ＰＳＷ．ＴＡＸｉ＿Ａｃｔｉｖｅ１９
８が真である場合、ＴＡＸｉ Ｉ／Ｏ例外が生じる。ＴＡＸｉ Ｉ／Ｏ例外のた
めのハンドラは実行コンテキストをセイフティネットの最後のチェックポイント
にロールバックし、コンバータ１３６内で実行を再開し、ここで元の最適化され
ないＸ８６命令が実行されて、元の形態と順序でメモリリファレンスを実行する
。
ト記述子内に符号化された機能のスーパーセットを符号化し、少数の追加機能の
ビットを追加する。タペストリセグメントレジスタ８００のビット＜６１＞は「
ＴＡＸｉ最適化済みロードビット」８１０である。（セグメント記述子ＴＡＸｉ
最適化済みロードビット８１０はＴＡＸｉ＿Ｃｏｎｔｒｏｌ．ｔｉｏビット８２
０とは異なる）。セグメント記述子ＴＡＸｉ最適化済みロードビット８１０が１
の時、このセグメントレジスタから離れたすべてのメモリリファレンスは、楽観
的な仮定の下で最適化されていると考えられる。メモリリファレンスが、ＴＡＸ
ｉ最適化済みロードビット８１０が１であるセグメント記述子を調べ、リファレ
ンスによって正しくない挙動のメモリであると決定され（Ｄ−ＴＬＢ．ＡＳＩ、
アドレス空間ＩＤ、ゼロに等しくない）、ＰＳＷ．ＴＡＸｉ＿Ａｃｔｉｖｅ１９
８が真である場合、ＴＡＸｉ Ｉ／Ｏ例外が生じる。ＴＡＸｉ Ｉ／Ｏ例外のた
めのハンドラは実行コンテキストをセイフティネットの最後のチェックポイント
にロールバックし、コンバータ１３６内で実行を再開し、ここで元の最適化され
ないＸ８６命令が実行されて、元の形態と順序でメモリリファレンスを実行する
。
【０４９４】 Ｘ８６は６つの、アーキテクチャでアクセス可能なセグメント記述子を有し、
タペストリはこれらの６つをコンバータ１３６が使用するようにモデリングして
、ネイティブのタペストリコードおよびＴＡＸｉコードにアクセス可能な追加の
１０のセグメント記述子８００を提供する。Ｘ８６コードがセグメント記述子８
００のうち１つを読み取る時または書き込む時に、６つの、Ｘ８６から見えるレ
ジスタはエミュレータ３１６内の例外ハンドラによって管理され、例外ハンドラ
は、Ｘ８６のアーキテクチャで定義された管理と、タペストリの拡張機能の管理
の両方を実行するように介入する。コンバータ１３６およびエミュレータ３１６
は、セグメント記述子ＴＡＸｉ最適化済みロードビット８１０の値を無視し、コ
ンバータ１３６内でＸ８６コードの実行されている間は、ビット８１０の値はラ
ンダムになる可能性がある。しかし、コンバータ１３６はＴＡＸｉのためにビッ
ト８２０を保持し、これらの６つのセグメント記述子の中ではセグメント記述子
ＴＡＸｉ最適化済みロードビット８１０の値は常にＴＡＸｉ＿Ｃｏｎｔｒｏｌ．
ｔｉｏ（図４ｇの８２０）と一致する。
タペストリはこれらの６つをコンバータ１３６が使用するようにモデリングして
、ネイティブのタペストリコードおよびＴＡＸｉコードにアクセス可能な追加の
１０のセグメント記述子８００を提供する。Ｘ８６コードがセグメント記述子８
００のうち１つを読み取る時または書き込む時に、６つの、Ｘ８６から見えるレ
ジスタはエミュレータ３１６内の例外ハンドラによって管理され、例外ハンドラ
は、Ｘ８６のアーキテクチャで定義された管理と、タペストリの拡張機能の管理
の両方を実行するように介入する。コンバータ１３６およびエミュレータ３１６
は、セグメント記述子ＴＡＸｉ最適化済みロードビット８１０の値を無視し、コ
ンバータ１３６内でＸ８６コードの実行されている間は、ビット８１０の値はラ
ンダムになる可能性がある。しかし、コンバータ１３６はＴＡＸｉのためにビッ
ト８２０を保持し、これらの６つのセグメント記述子の中ではセグメント記述子
ＴＡＸｉ最適化済みロードビット８１０の値は常にＴＡＸｉ＿Ｃｏｎｔｒｏｌ．
ｔｉｏ（図４ｇの８２０）と一致する。
【０４９５】 タペストリのセグメントレジスタ８００のハードウェアのフォーマットは、Ｘ
８６セグメントの記述子の、アーキテクチャで指定されたフォーマットとは異な
る。特別な、Ｘ８６からタペストリへのハードウェアが提供され、１つの形態か
ら別の形態へ変換する。Ｘ８６コードがセグメント記述子の値をセグメントレジ
スタに書き込むと、エミュレータ３１６はセグメント記述子の値をとり、それを
特別なＸ８６からタペストリへの変換レジスタに書き込む。特別な変換レジスタ
の背後にあるハードウェアはシフティングおよびマスキングを実行してＸ８６形
態からタペストリ形態へ変換し、Ｘ８６セグメントの記述子を異なるビット位置
にコピーし、マシンの別のところから、タペストリ拡張ビットを集める。特に、
複製されたセグメント記述子のＴＡＸｉ最適化済みロードビット８１０が、ＴＡ
Ｘｉ＿Ｃｏｎｔｒｏｌ．ｔｉｏ８２０からコピーされる。エミュレータ３１６は
ついで、特別変換レジスタを読取り、その値はタペストリセグメントレジスタ８
００のうち１つに書き込まれる。
８６セグメントの記述子の、アーキテクチャで指定されたフォーマットとは異な
る。特別な、Ｘ８６からタペストリへのハードウェアが提供され、１つの形態か
ら別の形態へ変換する。Ｘ８６コードがセグメント記述子の値をセグメントレジ
スタに書き込むと、エミュレータ３１６はセグメント記述子の値をとり、それを
特別なＸ８６からタペストリへの変換レジスタに書き込む。特別な変換レジスタ
の背後にあるハードウェアはシフティングおよびマスキングを実行してＸ８６形
態からタペストリ形態へ変換し、Ｘ８６セグメントの記述子を異なるビット位置
にコピーし、マシンの別のところから、タペストリ拡張ビットを集める。特に、
複製されたセグメント記述子のＴＡＸｉ最適化済みロードビット８１０が、ＴＡ
Ｘｉ＿Ｃｏｎｔｒｏｌ．ｔｉｏ８２０からコピーされる。エミュレータ３１６は
ついで、特別変換レジスタを読取り、その値はタペストリセグメントレジスタ８
００のうち１つに書き込まれる。
【０４９６】 任意の特定のソフトウェアリリースにおいては、ＴＡＸｉ＿Ｃｏｎｔｒｏｌ．
ｔｉｏ８２０は常に同じ値に設定され、ＴＡＸｉ変換プログラム１２４はその値
に依存して、Ｘ８６コードを変換する。 図８ｂおよび図８ｃを参照すると、セグメント記述子ＴＡＸｉ最適化済みロー
ドビット８１０は、次のようにＴＡＸｉ変換プログラム１２４によって管理され
る。
ｔｉｏ８２０は常に同じ値に設定され、ＴＡＸｉ変換プログラム１２４はその値
に依存して、Ｘ８６コードを変換する。 図８ｂおよび図８ｃを参照すると、セグメント記述子ＴＡＸｉ最適化済みロー
ドビット８１０は、次のようにＴＡＸｉ変換プログラム１２４によって管理され
る。
【０４９７】 Ｘ８６から見える６つのセグメントレジスタに関し、ＴＡＸｉ最適化済みロー
ド８１０のデフォルトの値は、実装者の裁量でプログラミング可能である。ＴＡ
Ｘｉ最適化済みロード８１０は、コンバータ１３６によって無視されることを思
い出されたい。このため、コンバータ１３６がセグメント記述子レジスタをロー
ドするごとに（実際にはエミュレータ３１６の中で実行される複雑な動作）、Ｔ
ＡＸｉ最適化ロードは任意に設定することが可能である。Ｘ８６フォーマットの
セグメント記述子の値からタペストリの内部セグメント記述子フォーマットへの
変換は、ハードウェアによって実行される。このハードウェアは所定の値をＴＡ
Ｘｉ最適化済みロードに提供しなければならない。タペストリシステムはその値
をハードワイヤするのではなく、ＴＡＸｉ＿Ｃｏｎｔｒｏｌ．ｔｉｏ８２０を介
してＴＡＸｉ最適化済みロードビット８１０の値をプログラミング可能にする。
ド８１０のデフォルトの値は、実装者の裁量でプログラミング可能である。ＴＡ
Ｘｉ最適化済みロード８１０は、コンバータ１３６によって無視されることを思
い出されたい。このため、コンバータ１３６がセグメント記述子レジスタをロー
ドするごとに（実際にはエミュレータ３１６の中で実行される複雑な動作）、Ｔ
ＡＸｉ最適化ロードは任意に設定することが可能である。Ｘ８６フォーマットの
セグメント記述子の値からタペストリの内部セグメント記述子フォーマットへの
変換は、ハードウェアによって実行される。このハードウェアは所定の値をＴＡ
Ｘｉ最適化済みロードに提供しなければならない。タペストリシステムはその値
をハードワイヤするのではなく、ＴＡＸｉ＿Ｃｏｎｔｒｏｌ．ｔｉｏ８２０を介
してＴＡＸｉ最適化済みロードビット８１０の値をプログラミング可能にする。
【０４９８】 システムの起動時に、ＴＡＸｉ＿Ｃｏｎｔｒｏｌ．ｔｉｏ８２０は初期化され
、現行のＴＡＸｉ変換プログラムによって送られる可能性がもっとも高いロード
の形態を反映する。変換プログラム１２４が特に成熟していなく、ロードを最適
化することがまれであるかまたはまったくない場合、ＴＡＸｉ＿Ｃｏｎｔｒｏｌ
．ｔｉｏ８２０はゼロに初期化される。これは、６つの、アーキテクチャで見え
るＸ８６セグメントレジスタにマッピングされたセグメント記述子は常にＴＡＸ
ｉ最適化済みロード８１０ゼロを有するという意味である。ついで、最適化され
たロードが実際に生成される時に、プロログ内で生成される必要があるのは、記
述子を複製するコードと、設定されたＴＡＸｉ最適化ロードのみである。
、現行のＴＡＸｉ変換プログラムによって送られる可能性がもっとも高いロード
の形態を反映する。変換プログラム１２４が特に成熟していなく、ロードを最適
化することがまれであるかまたはまったくない場合、ＴＡＸｉ＿Ｃｏｎｔｒｏｌ
．ｔｉｏ８２０はゼロに初期化される。これは、６つの、アーキテクチャで見え
るＸ８６セグメントレジスタにマッピングされたセグメント記述子は常にＴＡＸ
ｉ最適化済みロード８１０ゼロを有するという意味である。ついで、最適化され
たロードが実際に生成される時に、プロログ内で生成される必要があるのは、記
述子を複製するコードと、設定されたＴＡＸｉ最適化ロードのみである。
【０４９９】 デフォルトのレジスタはすべてが、これらのレジスタがＴＡＸｉによって使用
されることがデフォルトとなるように、より一般的な場合に選択された１つの状
態にある。ＴＡＸｉが他の構文を必要とする時、ＴＡＸｉセグメントの最初にお
いて記述子を複製すると、ＴＡＸｉ＿Ｃｏｎｔｒｏｌ．ｔｉｏ８２０のコピーを
使用して、コンバータ１３６によって使用される記述子を、新しいセグメント記
述子のＴＡＸｉ最適化済みロードビット８１０にコピーする。ビット８１０に対
する反対の意味は、ソフトウェアによって明示的に設定される。たとえば、セグ
メント記述子のデフォルトの意味が、ＴＡＸｉ最適化済みロードがゼロであると
いう意味の場合（最適化を可能にする楽観的な仮定）、すべての最適化済みメモ
リリファレンスは、ＴＡＸｉコードによって複製された新しい記述子である、１
に設定されたＴＡＸｉ最適化済みロードビット８１０を有するセグメント記述子
を調べなければならない。この複製された記述子は、すべての他の記述子の例外
、セグメントの限度を与え、他の効果はすべて、ロードに対するセイフティネッ
トチェックの追加の機能とまったく同じになる。
されることがデフォルトとなるように、より一般的な場合に選択された１つの状
態にある。ＴＡＸｉが他の構文を必要とする時、ＴＡＸｉセグメントの最初にお
いて記述子を複製すると、ＴＡＸｉ＿Ｃｏｎｔｒｏｌ．ｔｉｏ８２０のコピーを
使用して、コンバータ１３６によって使用される記述子を、新しいセグメント記
述子のＴＡＸｉ最適化済みロードビット８１０にコピーする。ビット８１０に対
する反対の意味は、ソフトウェアによって明示的に設定される。たとえば、セグ
メント記述子のデフォルトの意味が、ＴＡＸｉ最適化済みロードがゼロであると
いう意味の場合（最適化を可能にする楽観的な仮定）、すべての最適化済みメモ
リリファレンスは、ＴＡＸｉコードによって複製された新しい記述子である、１
に設定されたＴＡＸｉ最適化済みロードビット８１０を有するセグメント記述子
を調べなければならない。この複製された記述子は、すべての他の記述子の例外
、セグメントの限度を与え、他の効果はすべて、ロードに対するセイフティネッ
トチェックの追加の機能とまったく同じになる。
【０５００】 図８ｂを参照すると、ＴＡＸｉ最適化プログラム１２４がバイナリを変換する
と、どのメモリロード動作が最適化されたか、デフォルトの最適化仮定に反する
（counter）どのセグメント記述子がロードの間にリファレンスされたかを追跡
する。図８ｂは、すべての最適化が終了したが新しいタペストリバイナリの最終
的なエミッションの前、すなわち変換プログラム１２４の最後に近い通過の中で
とられるアクションを示す。図８ｂの上半分８４０は、ＴＡＸｉ最適化プログラ
ム１２４の比較的初期のリリースの場合をカバーし、副次的な作用の順序を変え
る最適化は規則ではなく例外である。下半分の８５０はその後の場合を反映し、
最適化はより一般的であり、セグメントのＴＡＸｉ最適化済みロード８１０の値
はデフォルトで１であり、ＴＡＸｉ＿Ｃｏｎｔｒｏｌ．ｔｉｏ８２０を１に設定
することによって制御される。正しく挙動し副次的な作用のないメモリのみがア
ドレス指定されるという（ステップ８４１、８５１）楽観的な仮定で順序を変え
られ、共通化され、またはそのほかの方法で最適化されたメモリリファレンスに
関して、ＴＡＸｉ変換プログラム１２４はメモリリファレンスに、ＴＡＸｉ最適
化済みロード８１０の値が１であるセグメント記述子を調べるように強制する（
ステップ８４３、８５２）。仮定に違反がある場合、すなわち、ランタイム時に
ＴＡＸｉ最適化済みロード８１０の１つのセグメントを介したメモリリファレン
スがＩ／Ｏ空間にアクセスしていることが発見された場合、そのメモリリファレ
ンスはＴＡＸｉ Ｉ／Ｏ例外を発生させ、変換されたコードの実行はコンバータ
１３６のセイフティネット内へ中断される。ＴＡＸｉ変換プログラム１２４が保
守的な仮定を適用し、このメモリリファレンスを最適化するチャンスを無視しな
い場合（たとえば、セクションＶＩＩＩ．Ｂで論じられたように、プロファイル
がこのロードがＩ／Ｏ空間をリファレンスしたことを示した場合）（ステップ８
４４、８５３）、メモリリファレンスはＴＡＸｉ最適化済みロード８１０ビット
がゼロであるセグメント記述子を調べ（ステップ８４５、８５５）、メモリが挙
動が正しくないメモリであってもこのメモリリファレンスを終了させＴＡＸｉ
Ｉ／Ｏ例外を生成しないことを保証する。
と、どのメモリロード動作が最適化されたか、デフォルトの最適化仮定に反する
（counter）どのセグメント記述子がロードの間にリファレンスされたかを追跡
する。図８ｂは、すべての最適化が終了したが新しいタペストリバイナリの最終
的なエミッションの前、すなわち変換プログラム１２４の最後に近い通過の中で
とられるアクションを示す。図８ｂの上半分８４０は、ＴＡＸｉ最適化プログラ
ム１２４の比較的初期のリリースの場合をカバーし、副次的な作用の順序を変え
る最適化は規則ではなく例外である。下半分の８５０はその後の場合を反映し、
最適化はより一般的であり、セグメントのＴＡＸｉ最適化済みロード８１０の値
はデフォルトで１であり、ＴＡＸｉ＿Ｃｏｎｔｒｏｌ．ｔｉｏ８２０を１に設定
することによって制御される。正しく挙動し副次的な作用のないメモリのみがア
ドレス指定されるという（ステップ８４１、８５１）楽観的な仮定で順序を変え
られ、共通化され、またはそのほかの方法で最適化されたメモリリファレンスに
関して、ＴＡＸｉ変換プログラム１２４はメモリリファレンスに、ＴＡＸｉ最適
化済みロード８１０の値が１であるセグメント記述子を調べるように強制する（
ステップ８４３、８５２）。仮定に違反がある場合、すなわち、ランタイム時に
ＴＡＸｉ最適化済みロード８１０の１つのセグメントを介したメモリリファレン
スがＩ／Ｏ空間にアクセスしていることが発見された場合、そのメモリリファレ
ンスはＴＡＸｉ Ｉ／Ｏ例外を発生させ、変換されたコードの実行はコンバータ
１３６のセイフティネット内へ中断される。ＴＡＸｉ変換プログラム１２４が保
守的な仮定を適用し、このメモリリファレンスを最適化するチャンスを無視しな
い場合（たとえば、セクションＶＩＩＩ．Ｂで論じられたように、プロファイル
がこのロードがＩ／Ｏ空間をリファレンスしたことを示した場合）（ステップ８
４４、８５３）、メモリリファレンスはＴＡＸｉ最適化済みロード８１０ビット
がゼロであるセグメント記述子を調べ（ステップ８４５、８５５）、メモリが挙
動が正しくないメモリであってもこのメモリリファレンスを終了させＴＡＸｉ
Ｉ／Ｏ例外を生成しないことを保証する。
【０５０１】 ステップ８４２および８５４では、ＴＡＸｉ変換プログラムは、デフォルト以
外の方法で使用されたセグメント記述子を記録する。記述子を複製し、ＴＡＸｉ
最適化済みロード８１０のデフォルト以外の値を設定するオーバーヘッドは、必
要な場合のみ発生する。
外の方法で使用されたセグメント記述子を記録する。記述子を複製し、ＴＡＸｉ
最適化済みロード８１０のデフォルト以外の値を設定するオーバーヘッドは、必
要な場合のみ発生する。
【０５０２】 図８ｃを参照すると、ＴＡＸｉ変換プログラム１２４は変換されたホットスポ
ット各々の始めで、ステップ８４２、８５４でデフォルト以外の方法で使用され
たとマーキングされたセグメント記述子のうちいずれかの複製されたコピーを作
成するコードを、１０の余分のセグメント記述子のうち１つに挿入する（ステッ
プ８６８）。この複製された記述子は、変換済みコードによって行われた、ＴＡ
Ｘｉ＿Ｃｏｎｔｒｏｌ．ｔｉｏ８２０の現行のリリースの値に埋め込まれた仮定
に一致するメモリリファレンスの一部に使用される。プロログコードはセグメン
ト記述子をコピーし（ステップ８６６）、ＴＡＸｉ＿Ｃｏｎｔｒｏｌ．ｔｉｏ８
２０の現在のリリースの値に埋め込まれた仮定と反対の仮定をとるメモリリファ
レンスによって使用されるように、ＴＡＸｉ最適化済みロードビット８１０をＴ
ＡＸｉ＿Ｃｏｎｔｒｏｌ．ｔｉｏ８２０の値の反対の意味に設定する（ステップ
８６８）。
ット各々の始めで、ステップ８４２、８５４でデフォルト以外の方法で使用され
たとマーキングされたセグメント記述子のうちいずれかの複製されたコピーを作
成するコードを、１０の余分のセグメント記述子のうち１つに挿入する（ステッ
プ８６８）。この複製された記述子は、変換済みコードによって行われた、ＴＡ
Ｘｉ＿Ｃｏｎｔｒｏｌ．ｔｉｏ８２０の現行のリリースの値に埋め込まれた仮定
に一致するメモリリファレンスの一部に使用される。プロログコードはセグメン
ト記述子をコピーし（ステップ８６６）、ＴＡＸｉ＿Ｃｏｎｔｒｏｌ．ｔｉｏ８
２０の現在のリリースの値に埋め込まれた仮定と反対の仮定をとるメモリリファ
レンスによって使用されるように、ＴＡＸｉ最適化済みロードビット８１０をＴ
ＡＸｉ＿Ｃｏｎｔｒｏｌ．ｔｉｏ８２０の値の反対の意味に設定する（ステップ
８６８）。
【０５０３】 ＴＡＸｉ最適化済みロードビット８１０は次のランタイム挙動を有する。 コンバータ１３６が実行されている時（すなわち、ＰＳＷ．ＴＡＸｉ＿Ａｃｔ
ｉｖｅビット１９８がゼロの時）、ＴＡＸｉ最適化済みロードビット８１０は効
果を有しない。したがって、コンバータ１３６はＴＡＸｉ最適化済みロードビッ
ト８１０の値がなんであっても、セグメントを介してロードを発行することが可
能である。ＴＡＸｉ最適化済みロードビット８１０の値がなんであっても、コン
バータは任意の形態へメモリに対する任意のメモリリファレンスを実行すること
が許可されており、ＴＡＸｉ最適化済みロード例外は発生しない。
ｉｖｅビット１９８がゼロの時）、ＴＡＸｉ最適化済みロードビット８１０は効
果を有しない。したがって、コンバータ１３６はＴＡＸｉ最適化済みロードビッ
ト８１０の値がなんであっても、セグメントを介してロードを発行することが可
能である。ＴＡＸｉ最適化済みロードビット８１０の値がなんであっても、コン
バータは任意の形態へメモリに対する任意のメモリリファレンスを実行すること
が許可されており、ＴＡＸｉ最適化済みロード例外は発生しない。
【０５０４】 ＰＳＷ．ＴＡＸｉ＿Ａｃｔｉｖｅ１９８が１である時、ＴＡＸｉ最適化済みロ
ードビット８１０は、非ゼロＡＳＩ（すなわち、挙動が正しいことが知られてい
ないメモリ）からのロードを終了させるべきか（ＴＡＸｉ最適化済みロードがゼ
ロ）、中断するべきか（ＴＡＸｉ最適化済みロードが１）を決定する。ＴＡＸｉ
Ｉ／Ｏ例外は、次の３つのすべてが真である時に生じる。
ードビット８１０は、非ゼロＡＳＩ（すなわち、挙動が正しいことが知られてい
ないメモリ）からのロードを終了させるべきか（ＴＡＸｉ最適化済みロードがゼ
ロ）、中断するべきか（ＴＡＸｉ最適化済みロードが１）を決定する。ＴＡＸｉ
Ｉ／Ｏ例外は、次の３つのすべてが真である時に生じる。
【０５０５】 １．ＰＳＷ．ＴＡＸｉ＿Ａｃｔｉｖｅ１９８が１である ２．メモリリファレンスが、ＴＡＸｉ最適化済みロードビット８１０が１である
セグメントを調べる ３．メモリリファレンスがＩ／Ｏ空間に触れる、すなわち、ＡＳＩがゼロではな
い。
セグメントを調べる ３．メモリリファレンスがＩ／Ｏ空間に触れる、すなわち、ＡＳＩがゼロではな
い。
【０５０６】 所定のＸ８６コード内のＸ８６セグメントに関して言えば、ＴＡＸｉ変換プロ
グラムは１のＴＡＸｉ最適化済みロードを伴う記述子を使用する場合もあり、Ｔ
ＡＸｉ最適化済みロード８１０ゼロを使用する場合もある。記述子レジスタファ
イル、および１つまたは複数のスペアのセグメント記述子の位置を読み取り書き
込む能力に関して言えば、正しく構成された記述子は、元のＸ８６記述子の位置
を読み取り、ＴＡＸｉ最適化済みロード８１０を適切に設定または消去すること
によって構成することが可能である。
グラムは１のＴＡＸｉ最適化済みロードを伴う記述子を使用する場合もあり、Ｔ
ＡＸｉ最適化済みロード８１０ゼロを使用する場合もある。記述子レジスタファ
イル、および１つまたは複数のスペアのセグメント記述子の位置を読み取り書き
込む能力に関して言えば、正しく構成された記述子は、元のＸ８６記述子の位置
を読み取り、ＴＡＸｉ最適化済みロード８１０を適切に設定または消去すること
によって構成することが可能である。
【０５０７】 ＴＡＸｉ変換プログラムが楽観的な仮定を使用し、２つのロードを共にＣＳＥ
し、ＴＡＸｉ命令ストリーム内には１つだけのロード命令しか実際には存在しな
い例を考えてみる。実際に最適化されるロードは後者のロードであるが、そのロ
ードは最適化された命令ストリームの中にはすでに存在しない。したがって、そ
のロード自体が他の副次的な作用に対して順序を変えられていない場合でも、残
りのロードはアノテートされる。ロードがＴＡＸｉ最適化済みロード８１０セグ
メントを離れて実際にＩ／Ｏ空間に発生すると、実行は命令境界にロールバック
され、ここで拡張タペストリ状態が終了する。ＴＡＸｉコードは放棄され、元の
ｘ８６コードはコンバータ１３６内で実行される。コンバータ１３６からエミッ
ト（emit)されたストリームから落とされるロードがないように、コンバータ１
３６は見た通りに正確にＸ８６命令を実行し、ロードのすべてを実行する（ＴＡ
Ｘｉ命令ストリームが最適化された場合でも、Ｘ８６命令ストリームは依然とし
て元の最適化されない形態のままである）。
し、ＴＡＸｉ命令ストリーム内には１つだけのロード命令しか実際には存在しな
い例を考えてみる。実際に最適化されるロードは後者のロードであるが、そのロ
ードは最適化された命令ストリームの中にはすでに存在しない。したがって、そ
のロード自体が他の副次的な作用に対して順序を変えられていない場合でも、残
りのロードはアノテートされる。ロードがＴＡＸｉ最適化済みロード８１０セグ
メントを離れて実際にＩ／Ｏ空間に発生すると、実行は命令境界にロールバック
され、ここで拡張タペストリ状態が終了する。ＴＡＸｉコードは放棄され、元の
ｘ８６コードはコンバータ１３６内で実行される。コンバータ１３６からエミッ
ト（emit)されたストリームから落とされるロードがないように、コンバータ１
３６は見た通りに正確にＸ８６命令を実行し、ロードのすべてを実行する（ＴＡ
Ｘｉ命令ストリームが最適化された場合でも、Ｘ８６命令ストリームは依然とし
て元の最適化されない形態のままである）。
【０５０８】 ＴＡＸｉ Ｉ／Ｏ障害は、命令の副次的な作用がコミットする前に認識される
。 すべてのＴＡＸｉコードはワイヤードメモリ内に保持される。したがって、Ｔ
ＡＸｉコードの命令をフェッチする時にはページ不在は発生せず、どのページ不
在も必ずデータリファレンスに関係しているはずである。 ＴＡＸｉコードがＸ８６テキストの１つのページから別のページに変換された
領域から横切る（cross）時にＴＡＸｉコードが実行されると、ＴＡＸｉコード
はＸ８６命令テキストの対応するページに「触れる」（結果を使用しないロード
）。（元のＸ８６命令テキストのページ境界の横断は、セクションＶ．Ｄの図４
ｅおよび図４ｆに関連して論じられた機構を使用してプロファイル内にメモされ
ている）。これは元のＸ８６コード内にページ不在を発生させ、元のＸ８６コー
ドの実行の忠実なエミュレーションを提供する。
。 すべてのＴＡＸｉコードはワイヤードメモリ内に保持される。したがって、Ｔ
ＡＸｉコードの命令をフェッチする時にはページ不在は発生せず、どのページ不
在も必ずデータリファレンスに関係しているはずである。 ＴＡＸｉコードがＸ８６テキストの１つのページから別のページに変換された
領域から横切る（cross）時にＴＡＸｉコードが実行されると、ＴＡＸｉコード
はＸ８６命令テキストの対応するページに「触れる」（結果を使用しないロード
）。（元のＸ８６命令テキストのページ境界の横断は、セクションＶ．Ｄの図４
ｅおよび図４ｆに関連して論じられた機構を使用してプロファイル内にメモされ
ている）。これは元のＸ８６コード内にページ不在を発生させ、元のＸ８６コー
ドの実行の忠実なエミュレーションを提供する。
【０５０９】 タペストリオペレーティングシステム３１２およびエミュレータ３１６内でＴ
ＡＸｉ Ｉ／Ｏ例外を処理した後、実行が再開される。簡単な実施形態では、Ｘ
８６は以前のＸ８６命令境界に復元され、再開は常にＸ８６命令境界にある。し
たがって、単一のＸ８６命令が２つのロードを有する場合、変換プログラム１２
４は、（１）どちらのロードも最適化できない、または（２）両方のロードが最
適化されたとアノテートされなければならない、という２つの戦略のうち１つを
とらなければならなくなる。これは、第１のロードが挙動の正しくないメモリで
あるため、第２のロードがＴＡＸｉ Ｉ／Ｏ例外を発生させた場合に第１のロー
ドを再実行しなければならないという状況を避ける。
ＡＸｉ Ｉ／Ｏ例外を処理した後、実行が再開される。簡単な実施形態では、Ｘ
８６は以前のＸ８６命令境界に復元され、再開は常にＸ８６命令境界にある。し
たがって、単一のＸ８６命令が２つのロードを有する場合、変換プログラム１２
４は、（１）どちらのロードも最適化できない、または（２）両方のロードが最
適化されたとアノテートされなければならない、という２つの戦略のうち１つを
とらなければならなくなる。これは、第１のロードが挙動の正しくないメモリで
あるため、第２のロードがＴＡＸｉ Ｉ／Ｏ例外を発生させた場合に第１のロー
ドを再実行しなければならないという状況を避ける。
【０５１０】 Ｂ．良好に動作しないメモリへの参照をプロファイルリング 図４ｂを再び参照すると、アドレス空間ＩＤ（ＡＳＩ）ゼロ以外に向けられた
メモリロードは、イベントコードが１．１１００であるプロファイル項目と共に
実行プロファイルの中に記録される（上記のセクションＶを参照のこと）。上記
のセクションＩ．Ｄで論じられたように、ＡＳＩ非ゼロリファレンスは典型的に
はＩ／Ｏ空間、すなわち挙動の正しくないメモリに向けられている（また、保守
的には挙動の正しくないメモリに向けられていると仮定される）。この指摘は、
ＴＡＸｉ変換プログラム１２４によいヒューリスティック（heuristic）を提供
して、積極的な最適化されたコードの生成と、保守的な順序どおりのコードの生
成のいずれかを選択させる。
メモリロードは、イベントコードが１．１１００であるプロファイル項目と共に
実行プロファイルの中に記録される（上記のセクションＶを参照のこと）。上記
のセクションＩ．Ｄで論じられたように、ＡＳＩ非ゼロリファレンスは典型的に
はＩ／Ｏ空間、すなわち挙動の正しくないメモリに向けられている（また、保守
的には挙動の正しくないメモリに向けられていると仮定される）。この指摘は、
ＴＡＸｉ変換プログラム１２４によいヒューリスティック（heuristic）を提供
して、積極的な最適化されたコードの生成と、保守的な順序どおりのコードの生
成のいずれかを選択させる。
【０５１１】 最初の仮定は、すべてのメモリの読取りは、挙動の正しいメモリ（アドレス空
間ゼロ）に向けられているということである。コンバータ１３６が実行され（Ｐ
ＳＷ．ＩＳＡがＸ８６モードを示す）、プロファイラ４００が有効である時（Ｔ
ＡＸｉ＿Ｓｔａｔｅ．Ｐｒｏｆｉｌｅ＿Ａｃｔｉｖｅ４８２は１である。次のセ
クションＶ．ＥおよびＶ．Ｆを参照のこと）、Ｉ／Ｏ空間（Ｄ−ＴＬＢ．ＡＳＩ
がゼロではない）へのロード命令が終了すると、「Ｉ／Ｏ空間ロード」プロファ
イル項目がレジスタ内にストアされる。ＴＡＸｉ変換プログラムはこのプロファ
イル項目を解釈して、楽観的な仮定があてはまらないことを示し、少なくともこ
のロードは悲観的な仮定の下で変換プログラム１２４によって処理されなければ
ならないことを示し、上記のセクションＶＩＩＩ．Ａで論じられたセグメント記
述子「ＴＡＸｉ最適化済みロード」ビットの「安全な」設定でマーキングするこ
とが可能になる。
間ゼロ）に向けられているということである。コンバータ１３６が実行され（Ｐ
ＳＷ．ＩＳＡがＸ８６モードを示す）、プロファイラ４００が有効である時（Ｔ
ＡＸｉ＿Ｓｔａｔｅ．Ｐｒｏｆｉｌｅ＿Ａｃｔｉｖｅ４８２は１である。次のセ
クションＶ．ＥおよびＶ．Ｆを参照のこと）、Ｉ／Ｏ空間（Ｄ−ＴＬＢ．ＡＳＩ
がゼロではない）へのロード命令が終了すると、「Ｉ／Ｏ空間ロード」プロファ
イル項目がレジスタ内にストアされる。ＴＡＸｉ変換プログラムはこのプロファ
イル項目を解釈して、楽観的な仮定があてはまらないことを示し、少なくともこ
のロードは悲観的な仮定の下で変換プログラム１２４によって処理されなければ
ならないことを示し、上記のセクションＶＩＩＩ．Ａで論じられたセグメント記
述子「ＴＡＸｉ最適化済みロード」ビットの「安全な」設定でマーキングするこ
とが可能になる。
【０５１２】 この機能の実装は、ブランチ予測のために使用される機構といくぶん似ている
。コンバータ１３４、１３６は、タペストリパイプライン１２０によって実行す
るために、各Ｘ８６命令を複数のネイティブタペストリＲＩＳＣ命令に分解する
ことを思い出されたい。単一のＸ８６命令がいくつかのメモリリファレンスを有
する時、各メモリリファレンスは離散タペストリ命令に分離される。ゼロ／非ゼ
ロのＡＳＩ値がＤ−ＴＬＢ内に記録されており、したがってバスサイクルを実際
に開始しなくても決定することが可能であるとしても、アドレス空間の決定はパ
イプライン内の比較的遅い時点で発生する。したがって、非ゼロＡＳＩへのリフ
ァレンスが検出された時、パイプライン内でロードに続くタペストリ命令はフラ
ッシュされる。ＴＡＸｉ＿Ｓｔａｔｅ．Ｅｖｅｎｔ＿Ｃｏｄｅ＿Ｌａｔｃｈ４８
６、４８７（次のセクションＶ．Ｅを参照のこと）は、図４ｂの特別なＩ／Ｏロ
ードコンバータイベントコード１．１１００で更新される。Ｉ／Ｏ空間プロファ
イル項目を記録するＴＡＸｉ命令が注入され、ついで、通常のプロファイル収集
ハードウェアが、上のセクションＶ．Ｆで図５ａおよび図５ｂに関連して論じら
れた方法で、「Ｉ／Ｏ空間ロード」プロファイル項目を記録する。このＴＡＸｉ
命令は、セクションＶ．Ｆで論じられた他のＴＡＸｉ命令がＸ８６命令境界で注
入され、単一のＸ８６命令のレシピ（recipe）の中間で注入される場合があるこ
とに注意されたい。通常のＸ８６命令実行がコンバータ１３６内で再開し、コン
バータレシピ内の命令の残りは再開される。
。コンバータ１３４、１３６は、タペストリパイプライン１２０によって実行す
るために、各Ｘ８６命令を複数のネイティブタペストリＲＩＳＣ命令に分解する
ことを思い出されたい。単一のＸ８６命令がいくつかのメモリリファレンスを有
する時、各メモリリファレンスは離散タペストリ命令に分離される。ゼロ／非ゼ
ロのＡＳＩ値がＤ−ＴＬＢ内に記録されており、したがってバスサイクルを実際
に開始しなくても決定することが可能であるとしても、アドレス空間の決定はパ
イプライン内の比較的遅い時点で発生する。したがって、非ゼロＡＳＩへのリフ
ァレンスが検出された時、パイプライン内でロードに続くタペストリ命令はフラ
ッシュされる。ＴＡＸｉ＿Ｓｔａｔｅ．Ｅｖｅｎｔ＿Ｃｏｄｅ＿Ｌａｔｃｈ４８
６、４８７（次のセクションＶ．Ｅを参照のこと）は、図４ｂの特別なＩ／Ｏロ
ードコンバータイベントコード１．１１００で更新される。Ｉ／Ｏ空間プロファ
イル項目を記録するＴＡＸｉ命令が注入され、ついで、通常のプロファイル収集
ハードウェアが、上のセクションＶ．Ｆで図５ａおよび図５ｂに関連して論じら
れた方法で、「Ｉ／Ｏ空間ロード」プロファイル項目を記録する。このＴＡＸｉ
命令は、セクションＶ．Ｆで論じられた他のＴＡＸｉ命令がＸ８６命令境界で注
入され、単一のＸ８６命令のレシピ（recipe）の中間で注入される場合があるこ
とに注意されたい。通常のＸ８６命令実行がコンバータ１３６内で再開し、コン
バータレシピ内の命令の残りは再開される。
【０５１３】 代替の実施形態は、他のクラスの命令を選択してプロファイル化することであ
り、典型的にはこれらの命令は、同時の例外を発生させる確率が高い命令である
かまたは、ホットスポット検出器１２２またはＴＡＸｉ変換プログラム１２４の
、所定の他の目的のプロパティを有する命令である。このようなプロファイル化
された命令の数は比較的少数に保たれ、ホットスポット検出器１２２またはＴＡ
Ｘｉ変換プログラム１２４に使用可能な情報の密度を大幅に低減しないようにす
る。
り、典型的にはこれらの命令は、同時の例外を発生させる確率が高い命令である
かまたは、ホットスポット検出器１２２またはＴＡＸｉ変換プログラム１２４の
、所定の他の目的のプロパティを有する命令である。このようなプロファイル化
された命令の数は比較的少数に保たれ、ホットスポット検出器１２２またはＴＡ
Ｘｉ変換プログラム１２４に使用可能な情報の密度を大幅に低減しないようにす
る。
【０５１４】 Ｃ．精確な境界に到達するための規範的機会状態の調停 ＴＡＸｉ変換プログラム１２４によって生成されたコードは、Ｘ８６命令境界
の復元を可能にする情報でアノテートされている。単一のＸ８６命令が多くのタ
ペストリ命令に分解され、これらのタペストリ命令がＴＡＸｉ最適化プログラム
によって順序を変えられる場合、アノテーションは特定のＸ８６命令の端を特定
することを可能にする。ストアされた情報は、デバッガが使用するために最適化
コンパイラによってエミットされた情報と同様である。ここで、単一のソースス
テートメントの命令がアノテートされ、ソースステートメントは復元できる。Ｔ
ＡＸｉでは、アノテーションによりタペストリ命令のもつれた網からＸ８６命令
境界を復元することが可能である。したがって、同期例外が仮想Ｘ８６にさらさ
れる時、ＴＡＸｉランタイムシステムはＸ８６命令境界で優勢であるシステム状
態と等価なシステム状態を確立する。状態が正しい命令境界に復元されると、実
行はコンバータ１３６に渡され、コンバータ１３６はその命令境界から実行を再
開することが可能である。
の復元を可能にする情報でアノテートされている。単一のＸ８６命令が多くのタ
ペストリ命令に分解され、これらのタペストリ命令がＴＡＸｉ最適化プログラム
によって順序を変えられる場合、アノテーションは特定のＸ８６命令の端を特定
することを可能にする。ストアされた情報は、デバッガが使用するために最適化
コンパイラによってエミットされた情報と同様である。ここで、単一のソースス
テートメントの命令がアノテートされ、ソースステートメントは復元できる。Ｔ
ＡＸｉでは、アノテーションによりタペストリ命令のもつれた網からＸ８６命令
境界を復元することが可能である。したがって、同期例外が仮想Ｘ８６にさらさ
れる時、ＴＡＸｉランタイムシステムはＸ８６命令境界で優勢であるシステム状
態と等価なシステム状態を確立する。状態が正しい命令境界に復元されると、実
行はコンバータ１３６に渡され、コンバータ１３６はその命令境界から実行を再
開することが可能である。
【０５１５】 一部の例では、このアノテーション機構は大量の命令による実行をロールバッ
クし、すべてのＸ８６命令がまだ開始していないと仮定されるか、完全に終了し
たと仮定されるかのいずれかである「安全な」状態を確立する。ロールバック機
構は、単一の副次的な作用が２回適用される可能性のある状態から実行を再開す
ることを避ける。
クし、すべてのＸ８６命令がまだ開始していないと仮定されるか、完全に終了し
たと仮定されるかのいずれかである「安全な」状態を確立する。ロールバック機
構は、単一の副次的な作用が２回適用される可能性のある状態から実行を再開す
ることを避ける。
【０５１６】 コードはそれ自体が「チェックポイント」であり、データベースシステムとい
くらか似た方法で一貫した状態のスナップショットをキャプチャする場合がある
。ついで、ＴＡＸｉコード内の障害の場合には、実行はチェックポイントにロー
ルバックし、コンバータ１３６内で再開することが可能である。
くらか似た方法で一貫した状態のスナップショットをキャプチャする場合がある
。ついで、ＴＡＸｉコード内の障害の場合には、実行はチェックポイントにロー
ルバックし、コンバータ１３６内で再開することが可能である。
【０５１７】 Ｄ．セーフティネット実行 ここ再び図３ｊを参照すると、１つの代替の実施形態では、非同期的な割込み
である場合、ケース３５１またはケース３５４では、Ｘ８６エミュレータ３１６
またはコンバータ１３６がそれぞれ、次のＸ８６命令境界に進んでから割込みを
行うことが可能にする。状態がＸ８６境界で安定すると、ケース３５１のように
実行はＸ８６オペレーティングシステム３０６の中を進行する。代替の実施形態
では、ケース３５１、ケース３５３、およびケース３５４の非同期割り込みの場
合、コードは次のセイフティネットチェックポイントに進んでから例外を行うこ
とが可能である。すべてのタペストリ拡張コンテキストが終了して廃棄可能であ
り、順序がＸ８６アーキテクチャによって保証されないイベントだけが互いに関
して順序を変えることが可能である安定したポイントで、仮想Ｘ８６ ３１０が
「休止に持ち込まれる」というという点で、これらの各々は概念的には同様であ
る。
である場合、ケース３５１またはケース３５４では、Ｘ８６エミュレータ３１６
またはコンバータ１３６がそれぞれ、次のＸ８６命令境界に進んでから割込みを
行うことが可能にする。状態がＸ８６境界で安定すると、ケース３５１のように
実行はＸ８６オペレーティングシステム３０６の中を進行する。代替の実施形態
では、ケース３５１、ケース３５３、およびケース３５４の非同期割り込みの場
合、コードは次のセイフティネットチェックポイントに進んでから例外を行うこ
とが可能である。すべてのタペストリ拡張コンテキストが終了して廃棄可能であ
り、順序がＸ８６アーキテクチャによって保証されないイベントだけが互いに関
して順序を変えることが可能である安定したポイントで、仮想Ｘ８６ ３１０が
「休止に持ち込まれる」というという点で、これらの各々は概念的には同様であ
る。
【０５１８】 例外がＴＡＸｉコード内で発生し、例外ハンドラが、Ｘ８６仮想マシン内で例
外を具体化しなければならないと決定した時、Ｘ８６の状態を設定する責任を持
つエミュレータ３１６内の共通の項目にジャンプし、割込みスタックフレームを
確立し、ＩＤＴにアクセスして制御の移動を実行する。この機能が起動されると
、まず、ＰＳＷ．ＴＡＸｉ＿Ａｃｔｉｖｅを確認することによってＴＡＸｉコー
ドが実行されたかどうかを決定しなければならず、実行されている場合にはＸ８
６マシン状態を再構成し、コンバータ内でＸ８６命令を再実行して同じ例外を再
び起動する、ＴＡＸｉ機能にジャンプする。Ｘ８６命令の再実行は正しいＸ８６
例外状態を確立する。コンバータが開始してＸ８６命令を再実行するといつでも
、例外ハンドラはプローブが失敗したＲＦＥを使用し、プローブタイマイベント
コードを再ロードして、再帰的なプローブ例外が発生することを防ぐ。
外を具体化しなければならないと決定した時、Ｘ８６の状態を設定する責任を持
つエミュレータ３１６内の共通の項目にジャンプし、割込みスタックフレームを
確立し、ＩＤＴにアクセスして制御の移動を実行する。この機能が起動されると
、まず、ＰＳＷ．ＴＡＸｉ＿Ａｃｔｉｖｅを確認することによってＴＡＸｉコー
ドが実行されたかどうかを決定しなければならず、実行されている場合にはＸ８
６マシン状態を再構成し、コンバータ内でＸ８６命令を再実行して同じ例外を再
び起動する、ＴＡＸｉ機能にジャンプする。Ｘ８６命令の再実行は正しいＸ８６
例外状態を確立する。コンバータが開始してＸ８６命令を再実行するといつでも
、例外ハンドラはプローブが失敗したＲＦＥを使用し、プローブタイマイベント
コードを再ロードして、再帰的なプローブ例外が発生することを防ぐ。
【０５１９】 Ｘ８６にさらされない場合がある唯一の例外は、たとえば、ページ不在なしに
満足されるＴＬＢミス、マスキングされないＸ８６浮動小数点例外は伴わないＦ
Ｐ不完全など、ネイティブなタペストリコードによって完全に実行できる例外で
ある。
満足されるＴＬＢミス、マスキングされないＸ８６浮動小数点例外は伴わないＦ
Ｐ不完全など、ネイティブなタペストリコードによって完全に実行できる例外で
ある。
【０５２０】 ＩＸ． コンバータ Ａ．概要 １．パイプライン構造および変換レシピ 図１ｃに与えられたＸ８６ブランチおよびタペストリブランチの、ソフトウェ
アを中心とした図とは対象的に、図９ａは、パイプラインのＸ８６ブランチのハ
ードウェアを中心とした図を示す。図１ｃと図９ａを共に参照すると、コンバー
タおよびタペストリパイプラインは２つの部分に分かれる。図１ｃの左側および
図９ａの上側に示されるように、Ｃ段９０２およびＴ段９０３（集合的に１３４
）、およびＬ段１１０は、パイプラインの上部１３４を形成する。Ｄ段１４０か
らＷ段１５０はパイプラインの下部１２０を形成する。
アを中心とした図とは対象的に、図９ａは、パイプラインのＸ８６ブランチのハ
ードウェアを中心とした図を示す。図１ｃと図９ａを共に参照すると、コンバー
タおよびタペストリパイプラインは２つの部分に分かれる。図１ｃの左側および
図９ａの上側に示されるように、Ｃ段９０２およびＴ段９０３（集合的に１３４
）、およびＬ段１１０は、パイプラインの上部１３４を形成する。Ｄ段１４０か
らＷ段１５０はパイプラインの下部１２０を形成する。
【０５２１】 下部１２０は４つの、比較的には従来型のＲＩＳＣパイプライン１５６、１５
８、１６０、１６２を含み、このセクションＩＸを通じて詳述されるいくつかの
追加の機能および制御を伴う。パイプラインの下部１２０は順序通りに命令を実
行する。依存性はストールによって管理され、ソースオペランドが使用可能でな
い限り、命令がソースオペランドを有しているはずの段を超えて進むことは許可
されていない。
８、１６０、１６２を含み、このセクションＩＸを通じて詳述されるいくつかの
追加の機能および制御を伴う。パイプラインの下部１２０は順序通りに命令を実
行する。依存性はストールによって管理され、ソースオペランドが使用可能でな
い限り、命令がソースオペランドを有しているはずの段を超えて進むことは許可
されていない。
【０５２２】 パイプラインの上部１３４では、命令がフェッチされる。ＰＳＷ．ＩＳＡ１９
４（上のセクションＩＩを参照のこと）が現在ネイティブなタペストリモードを
指定している場合、フェッチされた命令は下部１２０に直接送られる（図１ｃの
パス１３８）。
４（上のセクションＩＩを参照のこと）が現在ネイティブなタペストリモードを
指定している場合、フェッチされた命令は下部１２０に直接送られる（図１ｃの
パス１３８）。
【０５２３】 図９ａはだいたい、ＰＳＷ．ＩＳＡ１９４が現在Ｘ８６モードを指定し、各フ
ェッチされたＸ８６命令が１から９のネイティブな命令のシーケンスに変換され
る場合に関する（図１ｃのパス１３６、図９ａの段１１０、９０２、９０３）。
変換プロセスはＣ段９０２およびＴ段９０３の２つの段で実行される。Ｃ段９０
２は部分的に各Ｘ８６命令を復号化し、それに関する有用な属性を確認する。
ェッチされたＸ８６命令が１から９のネイティブな命令のシーケンスに変換され
る場合に関する（図１ｃのパス１３６、図９ａの段１１０、９０２、９０３）。
変換プロセスはＣ段９０２およびＴ段９０３の２つの段で実行される。Ｃ段９０
２は部分的に各Ｘ８６命令を復号化し、それに関する有用な属性を確認する。
【０５２４】 変換自体はＴ段９０３で、タペストリ命令生成装置ＴＩＧ ｉ１ ９０５およ
びＴＩＧ ｉ２ ９０６という２つの同一のコピー内で発生する。ＴＩＧ ｉ１
９０５およびｉ２ ９０６は、各Ｘ８６命令オペコードおよびアドレスモード
ビットを復号化して、この復号化に基づいて、生成されるべき命令の「レシピ」
を選択する。レシピは１から９の命令長である可能性がある。２つのＴＩＧ ９
０５および９０６の各々は各サイクル内で２つの命令を生成することが可能であ
る。したがって、各サイクル内でレシピの４つの命令が生成できる。たとえば、
Ｘ８６命令が６つのネイティブな命令を生成する場合、ＴＩＧ ｉ０ ９０５は
第１のサイクルで最初の２つを生成し、ＴＩＧ ｉ１ ９０６は第１のサイクル
で第２の２つを生成し、ＴＩＧ ｉ０ ９０５は第２のサイクルで最後の２つを
生成する。命令生成装置ＴＩＧ ｉ１ ９０５およびＴＩＧ ｉ２ ９０６は命
令間の依存性にかかわりなく命令を生成する。これらの依存性は発行バッファ９
０７およびＤ段１４０によって管理される。すべての依存性が解決されるまで、
命令は発行バッファ９０７内に保持される。
びＴＩＧ ｉ２ ９０６という２つの同一のコピー内で発生する。ＴＩＧ ｉ１
９０５およびｉ２ ９０６は、各Ｘ８６命令オペコードおよびアドレスモード
ビットを復号化して、この復号化に基づいて、生成されるべき命令の「レシピ」
を選択する。レシピは１から９の命令長である可能性がある。２つのＴＩＧ ９
０５および９０６の各々は各サイクル内で２つの命令を生成することが可能であ
る。したがって、各サイクル内でレシピの４つの命令が生成できる。たとえば、
Ｘ８６命令が６つのネイティブな命令を生成する場合、ＴＩＧ ｉ０ ９０５は
第１のサイクルで最初の２つを生成し、ＴＩＧ ｉ１ ９０６は第１のサイクル
で第２の２つを生成し、ＴＩＧ ｉ０ ９０５は第２のサイクルで最後の２つを
生成する。命令生成装置ＴＩＧ ｉ１ ９０５およびＴＩＧ ｉ２ ９０６は命
令間の依存性にかかわりなく命令を生成する。これらの依存性は発行バッファ９
０７およびＤ段１４０によって管理される。すべての依存性が解決されるまで、
命令は発行バッファ９０７内に保持される。
【０５２５】 上部１３４は、命令復号化および処理の次の部分を実行する。ブランチが予想
される。Ｘ８６ ＩＰ（命令ポインタまたはプログラムカウンタ）が、生成され
たネイティブの各命令に関連づけられる。ネイティブな命令はいくつかのタグを
与えられ、これは次のセクションＩＸ．Ａ．３で論じられる。いくつかのタイミ
ングクリティカルな例では、ネイティブな命令が部分的に復号化される。
される。Ｘ８６ ＩＰ（命令ポインタまたはプログラムカウンタ）が、生成され
たネイティブの各命令に関連づけられる。ネイティブな命令はいくつかのタグを
与えられ、これは次のセクションＩＸ．Ａ．３で論じられる。いくつかのタイミ
ングクリティカルな例では、ネイティブな命令が部分的に復号化される。
【０５２６】 Ｄ段１４０は発行バッファ９０７を管理し、命令がインターロック考慮を満足
させ、発行バッファ９０８からリリースできる時を決定する。Ｄ段１４０は、同
じマシンサイクルの中で対にできる命令を分析する。Ｄ段１４０は、直線的な制
御フローのセグメントのすべての命令が、連続的なシーケンシャルなストリーム
で低いパイプライン１２０に発行され、直線的なフローのセグメントを破壊する
ブランチは、ストリームの最後の命令としでなければパイプラインに入らないよ
うにする。
させ、発行バッファ９０８からリリースできる時を決定する。Ｄ段１４０は、同
じマシンサイクルの中で対にできる命令を分析する。Ｄ段１４０は、直線的な制
御フローのセグメントのすべての命令が、連続的なシーケンシャルなストリーム
で低いパイプライン１２０に発行され、直線的なフローのセグメントを破壊する
ブランチは、ストリームの最後の命令としでなければパイプラインに入らないよ
うにする。
【０５２７】 Ｒ段１４２は、レジスタファイルからレジスタオペランドを読み取る。 Ａ段１４４は多くの機能を実行する。メモリリファレンスネイティブ命令の場
合、アドレスが計算され、キャッシュアクセスが開始される。「追加」または「
ｏｒ処理」などの簡単な算術論理命令が第１のＡＬＵおよび第２のＡＬＵの中で
実行される。第３のＡＬＵはＡ段１４４の中で作動する。整数の乗算、浮動小数
点の加算および乗算がＡ段１４４の中で実行を開始し、Ｅ段１４８まで継続する
。
合、アドレスが計算され、キャッシュアクセスが開始される。「追加」または「
ｏｒ処理」などの簡単な算術論理命令が第１のＡＬＵおよび第２のＡＬＵの中で
実行される。第３のＡＬＵはＡ段１４４の中で作動する。整数の乗算、浮動小数
点の加算および乗算がＡ段１４４の中で実行を開始し、Ｅ段１４８まで継続する
。
【０５２８】 Ｍ段１４６では、キャッシュアクセスが終了しキャッシュの出力が配置（alig
n)される。シフタは復号化作業を開始する。いくつかの簡単なシフトがＭ段１４
６内で終了する。 Ｅ段１４８では、メモリロードの結果が使用可能になり、他のユニットにバイ
パスする。シフトが終了する。第４のＡＬＵはＥ段１４８で作動する。乗算が終
了する。乗算に関連する任意の累積がＥ段１４８内で実行される。命令が乗算を
コールしない時には、所定の簡単な算術命令および論理命令がＥ段１４８で実行
される。
n)される。シフタは復号化作業を開始する。いくつかの簡単なシフトがＭ段１４
６内で終了する。 Ｅ段１４８では、メモリロードの結果が使用可能になり、他のユニットにバイ
パスする。シフトが終了する。第４のＡＬＵはＥ段１４８で作動する。乗算が終
了する。乗算に関連する任意の累積がＥ段１４８内で実行される。命令が乗算を
コールしない時には、所定の簡単な算術命令および論理命令がＥ段１４８で実行
される。
【０５２９】 次のセクションＩＸ．Ａ．５およびＩＸ．Ｃ．２で論じられるように、Ｗ段１
５０は結果を書き込み、例外を認識し、フラク(frac)情報を収集する。例外を含
む、すべてのアーキテクチャで見える副次的な作用はＷ段まで延期される。たと
えば、キャッシュミスへのメモリアテンダントへのアクセスなど任意のバストラ
ンザクションはＷ段１５０まで延期される。パイプラインの初期に発生した例外
（Ｅ段１４８で発生したゼロによる除算、またはＡ段で発生したページ不在など
）は、認識されたときは発生せず、命令には例外を発生させたというタグが付け
られる（次のセクションＩＸ．Ａ．３で論じられるようにサイドバンド（side−
band）情報を使用して）。命令はパイプラインを下に進行してＷ段１５０に行く
ことが許可される。例外とされた命令がＷ段１５０に達すると、次のセクション
ＩＸ．Ａ．４で論じられるように、例外はレシピのすべての命令に渡って集めら
れる場合もあり、すぐに発生させられる場合もある。
５０は結果を書き込み、例外を認識し、フラク(frac)情報を収集する。例外を含
む、すべてのアーキテクチャで見える副次的な作用はＷ段まで延期される。たと
えば、キャッシュミスへのメモリアテンダントへのアクセスなど任意のバストラ
ンザクションはＷ段１５０まで延期される。パイプラインの初期に発生した例外
（Ｅ段１４８で発生したゼロによる除算、またはＡ段で発生したページ不在など
）は、認識されたときは発生せず、命令には例外を発生させたというタグが付け
られる（次のセクションＩＸ．Ａ．３で論じられるようにサイドバンド（side−
band）情報を使用して）。命令はパイプラインを下に進行してＷ段１５０に行く
ことが許可される。例外とされた命令がＷ段１５０に達すると、次のセクション
ＩＸ．Ａ．４で論じられるように、例外はレシピのすべての命令に渡って集めら
れる場合もあり、すぐに発生させられる場合もある。
【０５３０】 パイプ制御９１０はいくつかの主な機能を実行する。パイプ制御９１０はソー
スオペランドが準備できていない時にパイプライン段をストールし、オペランド
が準備できた時に段が進むことを許可する。パイプ制御９１０は、バイパスツリ
ーの中でソースオペランドが使用可能な場所を決定するバイパスマルチプレクサ
を制御する。パイプ制御９１０は種々の実行段から例外に関する情報を集め、こ
れらの例外に対する対応を調整する。これにはたとえば、予想が間違ったブラン
チを検出すること、予想の間違いが検出された時にパイプラインの適切な段をフ
ラッシュすることなどが含まれる。例外はさらに、次のセクションＩＸ．Ａ．４
で論じられる。
スオペランドが準備できていない時にパイプライン段をストールし、オペランド
が準備できた時に段が進むことを許可する。パイプ制御９１０は、バイパスツリ
ーの中でソースオペランドが使用可能な場所を決定するバイパスマルチプレクサ
を制御する。パイプ制御９１０は種々の実行段から例外に関する情報を集め、こ
れらの例外に対する対応を調整する。これにはたとえば、予想が間違ったブラン
チを検出すること、予想の間違いが検出された時にパイプラインの適切な段をフ
ラッシュすることなどが含まれる。例外はさらに、次のセクションＩＸ．Ａ．４
で論じられる。
【０５３１】 ２．エミュレータ 図９ａおよび図３ａと共に図９ｂを参照すると、ハードウェアコンバータ１３
６およびソフトウェアエミュレータ３１６は共同して、Ｘ８６アーキテクチャの
完全で信頼できる実装を生む。コンバータ１３６は簡単な命令を処理する。エミ
ュレータ３１６はより複雑な命令、命令の間の複雑な相互作用、およびイベント
と命令の間の複雑な相互作用を処理する。
６およびソフトウェアエミュレータ３１６は共同して、Ｘ８６アーキテクチャの
完全で信頼できる実装を生む。コンバータ１３６は簡単な命令を処理する。エミ
ュレータ３１６はより複雑な命令、命令の間の複雑な相互作用、およびイベント
と命令の間の複雑な相互作用を処理する。
【０５３２】 従来のプロセッサが例外をとる時、プロセッサの状態はスタックに保存され、
例外が処理される。実行が例外とされたプロセスに戻る時、プロセッサの状態は
メモリスタックから復元される。
例外が処理される。実行が例外とされたプロセスに戻る時、プロセッサの状態は
メモリスタックから復元される。
【０５３３】 しかしＸ８６のタペストリエミュレーションでは、スタックはこの目的には使
用不可であり、例外機構はＸ８６アーキテクチャで見える記憶域を使用すること
は許可されていない。すべての例外がＷ段１５０の開始によって検出され、Ｗ段
１５０の間に発生させられるが、アーキテクチャで見える副次的な作用は、Ｗ段
１５０の最後までコミットされず、例外に関して保存し復元しなければならない
中間のパイプライン状態の量は非常に限られている。この情報は、エミュレータ
インタフェースレジスタ９１２と呼ばれる特別な目的のプロセッサレジスタの集
合の中に保存され、復元される。エミュレータインタフェースレジスタ９１２は
Ｘ８６命令に関する十分な情報を含み、必要であればエミュレータ３１６はＸ８
６命令を再フェッチし、それ自体で復号化することが可能である。エミュレータ
インタフェースレジスタ９１２は複雑な命令のエミュレーションを起動するとき
にロードされ、一般的には他の例外に関しては意味がない。
用不可であり、例外機構はＸ８６アーキテクチャで見える記憶域を使用すること
は許可されていない。すべての例外がＷ段１５０の開始によって検出され、Ｗ段
１５０の間に発生させられるが、アーキテクチャで見える副次的な作用は、Ｗ段
１５０の最後までコミットされず、例外に関して保存し復元しなければならない
中間のパイプライン状態の量は非常に限られている。この情報は、エミュレータ
インタフェースレジスタ９１２と呼ばれる特別な目的のプロセッサレジスタの集
合の中に保存され、復元される。エミュレータインタフェースレジスタ９１２は
Ｘ８６命令に関する十分な情報を含み、必要であればエミュレータ３１６はＸ８
６命令を再フェッチし、それ自体で復号化することが可能である。エミュレータ
インタフェースレジスタ９１２は複雑な命令のエミュレーションを起動するとき
にロードされ、一般的には他の例外に関しては意味がない。
【０５３４】 エミュレータインタフェースレジスタ９１２のほかに、ＥＰＣレジスタ９１４
はマシンプログラムステータスワード（ＰＳＷ）およびＸ８６プログラムカウン
タ（ＩＰ）の画像を含む。ＥＰＣレジスタ９１４は他の情報の中でも次のビット
フラグを含む。
はマシンプログラムステータスワード（ＰＳＷ）およびＸ８６プログラムカウン
タ（ＩＰ）の画像を含む。ＥＰＣレジスタ９１４は他の情報の中でも次のビット
フラグを含む。
【０５３５】
【表７】
【０５３６】 追加のエミュレータインタフェースレジスタ９１２は、Ｘ８６有効アドレスサ
イズ、メモリアドレス指定モードおよびセグメントに関する情報、命令ポインタ
、ブランチ命令に関するディスプレイスメント（displacement）、イミディエイ
ト（immediate）を伴う命令に関するイミディエイト、ハードウェア変換がター
ンオフされている命令の所定のクラス、命令長、オペコードおよび有効なオペラ
ンドサイズ、命令が関連するロックまたは反復接頭部を有していたかどうかを示
すフラグ、ｍｏｄｒｍおよびＳＩＢバイトに関する情報などを使用可能にする。
イズ、メモリアドレス指定モードおよびセグメントに関する情報、命令ポインタ
、ブランチ命令に関するディスプレイスメント（displacement）、イミディエイ
ト（immediate）を伴う命令に関するイミディエイト、ハードウェア変換がター
ンオフされている命令の所定のクラス、命令長、オペコードおよび有効なオペラ
ンドサイズ、命令が関連するロックまたは反復接頭部を有していたかどうかを示
すフラグ、ｍｏｄｒｍおよびＳＩＢバイトに関する情報などを使用可能にする。
【０５３７】 また、これらのエミュレータインタフェースレジスタ９１２およびＥＰＣ９１
４は、１つの命令と同等な履歴的なコンテキストを提供する。これはプロセッサ
レジスタで実装される１つの深い例外スタックに対応する。次のセクションＩＸ
．Ａ．３およびＩＸ．Ａ．５で論じられるように、命令内のＰＣ（「フラクビッ
ト９３０」）もＥＰＣレジスタ９１４内でキャプチャされる。Ｘ８６命令内で割
り込みが発生した場合でも、例外は２つのタペストリ命令の間の正確な境界で発
生する。例外が発生すると、従来は例外フレーム内のメモリスタックにあふれて
いた情報は、エミュレータインタフェースレジスタ９１２およびＥＰＣ９１４、
タペストリ汎用レジスタ、およびＦＰ ＩＰ／ＯＰ／ＤＰレジスタ内で、アーキ
テクチャでコミットされる（セクションＩＸ．Ｃ．２で論じられる）。したがっ
て、ソフトウェア例外ハンドラは、まったくメモリ例外フレームによらないで、
任意の部分的に実行されたＸ８６命令の、完全な中間状態へのアクセスを有し、
割込み時点で命令を再開することが可能である。エミュレータはフラクビット９
３０命令内ＰＣを確認することによって、Ｘ８６命令が割り込まれた場所を正確
に決定し、したがって、どのタペストリレジスタがどのＸ８６オペランドに対応
するかなどを決定することが可能である。エミュレータ／コンバータインタフェ
ースは、エミュレータが、例外が知らされたレシピの場所を知る必要がないよう
に設計されているが（わずかだが例外もある）、ＦＲＡＣビットはこの情報を使
用可能にする。
４は、１つの命令と同等な履歴的なコンテキストを提供する。これはプロセッサ
レジスタで実装される１つの深い例外スタックに対応する。次のセクションＩＸ
．Ａ．３およびＩＸ．Ａ．５で論じられるように、命令内のＰＣ（「フラクビッ
ト９３０」）もＥＰＣレジスタ９１４内でキャプチャされる。Ｘ８６命令内で割
り込みが発生した場合でも、例外は２つのタペストリ命令の間の正確な境界で発
生する。例外が発生すると、従来は例外フレーム内のメモリスタックにあふれて
いた情報は、エミュレータインタフェースレジスタ９１２およびＥＰＣ９１４、
タペストリ汎用レジスタ、およびＦＰ ＩＰ／ＯＰ／ＤＰレジスタ内で、アーキ
テクチャでコミットされる（セクションＩＸ．Ｃ．２で論じられる）。したがっ
て、ソフトウェア例外ハンドラは、まったくメモリ例外フレームによらないで、
任意の部分的に実行されたＸ８６命令の、完全な中間状態へのアクセスを有し、
割込み時点で命令を再開することが可能である。エミュレータはフラクビット９
３０命令内ＰＣを確認することによって、Ｘ８６命令が割り込まれた場所を正確
に決定し、したがって、どのタペストリレジスタがどのＸ８６オペランドに対応
するかなどを決定することが可能である。エミュレータ／コンバータインタフェ
ースは、エミュレータが、例外が知らされたレシピの場所を知る必要がないよう
に設計されているが（わずかだが例外もある）、ＦＲＡＣビットはこの情報を使
用可能にする。
【０５３８】 複雑なＣＩＳＣ命令は、基本的には他の例外と同じパイプラインおよびアーキ
テクチャ上のインフラストラクチャによって処理される。コンバータ１３６がエ
ミュレータ３１６によって処理されるべき複雑な命令に遭遇すると、コンバータ
１３６は情報をエミュレーションインタフェースレジスタ９１２およびＥＰＣ９
１４の中に保存する。コンバータ１３６はついで、トラップ命令をパイプライン
１２０に発行する。トラップ命令は引数と、実行されるべきハンドラを選択する
トラップベクトル番号（たとえばエミュレータトラップベクトルのうち１つ）を
有し、引数は特定の命令または主なマシンモードに依存する場合がある。トラッ
プ命令は例外をエミュレータ３１６に移動する。トラップ引数はエミュレータ３
１６内のルーチンを選択するために使用される。選択されたルーチンは、コンバ
ータハードウェア１３６のために複雑な命令の作業を実行する。選択されたエミ
ュレーションルーチンは、エミュレーションインタフェースレジスタ９１２およ
びＥＰＣ９１４の内容によって制御される。エミュレータ３１６の中の所定のハ
ンドラは、エミュレーションインタフェースレジスタ９１２およびＥＰＣ９１４
を読取り専用情報をして使用し、すべき動作を決定する。所定のハンドラは、結
果をエミュレータインタフェースレジスタ９１２およびＥＰＣ９１４に書き込む
。エミュレーションルーチンの最後に、ＲＦＥ命令は例外をコンバータ１３６に
戻す。マシン状態はエミュレータインタフェースレジスタ９１２およびＥＰＣ９
１４内の情報に基づいて再確立され、その情報は例外の時点でそこに置かれた情
報である場合もあれば、ハンドラによって変更された情報である場合もある。
テクチャ上のインフラストラクチャによって処理される。コンバータ１３６がエ
ミュレータ３１６によって処理されるべき複雑な命令に遭遇すると、コンバータ
１３６は情報をエミュレーションインタフェースレジスタ９１２およびＥＰＣ９
１４の中に保存する。コンバータ１３６はついで、トラップ命令をパイプライン
１２０に発行する。トラップ命令は引数と、実行されるべきハンドラを選択する
トラップベクトル番号（たとえばエミュレータトラップベクトルのうち１つ）を
有し、引数は特定の命令または主なマシンモードに依存する場合がある。トラッ
プ命令は例外をエミュレータ３１６に移動する。トラップ引数はエミュレータ３
１６内のルーチンを選択するために使用される。選択されたルーチンは、コンバ
ータハードウェア１３６のために複雑な命令の作業を実行する。選択されたエミ
ュレーションルーチンは、エミュレーションインタフェースレジスタ９１２およ
びＥＰＣ９１４の内容によって制御される。エミュレータ３１６の中の所定のハ
ンドラは、エミュレーションインタフェースレジスタ９１２およびＥＰＣ９１４
を読取り専用情報をして使用し、すべき動作を決定する。所定のハンドラは、結
果をエミュレータインタフェースレジスタ９１２およびＥＰＣ９１４に書き込む
。エミュレーションルーチンの最後に、ＲＦＥ命令は例外をコンバータ１３６に
戻す。マシン状態はエミュレータインタフェースレジスタ９１２およびＥＰＣ９
１４内の情報に基づいて再確立され、その情報は例外の時点でそこに置かれた情
報である場合もあれば、ハンドラによって変更された情報である場合もある。
【０５３９】 パイプライン内のネイティブタペストリ命令は、これらがネイティブなタペス
トリバイナリからのものであるかどうかに関しても、これらが生成された元のＸ
８６命令に関しても、また、Ｘ８６レシピの中における場所に関しても、コンテ
キストに依存しないことが望ましい。たとえばデバッギングなど所定のＸ８６の
複雑さがあってもこのコンテキストからの独立性を推進するために、エミュレー
タ３１６は時々、レシピの中間でトリガされ、マシンの状態を１つのタペストリ
命令から次の命令へ移動し、単一のＸ８６命令のすべての結果を収集する。
トリバイナリからのものであるかどうかに関しても、これらが生成された元のＸ
８６命令に関しても、また、Ｘ８６レシピの中における場所に関しても、コンテ
キストに依存しないことが望ましい。たとえばデバッギングなど所定のＸ８６の
複雑さがあってもこのコンテキストからの独立性を推進するために、エミュレー
タ３１６は時々、レシピの中間でトリガされ、マシンの状態を１つのタペストリ
命令から次の命令へ移動し、単一のＸ８６命令のすべての結果を収集する。
【０５４０】 メモリから汎用レジスタへの、Ｘ８６ ＭＯＶ命令の場合を考える。このＸ８
６命令に関するレシピは単一のネイティブな命令、ロードである。メモリロード
はＩ／Ｏ空間に向けられて、再試行されるとプロセッサの状態を変化させる場合
があるので、メモリロード動作を発行するのは１度だけでなければならない。メ
モリロードはセグメント化およびページング（paging）変換ハードウェアを調べ
る。たとえばメモリロード上にＴＬＢミスがあった場合、ロードの実行は妨げら
れる。Ｘ８６ ＥＩＰ情報およびフラクビット９３０はストアされて、命令が再
開されるコンテキストを保存する。（フラクビット９３０およびＸ８６命令の途
中からの再開は、次のセクションＩＸ．Ａ．３およびＩＸ．Ａ．５でさらに詳細
に論じられる）。実行はＴＬＢミスハンドラ（miss handler）に向けられる。最
後に、実行がコンバータ内で再開される。レシピは単一の命令なので、レシピは
最初から再開される。
６命令に関するレシピは単一のネイティブな命令、ロードである。メモリロード
はＩ／Ｏ空間に向けられて、再試行されるとプロセッサの状態を変化させる場合
があるので、メモリロード動作を発行するのは１度だけでなければならない。メ
モリロードはセグメント化およびページング（paging）変換ハードウェアを調べ
る。たとえばメモリロード上にＴＬＢミスがあった場合、ロードの実行は妨げら
れる。Ｘ８６ ＥＩＰ情報およびフラクビット９３０はストアされて、命令が再
開されるコンテキストを保存する。（フラクビット９３０およびＸ８６命令の途
中からの再開は、次のセクションＩＸ．Ａ．３およびＩＸ．Ａ．５でさらに詳細
に論じられる）。実行はＴＬＢミスハンドラ（miss handler）に向けられる。最
後に、実行がコンバータ内で再開される。レシピは単一の命令なので、レシピは
最初から再開される。
【０５４１】 トラップと障害に関するパイプライン制御におけるハードウェア例外ベクトル
化機構（vectoring mechanism）は、例外がエミュレータ３１６で処理されても
、タペストリオペレーティングシステム（図３ａの３１２）で処理されても、ま
たはＸ８６オペレーティングシステム３０６で処理されても、比較的均一である
。したがって、ハードウェアはエミュレータ３１６またはその機能に関してほと
んど知識を有せず、ハードウェアにとってはエミュレータ３１６は別の例外ハン
ドラに過ぎない。違いはソフトウェア自体の中にとどまっている。たとえば、エ
ミュレータ３１６へ入ると、特別なハンドシェークがエミュレーションインタフ
ェースレジスタ９１２およびＥＰＣ９１４を保護して、Ｘ８６コンバータ１３６
の状態をキャプチャし、コンバータ１３６をターンオフしてネイティブモードに
入る。ハードウェアの視点から見れば、エミュレータ３１６を起動して複雑な命
令を処理することと、エミュレータ３１６または別の例外ハンドラを起動して、
最初にコンバータ１３６によって処理された命令の中の例外を処理することの間
にほとんど差はない。
化機構（vectoring mechanism）は、例外がエミュレータ３１６で処理されても
、タペストリオペレーティングシステム（図３ａの３１２）で処理されても、ま
たはＸ８６オペレーティングシステム３０６で処理されても、比較的均一である
。したがって、ハードウェアはエミュレータ３１６またはその機能に関してほと
んど知識を有せず、ハードウェアにとってはエミュレータ３１６は別の例外ハン
ドラに過ぎない。違いはソフトウェア自体の中にとどまっている。たとえば、エ
ミュレータ３１６へ入ると、特別なハンドシェークがエミュレーションインタフ
ェースレジスタ９１２およびＥＰＣ９１４を保護して、Ｘ８６コンバータ１３６
の状態をキャプチャし、コンバータ１３６をターンオフしてネイティブモードに
入る。ハードウェアの視点から見れば、エミュレータ３１６を起動して複雑な命
令を処理することと、エミュレータ３１６または別の例外ハンドラを起動して、
最初にコンバータ１３６によって処理された命令の中の例外を処理することの間
にほとんど差はない。
【０５４２】 このセクションＩＸに記述された技法を組み合せると（セクションＩＸ．Ａ．
３の命令ポインタおよびフラクビット９３０、セクションＩＸ．Ａ．２のエミュ
レータインタフェースレジスタ９１２およびＥＰＣ９１４、およびセクションＩ
Ｘ．Ｂ．１に論じられる一時レジスタを含む）、パイプライン状態をスタック上
にダンプしなくても、例外に際してキャプチャする必要のあるすべてのコンテキ
ストを、事実上使用可能にして検査できるようにする。その代わりに、従来のプ
ロセッサではスタックにスナップショットされていたＸ８６の中間情報は、タペ
ストリのアーキテクチャ上の状態にさらされる。エミュレータ３１６またはタペ
ストリオペレーティングシステム３１２内でネイティブタペストリを実行しても
、エミュレータインタフェースレジスタ９１２は更新されず、このコンテキスト
情報はエミュレータ３１６によってキャプチャすることが可能である。これは、
ＥＰＣ９１４が、たとえばＴＬＢミスなどすべての例外の間で共有されているた
めである。このようにして、エミュレータ３１６は他の例外が知らされている可
能性がある場合、ＥＰＣ９１４をメモリへ書き込むことによってＥＰＣ９１４を
保存する。一時レジスタおよびＸ８６エミュレータインタフェースレジスタは、
上のセクションＩＩＩで論じられたコンテキスト管理技法を使用して、Ｘ８６プ
ロセスの間で管理されている拡張コンテキストの一部である（Ｘ８６の視界の外
にあるネイティブなタペストリコンテキスト）。Ｘ８６命令を再開するために必
要な追加の情報は、保存された命令ポインタおよびフラクビット９３０から導出
することが可能である。
３の命令ポインタおよびフラクビット９３０、セクションＩＸ．Ａ．２のエミュ
レータインタフェースレジスタ９１２およびＥＰＣ９１４、およびセクションＩ
Ｘ．Ｂ．１に論じられる一時レジスタを含む）、パイプライン状態をスタック上
にダンプしなくても、例外に際してキャプチャする必要のあるすべてのコンテキ
ストを、事実上使用可能にして検査できるようにする。その代わりに、従来のプ
ロセッサではスタックにスナップショットされていたＸ８６の中間情報は、タペ
ストリのアーキテクチャ上の状態にさらされる。エミュレータ３１６またはタペ
ストリオペレーティングシステム３１２内でネイティブタペストリを実行しても
、エミュレータインタフェースレジスタ９１２は更新されず、このコンテキスト
情報はエミュレータ３１６によってキャプチャすることが可能である。これは、
ＥＰＣ９１４が、たとえばＴＬＢミスなどすべての例外の間で共有されているた
めである。このようにして、エミュレータ３１６は他の例外が知らされている可
能性がある場合、ＥＰＣ９１４をメモリへ書き込むことによってＥＰＣ９１４を
保存する。一時レジスタおよびＸ８６エミュレータインタフェースレジスタは、
上のセクションＩＩＩで論じられたコンテキスト管理技法を使用して、Ｘ８６プ
ロセスの間で管理されている拡張コンテキストの一部である（Ｘ８６の視界の外
にあるネイティブなタペストリコンテキスト）。Ｘ８６命令を再開するために必
要な追加の情報は、保存された命令ポインタおよびフラクビット９３０から導出
することが可能である。
【０５４３】 ＴＬＢミスハンドラの実行は、例外にされたＸ８６命令を命令キャッシュから
追い出す場合がある。再開すると、命令フェッチは命令キャッシュの中で見失わ
れる場合がある。キャッシュ可能なメモリ内にストアされた命令については、故
意でない副次的な作用はない。キャッシュ不可能なメモリにストアされた命令に
関しては、追加のメモリリファレンスが発生する場合がある。
追い出す場合がある。再開すると、命令フェッチは命令キャッシュの中で見失わ
れる場合がある。キャッシュ可能なメモリ内にストアされた命令については、故
意でない副次的な作用はない。キャッシュ不可能なメモリにストアされた命令に
関しては、追加のメモリリファレンスが発生する場合がある。
【０５４４】 ３．サイドバンド情報。ｆｒａｃビット、命令境界、割込み可能ポイントなど。 図９ａと共に図９ｃおよび図９ｄを参照すると、各命令がパイプの下の段階に
降りていくと、ネイティブ命令へ変換する間に生じたいくつかのアノテーション
および状態情報のビット９２０が付随する場合がある。これらの追加ビット９２
０は「サイドバンド」情報と呼ばれる。サイドバンド情報はＸ８６命令に関して
上部の１３４の中で作成され、ＴＩＧ９０５、９０６からパイプ制御９１０にフ
ィードされた矢印９２２および、パイプ制御９１０からパイプラインの実行ユニ
ットへフィードされた矢印９２３によって示されている。ネイティブモードの実
行の間、サイドバンド情報はネイティブモードの復号器によって復号化された３
２ビット命令としても生成される（図１ｃの１３２、１３８）。サイドバンドの
補足９２０を伴う完全な命令は「フォーマット化された命令」と呼ばれる。
降りていくと、ネイティブ命令へ変換する間に生じたいくつかのアノテーション
および状態情報のビット９２０が付随する場合がある。これらの追加ビット９２
０は「サイドバンド」情報と呼ばれる。サイドバンド情報はＸ８６命令に関して
上部の１３４の中で作成され、ＴＩＧ９０５、９０６からパイプ制御９１０にフ
ィードされた矢印９２２および、パイプ制御９１０からパイプラインの実行ユニ
ットへフィードされた矢印９２３によって示されている。ネイティブモードの実
行の間、サイドバンド情報はネイティブモードの復号器によって復号化された３
２ビット命令としても生成される（図１ｃの１３２、１３８）。サイドバンドの
補足９２０を伴う完全な命令は「フォーマット化された命令」と呼ばれる。
【０５４５】 アーキテクチャでさらされたネイティブな命令フォーマット（たとえば、アセ
ンブリ言語プログラマに）、ロード／ストアディスプレイスメント、算術／論理
イミディエイト、およびＰＣ関連のブランチのディスプレイスメントのために、
６ビットのフィールドを有する。Ｘ８６は８ビット、１６ビットおよび３２ビッ
トのイミディエイトおよびディスプレイスメントを提供する。ＴＩＧ９０５、９
０６およびネイティブタペストリ命令復号器１３２、１３８は、これらのディス
プレイスメントおよびイミディエイトを３２ビット９２４に拡張する。この拡張
されたディスプレイスメントまたはイミディエイト９２４は、サイドバンド情報
として、ネイティブインストラクションまでパイプラインの段を下へ降りていく
。パイプラインの下部１２０の中の命令は、そのほかの点では、アーキテクチャ
にさらされたネイティブタペストリ命令と同じである。
ンブリ言語プログラマに）、ロード／ストアディスプレイスメント、算術／論理
イミディエイト、およびＰＣ関連のブランチのディスプレイスメントのために、
６ビットのフィールドを有する。Ｘ８６は８ビット、１６ビットおよび３２ビッ
トのイミディエイトおよびディスプレイスメントを提供する。ＴＩＧ９０５、９
０６およびネイティブタペストリ命令復号器１３２、１３８は、これらのディス
プレイスメントおよびイミディエイトを３２ビット９２４に拡張する。この拡張
されたディスプレイスメントまたはイミディエイト９２４は、サイドバンド情報
として、ネイティブインストラクションまでパイプラインの段を下へ降りていく
。パイプラインの下部１２０の中の命令は、そのほかの点では、アーキテクチャ
にさらされたネイティブタペストリ命令と同じである。
【０５４６】 多数命令生成装置９０５、９０６は、一度に単一のＸ８６命令に関して動作し
、共同して、そのＸ８６命令から最高で４つのネイティブタペストリ命令を生成
することが可能である。各ネイティブな命令は、ネイティブな命令の元となった
Ｘ８６命令に関するＩＰ値を示すマーカでタグを付けられている。簡単な１実施
形態では、各命令は３２ビット値のＩＰおよび４つのフラクビット９３０を有す
る（フラクビット９３０はこのセクションＩＸ．Ａ．３の後半で説明される）。
別の実施形態では、３２のＩＰ値レジスタの組が提供され（８つのパイプライン
段に対して、４つのパイプラインをかける）、各々はＸ８６のＩＰ値を保持する
。レシピの各ネイティブ命令は、ネイティブ命令が変換された元のＸ８６命令の
ＩＰ値を保持するＩＰ値レジスタを指すポインタを有する。レシピの最後の命令
がリタイアすると、Ｘ８６命令に関するＩＰ値レジスタは解放される。Ｘ８６命
令がコンバータに入ると、自由ＩＰ値レジスタのうち１つが割りつけられ、現行
のＸ８６のＩＰ値でスタンプ（stamp）される。
、共同して、そのＸ８６命令から最高で４つのネイティブタペストリ命令を生成
することが可能である。各ネイティブな命令は、ネイティブな命令の元となった
Ｘ８６命令に関するＩＰ値を示すマーカでタグを付けられている。簡単な１実施
形態では、各命令は３２ビット値のＩＰおよび４つのフラクビット９３０を有す
る（フラクビット９３０はこのセクションＩＸ．Ａ．３の後半で説明される）。
別の実施形態では、３２のＩＰ値レジスタの組が提供され（８つのパイプライン
段に対して、４つのパイプラインをかける）、各々はＸ８６のＩＰ値を保持する
。レシピの各ネイティブ命令は、ネイティブ命令が変換された元のＸ８６命令の
ＩＰ値を保持するＩＰ値レジスタを指すポインタを有する。レシピの最後の命令
がリタイアすると、Ｘ８６命令に関するＩＰ値レジスタは解放される。Ｘ８６命
令がコンバータに入ると、自由ＩＰ値レジスタのうち１つが割りつけられ、現行
のＸ８６のＩＰ値でスタンプ（stamp）される。
【０５４７】 別の実施形態では、命令ポインタマーカは最適化され、命令がコンバータ１３
６によって生成された順序に関する所定の制約を認識する。命令がパイプライン
を下へ流れる時、命令は下から上、左から右の順序で維持される。ブランチはす
べて、もっとも右側のパイプラインにある。したがって、パイプラインの水平の
スライスの各々の中ではすべての命令が順序どおりであり、シーケンシャルな流
れの部分を反映する。ブランチ命令はつねに、パイプライン段のもっとも若い命
令である。したがって、所与の段の中にあるすべての命令に関するＩＰは、もっ
とも左のパイプライン内の命令のＩＰ値と、最高で４５を加算した値に等しい（
各々が最高で１５バイト長の、３つの追加のシーケンシャルなＸ８６命令）。こ
の実施形態では、各段１４０〜１５０は、最も左の命令のＩＰ値を有し（ＰＣ列
９２５）、他の３つのパイプ内にある命令は、各々累積された命令長値を有する
。その段に関するＰＣ９２５と累積された命令長の合計は、対応する命令にＩＰ
値を与える。
６によって生成された順序に関する所定の制約を認識する。命令がパイプライン
を下へ流れる時、命令は下から上、左から右の順序で維持される。ブランチはす
べて、もっとも右側のパイプラインにある。したがって、パイプラインの水平の
スライスの各々の中ではすべての命令が順序どおりであり、シーケンシャルな流
れの部分を反映する。ブランチ命令はつねに、パイプライン段のもっとも若い命
令である。したがって、所与の段の中にあるすべての命令に関するＩＰは、もっ
とも左のパイプライン内の命令のＩＰ値と、最高で４５を加算した値に等しい（
各々が最高で１５バイト長の、３つの追加のシーケンシャルなＸ８６命令）。こ
の実施形態では、各段１４０〜１５０は、最も左の命令のＩＰ値を有し（ＰＣ列
９２５）、他の３つのパイプ内にある命令は、各々累積された命令長値を有する
。その段に関するＰＣ９２５と累積された命令長の合計は、対応する命令にＩＰ
値を与える。
【０５４８】 別の実施形態では、各命令は長さを有する。全体を読み取る間、レシピの終わ
りマーカでマーキングされた各命令の後で、ＩＰ値は長さカウントによってイン
クリメントされる（次に論じる）。４つのパイプライン１５６〜１６２を下へ移
動するシーケンシャルなグループ（ｉ０〜ｉ３）の中の各命令は合わせて、ゼロ
から１５の命令長を有する。パイプ１３４の一番上で、Ｘ８６命令の長さは各Ｘ
８６レシピの最後の命令の上にタグとして付けられ、最後でない／９２６ネイテ
ィブ命令は、その長さタグをゼロに設定する。
りマーカでマーキングされた各命令の後で、ＩＰ値は長さカウントによってイン
クリメントされる（次に論じる）。４つのパイプライン１５６〜１６２を下へ移
動するシーケンシャルなグループ（ｉ０〜ｉ３）の中の各命令は合わせて、ゼロ
から１５の命令長を有する。パイプ１３４の一番上で、Ｘ８６命令の長さは各Ｘ
８６レシピの最後の命令の上にタグとして付けられ、最後でない／９２６ネイテ
ィブ命令は、その長さタグをゼロに設定する。
【０５４９】 パイプラインのＤ段からＷ段１４０〜１５０内のネイティブ命令は、マーカ９
２６を有し、各Ｘ８６命令に関してレシピ内の最後の命令を示す。各命令上のレ
シピの最後マーカはＸ８６＿ＣＯＭＰＬＥＴＥＤ９２６と呼ばれる。セクション
ＩＸ．ＣからＩＸ．Ｅに論じられるように、この指示は、命令境界を示すために
使用され、命令境界は、信号ステッピングを制御し、実行が割り込まれる可能性
のあるポイントなどを示すために使用される。
２６を有し、各Ｘ８６命令に関してレシピ内の最後の命令を示す。各命令上のレ
シピの最後マーカはＸ８６＿ＣＯＭＰＬＥＴＥＤ９２６と呼ばれる。セクション
ＩＸ．ＣからＩＸ．Ｅに論じられるように、この指示は、命令境界を示すために
使用され、命令境界は、信号ステッピングを制御し、実行が割り込まれる可能性
のあるポイントなどを示すために使用される。
【０５５０】 Ｘ８６は、所定の長い実行命令の部分的な実行の間、所定のポイントで割り込
み可能である。たとえば、Ｘ８６文字列命令は、文字列の移動または比較の現在
のバイトのアドレスなど、文字列のオペランドごとに一回変化するアーキテクチ
ャで目に見える状態で、所定の反復境界において割り込むことが可能である。Ｘ
８６は、このような命令が割り込みされたり、部分的に実行された命令内で単一
ステップされたりした後、通常の目に見えるＸ８６状態を使用して再開されるこ
とを可能にする。パイプラインのＤ段からＷ段１４０〜１５０内のネイティブな
命令は、これらの割込み可能なポイントを示すマーカ９９０を保持する。これら
のレシピの終わりマーカ９２６および、割込み可能反復境界マーカ９９０はＷ段
１５０内で使用され、次にセクションＩＸ．Ｃで論じられるように適切な時に割
込みを発生させる。
み可能である。たとえば、Ｘ８６文字列命令は、文字列の移動または比較の現在
のバイトのアドレスなど、文字列のオペランドごとに一回変化するアーキテクチ
ャで目に見える状態で、所定の反復境界において割り込むことが可能である。Ｘ
８６は、このような命令が割り込みされたり、部分的に実行された命令内で単一
ステップされたりした後、通常の目に見えるＸ８６状態を使用して再開されるこ
とを可能にする。パイプラインのＤ段からＷ段１４０〜１５０内のネイティブな
命令は、これらの割込み可能なポイントを示すマーカ９９０を保持する。これら
のレシピの終わりマーカ９２６および、割込み可能反復境界マーカ９９０はＷ段
１５０内で使用され、次にセクションＩＸ．Ｃで論じられるように適切な時に割
込みを発生させる。
【０５５１】 各タペストリ命令は例外タグ９２７を有する。命令が例外を発生させた場合、
タグ９２７は最も高い優先順位の例外ベクトルの値を有する。各実行パイプライ
ンおよび各パイプライン内の各段は例外タグ９２７を有する。各パイプラインは
ストアされた、異なる例外を検出する場合があるので、各パイプラインに特定の
フォーマットが一意的にある。ほとんどのパイプラインは、ベクトル番号と同様
な一意的な識別子をストアするだけである。この例外情報は命令と共にパイプラ
インを下へ流れる。Ｅ段１４８では、最後の例外情報が得られる。すべてのパイ
プラインに関するＥ段情報は、経過時間によって優先順位が付けられ、アクショ
ン可能な例外を伴う最も古い命令を選択する。この単一の命令に関する例外は再
び、アーキテクチャ上の優先順位によって優先順位を付けられる。もっとも高い
優先順位の例外が発生し、残りは待ち行列に加えられる。
タグ９２７は最も高い優先順位の例外ベクトルの値を有する。各実行パイプライ
ンおよび各パイプライン内の各段は例外タグ９２７を有する。各パイプラインは
ストアされた、異なる例外を検出する場合があるので、各パイプラインに特定の
フォーマットが一意的にある。ほとんどのパイプラインは、ベクトル番号と同様
な一意的な識別子をストアするだけである。この例外情報は命令と共にパイプラ
インを下へ流れる。Ｅ段１４８では、最後の例外情報が得られる。すべてのパイ
プラインに関するＥ段情報は、経過時間によって優先順位が付けられ、アクショ
ン可能な例外を伴う最も古い命令を選択する。この単一の命令に関する例外は再
び、アーキテクチャ上の優先順位によって優先順位を付けられる。もっとも高い
優先順位の例外が発生し、残りは待ち行列に加えられる。
【０５５２】 段に関するＡＰＣ列９２８は、「代替のＰＣ」、すなわちこの段のグループ内
で最高で１つのブランチに関連づけられた代替のパスに関する命令ポインタを示
す。あるブランチがとられていると予想される場合、代替のＰＣはシーケンシャ
ルなＰＣであり、命令はブランチに従う。とられていないと予想されるブランチ
の場合には、ＡＰＣはブランチのターゲットである。（任意のパイプライン段に
は１つのブランチしかある可能性はなく、単一のＡＰＣで段の４つの命令を十分
にカバーできることを思い出されたい）。いつでも、ブランチが間違って予想さ
れたと決定された場合、パイプラインの若い命令はすべてフラッシュされ、実行
はＡＰＣ９２８によって示された命令で再開する。
で最高で１つのブランチに関連づけられた代替のパスに関する命令ポインタを示
す。あるブランチがとられていると予想される場合、代替のＰＣはシーケンシャ
ルなＰＣであり、命令はブランチに従う。とられていないと予想されるブランチ
の場合には、ＡＰＣはブランチのターゲットである。（任意のパイプライン段に
は１つのブランチしかある可能性はなく、単一のＡＰＣで段の４つの命令を十分
にカバーできることを思い出されたい）。いつでも、ブランチが間違って予想さ
れたと決定された場合、パイプラインの若い命令はすべてフラッシュされ、実行
はＡＰＣ９２８によって示された命令で再開する。
【０５５３】 サイドバンド９２０はまた、たとえば、レシピ内の特定のネイティブ命令がハ
ードウェア割込みまたは、それに関連する単一ステップ例外を有するかどうかを
示す、Ｘ８６命令制御情報に関連する情報も保持する。またサイドバンドは、た
とえば浮動小数点スタックタグマップ、浮動小数点データポインタおよび命令ポ
インタ、および浮動小数点オペコード情報など、多くのＸ８６浮動小数点実装の
機能を制御するためにも使用される。サイドバンド情報９２０はコンバータから
の状態を含み、Ｘ８６浮動小数点スタックとネイティブなタペストリフラットレ
ジスタファイルの間のマッピングも管理する。たとえば、命令がＸ８６浮動小数
点スタック上に情報をプッシュするかそこからポップした場合、コンバータはサ
イドバンド情報を使用してそのマップへの変化を、パイプラインの上部１３４内
で管理する。コンテキストが切り換えられた時または、マップを完全に変更する
必要のあるエミュレートされた命令の間、新しいマップ情報はサイドバンド情報
１２０を使用して実行ユニットとコンバータ１３４の間で通信される。
ードウェア割込みまたは、それに関連する単一ステップ例外を有するかどうかを
示す、Ｘ８６命令制御情報に関連する情報も保持する。またサイドバンドは、た
とえば浮動小数点スタックタグマップ、浮動小数点データポインタおよび命令ポ
インタ、および浮動小数点オペコード情報など、多くのＸ８６浮動小数点実装の
機能を制御するためにも使用される。サイドバンド情報９２０はコンバータから
の状態を含み、Ｘ８６浮動小数点スタックとネイティブなタペストリフラットレ
ジスタファイルの間のマッピングも管理する。たとえば、命令がＸ８６浮動小数
点スタック上に情報をプッシュするかそこからポップした場合、コンバータはサ
イドバンド情報を使用してそのマップへの変化を、パイプラインの上部１３４内
で管理する。コンテキストが切り換えられた時または、マップを完全に変更する
必要のあるエミュレートされた命令の間、新しいマップ情報はサイドバンド情報
１２０を使用して実行ユニットとコンバータ１３４の間で通信される。
【０５５４】 各ネイティブタペストリ命令が、Ｔ段９０３の中の命令生成装置９０５、９０
６によって発行バッファ９０８内に生成され、下パイプライン１２０で実行され
ると、命令は、ゼロから１５の４ビットのシーケンス番号でタグを付けられ、発
生元のＸ８６命令に関してレシピ内のネイティブな命令のシーケンシャルな位置
を示す。この４ビットのシーケンス番号は「フラクビット」９３０と呼ばれる。
フラクビット９３０は次のセクションＩＸ．Ａ．５でさらに詳細に説明されるよ
うに、例外の後で、部分的に終了したＸ８６命令を再開させるために使用される
。フラクレジスタ９３１は、各ネイティブ命令が生成されるとゼロからカウント
アップし、Ｘ８６命令が終了するとゼロにリセットし、対応するネイティブ命令
に関してフラクビット９３０を生成するカウンタである。フラク制御論理９３２
は、フラクレジスタ９３１をインクリメントし、ネイティブな命令をカウントオ
フし、そのカウントを命令生成装置９０５、９０６へ供給する。命令生成装置９
０５、９０６は、命令が発行バッファ９０７に供給されると、命令にフラク値９
３０でタグを付ける。
６によって発行バッファ９０８内に生成され、下パイプライン１２０で実行され
ると、命令は、ゼロから１５の４ビットのシーケンス番号でタグを付けられ、発
生元のＸ８６命令に関してレシピ内のネイティブな命令のシーケンシャルな位置
を示す。この４ビットのシーケンス番号は「フラクビット」９３０と呼ばれる。
フラクビット９３０は次のセクションＩＸ．Ａ．５でさらに詳細に説明されるよ
うに、例外の後で、部分的に終了したＸ８６命令を再開させるために使用される
。フラクレジスタ９３１は、各ネイティブ命令が生成されるとゼロからカウント
アップし、Ｘ８６命令が終了するとゼロにリセットし、対応するネイティブ命令
に関してフラクビット９３０を生成するカウンタである。フラク制御論理９３２
は、フラクレジスタ９３１をインクリメントし、ネイティブな命令をカウントオ
フし、そのカウントを命令生成装置９０５、９０６へ供給する。命令生成装置９
０５、９０６は、命令が発行バッファ９０７に供給されると、命令にフラク値９
３０でタグを付ける。
【０５５５】 上方に流れるサイドバンド情報には、データおよび制御フローという２つのク
ラスがある。制御フローサイドバンド情報は、「パイプラインの下部がフラッシ
ュされていること」、または「上部１３４を含めた全パイプラインがフラッシュ
されていること」、および実行を再開する新しいプログラムカウンタを示す。こ
の上方に流れる制御フローの具体的な例は、次のセクションＩＸ．Ｂ．５および
ＩＸ．Ｂ．６内で論じられる。
ラスがある。制御フローサイドバンド情報は、「パイプラインの下部がフラッシ
ュされていること」、または「上部１３４を含めた全パイプラインがフラッシュ
されていること」、および実行を再開する新しいプログラムカウンタを示す。こ
の上方に流れる制御フローの具体的な例は、次のセクションＩＸ．Ｂ．５および
ＩＸ．Ｂ．６内で論じられる。
【０５５６】 追加のサイドバンド情報が図９ｄに示されている。サイドバンド９２０の２つ
の具体的な要素が次のセクションＩＸ．Ａ．６（ロードおよびストア命令に関す
る）および、ＩＸ．Ｃ．２（浮動小数点情報に関する）で論じられる。 ４．割り込み、トラップ、および例外
の具体的な要素が次のセクションＩＸ．Ａ．６（ロードおよびストア命令に関す
る）および、ＩＸ．Ｃ．２（浮動小数点情報に関する）で論じられる。 ４．割り込み、トラップ、および例外
【０５５７】 例外は、Ｘ８６命令の細分性または割込み可能なポイントの細分性で報告され
る。ネイティブな例外は（ハードウェアの割込み、実行障害およびトラップ）は
、このネイティブな命令がＸ８６レシピの一部である場合でも、任意のネイティ
ブ命令境界上で知らされる可能性がる。しかしＸ８６例外は、Ｘ８６プログラマ
にはＸ８６境界上で発生した時に見える。これは、レシピ内のすべてのネイティ
ブ命令が完全に実行されることを必要としない。そのかわりに、レシピ内の後半
の命令が終了しなくても、対応する障害が認識されるとＸ８６障害はすぐに表面
化する。しかしＸ８６トラップは、レシピ内のネイティブ命令のすべてが終了す
るまで延期される（エミュレータによって）。このセクション４では主にＸ８６
例外を扱う。
る。ネイティブな例外は（ハードウェアの割込み、実行障害およびトラップ）は
、このネイティブな命令がＸ８６レシピの一部である場合でも、任意のネイティ
ブ命令境界上で知らされる可能性がる。しかしＸ８６例外は、Ｘ８６プログラマ
にはＸ８６境界上で発生した時に見える。これは、レシピ内のすべてのネイティ
ブ命令が完全に実行されることを必要としない。そのかわりに、レシピ内の後半
の命令が終了しなくても、対応する障害が認識されるとＸ８６障害はすぐに表面
化する。しかしＸ８６トラップは、レシピ内のネイティブ命令のすべてが終了す
るまで延期される（エミュレータによって）。このセクション４では主にＸ８６
例外を扱う。
【０５５８】 例外には障害とトラップの２つの種類がある。例外に特有の副次的な作用以外
では、障害はＸ８６命令の実行をアンワインドする。トラップは、Ｘ８６命令が
終了するまで遅延される。障害およびトラップは、レシピの個別のネイティブ命
令が発生すると知らせることが可能である。
では、障害はＸ８６命令の実行をアンワインドする。トラップは、Ｘ８６命令が
終了するまで遅延される。障害およびトラップは、レシピの個別のネイティブ命
令が発生すると知らせることが可能である。
【０５５９】 所定の障害クラスに関しては（たとえば、次のセクションＩＸ．Ｂ．５に論じ
られるＬＯＯＰ命令および、ページ不在に関する条件コードの復元など）、エミ
ュレータ３１６は全Ｘ８６命令をアンワインドし、障害をＸ８６に表面化する。
たとえばＴＬＢミスなど他の障害クラスに関しては、エミュレータ３１６がその
障害を処理し、ついでレシピ内で継続し、障害を起こしたネイティブ命令を再試
行し、フラクビット９３０を使用して再開すべきネイティブ命令を決定する。障
害がＸ８６オペレーティングシステムに表面化されるべき時は、エミュレータ３
１６はエラーコードを含めて（場合によっては）、Ｘ８６互換スタックフレーム
情報を構築する。
られるＬＯＯＰ命令および、ページ不在に関する条件コードの復元など）、エミ
ュレータ３１６は全Ｘ８６命令をアンワインドし、障害をＸ８６に表面化する。
たとえばＴＬＢミスなど他の障害クラスに関しては、エミュレータ３１６がその
障害を処理し、ついでレシピ内で継続し、障害を起こしたネイティブ命令を再試
行し、フラクビット９３０を使用して再開すべきネイティブ命令を決定する。障
害がＸ８６オペレーティングシステムに表面化されるべき時は、エミュレータ３
１６はエラーコードを含めて（場合によっては）、Ｘ８６互換スタックフレーム
情報を構築する。
【０５６０】 最終ではないネイティブ命令／９２６内のトラップは、概念的にはＸ８６命令
の中間の例外に対応する。例外は、Ｘ８６命令境界９２６（または割り込み可能
なポイント９９０）において、Ｘ８６環境の上方にしか知らされないので、レシ
ピの残りの命令が終了してから（おそらくエミュレータ３１６内でハンドラを起
動して）、例外がＸ８６環境に表面化する。たとえば、デバッグハードウェア内
のアドレスの比較は、すぐにトラップをエミュレータ３１６内に生成し、そこで
トラップハンドラは報告されるべき情報を収集する。ついで実行が再開し、通常
はＸ８６命令の最後にトラップがＸ８６環境に表面化される。レシピの最終のネ
イティブ命令９２６のトラップは、典型的には、Ｘ８６環境に表面化される。た
とえば、Ｘ８６単一ステップ例外は典型的には、レシピの最終のネイティブ命令
９２６で発生する。
の中間の例外に対応する。例外は、Ｘ８６命令境界９２６（または割り込み可能
なポイント９９０）において、Ｘ８６環境の上方にしか知らされないので、レシ
ピの残りの命令が終了してから（おそらくエミュレータ３１６内でハンドラを起
動して）、例外がＸ８６環境に表面化する。たとえば、デバッグハードウェア内
のアドレスの比較は、すぐにトラップをエミュレータ３１６内に生成し、そこで
トラップハンドラは報告されるべき情報を収集する。ついで実行が再開し、通常
はＸ８６命令の最後にトラップがＸ８６環境に表面化される。レシピの最終のネ
イティブ命令９２６のトラップは、典型的には、Ｘ８６環境に表面化される。た
とえば、Ｘ８６単一ステップ例外は典型的には、レシピの最終のネイティブ命令
９２６で発生する。
【０５６１】 例外とされた命令がその例外タグ９２７と共にＷ段１５０に到達すると、「フ
ラク更新」制御論理９３３が応答する。例外が、タペストリ命令について即時の
応答を必要とする場合（レシピの最終命令に関する任意の例外、または障害）、
上のセクションＩＸ．Ａ．２に論じられたように、例外がすぐに生じ、障害を命
令内で修復するために、実行はエミュレータ３１６の中にベクトルを向ける。例
外がレシピの最後ではない命令／９２６上のトラップであった場合、ネイティブ
マシンはネイティブ命令境界上ですぐに例外に応答するが、エミュレータ３１６
は次のＸ８６命令境界９２６または、Ｘ８６命令の次の割込み可能なポイントに
応答をゆだねる。Ｘ８６例外（トラップ）がＸ８６命令の最後に到達するために
多数のネイティブ命令を超えて遅延されなければならない場合、１実施形態では
エミュレータ３１６は、次のセクションＩＸ．Ｃで論じられる方法で、Ｘ８６単
一ステップ機能を使用して遅延を実行する。別の実施形態では、例外はフラク更
新論理９３３内に保留され、実行は現行の命令のレシピの最後まで、または次の
割込み可能なポイントまで進むことが許可される。いずれの実施形態でも、この
前進が現行のＸ８６命令の最後９２６まで進む場合、ＩＰ値はインクリメントさ
れて次の命令を指し、フラクレジスタ９３１はゼロに消去されて次の命令の始め
を示し、これによって、Ｘ８６によってさらされたＩＰ値をエミュレートする。
収集された例外が発生し、例外はエミュレータ３１６内にトラップする。例外が
エミュレータ３１６によって処理できる場合は、実行は継続する。エミュレータ
３１６が例外を修正することが不可能な場合は、エミュレータ３１６はスタック
上にＸ８６例外フレームを構築し、制御のベクトルをＸ８６オペレーティングシ
ステムに向ける。
ラク更新」制御論理９３３が応答する。例外が、タペストリ命令について即時の
応答を必要とする場合（レシピの最終命令に関する任意の例外、または障害）、
上のセクションＩＸ．Ａ．２に論じられたように、例外がすぐに生じ、障害を命
令内で修復するために、実行はエミュレータ３１６の中にベクトルを向ける。例
外がレシピの最後ではない命令／９２６上のトラップであった場合、ネイティブ
マシンはネイティブ命令境界上ですぐに例外に応答するが、エミュレータ３１６
は次のＸ８６命令境界９２６または、Ｘ８６命令の次の割込み可能なポイントに
応答をゆだねる。Ｘ８６例外（トラップ）がＸ８６命令の最後に到達するために
多数のネイティブ命令を超えて遅延されなければならない場合、１実施形態では
エミュレータ３１６は、次のセクションＩＸ．Ｃで論じられる方法で、Ｘ８６単
一ステップ機能を使用して遅延を実行する。別の実施形態では、例外はフラク更
新論理９３３内に保留され、実行は現行の命令のレシピの最後まで、または次の
割込み可能なポイントまで進むことが許可される。いずれの実施形態でも、この
前進が現行のＸ８６命令の最後９２６まで進む場合、ＩＰ値はインクリメントさ
れて次の命令を指し、フラクレジスタ９３１はゼロに消去されて次の命令の始め
を示し、これによって、Ｘ８６によってさらされたＩＰ値をエミュレートする。
収集された例外が発生し、例外はエミュレータ３１６内にトラップする。例外が
エミュレータ３１６によって処理できる場合は、実行は継続する。エミュレータ
３１６が例外を修正することが不可能な場合は、エミュレータ３１６はスタック
上にＸ８６例外フレームを構築し、制御のベクトルをＸ８６オペレーティングシ
ステムに向ける。
【０５６２】 所定の単一ステップ例外がコンバータによって導入され、エミュレータ３１６
内の作業をトリガする。次のセクションＩＸ．Ｅに論じられるように、コンバー
タ１３６はエミュレータ３１６内にベクトルを向け、エミュレータ３１６は単一
ステッピングを起動して次のＸ８６命令の後に制御を得るが、次の命令はコンバ
ートされるかエミュレートされている可能性がある。最終的にレシピの最後９２
６に到達すると、Ｘ８６単一ステップ例外はエミュレータ３１６にベクトルを向
け、エミュレータ３１６はＸ８６命令の途中で生じた状態を処理する。この機構
の特定の例は、次のセクションＩＸ．Ｃ．１およびＩＸ．Ｅ．２で論じられる。
内の作業をトリガする。次のセクションＩＸ．Ｅに論じられるように、コンバー
タ１３６はエミュレータ３１６内にベクトルを向け、エミュレータ３１６は単一
ステッピングを起動して次のＸ８６命令の後に制御を得るが、次の命令はコンバ
ートされるかエミュレートされている可能性がある。最終的にレシピの最後９２
６に到達すると、Ｘ８６単一ステップ例外はエミュレータ３１６にベクトルを向
け、エミュレータ３１６はＸ８６命令の途中で生じた状態を処理する。この機構
の特定の例は、次のセクションＩＸ．Ｃ．１およびＩＸ．Ｅ．２で論じられる。
【０５６３】 エミュレータはまた、他のインスタンスの中の例外によっても起動される。た
とえば、Ｘ８６命令が割込みフラグの書込みを要求すると、コンバータは単一ス
テップのトラップをエミュレータ３１６内に生成する。エミュレータ３１６は割
込みフラグ値をエミュレータインタフェースレジスタに書き込む。この値は、エ
ミュレータ３１６ＲＦＥがコンバータに戻った時に、実際のプロセッサレジスタ
にロードされる。他の例は次のセクションＩＸ．Ｂ．５およびＩＸ．Ｂ．６に論
じられる。
とえば、Ｘ８６命令が割込みフラグの書込みを要求すると、コンバータは単一ス
テップのトラップをエミュレータ３１６内に生成する。エミュレータ３１６は割
込みフラグ値をエミュレータインタフェースレジスタに書き込む。この値は、エ
ミュレータ３１６ＲＦＥがコンバータに戻った時に、実際のプロセッサレジスタ
にロードされる。他の例は次のセクションＩＸ．Ｂ．５およびＩＸ．Ｂ．６に論
じられる。
【０５６４】 ５．ｆｒａｃビットおよびレシピの継続 上のセクションＩＸ．Ａ．３で詳細に論じたように図９ａおよび図９ｂを再び
参照すると、レシピの個別のタペストリ命令はフラクビット９３０でタグを付け
られ、Ｘ８６レシピ内のネイティブ命令のシーケンス番号を示す。したがって、
命令の内部動作がコンテキストから独立していたとしても、フラクビット９３０
はコンテキストスタンプとして機能し、レシピ内の命令が発生した元を特定する
。
参照すると、レシピの個別のタペストリ命令はフラクビット９３０でタグを付け
られ、Ｘ８６レシピ内のネイティブ命令のシーケンス番号を示す。したがって、
命令の内部動作がコンテキストから独立していたとしても、フラクビット９３０
はコンテキストスタンプとして機能し、レシピ内の命令が発生した元を特定する
。
【０５６５】 典型的には、Ａ段１４４からＷ段１５０で命令が例外を発生させた時、命令の
例外タグは例外の性質を反映するように設定され、タグはＷ段１５０内で認識さ
れる。例外を開始する一部として、命令を例外とするためのフラクビット９３０
は、ＥＰＣ９１４に記録されるＰＳＷ／ＰＣ情報の残りと共に、ＥＰＣ．ｆｒａ
ｃ９３４内に記録される（このエミュレータインタフェースレジスタ内にキャプ
チャされるエラープログラムカウンタおよびプログラム状態ワード情報のサンプ
ルに関しては表７を参照のこと）。制御は例外ハンドラにベクトルを向けられ、
マシンがコンバータ１３６内で実行している場合、ほとんどの例外はエミュレー
タ３１６の中で処理される（Ｘ８６に表面化しなければならない例外は、上のセ
クションＩＸ．Ａ．２で論じられたようにまずエミュレータ３１６によって処理
される）。例外ハンドラはＲＦＥ（例外から戻る）命令を発行することによって
終了する。
例外タグは例外の性質を反映するように設定され、タグはＷ段１５０内で認識さ
れる。例外を開始する一部として、命令を例外とするためのフラクビット９３０
は、ＥＰＣ９１４に記録されるＰＳＷ／ＰＣ情報の残りと共に、ＥＰＣ．ｆｒａ
ｃ９３４内に記録される（このエミュレータインタフェースレジスタ内にキャプ
チャされるエラープログラムカウンタおよびプログラム状態ワード情報のサンプ
ルに関しては表７を参照のこと）。制御は例外ハンドラにベクトルを向けられ、
マシンがコンバータ１３６内で実行している場合、ほとんどの例外はエミュレー
タ３１６の中で処理される（Ｘ８６に表面化しなければならない例外は、上のセ
クションＩＸ．Ａ．２で論じられたようにまずエミュレータ３１６によって処理
される）。例外ハンドラはＲＦＥ（例外から戻る）命令を発行することによって
終了する。
【０５６６】 Ｘ８６実行を再開するために、ＲＦＥ命令はＥＰＣプロセッサレジスタ９１４
をオペレーティングＩＰ、ＰＳＷ、およびマシンのほかの状態制御論理内に再ロ
ードする。Ｘ８６プログラムの変換中に例外が発生した場合、上のセクションＩ
Ｉで論じられたように、ＥＰＣ．ＩＳＡビット１９４はＸ８６ ＩＳＡを示す。
ＥＰＣ．ＥＩＰおよびＥＰＣ．ｆｒａｃ９３４ビットは、例外が発生したＸ８６
命令（Ｘ８６命令ポインタにより）およびレシピ内のネイティブ命令を特定する
。ＥＰＣ．ｆｒａｃ９３４値はＴ段フラクレジスタ９３１内に復元される。パイ
プラインはフラッシュされる。例外とされたＸ８６命令はＣ段９０２によって再
びフェッチされる。Ｔ段９０３はＸ８６命令を変換しなおすが、レシピが最初か
ら発行バッファ９０８に再発行されるわけではない。その代わりに、レシピは、
ＥＰＣ．ｆｒａｃ９３４値によって示されたレシピ内のネイティブ命令を始めと
して、再発行される。したがって、Ｘ８６命令バイトまたは中間パイプライン状
態のいずれも、エミュレータ３１６が起動しエミュレーションから戻る間の時間
は、ハードウェア内に保存される必要はない。
をオペレーティングＩＰ、ＰＳＷ、およびマシンのほかの状態制御論理内に再ロ
ードする。Ｘ８６プログラムの変換中に例外が発生した場合、上のセクションＩ
Ｉで論じられたように、ＥＰＣ．ＩＳＡビット１９４はＸ８６ ＩＳＡを示す。
ＥＰＣ．ＥＩＰおよびＥＰＣ．ｆｒａｃ９３４ビットは、例外が発生したＸ８６
命令（Ｘ８６命令ポインタにより）およびレシピ内のネイティブ命令を特定する
。ＥＰＣ．ｆｒａｃ９３４値はＴ段フラクレジスタ９３１内に復元される。パイ
プラインはフラッシュされる。例外とされたＸ８６命令はＣ段９０２によって再
びフェッチされる。Ｔ段９０３はＸ８６命令を変換しなおすが、レシピが最初か
ら発行バッファ９０８に再発行されるわけではない。その代わりに、レシピは、
ＥＰＣ．ｆｒａｃ９３４値によって示されたレシピ内のネイティブ命令を始めと
して、再発行される。したがって、Ｘ８６命令バイトまたは中間パイプライン状
態のいずれも、エミュレータ３１６が起動しエミュレーションから戻る間の時間
は、ハードウェア内に保存される必要はない。
【０５６７】 ６．外部形態からフォーマット化された形式への拡張 図９ｃおよび図９ｄを参照すると、たとえばアセンブリ言語プログラマなど外
部へさらされたネイティブ命令の形態から内部のネイティブ形態へ拡大すること
は、内部命令の明示的なビット（場合によっては所定の修正を伴う）から、フォ
ーマット化された命令の類似のフィールドへコピーし、外部形態内に類似物を有
しないフィールドにはデフォルトを提供するという、比較的つまらないプロセス
である。サイドバンド情報９４０の一部はロード命令およびストア命令に特有で
あり、Ｘ８６形態からネイティブなフォーマット化された形態へ変換する間、コ
ンバータ１３６によって作成される。
部へさらされたネイティブ命令の形態から内部のネイティブ形態へ拡大すること
は、内部命令の明示的なビット（場合によっては所定の修正を伴う）から、フォ
ーマット化された命令の類似のフィールドへコピーし、外部形態内に類似物を有
しないフィールドにはデフォルトを提供するという、比較的つまらないプロセス
である。サイドバンド情報９４０の一部はロード命令およびストア命令に特有で
あり、Ｘ８６形態からネイティブなフォーマット化された形態へ変換する間、コ
ンバータ１３６によって作成される。
【０５６８】 すべてのＸ８６メモリリファレンスはセグメント記述子から離れたところに基
づいているが、一部のＸ８６命令では、セグメントリファレンスは命令内に明示
的にコード化されているのではなく、オペコード内に暗示されている。これらの
命令に関しては、コンバータ１３６は、明示的なセグメント記述子を伴う、ネイ
ティブモードのフォーマット化されたロード命令またはストア命令を作成する。
づいているが、一部のＸ８６命令では、セグメントリファレンスは命令内に明示
的にコード化されているのではなく、オペコード内に暗示されている。これらの
命令に関しては、コンバータ１３６は、明示的なセグメント記述子を伴う、ネイ
ティブモードのフォーマット化されたロード命令またはストア命令を作成する。
【０５６９】 たとえば、一部のネイティブタペストリロード／ストア命令はセグメントリフ
ァレンス、アドレス指定モードおよび自動インクリメントを指定するが、明示的
なディスプレイスメントは指定しない。これらの命令に関しては、タペストリの
ネイティブ命令復号器１３２、１３８は、命令で明示的に述べられた部分を通過
し、フォーマット化された命令の指定されない部分に関してデフォルトの値を作
成することによって、フォーマット化された命令を作成する。この例は、図９ｃ
の上に示されたＬＤＡ／ＳＴＡ（自動インクリメント／デクリメントを伴うロー
ドまたはストア）命令９４１である。この命令のフィールドは、宛先レジスタ（
ＬＤＡに関して；ＳＴＡに関しては類似のフィールドはソースレジスタである）
に関してはオペコード、２ビットのオペランドサイズ、６ビットの指定子であり
、オフセットレジスタに関しては４ビットのセグメント指定子および６ビットの
指定子であり、これらは共に、メモリリファレンスのためにセグメントおよびオ
フセットを指定し、３ビットはプレインクリメントまたはプレデクリメント、ま
たはポストインクリメントおよびポストデクリメント、または修正なしモードを
指定し、４ビット９４２はアドレスサイズおよびメモリ保護チェックを指定する
。ＬＤＡに関して、４ビットのアドレスサイズ／保護によって生成される１６の
アドレス指定モードは表８に説明されている。
ァレンス、アドレス指定モードおよび自動インクリメントを指定するが、明示的
なディスプレイスメントは指定しない。これらの命令に関しては、タペストリの
ネイティブ命令復号器１３２、１３８は、命令で明示的に述べられた部分を通過
し、フォーマット化された命令の指定されない部分に関してデフォルトの値を作
成することによって、フォーマット化された命令を作成する。この例は、図９ｃ
の上に示されたＬＤＡ／ＳＴＡ（自動インクリメント／デクリメントを伴うロー
ドまたはストア）命令９４１である。この命令のフィールドは、宛先レジスタ（
ＬＤＡに関して；ＳＴＡに関しては類似のフィールドはソースレジスタである）
に関してはオペコード、２ビットのオペランドサイズ、６ビットの指定子であり
、オフセットレジスタに関しては４ビットのセグメント指定子および６ビットの
指定子であり、これらは共に、メモリリファレンスのためにセグメントおよびオ
フセットを指定し、３ビットはプレインクリメントまたはプレデクリメント、ま
たはポストインクリメントおよびポストデクリメント、または修正なしモードを
指定し、４ビット９４２はアドレスサイズおよびメモリ保護チェックを指定する
。ＬＤＡに関して、４ビットのアドレスサイズ／保護によって生成される１６の
アドレス指定モードは表８に説明されている。
【０５７０】
【表８】
【０５７１】
【表８つづき】
【０５７２】 ＬＤＡ／ＳＴＡ命令９４１を外部にさらされた形態からフォーマット化された
形態に拡張する時に、タペストリのネイティブな命令復号器（図１ｃの１３２、
１３８）は、フィールドをコピーし、命令の中で明示的に設定されていないフィ
ールドをデフォルトで埋めるなど、非常に簡単なプロセスを実行する。たとえば
、命令の外部形態９４１の中にはロード／ストアディスプレイスメントは存在し
ないため、復号器１３２、１３８は３２の明示的なビットの、ゼロアドレス指定
ディスプレイスメント９２４を供給する。インデックスレジスタフィールドはゼ
ロに設定され、Ｒ０を指す。サイドバンド情報９２０の残りは、マシンの種々の
場所から集められる。
形態に拡張する時に、タペストリのネイティブな命令復号器（図１ｃの１３２、
１３８）は、フィールドをコピーし、命令の中で明示的に設定されていないフィ
ールドをデフォルトで埋めるなど、非常に簡単なプロセスを実行する。たとえば
、命令の外部形態９４１の中にはロード／ストアディスプレイスメントは存在し
ないため、復号器１３２、１３８は３２の明示的なビットの、ゼロアドレス指定
ディスプレイスメント９２４を供給する。インデックスレジスタフィールドはゼ
ロに設定され、Ｒ０を指す。サイドバンド情報９２０の残りは、マシンの種々の
場所から集められる。
【０５７３】 第２の例として、ＬＤＢ／ＳＴＢ命令は、宛先レジスタ（ＬＤＢに関して。Ｓ
ＴＢに関しては同様のフィールドはソースレジスタである）に関してはオペコー
ドフィールド、２ビットのオペランドサイズ、６ビットの指定子を有し、オフセ
ットレジスタに関しては４ビットのセグメント指定子および６ビットの指定子を
有し、６ビットのディスプレイスメントと共にメモリリファレンスのためにセグ
メントおよびオフセットを指定し、２ビットはアドレスサイズおよびメモリ保護
チェックを指定する。明示的に指定された命令の部分は、あまり変更されないま
まで通過される。６ビットのディスプレイスメントは３２ビットに符号拡張され
てディスプレイスメント９２４を生成する。
ＴＢに関しては同様のフィールドはソースレジスタである）に関してはオペコー
ドフィールド、２ビットのオペランドサイズ、６ビットの指定子を有し、オフセ
ットレジスタに関しては４ビットのセグメント指定子および６ビットの指定子を
有し、６ビットのディスプレイスメントと共にメモリリファレンスのためにセグ
メントおよびオフセットを指定し、２ビットはアドレスサイズおよびメモリ保護
チェックを指定する。明示的に指定された命令の部分は、あまり変更されないま
まで通過される。６ビットのディスプレイスメントは３２ビットに符号拡張され
てディスプレイスメント９２４を生成する。
【０５７４】 逆に、他の命令はメモリオフセットを指定するが、明示的なセグメント記述子
は指定しない。これらの命令に関しては、タペストリのネイティブな命令復号器
１３２、１３８は、再び命令の明示的に述べられた部分を通過し、フォーマット
化された命令の他の部分に関してデフォルト値を生成することによって、フォー
マット化された命令を作成する。たとえば、ＬＤＣ／ＳＴＣ命令は、宛先レジス
タ（ＬＤＣに関して。ＳＴＣに関しては同様のフィールドはソースレジスタであ
る）に関してはオペコードフィールド、２ビットのオペランドサイズフィールド
、６ビットの指定子を有し、オフセットレジスタに関してはセグメント指定子は
なく６ビットの指定子を有し、および１２ビットのディスプレイスメントは共に
メモリリファレンスに関してセグメントおよびオフセットを指定し、２ビットは
アドレスサイズおよびメモリ保護チェックを指定する。明示的に指定された命令
の部分は、あまり変更されずに通過される。６ビットのディスプレイスメントは
３２ビットに符号拡張される。アドレスサイズおよびメモリ保護チェックフィー
ルドは自動的に生成されて通常のデフォルトを反映する。
は指定しない。これらの命令に関しては、タペストリのネイティブな命令復号器
１３２、１３８は、再び命令の明示的に述べられた部分を通過し、フォーマット
化された命令の他の部分に関してデフォルト値を生成することによって、フォー
マット化された命令を作成する。たとえば、ＬＤＣ／ＳＴＣ命令は、宛先レジス
タ（ＬＤＣに関して。ＳＴＣに関しては同様のフィールドはソースレジスタであ
る）に関してはオペコードフィールド、２ビットのオペランドサイズフィールド
、６ビットの指定子を有し、オフセットレジスタに関してはセグメント指定子は
なく６ビットの指定子を有し、および１２ビットのディスプレイスメントは共に
メモリリファレンスに関してセグメントおよびオフセットを指定し、２ビットは
アドレスサイズおよびメモリ保護チェックを指定する。明示的に指定された命令
の部分は、あまり変更されずに通過される。６ビットのディスプレイスメントは
３２ビットに符号拡張される。アドレスサイズおよびメモリ保護チェックフィー
ルドは自動的に生成されて通常のデフォルトを反映する。
【０５７５】 典型的にはＡＤＤおよび同様の算術命令のために使用される第４のネイティブ
タペストリフォーマットは、図９ｃの下の命令９４３によって例示されている。
ここで、命令のもっとも右側にあるオペランド９４４は、６ビットのレジスタ指
定子または６ビットのイミディエイトのいずれかである場合がある。オペコード
が、フィールド９４４はイミディエイトとして解釈されるべきであると指定した
場合、６ビット値９４４は３２ビットに符号拡張され、フォーマット化された命
令のイミディエイト／ディスプレイスメントフィールド９２４になる。オペコー
ドが、フィールド９４４はレジスタ指定子として解釈されるべきであると指定し
た場合、レジスタ値９４４はフォーマット化された命令の第２のレジスタソース
フィールド９４５にコピーされ、フォーマット化された命令の３２ビットのイミ
ディエイト／ディスプレイスメントフィールド９２４はゼロに設定される。
タペストリフォーマットは、図９ｃの下の命令９４３によって例示されている。
ここで、命令のもっとも右側にあるオペランド９４４は、６ビットのレジスタ指
定子または６ビットのイミディエイトのいずれかである場合がある。オペコード
が、フィールド９４４はイミディエイトとして解釈されるべきであると指定した
場合、６ビット値９４４は３２ビットに符号拡張され、フォーマット化された命
令のイミディエイト／ディスプレイスメントフィールド９２４になる。オペコー
ドが、フィールド９４４はレジスタ指定子として解釈されるべきであると指定し
た場合、レジスタ値９４４はフォーマット化された命令の第２のレジスタソース
フィールド９４５にコピーされ、フォーマット化された命令の３２ビットのイミ
ディエイト／ディスプレイスメントフィールド９２４はゼロに設定される。
【０５７６】 一部の実施形態では、ＬＤＡ／ＳＴＡ命令の４ビットモードの指定子、ＬＤＢ
／ＳＴＢの２ビットアドレスサイズおよびメモリ保護チェックフィールド、およ
びＬＤＣ／ＳＴＣの２ビットアドレスサイズおよびメモリ保護チェックフィール
ドは各々、フォーマット化された命令の少なくとも４ビットの共通の形態に変換
され、すべてのケースはパイプラインの残り１２０によって同様に処理できるよ
うになる。他の実施形態では、命令は修正されずに通過され、低いパイプライン
１２０は命令オペコードを使用して命令の残りを復号化する。
／ＳＴＢの２ビットアドレスサイズおよびメモリ保護チェックフィールド、およ
びＬＤＣ／ＳＴＣの２ビットアドレスサイズおよびメモリ保護チェックフィール
ドは各々、フォーマット化された命令の少なくとも４ビットの共通の形態に変換
され、すべてのケースはパイプラインの残り１２０によって同様に処理できるよ
うになる。他の実施形態では、命令は修正されずに通過され、低いパイプライン
１２０は命令オペコードを使用して命令の残りを復号化する。
【０５７７】 サイドバンド情報の動作は、ネイティブ命令のオペコードに完全に直交してい
るわけではない。たとえば、一部の命令では、サイドバンドの「イミディエイト
／ディスプレイスメント」フィールド９２４は算術イミディエイト値（arithmet
ic immediate value）として扱われ、他の命令ではロードまたはストアディスプ
レイスメントとして扱われ、また他の命令では、セグメントに関連した（segmen
t−relative）絶対ブランチディスプレイスメントまたはＰＣに関連した（PC−r
elative）ブランチディスプレイスメントとして扱われ、さらに他の命令では（
たとえば、ロード／ストアの一部のアドレス指定モードでは）、フォーマット化
された命令の３２ビットのイミディエイトは無視される。一部の命令では、イミ
ディエイト／ディスプレイスメントフィールド９２４のうち８ビットまたは１６
ビットのみが使用される。
るわけではない。たとえば、一部の命令では、サイドバンドの「イミディエイト
／ディスプレイスメント」フィールド９２４は算術イミディエイト値（arithmet
ic immediate value）として扱われ、他の命令ではロードまたはストアディスプ
レイスメントとして扱われ、また他の命令では、セグメントに関連した（segmen
t−relative）絶対ブランチディスプレイスメントまたはＰＣに関連した（PC−r
elative）ブランチディスプレイスメントとして扱われ、さらに他の命令では（
たとえば、ロード／ストアの一部のアドレス指定モードでは）、フォーマット化
された命令の３２ビットのイミディエイトは無視される。一部の命令では、イミ
ディエイト／ディスプレイスメントフィールド９２４のうち８ビットまたは１６
ビットのみが使用される。
【０５７８】 Ｂ．命令の個別のリタイアメント 命令をたがいに独立させるために、多くの異なる技法が使用される。その結果
、ネイティブ命令が障害を起こすと、障害が処理される場合もあれば、Ｘ８６命
令が障害を起こしたネイティブ命令から再開する場合もあれば、実行が終了する
場合もある。すべての副次的な作用はコアトミック（co−atomically）状態でＸ
８６でアーキテクチャされた状態にコミットされるか、なにもコミットされない
。Ｘ８６命令の即時の結果をキャプチャし、これらの結果を保存して再開するた
めに必要なのは、非常に少数の特殊目的のハードウェアだけである。部分的にコ
ミットされたＸ８６命令のアンワインディングはほとんど必要とされない。コン
バータ１３６は、アーキテクチャ的に一貫した状態で、命令または割込み境界に
おいて実行をＸ８６環境に提供する。
、ネイティブ命令が障害を起こすと、障害が処理される場合もあれば、Ｘ８６命
令が障害を起こしたネイティブ命令から再開する場合もあれば、実行が終了する
場合もある。すべての副次的な作用はコアトミック（co−atomically）状態でＸ
８６でアーキテクチャされた状態にコミットされるか、なにもコミットされない
。Ｘ８６命令の即時の結果をキャプチャし、これらの結果を保存して再開するた
めに必要なのは、非常に少数の特殊目的のハードウェアだけである。部分的にコ
ミットされたＸ８６命令のアンワインディングはほとんど必要とされない。コン
バータ１３６は、アーキテクチャ的に一貫した状態で、命令または割込み境界に
おいて実行をＸ８６環境に提供する。
【０５７９】 １．一時レジスタのレシピ使用 表１から、タペストリネイティブマシンのレジスタの一部はＸ８６の特定のリ
ソースにマッピングされ（浮動小数点レジスタへはＲ３２〜Ｒ４７、整数レジス
タへはＲ４８〜Ｒ５５）、一部はコンバータ１３６が有効な間、タペストリ特有
の使用に割り当てられ（Ｒ０は読取り専用で常にゼロであり、Ｒ１〜Ｒ３は例外
ハンドラのために保存され、Ｒ４はアセンブラテンポラリ（assembler temporar
y）でアセンブラが一致したときに使用され、Ｒ１５〜Ｒ３１はプロファイラ４
００によって使用されるように割り当てられる）、さらに一部は割り当てられな
い（たとえばＲ５６〜Ｒ６３）ことを思い出されたい。
ソースにマッピングされ（浮動小数点レジスタへはＲ３２〜Ｒ４７、整数レジス
タへはＲ４８〜Ｒ５５）、一部はコンバータ１３６が有効な間、タペストリ特有
の使用に割り当てられ（Ｒ０は読取り専用で常にゼロであり、Ｒ１〜Ｒ３は例外
ハンドラのために保存され、Ｒ４はアセンブラテンポラリ（assembler temporar
y）でアセンブラが一致したときに使用され、Ｒ１５〜Ｒ３１はプロファイラ４
００によって使用されるように割り当てられる）、さらに一部は割り当てられな
い（たとえばＲ５６〜Ｒ６３）ことを思い出されたい。
【０５８０】 レジスタの中で特殊目的に割り当てられるのはＲ５〜Ｒ１４であり、表１では
「コンバータテンポラリ」に関して「ＣＴ１」から「ＣＴ１０」と示されている
。これらのレジスタはＸ８６命令の即時の結果を保持し（たとえば、複雑なアド
レス指定モードから形成されたアドレス、またはメモリオペランド）、これらの
即時の結果を１つのネイティブタペストリ命令から別の命令へ搬送する。コンバ
ータはこれらのレジスタを、Ｘ８６命令から次の命令に値を搬送するためではな
く、Ｘ８６命令内で値を搬送するためにのみ使用する。したがって、Ｘ８６命令
境界上でトラップまたは他のコンテキストの切換えが発生すると、すべての有効
なＸ８６状態はレジスタＲ３２〜５５の中にあることが知られ、レジスタＲ５〜
１４およびＲ５６〜６３内の状態は放棄することが可能である。また、Ｒ５〜Ｒ
１４内の一時的な値は、他の使用に抵触しないことが知られている。しかしこの
マシン状態は通常のレジスタ内であるので、通常の状態を保存する技法はこれら
の中間的な結果を保存する役割を果たす。このことは、中間の結果がマシンのア
ーキテクチャで定義されたリソースの外にあるので、Ｘ８６自体がメモリスタッ
ク上に中間の命令の結果を保存するために使用しなければならない特殊な機構と
は対照的である。
「コンバータテンポラリ」に関して「ＣＴ１」から「ＣＴ１０」と示されている
。これらのレジスタはＸ８６命令の即時の結果を保持し（たとえば、複雑なアド
レス指定モードから形成されたアドレス、またはメモリオペランド）、これらの
即時の結果を１つのネイティブタペストリ命令から別の命令へ搬送する。コンバ
ータはこれらのレジスタを、Ｘ８６命令から次の命令に値を搬送するためではな
く、Ｘ８６命令内で値を搬送するためにのみ使用する。したがって、Ｘ８６命令
境界上でトラップまたは他のコンテキストの切換えが発生すると、すべての有効
なＸ８６状態はレジスタＲ３２〜５５の中にあることが知られ、レジスタＲ５〜
１４およびＲ５６〜６３内の状態は放棄することが可能である。また、Ｒ５〜Ｒ
１４内の一時的な値は、他の使用に抵触しないことが知られている。しかしこの
マシン状態は通常のレジスタ内であるので、通常の状態を保存する技法はこれら
の中間的な結果を保存する役割を果たす。このことは、中間の結果がマシンのア
ーキテクチャで定義されたリソースの外にあるので、Ｘ８６自体がメモリスタッ
ク上に中間の命令の結果を保存するために使用しなければならない特殊な機構と
は対照的である。
【０５８１】 図９ｅを参照すると、一時レジスタは、Ｘ８６のアーキテクチャの定義によっ
て、単一の命令を介して漸次的に変化する状態が求められるレシピの中で使用さ
れる。一時レジスタの使用の１つの例は、Ｘ８６ ＰＵＳＨＡＤ命令に関するレ
シピである（すべての汎用レジスタをスタックにプッシュする）。図の左の部分
９５０は、ＩＮＴＥＬ ＡＲＣＨＩＴＥＣＴＵＲＥ ＳＯＦＴＷＡＲＥ ＤＥＶ
ＥＬＯＰＥＲ’Ｓ ＭＡＮＵＡＬ， ＶＯＬ．２の３〜３８８ページに示された
ような命令の動作を示す。図の右側の部分は、これらの動作を実装するネイティ
ブなタペストリレシピを示す。
て、単一の命令を介して漸次的に変化する状態が求められるレシピの中で使用さ
れる。一時レジスタの使用の１つの例は、Ｘ８６ ＰＵＳＨＡＤ命令に関するレ
シピである（すべての汎用レジスタをスタックにプッシュする）。図の左の部分
９５０は、ＩＮＴＥＬ ＡＲＣＨＩＴＥＣＴＵＲＥ ＳＯＦＴＷＡＲＥ ＤＥＶ
ＥＬＯＰＥＲ’Ｓ ＭＡＮＵＡＬ， ＶＯＬ．２の３〜３８８ページに示された
ような命令の動作を示す。図の右側の部分は、これらの動作を実装するネイティ
ブなタペストリレシピを示す。
【０５８２】 ＳＴＯＲＥＤＥＣ命令９５１は、タペストリＳＴＡ（自動インクリメント／デ
クリメントを伴うストア）の特定の変形例である（セクションＩＸ．Ａ．６のＳ
ＴＡの論議を参照されたい）。「．Ｘ」オペコード拡張子は１６ビットまたは３
２ビットのいずれかである可能性があり、第２のオペランドのサイズを示す。第
１のオペランド９５２はオペコード拡張子によって解釈され、第２のオペランド
および第３のオペランドによって示されたアドレスで、メモリにストアされる。
第２のオペランドはセグメント記述子である。第３のオペランド９５３は、セグ
メントへのオフセットを含むレジスタである。第３のオペランドのレジスタは、
オペコード拡張子のサイズによってあらかじめデクリメントされてから、第１の
オペランド９５２が実際にストアされる。
クリメントを伴うストア）の特定の変形例である（セクションＩＸ．Ａ．６のＳ
ＴＡの論議を参照されたい）。「．Ｘ」オペコード拡張子は１６ビットまたは３
２ビットのいずれかである可能性があり、第２のオペランドのサイズを示す。第
１のオペランド９５２はオペコード拡張子によって解釈され、第２のオペランド
および第３のオペランドによって示されたアドレスで、メモリにストアされる。
第２のオペランドはセグメント記述子である。第３のオペランド９５３は、セグ
メントへのオフセットを含むレジスタである。第３のオペランドのレジスタは、
オペコード拡張子のサイズによってあらかじめデクリメントされてから、第１の
オペランド９５２が実際にストアされる。
【０５８３】 ネイティブレシピ９５０の第１のＭＯＶＥ命令９５４は、Ｘ８６スタックポイ
ンタＥＳＰを、表１のＲ５〜Ｒ１４のＣＴ１〜ＣＴ１０レジスタのうち１つであ
る一時レジスタｔｍｐ＿ｄにコピーする。８つのＳＴＯＲＥＤＥＣ命令９５１は
、８つの汎用レジスタＥＡＸ、ＥＣＸ、ＥＤＸ、ＥＢＸ、ＥＳＰ、ＥＢＰ、ＥＳ
Ｉ、ＥＣＩをスタック上にプッシュする。これらのプッシュの間、レジスタＥＳ
Ｐ内の実際のＸ８６スタックポインタは変更されないままであり、デクリメント
はレジスタｔｍｐ＿ｄ上で実行される。最後に、レシピの最終命令９５５では、
レジスタｔｍｐ＿ｄはＸ８６スタックポインタＥＳＰにコピーして戻される。
ンタＥＳＰを、表１のＲ５〜Ｒ１４のＣＴ１〜ＣＴ１０レジスタのうち１つであ
る一時レジスタｔｍｐ＿ｄにコピーする。８つのＳＴＯＲＥＤＥＣ命令９５１は
、８つの汎用レジスタＥＡＸ、ＥＣＸ、ＥＤＸ、ＥＢＸ、ＥＳＰ、ＥＢＰ、ＥＳ
Ｉ、ＥＣＩをスタック上にプッシュする。これらのプッシュの間、レジスタＥＳ
Ｐ内の実際のＸ８６スタックポインタは変更されないままであり、デクリメント
はレジスタｔｍｐ＿ｄ上で実行される。最後に、レシピの最終命令９５５では、
レジスタｔｍｐ＿ｄはＸ８６スタックポインタＥＳＰにコピーして戻される。
【０５８４】 セクションＩＸ．Ａ．２およびＩＸ．Ａ．４から、従来のマシンとは異なって
、Ｘ８６エミュレーションの間の例外はメモリ内にスタックフレームを構築せず
、必須のマシン状態はエミュレータインタフェースレジスタ９１２およびＥＰＣ
９１４にさらされることを思い出されたい。エミュレータ３１６へ入ることおよ
びそこから出ることを含むエミュレータ３１６の実行は、エミュレーション自体
を反映する状態の変化以外には、どのＸ８６のアーキテクチャで見える状態にも
副次的な作用を有しない。したがって、ＰＵＳＨＡレシピの間に発生する任意の
非同期的な割込みは、Ｘ８６で見える副次的な作用を発生せずに、タペストリオ
ペレーティングシステム３１２またはエミュレータ３１６内で処理される。エミ
ュレータ３１６内で割込みを「処理」することは、それが保留中であることを記
録すること、コンバータ１３６に戻って現行のＸ８６命令を終了すること、つい
で割込みを受入れそれをＸ８６に表面化することからなりたつ場合があり、割込
みは命令境界でなければＸ８６には見えないことに注意されたい。
、Ｘ８６エミュレーションの間の例外はメモリ内にスタックフレームを構築せず
、必須のマシン状態はエミュレータインタフェースレジスタ９１２およびＥＰＣ
９１４にさらされることを思い出されたい。エミュレータ３１６へ入ることおよ
びそこから出ることを含むエミュレータ３１６の実行は、エミュレーション自体
を反映する状態の変化以外には、どのＸ８６のアーキテクチャで見える状態にも
副次的な作用を有しない。したがって、ＰＵＳＨＡレシピの間に発生する任意の
非同期的な割込みは、Ｘ８６で見える副次的な作用を発生せずに、タペストリオ
ペレーティングシステム３１２またはエミュレータ３１６内で処理される。エミ
ュレータ３１６内で割込みを「処理」することは、それが保留中であることを記
録すること、コンバータ１３６に戻って現行のＸ８６命令を終了すること、つい
で割込みを受入れそれをＸ８６に表面化することからなりたつ場合があり、割込
みは命令境界でなければＸ８６には見えないことに注意されたい。
【０５８５】 命令を実行する間の同期例外は、時々、レシピの途中で知らされる場合がある
。ＰＵＳＨＡの場合、命令中の同期例外が発生すると、Ｘ８６アーキテクチャは
、メモリが部分的に修正されているが、スタックポインタは修正されないことを
定義する。レシピ９５０の間に同期例外が発生すると、レシピ９５０はこの挙動
をアーカイブし、アーキテクチャ上Ｘ８６で見えるスタックポインタレジスタは
、最終的なＭＯＶ命令９５５まで変化しない。スタックポインタの中間デクリメ
ント化を有するレジスタ、ｔｍｐ＿ｄは、Ｘ８６内では見えない。
。ＰＵＳＨＡの場合、命令中の同期例外が発生すると、Ｘ８６アーキテクチャは
、メモリが部分的に修正されているが、スタックポインタは修正されないことを
定義する。レシピ９５０の間に同期例外が発生すると、レシピ９５０はこの挙動
をアーカイブし、アーキテクチャ上Ｘ８６で見えるスタックポインタレジスタは
、最終的なＭＯＶ命令９５５まで変化しない。スタックポインタの中間デクリメ
ント化を有するレジスタ、ｔｍｐ＿ｄは、Ｘ８６内では見えない。
【０５８６】 Ｘ８６で見える状態は最終のＭＯＶＥ命令９５５まで変更されないので、レシ
ピ９５０が任意の時点で割り込まれる場合は、例外の時点から再開することが可
能である。Ｘ８６環境は正しい命令境界でなければ状態を見ることができない。
ピ９５０が任意の時点で割り込まれる場合は、例外の時点から再開することが可
能である。Ｘ８６環境は正しい命令境界でなければ状態を見ることができない。
【０５８７】 図９ｆは、一時レジスタを使用するレシピの代表的なカタログである。一般的
な規則として、一時は、たとえば、単一のレジスタに多数の変更がある場合（図
９ｅのＰＵＳＨＡ例における暗示的なスタックポインタ）、または複数のレジス
タに変更がある場合など、Ｘ８６アーキテクチャの状態に複数の変更がある場合
に、レシピ内で使用される。
な規則として、一時は、たとえば、単一のレジスタに多数の変更がある場合（図
９ｅのＰＵＳＨＡ例における暗示的なスタックポインタ）、または複数のレジス
タに変更がある場合など、Ｘ８６アーキテクチャの状態に複数の変更がある場合
に、レシピ内で使用される。
【０５８８】 １つの例では、Ｘ８６定義は、浮動小数点動作の宛先レジスタがＩＥＥＥ−７
５４非数字データ（ＩＥＥＥ−７５４ ＮａＮ’ｓ、無限大など）の所定の場合
には修正されないままであることを要求する。タペストリは２つのピースでイン
テルの８０ビット浮動小数点レジスタを実装するので（１６ビット符号および指
数、レジスタＲ３３、Ｒ３５、Ｒ３７．．．Ｒ４７（表１を参照のこと）、およ
びレジスタＲ３２、Ｒ３４、Ｒ３６．．．Ｒ４６内の６４ビット符号）、一部の
ロードおよびストアは２つの動作に分解され、ＩＥＥＥ−７５４チェックはすべ
てのビットが収集されるまで実行できない。浮動小数点値の２つの部分は、一対
の一時レジスタにロードされる。ＩＥＥＥ−７５４チェックは一時の中で実行す
ることが可能である。データが確認されると、浮動小数点値はＸ８６状態の一部
である最終宛先レジスタ内にコピーされる。
５４非数字データ（ＩＥＥＥ−７５４ ＮａＮ’ｓ、無限大など）の所定の場合
には修正されないままであることを要求する。タペストリは２つのピースでイン
テルの８０ビット浮動小数点レジスタを実装するので（１６ビット符号および指
数、レジスタＲ３３、Ｒ３５、Ｒ３７．．．Ｒ４７（表１を参照のこと）、およ
びレジスタＲ３２、Ｒ３４、Ｒ３６．．．Ｒ４６内の６４ビット符号）、一部の
ロードおよびストアは２つの動作に分解され、ＩＥＥＥ−７５４チェックはすべ
てのビットが収集されるまで実行できない。浮動小数点値の２つの部分は、一対
の一時レジスタにロードされる。ＩＥＥＥ−７５４チェックは一時の中で実行す
ることが可能である。データが確認されると、浮動小数点値はＸ８６状態の一部
である最終宛先レジスタ内にコピーされる。
【０５８９】 別の例では、反復される文字列命令の間の整数条件コードは一時レジスタ内に
保存されて、ページ不在の間それを保護し、ページ不在から実行が再開された時
にそのレジスタからロードしなおされる。
保存されて、ページ不在の間それを保護し、ページ不在から実行が再開された時
にそのレジスタからロードしなおされる。
【０５９０】 どの場合でも、中間の結果は、例外に関するすべての可能性が評価されるまで
、一時レジスタ内に保持される。データはすべての動作が終了できると保証され
るようになった時にのみ、Ｘ８６で見えるリソースにコミットされる。このため
、すでにリタイアされている若い命令から状態を記録する必要なく、レシピを任
意の例外の時点から継続することを可能にする。
、一時レジスタ内に保持される。データはすべての動作が終了できると保証され
るようになった時にのみ、Ｘ８６で見えるリソースにコミットされる。このため
、すでにリタイアされている若い命令から状態を記録する必要なく、レシピを任
意の例外の時点から継続することを可能にする。
【０５９１】 ２．異なる参照クラスに適した記憶保護検査をトリガするメモリ参照命令 図９ｇを参照すると、Ｘ８６の命令セットは、単一の命令が、たとえば「ＡＤ
Ｄメモリ、レジスタ」９６０（２つの加数はメモリの位置およびレジスタであり
、合計はメモリの位置にストアして戻される）など、同じメモリ位置から読み取
りまたそこへ書き込むことを可能にする。このような命令は「読取り修正書込み
」命令と呼ばれる。Ｘ８６アーキテクチャの定義では、読取り修正書込みの読取
りは、書込みが成功しなければ、Ｘ８６のＣＰＵをメモリシステムに発行できな
い。この制約は、メモリ位置がメモリがＩ／Ｏ空間内にあり、読取りがデバイス
の状態を変化させる可能性があるので、読取りを１度以上発行してはならないと
いう可能性を反映している。
Ｄメモリ、レジスタ」９６０（２つの加数はメモリの位置およびレジスタであり
、合計はメモリの位置にストアして戻される）など、同じメモリ位置から読み取
りまたそこへ書き込むことを可能にする。このような命令は「読取り修正書込み
」命令と呼ばれる。Ｘ８６アーキテクチャの定義では、読取り修正書込みの読取
りは、書込みが成功しなければ、Ｘ８６のＣＰＵをメモリシステムに発行できな
い。この制約は、メモリ位置がメモリがＩ／Ｏ空間内にあり、読取りがデバイス
の状態を変化させる可能性があるので、読取りを１度以上発行してはならないと
いう可能性を反映している。
【０５９２】 図９ｃ、図９ｇ、およびセクションＩＸ．Ａ．６の表８を参照すると、タペス
トリ命令セットは、３つの結果、すなわち、メモリチェックを実行して有効なア
ドレスから読取りが終了するようにするという結果、メモリ保護チェックを実行
して同じアドレスへの書込みが終了するようにするという結果、および、オペラ
ンドをメモリからレジスタにロードするという結果を達成する命令を含む。この
ようなロードは「書込み意図の」ロードと呼ばれる。ロードチェックが失敗した
場合、またはストアチェックが失敗した場合、ロードは失敗する。表８の中では
、アドレス指定モード９４２で、ＬＤＡの、００１０、００１１、０１１０、１
０１０、１０１１、１１００、１１０１および１１１０は、書込み意図を伴うロ
ードであることを示していることに注意されたい。アドレス指定モード０１１１
および１１１１は、実行意図を伴うロードを示す。
トリ命令セットは、３つの結果、すなわち、メモリチェックを実行して有効なア
ドレスから読取りが終了するようにするという結果、メモリ保護チェックを実行
して同じアドレスへの書込みが終了するようにするという結果、および、オペラ
ンドをメモリからレジスタにロードするという結果を達成する命令を含む。この
ようなロードは「書込み意図の」ロードと呼ばれる。ロードチェックが失敗した
場合、またはストアチェックが失敗した場合、ロードは失敗する。表８の中では
、アドレス指定モード９４２で、ＬＤＡの、００１０、００１１、０１１０、１
０１０、１０１１、１１００、１１０１および１１１０は、書込み意図を伴うロ
ードであることを示していることに注意されたい。アドレス指定モード０１１１
および１１１１は、実行意図を伴うロードを示す。
【０５９３】 評価されるべきメモリ保護の述部は、命令のオペコードのビットおよびアドレ
ス指定モード９４２によって指定され、述部は、ロードまたはストアの有効なア
ドレスに関してＴＬＢ項目の保護ビットについて評価される。
ス指定モード９４２によって指定され、述部は、ロードまたはストアの有効なア
ドレスに関してＴＬＢ項目の保護ビットについて評価される。
【０５９４】 したがって、Ｘ８６読取り修正書込みＡＤＤ９６０に関するレシピ９６１内の
第１の命令は、タペストリＬＤＡ命令９６２である。図９ｃに関連してセクショ
ンＩＸ．Ａ．６に論じられたように、ＬＤＡ命令９４１はアドレス指定モード９
４２、セグメント、およびオフセットレジスタに関する明示的な指定子を有する
。ＬＤＡ命令９６２はＴＩＧ’ｓ ｉ０ ９０５およびｉ１ ９０６によって生
成されるので、モードビット９４２は、ＬＤＡ９６２が書込み意図ロードである
ことを示すように設定される。レシピ９６１の中の第２の命令はＡＤＤ命令９６
３であり、これは追加自体を実行する。レシピの第３の命令はＳＴＡ（Ｘ８６ア
ドレスへのストア）９６４であり、ＬＤＡ９６２によってリファレンスされたア
ドレスと同じアドレスへストアする。ＳＴＡ９６４は、ＬＤＡ９６２によってす
でに実行されたアドレス計算を反復し、また同じストア許可チェックを反復する
。一部のチェックはすでにＬＤＡ９６２のモードビット９４２によって指定され
ているので、許可チェックは例外なしに成功することが保証されている。したが
って、レシピ９６１では、ＬＤＡ９６２のみが例外を発生させ、ＡＤＤ９６３お
よびＳＴＡ９６４は終了することが保証されている。
第１の命令は、タペストリＬＤＡ命令９６２である。図９ｃに関連してセクショ
ンＩＸ．Ａ．６に論じられたように、ＬＤＡ命令９４１はアドレス指定モード９
４２、セグメント、およびオフセットレジスタに関する明示的な指定子を有する
。ＬＤＡ命令９６２はＴＩＧ’ｓ ｉ０ ９０５およびｉ１ ９０６によって生
成されるので、モードビット９４２は、ＬＤＡ９６２が書込み意図ロードである
ことを示すように設定される。レシピ９６１の中の第２の命令はＡＤＤ命令９６
３であり、これは追加自体を実行する。レシピの第３の命令はＳＴＡ（Ｘ８６ア
ドレスへのストア）９６４であり、ＬＤＡ９６２によってリファレンスされたア
ドレスと同じアドレスへストアする。ＳＴＡ９６４は、ＬＤＡ９６２によってす
でに実行されたアドレス計算を反復し、また同じストア許可チェックを反復する
。一部のチェックはすでにＬＤＡ９６２のモードビット９４２によって指定され
ているので、許可チェックは例外なしに成功することが保証されている。したが
って、レシピ９６１では、ＬＤＡ９６２のみが例外を発生させ、ＡＤＤ９６３お
よびＳＴＡ９６４は終了することが保証されている。
【０５９５】 ３．ターゲットリミットチェック命令 Ｘ８６のアーキテクチャの定義によって、修正／副次的な作用が同時に行われ
ることが必要な時には、事前のチェックとテンポラリーを使用して、完全に実行
されてから、設計された状態が修正される。
ることが必要な時には、事前のチェックとテンポラリーを使用して、完全に実行
されてから、設計された状態が修正される。
【０５９６】 Ｘ８６では、メモリアドレスは０と２31−１の間の数というのみならず、アド
レスは形式的なものである（セグメント、オフセット）。ロード、ストア、命令
フェッチでも、各メモリリファレンスはこのようなセグメントに基づいたアドレ
ス指定を使用する。任意の時点でアクティブなセグメントは最高で８であり、命
令がフェッチされる元のコードセグメント、メモリオペランドがそこからロード
され、また、その中にストアされる１から６の間のデータセグメント、およびＰ
ＵＳＨ命令がその中にデータを書き込み、ＰＯＰ命令がそこからデータを読み取
るスタックセグメントを含む。各セグメントには最大サイズを有し、セグメント
の限度を超えたセグメントへのオフセットは無効である。さらに、各セグメント
は許可の集合を有し、プログラムがそのセグメントから読みだすこと、そのセグ
メントに書き込むこと、実行することが許可されているかどうかを制御する。さ
らに、セグメントはメモリリファレンスのデフォルトサイズを制御するＤビット
およびＢビットを有し、「拡大アップ（expand up）」属性または「拡大ダウン
（expand down）」属性を有する場合がある。各セグメントの属性はセグメント
記述子の中にキャッシュされている。これはインテル社の、ＩＮＴＥＬ ＡＲＣ
ＨＩＴＥＣＴＵＲＥ ＳＯＦＴＷＡＲＥ ＤＥＶＥＬＯＰＥＲ’Ｓ ＭＡＮＵＡ
Ｌ ＶＯＬ．３（１９９７年）の第３章に説明されている。 したがって、各ロード、ストア、命令フェッチメモリリファレンスに関し、リ
ファレンスのオフセットは関連するセグメントに関する限度と比較される。
レスは形式的なものである（セグメント、オフセット）。ロード、ストア、命令
フェッチでも、各メモリリファレンスはこのようなセグメントに基づいたアドレ
ス指定を使用する。任意の時点でアクティブなセグメントは最高で８であり、命
令がフェッチされる元のコードセグメント、メモリオペランドがそこからロード
され、また、その中にストアされる１から６の間のデータセグメント、およびＰ
ＵＳＨ命令がその中にデータを書き込み、ＰＯＰ命令がそこからデータを読み取
るスタックセグメントを含む。各セグメントには最大サイズを有し、セグメント
の限度を超えたセグメントへのオフセットは無効である。さらに、各セグメント
は許可の集合を有し、プログラムがそのセグメントから読みだすこと、そのセグ
メントに書き込むこと、実行することが許可されているかどうかを制御する。さ
らに、セグメントはメモリリファレンスのデフォルトサイズを制御するＤビット
およびＢビットを有し、「拡大アップ（expand up）」属性または「拡大ダウン
（expand down）」属性を有する場合がある。各セグメントの属性はセグメント
記述子の中にキャッシュされている。これはインテル社の、ＩＮＴＥＬ ＡＲＣ
ＨＩＴＥＣＴＵＲＥ ＳＯＦＴＷＡＲＥ ＤＥＶＥＬＯＰＥＲ’Ｓ ＭＡＮＵＡ
Ｌ ＶＯＬ．３（１９９７年）の第３章に説明されている。 したがって、各ロード、ストア、命令フェッチメモリリファレンスに関し、リ
ファレンスのオフセットは関連するセグメントに関する限度と比較される。
【０５９７】 限度のチェックはコンテキスト依存である。次のサブセクションでは、ロード
、ストア、命令フェッチおよび制御フローの移動のために実行される限度チェッ
クの代表的な例について論じる。
、ストア、命令フェッチおよび制御フローの移動のために実行される限度チェッ
クの代表的な例について論じる。
【０５９８】 ａ．ＬＯＡＤ／ＳＴＯＲＥおよび分岐リミットチェック 図９ａを再び参照すると、限度チェックはハードウェア内の２つのポイントで
実行される。シーケンシャルな命令フローおよび一部の制御移動命令に関しては
、限度チェックはパイプラインの上部１３４で実行される。他のメモリリファレ
ンスに関しては、限度チェックは、メモリリファレンス自体が実行されるＭ段１
４６で実行される。
実行される。シーケンシャルな命令フローおよび一部の制御移動命令に関しては
、限度チェックはパイプラインの上部１３４で実行される。他のメモリリファレ
ンスに関しては、限度チェックは、メモリリファレンス自体が実行されるＭ段１
４６で実行される。
【０５９９】 上限チェックは、Ｘ８６命令境界が特定された後、命令を復号化する間に使用
可能な情報に完全に基づいて、宛先アドレスを計算することが可能である制御移
動に関して実行される。このクラスは直線的なシーケンシャルフローおよびＩＰ
関連のブランチを含む。限度チェックに必要な３つの情報は、現行の命令のＩＰ
、現行の命令の長さ、および命令のブランチディスプレイスメントを含む。これ
らの３つの情報は、発行バッファ９０７の前にＴ段９０３で使用可能である。こ
の情報が一度知られると、ブランチ宛先の３つの構成要素を合計し、コードセグ
メント限度と比較することが可能になる。
可能な情報に完全に基づいて、宛先アドレスを計算することが可能である制御移
動に関して実行される。このクラスは直線的なシーケンシャルフローおよびＩＰ
関連のブランチを含む。限度チェックに必要な３つの情報は、現行の命令のＩＰ
、現行の命令の長さ、および命令のブランチディスプレイスメントを含む。これ
らの３つの情報は、発行バッファ９０７の前にＴ段９０３で使用可能である。こ
の情報が一度知られると、ブランチ宛先の３つの構成要素を合計し、コードセグ
メント限度と比較することが可能になる。
【０６００】 下限チェックはＭ段１４６にある。アドレス形成のほとんどは、それ以前のレ
シピの中にある、異なる単一動作のＲＩＳＣ命令によって実行されている場合が
ある。最終的なロード、ストアまたはジャンプは、セグメント記述子からのセグ
メントベース、および、それ自体がイミディエイトディスプレイスメントと１つ
または２つのレジスタの合計として形成される場合のあるオフセットを合計する
ことによって、ターゲットアドレスを形成する。アドレスはＡ段１４４のＡＬＵ
内で形成され、ＡＬＵは通常の追加命令内で使用される。アドレス形成の後にＭ
段１４６の中のキャッシュアクセスと並列に、オフセットはタペストリ命令によ
って指定されたセグメントに関するセグメント限度と比較される。
シピの中にある、異なる単一動作のＲＩＳＣ命令によって実行されている場合が
ある。最終的なロード、ストアまたはジャンプは、セグメント記述子からのセグ
メントベース、および、それ自体がイミディエイトディスプレイスメントと１つ
または２つのレジスタの合計として形成される場合のあるオフセットを合計する
ことによって、ターゲットアドレスを形成する。アドレスはＡ段１４４のＡＬＵ
内で形成され、ＡＬＵは通常の追加命令内で使用される。アドレス形成の後にＭ
段１４６の中のキャッシュアクセスと並列に、オフセットはタペストリ命令によ
って指定されたセグメントに関するセグメント限度と比較される。
【０６０１】 Ｘ８６は限度チェック例外に関して次の挙動を定義する。ロード／ストアリフ
ァレンス内で、全リファレンスはセグメント限度内でフィットし、低いアドレス
および高いアドレスの両方が限度チェックで役割を果たさなければならない。制
御移動においては、宛先の第１のバイトだけがコードセグメント内にあればいい
ので、宛先アドレスの単一のバイトのみが限度に対して確認される。たとえば、
ブランチターゲットの第１の命令が２バイト長であり、１バイトのみが限度内に
ある場合は、移動制御自体は正常に終了し、例外は移動制御自体ではなくターゲ
ットにおいて命令フェッチを行う時に発行される。ターゲットの第１のバイトが
限度内にない場合、移動制御は障害を起こし、命令はまったく実行されない。た
とえば、第１のバイトが限度の外にあるターゲットへのコール命令に関しては、
戻りアドレスがメモリ内に書き込まれず、スタックポインタは修正されず、例外
ＩＰはターゲットではなくコール命令を指す。他方、第１のバイトは限度内にあ
るが第２のバイトは限度内にない場合、戻りアドレスはメモリにプッシュされ、
宛先命令はページ不在またはセグメント障害となる。
ァレンス内で、全リファレンスはセグメント限度内でフィットし、低いアドレス
および高いアドレスの両方が限度チェックで役割を果たさなければならない。制
御移動においては、宛先の第１のバイトだけがコードセグメント内にあればいい
ので、宛先アドレスの単一のバイトのみが限度に対して確認される。たとえば、
ブランチターゲットの第１の命令が２バイト長であり、１バイトのみが限度内に
ある場合は、移動制御自体は正常に終了し、例外は移動制御自体ではなくターゲ
ットにおいて命令フェッチを行う時に発行される。ターゲットの第１のバイトが
限度内にない場合、移動制御は障害を起こし、命令はまったく実行されない。た
とえば、第１のバイトが限度の外にあるターゲットへのコール命令に関しては、
戻りアドレスがメモリ内に書き込まれず、スタックポインタは修正されず、例外
ＩＰはターゲットではなくコール命令を指す。他方、第１のバイトは限度内にあ
るが第２のバイトは限度内にない場合、戻りアドレスはメモリにプッシュされ、
宛先命令はページ不在またはセグメント障害となる。
【０６０２】 ロード／ストアおよび制御移動に関するＴ段の限度チェックとＭ段の限度チェ
ックは異なっており、Ｘ８６のアーキテクチャで定義された挙動を実装する。次
にいくつかの例を説明する。
ックは異なっており、Ｘ８６のアーキテクチャで定義された挙動を実装する。次
にいくつかの例を説明する。
【０６０３】 ｂ．ニアレジスタに関連ＣＡＬＬ（near register−relative）のターゲットリ
ミットチェック 図９ｈを参照すると、ロード命令およびストア命令の意味のほとんどが、オペ
コードから推論されるのではなく、ネイティブ命令およびフォーマット化された
命令の符号化の中に明示的にさらされているので、ロードは、データをメモリか
らロードすること（必須の限度チェックを伴う）、またロードアドレスに関して
実行モードのチェックを実行することの両方であると定義することができる。こ
のようなロード命令を使用して、Ｘ８６コール命令のレジスタ間接形態の宛先に
関して限度チェックを実装することが可能である。この実装はセグメント限度障
害を早く報告して、アーキテクチャで見える状態が修正されることを防ぎ、部分
的に終了したＸ８６命令をバックアウトするために実行しなければならない作業
の量を低減する。
ミットチェック 図９ｈを参照すると、ロード命令およびストア命令の意味のほとんどが、オペ
コードから推論されるのではなく、ネイティブ命令およびフォーマット化された
命令の符号化の中に明示的にさらされているので、ロードは、データをメモリか
らロードすること（必須の限度チェックを伴う）、またロードアドレスに関して
実行モードのチェックを実行することの両方であると定義することができる。こ
のようなロード命令を使用して、Ｘ８６コール命令のレジスタ間接形態の宛先に
関して限度チェックを実装することが可能である。この実装はセグメント限度障
害を早く報告して、アーキテクチャで見える状態が修正されることを防ぎ、部分
的に終了したＸ８６命令をバックアウトするために実行しなければならない作業
の量を低減する。
【０６０４】 図９ｈの左部分９６７は、ＩＮＴＥＬ ＡＲＣＨＩＴＥＣＴＵＲＥ ＳＯＦＴ
ＷＡＲＥ ＤＥＶＥＬＯＰＥＲ’Ｓ ＭＡＮＵＡＬ、ＶＯＬ．２の３〜４１ペー
ジに示されたＣＡＬＬ命令の動作の説明からの抜粋で、ターゲットアドレスが形
成された後の時点から開始する例を示している。ＣＡＬＬ命令はまず、ブランチ
ターゲットがコードセグメント限度内にあるかどうかについて９６８をチェック
し、限度内にない場合、一般保護違反を知らせる。ＣＡＬＬ命令はついで、メモ
リスタックが戻りアドレスを受け入れる余地を有するかどうかについて９６９を
チェックする。スタックチェックは限度チェックでもあるが、失敗は一般保護違
反ではなくスタック違反によって示される。両方のチェックが成功したときのみ
、コードセグメント（ＥＩＰ）への現行のオフセットはスタック上にプッシュさ
れ、ついで制御は宛先に移動される。
ＷＡＲＥ ＤＥＶＥＬＯＰＥＲ’Ｓ ＭＡＮＵＡＬ、ＶＯＬ．２の３〜４１ペー
ジに示されたＣＡＬＬ命令の動作の説明からの抜粋で、ターゲットアドレスが形
成された後の時点から開始する例を示している。ＣＡＬＬ命令はまず、ブランチ
ターゲットがコードセグメント限度内にあるかどうかについて９６８をチェック
し、限度内にない場合、一般保護違反を知らせる。ＣＡＬＬ命令はついで、メモ
リスタックが戻りアドレスを受け入れる余地を有するかどうかについて９６９を
チェックする。スタックチェックは限度チェックでもあるが、失敗は一般保護違
反ではなくスタック違反によって示される。両方のチェックが成功したときのみ
、コードセグメント（ＥＩＰ）への現行のオフセットはスタック上にプッシュさ
れ、ついで制御は宛先に移動される。
【０６０５】 図９ｈの右側９７０は、コンバータのレシピの対応する部分を示す。Ｘ８６の
ＣＡＬＬがレジスタアドレスへ向けられているため、あるいは、レシピ９７０の
以前のアドレス形成の抜粋がターゲットオフセットを一時レジスタｒｅｇ＿ｄ内
に形成しているかのどちらかの理由によって、抜粋９７０はターゲットアドレス
がすでにレジスタｒｅｇ＿ｄ内にあると仮定する。
ＣＡＬＬがレジスタアドレスへ向けられているため、あるいは、レシピ９７０の
以前のアドレス形成の抜粋がターゲットオフセットを一時レジスタｒｅｇ＿ｄ内
に形成しているかのどちらかの理由によって、抜粋９７０はターゲットアドレス
がすでにレジスタｒｅｇ＿ｄ内にあると仮定する。
【０６０６】 命令９７１ LOAD. Limit＿check rO, CS：reg＿d は、左側の第１の限度チェック９６８を実行し、ターゲットアドレスをコードセ
グメント限度と比較する。ロード９７１の宛先はＲ０、すなわち常にゼロである
レジスタであるので、保護チェックのみが実行され、実際のメモリロードはまっ
たく省略され、これによって偽のインターロックを防ぐ。「．ｌｉｍｉｔ＿ｃｈ
ｅｃｋ」は、上記のセクションＩＸ．Ｂ．２で論じられているように、ＬＤＡ命
令のアドレス指定モードビット９４２によって指定されたように、データロード
チェックおよび命令フェッチ保護チェック（または別の実施形態では、データロ
ードチェックの代わりに命令フェッチチェック）の両方に関してメモリ管理ハー
ドウェアを問い合わせるべきであることを指定する。チェックするアドレスはコ
ードセグメント内のｒｅｇ＿ｄ内のオフセットにある。ＬＯＡＤ．ｌｉｍｉｔ＿
ｃｈｅｃｋ９７１が失敗した場合，レシピ９７０の残りは抑制され、ＳＴＯＲＥ
ＤＥＣ９７２はＣＡＬＬ戻りアドレスをストアしない。第２の命令９７２、ＳＴ
ＯＲＥＤＥＣは、スタックポインタＥＳＰによって指定されたオフセットにおい
て、ＩＰ値をスタックセグメント（ＳＳ）上にプッシュする、プレデクリメント
（pre−decrement）のストアである。ＳＴＯＲＥＤＥＣ９７２のメモリ書込みが
開始すると、両方のセグメントチェックが続くことが知られており（コードセグ
メント限度に対するブランチ宛先のチェック９６８および、スタックセグメント
のチェック９６９）、ブランチ宛先はＬＯＡＤ．ｌｉｍｉｔ＿ｃｈｅｃｋ命令９
７１によってテストされ、スタックセグメントはＳＴＯＲＥＤＥＣ９７２自体に
よってテストされる。したがって、ＳＴＯＲＥＤＥＣ９７２の終了時に、３つの
副次的な作用のすべてが続き（メモリ書込み、スタックポインタへの変更、およ
びＩＰへの変更）、ＣＡＬＬ戻りアドレスをストアする、アーキテクチャで見え
る副次的な作用がメモリにコミットされることが可能になる。ＪＲ命令９７３は
ｒｅｇ＿ｄによって指定されたアドレスにジャンプする。一般的な場合では、Ｊ
Ｒの宛先レジスタは直前の命令によって計算されているので、ジャンプ宛先レジ
スタの内容（この場合はｒｅｇ＿ｄ）は、Ｔ段９０３の限度チェックハードウェ
アの中では限度チェックできない。したがって、ＪＲ命令は、Ｍ段１４６の中で
セグメント限度チェックを実行するジャンプ命令のうちの１つである。しかし、
レシピ９７０がこの宛先についてＬＯＡＤ．ｌｉｍｉｔ＿ｃｈｅｃｋ９７１をす
でに実行しているので、ＪＲ９７３は成功が保証されている。 ４．コアトミック実行を保証するための命令の特殊グループ化
グメント限度と比較する。ロード９７１の宛先はＲ０、すなわち常にゼロである
レジスタであるので、保護チェックのみが実行され、実際のメモリロードはまっ
たく省略され、これによって偽のインターロックを防ぐ。「．ｌｉｍｉｔ＿ｃｈ
ｅｃｋ」は、上記のセクションＩＸ．Ｂ．２で論じられているように、ＬＤＡ命
令のアドレス指定モードビット９４２によって指定されたように、データロード
チェックおよび命令フェッチ保護チェック（または別の実施形態では、データロ
ードチェックの代わりに命令フェッチチェック）の両方に関してメモリ管理ハー
ドウェアを問い合わせるべきであることを指定する。チェックするアドレスはコ
ードセグメント内のｒｅｇ＿ｄ内のオフセットにある。ＬＯＡＤ．ｌｉｍｉｔ＿
ｃｈｅｃｋ９７１が失敗した場合，レシピ９７０の残りは抑制され、ＳＴＯＲＥ
ＤＥＣ９７２はＣＡＬＬ戻りアドレスをストアしない。第２の命令９７２、ＳＴ
ＯＲＥＤＥＣは、スタックポインタＥＳＰによって指定されたオフセットにおい
て、ＩＰ値をスタックセグメント（ＳＳ）上にプッシュする、プレデクリメント
（pre−decrement）のストアである。ＳＴＯＲＥＤＥＣ９７２のメモリ書込みが
開始すると、両方のセグメントチェックが続くことが知られており（コードセグ
メント限度に対するブランチ宛先のチェック９６８および、スタックセグメント
のチェック９６９）、ブランチ宛先はＬＯＡＤ．ｌｉｍｉｔ＿ｃｈｅｃｋ命令９
７１によってテストされ、スタックセグメントはＳＴＯＲＥＤＥＣ９７２自体に
よってテストされる。したがって、ＳＴＯＲＥＤＥＣ９７２の終了時に、３つの
副次的な作用のすべてが続き（メモリ書込み、スタックポインタへの変更、およ
びＩＰへの変更）、ＣＡＬＬ戻りアドレスをストアする、アーキテクチャで見え
る副次的な作用がメモリにコミットされることが可能になる。ＪＲ命令９７３は
ｒｅｇ＿ｄによって指定されたアドレスにジャンプする。一般的な場合では、Ｊ
Ｒの宛先レジスタは直前の命令によって計算されているので、ジャンプ宛先レジ
スタの内容（この場合はｒｅｇ＿ｄ）は、Ｔ段９０３の限度チェックハードウェ
アの中では限度チェックできない。したがって、ＪＲ命令は、Ｍ段１４６の中で
セグメント限度チェックを実行するジャンプ命令のうちの１つである。しかし、
レシピ９７０がこの宛先についてＬＯＡＤ．ｌｉｍｉｔ＿ｃｈｅｃｋ９７１をす
でに実行しているので、ＪＲ９７３は成功が保証されている。 ４．コアトミック実行を保証するための命令の特殊グループ化
【０６０７】 Ｘ８６のＩＰに関連する近接のＣＡＬＬ９７６（IP−relative near CALL)は
、図９ｉの左側に説明されている。コールターゲットオフセットは、命令の位置
自体、命令長および命令内のディスプレイスメントイミディエイトの合計として
計算される。続く命令のアドレスはスタック上にプッシュされ、制御はコールタ
ーゲットに移動される。タペストリ実装は、命令の両方の部分を終了させるか、
両方とも終了させない。
、図９ｉの左側に説明されている。コールターゲットオフセットは、命令の位置
自体、命令長および命令内のディスプレイスメントイミディエイトの合計として
計算される。続く命令のアドレスはスタック上にプッシュされ、制御はコールタ
ーゲットに移動される。タペストリ実装は、命令の両方の部分を終了させるか、
両方とも終了させない。
【０６０８】 １実施形態では、Ｘ８６のＩＰに関連する近接のＣＡＬＬ９７６は、上記のセ
クションＩＸ．Ｂ．３．ｂで説明されたレシピ９７０と同様に処理される。ＬＯ
ＡＤ．ｌｉｍｉｔ＿ｃｈｅｃｋ命令（命令９７１と類似）は、コールターゲット
を限度チェックし、現行のＩＰが命令の長さおよびディスプレイスメントに追加
され、合計はコードセグメント限度と比較される。ＬＯＡＤ．ｌｉｍｉｔ＿ｃｈ
ｅｃｋが失敗するとレシピの残りが打ちきられる。ついで（成功すると）、ＳＴ
ＯＲＥＤＥＣ命令（９７２への命令と類似）は、戻りアドレスをプッシュする。
ジャンプ命令はターゲットにジャンプする。
クションＩＸ．Ｂ．３．ｂで説明されたレシピ９７０と同様に処理される。ＬＯ
ＡＤ．ｌｉｍｉｔ＿ｃｈｅｃｋ命令（命令９７１と類似）は、コールターゲット
を限度チェックし、現行のＩＰが命令の長さおよびディスプレイスメントに追加
され、合計はコードセグメント限度と比較される。ＬＯＡＤ．ｌｉｍｉｔ＿ｃｈ
ｅｃｋが失敗するとレシピの残りが打ちきられる。ついで（成功すると）、ＳＴ
ＯＲＥＤＥＣ命令（９７２への命令と類似）は、戻りアドレスをプッシュする。
ジャンプ命令はターゲットにジャンプする。
【０６０９】 図９ｉを参照すると、別の実施形態では、Ｘ８６のＩＰに関連する近接のＣＡ
ＬＬ９７６は、ＳＴＯＲＥＤＥＣ（ＩＰ値のプレデクリメントＳＴＯＲＥ）９７
７およびジャンプ命令９７８を含む。ハードウェアはこれらの２つの異なる命令
９７７、９７８を監視して、これらが一緒に終了するようにする。コールターゲ
ットオフセットを計算するために必要な情報のすべては（命令位置自体、命令長
、命令の中のディスプレイスメントイミディエイト）、パイプラインの上部１３
４内で使用可能なので、Ｔ段９０３の限度チェック回路内でターゲット限度チェ
ックを行うことが可能である。命令が復号化されると、ターゲットアドレスを形
成するために必要なすべての情報が使用可能になるので、限度チェックはストー
ルなしで、命令の生成と共に実行することが可能である。ブランチターゲットハ
ードウェアはパイプラインの上部１３４に提供されるので、ほとんどのＩＰ関連
のブランチはパイプラインの初期でブランチターゲットを計算しこれらの限度チ
ェックを行うことが可能であり、この回路はＩＰに関連するＣＡＬＬ９７６内で
すぐに使用可能であり、コールターゲットを計算し、そのコールターゲットをコ
ードセグメント限度と比較する。これは、ＩＰに関連する近接のＣＡＬＬ９７６
が、セクションＩＸ．Ｂ．３．ｂで論じられたレジスタ宛先ＣＡＬＬに関して生
成された３つの命令ではなく、２つのタペストリ命令９７７、９７８の中で符号
化されることを可能にする。ＳＴＯＲＥＤＥＣ９７７およびジャンプ９７８は、
コールターゲット限度チェックが終了するまで、発行機構内に保持される。コー
ルターゲット限度チェックが失敗すると、ＳＴＯＲＥＤＥＣ９７７およびジャン
プ９７８は両方ともヌル化され、メモリへの修正を防ぐ。ＣＡＬＬターゲット限
度チェックが成功すると、両方の命令がリリースされる。ＳＴＯＲＥＤＥＣ９７
７が失敗すると、Ｘ８６命令の全部が打ちきられる。ＳＴＯＲＥＤＥＣ９７７が
一度終了すると、Ｔ段９０３内で限度チェックが実行されるため、ジャンプ９７
８は成功することが保証される。
ＬＬ９７６は、ＳＴＯＲＥＤＥＣ（ＩＰ値のプレデクリメントＳＴＯＲＥ）９７
７およびジャンプ命令９７８を含む。ハードウェアはこれらの２つの異なる命令
９７７、９７８を監視して、これらが一緒に終了するようにする。コールターゲ
ットオフセットを計算するために必要な情報のすべては（命令位置自体、命令長
、命令の中のディスプレイスメントイミディエイト）、パイプラインの上部１３
４内で使用可能なので、Ｔ段９０３の限度チェック回路内でターゲット限度チェ
ックを行うことが可能である。命令が復号化されると、ターゲットアドレスを形
成するために必要なすべての情報が使用可能になるので、限度チェックはストー
ルなしで、命令の生成と共に実行することが可能である。ブランチターゲットハ
ードウェアはパイプラインの上部１３４に提供されるので、ほとんどのＩＰ関連
のブランチはパイプラインの初期でブランチターゲットを計算しこれらの限度チ
ェックを行うことが可能であり、この回路はＩＰに関連するＣＡＬＬ９７６内で
すぐに使用可能であり、コールターゲットを計算し、そのコールターゲットをコ
ードセグメント限度と比較する。これは、ＩＰに関連する近接のＣＡＬＬ９７６
が、セクションＩＸ．Ｂ．３．ｂで論じられたレジスタ宛先ＣＡＬＬに関して生
成された３つの命令ではなく、２つのタペストリ命令９７７、９７８の中で符号
化されることを可能にする。ＳＴＯＲＥＤＥＣ９７７およびジャンプ９７８は、
コールターゲット限度チェックが終了するまで、発行機構内に保持される。コー
ルターゲット限度チェックが失敗すると、ＳＴＯＲＥＤＥＣ９７７およびジャン
プ９７８は両方ともヌル化され、メモリへの修正を防ぐ。ＣＡＬＬターゲット限
度チェックが成功すると、両方の命令がリリースされる。ＳＴＯＲＥＤＥＣ９７
７が失敗すると、Ｘ８６命令の全部が打ちきられる。ＳＴＯＲＥＤＥＣ９７７が
一度終了すると、Ｔ段９０３内で限度チェックが実行されるため、ジャンプ９７
８は成功することが保証される。
【０６１０】 機能は次のように実装される。 上部段１３４は、ジャンプ９７８のターゲットのセグメント限度がチェックさ
れてからＳＴＯＲＥＤＥＣ９７７が発行されることを保証する。ＳＴＯＲＥＤＥ
Ｃ９７７がＣ段９０２を消去した後、Ｃ段９０２はジャンプ９７８のディスプレ
イスメントを使用してターゲットアドレスを計算する。Ｔ段９０３はターゲット
に関して限度チェックを実行する。限度チェックの成功または失敗は、上部のパ
イプライン１３４の直前にあるＳＴＯＲＥＤＥＣ９７７にタグとして付けられる
。このタグは、ＳＴＯＲＥＤＥＣ９７７がＤ段１４０および低いパイプライン１
２０に移動すると、ＳＴＯＲＥＤＥＣ９７７と共に移動する。ジャンプターゲッ
ト限度チェックが失敗すると、ＳＴＯＲＥＤＥＣ９７７は障害とマーキングされ
てから、実行パイプライン１２０に発行される。
れてからＳＴＯＲＥＤＥＣ９７７が発行されることを保証する。ＳＴＯＲＥＤＥ
Ｃ９７７がＣ段９０２を消去した後、Ｃ段９０２はジャンプ９７８のディスプレ
イスメントを使用してターゲットアドレスを計算する。Ｔ段９０３はターゲット
に関して限度チェックを実行する。限度チェックの成功または失敗は、上部のパ
イプライン１３４の直前にあるＳＴＯＲＥＤＥＣ９７７にタグとして付けられる
。このタグは、ＳＴＯＲＥＤＥＣ９７７がＤ段１４０および低いパイプライン１
２０に移動すると、ＳＴＯＲＥＤＥＣ９７７と共に移動する。ジャンプターゲッ
ト限度チェックが失敗すると、ＳＴＯＲＥＤＥＣ９７７は障害とマーキングされ
てから、実行パイプライン１２０に発行される。
【０６１１】 別の実施形態では、命令が復号化されると、ＩＰに関連する近接のコールは特
別なケースとして捕らえられる。ＴＩＧ９０５、９０６は、特別なマーカでＳＴ
ＯＲＥＤＥＣ９７７をマーキングする。そのマーカを伴う命令は、ターゲットの
形成および限度チェックがジャンプ９７８に関して終了するまで、上部１３４か
ら実行パイプ１２０に移動することを許可されない（または別の実施形態では、
発行バッファ９０７内に保持される）。パイプラインは、このチェックが早く実
行され、ＳＴＯＲＥＤＥＣ９７７が通常はバブルなしに発行バッファ９０７から
リリースされるように構成される。マーカは、上段１３４でのみ使用されるとい
う点を除いては、低いパイプライン１２０を介して伝播するサイドバンド情報９
２０にいくらか似ている。
別なケースとして捕らえられる。ＴＩＧ９０５、９０６は、特別なマーカでＳＴ
ＯＲＥＤＥＣ９７７をマーキングする。そのマーカを伴う命令は、ターゲットの
形成および限度チェックがジャンプ９７８に関して終了するまで、上部１３４か
ら実行パイプ１２０に移動することを許可されない（または別の実施形態では、
発行バッファ９０７内に保持される）。パイプラインは、このチェックが早く実
行され、ＳＴＯＲＥＤＥＣ９７７が通常はバブルなしに発行バッファ９０７から
リリースされるように構成される。マーカは、上段１３４でのみ使用されるとい
う点を除いては、低いパイプライン１２０を介して伝播するサイドバンド情報９
２０にいくらか似ている。
【０６１２】 ＩＰに関連するＣＡＬＬ命令またはレジスタＣＡＬＬ命令９６７、９７６の別
の実施形態では、Ｔ段９０３またはＭ段１４６は、ジャンプ命令９７３、９７８
のターゲットについて限度エラーをチェックする。限度エラーがある場合、限度
例外はＳＴＯＲＥＤＥＣ９７２、９７７上にタグとして付けられる。ＳＴＯＲＥ
ＤＥＣ９７２、９７７についての例外は、次にＷ段１５０内で認識され、ＳＴＯ
ＲＥＤＥＣ９７２、９７７は決してメモリにコミットしない。ＳＴＯＲＥＤＥＣ
９７２、７７の中断は、ジャンプ９７３、９７８を打ちきる。ジャンプ９７３、
９７８の限度チェックは終了して使用可能となり、パイプライン１２０を先に進
み、例外をＳＴＯＲＥＤＥＣ９７２、９７７にタグを付けてから、ＳＴＯＲＥＤ
ＥＣ９７２、９７７がＷ段１５０にコミットすることに間に合う。その理由は、
２つの段は十分に離れているからという場合もあり、ＳＴＯＲＥＤＥＣ９７２、
９７７は限度チェックが成功するまでコミットを遅延されるからという場合もあ
る（命令の独立したリタイアメントという、一般的な設計目標に対する例外とし
て）。
の実施形態では、Ｔ段９０３またはＭ段１４６は、ジャンプ命令９７３、９７８
のターゲットについて限度エラーをチェックする。限度エラーがある場合、限度
例外はＳＴＯＲＥＤＥＣ９７２、９７７上にタグとして付けられる。ＳＴＯＲＥ
ＤＥＣ９７２、９７７についての例外は、次にＷ段１５０内で認識され、ＳＴＯ
ＲＥＤＥＣ９７２、９７７は決してメモリにコミットしない。ＳＴＯＲＥＤＥＣ
９７２、７７の中断は、ジャンプ９７３、９７８を打ちきる。ジャンプ９７３、
９７８の限度チェックは終了して使用可能となり、パイプライン１２０を先に進
み、例外をＳＴＯＲＥＤＥＣ９７２、９７７にタグを付けてから、ＳＴＯＲＥＤ
ＥＣ９７２、９７７がＷ段１５０にコミットすることに間に合う。その理由は、
２つの段は十分に離れているからという場合もあり、ＳＴＯＲＥＤＥＣ９７２、
９７７は限度チェックが成功するまでコミットを遅延されるからという場合もあ
る（命令の独立したリタイアメントという、一般的な設計目標に対する例外とし
て）。
【０６１３】 ５．ＬＯＯＰ命令のエミュレータにおける展開 図９ｊを参照すると、Ｘ８６アーキテクチャは複雑なＬＯＯＰ命令を定義する
。図９ｊの左半分９８０は、より簡単な変形例のうち１つに関する動作を示す。
ループに入る前に、プログラムはＥＣＸレジスタの中でループカウントを確立す
る。ＬＯＯＰ命令はループ本体の終了時に使用される。ＬＯＯＰ命令はループの
反復ごとにＥＣＸレジスタをデクリメントする。ＥＣＸレジスタがゼロでない限
り、ＬＯＯＰ命令は制御をループの一番上の命令に戻し、ループの次の反復を開
始する。
。図９ｊの左半分９８０は、より簡単な変形例のうち１つに関する動作を示す。
ループに入る前に、プログラムはＥＣＸレジスタの中でループカウントを確立す
る。ＬＯＯＰ命令はループ本体の終了時に使用される。ＬＯＯＰ命令はループの
反復ごとにＥＣＸレジスタをデクリメントする。ＥＣＸレジスタがゼロでない限
り、ＬＯＯＰ命令は制御をループの一番上の命令に戻し、ループの次の反復を開
始する。
【０６１４】 ＬＯＯＰ命令のこの変形例に関して、ネイティブタペストリレシピ９８１は、
ＤＥＣ９８２の結果に基づいて、ＤＥＣデクリメント命令９８２およびＣＪＮＥ
９８３（ゼロでない場合、条件付きのジャンプ）という２つの命令を生成する。
ＤＥＣ命令９８２は、「．Ｘ」オペコード拡張子によって示される８ビット、１
６ビット、または３２ビット広さのオペランドを有する場合がある。ＣＪＮＥ命
令９８３は、ＥＣＸレジスタをｒ０（常にゼロであるレジスタ、表１を参照のこ
と）と比較し、これらが等しくない場合は分岐する。ＬＯＯＰ９８０またはＣＪ
ＮＥ命令９８３への「ｉｍｍ８」引数はディスプレイスメントであり、Ｘ８６Ｌ
ＯＯＰ命令の中の８ビット、１６ビットまたは３２ビットであり、コンバータ１
３６によってエミットされた、フォーマット化されたＣＪＮＥネイティブ命令９
８３の中でも同様な広さである場合がある。
ＤＥＣ９８２の結果に基づいて、ＤＥＣデクリメント命令９８２およびＣＪＮＥ
９８３（ゼロでない場合、条件付きのジャンプ）という２つの命令を生成する。
ＤＥＣ命令９８２は、「．Ｘ」オペコード拡張子によって示される８ビット、１
６ビット、または３２ビット広さのオペランドを有する場合がある。ＣＪＮＥ命
令９８３は、ＥＣＸレジスタをｒ０（常にゼロであるレジスタ、表１を参照のこ
と）と比較し、これらが等しくない場合は分岐する。ＬＯＯＰ９８０またはＣＪ
ＮＥ命令９８３への「ｉｍｍ８」引数はディスプレイスメントであり、Ｘ８６Ｌ
ＯＯＰ命令の中の８ビット、１６ビットまたは３２ビットであり、コンバータ１
３６によってエミットされた、フォーマット化されたＣＪＮＥネイティブ命令９
８３の中でも同様な広さである場合がある。
【０６１５】 他の任意の制御移動ターゲット同様、ＬＯＯＰ命令９８０のターゲットは、コ
ードセグメント限度に対して限度チェックしなければならない。Ｘ８６内で限度
チェックが実行されてから、ＥＣＸへの修正、ついで分岐が発生する。限度チェ
ックが失敗すると、修正ＥＣＸはコミットされない。しかしレシピ９８１内でＤ
ＥＣ命令９８２はブランチ９８３の前にあり、ＬＯＯＰ命令の頻度のため、限度
チェックを行うためにだけに第３の命令を追加するのではなく、レシピ９８１を
２つの命令に保持することが望ましい。
ードセグメント限度に対して限度チェックしなければならない。Ｘ８６内で限度
チェックが実行されてから、ＥＣＸへの修正、ついで分岐が発生する。限度チェ
ックが失敗すると、修正ＥＣＸはコミットされない。しかしレシピ９８１内でＤ
ＥＣ命令９８２はブランチ９８３の前にあり、ＬＯＯＰ命令の頻度のため、限度
チェックを行うためにだけに第３の命令を追加するのではなく、レシピ９８１を
２つの命令に保持することが望ましい。
【０６１６】 １つの実施形態では、ＣＪＮＥ命令９８３は、限度チェックの失敗でマーキン
グされ、またＬＯＯＰレシピ内で命令としてサイドバンドマーキングされている
。ＣＪＮＥ９８３がＷ段１５０に到達すると、ハードウェアはセグメント限度エ
ラーを認識し、ＬＯＯＰサイドバンド情報をメモリ障害コードにストアする。セ
グメント限度エラーハンドラーは、メモリ障害コードを確認する。Ｘ８６ ＬＯ
ＯＰビット（「メモリ障害コード」プロセッサレジスタのビット２５）が設定さ
れ、ついでＥＣＸ（またはＣＸ）が１ステップ、アンワインドされる。 別の実施形態では、Ｘ８６ ＬＯＯＰ命令は後の命令（ＣＪＮＥ９８３）がそ
れ以前の命令（ＤＥＣ９８２）の実行に影響を与えることが可能な、わずかなイ
ンスタンスのうち１つである。ＣＪＮＥ命令９８３は、Ｔ段９０３内で限度チェ
ックされる。この限度チェックの結果は「Ｘ８６ ＬＯＯＰ．」と名付けられた
１ビットのタグとして、サイドバンド情報９２０の中のＣＪＮＥ命令の上にタグ
を付けられる。Ｘ８６ ＬＯＯＰタグは，ＣＪＮＥ命令９８３に関する他のサイ
ドバンド情報と共にパイプの段を下へ下りる。Ｗ段１５０が、限度チェックが失
敗したことを示すＸ８６ ＬＯＯＰタグを伴う命令を検出すると、プロセッサは
エミュレータ３１６内にトラップし、エミュレータ３１６はレジスタＥＣＸ（ま
たはワード広さに関してはレジスタＣＸ）を１つインクリメントして、最後のＤ
ＥＣ９８２によってデクリメントをアンワインドする。
グされ、またＬＯＯＰレシピ内で命令としてサイドバンドマーキングされている
。ＣＪＮＥ９８３がＷ段１５０に到達すると、ハードウェアはセグメント限度エ
ラーを認識し、ＬＯＯＰサイドバンド情報をメモリ障害コードにストアする。セ
グメント限度エラーハンドラーは、メモリ障害コードを確認する。Ｘ８６ ＬＯ
ＯＰビット（「メモリ障害コード」プロセッサレジスタのビット２５）が設定さ
れ、ついでＥＣＸ（またはＣＸ）が１ステップ、アンワインドされる。 別の実施形態では、Ｘ８６ ＬＯＯＰ命令は後の命令（ＣＪＮＥ９８３）がそ
れ以前の命令（ＤＥＣ９８２）の実行に影響を与えることが可能な、わずかなイ
ンスタンスのうち１つである。ＣＪＮＥ命令９８３は、Ｔ段９０３内で限度チェ
ックされる。この限度チェックの結果は「Ｘ８６ ＬＯＯＰ．」と名付けられた
１ビットのタグとして、サイドバンド情報９２０の中のＣＪＮＥ命令の上にタグ
を付けられる。Ｘ８６ ＬＯＯＰタグは，ＣＪＮＥ命令９８３に関する他のサイ
ドバンド情報と共にパイプの段を下へ下りる。Ｗ段１５０が、限度チェックが失
敗したことを示すＸ８６ ＬＯＯＰタグを伴う命令を検出すると、プロセッサは
エミュレータ３１６内にトラップし、エミュレータ３１６はレジスタＥＣＸ（ま
たはワード広さに関してはレジスタＣＸ）を１つインクリメントして、最後のＤ
ＥＣ９８２によってデクリメントをアンワインドする。
【０６１７】 ６．反復ストリングの命令 図９ｋを参照すると、Ｘ８６アーキテクチャはＲＥＰプレフィックスバイトを
、たとえば「ＲＥＰＥ ＣＭＰＳ」（比較文字列）、「ＲＥＰ ＭＯＶＳ」（移
動文字列）、および「ＲＥＰ ＳＣＡ」（スキャン文字列）などの「ＲＥＰ」反
復命令のセットを導出する所定の命令に定義する。これらの反復された文字列の
命令の各々において、Ｘ８６は多くの反復に関して動作を反復する。反復のカウ
ントはレジスタＥＣＸ（３２ビットモード）またはＣＸ（１６ビットモード）内
で指定される。図９ｋに示された例９８６「ＲＥＰＮＺ ＭＯＶＳ」では、Ｘ８
６はレジスタＥＣＸをカウントレジスタとして使用し、バイトをソースメモリの
オペランドから宛先メモリのオペランドへ移動する。繰り返しごとに、Ｘ８６は
保留中の割り込みがある場合にはそれを受入れ、ついでＥＣＸをデクリメントし
て関連するＭＯＶＳ命令を実行する。反復命令自体はブランチ命令ではなく、終
了条件が満たされてから次のシーケンシャル命令に失敗するまでその命令の実行
を繰り返すようにＸ８６に命令する、別の命令に付けられた１バイトの接頭辞で
ある。
、たとえば「ＲＥＰＥ ＣＭＰＳ」（比較文字列）、「ＲＥＰ ＭＯＶＳ」（移
動文字列）、および「ＲＥＰ ＳＣＡ」（スキャン文字列）などの「ＲＥＰ」反
復命令のセットを導出する所定の命令に定義する。これらの反復された文字列の
命令の各々において、Ｘ８６は多くの反復に関して動作を反復する。反復のカウ
ントはレジスタＥＣＸ（３２ビットモード）またはＣＸ（１６ビットモード）内
で指定される。図９ｋに示された例９８６「ＲＥＰＮＺ ＭＯＶＳ」では、Ｘ８
６はレジスタＥＣＸをカウントレジスタとして使用し、バイトをソースメモリの
オペランドから宛先メモリのオペランドへ移動する。繰り返しごとに、Ｘ８６は
保留中の割り込みがある場合にはそれを受入れ、ついでＥＣＸをデクリメントし
て関連するＭＯＶＳ命令を実行する。反復命令自体はブランチ命令ではなく、終
了条件が満たされてから次のシーケンシャル命令に失敗するまでその命令の実行
を繰り返すようにＸ８６に命令する、別の命令に付けられた１バイトの接頭辞で
ある。
【０６１８】 Ｔ段９０３はＲＥＰ命令を、直線命令９８７の無限にアンロールされたループ
にする。レシピの最初の近く（図９ｋに示された抜粋の前）は、ＥＣＸ内の反復
カウントがゼロである場合、次のＸ８６命令にブランチするブランチ命令である
。ついでループの第１の反復９８８に関してネイティブ命令が続く。ＲＥＰＮＺ
ＭＯＶＳの場合、ループの本体は、とられていないと予想されたロード、スト
ア、およびＪＮＺ命令である。この部分９８８は、反復されているＸ８６命令を
反映するように変化する。
にする。レシピの最初の近く（図９ｋに示された抜粋の前）は、ＥＣＸ内の反復
カウントがゼロである場合、次のＸ８６命令にブランチするブランチ命令である
。ついでループの第１の反復９８８に関してネイティブ命令が続く。ＲＥＰＮＺ
ＭＯＶＳの場合、ループの本体は、とられていないと予想されたロード、スト
ア、およびＪＮＺ命令である。この部分９８８は、反復されているＸ８６命令を
反映するように変化する。
【０６１９】 各反復９８８の終わりに、Ｔ段９０３はとられていないと予想されたジャンプ
命令９８９を次のＸ８６命令にエミットする。これらの反復間のブランチ命令９
８９は、各々、「割り込み可能な反復境界」サイドバンドマーカによってマーキ
ングされている（図９ｃの９９０）。Ｘ８６の挙動と並列に、反復間のブランチ
命令９８９はＥＣＸのカウントダウンを反映する一時フラグをテストする。これ
らの一時フラグはＸ８６ ＥＦＬＡＧＳに相似しているが、Ｘ８６ ＥＦＬＡＧ
Ｓとは異なるので、ＥＦＬＡＧＳ自体は修正されない。
命令９８９を次のＸ８６命令にエミットする。これらの反復間のブランチ命令９
８９は、各々、「割り込み可能な反復境界」サイドバンドマーカによってマーキ
ングされている（図９ｃの９９０）。Ｘ８６の挙動と並列に、反復間のブランチ
命令９８９はＥＣＸのカウントダウンを反映する一時フラグをテストする。これ
らの一時フラグはＸ８６ ＥＦＬＡＧＳに相似しているが、Ｘ８６ ＥＦＬＡＧ
Ｓとは異なるので、ＥＦＬＡＧＳ自体は修正されない。
【０６２０】 ＥＣＸカウントが終了していない場合、反復間のブランチ９８９がＲ段１４２
およびＡ段１４４に到達すると（ブランチが実際に実行される段）、予想どおり
にブランチ９８９はとられない。反復された文字列命令に関するレシピはネスト
反復本体９９１で継続する。反復カウントが終了すると、ブランチ条件が満たさ
れ、ブランチの間違った予想回路が起動され、パイプライン１２０をフラッシュ
する。上部１３４は、反復された命令の反復の生成を中止する。実行は次のＸ８
６命令で再開する。各命令間のブランチ９８９はレシピの終わりマーカＸ８６＿
ＣＯＭＰＬＥＴＥＤ９２６でマーキングされ、命令が最終的に終了すると、正し
い状態のすべてが更新され、たとえば、ＩＰがインクリメントされる。しかし、
同じブランチ命令９８９上に代入されている反復境界マーカ９９０はハードウェ
アに対して、レシピの終了マーク９２６が条件付きであると知らせ、レシピの終
了処理は、反復カウントが終了しなければ実行すべきでないと知らせる。
およびＡ段１４４に到達すると（ブランチが実際に実行される段）、予想どおり
にブランチ９８９はとられない。反復された文字列命令に関するレシピはネスト
反復本体９９１で継続する。反復カウントが終了すると、ブランチ条件が満たさ
れ、ブランチの間違った予想回路が起動され、パイプライン１２０をフラッシュ
する。上部１３４は、反復された命令の反復の生成を中止する。実行は次のＸ８
６命令で再開する。各命令間のブランチ９８９はレシピの終わりマーカＸ８６＿
ＣＯＭＰＬＥＴＥＤ９２６でマーキングされ、命令が最終的に終了すると、正し
い状態のすべてが更新され、たとえば、ＩＰがインクリメントされる。しかし、
同じブランチ命令９８９上に代入されている反復境界マーカ９９０はハードウェ
アに対して、レシピの終了マーク９２６が条件付きであると知らせ、レシピの終
了処理は、反復カウントが終了しなければ実行すべきでないと知らせる。
【０６２１】 Ｘ８６単一ステップモードでは、反復される命令の各反復はＸ８６単一ステッ
プ例外をトリガする。Ｘ８６単一ステップおよびタペストリネイティブ単一ステ
ップモードの両方が使用可能な場合、２つの間の反復はエミュレータ３１６内で
解消される。
プ例外をトリガする。Ｘ８６単一ステップおよびタペストリネイティブ単一ステ
ップモードの両方が使用可能な場合、２つの間の反復はエミュレータ３１６内で
解消される。
【０６２２】 Ｃ．単一Ｘ８６命令の複数の副作用をエミュレートするために複数のネイティブ
命令の結果の収集 １．ロード／記憶アドレスデバッグ比較結果の収集とフィルタリング Ｘ８６アーキテクチャはデバッグ機能を定義する。４つのデバッグレジスタが
あり、各々は線形アドレスを保持する。各レジスタは読取り、書込み、または実
行という、メモリリファレンスのクラスでタグを付けられる。各メモリリファレ
ンスに関して、リファレンスのアドレスは４つのデバッグレジスタのアドレスお
よびモードに対して比較される。マッチおよびモードが検出され、リファレンス
がレジスタのクラスタグに一致すると、トラップがＸ８６命令の終了時に発生し
、リファレンスのアドレスはデバッガソフトウェアが使用できるようになる。Ｘ
８６命令が多数のメモリリファレンスを有する場合があるので、単一のＸ８６命
令内にいくつかの一致があることが可能である。
命令の結果の収集 １．ロード／記憶アドレスデバッグ比較結果の収集とフィルタリング Ｘ８６アーキテクチャはデバッグ機能を定義する。４つのデバッグレジスタが
あり、各々は線形アドレスを保持する。各レジスタは読取り、書込み、または実
行という、メモリリファレンスのクラスでタグを付けられる。各メモリリファレ
ンスに関して、リファレンスのアドレスは４つのデバッグレジスタのアドレスお
よびモードに対して比較される。マッチおよびモードが検出され、リファレンス
がレジスタのクラスタグに一致すると、トラップがＸ８６命令の終了時に発生し
、リファレンスのアドレスはデバッガソフトウェアが使用できるようになる。Ｘ
８６命令が多数のメモリリファレンスを有する場合があるので、単一のＸ８６命
令内にいくつかの一致があることが可能である。
【０６２３】 タペストリは、各々が監視されるべきアドレスを保持する同様なデバッグレジ
スタを提供する。タペストリのデバッグレジスタは、メモリリファレンスクラス
に対して一致しない。次に論じられるように、クラス機能はソフトウェア内でエ
ミュレートされ、監視するクラスはメモリ内に記録される。ハードウェアアドレ
ス一致の細分性はかなり粗く、１６バイトに近い。アドレスがデバッグレジスタ
のうち１つの１６バイトウィンドウ内にあるようなメモリリファレンスが検出さ
れると、プロセッサはエミュレータ３１６内にトラップする。エミュレータ３１
６はエミュレータ３１６インタフェースプロセッサレジスタから情報をさらに収
集して、アドレスがＸ８６アーキテクチャの定義によって必要とされる細分性に
一致していたかどうかを決定する（オペランドの幅に応じて、もっとも近い１バ
イト、２バイトまたは４バイト）。エミュレータ３１６はまた、一致リファレン
スがロードまたはストアのいずれであったかを決定し、この決定を、このレジス
タ内のアドレスに関して監視されるべきメモリリファレンスのクラスと比較する
。細分性およびメモリリファレンスクラスのフィルタリングを受けてもアドレス
一致が残ると、エミュレータ３１６はどのデバッグレジスタが一致したかを記録
し、Ｘ８６単一ステップモードをオンにする（Ｘ８６アーキテクチャは、実行が
各命令の終了時にトラップされた単一ステップモードを定義するので、デバッガ
は起動できる。これはタペストリの中で、Ｘ８６＿ＣＯＭＰＬＥＴＥＤレシピの
終わりタグ９２６を伴う各命令が単一ステップモードで実行されたときに発生す
るトラップとして実装される）。Ｘ８６命令の終了時に、単一ステップトラップ
はコンバータ１３６によって発生し、制御はエミュレータ３１６内にベクトルを
向ける。単一の命令内で発生した１つまたは多数のデバッグレジスタが一致する
と、エミュレータ３１６はこれらを集めて、適切であればＸ８６環境に表面化す
る。エミュレータ３１６の終了時に、単一ステッピングはオフにされる（単一の
命令に関してエミュレータ３１６によってではなく、単一ステッピングがすべて
のＸ８６命令に関してオンにされない限りである）。 このように、ロードおよびストアデバッグアドレスは個別のタペストリ命令に
基づいて収集され、Ｘ８６命令の終了ごとにＸ８６上に表面化される。
スタを提供する。タペストリのデバッグレジスタは、メモリリファレンスクラス
に対して一致しない。次に論じられるように、クラス機能はソフトウェア内でエ
ミュレートされ、監視するクラスはメモリ内に記録される。ハードウェアアドレ
ス一致の細分性はかなり粗く、１６バイトに近い。アドレスがデバッグレジスタ
のうち１つの１６バイトウィンドウ内にあるようなメモリリファレンスが検出さ
れると、プロセッサはエミュレータ３１６内にトラップする。エミュレータ３１
６はエミュレータ３１６インタフェースプロセッサレジスタから情報をさらに収
集して、アドレスがＸ８６アーキテクチャの定義によって必要とされる細分性に
一致していたかどうかを決定する（オペランドの幅に応じて、もっとも近い１バ
イト、２バイトまたは４バイト）。エミュレータ３１６はまた、一致リファレン
スがロードまたはストアのいずれであったかを決定し、この決定を、このレジス
タ内のアドレスに関して監視されるべきメモリリファレンスのクラスと比較する
。細分性およびメモリリファレンスクラスのフィルタリングを受けてもアドレス
一致が残ると、エミュレータ３１６はどのデバッグレジスタが一致したかを記録
し、Ｘ８６単一ステップモードをオンにする（Ｘ８６アーキテクチャは、実行が
各命令の終了時にトラップされた単一ステップモードを定義するので、デバッガ
は起動できる。これはタペストリの中で、Ｘ８６＿ＣＯＭＰＬＥＴＥＤレシピの
終わりタグ９２６を伴う各命令が単一ステップモードで実行されたときに発生す
るトラップとして実装される）。Ｘ８６命令の終了時に、単一ステップトラップ
はコンバータ１３６によって発生し、制御はエミュレータ３１６内にベクトルを
向ける。単一の命令内で発生した１つまたは多数のデバッグレジスタが一致する
と、エミュレータ３１６はこれらを集めて、適切であればＸ８６環境に表面化す
る。エミュレータ３１６の終了時に、単一ステッピングはオフにされる（単一の
命令に関してエミュレータ３１６によってではなく、単一ステッピングがすべて
のＸ８６命令に関してオンにされない限りである）。 このように、ロードおよびストアデバッグアドレスは個別のタペストリ命令に
基づいて収集され、Ｘ８６命令の終了ごとにＸ８６上に表面化される。
【０６２４】 ２．ＦＰ ＤＰ／ＩＰ／ＯＰの延期 再び図９ａを参照すると、ＦＰ ＤＰ／ＩＰ／ＯＰ回路９９３は浮動小数点デ
ータポインタ、命令ポインタおよびオペコード情報を、パイプラインの下の段に
下げる。 Ｘ８６浮動小数点ユニット（ＦＰＵ）は、命令へのポインタおよび、最後の非
制御浮動小数点（ＦＰ）命令（「制御命令」は、Ｉｎｔｅｌ Ｘ８６アーキテク
チャ内で定義された用語である）に関するデータオペランドを、２つの４８ビッ
トレジスタであるＦＰＵ命令ポインタ（ＦＰ−ＩＰ）レジスタおよびＦＰＵオペ
ランド（データ）ポインタ（ＦＰ−ＤＰ）レジスタ内にストアする。（ＦＰ−Ｄ
Ｐ情報は単一のメモリオペランド命令に関してのみ更新され、メモリからメモリ
への動作は非制御命令であるので、ＤＰポインタは多数ある必要はない）。Ｘ８
６ ＦＰＵはまた、１１ビットのＦＰＵオペコードレジスタ（ＦＰ−ＯＰ）内に
最後の非制御命令のオペコードをストアする。この情報は保存されて、例外ハン
ドラに関する状態情報を提供する。命令ポインタおよびデータポインタ、および
オペコード情報は、情報をメモリ内に現行のＸ８６モードに依存したフォーマッ
トでストアするＸ８６の命令ＦＮＳＴＥＮＶおよび／またはＦＮＳＡＶＥを実行
することによってアクセスされる。
ータポインタ、命令ポインタおよびオペコード情報を、パイプラインの下の段に
下げる。 Ｘ８６浮動小数点ユニット（ＦＰＵ）は、命令へのポインタおよび、最後の非
制御浮動小数点（ＦＰ）命令（「制御命令」は、Ｉｎｔｅｌ Ｘ８６アーキテク
チャ内で定義された用語である）に関するデータオペランドを、２つの４８ビッ
トレジスタであるＦＰＵ命令ポインタ（ＦＰ−ＩＰ）レジスタおよびＦＰＵオペ
ランド（データ）ポインタ（ＦＰ−ＤＰ）レジスタ内にストアする。（ＦＰ−Ｄ
Ｐ情報は単一のメモリオペランド命令に関してのみ更新され、メモリからメモリ
への動作は非制御命令であるので、ＤＰポインタは多数ある必要はない）。Ｘ８
６ ＦＰＵはまた、１１ビットのＦＰＵオペコードレジスタ（ＦＰ−ＯＰ）内に
最後の非制御命令のオペコードをストアする。この情報は保存されて、例外ハン
ドラに関する状態情報を提供する。命令ポインタおよびデータポインタ、および
オペコード情報は、情報をメモリ内に現行のＸ８６モードに依存したフォーマッ
トでストアするＸ８６の命令ＦＮＳＴＥＮＶおよび／またはＦＮＳＡＶＥを実行
することによってアクセスされる。
【０６２５】 タペストリは、Ｘ８６のこの態様をモデリングする。レシピの実行中、情報は
Ｘ８６フォーマットとはいくらか異なる内部フォーマットで保持される。情報は
レシピ内で２つ以上の異なる命令によって生成される。コンバータがレシピの最
後９２６に到達すると、情報はタペストリの内部フォーマットからＸ８６で定義
されたフォーマットに変換され、ＦＰ−ＩＰ／ＯＰ、および、可能性としてはＦ
Ｐ−ＤＰを含む、アーキテクチャで見える副次的な作用がＸ８６ ＦＰ命令から
同時にコミットされる。
Ｘ８６フォーマットとはいくらか異なる内部フォーマットで保持される。情報は
レシピ内で２つ以上の異なる命令によって生成される。コンバータがレシピの最
後９２６に到達すると、情報はタペストリの内部フォーマットからＸ８６で定義
されたフォーマットに変換され、ＦＰ−ＩＰ／ＯＰ、および、可能性としてはＦ
Ｐ−ＤＰを含む、アーキテクチャで見える副次的な作用がＸ８６ ＦＰ命令から
同時にコミットされる。
【０６２６】 ＦＮＳＴＥＮＶ命令およびＦＮＳＡＶＥ命令は、ハードウェアコンバータ１３
６ではなくエミュレータ３１６内で実行される。エミュレータ３１６は、ＦＮＳ
ＴＥＮＶおよびＦＮＳＡＶＥが実行された時、タペストリハードウェア（１６ビ
ットのセグメントセレクタおよび３２ビットのオフセット）によってストアされ
たポインタのカノニカルな形態を、現行のオペレーティングモードによって要求
される特定のフォーマットに変換する。ＦＰ−ＩＰ、ＦＰ−ＯＰ、およびＦＰ−
ＤＰ情報のＸ８６定義はいくらかコンテキストに依存するので、タペストリ変換
はコンテキスト依存である。この同時性とコンテキスト依存の変換は、Ｘ８６の
挙動を正しくモデリングするという結果を生む。
６ではなくエミュレータ３１６内で実行される。エミュレータ３１６は、ＦＮＳ
ＴＥＮＶおよびＦＮＳＡＶＥが実行された時、タペストリハードウェア（１６ビ
ットのセグメントセレクタおよび３２ビットのオフセット）によってストアされ
たポインタのカノニカルな形態を、現行のオペレーティングモードによって要求
される特定のフォーマットに変換する。ＦＰ−ＩＰ、ＦＰ−ＯＰ、およびＦＰ−
ＤＰ情報のＸ８６定義はいくらかコンテキストに依存するので、タペストリ変換
はコンテキスト依存である。この同時性とコンテキスト依存の変換は、Ｘ８６の
挙動を正しくモデリングするという結果を生む。
【０６２７】 Ｔ段９０３で、Ｘ８６浮動小数点命令がネイティブ命令に変換されると、ＦＰ
サイドバンド情報が生成され、パイプラインの段を下がる。このＦＰサイドバン
ド情報は、これが浮動小数点命令であることを示し、ＩＰ値（ＦＰ−ＩＰ）およ
びオペコード値（ＦＰ−ＯＰ）のスナップショットを含む。ＦＰ−ＩＰオペコー
ド値およびＦＰ−ＯＰオペコード値はコンバータからパイプ制御９１０に渡され
、パイプ制御９１０は情報をＤ段からＷ段１５０へ段を変える。データポインタ
ＦＰ−ＤＰ、メモリリファレンスアドレスはＡ段１４４内で作成される。ＦＰ−
ＩＰ情報、ＦＰ−ＯＰ情報、ＦＰ−ＯＰ情報、および例外情報はパイプ制御９１
０を介してＷ段１５０内のＦＰ−ＩＰ／ＯＰ／ＤＰ論理９９３へ段を下りる。こ
のサイドバンド情報は、図９ｃに示されたようにフォーマット化された命令に関
して、モードから独立したカノニカルなフォーマットでパイプライン１２０の段
を下りる。
サイドバンド情報が生成され、パイプラインの段を下がる。このＦＰサイドバン
ド情報は、これが浮動小数点命令であることを示し、ＩＰ値（ＦＰ−ＩＰ）およ
びオペコード値（ＦＰ−ＯＰ）のスナップショットを含む。ＦＰ−ＩＰオペコー
ド値およびＦＰ−ＯＰオペコード値はコンバータからパイプ制御９１０に渡され
、パイプ制御９１０は情報をＤ段からＷ段１５０へ段を変える。データポインタ
ＦＰ−ＤＰ、メモリリファレンスアドレスはＡ段１４４内で作成される。ＦＰ−
ＩＰ情報、ＦＰ−ＯＰ情報、ＦＰ−ＯＰ情報、および例外情報はパイプ制御９１
０を介してＷ段１５０内のＦＰ−ＩＰ／ＯＰ／ＤＰ論理９９３へ段を下りる。こ
のサイドバンド情報は、図９ｃに示されたようにフォーマット化された命令に関
して、モードから独立したカノニカルなフォーマットでパイプライン１２０の段
を下りる。
【０６２８】 ＦＰ ＩＰ／ＯＰ／ＤＰ論理９９３は、単一のＸ８６命令に関してネイティブ
な命令に渡って情報を累積する「スティッキ」レジスタ９９４を含む。たとえば
、計算のメモリリファレンスがレシピ内の第１の命令内にあり、算術動作がレシ
ピの最後のネイティブタペストリ命令であった場合、最終的にＦＰ−ＤＰ内に保
存されるメモリリファレンス情報は、メモリリファレンスタペストリ命令でパイ
プライン制御論理を下へ流れる。レシピのすべての命令からのサイドバンド情報
は、ＦＰ ＩＰ／ＯＰ／ＤＰスティッキレジスタ９９４内に累積される。
な命令に渡って情報を累積する「スティッキ」レジスタ９９４を含む。たとえば
、計算のメモリリファレンスがレシピ内の第１の命令内にあり、算術動作がレシ
ピの最後のネイティブタペストリ命令であった場合、最終的にＦＰ−ＤＰ内に保
存されるメモリリファレンス情報は、メモリリファレンスタペストリ命令でパイ
プライン制御論理を下へ流れる。レシピのすべての命令からのサイドバンド情報
は、ＦＰ ＩＰ／ＯＰ／ＤＰスティッキレジスタ９９４内に累積される。
【０６２９】 レシピの終わりマーカ９２６を伴う命令がＷ段１５０に到達すると、ＦＰ Ｉ
Ｐ／ＯＰ／ＤＰ論理９９３はレシピのすべてのネイティブ命令に渡って累積され
た例外状態を確認することによって反応する。スティッキレジスタ９９４からの
データはＸ８６で構築されたＦＰ−ＩＰレジスタ、ＦＰ−ＯＰレジスタおよびＦ
Ｐ−ＤＰレジスタに書き込まれる。スティッキレジスタ９９４はついで消去され
る。例外が発生しない場合、データの結果は適切な結果レジスタ（複数可）に書
き込まれる（レジスタＲ３２〜Ｒ４７のうち１つまたは２つのレジスタ。表１を
参照のこと）。
Ｐ／ＯＰ／ＤＰ論理９９３はレシピのすべてのネイティブ命令に渡って累積され
た例外状態を確認することによって反応する。スティッキレジスタ９９４からの
データはＸ８６で構築されたＦＰ−ＩＰレジスタ、ＦＰ−ＯＰレジスタおよびＦ
Ｐ−ＤＰレジスタに書き込まれる。スティッキレジスタ９９４はついで消去され
る。例外が発生しない場合、データの結果は適切な結果レジスタ（複数可）に書
き込まれる（レジスタＲ３２〜Ｒ４７のうち１つまたは２つのレジスタ。表１を
参照のこと）。
【０６３０】 シーケンスが正常に終了し、新しいＦＰ−ＩＰ／ＯＰ／ＤＰ状態にコミットす
ることが必要な場合、シーケンス内でネイティブ例外を処理する間に、妨害され
ないままで残されるＦＰ−ＩＰ／ＯＰ／ＤＰに関するシャドウ状態がある。Ｘ８
６の処理は、常に命令境界において仮想化されているので、これは実際には困難
ではない。ＦＰ−ＩＰ／ＯＰ／ＤＰはコンバータがオフである限りは保存される
。シャドウレジスタ９９４はアーキテクチャ上アドレス指定不可能である。
ることが必要な場合、シーケンス内でネイティブ例外を処理する間に、妨害され
ないままで残されるＦＰ−ＩＰ／ＯＰ／ＤＰに関するシャドウ状態がある。Ｘ８
６の処理は、常に命令境界において仮想化されているので、これは実際には困難
ではない。ＦＰ−ＩＰ／ＯＰ／ＤＰはコンバータがオフである限りは保存される
。シャドウレジスタ９９４はアーキテクチャ上アドレス指定不可能である。
【０６３１】 ３．次の命令へのＳＴＩＳ（命令ストリーム内への記憶）フラッシュ境界 Ｘ８６は、「命令ストリームへのストア」（ＳＴＩＳ）としても知られる「自
己修正コード」を可能にし、この場合、命令は後に実行されるメモリ内の場所へ
値をストアする。特に、Ｘ８６は命令（命令ｉと呼ばれる）がメモリ内の直後の
命令（命令ｉ＋１と呼ばれる）を修正することを可能にする。Ｘ８６アーキテク
チャは、命令ｉ＋１に関するメモリ位置の古い内容がすでに、パイプライン１２
０のほとんどの道を流れてしまった場合でも、命令ｉ＋１のメモリコピーのフェ
ッチおよび実行が、命令ｉによって誘導された修正を反映することを要求する。
命令ｉは簡単なストア命令である場合もあり、複雑な命令である場合もある。複
雑な命令ｉは、修正自体が発生した後、さらに作業を実行する可能性がある。し
たがって、メモリへのストアごとに、パイプラインはＳＴＩＳ状態かどうかが確
認される。確認は現行の命令の最後からパイプラインの上まで戻って広がり、続
いて命令キャッシュへ戻り、メモリへの書込みがメモリシステム全体に十分に伝
播するのに十分なほど広がっている。ＳＴＩＳ状態が検出されると、パイプライ
ンおよび命令キャッシュの該当部分はフラッシュされる。
己修正コード」を可能にし、この場合、命令は後に実行されるメモリ内の場所へ
値をストアする。特に、Ｘ８６は命令（命令ｉと呼ばれる）がメモリ内の直後の
命令（命令ｉ＋１と呼ばれる）を修正することを可能にする。Ｘ８６アーキテク
チャは、命令ｉ＋１に関するメモリ位置の古い内容がすでに、パイプライン１２
０のほとんどの道を流れてしまった場合でも、命令ｉ＋１のメモリコピーのフェ
ッチおよび実行が、命令ｉによって誘導された修正を反映することを要求する。
命令ｉは簡単なストア命令である場合もあり、複雑な命令である場合もある。複
雑な命令ｉは、修正自体が発生した後、さらに作業を実行する可能性がある。し
たがって、メモリへのストアごとに、パイプラインはＳＴＩＳ状態かどうかが確
認される。確認は現行の命令の最後からパイプラインの上まで戻って広がり、続
いて命令キャッシュへ戻り、メモリへの書込みがメモリシステム全体に十分に伝
播するのに十分なほど広がっている。ＳＴＩＳ状態が検出されると、パイプライ
ンおよび命令キャッシュの該当部分はフラッシュされる。
【０６３２】 次に図９ａを参照すると、Ｅ段１４８の中にＳＴＩＳ検出装置９９５がある。
ＳＴＩＳ検出装置９９５は入力として、任意のストア動作のメモリアドレスを受
け取る。ＳＴＩＳ検出装置９９５はストアアドレスを、パイプライン１２０、１
３２内のＰＣ値９２５の、すべての若い命令に関してパイプライン１２０、１３
４内のすべてのＰＣ値９２５と比較する、すなわち、Ｅ段１４８の若い命令と、
Ｍ段１４６、Ａ段１４４のすべての命令と比較してから、フェッチ段１１０に戻
る。ＳＴＩＳ状態が検出されると、現行のＸ８６命令は終了することが許可され
る。現行の命令が一度終了すると、パイプライン１２０は、次の命令からフラッ
シュされて、パイプラインの最初にあるフェッチ段１１０に戻る。別の実施形態
では、フラッシュは一致する命令を戻すところからのみ発生し、ストアを生成す
る命令と修正した命令の間に介入する命令がある場合は、これらの介入する命令
は終了することを許可される。ＳＴＩＳ検出およびパイプラインのフラッシュは
、Ｘ８６命令に基づいて実行されることに注意されたい。
ＳＴＩＳ検出装置９９５は入力として、任意のストア動作のメモリアドレスを受
け取る。ＳＴＩＳ検出装置９９５はストアアドレスを、パイプライン１２０、１
３２内のＰＣ値９２５の、すべての若い命令に関してパイプライン１２０、１３
４内のすべてのＰＣ値９２５と比較する、すなわち、Ｅ段１４８の若い命令と、
Ｍ段１４６、Ａ段１４４のすべての命令と比較してから、フェッチ段１１０に戻
る。ＳＴＩＳ状態が検出されると、現行のＸ８６命令は終了することが許可され
る。現行の命令が一度終了すると、パイプライン１２０は、次の命令からフラッ
シュされて、パイプラインの最初にあるフェッチ段１１０に戻る。別の実施形態
では、フラッシュは一致する命令を戻すところからのみ発生し、ストアを生成す
る命令と修正した命令の間に介入する命令がある場合は、これらの介入する命令
は終了することを許可される。ＳＴＩＳ検出およびパイプラインのフラッシュは
、Ｘ８６命令に基づいて実行されることに注意されたい。
【０６３３】 データストアは従来の方法でデータキャッシュに影響を与え、また命令キャッ
シュを無効にする場合もある。命令フェッチが再開すると、命令キャッシュは見
失われ、命令フェッチはメインメモリの最初まで戻る。
シュを無効にする場合もある。命令フェッチが再開すると、命令キャッシュは見
失われ、命令フェッチはメインメモリの最初まで戻る。
【０６３４】 Ｄ． マイクロ命令セットとして外部にさらされたＲＩＳＣ ＩＳＡ−第２の命
令セットの変換を実装し、ユーザがアクセス可能な第１の命令セットで実装する
１．外部マイクロコード 一部の機能はＸ８６コードの変換を介してでなければ使用できず、ネイティブ
なアセンブリ言語プログラマには使用できないことに注意されたい。
令セットの変換を実装し、ユーザがアクセス可能な第１の命令セットで実装する
１．外部マイクロコード 一部の機能はＸ８６コードの変換を介してでなければ使用できず、ネイティブ
なアセンブリ言語プログラマには使用できないことに注意されたい。
【０６３５】 サイドバンド９２０のほとんどは、Ｘ８６モードでなければ意味がない。たと
えば、Ｘ８６命令境界情報の概念はネイティブな実行モードでは意味がない。 ネイティブ命令のイミディエイトフィールドは、６ビット広さまたは１２ビッ
ト広さのいずれかである。３２ビットイミディエイトおよびブランチディスプレ
イスメントは、Ｘ８６コンバータを介してでなければ使用できない。
えば、Ｘ８６命令境界情報の概念はネイティブな実行モードでは意味がない。 ネイティブ命令のイミディエイトフィールドは、６ビット広さまたは１２ビッ
ト広さのいずれかである。３２ビットイミディエイトおよびブランチディスプレ
イスメントは、Ｘ８６コンバータを介してでなければ使用できない。
【０６３６】 Ｘ８６では、メモリアドレスはセグメントベース、イミディエイトとして符号
化された最高で３２ビットまでのオフセット、ベースレジスタ、インデックスレ
ジスタ（２、４、または８でスケーリングされている場合がある）という４つの
成分からなりたつ場合がある。ネイティブなタペストリ命令は３つの成分を指定
することが可能であり、その３つとはセグメントベース、プラス、２つのレジス
タ、またはセグメントベース、プラス、レジスタ、プラス、６ビットのイミディ
エイトのいずれかである。コンバータはＸ８６モードの間に４つの成分のアドレ
スを生成することが可能である。
化された最高で３２ビットまでのオフセット、ベースレジスタ、インデックスレ
ジスタ（２、４、または８でスケーリングされている場合がある）という４つの
成分からなりたつ場合がある。ネイティブなタペストリ命令は３つの成分を指定
することが可能であり、その３つとはセグメントベース、プラス、２つのレジス
タ、またはセグメントベース、プラス、レジスタ、プラス、６ビットのイミディ
エイトのいずれかである。コンバータはＸ８６モードの間に４つの成分のアドレ
スを生成することが可能である。
【０６３７】 ２．その他の特徴 タペストリのネイティブ命令セットには、アセンブリ言語プログラマにさらさ
れた時に、主にＸ８６マイクロエンジンをサポートするために存在する多くの機
能がある。 再び図９ｃを参照すると、ネイティブなタペストリＬＤＡ命令およびＳＴＡ命
令は、Ｘ８６セグメント化のスーパーセットであるセグメント化機能を提供する
。タペストリのページング挙動は、Ｘ８６によって提供されるページング機能の
スーパーセットである。したがって、これらのネイティブなタペストリメモリリ
ファレンス命令は、Ｘ８６メモリリファレンスの個別のピースすべてを実行する
。
れた時に、主にＸ８６マイクロエンジンをサポートするために存在する多くの機
能がある。 再び図９ｃを参照すると、ネイティブなタペストリＬＤＡ命令およびＳＴＡ命
令は、Ｘ８６セグメント化のスーパーセットであるセグメント化機能を提供する
。タペストリのページング挙動は、Ｘ８６によって提供されるページング機能の
スーパーセットである。したがって、これらのネイティブなタペストリメモリリ
ファレンス命令は、Ｘ８６メモリリファレンスの個別のピースすべてを実行する
。
【０６３８】 ＬＤＡ命令およびＳＴＡ命令はプロキシ機構を提供する。リファレンスはＸ８
６命令の意味に従う場合もあれば、それほど限定的でないネイティブな意味に従
う場合もある。この機能はセグメント記述子内でタペストリ拡張ビットによって
制御される。
６命令の意味に従う場合もあれば、それほど限定的でないネイティブな意味に従
う場合もある。この機能はセグメント記述子内でタペストリ拡張ビットによって
制御される。
【０６３９】 タペストリは、Ｘ８６ ＥＦＬＡＧＳの挙動を映す整数フラグおよび浮動小数
点フラグ（条件コード）を含む。 一部の算術命令は、整数フラグが修正されたかされないかを決定するビットを
有する。したがって、多数命令のレシピ内では、Ｘ８６フラグが基づいている、
個別の結果を計算する１つの命令は整数フラグを設定し、レシピ内の他の命令は
フラグを修正しないまま残しておく。
点フラグ（条件コード）を含む。 一部の算術命令は、整数フラグが修正されたかされないかを決定するビットを
有する。したがって、多数命令のレシピ内では、Ｘ８６フラグが基づいている、
個別の結果を計算する１つの命令は整数フラグを設定し、レシピ内の他の命令は
フラグを修正しないまま残しておく。
【０６４０】 タペストリは、ＲＩＳＣアーキテクチャの中では一般には発見されないいくつ
かの命令を提供して、同等なＸ８６命令の効率的な実装を提供する。これらは、
バイトスワップ命令、所定のシフト命令および回転命令などを含む。
かの命令を提供して、同等なＸ８６命令の効率的な実装を提供する。これらは、
バイトスワップ命令、所定のシフト命令および回転命令などを含む。
【０６４１】 Ｅ．再開可能な複合命令 １．ネイティブなシングルステップによるトミックＭＯＶ／ＰＯＰスタックセグ
メントペア Ｘ８６では、すべてのメモリリファレンスはセグメント記述子およびセグメン
トへのオフセットから離れたところに基づいている。セグメントは１６ビットの
記述子によって定義され、オフセットは１６ビットまたは３２ビットのいずれか
である。したがって、Ｘ８６プログラムがスタックを変更すると、スタックセグ
メント記述子（ＳＳ）およびオフセットの両方を変更しなければならない場合が
ある。ＳＳを修正する命令とスタックオフセットをスタックポインタレジスタに
ロードする命令の間の境界で割込みが発生すると、スタックの一番上を共に定義
するマシン状態の２つの部分が不一致になるため、例外フレームはメモリスタッ
クの上にプッシュされない。このような境界において割込みがスタックを崩壊さ
せるのを防ぐために、Ｘ８６アーキテクチャは、ＳＳへの移動またはポップと、
それに続く命令の間の境界では例外が禁じられるように定義する。
メントペア Ｘ８６では、すべてのメモリリファレンスはセグメント記述子およびセグメン
トへのオフセットから離れたところに基づいている。セグメントは１６ビットの
記述子によって定義され、オフセットは１６ビットまたは３２ビットのいずれか
である。したがって、Ｘ８６プログラムがスタックを変更すると、スタックセグ
メント記述子（ＳＳ）およびオフセットの両方を変更しなければならない場合が
ある。ＳＳを修正する命令とスタックオフセットをスタックポインタレジスタに
ロードする命令の間の境界で割込みが発生すると、スタックの一番上を共に定義
するマシン状態の２つの部分が不一致になるため、例外フレームはメモリスタッ
クの上にプッシュされない。このような境界において割込みがスタックを崩壊さ
せるのを防ぐために、Ｘ８６アーキテクチャは、ＳＳへの移動またはポップと、
それに続く命令の間の境界では例外が禁じられるように定義する。
【０６４２】 タペストリ実装内では、ＳＳへの移動またはポップは、エミュレータ３１６内
で実行される。エミュレータ３１６はメモリ内に（ａ）ＳＳが修正されたため、
単一ステップモードに入ったという事実、（ｂ）移動またはポップ命令の前に有
効であった割り込みフラグ、および（ｃ）Ｘ８６単一ステッピングの現行の状態
を記録する。エミュレータ３１６はついで、新しい値をＳＳ内に書き込む。移動
命令またはポップ命令をエミュレートした後、Ｘ８６アーキテクチャの定義によ
って指定された通りにハードウェアの割込みは不可能になり、プロセッサは単一
ステップモードになる。そうでなければ２つの命令の間で知らせられたであろう
Ｘ８６の単一ステップの例外は抑制され、続く命令の命令区切り点も抑制される
。したがって、ＳＳの修正とそれに続く命令の間の境界では、割り込みまたは例
外が発生することは不可能である。ＲＦＥ命令は実行をコンバータに戻す。コン
バータは、通常は、スタックポインタレジスタを設定する命令である次の命令を
実行する。次の命令の終了時に、単一ステップ例外は制御をエミュレータ３１６
にベクトルを向ける。単一ステップハンドラは、ＳＳが修正されたために例外が
生じたことを観察し、これに応じてハードウェアの割込みと、単一ステップモー
ドの前の状態を復元する。実行は、ＳＳへ初めて修正が行われる前に優勢であっ
た実行モードでコンバータ内で再開される。
で実行される。エミュレータ３１６はメモリ内に（ａ）ＳＳが修正されたため、
単一ステップモードに入ったという事実、（ｂ）移動またはポップ命令の前に有
効であった割り込みフラグ、および（ｃ）Ｘ８６単一ステッピングの現行の状態
を記録する。エミュレータ３１６はついで、新しい値をＳＳ内に書き込む。移動
命令またはポップ命令をエミュレートした後、Ｘ８６アーキテクチャの定義によ
って指定された通りにハードウェアの割込みは不可能になり、プロセッサは単一
ステップモードになる。そうでなければ２つの命令の間で知らせられたであろう
Ｘ８６の単一ステップの例外は抑制され、続く命令の命令区切り点も抑制される
。したがって、ＳＳの修正とそれに続く命令の間の境界では、割り込みまたは例
外が発生することは不可能である。ＲＦＥ命令は実行をコンバータに戻す。コン
バータは、通常は、スタックポインタレジスタを設定する命令である次の命令を
実行する。次の命令の終了時に、単一ステップ例外は制御をエミュレータ３１６
にベクトルを向ける。単一ステップハンドラは、ＳＳが修正されたために例外が
生じたことを観察し、これに応じてハードウェアの割込みと、単一ステップモー
ドの前の状態を復元する。実行は、ＳＳへ初めて修正が行われる前に優勢であっ
た実行モードでコンバータ内で再開される。
【０６４３】 ２．ネイティブなシングルステップによるＩＦビット変更の禁止 Ｘ８６アーキテクチャは割込みフラグを定義する。マスキング可能な割り込み
が代入された時、マスキング可能な割込みは命令の間に介入することが許可され
、非同期的な例外を生成する。割込みフラグが代入を外されると、マスキング可
能なハードウェア割込みは無視される。Ｘ８６ ＳＴＩ命令は割込みフラグを設
定し、ＣＬＩ命令は割込みフラグを消去して割込みを抑制する。割込みフラグは
ＥＦＬＡＧＳビットの１つなので、ＥＦＬＡＧＳレジスタへのＰＯＰも割り込み
フラグを変更する。
が代入された時、マスキング可能な割込みは命令の間に介入することが許可され
、非同期的な例外を生成する。割込みフラグが代入を外されると、マスキング可
能なハードウェア割込みは無視される。Ｘ８６ ＳＴＩ命令は割込みフラグを設
定し、ＣＬＩ命令は割込みフラグを消去して割込みを抑制する。割込みフラグは
ＥＦＬＡＧＳビットの１つなので、ＥＦＬＡＧＳレジスタへのＰＯＰも割り込み
フラグを変更する。
【０６４４】 Ｘ８６アーキテクチャは、直後に続く命令境界内で使用不能にされた割込みを
維持し、そのまた次の命令の実行の終了後に割込みを可能にするものとして、Ｓ
ＴＩ命令を定義する。この定義は、典型的にはルーチンの終了時に使用される。
ルーチンはＳＴＩ命令で終了し、ついでＲＥＴ命令で終了するので、戻り命令の
終了まで割込みは不可能なままである。実行がコーリングコンテキスト内で再開
した後でなければ、割込みを再開することは不可能である。
維持し、そのまた次の命令の実行の終了後に割込みを可能にするものとして、Ｓ
ＴＩ命令を定義する。この定義は、典型的にはルーチンの終了時に使用される。
ルーチンはＳＴＩ命令で終了し、ついでＲＥＴ命令で終了するので、戻り命令の
終了まで割込みは不可能なままである。実行がコーリングコンテキスト内で再開
した後でなければ、割込みを再開することは不可能である。
【０６４５】 タペストリ実装では、ＳＴＩ命令およびＣＬＩ命令はエミュレータ３１６内で
実行される。ＳＴＩに関するエミュレーションルーチンの終了時に、ハードウェ
アの割込みは不可能になり、Ｘ８６単一ステップモードの現行の状態が保存され
、Ｘ８６単一ステップモードが作動状態になり、記録はエミュレータのプライベ
ートメモリ内に設定されて、次のＸ８６の単一ステップ例外が特別なハンドラで
処理されるべきことを示す。エミュレータ３１６はコンバータにＲＦＥバック（
RFE's back）する。次のＸ８６命令が実行される。次のＸ８６命令の終了時に、
レシピの終わりＸ８６＿ＣＯＭＰＬＥＴＥＤサイドバンドビット９２６は単一ス
テップ例外をトリガする。単一ステップハンドラはプライベートメモリ内で記録
を確認し、単一ステップ例外がＳＴＩ命令によって生じたことを発見する。ハン
ドラはハードウェア割込みを可能にし（次の命令がＣＬＩでない限り）、Ｘ８６
単一ステップを以前の状態に復元する。エミュレータ３１６はコンバータにＲＦ
Ｅバックし、実行が再開する。
実行される。ＳＴＩに関するエミュレーションルーチンの終了時に、ハードウェ
アの割込みは不可能になり、Ｘ８６単一ステップモードの現行の状態が保存され
、Ｘ８６単一ステップモードが作動状態になり、記録はエミュレータのプライベ
ートメモリ内に設定されて、次のＸ８６の単一ステップ例外が特別なハンドラで
処理されるべきことを示す。エミュレータ３１６はコンバータにＲＦＥバック（
RFE's back）する。次のＸ８６命令が実行される。次のＸ８６命令の終了時に、
レシピの終わりＸ８６＿ＣＯＭＰＬＥＴＥＤサイドバンドビット９２６は単一ス
テップ例外をトリガする。単一ステップハンドラはプライベートメモリ内で記録
を確認し、単一ステップ例外がＳＴＩ命令によって生じたことを発見する。ハン
ドラはハードウェア割込みを可能にし（次の命令がＣＬＩでない限り）、Ｘ８６
単一ステップを以前の状態に復元する。エミュレータ３１６はコンバータにＲＦ
Ｅバックし、実行が再開する。
【０６４６】 ＳＴＩのすぐ次に第２のＳＴＩ命令が続く場合は、特別な挙動は第１のＳＴＩ
のみに適用される。割込みは第２のＳＴＩ命令の後に介入を許可される。
のみに適用される。割込みは第２のＳＴＩ命令の後に介入を許可される。
【０６４７】 Ｘ．割込み優先順位 ＴＡＸｉシステムは、５つの例外および１つのソフトウェアトラップを使用す
る。ＤＭＵ７００は１つの新しい割込みサブケースを導入する。これらの割込み
は次の表７にまとめられている。表の第４の列は、相対的な割込み優先順位を示
す。第５の列は、この明細書でそれぞれの割込みが論じられているセクションを
示す。
る。ＤＭＵ７００は１つの新しい割込みサブケースを導入する。これらの割込み
は次の表７にまとめられている。表の第４の列は、相対的な割込み優先順位を示
す。第５の列は、この明細書でそれぞれの割込みが論じられているセクションを
示す。
【０６４８】
【表９】
【０６４９】 パフォーマンスを達成するために、ＴＡＸｉコードはコンバータ１３６および
エミュレータ３１６がとるカノニカルな場所にＸ８６状態を保存しない。したが
って、ＴＡＸｉコードが割り込まれる時、コンバータはＸ８６マシンの状態のカ
ノニカルなピクチャを最初に復元しなければ、再開を許可されない。
エミュレータ３１６がとるカノニカルな場所にＸ８６状態を保存しない。したが
って、ＴＡＸｉコードが割り込まれる時、コンバータはＸ８６マシンの状態のカ
ノニカルなピクチャを最初に復元しなければ、再開を許可されない。
【０６５０】 上記の例外戦略は、単純さを通じて正確さを達成することを目的としており、
すべての例外を処理するための単一な共通戦略を有するものであり、ＴＡＸｉコ
ード内で発生した例外がコンバータによって発生した例外とまったく同じコード
で処理されるようにし、パフォーマンスを最大にして、例外をＸ８６に表面化さ
せなければならないこと分かるまでＴＡＸｉコードの放棄を遅らせ、ＴＡＸｉコ
ードがＸ８６ＦＰ例外状態の維持に先立つことを許可する。
すべての例外を処理するための単一な共通戦略を有するものであり、ＴＡＸｉコ
ード内で発生した例外がコンバータによって発生した例外とまったく同じコード
で処理されるようにし、パフォーマンスを最大にして、例外をＸ８６に表面化さ
せなければならないこと分かるまでＴＡＸｉコードの放棄を遅らせ、ＴＡＸｉコ
ードがＸ８６ＦＰ例外状態の維持に先立つことを許可する。
【０６５１】 読者の便宜のために、この説明はすべての可能な実施形態のうち代表的な例、
すなわち、本発明の原理を教示し、本発明を実行するために考えられる最良の実
施形態を伝える例を中心としている。この説明は、すべての可能な変形例を網羅
的に列挙することを目的としていない。さらに、説明されない代替の実施形態が
可能である。これらの説明されない実施形態の多くは、文字どおり、続く請求項
の範囲内にあり、他の実施形態も同等であることを理解されたい。
すなわち、本発明の原理を教示し、本発明を実行するために考えられる最良の実
施形態を伝える例を中心としている。この説明は、すべての可能な変形例を網羅
的に列挙することを目的としていない。さらに、説明されない代替の実施形態が
可能である。これらの説明されない実施形態の多くは、文字どおり、続く請求項
の範囲内にあり、他の実施形態も同等であることを理解されたい。
【０６５２】 次の書物が参照により本明細書に組み込まれている。ＩＮＴＥＬ ＡＲＣＨＩ
ＴＥＣＴＵＲＥ ＳＯＦＴＷＡＲＥ ＤＥＶＥＬＯＰＥＲ’Ｓ ＭＡＮＵＡＬ，
ＶＯＬ．１〜３，Ｉｎｔｅｌ Ｃｏｒｐ．（１９９７）；ＧＥＲＲＹ ＫＡＮ
Ｅ，ＰＡ−ＲＩＳＣ２．０ＡＲＣＨＩＴＥＣＴＵＲＥ，Ｈｅｗｌｅｔｔ−Ｐａｃ
ｋａｒｄ Ｐｒｏｆｅｓｓｉｏｎａｌ Ｂｏｏｋｓ，Ｐｒｅｎｔｉｃｅ−Ｈａｌ
ｌ（１９９６）；ＲＩＣＨＡＲＤ Ｌ．ＳＩＴＥＳ ＡＮＤ ＲＩＣＨＡＲＤ
Ｔ．ＷＩＴＥＫ，ＴＨＥ ＡＬＰＨＡ ＡＸＰ ＡＲＣＨＩＴＥＣＴＵＲＥ Ｒ
ＥＦＥＲＥＮＣＥ ＭＡＮＵＡＬ，２ｄ ｅｄ．，Ｄｉｇｉａｌ Ｐｒｅｓｓ，
Ｂｏｓｔｏｎ（１９９５）；ＤＡＶＩＤ Ａ．ＰＡＴＴＥＲＳＯＮ ＡＮＤ Ｊ
ＯＨＮ Ｌ．ＨＥＮＮＥＳＳＥＹ，ＣＯＭＰＵＴＥＲ ＡＲＣＨＩＴＥＣＴＵＲ
Ｅ：Ａ ＱＵＡＮＴＩＴＡＴＩＶＥ ＡＰＰＲＯＡＣＨ，Ｍｏｒｇａｎ Ｋａｕ
ｆｍａｎ Ｐｕｂｌ．，Ｓａｎ Ｍａｔｅｏ，ＣＡ（１９９０）；ＴＩＭＯＴＨ
Ｙ ＬＥＯＮＡＲＤ，ＥＤ．，ＶＡＸ ＡＲＣＨＩＴＥＣＴＵＲＥ ＲＥＦＥＲ
ＥＮＣＥ ＭＡＮＵＡＬ，Ｄｉｇｉｔａｌ Ｅｑｕｉｐｍｅｎｔ Ｃｏｒｐ．（
１９８７）；ＰＥＴＥＲ Ｍ．ＫＯＧＧＥ，ＴＨＥ ＡＲＣＨＩＴＥＣＴＵＲＥ
ＯＦ ＰＩＰＥＬＩＮＥＤ ＣＯＭＰＵＴＥＲＳ，Ｈｅｍｉｓｐｈｅｒｅ Ｐ
ｕｂｌ．，ＭｃＧｒａｗ Ｈｉｌｌ（１９８１）；ＪＯＨＮ ＭＩＣＫ ＡＮＤ
ＪＡＭＥＳ ＢＲＩＣＫ， ＢＩＴ−ＳＬＩＣＥ ＭＩＣＲＯＰＲＯＣＥＳＳ
ＯＲ ＤＥＳＩＧＮ，ＭｃＧｒａｗ−Ｈｉｌｌ（１９８０） マイクロフィッシュの付録へのリファレンス
ＴＥＣＴＵＲＥ ＳＯＦＴＷＡＲＥ ＤＥＶＥＬＯＰＥＲ’Ｓ ＭＡＮＵＡＬ，
ＶＯＬ．１〜３，Ｉｎｔｅｌ Ｃｏｒｐ．（１９９７）；ＧＥＲＲＹ ＫＡＮ
Ｅ，ＰＡ−ＲＩＳＣ２．０ＡＲＣＨＩＴＥＣＴＵＲＥ，Ｈｅｗｌｅｔｔ−Ｐａｃ
ｋａｒｄ Ｐｒｏｆｅｓｓｉｏｎａｌ Ｂｏｏｋｓ，Ｐｒｅｎｔｉｃｅ−Ｈａｌ
ｌ（１９９６）；ＲＩＣＨＡＲＤ Ｌ．ＳＩＴＥＳ ＡＮＤ ＲＩＣＨＡＲＤ
Ｔ．ＷＩＴＥＫ，ＴＨＥ ＡＬＰＨＡ ＡＸＰ ＡＲＣＨＩＴＥＣＴＵＲＥ Ｒ
ＥＦＥＲＥＮＣＥ ＭＡＮＵＡＬ，２ｄ ｅｄ．，Ｄｉｇｉａｌ Ｐｒｅｓｓ，
Ｂｏｓｔｏｎ（１９９５）；ＤＡＶＩＤ Ａ．ＰＡＴＴＥＲＳＯＮ ＡＮＤ Ｊ
ＯＨＮ Ｌ．ＨＥＮＮＥＳＳＥＹ，ＣＯＭＰＵＴＥＲ ＡＲＣＨＩＴＥＣＴＵＲ
Ｅ：Ａ ＱＵＡＮＴＩＴＡＴＩＶＥ ＡＰＰＲＯＡＣＨ，Ｍｏｒｇａｎ Ｋａｕ
ｆｍａｎ Ｐｕｂｌ．，Ｓａｎ Ｍａｔｅｏ，ＣＡ（１９９０）；ＴＩＭＯＴＨ
Ｙ ＬＥＯＮＡＲＤ，ＥＤ．，ＶＡＸ ＡＲＣＨＩＴＥＣＴＵＲＥ ＲＥＦＥＲ
ＥＮＣＥ ＭＡＮＵＡＬ，Ｄｉｇｉｔａｌ Ｅｑｕｉｐｍｅｎｔ Ｃｏｒｐ．（
１９８７）；ＰＥＴＥＲ Ｍ．ＫＯＧＧＥ，ＴＨＥ ＡＲＣＨＩＴＥＣＴＵＲＥ
ＯＦ ＰＩＰＥＬＩＮＥＤ ＣＯＭＰＵＴＥＲＳ，Ｈｅｍｉｓｐｈｅｒｅ Ｐ
ｕｂｌ．，ＭｃＧｒａｗ Ｈｉｌｌ（１９８１）；ＪＯＨＮ ＭＩＣＫ ＡＮＤ
ＪＡＭＥＳ ＢＲＩＣＫ， ＢＩＴ−ＳＬＩＣＥ ＭＩＣＲＯＰＲＯＣＥＳＳ
ＯＲ ＤＥＳＩＧＮ，ＭｃＧｒａｗ−Ｈｉｌｌ（１９８０） マイクロフィッシュの付録へのリファレンス
【０６５３】 １９９９年１月２８日に提出された米国特許出願番号０９／２３９、１９４号
のファイルに見いだされる、マイクロフィッシュに記録された２８フレームの付
録が、参照により本明細書に組み込まれている。
のファイルに見いだされる、マイクロフィッシュに記録された２８フレームの付
録が、参照により本明細書に組み込まれている。
【０６５４】 本特許文書の開示の一部は、著作権によって保護された資料を含む。著作権の
保持者は、本特許文書または特許の開示が、特許商標局のファイルまたは記録内
に現れた形でファクシミリで再生することに反対するものではないが、それ以外
の方法では、いかなる形でもすべての著作権を保持する。
保持者は、本特許文書または特許の開示が、特許商標局のファイルまたは記録内
に現れた形でファクシミリで再生することに反対するものではないが、それ以外
の方法では、いかなる形でもすべての著作権を保持する。
【図１ａ】 コンピュータシステムのブロック図である。
【図１ｂ】 コンピュータシステムのブロック図である。
【図１ｃ】 コンピュータシステムのブロック図である。
【図１ｄ】 コンピュータシステムのブロック図である。
【図１ｅ】 図１ａ〜１ｄに示すシステムのＰＳＷ（プログラムステータスワード）の図で
ある。
ある。
【図２ａ】 図ｌｅのＰＳＷの数ビットの意味に関する表である。
【図２ｂ】 例外ハンドラのアクションに関する表である。
【図２ｃ】 例外ハンドラのアクションに関する表である。
【図３ａ】 コンピュータシステムのブロック図である。
【図３ｂ】 メモリ内のプログラムフローを示すブロック図である。
【図３ｃ】 メモリ内のプログラムフローを示すブロック図である。
【図３ｄ】 メモリ内のプログラムフローを示すブロック図である。
【図３ｅ】 メモリ内のプログラムフローを示すブロック図である。
【図３ｆ】 メモリ内のプログラムフローを示すブロック図である。
【図３ｇ】 流れ図である。
【図３ｈ】 流れ図である。
【図３ｉ】 流れ図である。
【図３ｊ】 流れ図である。
【図３ｋ】 データ宣言またはデータ構造を示す。
【図３ｌ】 メモリ内のプログラムフローを示すブロック図である。
【図３ｍ】 メモリ内のプログラムフローを示すブロック図である。
【図３ｎ】 メモリ内のプログラムフローを示すブロック図である。
【図３ｏ】 メモリ内のプログラムフローを示すブロック図である。
【図４ａ】 メモリ内のプログラムフローおよび、そのプログラムフローを記述するプロフ
ァイル情報を示すブロック図である。
ァイル情報を示すブロック図である。
【図４ｂ】 プロファイリング事象コードおよびそれらの意味の表である。
【図４ｃ】 データ宣言またはデータ構造を示す。
【図４ｄ】 データ宣言またはデータ構造を示す。
【図４ｅ】 メモリ内のプログラムフローおよび、そのプログラムフローを記述するプロフ
ァイル情報を示すブロック図である。
ァイル情報を示すブロック図である。
【図４ｆ】 メモリ内のプログラムフローおよび、そのプログラムフローを記述するプロフ
ァイル情報を示すブロック図である。
ァイル情報を示すブロック図である。
【図４ｇ】 コンピュータのプロセッサレジスタを示す。
【図４ｈ】 コンピュータのプロセッサレジスタを示す。
【図４ｉ】 コンピュータのプロセッサレジスタを示す。
【図５ａ】 プロファイラの制御のための有限状態機械を示す。
【図５ｂ】 回路ブロック図である。
【図６ａ】 ＰＩＰＭ（物理ＩＰマップ）およびそのエントリのブロック図である。
【図６ｂ】 回路ブロック図である。
【図６ｃ】 流れ図である。
【図７ａ】 回路ブロック図である。
【図７ｂ】 回路ブロック図である。
【図７ｃ】 コンピュータのプロセッサレジスタを示す。
【図７ｄ】 流れ図である。
【図７ｅ】 回路ブロック図である。
【図７ｆ】 回路ブロック図である。
【図７ｇ】 回路ブロック図である。
【図７ｈ】 回路ブロック図である。
【図７ｉ】 コンピュータのプロセッサレジスタを示す。
【図７ｊ】 データ宣言またはデータ構造を示す。
【図８ａ】 コンピュータのプロセッサレジスタを示す。
【図８ｂ】 流れ図である。
【図９ａ】 コンピュータシステムのブロック図である。
【図９ｂ】 コンピュータのプロセッサレジスタを示す。
【図９ｃ】 コンピュータの命令を示すデータ構造図である。
【図９ｄ】 コンピュータの命令と関係する情報を示す表である。
【図９ｅ】 Ｘ８６命令の擬似コードおよび対応するネイティブのタペストリー命令を示す
。
。
【図９ｆ】 コンバータによる一時レジスタの使用を示す表である。
【図９ｇ】 Ｘ８６命令の擬似コードおよび対応するネイティブのタペストリー命令を示す
。
。
【図９ｈ】 Ｘ８６命令の擬似コードおよび対応するネイティブのタペストリー命令を示す
。
。
【図９ｉ】 Ｘ８６命令の擬似コードおよび対応するネイティブのタペストリー命令を示す
。
。
【図９ｊ】 Ｘ８６命令の擬似コードおよび対応するネイティブのタペストリー命令を示す
。
。
【図９ｋ】 Ｘ８６命令の擬似コードおよび対応するネイティブのタペストリー命令を示す
。
。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 12/10 ５５９ Ｇ０６Ｆ 9/44 ３１０Ａ (31)優先権主張番号 ０９／３３２，２６３ (32)優先日 平成11年６月11日(1999．6．11) (33)優先権主張国 米国（ＵＳ） (31)優先権主張番号 ０９／３３４，５３０ (32)優先日 平成11年６月16日(1999．6．16) (33)優先権主張国 米国（ＵＳ） (31)優先権主張番号 ０９／３８５，３９４ (32)優先日 平成11年８月30日(1999．8．30) (33)優先権主張国 米国（ＵＳ） (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ，ＺＷ )，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ， ＴＪ，ＴＭ)，ＡＥ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ， ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，Ｃ Ｒ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ，ＥＥ，ＥＳ，ＦＩ ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ， ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，Ｋ Ｚ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＡ ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ， ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，Ｓ Ｋ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ ，ＵＳ，ＵＺ，ＶＮ，ＹＵ，ＺＡ，ＺＷ (72)発明者 イエッツ，ジョン，エス．，ジュニア アメリカ合衆国、マサチューセッツ 02492、ニードハム、パイン ストリート 40 (72)発明者 リース，デイビッド，エル． アメリカ合衆国、マサチューセッツ 01581、ウエストボラフ、メイプル サー クル １ (72)発明者 ホーエンシー，ポール，エイチ． アメリカ合衆国、ニューハンプシャー 03060、ネイシュア、スワート テラス 15 (72)発明者 アドラー，マイケル，シー． アメリカ合衆国、マサチューセッツ 01778、ワイランド、グレゼン レーン 61 (72)発明者 ヴァン，ダイク，コービン，エス． アメリカ合衆国、カリフォルニア 94586、 サノール、リトル ヴァレイ ロード 3343 (72)発明者 ラメッシュ，ティー．，アール． アメリカ合衆国、カリフォルニア 94586、 ユニオン シティ、カリフォルニア コー ト 2516 (72)発明者 サスー，シャレッシュ アメリカ合衆国、カリフォルニア 95035、 ミルピタス、アーバー ウェイ 716 (72)発明者 サウンド，ガージート，シング アメリカ合衆国、カリフォルニア 94043、 マウンテン ビュー、エヌ．ウィスマン ロード ＃205 100 (72)発明者 パーセル，ステファン，シー． アメリカ合衆国、カリフォルニア 94040、 マウンテン ビュー、プレストン ドライ ブ 365 (72)発明者 パットカー，ナイティーン，アラビンド アメリカ合衆国、カリフォルニア 94089、 サニーヴェイル、モース アヴェニュー ＃７−103 1063 (72)発明者 ナイジャワン，サンディープ アメリカ合衆国、カリフォルニア 95127、 サン ジョーズ、タウンスクェア ドライ ブ 3591 (72)発明者 ストーク，マシュー，エフ． アメリカ合衆国、カリフォルニア 95051、 サンタ クララ、アパート 308、ホーム ステッド ロード 3301 (72)発明者 ジャリッチ，デイル，アール． アメリカ合衆国、カリフォルニア 95032、 ロス ゲイトス、ベイシガラピ ドライブ 211 (72)発明者 キャンベル，ポール アメリカ合衆国、カリフォルニア 94609、 オークランド、ダナ ストリート、6652 Ｆターム(参考） 5B005 JJ11 MM02 MM32 MM36 RR02 5B033 AA13 AA15 BA03 5B098 AA02 AA10 BA06 CC00 EE02 GA05 GA07 GA08 GB14 HH03 HH07
Claims (278)
- 【請求項１】 コンピュータのメモリの単一のアドレス空間の第１および第
２の領域からフェッチされた命令を実行することからなり、第１および第２の領
域の命令は第１および第２の命令セットアーキテクチャのコンピュータによる実
行のためにコード化されており、第１および第２のアーキテクチャの各々はプロ
セッサコンテキストを定義する資源の関連する集合を有しており、第１のプロセ
ッサコンテキストは第２のアーキテクチャにおいてアーキテクチャ的に不可視の
コンピュータの資源を含んでおり、メモリ領域は関連する第１および第２のイン
ジケータ要素を有しており、インジケータ要素はそれぞれ、関連する領域からの
命令がそのもとで実行されるアーキテクチャを指示する値を有しており、インジ
ケータ要素は第２のアーキテクチャにおいてアーキテクチャ的に不可視の資源の
うちの1つであり、 第１の領域から第２の領域に命令データの実行が流れると、インジケータ要素
に従った２つの命令セットアーキテクチャに従って命令を解釈するようにコンピ
ュータの命令実行ハードウェアを制御することを含む方法。 - 【請求項２】 領域が仮想メモリマネージャによって管理されるページであ
る請求項１記載の方法。 - 【請求項３】 インジケータ要素が、仮想メモリマネージャによって使用さ
れる一次アドレス変換テーブルとは別個のインジケータ要素のテーブルに記憶さ
れ、テーブルのインジケータ要素はメモリの対応するページと関係づけられる請
求項２記載の方法。 - 【請求項４】 インジケータ要素が、エントリが対応する物理ページフレー
ムと関係づけられているテーブルに記憶される請求項２記載の方法。 - 【請求項５】 エントリが変換索引バッファの１エントリである請求項２記
載の方法。 - 【請求項６】 領域が命令キャッシュのラインである請求項１記載の方法。
- 【請求項７】 実行が第１の領域から第２の領域に流れた時にソフトウェア
介入を要さずに命令の実行のモードが変更される請求項１記載の方法。 - 【請求項８】 実行が第１の領域から第２の領域に流れた時にコンピュータ
の実行が例外を生じる請求項１記載の方法。 - 【請求項９】 命令の実行のモードが例外ハンドラによって明示的に制御さ
れる請求項１記載の方法。 - 【請求項１０】 領域のうちの１つは、第２の命令セットでバイナリコード
化されたオフザシェルフオペレーティングシステムを記憶する請求項１記載の方
法。 - 【請求項１１】 ２つの命令セットアーキテクチャが、対応する第１および
第２のデータ記憶規約を有しており、 制御が第１の領域から第２の領域に流れた時、第１のデータ記憶規約のもとで
の変更前プログラムコンテキストと論理的に等価な第２のデータ記憶規約のもと
でのプログラムコンテキストを作成するために、コンピュータのデータ記憶内容
を変更することをさらに含む請求項１記載の方法。 - 【請求項１２】 ２つのデータ記憶規約のうちの一方がレジスタベースの呼
び出し規約であり、他方のデータ記憶規約はメモリスタックベースの呼び出し規
約である請求項１１記載の方法。 - 【請求項１３】 コンピュータ命令セットの制御フロー命令を複数のクラス
に分類することと、 コンピュータでのプログラムの実行中に、命令セットの命令の実行の一部とし
て、一番最近実行された分類された制御フロー命令のクラスの記録を更新するこ
とをさらに含み、 この調整プロセスは、少なくともある程度、命令クラスの記録によって決定さ
れるものである請求項１１記載の方法。 - 【請求項１４】 ２つの命令セットアーキテクチャの第１のものによる実行
のためにコード化された命令データは、第１のアーキテクチャに関係するデータ
記憶規約に従い、２つの命令セットアーキテクチャの第２のものによる実行のた
めにコード化された命令データは、第２のアーキテクチャと関係する第２の異な
るデータ記憶規約に従い、単一のインジケータ要素はそれらの命令セットアーキ
テクチャおよびデータ記憶規約の両方を指示しており、 プログラム実行が第１の命令セットアーキテクチャを使用する領域から第２の
命令セットアーキテクチャを使用する領域に移行した時を認識することと、その
認識に応答して、コンピュータのデータ記憶内容を第１の記憶規約から第２のも
のに調整することをさらに含む請求項１１記載の方法。 - 【請求項１５】 制御フロー命令のあるものにおいては、分類は命令の演算
コードによって静的に決定され、 制御フロー命令の他のものにおいては、分類は、レジスタの満／空の状態に基
づき動的に決定される請求項１３記載の方法。 - 【請求項１６】 ２つの異なる命令セットアーキテクチャのコンピュータの
命令を代替的に実行するように構成されたプロセッサパイプラインと、第１およ
び第２のアーキテクチャは各々、プロセッサコンテキストを定義する資源の関係
するセットを有しており、第１のプロセッサコンテキストは第２のアーキテクチ
ャにおいてアーキテクチャ的に不可視のコンピュータの資源を含むものであり、 パイプラインによる実行のためにコンピュータメモリから命令をフェッチし、
かつ、命令がフェッチされるその単一アドレス空間の各メモリ領域と関係する記
憶されたインジケータ要素をフェッチするように設計されたメモリユニットとを
含み、各インジケータ要素は、関係する領域の命令データがそのもとでプロセッ
サパイプラインによって実行されるアーキテクチャの指標を記憶するように設計
されており、インジケータ要素は第２のアーキテクチャにおいてアーキテクチャ
的に不可視のコンピュータの資源のうちの1つであり、 メモリユニットおよび／またはプロセッサパイプラインはさらに、そのインジ
ケータ要素が１つのアーキテクチャまたは実行規約を指示する１領域から別のも
のへの実行フローを認識するように設計されているコンピュータプロセッサ。 - 【請求項１７】 インジケータ要素が、仮想メモリマネージャによって使用
される一次アドレス変換テーブルとは別個のインジケータ要素のテーブルに記憶
され、テーブルのインジケータ要素はメモリの対応するページと関係づけられる
請求項１６記載のコンピュータプロセッサ。 - 【請求項１８】 コンピュータプロセッサにネイティブな命令セットアーキ
テクチャである第１の命令セットアーキテクチャにおいて実行するプログラムの
実行と、コンピュータの資源の縮小サブセットへのアクセスを可能にする、コン
ピュータに非ネイティブな命令セットである第２の命令セットでコード化された
オフザシェルフオペレーティングシステムの実行との間の遷移を管理するように
プログラムされたソフトウェアをさらに含む請求項１６記載のコンピュータプロ
セッサ。 - 【請求項１９】 各インジケータ要素はさらに、関係する領域の命令データ
がプロセッサパイプラインによる実行のためにそのもとでコード化された呼び出
し規約の指標を記憶するように設計されており、 第１の呼び出し規約のもとでの変更前プログラムコンテキストと論理的に等価
な第２の呼び出し規約のもとでプログラムコンテキストを作成するために、コン
ピュータプロセッサを用いてコンピュータのデータ記憶内容を変更するようにプ
ログラムされたソフトウェアをさらに含み、 メモリユニットはさらに、プログラム実行が、そのインジケータ要素が第１の
呼び出し規約を示す領域から、第２の呼び出し規約を示す領域に移行した時を認
識し、認識に応答して、遷移管理ソフトウェアを呼び出すように設計されている
請求項１６記載のコンピュータプロセッサ。 - 【請求項２０】 メモリユニットおよびソフトウェアが、第１の呼び出し規
約を使用する第１の命令セットでコード化された領域における実行と、第２の呼
び出し規約を使用する第２の命令セットでコード化された領域における実行との
間で、転送のソースのコードが行先でのコードのために特殊にコード化されるこ
となく実行遷移をもたらすために、命令境界間の遷移をもたらすように設計され
ている請求項１９記載のコンピュータプロセッサ。 - 【請求項２１】 ２つの呼び出し規約のうちの一方がレジスタベースの呼び
出し規約であり、他方の呼び出し規約がメモリスタックベースの呼び出し規約で
ある請求項１９記載のコンピュータプロセッサ。 - 【請求項２２】 第１および第２の命令セットアーキテクチャのサポートの
ための論理資源は、資源が２つのアーキテクチャの呼び出し規約における類似の
機能を提供する場合、２つのアーキテクチャの対応する資源を共通の物理資源に
割り当てるマッピングに従ってコンピュータプロセッサの物理資源にオーバレイ
される請求項１９記載のコンピュータプロセッサ。 - 【請求項２３】 第１の呼び出し規約から第２のものへデータ記憶内容を変
更するための規則が、認識された実行転送の前に実行のロケーションと関係する
デスクリプタを試験することによって決定される請求項１９記載のコンピュータ
プロセッサ。 - 【請求項２４】 コンピュータのメモリの単一アドレス空間のページからフ
ェッチされた命令を実行する工程と、ページは仮想メモリマネージャによって管
理され、各ページの命令は第１および第２のアーキテクチャの、または第１およ
び第２の規約に従う、コンピュータによる実行のためにそれぞれコード化されて
おり、ページは関係する第１および第２のインジケータ要素を有しており、イン
ジケータ要素は各々、関係するページからの命令がそのもとで実行されるアーキ
テクチャまたはデータ記憶規約を指示する値を有するものであり、 命令データの実行が第１のアーキテクチャまたは規約のもとでのページから第
２の規約のもとでのページへ流れた時に、その命令のページに対応するインジケ
ータ要素によって指示される規約にもとづく実行にコンピュータを適応させる工
程とを含む方法。 - 【請求項２５】 インジケータ要素が、エントリが対応する物理ページフレ
ームと関係づけられているテーブルに記憶される請求項２４記載の方法。 - 【請求項２６】 エントリが変換索引バッファのエントリである請求項２５
記載の方法。 - 【請求項２７】 ページのインジケータ要素が、そのエントリが対応する物
理ページフレームと関係づけられているテーブルに記憶され、変換索引バッファ
においてキャッシュされる請求項２４記載の方法。 - 【請求項２８】 ２つのアーキテクチャは２つの命令セットアーキテクチャ
であり、 インジケータ要素に従った２つの命令セットアーキテクチャに従って命令を解
釈するようにコンピュータの命令実行ハードウェアを制御することをさらに含む
請求項２４記載の方法。 - 【請求項２９】 ２つの命令セットアーキテクチャが対応する第１および第
２のデータ記憶規約を有しており、 制御が第１の領域から第２のものに流れた時に、第１のデータ記憶規約のもと
での変更前プログラムコンテキストと論理的に等価な第２のデータ記憶規約のも
とでのプログラムコンテキストを作成するために、コンピュータのデータ記憶内
容を変更することをさらに含む請求項２８記載の方法。 - 【請求項３０】 実行が第１の領域から第２の領域に流れた時に、ソフトウ
ェア介入を要さずに命令の実行のモードが変更される請求項２８記載の方法。 - 【請求項３１】 実行が第１の領域から第２の領域に流れた時に、コンピュ
ータの実行が例外を生じる請求項２８記載の方法。 - 【請求項３２】 領域のうちの１つは、第２の命令セットでバイナリコード
化されたオフザシェルフオペレーティングシステムを記憶する請求項２８記載の
方法。 - 【請求項３３】 ２つの規約が第１および第２のデータ記憶規約であり、 そのインジケータ要素が第１のデータ記憶規約を指示する領域から、そのイン
ジケータ要素が第２のデータ記憶規約を指示する領域にプログラム実行が移行し
た時を認識することと、その認識に応答して、第１のデータ記憶規約のもとでの
変更前プログラムコンテキストと論理的に等価な第２のデータ記憶規約のもとで
のプログラムコンテキストを作成するために、コンピュータのデータ記憶内容を
変更することをさらに含む請求項２４記載の方法。 - 【請求項３４】 ２つのデータ記憶規約のうちの一方がレジスタベースの呼
び出し規約であり、他方のデータ記憶規約がメモリスタックベースの呼び出し規
約である請求項３３記載の方法。 - 【請求項３５】 命令データを第３のページに記憶し、第３のページの命令
データは２つのアーキテクチャのうちの一方による実行のためにコード化されて
おり、２つのアーキテクチャのうちの他方と関係するデータ記憶規約を順守する
ことと、 各ページの命令によって順守されるデータ記憶規約を指示するインジケータ要
素を記憶することと、 第１のデータ記憶規約を使用するページから第２のデータ記憶規約を使用する
ページへのプログラム実行の各遷移を認識し、その認識に応答して、第１の記憶
規約から第２のものにコンピュータのデータ記憶内容を調整することと、および
逆の場合もそのようにすることをさらに含む請求項３３記載の方法。 - 【請求項３６】 ２つの命令セットアーキテクチャの第１のものによる実行
のためにコード化された命令データは、第１のアーキテクチャに関係するデータ
記憶規約に従い、２つの命令セットアーキテクチャの第２のものによる実行のた
めにコード化された命令データは、第２のアーキテクチャと関係する第２の異な
るデータ記憶規約に従い、単一のインジケータ要素は関係するページの命令セッ
トアーキテクチャおよびデータ記憶規約の両方を指示しており、 プログラム実行が第１の命令セットアーキテクチャを使用するページから第２
の命令セットアーキテクチャを使用するページに移行した時を認識することと、
その認識に応答して、コンピュータのデータ記憶内容を第１の記憶規約から第２
の記憶規約に調整することをさらに含む請求項２８記載の方法。 - 【請求項３７】 ２つの規約がレジスタベースの呼び出し規約およびメモリ
スタックベースの呼び出し規約であり、 プログラム実行が、レジスタベースの呼び出し規約を使用するページからメモ
リスタックベース規約を使用するページに移行した時を認識することと、その認
識に応答して、コンピュータのデータ記憶内容を第１の呼び出し規約から第２の
呼び出し規約に調整することとをさらに含む請求項３３記載の方法。 - 【請求項３８】 調整する工程は、 第３のロケーションから第４のロケーションにデータをコピーすることをさら
に含み、第３のロケーションは、第１のデータ記憶規約のもとでの第３のロケー
ションの用途および第２のデータ記憶規約のもとでの第４のロケーションと類似
の第１のデータ記憶規約のもとでの用途を有しており、コピーのためのプログラ
ムは、第１および第３のロケーションのうちのまさしく一方がもはやプログラム
の実行に必要とされないと仮定するようにプログラムされており、第２のロケー
ションにコピーされたデータのビット表現は第１のロケーションからコピーされ
たデータのビット表現と異なっており、表現の変更はデータ記憶規約の変更にま
たがりデータの意味を保存するように選択される請求項３３記載の方法。 - 【請求項３９】 第１のロケーションから第２のロケーションへデータをコ
ピーするための規則は、認識された実行転送の前に実行のロケーションと関係す
るデスクリプタを試験することによって決定される請求項３３記載の方法。 - 【請求項４０】 コンピュータ命令セットの制御フロー命令を複数のクラス
に分類することと、 コンピュータでのプログラムの実行中に、命令セットの命令の実行の一部とし
て、一番最近実行された分類された制御フロー命令のクラスの記録を更新するこ
とをさらに含み、 変更プロセスは、少なくともある程度命令クラスの記録によって決定されるも
のである請求項３３記載の方法。 - 【請求項４１】 マイクロプロセッサチップであって、 仮想メモリマネージャにより管理されるメモリから命令をフェッチするように
構成され、第１および第２の異なるコンピュータアーキテクチャ用にコード化さ
れているか、または第１および第２の異なるデータ記憶規約をインプリメントす
るためにコード化された命令を実行するように構成されている命令ユニットを備
え、 マイクロプロセッサチップは、（ａ）メモリの各ページと関係づけられて記憶
されたインジケータ要素を検索し、各インジケータ要素はそのページの命令が実
行されるアーキテクチャまたは規約を指示しており、（ｂ）命令実行が第１のア
ーキテクチャまたは規約のページから、それぞれの関係するインジケータ要素に
よる指示に従って第２のもののページに流れた時を認識し、（ｃ）第２のアーキ
テクチャまたは規約のページと関係するインジケータ要素に従って命令の実行を
行うように命令ユニットの処理モードまたはメモリの記憶内容を変更する、よう
に設計されているマイクロプロセッサチップ。 - 【請求項４２】 インジケータ要素が仮想アドレス変換テーブルエントリに
記憶される請求項４１記載のマイクロプロセッサチップ。 - 【請求項４３】 インジケータ要素が、仮想メモリマネージャにより使用さ
れる一次アドレス変換テーブルとは別個のテーブルに記憶され、テーブルのイン
ジケータ要素はメモリの各ページと関係づけられて記憶される請求項４１記載の
マイクロプロセッサチップ。 - 【請求項４４】 インジケータ要素がそれぞれの物理ページフレームと関係
づけられて記憶される請求項４１記載のマイクロプロセッサチップ。 - 【請求項４５】 インジケータ要素がそれぞれの仮想ページと関係づけられ
て記憶される請求項４１記載のマイクロプロセッサチップ。 - 【請求項４６】 インジケータ要素が変換索引バッファのエントリに記憶さ
れる請求項４１記載のマイクロプロセッサチップ。 - 【請求項４７】 インジケータ要素が命令キャッシュに記憶される請求項４
１記載のマイクロプロセッサチップ。 - 【請求項４８】 実行が第１の領域から第２の領域に流れた時にソフトウェ
ア介入を要さずに命令の実行のモードが変更される請求項４１記載のマイクロプ
ロセッサチップ。 - 【請求項４９】 マイクロプロセッサチップは、実行が第１の領域から第２
の領域に流れた時に例外を生じるように設計されており、 命令の実行のモードを明示的に制御することによって例外を処理するようにプ
ログラムされた例外ハンドラソフトウェアをさらに含む請求項４１記載のマイク
ロプロセッサチップ。 - 【請求項５０】 アーキテクチャまたは規約のインジケータ要素が、そのエ
ントリが対応する物理ページフレームと関係づけられているテーブルに記憶され
、変換索引バッファにキャッシュされる請求項４１記載のマイクロプロセッサチ
ップ。 - 【請求項５１】 ２つのアーキテクチャが２つの命令セットアーキテクチャ
であり、マイクロプロセッサチップは、命令がフェッチされるページに対応する
インジケータ要素に従った２つの命令セットアーキテクチャに従って命令を解釈
するように命令ユニットを制御する請求項４１記載のマイクロプロセッサチップ
。 - 【請求項５２】 コンピュータプロセッサにネイティブな命令セットアーキ
テクチャである第１の命令セットアーキテクチャにおいて実行するプログラムの
実行と、コンピュータの資源の縮小サブセットへのアクセスを可能にする、コン
ピュータに非ネイティブな命令セットである第２の命令セットでコード化された
オフザシェルフオペレーティングシステムの実行との間の遷移を管理するように
プログラムされたソフトウェアをさらに含む請求項５１記載のマイクロプロセッ
サチップ。 - 【請求項５３】 各インジケータ要素はさらに、関係するページの命令デー
タが命令ユニットによる実行のためにそのもとでコード化されているデータ記憶
規約の指標を記憶するように設計されており、 第１のデータ記憶規約のもとでの変更前プログラムコンテキストと論理的に等
価な第２のデータ記憶規約のもとでプログラムコンテキストを作成するために、
マイクロプロセッサチップを用いてコンピュータのデータ記憶内容を変更するよ
うにプログラムされたソフトウェアをさらに含み、 マイクロプロセッサチップはさらに、プログラム実行が、そのインジケータ要
素が第１のデータ記憶規約を指示する領域から、そのインジケータ要素が第２の
データ記憶規約を指示する領域に移行した時を認識し、その認識に応答して、遷
移管理ソフトウェアを呼び出すように設計されている請求項５１記載のマイクロ
プロセッサチップ。 - 【請求項５４】 第３のページから命令データを検索し、第３のページの命
令データは２つのアーキテクチャのうちの第１のものによる実行のためにコード
化されており、２つのアーキテクチャの第２のもののデータ記憶規約を順守して
おり、 各ページの命令によって順守されるデータ記憶規約を指示するインジケータ要
素を検索し、 第１のデータ記憶規約を使用するページから第２のデータ記憶規約を使用する
ページへのプログラム実行の各遷移を認識し、その認識に応答して、第１のデー
タ記憶規約から第２のものにコンピュータのデータ記憶内容を調整し、かつ逆の
場合もそのようにするようにさらに設計されている請求項５３記載のマイクロプ
ロセッサチップ。 - 【請求項５５】 ページの命令セットアーキテクチャおよび呼び出し規約の
両方を指示するために単一のインジケータ要素を認識するようにさらに設計され
ている請求項５３記載のマイクロプロセッサチップ。 - 【請求項５６】 （ａ）メモリの各ページと関係づけられて記憶された呼び
出し規約インジケータ要素を検索し、各呼び出し規約インジケータ要素はレジス
タベースの呼び出し規約またはメモリスタックベースの呼び出し規約のうちのど
ちらがそのページの命令によって順守されているかを指示しており、 （ｂ）命令実行がメモリスタックベースの規約のページからレジスタベースの
呼び出し規約のページに流れた時を、各ページに関係する呼び出し規約インジケ
ータ要素により指示された通りに認識し、 （ｃ）認識に応答して、メモリスタックベース規約のもとでの変更前プログラ
ムコンテキストと論理的に等価なレジスタベース規約のもとでプログラムコンテ
キストを作成するために、コンピュータの記憶内容を変更する、 ように設計されているハードウェアおよび／またはソフトウェアをさらに含む請
求項５１記載のマイクロプロセッサチップ。 - 【請求項５７】 ２つの規約が第１および第２のデータ記憶規約であり、 第１のデータ記憶規約のもとでの変更前プログラムコンテキストと論理的に等
価な第２のデータ記憶規約のもとでプログラムコンテキストを作成するために、
マイクロプロセッサチップを用いてコンピュータのデータ記憶内容を変更するよ
うにプログラムされたソフトウェアをさらに含み、 マイクロプロセッサチップは、プログラム実行が、そのインジケータ要素が第
１のデータ記憶規約を示す領域からインジケータ要素が第２のデータ記憶規約を
指示する領域に移行した時を認識し、認識に応答して、遷移管理ソフトウェアを
呼び出すようにさらに設計されている請求項４１記載のマイクロプロセッサチッ
プ。 - 【請求項５８】 マイクロプロセッサチップおよびソフトウェアが、第１の
呼び出し規約を使用する第１の命令セットでコード化されたページにおける実行
と、第２の呼び出し規約を使用する第２の命令セットでコード化されたページに
おける実行との間で、命令境界間の遷移をもたらすように設計されており、ソフ
トウェアは転送のソースのコードが行先でのコードとインタフェースするために
特殊にコード化されることなく実行遷移をもたらすようにプログラムされている
請求項５７記載のマイクロプロセッサチップ。 - 【請求項５９】 ２つの規約が２つの呼び出し規約である請求項５７記載の
マイクロプロセッサチップ。 - 【請求項６０】 ２つの呼び出し規約のうちの一方がレジスタベースの呼び
出し規約であり、他方の呼び出し規約はメモリスタックベースの呼び出し規約で
ある請求項５９記載のマイクロプロセッサチップ。 - 【請求項６１】 資源が２つの呼び出し規約における類似の機能をサービス
する際に、対応する論理資源を共通の物理資源に割り当てるマッピングに従って
、マイクロプロセッサチップの物理資源が第１および第２の呼び出し規約の論理
資源に関係づけられる請求項５９記載のマイクロプロセッサチップ。 - 【請求項６２】 データのビット表現を第１の呼び出し規約のもとでの第１
の表現から第２の呼び出し規約のもとでの第２の表現に変更することによって、
第１の呼び出し規約のもとでコード化されたコードおよび第２の呼び出し規約の
もとでコード化されたコードの実行の間での遷移をもたらすように設計されたソ
フトウェアおよび／またはハードウェアをさらに含み、表現の変更は呼び出し規
約の変更にまたがりデータの意味を保存するように選択される請求項５９記載の
マイクロプロセッサチップ。 - 【請求項６３】 第１のロケーションから第２のロケーションにデータをコ
ピーするように設計されたソフトウェアおよび／またはハードウェアをさらに含
み、第１のロケーションは第２の呼び出し規約のもとでの第２のロケーションの
用途に類似の第１の呼び出し規約のもとでの用途を有する請求項５９記載のマイ
クロプロセッサチップ。 - 【請求項６４】 第３のロケーションから第４のロケーションにデータをコ
ピーするように設計されたソフトウェアおよび／またはハードウェアをさらに含
み、第３のロケーションは、第１のデータ記憶規約のもとでの第３のロケーショ
ンの用途および第２のデータ記憶規約のもとでの第４のロケーションと類似の第
１のデータ記憶規約のもとでの用途を有しており、コピーのためのソフトウェア
および／またはハードウェアは、第１および第３のロケーションのうちのまさし
く一方がもはやプログラムの実行に必要とされないと仮定するようにプログラム
されている請求項５９記載のマイクロプロセッサチップ。 - 【請求項６５】 （ａ）メモリの各ページと関係づけられて記憶された呼び
出し規約インジケータ要素を検索し、各呼び出し規約インジケータ要素はレジス
タベースの呼び出し規約またはメモリスタックベースの呼び出し規約のうちのど
ちらがそのページの命令によって順守されているかを指示しており、 （ｂ）命令実行がレジスタベースの呼び出し規約を使用するページからメモリ
スタックベースの規約を使用するページに流れた時を、各ページに関係する呼び
出し規約インジケータ要素により指示された通りに認識し、 （ｃ）認識に応答して、レジスタベース規約のもとでの変更前プログラムコン
テキストと論理的に等価なメモリスタックベース規約のもとでプログラムコンテ
キストを作成するために、コンピュータの記憶内容を変更する、 ように設計されているハードウェアおよび／またはソフトウェアをさらに含む請
求項４１記載のマイクロプロセッサチップ。 - 【請求項６６】 マイクロプロセッサの命令セットの制御フロー命令が複数
のクラスに分類され、 フェッチおよび実行ユニットは、一番最近実行された分類された制御フロー命
令のクラスの記録を更新し、 記憶変更プロセスは、少なくともある程度その命令クラスの記録によって決定
される請求項４１記載のマイクロプロセッサチップ。 - 【請求項６７】 コンピュータの既存のスレッドスケジューラによって制御
の並行スレッドをスケジューリングすることと、各スレッドは関係するコンテキ
ストを有しており、スレッドと、関係するコンテキストのコンピュータ資源の集
合との間の関係づけはスレッドスケジューラによって維持され、 スレッドスケジューラを修正することなく、スレッドのうちの１つとそのスレ
ッドの拡張コンテキストとの間の関係づけを、スレッドスケジューラによって誘
起されるコンテキストの変更によって維持することを含み、 拡張コンテキストは、スレッドとの関係づけがスレッドスケジューラによって
維持されるそうした資源以上にスレッドと関係づけられたコンピュータの資源を
含むものである方法。 - 【請求項６８】 スレッドスケジューラがコンピュータのオペレーティング
システムの構成要素であり、 指定のエントリポイントでのオペレーティングシステムへの各エントリまたは
指定の条件において生じるエントリ例外を確立することと、 指定のエントリの後にオペレーティングシステムからの再開時に生じる再開例
外を確立することと、 コンピュータの中断したプロセスからオペレーティングシステムへの指定のエ
ントリを検出すると、エントリ例外を生じさせ、エントリ例外へのサービスの一
部として関係づけを確立することと、 再開例外を生じさせ、再開例外へのサービスの一部として、中断したプロセス
に制御を返す再開スレッドと関係づけてコンテキストを再確立することをさらに
含む請求項６７記載の方法。 - 【請求項６９】 エントリ例外のための例外ハンドラが、中断したプロセス
のコンテキストを保存し、修正されたコンテキストをオペレーティングシステム
に引き渡す前にスレッドコンテキストを修正するようにプログラムされており、 再開例外のための例外ハンドラが、エントリ例外ハンドラの対応する実行によ
り保存されたコンテキストを復元するようにプログラムされている請求項６８記
載の方法。 - 【請求項７０】 オペレーティングシステムがコンピュータにネイティブな
アーキテクチャ以外のコンピュータアーキテクチャのためのオペレーティングシ
ステムである請求項６９記載の方法。 - 【請求項７１】 コンピュータがコンピュータにネイティブなオペレーティ
ングシステムを付加的に実行し、各例外が２つのオペレーティングシステムのう
ちの一方によるハンドリングのために分類される請求項７０記載の方法。 - 【請求項７２】 オペレーティングシステムおよび中断したスレッドがコン
ピュータの異なる命令セットアーキテクチャにおいて実行する請求項７０記載の
方法。 - 【請求項７３】 オペレーティングシステムがコンピュータのアーキテクチ
ャに非ネイティブなコンピュータアーキテクチャのためのバイナリコードによる
ものであり、コンピュータがコンピュータにネイティブなオペレーティングシス
テムを付加的に実行し、各例外が２つのオペレーティングシステムのうちの一方
によるハンドリングのために分類される請求項６８記載の方法。 - 【請求項７４】 オペレーティングシステムおよび中断されたスレッドが、
コンピュータの異なる命令セットアーキテクチャにおいて実行する請求項７３記
載の方法。 - 【請求項７５】 非ネイティブオペレーティングシステムによってスレッド
と関係づけられて維持されるコンテキストの資源が、非ネイティブコンピュータ
アーキテクチャのデータレジスタを含み、方法はさらに、 エントリ例外ハンドラにおいて、プロセスを非ネイティブオペレーティングシ
ステムに引き渡す前に非ネイティブオペレーティングシステムにより維持される
プロセスコンテキストの一部のデータレジスタの少なくとも半分を修正すること
を含み、修正されたレジスタのうちの少なくともいくつかは再開例外ハンドラに
おけるコンテキストの内容の妥当性の検査を可能にするためにデータを冗長的に
書き込まれるものである請求項７３記載の方法。 - 【請求項７６】 スレッドスケジューラおよびスレッドがコンピュータの異
なる実行モードで実行し、スレッドとコンテキストとの間の関係づけを維持する
工程が、スレッド実行モードとスレッドスケジューラ実行モードとの間での遷移
時に明示的なソフトウェア要求を伴わず、自動的に呼び出される請求項６８記載
の方法。 - 【請求項７７】 スレッド実行モードおよびスレッドスケジューラ実行モー
ドがコンピュータの２つの異なる命令セットアーキテクチャである請求項７６記
載の方法。 - 【請求項７８】 エントリ例外へのサービス中に、コンピュータのコンテキ
ストの一部を保存し、中断したスレッドおよびその対応するコンテキストをオペ
レーティングシステムに引き渡す前に、中断したスレッドのコンテキストを変更
することをさらに含む請求項６８記載の方法。 - 【請求項７９】 関係づけを維持するために使用される情報を包含するよう
にスレッドの再開のためのリンケージリターンアドレスを修正する工程をさらに
含む請求項６８記載の方法。 - 【請求項８０】 修正がリンケージリターンアドレスのビットの少なくとも
半分を元のままにしておく請求項７９記載の方法。 - 【請求項８１】 スレッドスケジューラがコンピュータにネイティブなアー
キテクチャ以外のコンピュータアーキテクチャのためのオペレーティングシステ
ムである請求項６７記載の方法。 - 【請求項８２】 コンピュータがコンピュータにネイティブなオペレーティ
ングシステムを付加的に実行し、各例外が２つのオペレーティングシステムのう
ちの一方によるハンドリングのために分類される請求項８１記載の方法。 - 【請求項８３】 オペレーティングシステムおよび中断したスレッドがコン
ピュータの異なる命令セットアーキテクチャにおいて実行する請求項８１記載の
方法。 - 【請求項８４】 スレッドスケジューラおよびスレッドがコンピュータの異
なる実行モードで実行し、スレッドとコンテキストとの間の関係づけを維持する
工程が、スレッド実行モードとスレッドスケジューラ実行モードとの間での遷移
時に明示的なソフトウェア要求を伴わず、自動的に呼び出される請求項６７記載
の方法。 - 【請求項８５】 スレッド実行モードおよびスレッドスケジューラ実行モー
ドがコンピュータの２つの異なる命令セットアーキテクチャである請求項８４記
載の方法。 - 【請求項８６】 スレッドスケジューラ実行モードのデータ記憶規約に適合
するためにオペランドを１形式から別のものに変換するために遷移時に呼び出さ
れる例外ハンドラによって取られるアクションを指定する値にレジスタを設定す
る工程をさらに含む請求項８４記載の方法。 - 【請求項８７】 コンピュータの割込みハンドラにおいて、コンピュータの
コンテキストの一部を保存し、中断したスレッドおよびその対応するコンテキス
トをスレッドスケジューラに引き渡す前に、中断したスレッドのコンテキストを
変更することをさらに含む請求項６７記載の方法。 - 【請求項８８】 スレッドコンテキストのオペレーティングシステムにより
維持される資源が非ネイティブコンピュータアーキテクチャのデータレジスタを
含み、方法がさらに、 スレッドを非ネイティブオペレーティングシステムに引き渡す前にオペレーテ
ィングシステムにより維持されるスレッドコンテキストの一部のデータレジスタ
の少なくとも半分を修正することとを含む請求項８１記載の方法。 - 【請求項８９】 修正されたレジスタのうちの少なくともいくつかがタイム
スタンプにより上書きされる請求項８８記載の方法。 - 【請求項９０】 修正されたレジスタのうちの少なくともいくつかが、修正
の前に、修正されるスレッドコンテキストの少なくとも一部が保存される記憶場
所を指示する情報により上書きされる請求項８８記載の方法。 - 【請求項９１】 関係づけを維持するために使用される情報を含むようにス
レッドのリンケージリターンアドレスを修正する工程をさらに含む請求項６７記
載の方法。 - 【請求項９２】 修正がリンケージリターンアドレスのビットの少なくとも
半分を元のままにしておく請求項９１記載の方法。 - 【請求項９３】 スレッドに割り込む前に、スレッドがチェックポイントに
到達可能にするために十分な時間だけ、割込みの引き渡しを延期する工程か、ま
たは、チェックポイントまでスレッドの実行をロールバックする工程のいずれか
一方をさらに含み、チェックポイントは、スレッドとのその資源関係づけがスレ
ッドスケジューラによって維持されるようなもの以上のスレッドの資源である拡
張コンテキストの量が縮小される、スレッドの実行におけるポイントである請求
項６７記載の方法。 - 【請求項９４】 指定のエントリポイントでのコンピュータオペレーティン
グシステムへの各エントリまたは指定の条件において生じるエントリ例外を確立
することと、 指定のエントリの１つに補完的なオペレーティングシステムからの再開時に生
じる再開例外を確立することと、 コンピュータの中断したプロセスからオペレーティングシステムへの指定のエ
ントリを検出すると、エントリ例外を生じさせ、サービスした後、本来のオペレ
ーティングシステムエントリに関係するサービスを実行するためにオペレーティ
ングシステムに入ることと、 補完的な再開を検出すると、再開例外を生じさせ、サービスした後、中断した
プロセスに制御を返すことを含む方法。 - 【請求項９５】 エントリ例外のための例外ハンドラが、中断したプロセス
のコンテキストを保存し、修正されたコンテキストをオペレーティングシステム
に引き渡す前にスレッドコンテキストを修正するようにプログラムされており、 再開例外のための例外ハンドラが、エントリ例外ハンドラの対応する実行によ
り保存されたコンテキストを復元するようにプログラムされている請求項９４記
載の方法。 - 【請求項９６】 オペレーティングシステムがコンピュータにネイティブな
アーキテクチャ以外のコンピュータアーキテクチャのためのオペレーティングシ
ステムである請求項９５記載の方法。 - 【請求項９７】 オペレーティングシステムおよび中断したスレッドがコン
ピュータの異なる命令セットアーキテクチャにおいて実行する請求項９６記載の
方法。 - 【請求項９８】 オペレーティングシステムによりスレッドと関係づけられ
て維持されるコンテキストの資源が、非ネイティブコンピュータアーキテクチャ
のデータレジスタを含み、方法はさらに、 エントリ例外ハンドラにおいて、プロセスを非ネイティブオペレーティングシ
ステムに引き渡す前にオペレーティングシステムにより維持されるプロセスコン
テキストの一部のデータレジスタの少なくとも半分を修正することを含み、修正
されたレジスタのうちの少なくともいくつかは再開例外ハンドラにおけるコンテ
キストの内容の妥当性の検査を可能にするためにデータを冗長的に書き込まれる
ものである請求項９６記載の方法。 - 【請求項９９】 オペレーティングシステムおよびプロセスがコンピュータ
の２つの異なる実行モードで実行し、プロセスとコンテキストとの間の関係づけ
を維持する工程の少なくともいくつかが、命令セットアーキテクチャ間での遷移
時に明示的なソフトウェア要求を伴わず、自動的に呼び出される請求項９５記載
の方法。 - 【請求項１００】 コンテキストを復元するために使用される情報を含むよ
うにプロセスのリンケージリターンアドレスを修正する工程をさらに含む請求項
９５記載の方法。 - 【請求項１０１】 オペレーティングシステムが、そのコンピュータでの実
行のために修正されない、コンピュータにネイティブなアーキテクチャ以外のコ
ンピュータアーキテクチャのためのオペレーティングシステムである請求項９４
記載の方法。 - 【請求項１０２】 コンピュータがコンピュータにネイティブなオペレーテ
ィングシステムを付加的に実行し、各例外が２つのオペレーティングシステムの
うちの一方によるハンドリングのために分類される請求項１０１記載の方法。 - 【請求項１０３】 オペレーティングシステムおよび中断したスレッドがコ
ンピュータの異なる命令セットアーキテクチャにおいて実行する請求項１０１記
載の方法。 - 【請求項１０４】 オペレーティングシステムおよびプロセスがコンピュー
タの異なる実行モードで実行し、プロセスとコンテキストとの間の関係づけを維
持する工程が、プロセス実行モードとオペレーティングシステム実行モードとの
間での遷移時に明示的なソフトウェア要求を伴わず、自動的に呼び出される請求
項９４の方法。 - 【請求項１０５】 プロセス実行モードおよびオペレーティングシステム実
行モードがコンピュータの２つの異なる命令セットアーキテクチャである請求項
１０４記載の方法。 - 【請求項１０６】 エントリ除外のためのサービスルーチンが、プロセスを
非ネイティブオペレーティングシステムに引き渡す前にオペレーティングシステ
ムによってプロセスと関係づけられて維持されるプロセスコンテキストの一部の
データレジスタの少なくとも半分を修正する請求項９４記載の方法。 - 【請求項１０７】 修正されたレジスタのうちの少なくともいくつかが、修
正の前に、そのプロセスとの資源関係づけがオペレーティングシステムによって
維持されるようなもの以上の資源である少なくとも拡張コンテキストが保存され
る記憶場所を指示する情報により上書きされる請求項１０６記載の方法。 - 【請求項１０８】 修正されたレジスタのうちの少なくともいくつかがコン
テキストの内容の妥当性検査を可能にする値で上書きされる請求項１０７記載の
方法。 - 【請求項１０９】 修正されたレジスタのうちの少なくともいくつかがコン
テキストの内容の妥当性検査を可能にする値で上書きされる請求項１０６記載の
方法。 - 【請求項１１０】 修正されたレジスタのうちの少なくともいくつかがタイ
ムスタンプで上書きされる請求項１０６記載の方法。 - 【請求項１１１】 関係づけを維持するために使用される情報を含むように
プロセスのリンケージリターンアドレスを修正する工程をさらに含む請求項９４
記載の方法。 - 【請求項１１２】 修正がリンケージリターンアドレスのビットの少なくと
も半分を元のままにしておく請求項１１１記載の方法。 - 【請求項１１３】 エントリ例外へのサービスの一部として、中断したプロ
セスのリンケージリターンアドレスを修正することをさらに含み、リターンアド
レスは、オペレーティングシステムからの復帰時にリターンアドレスからの命令
を実行する試みが再開例外を生じるように意図的に選択される請求項９４記載の
方法。 - 【請求項１１４】 リンケージリターンアドレスが、ページから命令を実行
する試みに際して選択された例外を生じるメモリ属性を有するメモリページをポ
イントするように選択される請求項１１３記載の方法。 - 【請求項１１５】 プロセスとのその資源関係づけがオペレーティングシス
テムによって維持されるようなもの以上のプロセスコンテキストの資源である拡
張コンテキストの量が縮小される、プロセスの実行におけるチェックポイントま
でプロセスの実行をロールバックする工程をさらに含む請求項９４記載の方法。 - 【請求項１１６】 プロセスに割り込む前に、プロセスとのその資源関係づ
けがオペレーティングシステムによって維持されるようなもの以上のプロセスコ
ンテキストの資源である拡張コンテキストの量が縮小される、プロセスの実行に
おけるチェックポイントにプロセスが到達できるようにするために十分な時間だ
け、割込みの引き渡しを延期する工程をさらに含む請求項９４記載の方法。 - 【請求項１１７】 コンピュータの既存のオペレーティングシステムを修正
することなく、オペレーティングシステムへの指定のエントリまたは指定のエン
トリ条件における実行のためにエントリハンドラを確立することと、エントリハ
ンドラは、修正されたコンテキストをオペレーティングシステムに引き渡す前に
中断したスレッドのコンテキストを保存しスレッドコンテキストを修正するよう
にプログラムされており、 オペレーティングシステムを修正することなく、エントリハンドラによるエン
トリの後にオペレーティングシステムからの再開時に実行のための出口ハンドラ
を確立することとを含み、出口ハンドラは、エントリハンドラの対応する実行に
よって保存されたコンテキストを復元するようにプログラムされている方法。 - 【請求項１１８】 オペレーティングシステムによって制御の並行スレッド
をスケジューリングすることをさらに含み、各スレッドは関係するコンテキスト
を有しており、スレッドと、関係するコンテキストのコンピュータ資源の集合と
の間の関係づけはオペレーティングシステムによって維持され、 エントリおよび出口ハンドラは、スレッドのうちの１つとそのスレッドの拡張
コンテキストとの間の関係づけを、オペレーティングシステムによって誘起され
るコンテキストの変更によって維持するようにプログラムされており、拡張コン
テキストは、スレッドとの関係づけがオペレーティングシステムによって維持さ
れるそうした資源以上にスレッドと関係づけられたコンピュータの資源を含むも
のである請求項１１７記載の方法。 - 【請求項１１９】 オペレーティングシステムがコンピュータにネイティブ
なアーキテクチャ以外のコンピュータアーキテクチャのためのオペレーティング
システムである請求項１１８記載の方法。 - 【請求項１２０】 オペレーティングシステムおよびスレッドがコンピュー
タの異なる実行モードで実行し、スレッドとコンテキストとの間の関係づけを維
持する工程が、スレッド実行モードとオペレーティングシステム実行モードとの
間での遷移時に明示的なソフトウェア要求を伴わず、自動的に呼び出される請求
項１１８記載の方法。 - 【請求項１２１】 エントリハンドラにおいて、中断したスレッドおよびそ
の対応するコンテキストをオペレーティングシステムに引き渡す前に、コンピュ
ータのコンテキストの一部を保存し、中断したスレッドのコンテキストを変更す
ることをさらに含む請求項１１８記載の方法。 - 【請求項１２２】 エントリハンドラが、スレッドをオペレーティングシス
テムに引き渡す前にオペレーティングシステムによりスレッドと関係づけられて
維持されるスレッドコンテキストの一部のデータレジスタの少なくとも半分を変
更する請求項１１８記載の方法。 - 【請求項１２３】 関係づけを維持するために使用される情報を含むように
スレッドのリンケージリターンアドレスを修正する工程をさらに含む請求項１１
８記載の方法。 - 【請求項１２４】 オペレーティングシステムがコンピュータにネイティブ
なアーキテクチャ以外のコンピュータアーキテクチャのためのオペレーティング
システムである請求項１１７記載の方法。 - 【請求項１２５】 コンピュータがコンピュータにネイティブなオペレーテ
ィングシステムを付加的に実行し、各割込みまたは例外が２つのオペレーティン
グシステムのうちの一方によるハンドリングのために分類される請求項１２４記
載の方法。 - 【請求項１２６】 オペレーティングシステムおよび中断したスレッドがコ
ンピュータの異なる命令セットアーキテクチャにおいて実行する請求項１２４記
載の方法。 - 【請求項１２７】 オペレーティングシステムおよびスレッドがコンピュー
タの異なる実行モードで実行し、スレッドとコンテキストとの間の関係づけを維
持する工程が、スレッド実行モードとオペレーティングシステム実行モードとの
間での遷移時に明示的なソフトウェア要求を伴わず、自動的に呼び出される請求
項１１７方法。 - 【請求項１２８】 スレッド実行モードおよびオペレーティングシステム実
行モードがコンピュータの２つの異なる命令セットアーキテクチャである請求項
１２７記載の方法。 - 【請求項１２９】 オペレーティングシステムがコンテキストおよび対応す
る実行のスレッドとの間の関係づけを維持し、各当該コンテキストはデータレジ
スタの値を含み、方法はさらに、 スレッドをオペレーティングシステムに引き渡す前にオペレーティングシステ
ムにより維持されるスレッドコンテキストの一部のデータレジスタの少なくとも
半分を修正することを含む請求項１１７記載の方法。 - 【請求項１３０】 修正されたレジスタのうちの少なくともいくつかが、修
正の前に、修正されるスレッドコンテキストの少なくとも一部が保存される記憶
場所を指示する情報により上書きされる請求項１２９記載の方法。 - 【請求項１３１】 修正されたレジスタのうちの少なくともいくつかがコン
テキストの内容の妥当性検査を可能にする値で上書きされる請求項１２９記載の
方法。 - 【請求項１３２】 スレッドのコンテキストを復元するために使用される情
報を含むようにスレッドのリンケージリターンアドレスを修正する工程をさらに
含む請求項１１７記載の方法。 - 【請求項１３３】 リンケージレジスタは、実行がエントリハンドラに到達
する実行パス、またはその条件を指示する情報により修正される請求項１３２記
載の方法。 - 【請求項１３４】 修正がリンケージリターンアドレスのビットの少なくと
も半分を元のままにしておく請求項１３２記載の方法。 - 【請求項１３５】 リンケージレジスタが、修正の前に、修正されるスレッ
ドコンテキストの少なくとも一部が保存される記憶場所を指示する情報により修
正される請求項１３２記載の方法。 - 【請求項１３６】 オペレーティングシステム実行モードのデータ記憶規約
に適合するためにオペランドを１形式から別のものに変換するために遷移時に呼
び出されるエントリハンドラまたは出口ハンドラによって取られるアクションを
指定する値にレジスタを設定する工程をさらに含む請求項１１７記載の方法。 - 【請求項１３７】 スレッドに割り込む前に、スレッドとのその資源関係づ
けがオペレーティングシステムによって維持されるようなもの以上のスレッドコ
ンテキストの資源である拡張コンテキストの量が縮小される、スレッドの実行に
おけるチェックポイントにスレッドが到達できるようにするために十分な時間だ
け、割込みの引き渡しを延期する工程をさらに含む請求項１１７記載の方法。 - 【請求項１３８】 スレッドとのその資源関係づけがオペレーティングシス
テムによって維持されるようなもの以上のスレッドコンテキストの資源である拡
張コンテキストの量が縮小される、スレッドの実行におけるチェックポイントま
でスレッドの実行をロールバックする工程をさらに含む請求項１１７記載の方法
。 - 【請求項１３９】 スレッドとのその資源関係づけがオペレーティングシス
テムによって維持されるようなもの以上の資源である少なくとも拡張コンテキス
トを記憶場所に記憶する工程をさらに含み、記憶場所のプールは、コンテキスト
が保存され得る空の記憶場所がその待ち行列の先頭から割り当てられ、再使用の
ために最近空になった記憶場所は待ち行列の先頭にエンキューされ、保存された
満杯の記憶場所は待ち行列の末尾で列を作る、キューイング規則によって管理さ
れるものである請求項１１７記載の方法。 - 【請求項１４０】 コンピュータのサービスルーチンの呼び出しにおいて、
リンケージリターンアドレスをそのサービスの完了時に実行を再開するためにサ
ービスルーチンに渡すことと、リンケージリターンアドレスは、サービスルーチ
ンからの復帰時におけるリンケージリターンアドレスからの命令を実行する試み
がプログラム実行例外を生じるように意図的に選択されるものであり、 サービスルーチンからの復帰時に、リンケージリターンアドレスで命令を実行
することを試み、選択された例外を生じることと、 例外にサービスした後、制御をサービスルーチンの呼び出し側に返すこととを
含む方法。 - 【請求項１４１】 エントリハンドラにおいて、中断したスレッドおよびそ
の対応するコンテキストをオペレーティングシステムに引き渡す前に、コンピュ
ータのコンテキストの一部を保存し、中断したスレッドのコンテキストを変更す
ることをさらに含む請求項６７、６８、６９、９４、９５、１１７、１１８また
は１４０のうちのいずれかに記載の方法。 - 【請求項１４２】 エントリハンドラが、スレッドをオペレーティングシス
テムに引き渡す前にオペレーティングシステムによりスレッドと関係づけられて
維持されるスレッドコンテキストの一部のデータレジスタの少なくとも半分を変
更する請求項１４１記載の方法。 - 【請求項１４３】 スレッドスケジューラまたはオペレーティングシステム
がコンピュータにネイティブなアーキテクチャ以外のコンピュータアーキテクチ
ャのためのオペレーティングシステムである請求項６７、６８、６９、９４、９
５、１１７、１１８または１４０のうちのいずれかに記載の方法。 - 【請求項１４４】 コンピュータがコンピュータにネイティブなオペレーテ
ィングシステムを付加的に実行し、扱えのために各例外が２つのオペレーティン
グシステムのうちの一方によるハンドリングのために分類される請求項１４３記
載の方法。 - 【請求項１４５】 オペレーティングシステムおよび中断したスレッドがコ
ンピュータの異なる命令セットアーキテクチャにおいて実行する請求項１４３記
載の方法。 - 【請求項１４６】 オペレーティングシステムがコンテキストと対応する実
行のスレッドとの間の関係づけを維持し、各当該コンテキストはデータレジスタ
の値を含み、方法はさらに、 スレッドをオペレーティングシステムに引き渡す前にオペレーティングシステ
ムにより維持されるスレッドコンテキストの一部のデータレジスタの少なくとも
半分を修正することを含む請求項６７、６８、６９、９４、９５、１１７、１１
８または１４０のうちのいずれかに記載の方法。 - 【請求項１４７】 修正されたレジスタのうちの少なくともいくつかが、修
正の前に、修正されるスレッドコンテキストの少なくとも一部が保存される記憶
場所を指示する情報により上書きされる請求項１４６記載の方法。 - 【請求項１４８】 修正されたレジスタのうちの少なくともいくつかが、コ
ンテキストの内容の妥当性検査を可能にする値により上書きされる請求項１４６
記載の方法。 - 【請求項１４９】 修正されたレジスタのうちの少なくともいくつかがタイ
ムスタンプにより上書きされる請求項１４６記載の方法。 - 【請求項１５０】 スレッドのコンテキストを復元するために使用される情
報を含むようにスレッドのリンケージリターンアドレスを修正する工程をさらに
含む、請求項６７、６８、６９、９４、９５、１１７、１１８または１４０のう
ちのいずれかに記載の方法。 - 【請求項１５１】 リンケージレジスタは、実行がエントリハンドラに到達
する実行パス、またはその条件を指示する情報により修正される請求項１５０記
載の方法。 - 【請求項１５２】 渡されたリンケージリターンアドレスが、ページから命
令を実行しようとする試みに際し選択された例外を生じるメモリ属性を有するメ
モリページをポイントするように選択される請求項１４０記載の方法。 - 【請求項１５３】 サービスルーチンは、コンピュータにネイティブなアー
キテクチャ以外のコンピュータアーキテクチャのためのオペレーティングシステ
ムの割込みサービスルーチンであり、 サービスルーチンは非同期割込みによって呼び出され、 呼び出し側はアーキテクチャにネイティブな命令セットでコード化されている
請求項１４０記載の方法。 - 【請求項１５４】 マルチプロセッサコンピュータの第１のＣＰＵにおいて
、プログラムを実行し、プログラムの実行を記述するプロファイルデータを収集
する工程と、 マルチプロセッサの第２のＣＰＵにおいて、プログラムのプロファイリングが
継続する間、収集されたプロファイルデータを分析する工程と、 収集されたプロファイルデータの分析に少なくとも部分的に基づき第１のＣＰ
Ｕにおけるプログラムの実行を制御する工程とを含む方法。 - 【請求項１５５】 コンピュータにおいて命令を実行する工程と、コンピュ
ータの命令パイプライン回路は命令のうちの少なくともいくつかを処理するため
の第１および第２のモードを有しており、 第１の実行モードが成功している間の連続する２モード命令について第１のモ
ードで２モード命令の実行を試行する工程と、 第１のモードのもとで２モード命令の不首尾の実行が検出された場合、後続す
る２モード命令を第２のモードで実行する工程とを含む方法。 - 【請求項１５６】 少なくともいくつかの命令を処理するための第１および
第２のモードを有する命令パイプライン回路においてコンピュータ命令を実行す
る工程と、 タイマの満了時に、命令パイプライン回路を第１のモードから第２のものに切
り替える工程とを含み、モードスイッチは、タイマの満了の直前に実行中であっ
たプログラムに代わり以後実行される命令について持続するものである方法。 - 【請求項１５７】 コンピュータの事象を事象クラスに割り当てる工程と、 コンピュータ命令パイプラインの基本実行サイクルの一部として、ソフトウェ
ア介入を伴わず、クラスの事象に対する応答の記録を維持する工程と、 分類された各事象が命令パイプライン回路での実行のために現れると、同じク
ラスの事象の以前の試行に対する応答を判定するために記録に照会し、記録が以
前の試行が成功したことを指示した場合およびその場合にのみその応答を試みる
工程とを含む方法。 - 【請求項１５８】 成功したメモリ参照をコンピュータＣＰＵからバスに発
行する工程と、 メモリ参照によりバス上でアクセスされたデバイスが適切に動作するメモリか
または適切に動作しないメモリであるかをコンピュータの記憶装置に記録する工
程とを含む方法。 - 【請求項１５９】 プログラムがコンピュータＣＰＵにより実行される際に
、コンピュータの適切に動作するメインメモリへのメモリ書込み参照を監視し、
メインメモリの保護領域へのメモリ書込み参照の検出を報告し、その監視および
報告がコンピュータの監視回路によって実行されるものである工程と、 検出の報告を受け取ると、その内容が保護領域の内容を反映しているデータ構
造をメインメモリから削除する工程とをさらに含む請求項２８記載の方法。 - 【請求項１６０】 コンピュータＣＰＵによって実行された命令により開始
されたメモリ読出し参照を監視し、そのメモリ参照が論理アドレスを参照するも
のである工程と、 論理アドレスを物理アドレスに変換する一部として、参照のメインメモリペー
ジが保護された状態にあるかどうかを評価する工程と、 ページが保護されていない場合、ページを保護された状態にする工程とをさら
に含む請求項２８記載の方法。 - 【請求項１６１】 命令の個々のメモリ参照が、適切な動作を保証できない
デバイスを参照するかどうかを評価する工程と、その参照が適切な動作を保証で
きない場合、代替実行モードで命令を再実行する工程とをさらに含む請求項２８
記載の方法。 - 【請求項１６２】 プログラムのバイナリ表現の少なくともセグメントを第
１の命令セットアーキテクチャから第２の命令セットアーキテクチャへ変換する
間、適切に動作するメモリに向けられると考えられるメモリロードを、適切に動
作しないメモリに向けられると考えられるメモリロードと区別するために、記録
を使用する工程と、 第２の命令セットアーキテクチャへの変換を実行する間、変換時に適切に動作
するメモリに向けられると考えられたが実行時に適切に動作しないメモリに向け
られると判明したメモリロードを識別し、識別されたメモリロードを打ち切る工
程と、 プログラムの変換されたセグメントの少なくともその部分を第１の命令セット
で再実行する工程とをさらに含む請求項２８記載の方法。 - 【請求項１６３】 入出力空間への参照が適切に動作しないメモリへの参照
として記録される請求項２８記載の方法。 - 【請求項１６４】 記録が若干誤っており、その誤りはメモリ参照が適切に
動作するメモリにアクセスする時を決定する際の控えめな評価によって誘起され
るものである請求項３３記載の方法。 - 【請求項１６５】 コンピュータのＤＭＡ（直接メモリアクセス）メモリ書
込みトランザクションを、ＣＰＵによってそのメモリ書込みトランザクションを
事前に知らされることなくＤＭＡメモリ書込みトランザクションにより書き込ま
れる記憶場所の指標を記録するように設計された監視回路によって監視する工程
と、 コンピュータのＣＰＵから指標を読み出す工程とを含む方法。 - 【請求項１６６】 コンピュータの第１のプロセスによって、第１の表現で
メモリに記憶された情報のコンピュータメモリにおける第２の表現を生成する工
程と、 第２のプロセスがＤＭＡメモリ書込みトランザクションを第１のプロセスに知
らせることなく、かつ、第１のプロセスが第２のプロセスを試験することなく、
第１の表現が第２のプロセスにより開始されたＤＭＡメモリ書込みトランザクシ
ョンによって上書きされる時を検出する工程とをさらに含み、検出は、ＤＭＡメ
モリ書込みトランザクションに続く第２の表現の次のアクセスより以前に発生す
るように保証されている請求項３５記載の方法。 - 【請求項１６７】 仮想メモリマネージャによってページに分割されたメイ
ンメモリのページを管理することをさらに含み、マネージャはメモリに記憶され
たテーブルを使用し、 指標は、メインメモリのアドレス空間の外部で複数のレジスタのうちの１レジ
スタにおいて記録され、 仮想メモリ管理テーブルはレジスタに記憶された修正指標の補助記憶を行わな
い請求項３５記載の方法。 - 【請求項１６８】 記録された指標が、ロケーションに書き込まれたデータ
ではなく記憶場所のみを記録する請求項３５記載の方法。 - 【請求項１６９】 ＣＰＵによって読み出された値に少なくとも部分的に基
づき、キャッシュされたデータを消去する工程をさらに含む請求項３５記載の方
法。 - 【請求項１７０】 アドレスおよび時間的に相互に近い２つのＤＭＡメモリ
書込みが書込みの単一の記録のみを生成する請求項３５記載の方法。 - 【請求項１７１】 コンピュータのＤＭＡデバイスによるコンピュータのメ
インメモリへのＤＭＡメモリ書込みトランザクションを監視し、そのＤＭＡメモ
リ書込みトランザクションにより書き込まれたメインメモリのロケーションの指
標を記録するように設計されたＤＭＡ（直接メモリアクセス）監視回路を含み、
ＤＭＡ監視回路は、ＤＭＡメモリ書込みトランザクションの開始前にコンピュー
タのＣＰＵによってＤＭＡメモリ書込みトランザクションを知らされることなく
動作し、要求があればＣＰＵに指標を提供するように設計されているコンピュー
タ回路。 - 【請求項１７２】 第１および第２のプロセスを実行するようにプログラム
されたＣＰＵと、第１のプロセスは、第１の表現でメモリに記憶される第２のプ
ロセスの情報のコンピュータメモリにおける第２の表現を生成するようにプログ
ラムされており、 第２のプロセスがＤＭＡメモリ書込みトランザクションを第１のプロセスに知
らせることなく、第１の表現が第２のプロセスにより開始されたＤＭＡ（直接メ
モリアクセス）メモリ書込みトランザクションによって上書きされる時を検出す
るように設計されたＤＭＡ監視回路とを含み、検出はＤＭＡメモリ書込みトラン
ザクションに続く第２の表現の次のアクセスより以前に発生するように保証され
ているコンピュータ。 - 【請求項１７３】 ＤＭＡ監視回路はさらに、ＤＭＡメモリ書込みトランザ
クションにより書き込まれたメインメモリのロケーションの指標を記録するよう
に設計されており、ＤＭＡ監視回路は、ＤＭＡメモリ書込みトランザクションの
開始前にコンピュータのＣＰＵによってＤＭＡメモリ書込みトランザクションを
知らされることなく動作し、要求があればＣＰＵに指標を提供するように設計さ
れている請求項４２記載のコンピュータ。 - 【請求項１７４】 メモリ修正のアドレスを以前の近いメモリ修正の以前に
記憶された指標のアドレスと突き合わせるためのマッチング回路をさらに含む請
求項４２記載のコンピュータ。 - 【請求項１７５】 検出された上書きの記録された指標は、メモリのページ
の自然に整列されたブロックよりそれぞれ構成される領域へのメインメモリの部
分分割に少なくともある程度基づいて記録される請求項４２記載のコンピュータ
。 - 【請求項１７６】 仮想メモリマネージャによる管理のためにページに分割
されたメインメモリと、マネージャはメモリに記憶されたテーブルを用いてペー
ジを管理するようにプログラムされており、 メインメモリのアドレス空間の外部の複数のレジスタおよび、メインメモリの
ページに対する修正の指標をレジスタに記録するように設計された回路とを含み
、 仮想メモリ管理テーブルはレジスタに記憶された修正指標の補助記憶を行わな
いコンピュータ。 - 【請求項１７７】 複数のレジスタと、各レジスタはアドレスタグおよびメ
モリセルのベクトルを含んでおり、 領域に対する修正がその１個のレジスタのアドレスタグを領域のアドレスに設
定することによって検出された時に、複数のレジスタうちの１個とメモリの領域
との間の関係づけを確立し、修正された記憶場所の指標を記録するためにベクト
ルのメモリセルの値を設定するように設計された制御回路と、制御回路はコンピ
ュータのＣＰＵの監視制御を継続することなく動作可能であり、 修正された記憶場所のアドレスを付与することによってＣＰＵからの読出し要
求に応答するように設計された読出し回路とを含むコンピュータ回路。 - 【請求項１７８】 コンピュータにおいてプログラムが実行される際に、コ
ンピュータのメインメモリの保護領域への書込みの検出を報告し、その報告がコ
ンピュータの監視回路によって実行され、コンピュータのメモリが保護された領
域および保護されていない領域に分割される工程と、 検出の報告を受け取ると、書込みが検出された保護領域の内容に対応する内容
のデータ構造をメモリから削除する工程とを含む方法。 - 【請求項１７９】 監視回路は、コンピュータのバイパイプライン回路によ
り実行される命令によって開始される記憶動作によって生成されるメモリ書込み
に応答するものである請求項１７８記載の方法。 - 【請求項１８０】 コンピュータのＤＭＡデバイスによるメモリへの書込み
を、ＣＰＵにより書込みを事前に知らされることなくＤＭＡ転送により書き込ま
れた記憶場所の指標を記録するように設計された監視回路によって監視する工程
と、 コンピュータのＣＰＵから指標を読み出す工程とをさらに含む請求項１７９記
載の方法。 - 【請求項１８１】 データ構造は、書込みが検出された保護領域において第
１の表現で記憶された情報の第２の表現であり、そのデータ構造は第１のプロセ
スによって生成され、 第２のプロセスがＤＭＡ転送を第１のプロセスに知らせることなく、かつ、第
１のプロセスが第２のプロセスを試験することなく、書込みが検出された保護領
域が第２のプロセスにより開始されたＤＭＡ転送によって上書きされる時を検出
することをさらに含み、検出はＤＭＡ転送に続く第２の表現の次のアクセスより
以前に発生するように保証されている請求項１７９記載の方法。 - 【請求項１８２】 監視回路は、命令がコンピュータのパイプライン回路に
よって実行される際に、メモリ読出しに応答し、メモリ参照は論理アドレスを参
照するものであり、 論理アドレスを物理アドレスに変換する一部として、参照のメインメモリペー
ジが保護された状態にあるかどうかを評価することと、 ページが保護されていない場合、ページを保護された状態にすることをさらに
含む請求項１７８記載の方法。 - 【請求項１８３】 監視回路は、命令がコンピュータのパイプライン回路に
より実行される命令により開始される記憶動作によって生成されるメモリ書込み
に応答し、メモリ参照は論理アドレスを参照するものであり、 論理アドレスを物理アドレスに変換する一部として、参照のページがアクセス
に対して保護されているかどうかを評価することと、 ページが保護されている場合、ページの内容を修正することなく保護を修正す
ることをさらに含む請求項１７８記載の方法。 - 【請求項１８４】 命令の個々のメモリ参照が、適切な動作を保証できない
デバイスを参照するかどうかを評価し、その参照が適切な動作を保証できない場
合、代替実行モードで命令を再実行する工程をさらに含む請求項１７８記載の方
法。 - 【請求項１８５】 ソースプログラムをオブジェクトプログラムに変換し、
そのソースプログラムは副作用のシーケンスを伴う参照実行を命令し、そのオブ
ジェクトプログラムはその副作用のシーケンスが参照シーケンスと異なっている
実行を命令するものである工程と、 コンピュータにおけるオブジェクトプログラムの実行の間に、参照実行におい
て発生するはずである状態と等価なプログラム状態を確立する工程と、 参照の副作用シーケンスを反映する実行モードで確立された状態からプログラ
ムの実行を再開する工程とをさらに含む請求項１７８記載の方法。 - 【請求項１８６】 メモリ領域の保護がエントリのテーブルにおいて記録さ
れ、各エントリはメインメモリの１ページに対応している請求項１７８記載の方
法。 - 【請求項１８７】 エントリのテーブルが変換索引バッファである請求項１
８６記載の方法。 - 【請求項１８８】 テーブルエントリがメインメモリの物理ページに対応し
て編成されている請求項１８６記載の方法。 - 【請求項１８９】 第１の命令セットアーキテクチャの保護領域に記憶され
たコンピュータプログラムを第２の命令セットアーキテクチャに変換することに
よってデータ構造を形成する工程をさらに含む請求項１７８記載の方法。 - 【請求項１９０】 検出の報告を受け取ると、割込みを生じ、ソフトウェア
を呼び出す工程をさらに含み、呼び出されたソフトウェアは保護領域の内容と関
係なくメモリの内容に影響を及ぼすものである請求項１７８記載の方法。 - 【請求項１９１】 コンピュータのメインメモリへの書込みを監視し、メモ
リの保護領域への書込みを検出するように設計された回路と、 検出回路に応答し、保護領域の内容に対応する内容のデータ構造をメモリから
削除するように設計された回路および／またはソフトウェアとを含むコンピュー
タ。 - 【請求項１９２】 コンピュータのＣＰＵにおいてメモリ読出し参照を生成
し、そのメモリ参照が論理アドレスを参照する工程と、 メモリ読出し参照に応答して、参照のメインメモリページが保護された状態に
あるかどうかを評価し、ページが保護されていない場合、ページを保護された状
態にする工程とを含む方法。 - 【請求項１９３】 メモリ読出しアクセスのターゲットを含んでいるページ
が、保護された状態または保護されていない状態であるかを評価するように設計
された回路と、 ページが保護されていないという評価に応答して、ページの保護を保護された
状態に修正する回路および／またはソフトウェアとを含むコンピュータ。 - 【請求項１９４】 保護修正回路および／またはソフトウェアがコンピュー
タの回路に設計されている請求項１９３のコンピュータ。 - 【請求項１９５】 ＤＭＡ転送動作によって書き込まれたメインメモリのロ
ケーションの指標を記録するように設計されたＤＭＡ監視回路をさらに含み、Ｄ
ＭＡ監視回路はＤＭＡ転送の開始前にコンピュータのＣＰＵによってＤＭＡ転送
を知らされることなく動作し、要求があればＣＰＵに指標を付与するように設計
されている請求項１９４記載のコンピュータ。 - 【請求項１９６】 第１および第２のプロセスを実行するように設計され、
第１のプロセスが、第１の表現でメモリに記憶された第２のプロセスの情報のコ
ンピュータメモリにおける第２の表現を生成するようにプログラムされたＣＰＵ
と、 第２のプロセスがＤＭＡ転送を第１のプロセスに知らせることなく、かつ、第
１のプロセスが第２のプロセスを試験することなく、第１の表現が第２のプロセ
スにより開始されたＤＭＡ（直接メモリアクセス）転送によって上書きされる時
を検出するように設計され、その検出がＤＭＡ転送に続く第２の表現の次のアク
セスより以前に発生するように保証されているＤＭＡ監視回路とをさらに含む請
求項１９４記載のコンピュータ。 - 【請求項１９７】 書込み監視回路が、 各レジスタがアドレスタグおよびメモリセルのベクトルを含む複数のレジスタ
と、 領域に対する修正がその１個のレジスタのアドレスタグを領域のアドレスに設
定することによって検出された時に、複数のレジスタうちの１個とメモリの領域
との間の関係づけを確立し、修正された記憶場所の指標を記録するためにベクト
ルのメモリセルの値を設定するように設計され、コンピュータのＣＰＵの監視制
御を継続することなく動作可能な制御回路と、 修正された記憶場所のアドレスを付与することによってＣＰＵからの読出し要
求に応答するように設計された読出し回路とを含む請求項１９４記載のコンピュ
ータ。 - 【請求項１９８】 命令の個々のメモリ参照が適切な動作を保証できないメ
モリを参照するかどうかを評価するように設計された命令実行回路をさらに含む
請求項１９４記載のコンピュータ。 - 【請求項１９９】 ソースプログラムをオブジェクトプログラムに変換する
ようにプログラムされ、そのオブジェクトプログラムにおける副作用のシーケン
スがソースプログラムの副作用の参照シーケンスと異なっているトランスレータ
と、 コンピュータにおけるオブジェクトプログラムの実行の間に、参照シーケンス
において発生するはずである状態と等価なプログラム状態を確立するために介入
し、参照の副作用シーケンスを反映する実行モードで確立された状態からプログ
ラムの実行を再開するように設計された回路および／またはソフトウェアとをさ
らに含む請求項１９４記載のコンピュータ。 - 【請求項２００】 評価回路が、コンピュータのＣＰＵによるメモリ読出し
アクセスの一部として生成される論理アドレスを物理アドレスに変換するように
設計されたアドレス変換回路に組み込まれている請求項１９３記載のコンピュー
タ。 - 【請求項２０１】 メモリ領域の保護はエントリのテーブルに記録され、各
エントリはメインメモリのページに対応するものである請求項１９３記載のコン
ピュータ。 - 【請求項２０２】 テーブルエントリがメインメモリの物理ページに対応し
て編成されている請求項２０１記載のコンピュータ。 - 【請求項２０３】 エントリのテーブルが変換索引バッファである請求項２
０１記載のコンピュータ。 - 【請求項２０４】 各領域が保護されているかまたは保護されていないかに
基づき、コンピュータのメモリの領域についてコンピュータのプロファイリング
または監視機能をイネーブルおよびディスエーブルにすることをさらに含む請求
項６３記載のコンピュータ。 - 【請求項２０５】 第１の命令セットアーキテクチャの保護領域に記憶され
たコンピュータプログラムを第２の命令セットアーキテクチャに変換することに
よってデータ構造を形成することをさらに含む請求項６３記載のコンピュータ。 - 【請求項２０６】 コンピュータにおいて命令のストリームを実行する一部
として生成されるメモリ参照について、命令の個々のメモリ参照が、有効なメモ
リアドレスを有するが適切な動作を保証できないデバイスを参照するかどうかを
評価する工程を含む方法。 - 【請求項２０７】 参照が適切な動作を保証できない場合、代替実行モード
で命令を再実行する工程をさらに含む請求項２０６記載の方法。 - 【請求項２０８】 命令のストリームを生成するためにプログラムのバイナ
リ表現の少なくともセグメントを第１の命令セットアーキテクチャから第２の命
令セットアーキテクチャへ変換する間、生成された命令において、適切に動作し
ないメモリに向けられると考えられるメモリロードと区別し、適切に動作するメ
モリに向けられると考えられるメモリロードを注釈する工程をさらに含む請求項
７７記載の方法。 - 【請求項２０９】 コンピュータにおいて命令のストリームを実行する一部
として生成されるメモリ参照について、命令の個々のメモリ参照が、メモリ参照
のプログラムの実行を実質的に変更するようにして他の副作用に対して再順序づ
けされたかどうかを評価する工程をさらに含む請求項２０６記載の方法。 - 【請求項２１０】 参照が適切な動作を保証できない場合、プログラムの状
態を以前の状態にロールバックする工程をさらに含む請求項２０６記載の方法。 - 【請求項２１１】 ロールバックする工程は例外が目的プログラムにおいて
発生した時に開始される請求項２１０記載の方法。 - 【請求項２１２】 ロールバック状態からの実行を再開する工程をさらに含
み、再開された実行は参照インプリメンテーションの正確な副作用エミュレーシ
ョンを実行するものである請求項２１０記載の方法。 - 【請求項２１３】 有効なメモリアドレスを有するデバイスがコンピュータ
の入出力空間におけるアドレスを有する請求項２０６記載の方法。 - 【請求項２１４】 適切に動作しないデバイスへの参照が例外を生じるかど
うかを判定するために、命令に埋め込まれた注釈を評価することをさらに含む請
求項２０６記載の方法。 - 【請求項２１５】 コンピュータのアドレス変換回路に埋め込まれた回路に
おいて、適切に動作するデバイスへの参照が例外を生じるかどうかを評価するこ
とをさらに含む請求項２０６記載の方法。 - 【請求項２１６】 適切に動作しないデバイスへの参照が例外を生じるかど
うかを判定するために、セグメントデスクリプタにおいてコード化された注釈を
評価することをさらに含む請求項２０６記載の方法。 - 【請求項２１７】 別のセグメントデスクリプタをコピーすることによって
セグメントデスクリプタを形成することと、注釈を変更することをさらに含む請
求項２０６記載の方法。 - 【請求項２１８】 個々のメモリ参照命令、または命令の個々のメモリ参照
が、適切な動作を保証できないが有効なメモリアドレスを備えるデバイスを参照
するかどうかを評価するように設計された命令実行回路を含むコンピュータ。 - 【請求項２１９】 プログラムのバイナリ表現の少なくともセグメントを第
１の命令セットアーキテクチャから第２の命令セットアーキテクチャの第２の表
現に変換する間、適切に動作するメモリに向けられると考えられる個々のメモリ
ロードを、適切に動作しないメモリデバイスに向けられると考えられるメモリロ
ードと区別する工程と、 第２の表現を実行する間に、変換時に適切に動作するメモリに向けられると考
えられたが実行時に適切に動作しないメモリに向けられると判明したメモリロー
ドを識別し、識別されたメモリロードを打ち切る工程と、 識別に少なくとも部分的に基づき、プログラムの変換されたセグメントの少な
くとも一部を第１の命令セットで再実行する工程とをさらに含む方法。 - 【請求項２２０】 ソースプログラムの少なくともセグメントをオブジェク
トプログラムに変換し、そのソースプログラムは副作用の参照シーケンスにより
参照実行を命令し、そのオブジェクトプログラムはその副作用のシーケンスが参
照シーケンスと異なっている実行を命令するものである工程と、 コンピュータにおけるオブジェクトプログラムの実行の間に、参照実行におい
て発生したはずの状態と等価なプログラム状態を確立する工程と、 参照の副作用シーケンスを反映する実行モードで確立された状態からプログラ
ムの実行を再開する工程とを含む方法。 - 【請求項２２１】 ソースプログラムが第１の命令セットアーキテクチャに
おいてコード化され、オブジェクトプログラムが第２の命令セットアーキテクチ
ャにおいてコード化されている請求項２２０記載の方法。 - 【請求項２２２】 オブジェクトプログラムの実行により開始された命令の
個々のメモリ参照が、有効なメモリアドレスを有するが適切な動作を保証できな
いデバイスを参照するかどうかを評価する工程と、 評価に少なくとも部分的に基づき確立する工程を開始する工程とをさらに含む
請求項２２０記載の方法。 - 【請求項２２３】 適切に動作しないメモリに向けられると考えられるメモ
リ参照と、適切に動作するメモリに向けられると考えられる各メモリ参照との区
別の指標で、オブジェクトプログラムを注釈する工程をさらに含む請求項２２１
記載の方法。 - 【請求項２２４】 命令実行回路の状態を確立するためにオブジェクトプロ
グラムのプリアンブルのコードを実行する工程をさらに含み、その命令実行回路
が、各メモリ参照の状態および評価の両方の評価に基づき例外を生じるように設
計されている請求項２２１記載の方法。 - 【請求項２２５】 例外を生じるかどうかを判定するために個々の副作用の
命令に埋め込まれた注釈を評価することをさらに含む請求項２２１記載の方法。 - 【請求項２２６】 コンピュータのアドレス変換回路に埋め込まれた回路に
おいて、個々の副作用の命令が例外を生じるかどうかを評価する工程をさらに含
む請求項２２１記載の方法。 - 【請求項２２７】 セグメントデスクリプタおよび副作用の評価の両方の評
価に基づいて例外を生じる工程をさらに含む請求項２２１記載の方法。 - 【請求項２２８】 適切に動作しないデバイスへの参照が例外を生じるかど
うかを判定するために、セグメントデスクリプタにおいてコード化された注釈を
評価することをさらに含む請求項２２１記載の方法。 - 【請求項２２９】 別のセグメントデスクリプタをコピーすることによって
セグメントデスクリプタを形成することと、注釈を変更することをさらに含む請
求項２２１記載の方法。 - 【請求項２３０】 形成されたセグメントデスクリプタに、副作用のシーケ
ンスの変更に対する変換の仮定の感度を指示する変数をコピーすることをさらに
含む請求項２２１記載の方法。 - 【請求項２３１】 副作用の順序づけの相違が、相互に関連する２つの副作
用の再順序づけを含む請求項２２１記載の方法。 - 【請求項２３２】 確立する工程は、オブジェクトプログラムで例外が発生
した時に開始される請求項２２１記載の方法。 - 【請求項２３３】 確立された状態からの実行を再開する工程をさらに含み
、再開された実行は参照インプリメンテーションの正確な副作用エミュレーショ
ンを実行するものである請求項２２１記載の方法。 - 【請求項２３４】 事前に例外参照状態を確立するために、変換中に生成さ
れたデスクリプタを使用する工程をさらに含む請求項２２１記載の方法。 - 【請求項２３５】 プログラムの少なくともセグメントを第１の命令セット
アーキテクチャの第１の表現から第２の命令セットアーキテクチャの第２の表現
へ変換するようにプログラムされ、その第２の表現での副作用のシーケンスが第
１の表現の変換されたセグメントの副作用のシーケンスと異なるものであるバイ
ナリトランスレータと、 副作用のシーケンスの相違がプログラムの実行に対し実質的な作用を及ぼし得
る第２の表現の実行中における事例を識別し、第１の表現の実行において発生し
たはずの状態と等価なプログラム状態を確立し、第１の表現の副作用シーケンス
を反映する実行モードで確立された状態からプログラムの実行を再開するように
設計された命令実行回路および／またはソフトウェアとを備える装置。 - 【請求項２３６】 コンピュータにおいてプログラムを実行する方法であっ
て、 命令セットの命令を実行するための第１のインタプリタにおいて命令を実行し
、第１のインタプリタは必ずしも完全に正確ではなく、実行は、不正確な解釈の
いずれかの副作用が不可逆的にコミットする前に十分に正確な解釈からのあらゆ
る逸脱を検出することができるモニタのもとにおかれている工程と、 モニタが逸脱を検出した場合、命令セットの命令を実行するための、主にハー
ドウェアによる第２の十分に正確なインタプリタにおいて実行を継続する工程と
を含むコンピュータにおいてプログラムを実行する方法。 - 【請求項２３７】 ソースプログラムをオブジェクトプログラムに変換し、
変換されたオブジェクトプログラムはソースプログラムとは異なる実行ビヘイビ
アを有している工程と、 オブジェクトプログラムの実行中に割込みが生じた場合、ソースプログラムの
実行中に発生したはずであり、そこから実行が継続可能である状態に対応するプ
ログラムの状態を確立する工程と、 確立された状態からソースプログラムを実行する工程とを含む方法。 - 【請求項２３８】 コンピュータのメモリの論理アドレス空間の命令を実行
するために構成された命令パイプラインおよびメモリアクセスユニットと、 プログラムによって生成されたアドレス参照をプログラムの論理アドレス空間
からコンピュータの物理アドレス空間に変換するアドレス変換回路と、 命令パイプラインと協働的に相互接続され、命令パイプラインで生じるプロフ
ァイル可能事象の発生を、実行プロファイリングのためにコンパイラの援助を要
さずに検出するように構成されており、また、プログラムの実行間隔の間に参照
される物理記憶アドレスを記述するプロファイル情報を記録するためにメモリア
クセスユニットと協働的に相互接続されているプロファイル回路とを含むコンピ
ュータ。 - 【請求項２３９】 コンピュータの命令を実行するように構成された命令パ
イプラインと、 命令パイプラインで生じるプロファイル可能事象の発生を、実行プロファイリ
ングのためにコンパイラの援助を要さずに検出し、事象を表現するプロファイル
情報の記録を導くように構成されたプロファイル回路とを含み、プロファイル情
報は実行のプロファイル間隔の間にコンピュータにより実行される少なくとも１
命令の最後のバイトのアドレスを記録するものであるコンピュータ。 - 【請求項２４０】 命令の解釈が、命令のバイナリ表現で表現されないプロ
セッサモードに依存する命令セットにおいてコード化されたコンピュータの命令
を実行するように構成された命令パイプラインと、 命令パイプラインで生じるプロファイル可能事象の発生を、実行プロファイリ
ングのためにコンパイラの援助を要さずに検出し、プログラムのプロファイル間
隔の間のプログラムの実行およびプロセッサモードを記述するプロファイル情報
の記録を導くように構成されたプロファイル回路とを含み、プロファイル情報は
、バイナリコーディングでのモード依存性を解決するために十分なプロセッサモ
ード情報で、プロファイルされたバイナリコードを注釈するように効率的に仕立
てられているコンピュータ。 - 【請求項２４１】 コンピュータの命令を実行するように構成された命令パ
イプラインと、 命令パイプラインで生じる事象のシーケンスを記述するプロファイル情報を、
実行プロファイリングのためにコンパイラの援助を要さずに検出および記録する
ように構成されたプロファイル回路とを備え、シーケンスは、プロファイル間隔
の間に生じる、プロファイルされる事象の時間独立な選択判定基準に一致するす
べての事象を含み、記録は所定の停止条件に到達するまで継続し、プロファイル
回路はさらに、実行のプロファイルされない間隔の後の、所定の条件の発生を検
出し、その際に、プロファイルされた実行間隔を開始するように構成されている
コンピュータ。 - 【請求項２４２】 コンピュータにおけるプログラムの実行のプロファイル
間隔において、実行を記述するプロファイル情報を、プロファイルされた実行の
ためにプログラムがコンパイルされることなく記録することと、プログラムは、
命令の解釈が命令のバイナリ表現で表現されないプロセッサモードに依存する命
令セットでコード化されており、記録されたプロファイル情報は、 順次実行からの実行の分岐および、 モード変更命令の前にプロセッサモードとともに受けたプロセッサモード変更
を誘起する命令の演算コードから推論できないプロセッサモード変更という、２
つのクラスのプロファイルされた実行間隔の間に生じる少なくともすべての事象
を記述しており、 プロファイル情報はさらに、実行間隔の間に実行された命令テキストの各個別
の物理ページを識別するものである方法。 - 【請求項２４３】 コンピュータにおいてプログラムを実行する間に、命令
パイプラインにおいて生じるプロファイル可能事象の発生を検出し、プロファイ
ル可能事象の発生と本質的に並行してプロファイル可能事象を記述するプロファ
イル情報を記録するように命令パイプラインに命じることを含み、検出および記
録はソフトウェア介入を要さずにコンピュータのハードウェアの制御下で行われ
る方法。 - 【請求項２４４】 プロファイル情報は、ソフトウェア介入を要さずに、ま
た最初にプロファイル情報をメインメモリへ記憶することもなく、ハードウェア
制御のもとでコンピュータの汎用レジスタに記録される請求項２４３記載の方法
。 - 【請求項２４５】 演算ユニットからなり、コンピュータおよびプロファイ
ル回路のメモリから受け取った命令を実行するように構成された命令パイプライ
ンと、 命令パイプラインと共通にハードウェア制御されるプロファイル回路とを備え
え、 プロファイル回路および命令パイプラインは、命令パイプラインにおいて生じ
るプロファイル可能事象の発生を検出するために協働的に相互接続されており、
プロファイル回路はプロファイル可能事象の発生と本質的に並行してプロファイ
ル可能事象を記述するプロファイル情報の記録をもたらすためにソフトウェア介
入を要さずに動作可能であるコンピュータハードウェア。 - 【請求項２４６】 プロファイル回路は、ソフトウェア介入を要さずに、ま
た最初にプロファイル情報をメインメモリへ記憶することなく、ハードウェア制
御のもとでコンピュータの汎用レジスタにプロファイル情報を記録するように構
成されている請求項２４５記載のコンピュータハードウェア。 - 【請求項２４７】 コンピュータにおいてプログラムを実行する間に、コン
ピュータは命令結果の記憶のために汎用レジスタファイルのレジスタを使用する
ものであり、命令パイプラインで生じるプロファイル可能事象の発生を検出する
ことと、プロファイル可能事象が発生すると最初にコンピュータのメインメモリ
に情報を捕捉することなく、プロファイル可能事象を記述するプロファイル情報
を汎用レジスタファイルに記録することを含む方法。 - 【請求項２４８】 レジスタの汎用レジスタファイルと、 演算ユニットからなり、コンピュータのメモリキャッシュからフェッチされた
命令を実行するように構成され、命令結果の記憶のために汎用レジスタファイル
のためのレジスタとデータ通信する命令パイプラインと、 命令パイプラインと協働的に相互接続され、命令パイプラインで生じるプロフ
ァイル可能事象の発生を検出し、プロファイル可能事象が発生すると最初にコン
ピュータのメインメモリに情報を捕捉することなく、プロファイル可能事象を記
述する情報を汎用レジスタファイルに捕捉するように構成されているプロファイ
ル回路とを備えるコンピュータハードウェア。 - 【請求項２４９】 コンピュータのハードウェア命令デコーダにおいてＲＩ
ＳＣ命令セットでコード化されたユーザ状態プログラムの命令をデコードし、そ
のＲＩＳＣ命令セットが固定長命令およびロード／記憶／演算編成を有する命令
セットである工程と、 コンピュータのＣＩＳＣハードウェア命令デコーダにおいてＣＩＳＣ命令セッ
トでコード化されたユーザ状態プログラムの命令をデコードし、そのＣＩＳＣ命
令セットが可変長命令および、複数の副作用を有する多数の命令を有する命令セ
ットである工程とを含み、 ＣＩＳＣデコーダが、共通の実行パイプラインでの実行のためにＲＩＳＣ命令
セットによる命令を生成するものである方法。 - 【請求項２５０】 パイプライン例外回路は、ＣＩＳＣ命令の第１の副作用
がアーキテクチャ的にコミットした後にＣＩＳＣ命令で発生する例外を認識し、
その際に、命令ポインタ、汎用レジスタファイルの内容およびプロセッサレジス
タの内容をソフトウェア例外ハンドラに露呈するように設計されており、コンピ
ュータのプロセッサレジスタおよび汎用レジスタは、プロセッサ状態をメインメ
モリに記憶することなく、第１の副作用を再計算することもなく、例外ハンドラ
の実行およびプログラムの再開のために、十分なプロセッサ状態を露呈し、十分
な作業記憶場所を提供するものである請求項２４９記載の方法。 - 【請求項２５１】 コンピュータがさらに、 ＣＩＳＣ命令が中間点で例外を生じた時に、命令内プログラムカウンタ値を捕
捉し露呈するように設計されたレジスタ、およびそのレジスタのための制御ロジ
ックをさらに含む請求項２４９記載の方法。 - 【請求項２５２】 ＲＩＳＣ命令セットでコード化されている第１のオペレ
ーティングシステムはメモリにロードされ、 ＣＩＳＣ命令セットでコード化されている第２のオペレーティングシステムは
メモリにロードされ、ＣＩＳＣオペレーティングシステムはＲＩＳＣ命令セット
のコンピュータでの実行のために修正されておらず、 コンピュータのハードウェアおよび／またはソフトウェアは、ＲＩＳＣ命令セ
ットでコード化されたプログラムの実行中に生じる例外を受け入れ、ＣＩＳＣオ
ペレーティングシステムにおけるハンドリングのための例外を経路指定するよう
に設計されており、 コンピュータのハードウェアおよび／またはソフトウェアは、ＣＩＳＣ命令セ
ットでコード化されたプログラムの実行中に生じる例外を受け入れ、ＲＩＳＣオ
ペレーティングシステムにおけるハンドリングのための例外を経路指定するよう
に設計されている請求項２４９記載の方法。 - 【請求項２５３】 ＣＩＳＣ命令の実行の間に、ＣＩＳＣ命令セットでアー
キテクチャ的に可視な記憶場所のアーキテクチャ的に可視の副作用を要求する命
令の動作に応答して、その副作用のアーキテクチャ的に可視の表現を代表する値
を記憶し、代表値のフォーマットは副作用のアーキテクチャ的に可視の表現と異
なるものであり、アーキテクチャ的に可視の副作用を発生させることなく実行を
再開する工程と、 後に、代表値に対応するアーキテクチャ的に可視の表現をアーキテクチャ的に
可視の記憶場所に書き込む工程とをさらに含む請求項２４９記載の方法。 - 【請求項２５４】 ＣＩＳＣ命令デコーダにおけるプログラムの実行の間に
、命令が後続する命令の実行に影響する条件を認識し、応答して、プロセッサを
シングルステップモードに設定する工程と、 後続する命令を実行した後にシングルステップ例外を行い、プロセッサをシン
グルステップモードから外して設定する工程をさらに含む請求項２４９記載の方
法。 - 【請求項２５５】 ＣＩＳＣ命令デコーダにおけるプログラムの実行の結果
として、命令演算コードはデータの移動を生じるようにメモリ参照を要求するも
のであり、その命令演算コードにより要求されたデータ移動以外のデータの移動
を生じるための許諾を検査するために効果的なメモリ保護検査を実行する工程を
さらに含む請求項２４９記載の方法。 - 【請求項２５６】 固定長命令およびロード／記憶／演算編成を有する命令
セットであるＲＩＳＣ命令セットによるユーザ状態プログラムの実行のために露
呈されるＲＩＳＣ命令デコーダと、 可変長命令および、複数の副作用を有する多数の命令を備える命令セットであ
るＣＩＳＣ命令セットによるユーザ状態プログラムによる実行のために露呈され
、ＲＩＳＣ命令セットへのデコーディングを生じるためのＣＩＳＣ命令デコーダ
と、 ＲＩＳＣ命令デコーダおよびＣＩＳＣ命令デコーダの両方の出力を実行するよ
うに設計された命令実行パイプラインとを備えるコンピュータ。 - 【請求項２５７】 ＣＩＳＣ命令デコーダはＣＩＳＣ命令セットの一部だけ
をインプリメントし、命令セットの残りはＲＩＳＣ命令セットでコード化された
ソフトウェアエミュレータにおいてインプリメントされる請求項２５６記載のコ
ンピュータ。 - 【請求項２５８】 ＣＩＳＣ命令セットが汎用レジスタファイルのサブセッ
トのみへのアクセス可能性を提供し、ＣＩＳＣ命令セットの命令の中間結果はＣ
ＩＳＣ命令セットでアクセス不可能である汎用レジスタのレジスタファイルに記
憶される請求項２５６記載のコンピュータ。 - 【請求項２５９】 第１の命令セットの命令のうちの１つの実行の間に中間
点で生じる例外による開始のための例外ハンドラをさらに含み、例外ハンドラは
ＣＩＳＣ命令セットでアクセス不可能なレジスタへのアクセス可能性を有するＲ
ＩＳＣ命令セットでコード化されており、機械状態の保存の一部としての中間結
果のあらゆる保存は汎用レジスタを保存するために使用される機構を使用するも
のである請求項２５８記載のコンピュータ。 - 【請求項２６０】 パイプライン例外回路は、ＣＩＳＣ命令の第１の副作用
がアーキテクチャ的にコミットした後にＣＩＳＣ命令で発生する例外を認識し、
その際に、命令ポインタ、汎用レジスタファイルの内容およびプロセッサレジス
タの内容をソフトウェア例外ハンドラに露呈するように設計されており、コンピ
ュータのプロセッサレジスタおよび汎用レジスタは、プロセッサ状態をメインメ
モリに記憶することなく、第１の副作用を再計算することもなく、例外ハンドラ
の実行およびプログラムの再開のために、十分なプロセッサ状態を露呈し、十分
な作業記憶場所を提供するものである請求項２５６記載のコンピュータ。 - 【請求項２６１】 ＣＩＳＣ命令が中間点で例外を生じた時に命令内プログ
ラムカウンタ値を捕捉し露呈するように設計されたレジスタおよびそのレジスタ
のための制御論理をさらに含む請求項２５６記載のコンピュータ。 - 【請求項２６２】 ＲＩＳＣ命令セットでコード化されている第１のオペレ
ーティングシステムはメモリにロードされ、 ＣＩＳＣ命令セットでコード化されている第２のオペレーティングシステムは
メモリにロードされ、ＣＩＳＣオペレーティングシステムはＲＩＳＣ命令セット
のコンピュータでの実行のために修正されておらず、 コンピュータのハードウェアおよび／またはソフトウェアは、ＲＩＳＣ命令セ
ットでコード化されたプログラムの実行中に生じる例外を受け入れ、ＣＩＳＣオ
ペレーティングシステムにおけるハンドリングのための例外を経路指定するよう
に設計されており、 コンピュータのハードウェアおよび／またはソフトウェアは、ＣＩＳＣ命令セ
ットでコード化されたプログラムの実行中に生じる例外を受け入れ、ＲＩＳＣオ
ペレーティングシステムにおけるハンドリングのための例外を経路指定するよう
に設計されている請求項２５６記載の方法。 - 【請求項２６３】 アーキテクチャ的に可視な記憶場所のアーキテクチャ的
に可視の副作用を要求する命令の動作を認識し、それに応答して、その副作用の
アーキテクチャ的に可視の表現を代表する値を記憶し、代表値のフォーマットは
副作用のアーキテクチャ的に可視の表現と異なるものであり、アーキテクチャ的
に可視の副作用を発生させることなく実行を再開するように設計された回路と、 後に、代表値に対応するアーキテクチャ的に可視の表現をアーキテクチャ的に
可視の記憶場所に書き込むように設計された回路および／またはソフトウェアと
をさらに含む請求項２５６記載のコンピュータ。 - 【請求項２６４】 ＣＩＳＣ命令が後続する命令の実行に影響する条件を認
識し、応答して、プロセッサをシングルステップモードに設定するように設計さ
れたハードウェアおよび／またはソフトウェアと、 後続する命令を実行した後にシングルステップ例外を生じ、プロセッサをシン
グルステップモードから外して設定するように設計されたハードウェアおよび／
またはソフトウェアをさらに含む請求項２５６記載のコンピュータ。 - 【請求項２６５】 その演算コードがデータの移動を生じるようにメモリ参
照を要求する命令の実行の間に作用し、その命令演算コードにより要求されたデ
ータ移動以外のデータの移動を生じるための許諾を検査するために効果的なメモ
リ保護検査を実行するための回路をさらに含む請求項２５６記載のコンピュータ
。 - 【請求項２６６】 ＣＩＳＣ命令デコーダが命令実行パイプラインによる実
行のためにＲＩＳＣ命令セットでの命令を生成する請求項２５６記載のコンピュ
ータ。 - 【請求項２６７】 各ＣＩＳＣ命令について生成されたＲＩＳＣ命令の最後
のものが、それがＣＩＳＣ命令のための最後のＲＩＳＣ命令であることを指示す
るマーカを保持する請求項２６６記載のコンピュータ。 - 【請求項２６８】 単一のＣＩＳＣ命令について生成された複数のＲＩＳＣ
命令が、マークされたＲＩＳＣ命令に際してコンピュータが例外を受け入れるこ
とができることを指示するマーカを保持する請求項２６６記載のコンピュータ。 - 【請求項２６９】 ＣＩＳＣ命令デコーダが並列実行のための複数のＲＩＳ
Ｃ命令を生成するように設計されている請求項２６６記載のコンピュータ。 - 【請求項２７０】 単一のＣＩＳＣ命令について生成されたＲＩＳＣ命令に
より生じた複数の例外を受け入れ、ＣＩＳＣ処理環境への収集された提示のため
に複数の例外を収集するように設計されたハードウェアおよび／またはソフトウ
ェアをさらに含む請求項２６６記載のコンピュータ。 - 【請求項２７１】 ＣＩＳＣ命令デコーダおよび命令実行パイプラインは、
最大限に限定された例外を備え、ＣＩＳＣ命令が命令実行パイプラインに発行さ
れるとＣＩＳＣ命令について生成されたＲＩＳＣ命令を独立に完了するように設
計されている請求項２６６記載のコンピュータ。 - 【請求項２７２】 命令実行パイプラインは、最大限に限定された例外を備
え、ＲＩＳＣ命令がＲＩＳＣ命令デコーダによりデコードされたか、または、Ｃ
ＩＳＣ命令デコーダによって生成されたかに関わらず、ＲＩＳＣ命令を処理する
ように設計されている請求項２６６記載のコンピュータ。 - 【請求項２７３】 命令実行パイプラインは、最大限に限定された例外を備
え、ＲＩＳＣ命令が生成されたＣＩＳＣ命令のレシピ内のある点でＲＩＳＣ命令
を独立して処理するように設計されている請求項２６６記載のコンピュータ。 - 【請求項２７４】 ＲＩＳＣおよびＣＩＳＣ命令デコーダが、ソース指示器
により最大限に異なる、同一のオペレーショナルコーディングによる統一された
フォーマットで命令実行パイプラインにＲＩＳＣ命令を放出するように設計され
ている請求項２６６記載のコンピュータ。 - 【請求項２７５】 ＲＩＳＣ命令セットが比較および分岐レパートリに基づ
く条件コードを有する請求項２５６記載のコンピュータ。 - 【請求項２７６】 ＲＩＳＣ命令セットが整数および浮動小数点データを含
むように設計された統一されたレジスタファイルへの指示器を備え、ＣＩＳＣ命
令セットが別個の整数および浮動小数点レジスタファイルへの指示器を備える請
求項２５６記載のコンピュータ。 - 【請求項２７７】 ＣＩＳＣ命令セットにおける複数副作用命令の中間結果
が、ＣＩＳＣ命令自体の表現で明示的に指定されないコンピュータの一時レジス
タに保持され、ＲＩＳＣ命令セットの命令はレジスタファイルへの指示器を備え
、ＲＩＳＣレジスタ指示器はＣＩＳＣ命令セットにおいて使用された一時レジス
タへの指示器を備える請求項２５６のコンピュータ。 - 【請求項２７８】 コンピュータのメインメモリと１つ以上のキャッシュレ
ベルとの間でＲＩＳＣおよびＣＩＳＣ命令セットの命令を管理するように設計さ
れたメモリ管理ユニットをさらに含む請求項２５６記載のコンピュータ。
Applications Claiming Priority (11)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/239,194 | 1999-01-28 | ||
| US09/239,194 US7275246B1 (en) | 1999-01-28 | 1999-01-28 | Executing programs for a first computer architecture on a computer of a second architecture |
| US09/322,443 | 1999-05-28 | ||
| US09/322,443 US6941545B1 (en) | 1999-01-28 | 1999-05-28 | Profiling of computer programs executing in virtual memory systems |
| US09/332,263 US6978462B1 (en) | 1999-01-28 | 1999-06-11 | Profiling execution of a sequence of events occuring during a profiled execution interval that matches time-independent selection criteria of events to be profiled |
| US09/332,263 | 1999-06-11 | ||
| US09/334,530 | 1999-06-16 | ||
| US09/334,530 US7013456B1 (en) | 1999-01-28 | 1999-06-16 | Profiling execution of computer programs |
| US09/385,394 | 1999-08-30 | ||
| US09/385,394 US8074055B1 (en) | 1999-01-28 | 1999-08-30 | Altering data storage conventions of a processor when execution flows from first architecture code to second architecture code |
| PCT/US2000/002239 WO2000045257A2 (en) | 1999-01-28 | 2000-01-28 | Executing programs for a first computer architecture on a computer of a second architecture |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010211102A Division JP5427742B2 (ja) | 1999-01-28 | 2010-09-21 | コンピュータのメモリを参照する方法およびコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002536712A true JP2002536712A (ja) | 2002-10-29 |
| JP2002536712A5 JP2002536712A5 (ja) | 2007-03-15 |
Family
ID=27540115
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000596448A Pending JP2002536712A (ja) | 1999-01-28 | 2000-01-28 | 第２のアーキテクチャのコンピュータにおける第１のコンピュータアーキテクチャ用プログラムの実行 |
| JP2010211102A Expired - Fee Related JP5427742B2 (ja) | 1999-01-28 | 2010-09-21 | コンピュータのメモリを参照する方法およびコンピュータ |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010211102A Expired - Fee Related JP5427742B2 (ja) | 1999-01-28 | 2010-09-21 | コンピュータのメモリを参照する方法およびコンピュータ |
Country Status (4)
| Country | Link |
|---|---|
| EP (3) | EP2275930B1 (ja) |
| JP (2) | JP2002536712A (ja) |
| AU (1) | AU2743600A (ja) |
| WO (1) | WO2000045257A2 (ja) |
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009282774A (ja) * | 2008-05-22 | 2009-12-03 | Fujitsu Ltd | エミュレーションプログラム、エミュレーション装置およびエミュレーション方法 |
| US7707392B2 (en) | 2007-05-31 | 2010-04-27 | Kabushiki Kaisha Toshiba | Accessing data in inaccessible memory while emulating memory access instruction by executing translated instructions including call to transfer data to accessible memory |
| JP2011515750A (ja) * | 2008-03-17 | 2011-05-19 | 中国科学院▲計▼算技▲術▼研究所 | Ｘ８６の仮想機をサポートするｒｉｓｃプロセッサ装置及び方法 |
| JP2011134315A (ja) * | 2009-12-23 | 2011-07-07 | Intel Corp | 部分的なエミュレーション環境におけるソース命令セットアーキテクチャ（ｉｓａ）コードから、変換済みコードへの遷移 |
| JP2011181049A (ja) * | 2010-03-04 | 2011-09-15 | Dainippon Printing Co Ltd | Ｉｃチップ、ｉｃカード、制御方法及び制御プログラム |
| KR101247259B1 (ko) | 2009-12-17 | 2013-04-01 | 한국전자통신연구원 | 가상화 장치 및 그 처리 방법 |
| JP2017079078A (ja) * | 2011-04-01 | 2017-04-27 | インテル コーポレイション | ベクトルフレンドリ命令フォーマット及びその実行 |
| KR20170097617A (ko) * | 2014-12-23 | 2017-08-28 | 인텔 코포레이션 | 명령어 흐름을 최적화하기 위한 체크를 수행하는 장치 및 방법 |
| US9891936B2 (en) | 2013-09-27 | 2018-02-13 | Intel Corporation | Method and apparatus for page-level monitoring |
| US10157061B2 (en) | 2011-12-22 | 2018-12-18 | Intel Corporation | Instructions for storing in general purpose registers one of two scalar constants based on the contents of vector write masks |
| US10621092B2 (en) | 2008-11-24 | 2020-04-14 | Intel Corporation | Merging level cache and data cache units having indicator bits related to speculative execution |
| US10649746B2 (en) | 2011-09-30 | 2020-05-12 | Intel Corporation | Instruction and logic to perform dynamic binary translation |
| KR102111886B1 (ko) * | 2019-08-12 | 2020-05-15 | 한국과학기술원 | Arm 아키텍쳐 상의 동적 프로그램 수정 탐지 기술 |
| US10725755B2 (en) | 2008-11-24 | 2020-07-28 | Intel Corporation | Systems, apparatuses, and methods for a hardware and software system to automatically decompose a program to multiple parallel threads |
| US20220405013A1 (en) * | 2021-06-18 | 2022-12-22 | Micron Technology, Inc. | Asynchronous interrupt event handling in multi-plane memory devices |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10122505A1 (de) * | 2001-05-10 | 2002-11-14 | Giesecke & Devrient Gmbh | Verfahren zum Schützen eines Rechners gegen Manipulation von Registerinhalten und Rechner zum Durchführen des Verfahrens |
| US7017030B2 (en) * | 2002-02-20 | 2006-03-21 | Arm Limited | Prediction of instructions in a data processing apparatus |
| GB2435116B (en) | 2006-02-10 | 2010-04-07 | Imagination Tech Ltd | Selecting between instruction sets in a microprocessors |
| DE112011106021B4 (de) | 2011-12-22 | 2018-05-03 | Intel Corporation | Zugreifen auf Daten, die in einem Befehls-/Adressregister-Gerät gespeichert sind |
| CN103294406B (zh) * | 2012-03-05 | 2016-08-17 | 联想(北京)有限公司 | 控制方法、控制装置、存储设备和电子设备 |
| JP2013232097A (ja) | 2012-04-27 | 2013-11-14 | Toshiba Corp | 半導体記憶装置 |
| JP2014010739A (ja) * | 2012-07-02 | 2014-01-20 | Fujitsu Ltd | システムの状態の復元についての情報処理方法、情報処理プログラム及び情報処理装置 |
| JP6103541B2 (ja) | 2014-03-18 | 2017-03-29 | インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ | バイナリコードの実行を制御する装置及び方法 |
| RU2580016C1 (ru) * | 2014-10-17 | 2016-04-10 | Закрытое акционерное общество "Лаборатория Касперского" | Способ передачи управления между областями памяти |
| US10719321B2 (en) | 2015-09-19 | 2020-07-21 | Microsoft Technology Licensing, Llc | Prefetching instruction blocks |
| WO2017116827A1 (en) * | 2015-12-30 | 2017-07-06 | Siege Technologies LLC | Memory fractionation software protection |
| RU2623883C1 (ru) * | 2016-02-18 | 2017-06-29 | Акционерное общество "Лаборатория Касперского" | Способ выполнения инструкций в системной памяти |
| US20170344364A1 (en) * | 2016-05-25 | 2017-11-30 | Honeywell International Inc. | System and method for data compatibility across heterogeneous machine architectures |
| RU2634172C1 (ru) * | 2016-06-02 | 2017-10-24 | Акционерное общество "Лаборатория Касперского" | Способ передачи управления между адресными пространствами |
| US10698724B2 (en) * | 2018-04-10 | 2020-06-30 | Osisoft, Llc | Managing shared resources in a distributed computing system |
| CN111258557B (zh) * | 2020-01-16 | 2023-08-18 | Oppo（重庆）智能科技有限公司 | 代码处理方法、装置、电子设备及计算机可读介质 |
| CN114691202A (zh) * | 2020-12-29 | 2022-07-01 | 上海兆芯集成电路有限公司 | 转换指令的方法及系统 |
| CN112947995B (zh) * | 2021-03-03 | 2022-07-26 | 北京航空航天大学 | 一种Java项目的体系结构策略定位方法及系统 |
| CN115421876B (zh) * | 2022-10-27 | 2023-01-10 | 飞腾信息技术有限公司 | 二进制翻译方法及装置 |
| CN115629917B (zh) * | 2022-12-23 | 2023-03-21 | 北京开源芯片研究院 | 一种数据恢复方法、装置、电子设备及可读存储介质 |
| CN116776788B (zh) * | 2023-08-22 | 2024-03-19 | 摩尔线程智能科技(北京)有限责任公司 | 上下文切换验证方法及装置 |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6273333A (ja) * | 1985-09-26 | 1987-04-04 | Nec Corp | エミュレーション制御装置 |
| JPH04324525A (ja) * | 1991-04-25 | 1992-11-13 | Toshiba Corp | プログラム移植支援装置 |
| JPH06502736A (ja) * | 1991-03-07 | 1994-03-24 | ディジタル イクイプメント コーポレイション | 多重アーキテクチャ環境で多重コードの実行とデバッグを行うシステムで定義域間の呼び出しをジャケットする改良したシステムと方法 |
| JPH06149563A (ja) * | 1992-11-05 | 1994-05-27 | Toshiba Corp | データ処理装置 |
| JPH07287659A (ja) * | 1994-03-08 | 1995-10-31 | Digital Equip Corp <Dec> | コンピュータシステムにおいてクロスドメイン通話を検出及び実行するための方法及び装置 |
| JPH08339325A (ja) * | 1995-06-07 | 1996-12-24 | Internatl Business Mach Corp <Ibm> | 二つの別個の命令セット・アーキテクチャへの拡張をサポートすることができるアーキテクチャ・モード制御を備えたマイクロプロセッサ |
| JPH09160774A (ja) * | 1995-12-08 | 1997-06-20 | Hitachi Ltd | 命令拡張を容易にした情報処理装置 |
| JPH09231093A (ja) * | 1996-02-22 | 1997-09-05 | Internatl Business Mach Corp <Ibm> | ２つのアーキテクチャ間でプログラム制御を転送する方法及びシステム |
| JPH11514119A (ja) * | 1996-07-09 | 1999-11-30 | シーメンス ニクスドルフ インフオルマチオーンスジステーメ アクチエンゲゼルシヤフト | 転送可能および転送不可能なプログラム部分を有するプログラムを移送するための方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4787031A (en) * | 1985-01-04 | 1988-11-22 | Digital Equipment Corporation | Computer with virtual machine mode and multiple protection rings |
| US5115500A (en) * | 1988-01-11 | 1992-05-19 | International Business Machines Corporation | Plural incompatible instruction format decode method and apparatus |
| US5481684A (en) * | 1994-01-11 | 1996-01-02 | Exponential Technology, Inc. | Emulating operating system calls in an alternate instruction set using a modified code segment descriptor |
| US5832205A (en) * | 1996-08-20 | 1998-11-03 | Transmeta Corporation | Memory controller for a microprocessor for detecting a failure of speculation on the physical nature of a component being addressed |
| CA2283772C (en) * | 1997-07-11 | 2002-10-15 | Transmeta Corporation | Host microprocessor with apparatus for temporarily holding target processor state |
-
2000
- 2000-01-28 EP EP10075683.2A patent/EP2275930B1/en not_active Expired - Lifetime
- 2000-01-28 WO PCT/US2000/002239 patent/WO2000045257A2/en active Application Filing
- 2000-01-28 AU AU27436/00A patent/AU2743600A/en not_active Abandoned
- 2000-01-28 EP EP00905812.4A patent/EP1151374B1/en not_active Expired - Lifetime
- 2000-01-28 JP JP2000596448A patent/JP2002536712A/ja active Pending
- 2000-01-28 EP EP10075684A patent/EP2320318A1/en not_active Withdrawn
-
2010
- 2010-09-21 JP JP2010211102A patent/JP5427742B2/ja not_active Expired - Fee Related
Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6273333A (ja) * | 1985-09-26 | 1987-04-04 | Nec Corp | エミュレーション制御装置 |
| JPH06502736A (ja) * | 1991-03-07 | 1994-03-24 | ディジタル イクイプメント コーポレイション | 多重アーキテクチャ環境で多重コードの実行とデバッグを行うシステムで定義域間の呼び出しをジャケットする改良したシステムと方法 |
| JPH04324525A (ja) * | 1991-04-25 | 1992-11-13 | Toshiba Corp | プログラム移植支援装置 |
| JPH06149563A (ja) * | 1992-11-05 | 1994-05-27 | Toshiba Corp | データ処理装置 |
| JPH07287659A (ja) * | 1994-03-08 | 1995-10-31 | Digital Equip Corp <Dec> | コンピュータシステムにおいてクロスドメイン通話を検出及び実行するための方法及び装置 |
| JPH08339325A (ja) * | 1995-06-07 | 1996-12-24 | Internatl Business Mach Corp <Ibm> | 二つの別個の命令セット・アーキテクチャへの拡張をサポートすることができるアーキテクチャ・モード制御を備えたマイクロプロセッサ |
| JPH09160774A (ja) * | 1995-12-08 | 1997-06-20 | Hitachi Ltd | 命令拡張を容易にした情報処理装置 |
| JPH09231093A (ja) * | 1996-02-22 | 1997-09-05 | Internatl Business Mach Corp <Ibm> | ２つのアーキテクチャ間でプログラム制御を転送する方法及びシステム |
| JPH11514119A (ja) * | 1996-07-09 | 1999-11-30 | シーメンス ニクスドルフ インフオルマチオーンスジステーメ アクチエンゲゼルシヤフト | 転送可能および転送不可能なプログラム部分を有するプログラムを移送するための方法 |
Cited By (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7707392B2 (en) | 2007-05-31 | 2010-04-27 | Kabushiki Kaisha Toshiba | Accessing data in inaccessible memory while emulating memory access instruction by executing translated instructions including call to transfer data to accessible memory |
| JP2011515750A (ja) * | 2008-03-17 | 2011-05-19 | 中国科学院▲計▼算技▲術▼研究所 | Ｘ８６の仮想機をサポートするｒｉｓｃプロセッサ装置及び方法 |
| US8543371B2 (en) | 2008-05-22 | 2013-09-24 | Fujitsu Limited | Write-protected storage medium, write-protected apparatus, and write-protected environment |
| JP2009282774A (ja) * | 2008-05-22 | 2009-12-03 | Fujitsu Ltd | エミュレーションプログラム、エミュレーション装置およびエミュレーション方法 |
| US10725755B2 (en) | 2008-11-24 | 2020-07-28 | Intel Corporation | Systems, apparatuses, and methods for a hardware and software system to automatically decompose a program to multiple parallel threads |
| US10621092B2 (en) | 2008-11-24 | 2020-04-14 | Intel Corporation | Merging level cache and data cache units having indicator bits related to speculative execution |
| KR101247259B1 (ko) | 2009-12-17 | 2013-04-01 | 한국전자통신연구원 | 가상화 장치 및 그 처리 방법 |
| US8589143B2 (en) | 2009-12-17 | 2013-11-19 | Electronics And Telecommunications Research Institute | Virtualization apparatus and processing method thereof |
| JP2011134315A (ja) * | 2009-12-23 | 2011-07-07 | Intel Corp | 部分的なエミュレーション環境におけるソース命令セットアーキテクチャ（ｉｓａ）コードから、変換済みコードへの遷移 |
| JP2011181049A (ja) * | 2010-03-04 | 2011-09-15 | Dainippon Printing Co Ltd | Ｉｃチップ、ｉｃカード、制御方法及び制御プログラム |
| JP2017079078A (ja) * | 2011-04-01 | 2017-04-27 | インテル コーポレイション | ベクトルフレンドリ命令フォーマット及びその実行 |
| US11740904B2 (en) | 2011-04-01 | 2023-08-29 | Intel Corporation | Vector friendly instruction format and execution thereof |
| US11210096B2 (en) | 2011-04-01 | 2021-12-28 | Intel Corporation | Vector friendly instruction format and execution thereof |
| US10795680B2 (en) | 2011-04-01 | 2020-10-06 | Intel Corporation | Vector friendly instruction format and execution thereof |
| US10649746B2 (en) | 2011-09-30 | 2020-05-12 | Intel Corporation | Instruction and logic to perform dynamic binary translation |
| US10157061B2 (en) | 2011-12-22 | 2018-12-18 | Intel Corporation | Instructions for storing in general purpose registers one of two scalar constants based on the contents of vector write masks |
| US9891936B2 (en) | 2013-09-27 | 2018-02-13 | Intel Corporation | Method and apparatus for page-level monitoring |
| KR102462283B1 (ko) * | 2014-12-23 | 2022-11-03 | 인텔 코포레이션 | 명령어 흐름을 최적화하기 위한 체크를 수행하는 장치 및 방법 |
| KR20170097617A (ko) * | 2014-12-23 | 2017-08-28 | 인텔 코포레이션 | 명령어 흐름을 최적화하기 위한 체크를 수행하는 장치 및 방법 |
| KR102111886B1 (ko) * | 2019-08-12 | 2020-05-15 | 한국과학기술원 | Arm 아키텍쳐 상의 동적 프로그램 수정 탐지 기술 |
| US20220405013A1 (en) * | 2021-06-18 | 2022-12-22 | Micron Technology, Inc. | Asynchronous interrupt event handling in multi-plane memory devices |
| US11842078B2 (en) * | 2021-06-18 | 2023-12-12 | Micron Technology, Inc. | Asynchronous interrupt event handling in multi-plane memory devices |
Also Published As
| Publication number | Publication date |
|---|---|
| AU2743600A (en) | 2000-08-18 |
| JP2011040087A (ja) | 2011-02-24 |
| EP2320318A1 (en) | 2011-05-11 |
| EP2275930B1 (en) | 2017-06-14 |
| JP5427742B2 (ja) | 2014-02-26 |
| WO2000045257A3 (en) | 2001-03-08 |
| EP2275930A1 (en) | 2011-01-19 |
| EP1151374A2 (en) | 2001-11-07 |
| WO2000045257A2 (en) | 2000-08-03 |
| WO2000045257B1 (en) | 2001-06-14 |
| EP1151374B1 (en) | 2017-08-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5427742B2 (ja) | コンピュータのメモリを参照する方法およびコンピュータ | |
| US7254806B1 (en) | Detecting reordered side-effects | |
| US7111290B1 (en) | Profiling program execution to identify frequently-executed portions and to assist binary translation | |
| US8065504B2 (en) | Using on-chip and off-chip look-up tables indexed by instruction address to control instruction execution in a processor | |
| US8127121B2 (en) | Apparatus for executing programs for a first computer architechture on a computer of a second architechture | |
| US7065633B1 (en) | System for delivering exception raised in first architecture to operating system coded in second architecture in dual architecture CPU | |
| US7941647B2 (en) | Computer for executing two instruction sets and adds a macroinstruction end marker for performing iterations after loop termination | |
| US6934832B1 (en) | Exception mechanism for a computer | |
| US8074055B1 (en) | Altering data storage conventions of a processor when execution flows from first architecture code to second architecture code | |
| US7137110B1 (en) | Profiling ranges of execution of a computer program | |
| US7013456B1 (en) | Profiling execution of computer programs | |
| US6779107B1 (en) | Computer execution by opportunistic adaptation | |
| US6763452B1 (en) | Modifying program execution based on profiling | |
| US6954923B1 (en) | Recording classification of instructions executed by a computer | |
| US6978462B1 (en) | Profiling execution of a sequence of events occuring during a profiled execution interval that matches time-independent selection criteria of events to be profiled | |
| KR100394967B1 (ko) | 개선된 마이크로프로세서를 위한 게이트 저장 버퍼 | |
| JP3753743B2 (ja) | 先進のプロセッサにおけるメモリ・データ・エリアシング方法および装置 | |
| KR100443759B1 (ko) | 개선된 마이크로프로세서 | |
| JP2001519955A (ja) | 先進のプロセッサのための変換メモリ保護装置 | |
| JP5520326B2 (ja) | コンピュータのメモリを参照する方法およびコンピュータ | |
| von Tessin | The clustered multikernel: An approach to formal verification of multiprocessor operating-system kernels |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070129 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070129 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20091125 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20091125 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100420 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20100705 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20100712 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20100816 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20100823 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20101116 |