KR101247259B1 - 가상화 장치 및 그 처리 방법 - Google Patents

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Abstract

본 발명은 가상화 장치 및 그 처리 방법에 관한 것으로, 본 발명은, 공간 가상화 장치에서 베이직 블록 캐쉬에서 임의의 진입 주소에 대한 엔트리를 검색하고, 그 진입 주소를 인자로 하여 식별된 베이직 블록의 진입 주소와 베이직 블록 길이를 인자로 하여 그 명령 수행을 전달하면, 치환된 인스트럭션 테이블(RIT)에 베이직 블록의 마지막 인스트럭션을 읽어 기입하고, 기입된 엔트리에 대응하는 인덱스를 인자로 하여 인스트럭션 에뮬레이터로 브랜치하는 명령어를 베이직 블록의 마지막 인스트럭션의 위치에 기입한 후 해당 진입 주소로 브랜치하여 요구되는 베이직 블록의 인스트럭션을 실행함으로써, 바이너리의 복제없이 동적 바이너리 번역을 수행할 수 있어 메모리 요구량을 감소시킬 수 있는 것이다.
가상화, 에뮬레이션, 바이너리 번역

Description

가상화 장치 및 그 처리 방법{VIRTUALIZATION APPARATUS AND ITS PROCESSING METHOD}
본 발명은 가상화 기법에 관한 것으로, 더욱 상세하게는 에뮬레이션(emulation)의 구현을 통한 가상화 중 바이너리 번역을 이용하여 가상화를 수행하는데 적합한 가상화 장치 및 그 처리 방법에 관한 것이다.
본 발명은 지식경제부의 IT성장동력기술개발사업의 일환으로 수행한 연구로부터 도출된 것이다[과제관리번호: 2009-S-032-01, 과제명: 공개SW 기반 가상화 핵심 기술 개발].
잘 알려진 바와 같이, 기존 운영 체제에 대한 시스템 가상화에 있어서 에뮬레이션(emulation)은 전 분야에 걸쳐 적용되는 필수적인 기술이다.
이러한 에뮬레이션은 작게는 그래픽 장치에서부터 크게는 ISA(instruction set architecture, 명령어 집합 구조, 이하 'ISA'라 함)에 대한 가상화를 제공하는데, 게스트 시스템의 인터페이스(interface) 및 상관 관계(functionality)를 인터페이스 및 상관 관계가 다른 호스트 시스템 상에서 구현하는 프로세스를 의미한다. 이 때, 게스트 시스템은 가상화되어 이식되는 대상 시스템을 의미하고, 호스트 시 스템은 가상화된 게스트가 실제로 동작하게 되는 물리 시스템을 의미한다.
특히, ISA 에뮬레이션의 구현을 통해 가상화를 구현하는 경우 예를 들면, 인터프리테이션(interpretation) 방식, 바이너리 번역(binary translation) 방식 등을 이용하게 되는데, 인터프리테이션 방식은 인스트럭션(instruction)을 페치(fetch)하고, 페치된 인스트럭션을 분석하며, 분석된 분석 결과에 따라 요구되는 오퍼레이션(operation)을 수행을 반복 수행하는 것으로, 이는 에뮬레이션을 수행함에 있어 낮은 메모리 요구량, 빠른 시작 속도, 높은 이식성을 보이는 장점이 있으나, 안정 상태(steady-state)에서의 성능이 매우 낮은 문제점이 있다.
또한, 기본 인터프리테이션을 기반으로 간접 쓰레디드(indirect threaded) 인터프리테이션 또는 직접 쓰레디드(direct threaded) 인터프리테이션으로 성능을 향상시키고 있으나, 성능을 향상시키기 어려운 상황에서 메모리 요구량이 늘어나고, 이식성이 감소하는 등의 문제점을 여전히 갖고 있다.
이러한 문제점을 해결하기 위해 이식성에 관계없이 성능을 향상시키는 방식이 바이너리 번역 방식인데, 이는 소스 인스트럭션들의 블록을 타겟 인스트럭션들로 번역하고, 타겟 인스트럭션 블록을 반복 수행하는 것으로, 이러한 바이너리 번역 방식은 정적 바이너리 번역 방식과 동적 바이너리 번역 방식으로 나눌 수 있다.
이 중에서 정적 바이너리 번역 방식의 경우 그 수행이 런타임(runtime)에 이뤄지지 않기 때문에, 바이너리가 수행함에 따라 발생하는 오버헤드(over-head)가 없는 반면, 코드 발견 문제(code discovery problem), 코드 위치 문제(code location problem) 등이 존재한다. 여기에서, 코드 발견 문제는 점프(jump) 인스트 럭션 다음에 항상 유효한 코드(valid code)가 존재하지 않고, 바이너리 코드의 중간에는 데이터(data) 또는 정렬(alignment)을 위한 패드(pad)가 존재할 수 있다는 것을 의미하고, 코드 위치 문제는 바이너리 번역에서 수반되는 바이너리 복제에 따라 PC(program counter, 이하 'PC'라 함) 혹은 IP(instruction pointer)가 다르게 되는데, 이로 인해 레지스터 오프셋 브랜치(register offset branch)와 같은 인스트럭션의 수행 시 레지스터에 소스 바이너리에 대한 PC 연관(relative) 연산 부분을 타겟 바이너리에 대한 진입 주소로의 변경이 필요하게 되는 것을 의미하며, 이는 기본적으로 바이너리 번역 방식이 소스 바이너리에 대한 타겟 바이너리를 복제함으로써 발생되는 문제이다.
이러한 코드 발견 문제와 코드 위치 문제를 해결하기 위한 에뮬레이션을 위해 일반적으로 동적 바이너리 번역 기법을 사용하게 되는데, 이 방식은 수행 시간에 한번의 번역을 위해 하나의 동적 베이직 블록(dynamic basic block)을 번역하는 것을 기반으로 한다.
도 1은 종래의 가상화에 사용되는 동적 바이너리 번역을 나타내는 개략도로서, 에뮬레이션 관리자는 SPC(source program counter, 이하 'SPC'라 함)-TPC(target program counter, 이하 'TPC'라 함) 사상 테이블을 이용하여 현재 바이너리의 SPC에 대응하는 사상 테이블이 SPC-TPC 사상 테이블에 존재하는지의 여부를 체크하고, SPC-TPC 사상 테이블에 SPC에 대응하는 사상 테이블이 존재하지 않으면, 해석기를 통해 소스 바이너리로부터 베이직 블록을 검색하고, 변환기를 통해 검색한 베이직 블록을 타겟 베이직 블록으로 변환한다. 이 때, 베이직 블록의 마지막 위치에는 다음 베이직 블록의 시작 주소를 인자로 하여 에뮬레이션 관리자에게 넘어가도록 수정된다.
이 후, 변환기에서 에뮬레이션 관리자에게 그 베이직 블록의 수행을 넘기면, 에뮬레이션 관리자가 동일한 SPC에 대해 SPC-TPC 사상 테이블을 이용하여 타겟 베이직 블록이 존재하는 것을 확인하고, 타겟 베이직 블록으로 그 수행을 브랜치(branch)하여 베이직 블록을 수행하는 과정을 반복 수행하게 된다.
또한, 도 2는 종래 가상화에 사용되는 동적 바이너리 번역 과정을 나타낸 플로우차트로서, 에뮬레이션 관리자는 현재 바이너리의 SPC에 대응하는 사상 테이블을 SPC-TPC 사상 테이블에서 검색한다(단계202).
그리고, 에뮬레이션 관리자는 그 검색 결과에 따라 현재 바이너리의 SPC에 대응하는 사상 테이블이 SPC-TPC 사상 테이블에 존재하는지의 여부를 체크한다(단계204).
상기 단계(204)에서의 체크 결과, SPC-TPC 사상 테이블에 SPC에 대응하는 사상 테이블이 존재하지 않으면, 해석기를 통해 소스 바이너리로부터 베이직 블록을 검색한다(단계206).
다음에, 변환기를 통해 검색한 베이직 블록을 타겟 베이직 블록으로 변환한다(단계208). 이 때, 베이직 블록의 마지막 위치에는 다음 베이직 블록의 시작 주소를 인자로 하여 에뮬레이션 관리자에게 넘어가도록 수정된다.
이 후, 에뮬레이션 관리자에서는 번역기를 통해 번역된 해당 타겟 베이직 블록을 실행한다(단계210).
한편, 상기 단계(204)에서의 체크 결과, SPC-TPC 사상 테이블에 SPC에 대응하는 사상 테이블이 존재할 경우 검색된 타겟 베이직 블록으로 브랜치한 후에(단계212), 에뮬레이션 관리자에서는 번역기를 통해 번역된 해당 타겟 베이직 블록을 실행한다(단계214).
이 후, 에뮬레이션 관리자는 다음 블록을 위한 SPC를 호출하고(단계216), 단계202 내지 단계214의 과정을 반복 수행한다(단계218).
따라서, 반복 수행의 과정에서 에뮬레이션 관리자가 동일한 SPC에 대해 SPC-TPC 사상 테이블을 이용하여 타겟 베이직 블록이 존재하는 것을 확인하고, 타겟 베이직 블록으로 그 수행을 브랜치하여 베이직 블록을 수행할 수 있는 것이다.
한편, 도 3은 종래에 동적 바이너리 번역 장치를 이용한 가상화 동작을 설명하기 위한 도면으로, 에뮬레이션 관리자(302)는 소스의 PC(즉, SPC)인 0을 SPC-TPC 사상 테이블(304)을 대상으로 검색한다.
이 때, SPC-TPC 사상 테이블(304)에 SPC:0이 존재하면 타겟 베이직 블록(306)의 주소를 가져오게 되며, 에뮬레이션 관리자(302)는 이를 수행한다.
하지만, SPC-TPC 사상 테이블(304)에 SPC:0이 존재하지 않으면, 해석기(308)를 통해 소스 바이너리(310)의 0부터 순차적으로 해석하여 소스 베이직 블록을 검색하며, 검색된 소스 베이직 블록 0-10을 검색한 해석기(308)는 이를 번역기(312)에 전달하고, 번역기(312)에서는 이를 번역하여 타겟 베이직 블록을 생성한 후에, 이를 베이직 블록 캐쉬(306)에 기입하며, SPC가 0이고 TPC를 타겟 베이직 블록의 시작 주소로 한 투플(tuple)을 SPC-TPC 사상 테이블(304)에 기입한다. 물론, 번역 된 소스 베이직 블록의 마지막에는 다음 베이직 블록으로의 브랜치(branch)가 아닌 다음 베이직 블록의 시작 주소인 12를 인자로 하여 에뮬레이션 관리자(302)로의 브랜치로 대치될 수 있다.
이 후, 번역기(312)는 그 베이직 블록의 수행을 에뮬레이션 관리자(302)로 전달하고, 에뮬레이션 관리자(302)는 SPC가 0인 번역된 베이직 블록의 시작 주소를 SPC-TPC 사상 테이블(304)로부터 가져와서 이를 실행한다.
상술한 바와 같이 종래에 수행되는 바이너리 번역을 통한 가상화는 인터프리테이션과 비교하여 그 처리 속도가 빠르기 때문에 많은 장점을 가지고 있으나, 메모리 자원이 한정되어 있는 시스템에 적용하기에는 한계가 있다. 이는 동작하는 코드에 대해 복제본을 생성하고, 이를 기반으로 수정/동작시킴으로써, 메모리 자원의 요구량이 증가하기 때문이다.
또한, 메모리 자원의 요구량을 줄이기 위해 지역성(locality)을 이용한 관리를 적용할 수 있으나, 이로 인한 성능 저하가 필연적으로 수반되는 문제점이 있어 메모리 제약에서 벗어남과 동시에 성능 저하를 최소화시키는 바이너리 번역 기술의 개발이 필요한 실정이다.
이에 따라, 본 발명은 베이직 블록의 크기를 최소화하고, 이에 대응하여 구성된 베이직 블록 캐쉬를 통해 소스 바이너리를 변환하여 VIP(virtualization in place, 이하 'VIP'라 함)를 수행함으로써, 가상화로 인한 메모리 사용을 최소화할 수 있는 공간 가상화 장치 및 그 처리 방법을 제공하고자 한다.
본 발명의 일 실시 예에 따르면, 베이직 블록 캐쉬에서 진입 주소의 엔트리를 검색하고, 상기 진입 주소의 엔트리가 존재하지 않으면 상기 진입 주소에 대응하는 베이직 블록의 식별을 요청하는 에뮬레이션 관리자와, 상기 에뮬레이션 관리자로부터의 요청에 따라 소스 바이너리의 인스트럭션을 순차적으로 해석하여 상기 베이직 블록을 식별하는 베이직 블록 식별기와, 식별된 상기 베이직 블록의 엔트리를 RIT(replace instruction table)에 기입하고, 상기 베이직 블록의 엔트리에 대한 브랜치 명령어를 상기 소스 바이너리에 기재한 후 상기 진입 주소로 브랜치하는 인스트럭션 치환기와, 상기 진입 주소로 브랜치되면, 상기 베이직 블록의 인스트럭션을 실행시키는 인스트럭션 에뮬레이터를 포함하는 가상화 장치가 제공된다.
바람직하게는, 상기 에뮬레이션 관리자는, 상기 진입 주소의 엔트리가 존재하면, 상기 RIT에서 브랜치 명령어 위치의 인스트럭션을 페치(fetch)한 후에, 상기 진입 주소로 브랜치시키는 가상화 장치가 제공된다.
바람직하게는, 상기 에뮬레이션 관리자는, 상기 브랜치 명령어 위치의 인스트럭션을 페치한 후, 상기 인스트럭션 에뮬레이터로 직접 브랜치할 경우 페치된 상기 브랜치 명령어 위치의 인스트럭션을 상기 소스 바이너리의 원 인스트럭션으로 대치시키는 가상화 장치가 제공된다.
바람직하게는, 상기 인스트럭션 에뮬레이터는, 상기 브랜치 명령어를 디코딩하여 인덱스를 추출하고, 상기 추출된 인덱스를 이용하여 상기 RIT로부터 상기 원 인스트럭션을 호출하며, 호출된 상기 원 인스트럭션에 따라 상기 베이직 블록의 인스트럭션을 실행하는 가상화 장치가 제공된다.
바람직하게는, 상기 브랜치 명령어는, 상기 진입 주소와 베이직 블록 길이를 포함하는 가상화 장치가 제공된다.
본 발명의 다른 실시 예에 따르면, 베이직 블록 캐쉬에서 진입 주소의 엔트리를 검색하고, 상기 진입 주소의 엔트리가 존재하지 않으면 상기 진입 주소에 대응하는 베이직 블록의 식별을 요청하는 단계와, 상기 에뮬레이션 관리자로부터의 요청에 따라 소스 바이너리의 인스트럭션을 순차적으로 해석하여 상기 베이직 블록을 식별하는 단계와, 식별된 상기 베이직 블록의 엔트리를 RIT(replace instruction table)에 기입하고, 상기 베이직 블록의 엔트리에 대한 브랜치 명령어를 상기 소스 바이너리에 기재한 후 상기 진입 주소로 브랜치하는 단계와, 상기 진입 주소로 브랜치되면, 상기 베이직 블록의 인스트럭션을 실행시키는 단계를 포함하는 가상화 장치의 처리 방법이 제공된다.
바람직하게는, 상기 가상화 방법은, 상기 베이직 블록의 식별을 요청하는 단계에서 상기 진입 주소의 엔트리가 존재하면, 상기 RIT에서 브랜치 명령어 위치의 인스트럭션을 페치(fetch)한 후에, 상기 진입 주소로 브랜치시키는 단계를 더 포함하는 가상화 장치의 처리 방법이 제공된다.
바람직하게는, 상기 브랜치 명령어 위치의 인스트럭션을 페치한 후에, 상기 진입 주소로 브랜치시키는 단계는, 상기 브랜치 명령어 위치의 인스트럭션을 페치한 후, 상기 인스트럭션 에뮬레이터로 직접 브랜치할 경우 페치된 상기 브랜치 명 령어 위치의 인스트럭션을 상기 소스 바이너리의 원 인스트럭션으로 대치시키는 가상화 장치의 처리 방법이 제공된다.
바람직하게는, 상기 상기 베이직 블록의 인스트럭션을 실행시키는 단계는, 상기 브랜치 명령어를 디코딩하여 인덱스를 추출하고, 상기 추출된 인덱스를 이용하여 상기 RIT로부터 상기 원 인스트럭션을 호출하며, 호출된 상기 원 인스트럭션에 따라 상기 베이직 블록의 인스트럭션을 실행하는 가상화 장치의 처리 방법이 제공된다.
바람직하게는, 상기 브랜치 명령어는, 상기 진입 주소와 베이직 블록 길이를 포함하는 가상화 장치의 처리 방법이 제공된다.
본 발명은, 공간 가상화 장치에서 베이직 블록 캐쉬에서 임의의 진입 주소에 대한 엔트리를 검색하고, 그 PC를 인자로 하여 식별된 베이직 블록의 진입 주소와 베이직 블록 길이를 인자로 하여 그 명령 수행을 전달하면, 치환된 인스트럭션 테이블(RIT)에 베이직 블록의 마지막 인스트럭션을 읽어 기입하고, 기입된 엔트리에 대응하는 인덱스를 인자로 하여 인스트럭션 에뮬레이터로 브랜치하는 명령어를 베이직 블록의 마지막 인스트럭션의 위치에 기입한 후 해당 진입 주소로 브랜치하여 요구되는 베이직 블록의 인스트럭션을 실행함으로써, 바이너리의 복제없이 동적 바이너리 번역을 수행할 수 있으며, 베이직 블록 전체를 복제하지 않고 인스트럭션을 실행할 수 있어 메모리 요구량을 감소시킬 수 있으며, 안정 상태에서의 성능을 보장할 수 있는 것이다.
본 발명은, 베이직 블록 캐쉬에서 임의의 진입 주소에 대한 엔트리를 검색하고, 그 진입 주소를 인자로 하여 베이직 블록 식별기를 호출하며, 호출된 베이직 블록 식별기를 통해 동적 베이직 블록을 식별하고, 식별된 베이직 블록의 진입 주소와 베이직 블록 길이를 인자로 하여 그 명령 수행을 인스트럭션 치환기에 전달하면, 치환된 인스트럭션 테이블(RIT)에 베이직 블록의 마지막 인스트럭션을 읽어 기입하고, 기입된 엔트리에 대응하는 인덱스를 인자로 하여 인스트럭션 에뮬레이터로 브랜치하는 명령어를 베이직 블록의 마지막 인스트럭션의 위치에 기입한 후 인스트럭션 치환기에서 해당 진입 주소로 브랜치하여 요구되는 베이직 블록의 인스트럭션을 실행한다는 것이며, 이러한 기술적 수단을 통해 종래 기술에서의 문제점을 해결할 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 발명의 실시 예들을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상 세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명의 실시 예에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
첨부된 블록도의 각 블록과 흐름도의 각 단계의 조합들은 컴퓨터 프로그램 인스트럭션들에 의해 수행될 수도 있다. 이들 컴퓨터 프로그램 인스트럭션들은 범용 컴퓨터, 특수용 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비의 프로세서에 탑재될 수 있으므로, 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비의 프로세서를 통해 수행되는 그 인스트럭션들이 블록도의 각 블록 또는 흐름도의 각 단계에서 설명된 기능들을 수행하는 수단을 생성하게 된다. 이들 컴퓨터 프로그램 인스트럭션들은 특정 방식으로 기능을 구현하기 위해 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비를 지향할 수 있는 컴퓨터 이용 가능 또는 컴퓨터 판독 가능 메모리에 저장되는 것도 가능하므로, 그 컴퓨터 이용가능 또는 컴퓨터 판독 가능 메모리에 저장된 인스트럭션들은 블록도의 각 블록 또는 흐름도 각 단계에서 설명된 기능을 수행하는 인스트럭션 수단을 내포하는 제조 품목을 생산하는 것도 가능하다. 컴퓨터 프로그램 인스트럭션들은 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비 상에 탑재되는 것도 가능하므로, 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비 상에서 일련의 동작 단계들이 수행되어 컴퓨터로 실행되는 프로세스를 생성해서 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비를 수행하는 인스트럭션들은 블록도의 각 블록 및 흐름도의 각 단계 에서 설명된 기능들을 실행하기 위한 단계들을 제공하는 것도 가능하다.
또한, 각 블록 또는 각 단계는 특정된 논리적 기능(들)을 실행하기 위한 하나 이상의 실행 가능한 인스트럭션들을 포함하는 모듈, 세그먼트 또는 코드의 일부를 나타낼 수 있다. 또, 몇 가지 대체 실시 예들에서는 블록들 또는 단계들에서 언급된 기능들이 순서를 벗어나서 발생하는 것도 가능함을 주목해야 한다. 예컨대, 잇달아 도시되어 있는 두 개의 블록들 또는 단계들은 사실 실질적으로 동시에 수행되는 것도 가능하고 또는 그 블록들 또는 단계들이 때때로 해당하는 기능에 따라 역순으로 수행되는 것도 가능하다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 4는 본 발명의 일 실시 예에 따라 바이너리 번역을 통해 공간 가상화하는데 적합한 가상화 장치의 블록 구성도로서, 에뮬레이션 관리자(402), 베이직 블록 캐쉬(404), 베이직 블록 식별기(406), 소스 바이너리(408), 등을 포함할 수 있다.
도 4를 참조하면, 에뮬레이션 관리자(402)는 베이직 블록 캐쉬(404)로부터 진입 주소(entry point)가 PC:0인 엔트리를 검색하고, 해당 엔트리가 없을 경우(Miss) PC:0을 인자로 하여 베이직 블록 식별기(406)를 호출한다. 여기에서, 베이직 블록 캐쉬(404)는 종래의 SPC-TPC 사상 테이블과 유사한 기능을 제공하지만, 베이직 블록에 대한 복제를 수행하지 않기 때문에, SPC와 TPC 간의 구별이 존재하지 않는다.
또한, 에뮬레이션 관리자(402)는 해당 엔트리가 존재하는 경우(Hit) 치환된 인스트럭션 테이블(412, 이하 'RIT(replaced instruction table)'라 함)에서 브랜치 명령어(즉, 진입 주소와 베이직 블록 길이) 위치의 인스트럭션을 페치(fetch)한 후에, 인스턱션 에뮬레이터(414)로 직접 브랜치하는지의 여부를 체크하고, 직접 브랜치할 경우 페치된 인스트럭션을 소스 바이너리(408)의 원 인스트럭션으로 대치시키며, 직접 브랜치하지 않고 간접적으로 브랜치할 경우 해당 진입 주소로 브랜치시킨다.
그리고, 베이직 블록 식별기(406)는 에뮬레이션 관리자(402)로부터의 호출에 따라 PC:0의 인자로부터 소스 바이너리(408)의 인스트럭션을 순차적으로 해석하여 베이직 블록(즉, 동적 베이직 블록)을 식별하고, 식별된 베이직 블록의 진입 주소와 베이직 블록 길이를 인자로 하여 인스트럭션 치환기에 전달한다.
다음에, 인스트럭션 치환기(410)는 RIT(412)에 식별된 베이직 블록의 마지막 인스트럭션(즉, 10:ldr pc, pc+4)을 읽어 그 엔트리를 기입하고, 기입된 엔트리에 대해 RIT(412) 내의 인덱스를 인자로 하여 인스트럭션 에뮬레이터(414)로 브랜치하는 명령어를 베이직 블록의 마지막 인스트럭션 위치에 기재하며, 이 후 진입 주소로 브랜치하여 인스트럭션 에뮬레이터(414)를 통해 해당 베이직 블록을 실행시킨다.
예를 들면, 소스 바이너리(408)의 베이직 블록은 0을 시작으로 11의 길이를 갖고 있으므로, 0-9의 인스트럭션은 원래의 소스 바이너리(408)와 동일하게 수행되는데, 10의 위치에 도달하면, 인스트럭션 에뮬레이터(414)로의 브랜치 명령어로 대치된 베이직 블록은 10'의 명령어를 수행하고, 이에 따라 인스트럭션 에뮬레이 터(414)에 그 실행을 전달한다.
그리고, 그 실행을 전달받은 인스트럭션 에뮬레이터(414)는 RIT(412)에서 10'의 명령어를 디코딩하여 인덱스를 추출하고, 추출된 인덱스를 이용하여 RIT(412)로부터 원 인스트럭션을 호출하고, 호출된 원 인스트럭션에 따라 해당 명령을 실행한 후에, 다음 인스트럭션을 파악하게 된다. 일 예로서, 도 4에 도시한 바와 같은 소스 바이너리(408)에서는 다음 인스트럭션으로 인스트럭션 12를 나타냄을 알 수 있다.
이 후, 에뮬레이션 관리자(402)는 진입 주소가 PC:12인 엔트리를 베이직 블록 캐쉬(404)에서 검색하고, 해당 엔트리가 존재하기 때문에(Hit) 해당 인스트럭션이 이미 치환되었음을 알 수 있다.
이 때, 15번째 라인에 위치하는 인스트럭션 15를 디코딩하여 인덱스를 파악하고, 파악된 인덱스를 이용하여 RIT(412)에서 해당 인스트럭션을 검색하며, 검색된 인스트럭션이 동적으로 변하는 레지스터 연관 브랜치인 경우(즉, 간접 브랜치인 경우) PC:12의 진입 주소로 브랜치하고, 직접 브랜치(immediate branch)일 경우 다시 RIT(412)에 존재하는 원 브랜치를 소스 바이너리(408)의 15번째 라인에 기입한다.
따라서, 베이직 블록 캐쉬에서 임의의 진입 주소에 대한 엔트리를 검색하고, 그 진입 주소를 인자로 하여 베이직 블록 식별기를 호출하며, 호출된 베이직 블록 식별기를 통해 동적 베이직 블록을 식별하고, 식별된 베이직 블록의 진입 주소와 베이직 블록 길이를 인자로 하여 그 명령 수행을 인스트럭션 치환기에 전달하면, 치환된 인스트럭션 테이블(RIT)에 베이직 블록의 마지막 인스트럭션을 읽어 기입하고, 기입된 엔트리에 대응하는 인덱스를 인자로 하여 인스트럭션 에뮬레이터로 브랜치하는 명령어를 베이직 블록의 마지막 인스트럭션의 위치에 기입함으로써, 이 후 인스트럭션 치환기에서 해당 진입 주소로 브랜치하여 요구되는 베이직 블록의 인스트럭션을 효과적으로 실행시킬 수 있다.
다음에, 상술한 바와 같은 구성을 갖는 가상화 장치에서 베이직 블록 캐쉬에서 임의의 진입 주소에 대한 엔트리를 검색하고, 그 진입 주소를 인자로 하여 식별된 베이직 블록의 진입 주소와 베이직 블록 길이를 인자로 하여 그 명령 수행을 전달하면, 치환된 인스트럭션 테이블(RIT)에 베이직 블록의 마지막 인스트럭션을 읽어 기입하고, 기입된 엔트리에 대응하는 인덱스를 인자로 하여 인스트럭션 에뮬레이터로 브랜치하는 명령어를 베이직 블록의 마지막 인스트럭션의 위치에 기입한 후 해당 진입 주소로 브랜치하여 요구되는 베이직 블록의 인스트럭션을 실행하는 과정에 대해 설명한다.
도 5는 본 발명의 다른 실시 예에 따라 바이너리 번역을 통해 공간 가상화하는 과정을 도시한 플로우차트이다.
도 5를 참조하면, 에뮬레이션 관리자(402)에서는 베이직 블록 캐쉬(404)로부터 진입 주소가 PC:0인 엔트리를 검색하고(단계502), 해당 엔트리가 존재하는지 체크한다(단계504). 여기에서, 베이직 블록 캐쉬(404)는 종래의 SPC-TPC 사상 테이블과 유사한 기능을 제공하지만, 베이직 블록에 대한 복제를 수행하지 않기 때문에, SPC와 TPC 간의 구별이 존재하지 않는다.
상기 단계(504)에서의 체크 결과, 해당 엔트리가 존재하지 않을 경우(Miss) 에뮬레이션 관리자(402)에서는 PC:0을 인자로 하여 베이직 블록 식별기(406)를 호출한다(단계506).
그리고, 베이직 블록 식별기(406)에서는 에뮬레이션 관리자(402)로부터의 호출에 따라 PC:0의 인자로부터 소스 바이너리(408)의 인스트럭션을 순차적으로 해석하여 베이직 블록(즉, 동적 베이직 블록)을 식별한다(단계508).
또한, 베이직 블록 식별기(406)에서는 식별된 베이직 블록의 진입 주소와 베이직 블록 길이를 인자로 하여 인스트럭션 치환기에 전달하고, 인스트럭션 치환기(410)에서는 RIT(412)에 식별된 베이직 블록의 마지막 인스트럭션(즉, 10:ldr pc, pc+4)을 읽어 RIT(412)에 기입하는 방식으로 인스트럭션을 치환한다(단계510).
다음에, 인스트럭션 치환기(410)에서는 기입된 엔트리에 대해 RIT(412) 내의 인덱스를 인자로 하여 인스트럭션 에뮬레이터(414)로 브랜치하는 명령어를 베이직 블록의 마지막 인스트럭션 위치에 기입한다(단계512).
한편, 상기 단계(504)에서의 체크 결과, 해당 엔트리가 존재하는 경우 에뮬레이션 관리자(402)는 RIT(412)에서 브랜치 명령어(즉, 진입 주소와 베이직 블록 길이) 위치의 인스트럭션을 페치(fetch)한다(단계514).
다음에, 에뮬레이션 관리자(402)는 인스턱션 에뮬레이터(414)로 직접 브랜치하는지를 체크한다(단계516).
상기 단계(516)에서의 체크 결과, 직접 브랜치할 경우 에뮬레이션 관리자(402)는 페치된 인스트럭션을 소스 바이너리(408)의 원 인스트럭션으로 대치시킨 다(단계518).
한편, 상기 단계(516)에서의 체크 결과, 직접 브랜치하지 않고 간접적으로 브랜치할 경우 해당 진입 주소로 브랜치한 후에(단계520), 인스트럭션 에뮬레이터(414)를 통해 해당 베이직 블록의 인스트럭션을 실행시킨다(단계522). 물론, 단계512에서 베이직 블록의 마지막 인스트럭션 위치에 기입한 후에, 단계520 및 단계522를 수행할 수 있다..
따라서, 바이너리의 복제없이 동적 바이너리 번역을 수행할 수 있으며, 베이직 블록 전체를 복제하지 않고 인스트럭션을 실행할 수 있어 메모리 요구량을 감소시킬 수 있으며, 안정 상태에서의 성능을 보장할 수 있다.
이상의 설명에서는 본 발명의 다양한 실시 예들을 제시하여 설명하였으나 본 발명이 반드시 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함을 쉽게 알 수 있을 것이다.
도 1은 종래의 가상화에 사용되는 동적 바이너리 번역을 나타내는 개략도,
도 2는 종래 가상화에 사용되는 동적 바이너리 번역 과정을 나타낸 플로우차트,
도 3은 종래의 가상화에 사용되는 동적 바이너리 번역 장치를 이용한 동작을 설명하기 위한 도면,
도 4는 본 발명의 일 실시 예에 따라 바이너리 번역을 통해 공간 가상화하는데 적합한 공간 가상화 장치의 블록 구성도,
도 5는 본 발명의 다른 실시 예에 따라 바이너리 번역을 통해 공간 가상화하는 과정을 도시한 플로우차트.
<도면의 주요부분에 대한 부호의 설명>
402 : 에뮬레이션 관리자 404 : 베이직 블록 식별기
406 : 베이직 블록 캐쉬 408 : 소스 바이너리
410 : 인스트럭션 치환기 412 : 치환된 인스럭션 테이블(RIT)
414 : 인스트럭션 에뮬레이터

Claims (10)

  1. 베이직 블록 캐쉬에서 진입 주소의 엔트리를 검색하고, 상기 진입 주소의 엔트리가 존재하지 않으면 상기 진입 주소에 대응하는 베이직 블록의 식별을 요청하는 에뮬레이션 관리자와,
    에뮬레이션 관리자로부터의 요청에 따라 소스 바이너리의 인스트럭션을 순차적으로 해석하여 상기 베이직 블록을 식별하는 베이직 블록 식별기와,
    식별된 상기 베이직 블록의 엔트리를 RIT(replace instruction table)에 기입하고, 상기 베이직 블록의 엔트리에 대한 브랜치 명령어를 상기 소스 바이너리에 기재한 후 상기 진입 주소로 브랜치하는 인스트럭션 치환기와,
    상기 진입 주소로 브랜치되면, 상기 베이직 블록의 인스트럭션을 실행시키는 인스트럭션 에뮬레이터를 포함하는
    가상화 장치.
  2. 제 1 항에 있어서,
    상기 에뮬레이션 관리자는, 상기 진입 주소의 엔트리가 존재하면, 상기 RIT에서 브랜치 명령어 위치의 인스트럭션을 페치(fetch)한 후에, 상기 진입 주소로 브랜치시키는
    가상화 장치.
  3. 제 2 항에 있어서,
    상기 에뮬레이션 관리자는, 상기 브랜치 명령어 위치의 인스트럭션을 페치한 후, 상기 인스트럭션 에뮬레이터로 직접 브랜치할 경우 페치된 상기 브랜치 명령어 위치의 인스트럭션을 상기 소스 바이너리의 원 인스트럭션으로 대치시키는
    가상화 장치.
  4. 제 3 항에 있어서,
    상기 인스트럭션 에뮬레이터는, 상기 브랜치 명령어를 디코딩하여 인덱스를 추출하고, 상기 추출된 인덱스를 이용하여 상기 RIT로부터 상기 원 인스트럭션을 호출하며, 호출된 상기 원 인스트럭션에 따라 상기 베이직 블록의 인스트럭션을 실행하는
    가상화 장치.
  5. 제 4 항에 있어서,
    상기 브랜치 명령어는, 상기 진입 주소와 베이직 블록 길이를 포함하는
    가상화 장치.
  6. 베이직 블록 캐쉬에서 진입 주소의 엔트리를 검색하고, 상기 진입 주소의 엔트리가 존재하지 않으면 상기 진입 주소에 대응하는 베이직 블록의 식별을 요청하는 단계와,
    에뮬레이션 관리자로부터의 요청에 따라 소스 바이너리의 인스트럭션을 순차적으로 해석하여 상기 베이직 블록을 식별하는 단계와,
    식별된 상기 베이직 블록의 엔트리를 RIT(replace instruction table)에 기입하고, 상기 베이직 블록의 엔트리에 대한 브랜치 명령어를 상기 소스 바이너리에 기재한 후 상기 진입 주소로 브랜치하는 단계와,
    상기 진입 주소로 브랜치되면, 상기 베이직 블록의 인스트럭션을 실행시키는 단계를 포함하는
    가상화 장치의 처리 방법.
  7. 제 6 항에 있어서,
    상기 가상화 방법은,
    상기 베이직 블록의 식별을 요청하는 단계에서 상기 진입 주소의 엔트리가 존재하면, 상기 RIT에서 브랜치 명령어 위치의 인스트럭션을 페치(fetch)한 후에, 상기 진입 주소로 브랜치시키는 단계를 더 포함하는
    가상화 장치의 처리 방법.
  8. 제 7 항에 있어서,
    상기 브랜치 명령어 위치의 인스트럭션을 페치한 후에, 상기 진입 주소로 브랜치시키는 단계는, 상기 브랜치 명령어 위치의 인스트럭션을 페치한 후, 상기 인스트럭션 에뮬레이터로 직접 브랜치할 경우 페치된 상기 브랜치 명령어 위치의 인 스트럭션을 상기 소스 바이너리의 원 인스트럭션으로 대치시키는
    가상화 장치의 처리 방법.
  9. 제 8 항에 있어서,
    상기 상기 베이직 블록의 인스트럭션을 실행시키는 단계는, 상기 브랜치 명령어를 디코딩하여 인덱스를 추출하고, 상기 추출된 인덱스를 이용하여 상기 RIT로부터 상기 원 인스트럭션을 호출하며, 호출된 상기 원 인스트럭션에 따라 상기 베이직 블록의 인스트럭션을 실행하는
    가상화 장치의 처리 방법.
  10. 제 9 항에 있어서,
    상기 브랜치 명령어는, 상기 진입 주소와 베이직 블록 길이를 포함하는
    가상화 장치의 처리 방법.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012103253A2 (en) 2011-01-27 2012-08-02 Soft Machines, Inc. Multilevel conversion table cache for translating guest instructions to native instructions
WO2012103373A2 (en) 2011-01-27 2012-08-02 Soft Machines, Inc. Variable caching structure for managing physical storage
WO2012103245A2 (en) 2011-01-27 2012-08-02 Soft Machines Inc. Guest instruction block with near branching and far branching sequence construction to native instruction block
EP2668565B1 (en) 2011-01-27 2019-11-06 Intel Corporation Guest instruction to native instruction range based mapping using a conversion look aside buffer of a processor
WO2012103367A2 (en) 2011-01-27 2012-08-02 Soft Machines, Inc. Guest to native block address mappings and management of native code storage
WO2012103359A2 (en) 2011-01-27 2012-08-02 Soft Machines, Inc. Hardware acceleration components for translating guest instructions to native instructions
EP2972798B1 (en) 2013-03-15 2020-06-17 Intel Corporation Method and apparatus for guest return address stack emulation supporting speculation
WO2014151652A1 (en) 2013-03-15 2014-09-25 Soft Machines Inc Method and apparatus to allow early dependency resolution and data forwarding in a microprocessor
US10241796B2 (en) * 2017-02-13 2019-03-26 Yong-Kyu Jung Compiler-assisted lookahead (CAL) memory system apparatus for microprocessors

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002536712A (ja) 1999-01-28 2002-10-29 エーティーアイ インターナショナル エスアールエル 第2のアーキテクチャのコンピュータにおける第1のコンピュータアーキテクチャ用プログラムの実行
US7565631B1 (en) 2004-07-02 2009-07-21 Northwestern University Method and system for translating software binaries and assembly code onto hardware
KR20090093930A (ko) * 2006-07-24 2009-09-02 아플릭스 코포레이션 유저 공간 가상화 시스템
WO2009114961A1 (zh) 2008-03-17 2009-09-24 中国科学院计算技术研究所 一种支持x86虚拟机的risc处理器装置及方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000022521A1 (en) * 1998-10-10 2000-04-20 The Victoria University Of Manchester Program code conversion
US7065633B1 (en) * 1999-01-28 2006-06-20 Ati International Srl System for delivering exception raised in first architecture to operating system coded in second architecture in dual architecture CPU
US20040126993A1 (en) * 2002-12-30 2004-07-01 Chan Kevin K. Low temperature fusion bonding with high surface energy using a wet chemical treatment
US7536682B2 (en) * 2003-04-22 2009-05-19 International Business Machines Corporation Method and apparatus for performing interpreter optimizations during program code conversion
US7805710B2 (en) * 2003-07-15 2010-09-28 International Business Machines Corporation Shared code caching for program code conversion
US7594221B2 (en) * 2004-04-20 2009-09-22 Hewlett-Packard Development Company, L.P. Method and apparatus for translating binary code
JP2008027306A (ja) * 2006-07-24 2008-02-07 Aplix Corp ユーザ空間仮想化システム

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002536712A (ja) 1999-01-28 2002-10-29 エーティーアイ インターナショナル エスアールエル 第2のアーキテクチャのコンピュータにおける第1のコンピュータアーキテクチャ用プログラムの実行
US7565631B1 (en) 2004-07-02 2009-07-21 Northwestern University Method and system for translating software binaries and assembly code onto hardware
KR20090093930A (ko) * 2006-07-24 2009-09-02 아플릭스 코포레이션 유저 공간 가상화 시스템
WO2009114961A1 (zh) 2008-03-17 2009-09-24 中国科学院计算技术研究所 一种支持x86虚拟机的risc处理器装置及方法

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