JPS6015759A - キヤツシユ無効化制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の楓する技術分野 本発明はベクトル演算処理をする情報処理装置における
キャッシュディレクトリの登録アドレスの無効化処理を
行なうキャッシュ無効化制御装置に関する。

従来技術 キャッシュメモリ回路を有するスカラー装置と主記憶装
置に対して複数個のインタフェースを有し、複数の要素
データを同時にアクセスすることのできる並列ベクトル
演算装置とを含む情報処理システムにおいて、ベクトル
演算装ｊ前が行なうベクトル要素の主記憶装置に対する
ストア動作に対応して、スカラー装置で有するキャッシ
ュメモリ回路の内容を保証するためにベクトルストアア
ドレスをキャッシュメモリ回路に送り、キャッシュメモ
リにベクトルストアアドレスに対応したデータが登録さ
れているか否かチェックし登録されていれば該登録を無
効化する無効化回路を備えた方式が従来から知られてい
る。また、主記憶上の？ｆｆ数の要素データを同時にア
クセスする並列ベクトル演算装置においては、処理を高
速に行なうために無効化回路を複数個設することも一般
に知られている。

さらに、無効化回路の処理効率を向上させる／こめ複数
個の無効化回路に入力されるネ１数個のベクトルストア
アドレスを隣り同志ブロックアドレス単位で比較し一致
するものがあれはどちらが一方の無効化処理を抑止し無
駄な無効化動作をはふく方式も知られている。

発明の目的 本発明の目的は、ベクトル要素のストア動作は、連続番
地へのストア動作、一定距−ｉト番地毎へのストア動作
およびランダムな番地へのストアに大別されるが前２者
のストア動作かはとんとである１′１：質を利用しベク
トルストアの要素データ間の距離とキャッジ−ブロック
サイズとかう同一キャッシュブロックに対して何個のベ
クトルストアアドレスが含まれるかｆ：調べ、その要素
数のベクトルストアアドレス発生を省略し無効化処理の
効率を向上させるようにしたキャッシュ無効化制御装Ｈ
Ｈ１，，を提供することにある。

発明の構成 本発明の装置は、主記憶装置と、 該主記憶装置に対して複数個のインタフェースを持ち複
数の要素データを同時にアクセスすることのできる並列
ベクトル演算装置と、 キャッシュメモリ回路を有するスカラー演算装置Ｕとを
備えた情報処理システムにおいて、前記キャッシュメモ
リ回路の格納データに対応するブロックアドレス情報を
保持するディレクトリ回路と、 ベクトルストアの開始アドレスを格納するペースレジス
タと、 要素データ間の距離（Ｄ）　ｅ格納するディスタンスレ
ジスターと、 ベクトルストアの要素数を格納する要素数レジスタと、 前記ペースレジスタ、ティスタンスレジスタ、および要
素数レジスタにそれぞれ接脱され、ベクトルストアアド
レスを作成するアドレス作成回路と、 該アドレス回路から送られてくるベクトルストアアドレ
スを含むブロックアドレスが前記ディレクトリ回路に登
録されているか否かをチェック１．２登録されていれば
一致信号全発生する検出回路と、該検出回路からの一致
信号に応答し７て前１１１１ディレクトリ回路の対応す
る登録アドレスを無効化する無効化回路と前記ディスタ
ンスレジスタと前ＭＬディレクトリ回路に登録されたブ
ロックアドレスの管理単位とから該管理単位に含まれる
ベクトル要素数を調べ要素数に対応した信号を発生する
要素数チェック回路と、 該要素数チェック回路の出力に応答して前記アドレス作
成回路にベクトルストアアドレス発生退して更新するよ
′）指示するベクトルストアアドレス縮退指示回路とか
ら構成されている。

発明の実施例 次に本発明について図面を参照しながら詳細に説明する
。

第１図を参照すると５本発明の−￥施例ｔｉ、ペースレ
ジスタ１１距ｈ１ｔレデイスタンスレジスク２、要素数
レジスタ３、ブロックサイズレジスタ４、アドレス作成
回路５、要素数チェック回路６、ベクトルストアアドレ
ス縮退指示回路７、ディレクトリ１００、無効化回路１
５０、および転送ノくス２０１−２０７を含む。

前記ディレクトリ１００はセントアドレスレジスタ１０
１．ブロックアドレスレジスタ１０２、記憶回路１１０
および１１１、比較回路１２１および１２２、ゲート１
３１−１３３、およびレジスタ１４０−１４３から構成
されている。

前記無効化回路１５０はＶビットリードアドレスレジス
タ１５１、Ｖビット記憶回路１５３および１５４、Ｖビ
ット無効化畳込アドレスレジスタ１５５および無効化制
御回路１５６を含む０ 前記アドレス回路５は、２人力切替回路５１および５２
、加算器５４およびストアアドレスレジスタ５５から構
成されている。

次に本発明の一実施例の動作を詳細に説明する。

ベースレジスターｌおよヒテイスタンスレジスター２か
ら転送パス２０１，２０２　’ｉ介してベクトルストア
の開始アドレスｆＢｌと、ベクトルストア要米開田＊Ｉ
ｆ：（Ｄｉとがアドレス作成回路５に送られ、該１「１
１路５でベクトルストアアドレスＢ＋Ｉ）　、　Ｉり千
２０．Ｂ＋３Ｄ・・・・・・ＩＪ＋（Ｅ−１）Ｄ、（Ｅ
；要素数レジスター３で示きれる要素数）が作成されス
トアアドレスレジスター２−５５にマシンサイクル毎に
結果がセットされる。２人力切替回路５１１′ｉ、スト
アアドレス作成開始時点では、転送パス２０１’ｔ”選
択し、以降転送パス１８を選択するよう制ｉ；ｊｕ誹２
　］　９で制御（Ｉされる。２人力切替回路５２は、制
御部！２０６で指示される壕では転送パス２０２を選択
する。

転送パス２０７および２０８を介してキャッシュブロッ
クアドレス１青件、キャッシュセントアドレス情報がデ
ィレクトリ回路１００のブロックアドレスレジスタ１０
２およびセントアドレスレジスタ１０１にそれぞれ送ら
れる。本実施例のキャッシュは２レベル（２コンパート
メント）　４１９ｔ、でそれぞれレベルＯ，レベルｌキ
ャッシュと呼ぶことにする。

レベル０記憶回路１１０およびレベル［ピ憶回路１１１
は、それぞれレベルＯおよびレベルｌキャッシュに記憶
された上記１意の一賛１）のデータの主記憶上のブロッ
クアドレスがセットアドレスレジスタ１０１で示される
セットアドレス対応に登録されている。また、これらの
記憶回路１１０および１１１の内容が有効か無効かを示
すのが無効化回路１５０内のレベルＯ■ビット記憶回路
１５３およびレベルＩＶビット記憶回路１５４である。

本実が１１例では、前記記１は回路１５３，１５４の有
効状態をＶ＝１　、無効状態’１ｖ＝ｏと表わすことに
する。

前記アドレス作成回路５セットアドレスが前記セットア
ドレスレジスタ１０１に送られるのと同期して、Ｖビッ
トリードアドレスレジスタ１５１に送られる。

前記セットアドレスレジスタ１０１の出力２１０で指定
されるレベル０記憶回路１１０およびレベル１記憶回路
１１１０セットアドレスカラ本ディレクトリ回路１００
に登録されたブロックアドレス情報が読み出され、前記
ブロックアドレスレジスタ１０２の内容と比較回路１２
’ｌおよび１２２で比較される。これらの比較回路１２
１および１２２の出力と、Ｖビットリードアドレスレジ
スタ１５１の出力２１６で指定され読み出されるレベル
Ｉ）　Ｖビット記憶、負回路１５３およびレベル１ｖビ
ｙ　）　Ｒ＋４億回路１５４の出力２１４，２１５がア
ンド、／ナンドゲー）１３１および１３２でそれぞれ１
ｌＷｉ　坤１．’Ｒがとられアンドゲート出力がレベル
Ｑ　−’）；’（レジスタ１４１、レベル１一枚レジス
タ］４３にセットされる。前記ゲート１３１ｔ？よひ１
３２のナンド出力がナンドゲー）１３３で論理和かとら
れ、キＹッゾー一致レジスタ１４１にセットさ７Ｌ　”
ｌ　１）　該レジスタ１４１に１１１がセット訟れると
、一致を０出したセットアドレス情）弔が−」ｋアドレ
スレジスタ１４０から転送パス２１１を介してＶピノ）
　／ＱＦ効化書込アドレスレジスタ１５５に送られる。

次に無効北回％ｌ　５０では前記レジスタＩ／Ｉ１．ｉ
、−よび１４２（筐たは１４３）から一致１ｇ号および
一致レベル信号全無効化制御回路１５６で受りとりＶピ
ット無効化書込レジスタ１５２００出力金前（）ｒ１■
ビット無効化督込アドレスレジスタ１５５で示される位
置に、書込むようギ１：込制御信号を線２１９に出力す
る。

以上がベクトルストアアドレスに対する、キャッシュ無
効化処理の動作説明である。

次に、本発明の特徴でもある要素数チェック回路６およ
びベクトルストアアドレス縮退指示回路７について詳細
に説、明する。

第３図および第４図における本実施例のキャッシュブロ
ックサイズ（ＢＳ）は１２８バイト、ベクタストアデー
タは４バイト巾、要素間圧ｈＩ（の最小は４バイトとす
る。また前記ペースレジスタ１およびディスタンスレジ
スター２は３２ピツトバイトアドレス情報を持ち、要素
数レジスタ３は９ビツトで２９個の要素数を示すことが
できる。

なお、本実ＭＩｌｅｌｌでは、ディスタンスレジスター
２は正値として扱うが距ｈ１ｔが負で逆方向のストアを
扱う場合も当然含捷れるが説明は省略する。

まず、第４図においてディスタンスレジスタ１から転送
バス２０２を介して、要素数チェック回路６に要素間距
％ｊ数（Ｄｏ〜３１）が送られる。該ｗ２素数チェック
回路６では、要素間ｈｌｌｉ　ｒｉｆｔを以１の６釉類
に分類する。（些累開田Ｋｆ＝（４バイト）、（５〜８
バイト）、（９〜１６バイト）、（１，７〜３２バイト
）、（３３〜６４バイト）、（６４バイト以上））。

すなわち、要素間圧１ｒｒｉが４バイトの場合、ブロッ
クサイズ（ＢＳ’＋が１２８バイトなので１２＋１７．
　（３２個）のベクトル要素を、キャッシュ１ブロック
にストアすることができる。言い（＋！【えれｄ１ブロ
ックを無効化するだけで連続ベクトルストアアドレス３
２個分を無効化したのと同等となる。このようにベクト
ルストアアドレスの４．＋ｉ　叙個ｔ　］−１１７１の
無効化アドレスとして処理することを無効化アドレス縮
退処理と呼ぶ。以下５〜８バイ）　ｆｄ：　１２１１．
、。

（１６個）、９〜１６バイトは１２′／／ｌ６（８個）
、１７〜３２バイトは、＋２８／３□（４個）、３３〜
６４バイトは１２８．／；、４（２個）に無効化アドレ
スｆ：綜退して作成することが可能となる。

第４図のアントゲ−１−６０１〜６１８は、上古］）要
素間圧１：！’ｔを６種に分類する為のゲート回路の一
部を示す。ここでは要素間圧１′［１が４バイト表であ
ることを検出する回路を例にとり説明する。要素間距離
が４バイトであるためには、ディスタンスレジスタ１の
内科（］）ｏ、ａｔ　）がｌ）２．＝ｌで、残りＪ）。

〜２８＝Ｏ、Ｄ３０，３１：Ｏであることがゲー１−６
０１〜６０６で＋　ｌ）０，２ｓ＝＝Ｑ　、　Ｉ）３ｏ
、３ｓ＝０　がそれぞれ検出され、ゲー）６１３でＤ２
９の出力と論理積がとられ、４バイト長検出信号Ｓ、が
発生される。なお、ゲート６０１〜６０６へ入力する前
記ディスタンスレジスター１の出力は全てコンブリメン
ト出力であることは言うまでもない。同様に５〜８バイ
ト長検出信号が８４として、９〜１６バイト長検出が８
３として１７〜３２バイト長が８２として、３３〜６４
バイトナミがＳ、として出力される。

次に要素数チェックｕ路から８１〜Ｓ、信号がベクトル
ストアアドレス縮退指示回路７に送られる。

該動作と並行に要素数レジスタ３から送られてきた要素
数（Ｅｌを６人力切替回路７１を介して（Ｖｌ）、（Ｅ
／２）、（Ｅ／４）、（Ｅ／８）、（Ｅ／１６）、（Ｅ
／３２）に対応するシフト回路が構成され、これらの内
から前記８１〜８Ｂに対応する出力がＦｊＨされてまず
ベクターストア要素数の縮退が行われる。

次に縮退された要素数出力に対して、残り要素数域算回
路７２で要素数がＯになる壕で一１減辞が行われる。減
算結果は、その都１埃残り要素数レジスタ７５にセット
ａれ出力が要素数零検出１回路７３でチェックされ、零
が検出されるとメ、１１１′効化処理完了信号２１８が
アドレス作成回ｈ１６５に送られ、ベクトルストアアド
レス作成動作が終了する、一方、前記無効化処理完了信
号２１８が発生する寸では、縮退検出回路７４でＳ、〜
Ｓ、信号のどれか発生しているものが有るかどうかチェ
ックし発生しているものがあれは切替信号２０６が発生
ｉＪ１．。

アドレス加）’？、？：：ｔ　５４の一方の入力がブロ
ノク−リ゛イズレジスタ４の出力を選択し、ストアアド
レスがＢ＋１３５．Ｂ＋２−ＢＳ、Ｂ＋３−ＢＳ・−−
−・Ｂ＋（Ｉｓ／Ｃ２ｘ）＋１７　・ＢＳ　、　但Ｌ　
２ｘ、；（ＢＳ／Ｄ）　トｆｒ、　ルヨツＨｔｌｌｒ５
＋ｉｄれる。

以上説明したように本発明の構成により、ベクトルスト
アに対して、スカラー用キャッシュメモリにベクトルス
トアアドレスに対応するブロックが登録されているかど
うかチェックされ、登録されていれば対応する登録を無
効化する方式において、処理効率の病い装置を提供する
ことが可能となる。

なお、本実施例では、キャッシュディレクトリ回路１０
０、アドレス作成回路５および無効化回路１５０が１組
の場合について説明したが処理効率を高めるためさらに
複数維持たせてもよい。

また本実施例では、同一ブロックに何個のベクトルスト
ア要素が含まれるかだけを考慮しベクトルストアの開始
アドレス（Ｂｌは考慮に入れず、その分余計に＋１個誇
りのブロックを無効化することで対処しているが、開始
アドレス金力１「人！、に入れた方式も本発明に含まれ
る。

発明の効果 本発明には、キャッシュメモリの１ブロツクサイズに含
寸れるベクトルストア要素数ｆ：調べることによりキャ
ッンー無効化処理全各ベクトルストアアドレス毎に行な
うことなく、ブロックアドレス毎に行なえ効率を高める
ことができるといつ効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示す図、第２図はアドレス
作成回路の詳細な構成企示す図、第３図はベクトルスト
アアドレス縮退指示回路の詳π］１１な＋１４成を示す
図、および第４図は要素数チェック回♂ｔ８の詳細な構
成を示す図である。 第１図から第４図において、】・・・・・・ペースレジ
スタ、２・・・・・・ディスタンスレジスタ、３・・・
・’７１　素数レジスタ、４・・・・・・ブロックサイ
スレジスタ、５・・・・・・アドレス作成回路、６・・
・・・・髪素数チェック回路、７・・・・・・ベクトル
ストアアドレス縮退指示回路、１００・・・・・・ディ
レクトリ回路、１０１・・・・・・セントアドレスレジ
スタ、１０２・・・・・・ブロックアトレスレジスタ、
ｌ　１０　・−−−−−Ｌ／へ／Ｉ／　Ｏｊｔｅｌ：ｕ
回路、１１１・・・・・・レベルｌ記憶回路、１２０・
・・・・・検出回路、１２１．１２２・・・・・・比較
回路、１３１，１３２・・・　アンド／ナンドグー）、
１３３・・・・・ナンド／ゲート、１４０・・・・・・
一致アドレスレジスタ、１４１・・・・・・キャッシュ
一致レジスタ、１４２・・・・・・レしルロ一致レジス
タ、１４３・・・・・・レベル１一致レジスタ、　１５
０・・・・・・無効化回路、１５１・・・・・・Ｖビッ
トリードアドレスレジスタ、］５２・・・・・・Ｖビッ
ト無効化書込レジスタ、１５３・・・・・・レベルＯ■
ビット記憶回路、１５４・・・・・・レベル１■ビット
記憶回Ｍ８．１５５・・・・・・Ｖビット無効化−？）
込アドレスレジスタ、１５６・・・・・・無効化制御回
路、５１．５２・・・・・・２人力切替回路、５３・・
・・・・ストアアドレスレジスター１．５４・・・・・
・アドレス加↑１−器、５５・・・・・・ストアアドレ
スレジスター２．７１・・・・・・６人力切替回路、７
２・・・・・・残９要素数減算回路、７３・・・・・・
要素数寄検出回路、７４・・・・・・縮退検出回路、７
５・・・・・・残り要素数レジスタ、２０１〜２１９−
−　ｙ　−タｉｌｌ／　１ｌｆｌＪｌｑｌｉ４．６０１
〜６２０・・・・・・アンド／ナンド／ゲート。

Claims (1)

1. 【特許請求の範囲】 主記憶装置と、 この主記憶装置に対して複数個のインタフェースを持ち
   複数の要素データを同時にアクセスすることのできる並
   列ベクトル演算装置と、キャッシュメモリ回路を有する
   スカラー演算装置と全備えた情報処理システムにおいて
   、前記キャッシュメモリ回路の格納データに対応するブ
   ロックアドレス情報を保持するディレクトリ回路と、 ベクトルストア命令の開始アドレス、要素データ１１１
   」の距離およびベクトルストアの要素数に基づき、ベク
   トルストアアドレスを作成する７ドレス作成回路と、 該アドレス作成回路から送られてくるベクトルストアア
   ドレスを含むブロックアドレスが前記ディレクトリ回路
   または該回路の祠写回路に登録されているか否かをチェ
   ックし、登録されていれ乞Ｉ゛一致信号を発生する検出
   回路と、 該検出回路からの一致信号に応答して前ハシ：ディレク
   トリ回路の対応する登録アドレスを無効化する無効化回
   路と、 前記ベクトルストアの要素開田１ぺ・トと前記ディレク
   トリ回路に登録されたブロックアドレスの管理単位とか
   ら該管理単位に含まれるベクトル°２ｊ４素数全調べ要
   素数に対応した信号を発生する要本数ヂエック回路と、 該要素数チェック回路の出力に応答して前ＭＬアドレス
   ｆｌ［回路にベクトルストアアドレスヲ絹退して更新す
   るよう指示するベクトルストアアドレス縮退指示回路と
   を含むことを１１７徴とするギャソシュ無効化制御装置
   。