JPH0581133A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH0581133A JPH0581133A JP3268328A JP26832891A JPH0581133A JP H0581133 A JPH0581133 A JP H0581133A JP 3268328 A JP3268328 A JP 3268328A JP 26832891 A JP26832891 A JP 26832891A JP H0581133 A JPH0581133 A JP H0581133A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
- G06F12/1036—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] for multiple virtual address spaces, e.g. segmentation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/65—Details of virtual memory and virtual address translation
- G06F2212/652—Page size control
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】 論理アドレスから物理アドレスへのアドレス
変換を行なって、主記憶へのアクセスをする情報処理装
置で、システム上に複数のページサイズによるアドレス
が同時に存在できるようにし、各々のページサイズによ
るアドレスをダイナミックに変換する。 【構成】 論理アドレスのページサイズごとに独立して
アドレス変換テーブルを管理する管理手段としてのＤＲ
判定部２１８、アドレス変換バッファへのアドレス変換
テーブルのロード時にページサイズを指示する指示手段
としてのリクエスト制御部２５４、主記憶へのメモリア
クセスによるアドレス変換時にアクセスする論理アドレ
スのページサイズを決定する決定手段としてのＤＲ判定
部２１８を備える。
変換を行なって、主記憶へのアクセスをする情報処理装
置で、システム上に複数のページサイズによるアドレス
が同時に存在できるようにし、各々のページサイズによ
るアドレスをダイナミックに変換する。 【構成】 論理アドレスのページサイズごとに独立して
アドレス変換テーブルを管理する管理手段としてのＤＲ
判定部２１８、アドレス変換バッファへのアドレス変換
テーブルのロード時にページサイズを指示する指示手段
としてのリクエスト制御部２５４、主記憶へのメモリア
クセスによるアドレス変換時にアクセスする論理アドレ
スのページサイズを決定する決定手段としてのＤＲ判定
部２１８を備える。
Description
【０００１】
【産業上の利用分野】本発明は、情報処理装置に関し、
特に複数のページサイズを備えた、アドレス変換テーブ
ルを管理する管理手段に関する。
特に複数のページサイズを備えた、アドレス変換テーブ
ルを管理する管理手段に関する。
【０００２】
【従来の技術】図１２は、従来の情報処理装置の構成図
である。
である。
【０００３】図において、１は命令発行部、２はディレ
クトリ部、３及び６はアドレスレジスタ、４はアドレス
変換バッファ、５は選択器、７は記憶部である。
クトリ部、３及び６はアドレスレジスタ、４はアドレス
変換バッファ、５は選択器、７は記憶部である。
【０００４】アドレス変換バッファ４へのアドレス変換
テーブルのロードは、まず、命令発行部１よりアドレス
変換テーブルロード命令によるリクエスト（以後ＡＴＬ
ＲＱ：Ａｄｄｒｅｓｓ Ｔｒａｎｓｌａｔｉｏｎ ｔａ
ｂｌｅ Ｌｏａｄ ＲｅＱｕｅｓｔと称す）が線１０１
を介し、その制御情報が線１０２を介し、ディレクトリ
部２へ送られる。ディレクトリ部２はＡＴＬＲＱを受け
ると、線１０２からの制御情報により更新するディレク
トリを決定し、それによって、アドレス変換バッファ４
への書き込み先頭アドレスを生成し、線２０１Ｒを介し
てアドレス変換バッファ４へ送り、該当ディレクトリへ
の部分空間番号の登録を行ない、また、ディレクトリ部
２は、アドレス変換バッファ４へ線２０２Ｒを介し、ア
ドレス変換テーブルのロード指示信号を送出し、さら
に、選択器５にも線２０２Ｒを介しその指示を行なう。
テーブルのロードは、まず、命令発行部１よりアドレス
変換テーブルロード命令によるリクエスト（以後ＡＴＬ
ＲＱ：Ａｄｄｒｅｓｓ Ｔｒａｎｓｌａｔｉｏｎ ｔａ
ｂｌｅ Ｌｏａｄ ＲｅＱｕｅｓｔと称す）が線１０１
を介し、その制御情報が線１０２を介し、ディレクトリ
部２へ送られる。ディレクトリ部２はＡＴＬＲＱを受け
ると、線１０２からの制御情報により更新するディレク
トリを決定し、それによって、アドレス変換バッファ４
への書き込み先頭アドレスを生成し、線２０１Ｒを介し
てアドレス変換バッファ４へ送り、該当ディレクトリへ
の部分空間番号の登録を行ない、また、ディレクトリ部
２は、アドレス変換バッファ４へ線２０２Ｒを介し、ア
ドレス変換テーブルのロード指示信号を送出し、さら
に、選択器５にも線２０２Ｒを介しその指示を行なう。
【０００５】命令発行部は、線１０１のＡＴＬＲＱの送
出に対し、線１０３を介し、記憶部７上のアドレス変換
テーブルを読み出すためのアドレスを送出する。
出に対し、線１０３を介し、記憶部７上のアドレス変換
テーブルを読み出すためのアドレスを送出する。
【０００６】アドレスレジスタ３は線１０３からのアド
レスを受けると線３０４を介し選択器５へ送られ、選択
器５は線２０２Ｒからの指示により線３０４からのアド
レスを選択し、アドレスレジスタ６を経由して記憶部７
へ送られる。
レスを受けると線３０４を介し選択器５へ送られ、選択
器５は線２０２Ｒからの指示により線３０４からのアド
レスを選択し、アドレスレジスタ６を経由して記憶部７
へ送られる。
【０００７】記憶部７からは、制御情報の部分空間番号
に含まれるアドレスのページ数分のアドレス変換情報が
読み出され、線７０１を介しアドレス変換バッファ４へ
送られる。
に含まれるアドレスのページ数分のアドレス変換情報が
読み出され、線７０１を介しアドレス変換バッファ４へ
送られる。
【０００８】アドレス変換バッファ４は記憶部７から読
み出されたアドレス変換情報を書き込み処理を終了す
る。
み出されたアドレス変換情報を書き込み処理を終了す
る。
【０００９】次に記憶部７へアクセスする時の動作につ
いて説明する。
いて説明する。
【００１０】命令発行部１から線１０１を介し記憶部７
への読み出しリクエストが発行されると同時に線１０３
を介し読み出しアドレスがアドレスレジスタ３にセット
される。
への読み出しリクエストが発行されると同時に線１０３
を介し読み出しアドレスがアドレスレジスタ３にセット
される。
【００１１】アドレスレジスタ３のアドレスは、部分空
間番号が線３０１を介しディレクトリ部２へ、線３０２
を介しページ番号部を、線３０３を介しページ内アドレ
スをそれぞれ送出する。
間番号が線３０１を介しディレクトリ部２へ、線３０２
を介しページ番号部を、線３０３を介しページ内アドレ
スをそれぞれ送出する。
【００１２】ディレクトリ部２は、線１０１からのリク
エストにより線３０１からの部分空間番号でディレクト
リを調べ一致するディレクトリに対応するアドレス変換
バッファ４の読み出しアドレスを生成し、線２０１を介
して送出する。
エストにより線３０１からの部分空間番号でディレクト
リを調べ一致するディレクトリに対応するアドレス変換
バッファ４の読み出しアドレスを生成し、線２０１を介
して送出する。
【００１３】また、線２０２Ｒを介し、選択器５にアド
レス変換することを示すことを指示する。線２０２Ｒに
よる指示信号は、ディレクトリ部２によりアドレス変換
することを指示するための制御信号である。
レス変換することを示すことを指示する。線２０２Ｒに
よる指示信号は、ディレクトリ部２によりアドレス変換
することを指示するための制御信号である。
【００１４】アドレス変換バッファ４は、線２０１Ｒ，
３０２からのアドレスで論理アドレスに対する物理アド
レスを読み出し、線４０１を介し選択器５で選択してア
ドレスレジスタ６にセットする。同時に線３０３からの
アドレスもアドレスレジスタ６にセットする。アドレス
レジスタ６は、線６０１を介し記憶部７へアクセスしロ
ードデータを線７０１を介して命令発行部１へ送出する
ようになっていた。
３０２からのアドレスで論理アドレスに対する物理アド
レスを読み出し、線４０１を介し選択器５で選択してア
ドレスレジスタ６にセットする。同時に線３０３からの
アドレスもアドレスレジスタ６にセットする。アドレス
レジスタ６は、線６０１を介し記憶部７へアクセスしロ
ードデータを線７０１を介して命令発行部１へ送出する
ようになっていた。
【００１５】
【発明が解決しようとする問題点】上述した従来の情報
処理装置は、アドレス空間には、１種のアドレスサイズ
しかないことを前提に構成されていたので、仮想計算機
システムや、記憶部の使用効率を考えてページサイズを
複数種類備え、記憶部へアクセスするアドレスのページ
サイズを動的に変えてアドレス変換することができない
という課題があった。
処理装置は、アドレス空間には、１種のアドレスサイズ
しかないことを前提に構成されていたので、仮想計算機
システムや、記憶部の使用効率を考えてページサイズを
複数種類備え、記憶部へアクセスするアドレスのページ
サイズを動的に変えてアドレス変換することができない
という課題があった。
【００１６】本発明は上述の課題に鑑みてなされたもの
であり、複数のページサイズの異なるアドレスをそれぞ
れ独立して管理しアドレス変換をダイナミックに行なえ
る情報処理装置を提供することを目的にしている。
であり、複数のページサイズの異なるアドレスをそれぞ
れ独立して管理しアドレス変換をダイナミックに行なえ
る情報処理装置を提供することを目的にしている。
【００１７】
【問題点を解決するための手段】本発明の情報処理装置
は、アドレス変換を高速に行なうために、記憶部内に部
分空間単位で格納されている複数のアドレス変換テーブ
ルの写しを複数個保持するアドレス変換テーブル保持手
段と、該アドレス変換テーブル保持手段の１つのエント
リにアドレス変換テーブルロード命令により前記アドレ
ス変換テーブルの１つをロードするように制御するロー
ド制御手段と、アドレス変換テーブル保持手段にロード
した前記各アドレス変換テーブルに対応する部分空間を
管理するディレクトリ管理手段とを有し、該ディレクト
リ管理手段に対し、同一ページサイズの部分空間を一つ
の管理単位とし、アドレス変換テーブルのロード制御を
各々独立して行なうものである。
は、アドレス変換を高速に行なうために、記憶部内に部
分空間単位で格納されている複数のアドレス変換テーブ
ルの写しを複数個保持するアドレス変換テーブル保持手
段と、該アドレス変換テーブル保持手段の１つのエント
リにアドレス変換テーブルロード命令により前記アドレ
ス変換テーブルの１つをロードするように制御するロー
ド制御手段と、アドレス変換テーブル保持手段にロード
した前記各アドレス変換テーブルに対応する部分空間を
管理するディレクトリ管理手段とを有し、該ディレクト
リ管理手段に対し、同一ページサイズの部分空間を一つ
の管理単位とし、アドレス変換テーブルのロード制御を
各々独立して行なうものである。
【００１８】また、前記アドレス変換テーブルロード命
令で指示されるページサイズ情報により前記ロード制御
手段を制御し前記アドレス変換テーブル保持手段へアド
レス変換テーブルをロードするものである。
令で指示されるページサイズ情報により前記ロード制御
手段を制御し前記アドレス変換テーブル保持手段へアド
レス変換テーブルをロードするものである。
【００１９】また、前記ディレクトリ管理手段の各エン
トリには部分空間番号が保持されており、該部分空間番
号と前記記憶部へのアクセスのための論理アドレスの部
分空間番号とが一致することを検出する検出手段と、該
検出手段による検出結果にしたがい物理アドレスの生成
を制御するアドレス生成制御手段とを有している。
トリには部分空間番号が保持されており、該部分空間番
号と前記記憶部へのアクセスのための論理アドレスの部
分空間番号とが一致することを検出する検出手段と、該
検出手段による検出結果にしたがい物理アドレスの生成
を制御するアドレス生成制御手段とを有している。
【００２０】
【作用】上記の構成によれば、本発明の情報処理装置に
おいては、アドレス変換テーブル保持手段が記憶部内に
部分空間単位で格納されている複数のアドレス変換テー
ブルの写しを複数個保持し、ロード制御手段によってア
ドレス変換テーブル保持手段の１つのエントリにアドレ
ス変換テーブルロード命令により、アドレス変換テーブ
ルの１つをロードし、これに対応する部分空間をディレ
クトリ管理手段が同一ページサイズごとに独立して管理
するので複数のページサイズによるアドレス変換をダイ
ナミックに行なうことができる。
おいては、アドレス変換テーブル保持手段が記憶部内に
部分空間単位で格納されている複数のアドレス変換テー
ブルの写しを複数個保持し、ロード制御手段によってア
ドレス変換テーブル保持手段の１つのエントリにアドレ
ス変換テーブルロード命令により、アドレス変換テーブ
ルの１つをロードし、これに対応する部分空間をディレ
クトリ管理手段が同一ページサイズごとに独立して管理
するので複数のページサイズによるアドレス変換をダイ
ナミックに行なうことができる。
【００２１】あるいは、アドレス変換テーブルロード命
令で指示されるページサイズ情報によってロード制御手
段が制御されアドレス変換テーブル保持手段へのアドレ
ス変換テーブルのロードが行なわれるのでアドレスのペ
ージサイズごとに、アドレス変換テーブルのロード制御
を独立して行なうことができる。
令で指示されるページサイズ情報によってロード制御手
段が制御されアドレス変換テーブル保持手段へのアドレ
ス変換テーブルのロードが行なわれるのでアドレスのペ
ージサイズごとに、アドレス変換テーブルのロード制御
を独立して行なうことができる。
【００２２】あるいは、検出手段によってディレクトリ
管理手段の各エントリに保持する部分空間番号と、記憶
部へのアクセスする論理アドレスの部分空間番号との一
致を検出し、その結果に従ってアドレス生成制御手段が
物理アドレスの生成を制御するので同時に存在する複数
のページサイズによるアドレスをダイナミックに変換す
ることができる。
管理手段の各エントリに保持する部分空間番号と、記憶
部へのアクセスする論理アドレスの部分空間番号との一
致を検出し、その結果に従ってアドレス生成制御手段が
物理アドレスの生成を制御するので同時に存在する複数
のページサイズによるアドレスをダイナミックに変換す
ることができる。
【００２３】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００２４】図１は、本発明の一実施例である情報処理
装置の構成図である。図において、１は命令発行部、２
はディレクトリ部、３及び６はアドレスレジスタ、４は
アドレス変換バッファ、５は選択器、７は記憶部で構成
される。
装置の構成図である。図において、１は命令発行部、２
はディレクトリ部、３及び６はアドレスレジスタ、４は
アドレス変換バッファ、５は選択器、７は記憶部で構成
される。
【００２５】つぎに動作について説明する。
【００２６】ここで、２つのページサイズを備えたシス
テムについて、まず、アドレス変換バッファ４へのアド
レス変換テーブルのロード処理について説明すると、ア
ドレス変換テーブルロード命令が命令発行部１で発行さ
れると、線１０１を介しディレクトリ部２へＡＴＬＲＱ
が送出され、線１０２を介し制御情報がアドレスレジス
タ３へ、線１０３を介し記憶部７から読み出すためのア
ドレス変換テーブルの先頭アドレスが送出される。線１
０３からのアドレスは、先頭アドレスから＋１加算され
てページ数分連続して命令発行部１から送出される。図
５，図６は、２種類のページサイズに対する論理アドレ
スの構成を示しており、図５は１２８ＫＢのページサイ
ズで、図６は４ＫＢのページサイズであり、アドレス空
間は共に２ＧＢとして示した。
テムについて、まず、アドレス変換バッファ４へのアド
レス変換テーブルのロード処理について説明すると、ア
ドレス変換テーブルロード命令が命令発行部１で発行さ
れると、線１０１を介しディレクトリ部２へＡＴＬＲＱ
が送出され、線１０２を介し制御情報がアドレスレジス
タ３へ、線１０３を介し記憶部７から読み出すためのア
ドレス変換テーブルの先頭アドレスが送出される。線１
０３からのアドレスは、先頭アドレスから＋１加算され
てページ数分連続して命令発行部１から送出される。図
５，図６は、２種類のページサイズに対する論理アドレ
スの構成を示しており、図５は１２８ＫＢのページサイ
ズで、図６は４ＫＢのページサイズであり、アドレス空
間は共に２ＧＢとして示した。
【００２７】また、図７は、アドレス変換テーブルロー
ド命令における制御情報のフォーマットである。
ド命令における制御情報のフォーマットである。
【００２８】アドレスレジスタ３は線３０４を介し、選
択器５へアドレスを送出する。
択器５へアドレスを送出する。
【００２９】ディレクトリ部２は、ＡＴＬＲＱを受ける
と制御情報により、ディレクトリへの登録処理を行な
う。
と制御情報により、ディレクトリへの登録処理を行な
う。
【００３０】図２は本発明のディレクトリ部の詳細を示
す図であり、線１０１からのリクエストはリクエスト制
御部２５４でデコードされ、ＡＴＬＲＱと判断すると線
２００１，２００２を介しＤＲ判定部２１８と選択器２
０９に伝える。
す図であり、線１０１からのリクエストはリクエスト制
御部２５４でデコードされ、ＡＴＬＲＱと判断すると線
２００１，２００２を介しＤＲ判定部２１８と選択器２
０９に伝える。
【００３１】線１０２からの制御情報は選択器２０９と
ディレクトリ２０１−２０８への部分空間番号が、ＤＲ
判定部２１８へはページサイズ指示ビットが送られる。
ディレクトリ２０１−２０８への部分空間番号が、ＤＲ
判定部２１８へはページサイズ指示ビットが送られる。
【００３２】選択器２０９は、線２００２からの信号に
より線１０２からの部分空間番号を選択し、線２００３
を介し図７の部分空間番号部の第５ビットから第１０ビ
ットまでの６ビットを、線２００４を介し、図７の部分
空間番号部の第０ビットから第１０ビットまでの１１ビ
ットをそれぞれ比較器２１０−２１３及び比較器２１４
−２１７に送る。
より線１０２からの部分空間番号を選択し、線２００３
を介し図７の部分空間番号部の第５ビットから第１０ビ
ットまでの６ビットを、線２００４を介し、図７の部分
空間番号部の第０ビットから第１０ビットまでの１１ビ
ットをそれぞれ比較器２１０−２１３及び比較器２１４
−２１７に送る。
【００３３】ここでディレクトリ２０１−２０４及び比
較器２１０−２１３は１２８ＫＢ／ページ用の部分空間
番号を保持するディレクトリ部であり、ディレクトリ２
０５−２０８及び比較器２１４−２１７は４ＫＢ／ペー
ジ用の部分空間番号を保持するディレクトリ部である。
較器２１０−２１３は１２８ＫＢ／ページ用の部分空間
番号を保持するディレクトリ部であり、ディレクトリ２
０５−２０８及び比較器２１４−２１７は４ＫＢ／ペー
ジ用の部分空間番号を保持するディレクトリ部である。
【００３４】比較器２１０はディレクトリ２０１の部分
空間番号と線２００３からの部分空間番号とを比較し結
果をＤＲ判定部２１８へ送出する。同様に比較器２１１
−２１３はディレクトリ２０２−２０４と線２００３と
を比較しＤＲ判定部２１９へ送る。
空間番号と線２００３からの部分空間番号とを比較し結
果をＤＲ判定部２１８へ送出する。同様に比較器２１１
−２１３はディレクトリ２０２−２０４と線２００３と
を比較しＤＲ判定部２１９へ送る。
【００３５】また、比較器２１４はディレクトリ２０５
の部分空間番号と線２００４からの部分空間番号とを比
較し結果をＤＲ判定部２１８へ送出する。同様に比較器
２１５−２１７はディレクトリ２０６−２０８と線２０
０４とを各々比較しＤＲ判定部２１８へ送る。
の部分空間番号と線２００４からの部分空間番号とを比
較し結果をＤＲ判定部２１８へ送出する。同様に比較器
２１５−２１７はディレクトリ２０６−２０８と線２０
０４とを各々比較しＤＲ判定部２１８へ送る。
【００３６】ＤＲ判定部２１８は線２００１からのＡＴ
ＬＲＱ信号によりアドレス変換テーブルへのロード処理
と認識すると線１０２の部分空間をセットするディレク
トリを決定するため線１０２のページサイズ指示ビット
と線２０１３−２０２０による比較器２１０−２１７の
比較結果とにより処理を行なう。
ＬＲＱ信号によりアドレス変換テーブルへのロード処理
と認識すると線１０２の部分空間をセットするディレク
トリを決定するため線１０２のページサイズ指示ビット
と線２０１３−２０２０による比較器２１０−２１７の
比較結果とにより処理を行なう。
【００３７】図３は、本発明の情報処理装置のＤＲ判定
部の詳細図である。図３を参照して、ページサイズ指示
ビットが“０”だと図２の比較器２１０−２１３の結果
で一致し、かつ、図３のＶｂｉｔレジスタ２１９の情報
が線２０５０−２０５３を介しＡＮＤゲート２２０−２
２３で有効であると判断すると、選択器２３４−２３７
及び一致処理部２３２に送られる。
部の詳細図である。図３を参照して、ページサイズ指示
ビットが“０”だと図２の比較器２１０−２１３の結果
で一致し、かつ、図３のＶｂｉｔレジスタ２１９の情報
が線２０５０−２０５３を介しＡＮＤゲート２２０−２
２３で有効であると判断すると、選択器２３４−２３７
及び一致処理部２３２に送られる。
【００３８】一致処理部２３２は、ＡＮＤゲート２２０
−２２３の結果の論理和を生成し、１つでも一致してい
るものがあれば、選択器２３４−２３７の全てにＡＮＤ
ゲート２２０−２２３の結果を選択するように指示し、
さらに、ＡＮＤゲート２２０−２２３のエンコード結果
を線２０７４を介し選択器２４３に送る。ＡＮＤゲート
２２０−２２３の結果で一致するものがない場合は、Ｖ
ｂｉｔレジスタ２１９の各Ｖｂｉｔで無効になっている
ものをプライオリティエンコーダ２２８でエンコード
し、その結果を再びデコーダ２３０でデコードして選択
器２３４−２３７で選択する。選択器２３４−２３７に
より選択された信号は、インバータ２４４で線１０２の
ページサイズ指示信号の反転とＡＮＤゲート２４５−２
４８で論理積をとり線２０２１−２０２４を介し、ディ
レクトリ２０１−２０４へ送られる。ディレクトリ２０
１−２０４は線２０２１−２０２４の指示により線１０
２の部分空間番号をセットし、さらにＶｂｉｔレジスタ
２１９の該当ビットをセットする。
−２２３の結果の論理和を生成し、１つでも一致してい
るものがあれば、選択器２３４−２３７の全てにＡＮＤ
ゲート２２０−２２３の結果を選択するように指示し、
さらに、ＡＮＤゲート２２０−２２３のエンコード結果
を線２０７４を介し選択器２４３に送る。ＡＮＤゲート
２２０−２２３の結果で一致するものがない場合は、Ｖ
ｂｉｔレジスタ２１９の各Ｖｂｉｔで無効になっている
ものをプライオリティエンコーダ２２８でエンコード
し、その結果を再びデコーダ２３０でデコードして選択
器２３４−２３７で選択する。選択器２３４−２３７に
より選択された信号は、インバータ２４４で線１０２の
ページサイズ指示信号の反転とＡＮＤゲート２４５−２
４８で論理積をとり線２０２１−２０２４を介し、ディ
レクトリ２０１−２０４へ送られる。ディレクトリ２０
１−２０４は線２０２１−２０２４の指示により線１０
２の部分空間番号をセットし、さらにＶｂｉｔレジスタ
２１９の該当ビットをセットする。
【００３９】選択器２４３は一致処理部２３２で一致す
るものが検出された時は、線２０７４の結果を選択し、
一致が検出されなかった時は、プライオリティエンコー
ダ２２８の結果を選択し、線２０１を介しアドレス変換
バッファ４へバッファへの書込みアドレスとして送る。
るものが検出された時は、線２０７４の結果を選択し、
一致が検出されなかった時は、プライオリティエンコー
ダ２２８の結果を選択し、線２０１を介しアドレス変換
バッファ４へバッファへの書込みアドレスとして送る。
【００４０】ページサイズ指示ビットが“１”だと、比
較器２１４−２１７の結果で一致し、かつＶｂｉｔレジ
スタ２１９の情報が線２０５４−２０５７を介しＡＮＤ
ゲート２２４−２２７で有効であると判断すると、選択
器２３８−２４１及び一致処理部２３３に送られる。
較器２１４−２１７の結果で一致し、かつＶｂｉｔレジ
スタ２１９の情報が線２０５４−２０５７を介しＡＮＤ
ゲート２２４−２２７で有効であると判断すると、選択
器２３８−２４１及び一致処理部２３３に送られる。
【００４１】一致処理部２３３は、ＡＮＤゲート２２４
−２２７の論理和を生成し、１つでも一致しているもの
があると、選択器２３８−２４１の全てにＡＮＤゲート
２２４−２２７の結果を選択するように指示し、さらに
ＡＮＤゲート２２４−２２７のエンコード結果を線２０
７６を介し選択器２４３に送る。ＡＮＤゲート２２４−
２２７の結果で一致するものがない場合は、Ｖｂｉｔレ
ジスタ２１９の各Ｖｂｉｔで無効になっているものをプ
ライオリティエンコーダ２２９でエンコードし、その結
果を再びデコーダ２３１でデコードして選択器２３８−
２４１で選択する。選択器２３８−２４１で選択された
信号は、線１０２のページサイズ指示信号によりＡＮＤ
ゲート２４９−２５２で論理積をとり線２０２５−２０
２８を介しディレクトリ２０５−２０８へ送られる。
−２２７の論理和を生成し、１つでも一致しているもの
があると、選択器２３８−２４１の全てにＡＮＤゲート
２２４−２２７の結果を選択するように指示し、さらに
ＡＮＤゲート２２４−２２７のエンコード結果を線２０
７６を介し選択器２４３に送る。ＡＮＤゲート２２４−
２２７の結果で一致するものがない場合は、Ｖｂｉｔレ
ジスタ２１９の各Ｖｂｉｔで無効になっているものをプ
ライオリティエンコーダ２２９でエンコードし、その結
果を再びデコーダ２３１でデコードして選択器２３８−
２４１で選択する。選択器２３８−２４１で選択された
信号は、線１０２のページサイズ指示信号によりＡＮＤ
ゲート２４９−２５２で論理積をとり線２０２５−２０
２８を介しディレクトリ２０５−２０８へ送られる。
【００４２】ディレクトリ２０５−２０８は線２０２５
−２０２８の指示により線１０２の部分空間番号をセッ
トし、さらにＶｂｉｔレジスタ２１９の該当ビットをセ
ットする。
−２０２８の指示により線１０２の部分空間番号をセッ
トし、さらにＶｂｉｔレジスタ２１９の該当ビットをセ
ットする。
【００４３】線１０２からのページサイズ指示信号は線
１０１のリクエストが制御部２５３でＡＴＬＲＱと判定
されると選択器２４２で選択され、線２０３Ｒを介しア
ドレス変換バッファ４へ送る。
１０１のリクエストが制御部２５３でＡＴＬＲＱと判定
されると選択器２４２で選択され、線２０３Ｒを介しア
ドレス変換バッファ４へ送る。
【００４４】デコーダ２５３は線１０１からのリクエス
トがＡＴＬＲＱと判断されると線２０２Ｒを介しアドレ
ス変換バッファへのロードリクエストとしてアドレス変
換バッファ４へ送られる。
トがＡＴＬＲＱと判断されると線２０２Ｒを介しアドレ
ス変換バッファへのロードリクエストとしてアドレス変
換バッファ４へ送られる。
【００４５】図４は、本発明の情報処理装置のアドレス
変換バッファの詳細図である。図４から、アドレス変換
バッファ４は、線２０２Ｒ，２０３Ｒの情報にしたが
い、制御部４５１がバッファ４５４（１２８ＫＢ／ペー
ジ側）又はバッファ４５５（４ＫＢ／ページ側）へ書き
込み信号４００４，４００３を送出し、さらに線４００
２を介し、選択器４５２，４５３が、アドレスカウント
レジスタ４５０側を選択するよう制御する。
変換バッファの詳細図である。図４から、アドレス変換
バッファ４は、線２０２Ｒ，２０３Ｒの情報にしたが
い、制御部４５１がバッファ４５４（１２８ＫＢ／ペー
ジ側）又はバッファ４５５（４ＫＢ／ページ側）へ書き
込み信号４００４，４００３を送出し、さらに線４００
２を介し、選択器４５２，４５３が、アドレスカウント
レジスタ４５０側を選択するよう制御する。
【００４６】制御部４５１は、線２０２ＲによりＡＴＬ
ＲＱを受けると線２０３Ｒによるページサイズが１２８
ＫＢ／ページを指していれば、線４００４を介しバッフ
ァ４５４へ書き込み指示を、４ＫＢ／ページを指してい
れば線４００３を介してバッファ４５５への書き込み指
示を行なう。
ＲＱを受けると線２０３Ｒによるページサイズが１２８
ＫＢ／ページを指していれば、線４００４を介しバッフ
ァ４５４へ書き込み指示を、４ＫＢ／ページを指してい
れば線４００３を介してバッファ４５５への書き込み指
示を行なう。
【００４７】バッファ４５４，４５５への書込みデータ
は、選択器５で選択されたアドレスが、アドレスレジス
タ６を介し記憶部７から読み出される。記憶部７から読
み出されたデータは線７０１を介しバッファ４５４，４
５５へ送られる。
は、選択器５で選択されたアドレスが、アドレスレジス
タ６を介し記憶部７から読み出される。記憶部７から読
み出されたデータは線７０１を介しバッファ４５４，４
５５へ送られる。
【００４８】アドレスカウントレジスタ４５０は、８ビ
ットのレジスタで＋１加算機能が付加されており、バッ
ファ４５４，４５５へのデータ書き込みに合わせて
“０”クリアされる。
ットのレジスタで＋１加算機能が付加されており、バッ
ファ４５４，４５５へのデータ書き込みに合わせて
“０”クリアされる。
【００４９】バッファ４５４，４５５は、線４００４，
４００３により書き込み指示を受けると線７０１による
書き込みデータに対し、線２０１Ｒと線４００５による
アドレス及び線２０１Ｒと線４００６によるアドレスで
書き込みを始める。アドレスカウントレジスタ４５０
は、バッファ４５４，４５５への書込みスタートにより
カウントアップを始め、書き込みが終了するまで行な
う。
４００３により書き込み指示を受けると線７０１による
書き込みデータに対し、線２０１Ｒと線４００５による
アドレス及び線２０１Ｒと線４００６によるアドレスで
書き込みを始める。アドレスカウントレジスタ４５０
は、バッファ４５４，４５５への書込みスタートにより
カウントアップを始め、書き込みが終了するまで行な
う。
【００５０】次に通常のメモリアクセスにおける動作を
説明する。
説明する。
【００５１】図１に示した、命令発行部１から記憶部７
へのリードリクエストが発行されると、線１０１を介
し、メモリアクセスリクエスト（ロードリクエスト）が
発行され、線１０３から読み出しアドレスが送出され
る。
へのリードリクエストが発行されると、線１０１を介
し、メモリアクセスリクエスト（ロードリクエスト）が
発行され、線１０３から読み出しアドレスが送出され
る。
【００５２】アドレスレジスタ３は、線１０３からの３
１ビットの論理アドレスを受けると、線３０１を介し論
理アドレスの０−１１ビットをディレクトリ部２へ、線
３０２を介し論理アドレスの６−１８ビットをアドレス
変換バッファ４へ、線３０３を介し論理アドレスの１４
−３０ビットを選択器５へそれぞれ送出する。
１ビットの論理アドレスを受けると、線３０１を介し論
理アドレスの０−１１ビットをディレクトリ部２へ、線
３０２を介し論理アドレスの６−１８ビットをアドレス
変換バッファ４へ、線３０３を介し論理アドレスの１４
−３０ビットを選択器５へそれぞれ送出する。
【００５３】ディレクトリ部２は線１０１のリクエスト
がロードリクエストと判断すると線３０１からのアドレ
スによりディレクトリ２０１−２０８のどこに一致する
部分空間番号があるかを調べる。
がロードリクエストと判断すると線３０１からのアドレ
スによりディレクトリ２０１−２０８のどこに一致する
部分空間番号があるかを調べる。
【００５４】つぎに、図２に示した、リクエスト制御部
２５４は、線１０１からのリクエストがロードリクエス
トと判断すると、線２００２を介し選択器２０９が線３
０１からのアドレスを選択するよう制御する。
２５４は、線１０１からのリクエストがロードリクエス
トと判断すると、線２００２を介し選択器２０９が線３
０１からのアドレスを選択するよう制御する。
【００５５】選択器２０９は、線３０１からのアドレス
のうち、線２００３を介し論理アドレスの０−５ビット
を比較器２１０−２１３へ供給し、線２００４を介し論
理アドレスの０−１１ビットを比較器２１４−２１７へ
供給する。
のうち、線２００３を介し論理アドレスの０−５ビット
を比較器２１０−２１３へ供給し、線２００４を介し論
理アドレスの０−１１ビットを比較器２１４−２１７へ
供給する。
【００５６】比較器２１０−２１３はディレクトリ２０
１−２０４と線２００３のアドレスとの一致チェックを
行ない線２０１３−２０１６を介し結果をＤＲ判定部２
１８へ送る。比較器２１４−２１７はディレクトリ２０
５−２０８と線２００４のアドレスとの一致チェックを
行ない線２０１７−２０２０を介し結果を同じくＤＲ判
定部２１８へ送る。
１−２０４と線２００３のアドレスとの一致チェックを
行ない線２０１３−２０１６を介し結果をＤＲ判定部２
１８へ送る。比較器２１４−２１７はディレクトリ２０
５−２０８と線２００４のアドレスとの一致チェックを
行ない線２０１７−２０２０を介し結果を同じくＤＲ判
定部２１８へ送る。
【００５７】ＤＲ判定部２１８は、線２０１３−２０２
０の一致結果とＶビットレジスタ２１９による有効ビッ
トとをＡＮＤゲート２２０−２２７でそれぞれ論理積を
とりその結果を１２８ＫＢ／ページ側は一致処理部２３
２で処理し、一致したディレクトリのアドレスを線２０
７４を介し選択器２４３へ、また４ＫＢ／ページ側は一
致処理部２３３で処理し、一致したディレクトリのアド
レスを線２０７６を介し選択器２４３へ送る。一致処理
部２３２，２３３の一致結果は線２０７５，２０７７を
介し選択器２４２へ送る。
０の一致結果とＶビットレジスタ２１９による有効ビッ
トとをＡＮＤゲート２２０−２２７でそれぞれ論理積を
とりその結果を１２８ＫＢ／ページ側は一致処理部２３
２で処理し、一致したディレクトリのアドレスを線２０
７４を介し選択器２４３へ、また４ＫＢ／ページ側は一
致処理部２３３で処理し、一致したディレクトリのアド
レスを線２０７６を介し選択器２４３へ送る。一致処理
部２３２，２３３の一致結果は線２０７５，２０７７を
介し選択器２４２へ送る。
【００５８】選択器２４３は一致処理部２３２，２３３
で一致を検出した側のアドレスを選択し線２０１Ｒを介
してアドレス変換バッファ４へ送る。
で一致を検出した側のアドレスを選択し線２０１Ｒを介
してアドレス変換バッファ４へ送る。
【００５９】また選択器２４２は一致処理部２３２，２
３３からの一致結果にしたがい、一致処理部２３２で一
致を検出したら、線２０３Ｒに“０”を、一致処理部２
３３で一致を検出したら、線２０３Ｒに“１”を送出
し、アドレス変換バッファ４へアクセスするページサイ
ズを知らせる。
３３からの一致結果にしたがい、一致処理部２３２で一
致を検出したら、線２０３Ｒに“０”を、一致処理部２
３３で一致を検出したら、線２０３Ｒに“１”を送出
し、アドレス変換バッファ４へアクセスするページサイ
ズを知らせる。
【００６０】つぎに図３に示した、制御部２５３は、線
１０１からのロードリクエストを線２０２Ｒを介しアド
レス変換バッファ４と選択器５へ送る。
１０１からのロードリクエストを線２０２Ｒを介しアド
レス変換バッファ４と選択器５へ送る。
【００６１】アドレス変換バッファ４は、図４に示し
た、線２０２Ｒによるリクエストがロードリクエストと
判断すると、選択器４５２，４５３が線３０２によるア
ドレスを選択するよう制御する。
た、線２０２Ｒによるリクエストがロードリクエストと
判断すると、選択器４５２，４５３が線３０２によるア
ドレスを選択するよう制御する。
【００６２】選択器４５２は線４００２からの制御部４
５１の指示により線３０２からのアドレスのうち、論理
アドレスの６−１３ビットを選択して線４００５を介し
バッファ４５４へ送る。
５１の指示により線３０２からのアドレスのうち、論理
アドレスの６−１３ビットを選択して線４００５を介し
バッファ４５４へ送る。
【００６３】選択器４５３は線４００２からの制御部４
５１の指示により線３０２からのアドレスのうち、論理
アドレスの１１−１８ビットを選択して線４００６を介
しバッファ４５５へ送る。
５１の指示により線３０２からのアドレスのうち、論理
アドレスの１１−１８ビットを選択して線４００６を介
しバッファ４５５へ送る。
【００６４】バッファ４５４は線２０１Ｒによるディレ
クトリのアドレスを上位アドレスとし、線４００５から
のページ番号部のアドレスを下位アドレスとしたバッフ
ァリードアドレスにより読み出し、物理アドレスのペー
ジ番号を線４００７を介し選択器４５６へ送る。
クトリのアドレスを上位アドレスとし、線４００５から
のページ番号部のアドレスを下位アドレスとしたバッフ
ァリードアドレスにより読み出し、物理アドレスのペー
ジ番号を線４００７を介し選択器４５６へ送る。
【００６５】同様に、バッファ４５５は、線２０１Ｒに
よるディレクトリのアドレスを上位アドレスとし、線４
００６からのページ番号部のアドレスを下位アドレスと
したバッファリードアドレスにより読み出し、物理アド
レスのページ番号を線４００８を介し選択器４５６へ送
る。
よるディレクトリのアドレスを上位アドレスとし、線４
００６からのページ番号部のアドレスを下位アドレスと
したバッファリードアドレスにより読み出し、物理アド
レスのページ番号を線４００８を介し選択器４５６へ送
る。
【００６６】選択器４５６は、線２０３Ｒによるページ
サイズが１２８ＫＢ／ページの時、線４００７のページ
番号アドレスを、ページサイズが４ＫＢ／ページの時、
線４００８のページ番号アドレスを選択し、ビットの重
み付けをして線４０１を介し選択器５へ送る。
サイズが１２８ＫＢ／ページの時、線４００７のページ
番号アドレスを、ページサイズが４ＫＢ／ページの時、
線４００８のページ番号アドレスを選択し、ビットの重
み付けをして線４０１を介し選択器５へ送る。
【００６７】図１０，図１１は本発明の情報処理装置の
選択器の詳細図である。
選択器の詳細図である。
【００６８】ここで選択器４５６でのビットの重み付け
は図１０，図１１に示すもので、１２８ＫＢ／ページ時
は、図１０のように線４００７によるページ番号アドレ
スは１１ビットであり、左結めにして右側に“０”が５
ビット、４ＫＢ／ページ時は、図１１のように線４００
８によるページ番号アドレスは１６ビットがそのまま線
４０１に送出される。
は図１０，図１１に示すもので、１２８ＫＢ／ページ時
は、図１０のように線４００７によるページ番号アドレ
スは１１ビットであり、左結めにして右側に“０”が５
ビット、４ＫＢ／ページ時は、図１１のように線４００
８によるページ番号アドレスは１６ビットがそのまま線
４０１に送出される。
【００６９】選択器５は、線２０２Ｒのリクエストでロ
ードリクエスト（ＡＴＬＲＱでない場合）であると、線
４０１からのページ番号と線３０３からのページ内アド
レスを選択してアドレスレジスタ６へ送出する。
ードリクエスト（ＡＴＬＲＱでない場合）であると、線
４０１からのページ番号と線３０３からのページ内アド
レスを選択してアドレスレジスタ６へ送出する。
【００７０】ここで選択器５はＡＴＬＲＱでない場合、
線２０３Ｒからのページサイズ指示信号により、１２８
ＫＢ／ページの時は、線４０１からのアドレス１６ビッ
トのうち左１１ビットを上位アドレスとし、線３０３か
らの論理アドレスの１４−３０を下位アドレスとした物
理アドレス（図８に示す物理アドレスの構成図、及び図
５参照）を生成してアドレスレジスタ６へ送出し、４Ｋ
Ｂ／ページの時は、線４０１からのアドレス１６ビット
全てを上位アドレスとし、線３０３からの論理アドレス
の１９−３０を下位アドレスとした物理アドレス（図９
に示す物理アドレスの構成図、及び図６参照）を生成し
てアドレスレジスタ６へ送出する。
線２０３Ｒからのページサイズ指示信号により、１２８
ＫＢ／ページの時は、線４０１からのアドレス１６ビッ
トのうち左１１ビットを上位アドレスとし、線３０３か
らの論理アドレスの１４−３０を下位アドレスとした物
理アドレス（図８に示す物理アドレスの構成図、及び図
５参照）を生成してアドレスレジスタ６へ送出し、４Ｋ
Ｂ／ページの時は、線４０１からのアドレス１６ビット
全てを上位アドレスとし、線３０３からの論理アドレス
の１９−３０を下位アドレスとした物理アドレス（図９
に示す物理アドレスの構成図、及び図６参照）を生成し
てアドレスレジスタ６へ送出する。
【００７１】アドレスレジスタ６は線５０１による選択
器５からの物理アドレスを記憶部７へ送り線７０１を介
して記憶部７からのロードデータを命令発行部１へ送出
して処理を終了する。
器５からの物理アドレスを記憶部７へ送り線７０１を介
して記憶部７からのロードデータを命令発行部１へ送出
して処理を終了する。
【００７２】これより、ディレクトリ２０１に部分空間
番号“０３(M) ”，ディレクトリ２０２に部分空間番号
“０７(M) ”，ディレクトリ２０５に部分空間番号“０
１１(M) ”がセットされている（アドレス変換バッファ
４には上記３部分空間がロードされている）場合に１２
８ＫＢ／ページの部分空間“０３(M) ”をロードする場
合について説明する。
番号“０３(M) ”，ディレクトリ２０２に部分空間番号
“０７(M) ”，ディレクトリ２０５に部分空間番号“０
１１(M) ”がセットされている（アドレス変換バッファ
４には上記３部分空間がロードされている）場合に１２
８ＫＢ／ページの部分空間“０３(M) ”をロードする場
合について説明する。
【００７３】ここで数字の後の（Ｍ）は１６進数を示
す。また（Ｂ）は２進数を示す。
す。また（Ｂ）は２進数を示す。
【００７４】命令発行部１から線１０１を介しディレク
トリ部２にＡＴＬＲＱが発行されると、同時に線１０２
を介し制御情報を送出する。この時制御情報は、“００
６(M) ”で送出される。さらに線１０３を介し、記憶部
７にあるアドレス変換テーブルを読み出すためのロード
アドレスをアドレスレジスタ３へ送出する。
トリ部２にＡＴＬＲＱが発行されると、同時に線１０２
を介し制御情報を送出する。この時制御情報は、“００
６(M) ”で送出される。さらに線１０３を介し、記憶部
７にあるアドレス変換テーブルを読み出すためのロード
アドレスをアドレスレジスタ３へ送出する。
【００７５】ディレクトリ部２は、線１０１からのリク
エストがＡＴＬＲＱと判定すると線２０２Ｒを介しアド
レス変換バッファ４及び選択器５にそのリクエストを送
出する。
エストがＡＴＬＲＱと判定すると線２０２Ｒを介しアド
レス変換バッファ４及び選択器５にそのリクエストを送
出する。
【００７６】また、線１０２からの制御情報にしたが
い、線２０３Ｒを介しページサイズ指示ビットの値
“０”（すなわち１２８ＫＢ／ページ指定）をアドレス
変換バッファ４及び選択器５に送る。
い、線２０３Ｒを介しページサイズ指示ビットの値
“０”（すなわち１２８ＫＢ／ページ指定）をアドレス
変換バッファ４及び選択器５に送る。
【００７７】ディレクトリの決定は、線１０２からの
“００６(M) ”により部分空間番号“０３(M) ”と判定
し、選択器２０９を介し、比較器２１０−２１３へ送ら
れ、ディレクトリ２０１−２０４の各々と比較する。比
較器２１０はディレクトリ２０１の部分空間番号“０３
(M) ”と制御情報からの部分空間番号“０３(M) ”とを
比較し、一致のため線２０１３を介し“１”を、同様に
ディレクトリ２０２−２０４とも比較器２１１−２１３
で比較し各々が不一致のため線２０１４−２０１６を介
し“０”をＤＲ判定部２１８へ送る。ＤＲ判定部２１８
は線２０１３−２０１６の比較結果とＶｂｉｔレジスタ
２１９のＶビット情報“１１００１０００(B) ”をＡＮ
Ｄゲート２２０−２２３で論理積をとり線２０５３へは
“１”、線２０５４−２０５６へは“０”を送出し、一
致処理部２３２でディレクトリ２０１の部分空間番号と
一致することを判定し、線２０７４を介し“００(B) ”
を選択器２４３へ送りさらに線２０１Ｒを介しアドレス
変換バッファ４へ供給する。
“００６(M) ”により部分空間番号“０３(M) ”と判定
し、選択器２０９を介し、比較器２１０−２１３へ送ら
れ、ディレクトリ２０１−２０４の各々と比較する。比
較器２１０はディレクトリ２０１の部分空間番号“０３
(M) ”と制御情報からの部分空間番号“０３(M) ”とを
比較し、一致のため線２０１３を介し“１”を、同様に
ディレクトリ２０２−２０４とも比較器２１１−２１３
で比較し各々が不一致のため線２０１４−２０１６を介
し“０”をＤＲ判定部２１８へ送る。ＤＲ判定部２１８
は線２０１３−２０１６の比較結果とＶｂｉｔレジスタ
２１９のＶビット情報“１１００１０００(B) ”をＡＮ
Ｄゲート２２０−２２３で論理積をとり線２０５３へは
“１”、線２０５４−２０５６へは“０”を送出し、一
致処理部２３２でディレクトリ２０１の部分空間番号と
一致することを判定し、線２０７４を介し“００(B) ”
を選択器２４３へ送りさらに線２０１Ｒを介しアドレス
変換バッファ４へ供給する。
【００７８】ここでディレクトリ２０１，２０５が一致
していればアドレス“００(B) ”が、ディレクトリ２０
２，２０６が一致していたらアドレス“０１(B) ”、デ
ィレクトリ２０３，２０７だと“１０(B) ”、ディレク
トリ２０４，２０８だと“１１(B) ”がそれぞれ線２０
７４又は線２０７６を介して選択器２４３へ送られる。
していればアドレス“００(B) ”が、ディレクトリ２０
２，２０６が一致していたらアドレス“０１(B) ”、デ
ィレクトリ２０３，２０７だと“１０(B) ”、ディレク
トリ２０４，２０８だと“１１(B) ”がそれぞれ線２０
７４又は線２０７６を介して選択器２４３へ送られる。
【００７９】また、もし、前記比較器２１０−２１３及
びＡＮＤゲート２２０−２２３の結果により一致処理部
２３２で一致が検出されなければ（この場合、ディレク
トリ２０１の部分空間番号が“１１(M) ”としたら発生
する）、Ｖｂｉｔレジスタ２１９のＶビット情報の１２
８ＫＢ／ページ側が線２０５０−２０５３を介し、各々
“１”，“１”，“０”，“０”をプライオリティエン
コーダ２２８でＶｂｉｔが“０”になっているディレク
トリで一番若い番号のもの、この場合ディレクトリ２０
３が選ばれアドレス“１０(B) ”が線２０８６を介し選
択器２４３で選択される。
びＡＮＤゲート２２０−２２３の結果により一致処理部
２３２で一致が検出されなければ（この場合、ディレク
トリ２０１の部分空間番号が“１１(M) ”としたら発生
する）、Ｖｂｉｔレジスタ２１９のＶビット情報の１２
８ＫＢ／ページ側が線２０５０−２０５３を介し、各々
“１”，“１”，“０”，“０”をプライオリティエン
コーダ２２８でＶｂｉｔが“０”になっているディレク
トリで一番若い番号のもの、この場合ディレクトリ２０
３が選ばれアドレス“１０(B) ”が線２０８６を介し選
択器２４３で選択される。
【００８０】一致処理部２３２へ送られた比較結果は、
選択器２３４−２３７で選択されＡＮＤゲート２４５で
イネーブルされて、ディレクトリ２０１−２０４に対し
てのセット信号として“１”，“０”，“０”，“０”
が送出される。ディレクトリ２０１−２０４は線２０２
１−２０２４より送られたセット信号によりディレクト
リ２０１がイネーブルされて部分空間番号“０３(M) ”
がセットされる（この場合は同じ値をセットすることに
なる）。さらに、Ｖビット２１９は線２０２１からのセ
ット信号により“１”がセットされる（この場合は、デ
ィレクトリ２０１と同じ（前の状態である“１”をセッ
トすることになる））。
選択器２３４−２３７で選択されＡＮＤゲート２４５で
イネーブルされて、ディレクトリ２０１−２０４に対し
てのセット信号として“１”，“０”，“０”，“０”
が送出される。ディレクトリ２０１−２０４は線２０２
１−２０２４より送られたセット信号によりディレクト
リ２０１がイネーブルされて部分空間番号“０３(M) ”
がセットされる（この場合は同じ値をセットすることに
なる）。さらに、Ｖビット２１９は線２０２１からのセ
ット信号により“１”がセットされる（この場合は、デ
ィレクトリ２０１と同じ（前の状態である“１”をセッ
トすることになる））。
【００８１】アドレスレジスタ３のアドレスは線３０４
を介し選択器５で線２０２Ｒの指示により選択され、ア
ドレスレジスタ６を介し記憶部７へ送出される。
を介し選択器５で線２０２Ｒの指示により選択され、ア
ドレスレジスタ６を介し記憶部７へ送出される。
【００８２】記憶部７はアドレスレジスタ６のアドレス
によりアドレス変換情報を読み出し、線７０１を介して
アドレス変換バッファ４へ送出する。
によりアドレス変換情報を読み出し、線７０１を介して
アドレス変換バッファ４へ送出する。
【００８３】アドレス変換バッファ４は、記憶部７から
アドレス変換情報が送られて来ると、アドレスカウント
レジスタ４５０をリセットする。
アドレス変換情報が送られて来ると、アドレスカウント
レジスタ４５０をリセットする。
【００８４】制御部４５１は、線２０２ＲによるＡＴＬ
ＲＱと線２０３Ｒによるページサイズの“０”信号によ
り、線４００４に対しバッファ４５４への書込み許可信
号を送出し、線２０１Ｒのアドレス“００(B) ”を上位
アドレス、選択器４５２で選択されたアドレスカウント
レジスタ４５０のアドレス“００００００００(B) ”を
下位アドレスとしたアドレス“０００(M) ”をスタート
アドレスとしてバッファ４５４へ線７０１によるアドレ
ス変換情報の書き込みを行なう。バッファ４５４への書
き込みは“０００(M) ”をスタートアドレスとし、“０
ＦＦ(M) ”まで書き込む。これで処理を終了する。
ＲＱと線２０３Ｒによるページサイズの“０”信号によ
り、線４００４に対しバッファ４５４への書込み許可信
号を送出し、線２０１Ｒのアドレス“００(B) ”を上位
アドレス、選択器４５２で選択されたアドレスカウント
レジスタ４５０のアドレス“００００００００(B) ”を
下位アドレスとしたアドレス“０００(M) ”をスタート
アドレスとしてバッファ４５４へ線７０１によるアドレ
ス変換情報の書き込みを行なう。バッファ４５４への書
き込みは“０００(M) ”をスタートアドレスとし、“０
ＦＦ(M) ”まで書き込む。これで処理を終了する。
【００８５】次に上記ディレクトリ環境において、論理
アドレス“０１１Ａ００Ｆ０(M) ”による記憶部７への
ロード命令について説明する。
アドレス“０１１Ａ００Ｆ０(M) ”による記憶部７への
ロード命令について説明する。
【００８６】命令発行部１から線１０１を介しディレク
トリ部２へロードリクエストが発行されると同時に論理
アドレス“０１１Ａ００Ｆ０(M) ”が線１０３を介しア
ドレスレジスタ３にセットされる。
トリ部２へロードリクエストが発行されると同時に論理
アドレス“０１１Ａ００Ｆ０(M) ”が線１０３を介しア
ドレスレジスタ３にセットされる。
【００８７】アドレスレジスタ３は、線３０１を介し、
論理アドレスの上位１１ビットである“０１１(M) ”
を、線３０２を介し、“１１Ａ０(M) ”が、線３０３を
介し、“０００Ｆ０(M) ”がそれぞれ送出される。
論理アドレスの上位１１ビットである“０１１(M) ”
を、線３０２を介し、“１１Ａ０(M) ”が、線３０３を
介し、“０００Ｆ０(M) ”がそれぞれ送出される。
【００８８】ディレクトリ部２は、命令発行部１からロ
ードリクエストが発行されると、線３０１からのアドレ
ス“０１１(M) ”を選択器２０９で選択し、線２００３
へはアドレスの上位６ビットである“０２(M) ”が、線
２００４へは全アドレス“０１１(M) ”が送出され、そ
れぞれ、比較器２１０−２１７でディレクトリ２０１−
２０８と比較される。
ードリクエストが発行されると、線３０１からのアドレ
ス“０１１(M) ”を選択器２０９で選択し、線２００３
へはアドレスの上位６ビットである“０２(M) ”が、線
２００４へは全アドレス“０１１(M) ”が送出され、そ
れぞれ、比較器２１０−２１７でディレクトリ２０１−
２０８と比較される。
【００８９】ここでは、比較器２１４によりディレクト
リ２０５の“０１１(M) ”と線２００４からの“０１１
(M) ”とが一致することを検出し、線２０１７を介しＤ
Ｒ判定部２１８へ報告される。したがって、線２０１３
−２０２０を介して報告される比較器２１０−２１７の
値は、“０”，“０”，“０”，“０”，“１”，
“０”，“０”，“０”となる。
リ２０５の“０１１(M) ”と線２００４からの“０１１
(M) ”とが一致することを検出し、線２０１７を介しＤ
Ｒ判定部２１８へ報告される。したがって、線２０１３
−２０２０を介して報告される比較器２１０−２１７の
値は、“０”，“０”，“０”，“０”，“１”，
“０”，“０”，“０”となる。
【００９０】ＤＲ判定部２１８は、線２０１３−２０２
０の信号を受けるとＶｂｉｔレジスタ２１９のＶビット
情報と各々ＡＮＤゲート２２０−２２７と論理積をと
り、線２０５８−２０６１に対しては“０”，“０”，
“０”，“０”を送出し、一致処理部２３２へ送り、線
２０６２−２０６５に対しては“１”，“０”，
“０”，“０”を送出し、一致処理部２３３へ送る。
０の信号を受けるとＶｂｉｔレジスタ２１９のＶビット
情報と各々ＡＮＤゲート２２０−２２７と論理積をと
り、線２０５８−２０６１に対しては“０”，“０”，
“０”，“０”を送出し、一致処理部２３２へ送り、線
２０６２−２０６５に対しては“１”，“０”，
“０”，“０”を送出し、一致処理部２３３へ送る。
【００９１】一致処理部２３２ではディレクトリ２０１
−２０４のどれもが一致していないことを検出し、線２
０７５に“０”を送出し、一致処理部２３３では、ディ
レクトリ２０５で一致して、ディレクトリ２０６−２０
８では一致していないことを検出し、線２０７７へはデ
ィレクトリ２０５の一致により、一致信号“１”を送出
し、線２０７６には、ディレクトリ２０５のアドレスに
なる“００(B) ”を送出する。選択器２４２は線２０７
７による一致信号にしたがい、ページサイズが４ＫＢ／
ページのアドレスであると判定し、線２０３Ｒに“１”
を、また、選択器２４３は線２０７６からのアドレス
“００(B)”を選択して線２０１Ｒを介し、各々、アド
レス変換バッファ４へ送出する。
−２０４のどれもが一致していないことを検出し、線２
０７５に“０”を送出し、一致処理部２３３では、ディ
レクトリ２０５で一致して、ディレクトリ２０６−２０
８では一致していないことを検出し、線２０７７へはデ
ィレクトリ２０５の一致により、一致信号“１”を送出
し、線２０７６には、ディレクトリ２０５のアドレスに
なる“００(B) ”を送出する。選択器２４２は線２０７
７による一致信号にしたがい、ページサイズが４ＫＢ／
ページのアドレスであると判定し、線２０３Ｒに“１”
を、また、選択器２４３は線２０７６からのアドレス
“００(B)”を選択して線２０１Ｒを介し、各々、アド
レス変換バッファ４へ送出する。
【００９２】アドレス変換バッファ４は、制御部４５１
により、線２０２Ｒからのロードリクエストと線２０３
Ｒからの４ＫＢ／ページのページサイズによるアクセス
であることを判定し、線４００２を介し選択器４５２，
４５３が線３０２を選択するように制御する。
により、線２０２Ｒからのロードリクエストと線２０３
Ｒからの４ＫＢ／ページのページサイズによるアクセス
であることを判定し、線４００２を介し選択器４５２，
４５３が線３０２を選択するように制御する。
【００９３】線３０２を介して送られたアドレス“１１
Ａ０(M) ”のうち選択器４５２からは、１２８ＫＢ／ペ
ージのページ番号にあたる“８Ｄ(M) ”がバッファ４５
４へのリードアドレスの下位８ビットとし、選択器４５
３からは、４ＫＢ／ページのページ番号にあたる“Ａ０
(M) ”がバッファ４５５へのリードアドレスの下位８ビ
ットとし、それぞれ送出される。
Ａ０(M) ”のうち選択器４５２からは、１２８ＫＢ／ペ
ージのページ番号にあたる“８Ｄ(M) ”がバッファ４５
４へのリードアドレスの下位８ビットとし、選択器４５
３からは、４ＫＢ／ページのページ番号にあたる“Ａ０
(M) ”がバッファ４５５へのリードアドレスの下位８ビ
ットとし、それぞれ送出される。
【００９４】バッファ４５４は、線２０１Ｒからのアド
レス“００(B) ”と選択器４５２からのアドレス“８Ｄ
(M) ”により“０８Ｄ(M) ”の１０ビットのリードアド
レスとしてアドレス変換による物理ページ番号を読み出
す。ここで“０８Ｄ(M) ”に対するバッファ４５４から
のアドレス変換情報は“０Ｂ０(M) ”とする。
レス“００(B) ”と選択器４５２からのアドレス“８Ｄ
(M) ”により“０８Ｄ(M) ”の１０ビットのリードアド
レスとしてアドレス変換による物理ページ番号を読み出
す。ここで“０８Ｄ(M) ”に対するバッファ４５４から
のアドレス変換情報は“０Ｂ０(M) ”とする。
【００９５】バッファ４５５は、線２０１Ｒからのアド
レス“００(B) ”と選択器４５３からのアドレス“Ａ０
(M) ”により“０Ａ０(M) ”の１０ビットのリードアド
レスとしてアドレス変換による物理ページ番号を読み出
す。ここで、“０Ａ０(M) ”に対するバッファ４５５か
らのアドレス変換情報は“１０１Ｂ(M) ”とする。
レス“００(B) ”と選択器４５３からのアドレス“Ａ０
(M) ”により“０Ａ０(M) ”の１０ビットのリードアド
レスとしてアドレス変換による物理ページ番号を読み出
す。ここで、“０Ａ０(M) ”に対するバッファ４５５か
らのアドレス変換情報は“１０１Ｂ(M) ”とする。
【００９６】選択器４５６は、線２０３Ｒによる“１”
信号により４ＫＢ／ページのアドレス変換を行なうため
のバッファ４５５からの“１０１Ｂ(M) ”を選択し、線
４０１を介し選択器５へ送出する。
信号により４ＫＢ／ページのアドレス変換を行なうため
のバッファ４５５からの“１０１Ｂ(M) ”を選択し、線
４０１を介し選択器５へ送出する。
【００９７】選択器５は、線４０１からのアドレス変換
バッファ４からの読み出しデータである物理ページ番号
“１０１Ｂ(M) ”と線３０３からのページ内アドレスの
４ＫＢ／ページに対応する“０Ｆ０(M) ”を選択し、ア
ドレスレジスタ６に物理アドレスとして“１０１Ｂ０Ｆ
０(M) ”をセットし、記憶部７へ送出する。
バッファ４からの読み出しデータである物理ページ番号
“１０１Ｂ(M) ”と線３０３からのページ内アドレスの
４ＫＢ／ページに対応する“０Ｆ０(M) ”を選択し、ア
ドレスレジスタ６に物理アドレスとして“１０１Ｂ０Ｆ
０(M) ”をセットし、記憶部７へ送出する。
【００９８】記憶部７はアドレスレジスタ６からの物理
アドレスでデータを読み出し、線７０１を介して命令発
行部１へロードデータを送出して処理を終了する。
アドレスでデータを読み出し、線７０１を介して命令発
行部１へロードデータを送出して処理を終了する。
【００９９】
【発明の効果】以上説明したように本発明は、複数のペ
ージサイズの異なるアドレスをそれぞれ独立して管理
し、それぞれのページサイズによるアドレス変換をダイ
ナミックに行なえることにより、データ量に適したペー
ジサイズを使用することができ、メモリ空間を有効に使
用することができ、さらに、仮想計算機を実現する上で
の、マルチＯＳによるページサイズの異なるアドレスの
変換に対しても容易に対処することができる効果があ
る。
ージサイズの異なるアドレスをそれぞれ独立して管理
し、それぞれのページサイズによるアドレス変換をダイ
ナミックに行なえることにより、データ量に適したペー
ジサイズを使用することができ、メモリ空間を有効に使
用することができ、さらに、仮想計算機を実現する上で
の、マルチＯＳによるページサイズの異なるアドレスの
変換に対しても容易に対処することができる効果があ
る。
【図１】本発明の一実施例である情報処理装置の構成図
である。
である。
【図２】本発明の情報処理装置におけるディレクトリ部
の詳細図である。
の詳細図である。
【図３】本発明の情報処理装置におけるＤＲ判定部の詳
細図である。
細図である。
【図４】本発明の情報処理装置におけるアドレス変換バ
ッファの詳細図である。
ッファの詳細図である。
【図５】本発明の１２８ＫＢ／ページサイズに対する論
理アドレスの構成図である。
理アドレスの構成図である。
【図６】本発明の４ＫＢ／ページサイズに対する論理ア
ドレスの構成図である。
ドレスの構成図である。
【図７】本発明のアドレス変換テーブルロード命令にお
ける制御情報のフォーマットである。
ける制御情報のフォーマットである。
【図８】本発明の１２８ＫＢ／ページサイズに対する物
理アドレスの構成図である。
理アドレスの構成図である。
【図９】本発明の４ＫＢ／ページサイズに対する物理ア
ドレスの構成図である。
ドレスの構成図である。
【図１０】本発明の１２８ＫＢ／ページ時の選択器の詳
細図である。
細図である。
【図１１】本発明の４ＫＢ／ページ時の選択器の詳細図
である。
である。
【図１２】従来の情報処理装置の構成図である。
１ 命令発行部 ２ ディレクトリ部 ３，６ アドレスレジスタ ４ アドレス変換バッファ ５，２０９，２３４−２４１，２４２，２４３，４５
２，４５３， ４５６ 選択器 ７ 記憶部 ２０１−２０８ ディレクトリ ２１０−２１７ 比較器 ２１８ ＤＲ判定部 ２５４ リクエスト制御部 ２１９ Ｖｂｉｔレジスタ ２２０−２２７，２４５−２５２ ＡＮＤゲート ２２８，２２９ プライオリティエンコーダ ２３０，２３１，２５３ デコーダ ２３２，２３３ 一致処理部 ４５０ アドレスカウントレジスタ ４５１ 制御部 ４５４，４５５ バッファ
２，４５３， ４５６ 選択器 ７ 記憶部 ２０１−２０８ ディレクトリ ２１０−２１７ 比較器 ２１８ ＤＲ判定部 ２５４ リクエスト制御部 ２１９ Ｖｂｉｔレジスタ ２２０−２２７，２４５−２５２ ＡＮＤゲート ２２８，２２９ プライオリティエンコーダ ２３０，２３１，２５３ デコーダ ２３２，２３３ 一致処理部 ４５０ アドレスカウントレジスタ ４５１ 制御部 ４５４，４５５ バッファ
Claims (3)
- 【請求項１】 部分空間番号、論理ページ番号及びペー
ジ内アドレスで構成された論理アドレスを、物理ページ
番号と前記ページ内アドレスで構成される物理アドレス
に変換するアドレス変換機能を備え、かつ、１つ以上の
ページサイズにより記憶部へのアクセスを行なう情報処
理装置において、 前記アドレス変換を高速に行なうために、前記記憶部内
に前記部分空間単位で格納されている複数のアドレス変
換テーブルの写しをページサイズに応じて各々複数個保
持するアドレス変換テーブル保持手段と、 該アドレス変換テーブル保持手段の内の１つにアドレス
変換テーブルロード命令により前記アドレス変換テーブ
ルの１つをロードするように制御するロード制御手段
と、 前記アドレス変換テーブル保持手段にロードした前記各
アドレス変換テーブルに対応する部分空間を管理するデ
ィレクトリ管理手段とを有し、 該ディレクトリ管理手段に対し、同一ページサイズの部
分空間を一つの管理単位とし、アドレス変換テーブルの
ロード制御を各々独立して行なうことを特徴とする情報
処理装置。 - 【請求項２】 前記アドレス変換テーブルロード命令で
指示されるページサイズ情報により前記ロード制御手段
を制御し、前記アドレス変換テーブル保持手段へアドレ
ス変換テーブルをロードする請求項１記載の情報処理装
置。 - 【請求項３】 前記ディレクトリ管理手段の各エントリ
には部分空間番号が保持されており、該部分空間番号と
前記記憶部へのアクセスのための論理アドレスの部分空
間番号とが一致することを検出する検出手段と、 該検出手段による検出結果にしたがい物理アドレスの生
成を制御するアドレス生成制御手段とを有することを特
徴とする請求項１記載の情報処理装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3268328A JPH0581133A (ja) | 1991-09-19 | 1991-09-19 | 情報処理装置 |
| DE1992609757 DE69209757T2 (de) | 1991-09-19 | 1992-09-18 | Datenverarbeitungseinrichtung mit Adressübersetzung für verschiedene Seitengrössen |
| EP92116015A EP0533190B1 (en) | 1991-09-19 | 1992-09-18 | Data processing system with address translation function for different page sizes |
| CA 2078635 CA2078635A1 (en) | 1991-09-19 | 1992-09-18 | Data processing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3268328A JPH0581133A (ja) | 1991-09-19 | 1991-09-19 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0581133A true JPH0581133A (ja) | 1993-04-02 |
Family
ID=17457021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3268328A Pending JPH0581133A (ja) | 1991-09-19 | 1991-09-19 | 情報処理装置 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0533190B1 (ja) |
| JP (1) | JPH0581133A (ja) |
| CA (1) | CA2078635A1 (ja) |
| DE (1) | DE69209757T2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05165715A (ja) * | 1991-12-12 | 1993-07-02 | Nec Corp | 情報処理装置 |
| US8285920B2 (en) | 2010-07-09 | 2012-10-09 | Nokia Corporation | Memory device with dynamic controllable physical logical mapping table loading |
| US8417912B2 (en) | 2010-09-03 | 2013-04-09 | International Business Machines Corporation | Management of low-paging space conditions in an operating system |
| US9424155B1 (en) | 2016-01-27 | 2016-08-23 | International Business Machines Corporation | Use efficiency of platform memory resources through firmware managed I/O translation table paging |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03191449A (ja) * | 1989-12-21 | 1991-08-21 | Koufu Nippon Denki Kk | 情報処理装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3938100A (en) * | 1974-06-07 | 1976-02-10 | Control Data Corporation | Virtual addressing apparatus for addressing the memory of a computer utilizing associative addressing techniques |
| US4376297A (en) * | 1978-04-10 | 1983-03-08 | Signetics Corporation | Virtual memory addressing device |
| JPS622338A (ja) * | 1985-06-27 | 1987-01-08 | Nec Corp | 情報処理装置 |
| US5058003A (en) * | 1988-12-15 | 1991-10-15 | International Business Machines Corporation | Virtual storage dynamic address translation mechanism for multiple-sized pages |
-
1991
- 1991-09-19 JP JP3268328A patent/JPH0581133A/ja active Pending
-
1992
- 1992-09-18 EP EP92116015A patent/EP0533190B1/en not_active Expired - Lifetime
- 1992-09-18 CA CA 2078635 patent/CA2078635A1/en not_active Abandoned
- 1992-09-18 DE DE1992609757 patent/DE69209757T2/de not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03191449A (ja) * | 1989-12-21 | 1991-08-21 | Koufu Nippon Denki Kk | 情報処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0533190A2 (en) | 1993-03-24 |
| EP0533190A3 (en) | 1993-04-21 |
| DE69209757T2 (de) | 1996-08-08 |
| DE69209757D1 (de) | 1996-05-15 |
| EP0533190B1 (en) | 1996-04-10 |
| CA2078635A1 (en) | 1993-03-20 |
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