JPH11203252A

JPH11203252A - 並列プロセッサおよびメモリ制御方法

Info

Publication number: JPH11203252A
Application number: JP10006998A
Authority: JP
Inventors: Yoshihiko Imamura; 義彦今村
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1998-01-16
Filing date: 1998-01-16
Publication date: 1999-07-30

Abstract

(57)【要約】【課題】高い演算性能を発揮できる並列プロセッサを
提供する。【解決手段】コモンバス２２に接続されたプロセッサ
エレメントから要求されたサブページが共有メモリ２４
のサブバンク４１〜４４の何れかにも記憶されていない
場合に、当該要求のあったサブページを含む連続したア
ドレスを持つ複数のサブページからなるページを、外部
アクセスバス２６を介してメインメモリから読み出し、
例えばサブバンク４１〜４４のバンク８０₁に記憶す
る。その後、当該要求があったサブページをコモンバス
２２を介して、要求を発したプロセッサエレメントに出
力する。

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】本発明は、複数のプロセッサ
エレメントおよび共有メモリがコモンバスを介して接続
された並列プロセッサおよびメモリ制御方法に関する。

【０００２】

【従来の技術】近年、プログラム中の同時に実行可能な
複数の命令を１チップ内に組み込まれた複数のプロセッ
サエレメント（ＰＥ）で並列に実行し、プログラム全体
の実行時間の短縮を図る並列プロセッサの開発が行われ
ている。このような並列プロセッサのアーキテクチャと
して種々のものが提案されているが、それらの一つとし
て、１組のコモンバス（共有バス）に、複数のプロセッ
サエレメントおよび共有メモリを接続したものがある。

【０００３】図６は、従来の一般的な並列プロセッサ１
のシステム構成図である。図６に示すように、並列プロ
セッサ１は、１チップ内にコモンバス２、ｎ個のプロセ
ッサエレメント３₁〜３_n、共有メモリ４およびバスユ
ニット５が組み込まれており、コモンバス２にプロセッ
サエレメント３₁〜３_n、共有メモリ４およびバスユニ
ット５が接続されている。また、バスユニット５は、外
部のチップインタフェース６を介してメインメモリ７に
接続されている。また、共有メモリ４のメモリセル領域
４ａには、１個のデータポートＩ／Ｏが備えられてい
る。並列プロセッサ１では、プロセッサエレメント３₁
〜３_nが、共有メモリ４に記憶されているデータにアク
セスするときに、コモンバス２およびデータポートＩ／
Ｏを介してデータが伝送される。

【０００４】

【発明が解決しようとする課題】しかしながら、上述し
た並列プロセッサ１では、プロセッサエレメント３₁〜
３_nと共有メモリ４との間のデータ転送および共有メモ
リ４とメインメモリ７との間のデータ転送が共にコモン
バス２を介して行われ、しかも、共有メモリ４のメモリ
セル領域４ａが１個のデータポートＩ／Ｏしか備えてい
ないため、以下に示すような理由から、プロセッサエレ
メント３₁〜３_nの待ち時間が長くなる可能性が高いと
いう問題がある。すなわち、共有メモリ４にページフォ
ルトが発生し、共有メモリ４とメインメモリ７との間で
ページの入れ替えを行っている間は、コモンバス２が使
用中であるため、プロセッサエレメント３₁〜３_nは共
有メモリ４にアクセスできない。従って、プロセッサエ
レメント３₁〜３_nから共有メモリ４に対してのアクセ
ス要求は、ページ入れ替え処理が終了するまで待たされ
てしまい、並列プロセッサ１の演算性能が低下してしま
う。

【０００５】このような問題を解決するために、図７に
示すように、共有メモリ４のメモリセル領域４ｂに複数
個のデータポートＩ／Ｏ（１）〜Ｉ／Ｏ（ｋ）を設ける
ことが考えられる。これらのデータポートは、それぞれ
対応するコモンバス１０に接続されている。しかしなが
ら、共有メモリ４に複数のデータポートを設けると、メ
モリセル領域４ｂの面積が大幅に増大し、並列プロセッ
サ１に要求されるチップ面積との関係で、共有メモリ４
のメモリ容量を削減しなければならない。その結果、共
有メモリ４に十分なメモリ容量を持たせることができ
ず、ページフォルトの発生頻度が高くなり、並列プロセ
ッサ１の演算性能を低下させてしまうという問題が生じ
る。

【０００６】本発明は上述した従来技術の問題点に鑑み
てなされ、高い演算性能を発揮できる並列プロセッサお
よびメモリ制御方法を提供することを目的とする。

【０００７】

【課題を解決するための手段】上述した従来技術の問題
点を解決し、上述した目的を達成するために、本発明の
並列プロセッサは、それぞれ単数または複数のサブペー
ジを記憶する内部メモリを備え、当該内部メモリに記憶
されたデータを用いて演算処理を行う複数のプロセッサ
エレメントと、前記複数のプロセッサエレメントと接続
された第１のバスと、外部メモリと接続された第２のバ
スと、前記第１のバスおよび前記第２のバスの双方に接
続された共有メモリとを有し、前記共有メモリは、それ
ぞれサブページを記憶する複数のサブバンクからなる記
憶領域を持つ記憶手段と、前記複数のサブバンクと、前
記第１のバスおよび第２のバスのうち選択した一方とを
接続する選択手段と、前記プロセッサエレメントから要
求があったサブページが前記複数のサブバンクに記憶さ
れている場合に、当該要求があったサブページを前記第
１のバスを介して要求があったプロセッサエレメントに
転送し、前記プロセッサエレメントから要求があったサ
ブページが前記複数のサブバンクに記憶されていない場
合に、前記要求のあったサブページを含む連続したアド
レスを持つ複数のサブページからなるページを、前記第
２のバスを介して前記外部メモリから読み出して前記複
数のサブバンクに記憶する制御手段とを有する。

【０００８】本発明の並列プロセッサでは、プロセッサ
エレメントが演算処理を実行中に、必要なデータを含む
サブページが内部メモリに記憶されていないと判断する
と、プロセッサエレメントは当該サブページを共有メモ
リに要求する。共有メモリの制御手段は、当該要求があ
ったサブページが複数のサブバンクの何れかに記憶され
ているか否かを判断し、記憶されていると判断した場合
には、選択手段によって当該サブページが記憶されてい
るサブバンクと第１のバスとを接続し、当該要求があっ
たサブページを前記第１のバスを介して要求があったプ
ロセッサエレメントの内部メモリに転送して記憶する。
その後、プロセッサエレメントは、内部メモリにアクセ
スを行って、要求したサブページのデータを演算処理に
用いる。一方、制御手段は、プロセッサエレメントから
要求があったサブページが前記複数のサブバンクの何れ
にも記憶されていないと判断した場合に、選択手段によ
って前記複数のサブバンクと第２のバスとを接続させ、
前記要求のあったサブページを含む連続したアドレスを
持つ複数のサブページからなるページを、前記外部メモ
リから読み出して前記第２のバスを介して複数のサブバ
ンクに記憶する。その後、制御手段は、選択手段によっ
て、プロセッサエレメントから要求があったサブページ
が記憶されているサブバンクと第１のバスとを接続さ
せ、前記要求があったサブページを第１のバスを介して
要求を出したプロセッサエレメントに転送する。

【０００９】また、本発明の並列プロセッサは、好まし
くは、前記共有メモリと前記プロセッサエレメントとの
間で転送されるサブページと、前記共有メモリと前記外
部メモリとの間で転送されるサブページとが異なる場合
に、前記共有メモリと前記プロセッサエレメントとの間
でのサブページの転送処理と、前記共有メモリと前記外
部メモリとの間でのサブページの転送処理とを並行して
行うように制御する。

【００１０】また、本発明の並列プロセッサは、好まし
くは、前記制御手段は、、前記プロセッサエレメントか
らのサブページの要求にページフォルトが生じ、当該要
求があったサブページを含むページを前記外部メモリか
ら前記記憶領域に読み出すときに、前記要求があったサ
ブページを最初に前記外部メモリから前記記憶領域に読
み出す。

【００１１】さらに、本発明のメモリ制御方法は、それ
ぞれ単数のデータポートを持つ複数のサブバンクからな
る記憶領域を持ち、複数のプロセッサエレメントからア
クセスされる共有メモリの前記サブバンクに単数または
複数のサブページを記憶し、プロセッサエレメントから
アクセス要求があったサブページが前記共有メモリに記
憶されている場合に、当該サブページを前記共有メモリ
から前記アクセス要求を発生したプロセッサエレメント
に第１のバスを介して転送し、前記アクセス要求があっ
たサブページが前記共有メモリに記憶されていない場合
に、前記アクセス要求があったサブページを含む連続し
たアドレスを持つ複数のサブページからなるページを、
前記外部メモリから前記共有メモリに第２のバスを介し
て転送した後に、前記アクセス要求があったサブページ
を、前記要求を発生したプロセッサエレメントに前記共
有メモリから第１のバスを介して転送する。

【００１２】

【発明の実施の形態】以下、本発明の実施形態に係わる
並列プロセッサについて詳細に説明する。図１は、本実
施形態の並列プロセッサ２１のシステム構成図である。
図１に示すように、並列プロセッサ２１は、例えば、第
１のバスとしてのコモンバス２２、プロセッサエレメン
ト２３₁〜２３_n、共有メモリ２４、バスユニット２５
および第２のバスとしての外部アクセスバス２６を有す
る。

【００１３】並列プロセッサ２１では、コモンバス２２
に、プロセッサエレメント２３₁〜２３_nおよび共有メ
モリ２４が接続されている。また、外部アクセスバス２
６に、共有メモリ２４およびバスユニット２５が接続さ
れている。

【００１４】コモンバス２２は１２８ビットのバス幅を
有し、外部アクセスバス２６は３２ビットのバス幅を有
している。コモンバス２２の転送速度は、外部アクセス
バス２６の転送速度の約４倍である。なお、コモンバス
２２と外部アクセスバス２６とのバス幅を同じにするこ
とも可能である。プロセッサエレメント２３₁〜２３_n
は、例えば、並列プロセッサ１がＭＩＭＤ(Multiple In
struction Multiple Data)型の並列プロセッサの場合に
は、個々にプログラムカウンタを持ち、当該プログラム
カウンタによって指し示される図示しないインストラク
ションメモリのアドレスに記憶された命令に応じた処理
を相互に独立して行う。プロセッサエレメント２３₁〜
２３_nとしては、例えば、ＲＩＳＣ(Reduced Instructi
on Set Computer)型の汎用プロセッサが用いられる。プ
ロセッサエレメント２３₁〜２３_nは、例えば、所定の
プログラムに基づいて画像処理を行う。

【００１５】プロセッサエレメント２３₁〜２３_nは、
それぞれ複数のサブページ、例えば、３個のサブページ
を記憶可能な内部メモリとしてのサブバンク２７₁，２
７₂，２７₃を備えている。ここで、サブページは、メ
インメモリ７上の連続したアドレスの記憶領域に記憶さ
れた５１２バイトのデータであり、４個の連続したアド
レスのサブページによって１ページが構成される。な
お、プロセッサエレメント２３₁〜２３_nが備えている
サブバンクの数を、相互に異なるようにすることも可能
である。プロセッサエレメント２３₁〜２３_nは、後述
するように、共有メモリ２４からサブページを読み込ん
でサブバンク２７₁〜２７₃に記憶するが、サブバンク
２７₁〜２７₃相互間で異なるページのサブページを記
憶することができる。バスユニット２５は、並列プロセ
ッサ２１の外部に設けられたチップインタフェース６を
介してメインメモリ７に接続されている。

【００１６】図２は、図１に示す共有メモリ２４の構成
図である。図２に示すように、共有メモリ２４は、例え
ば、コモンバス用制御回路３１、外部バス用制御回路３
２、制御回路３３、メモリ内部バス５１，５２、選択手
段としてのマルチプレクサ（ＭＵＸ）５３，５４，５
５，５６、メモリセル領域９０およびアドレスデコーダ
５７，５８，５９，６０を有する。なお、本実施形態で
は、コモンバス用制御回路３１、外部バス用制御回路３
２および制御回路３３が制御手段として機能する。制御
回路３３は、コモンバス用制御回路３１、外部バス用制
御回路３２、マルチプレクサ５３〜５６、アドレスデコ
ーダ５７〜６０を制御する。また、制御回路３３は、プ
ロセッサエレメント２３₁〜２３_nからサブページ入れ
替え要求信号を入力した場合に、要求があったサブペー
ジがメモリセル領域９０に記憶されているか否か（ペー
ジヒットの有無）をタグデータを参照して判断し、ペー
ジフォルトが発生したと判断した場合には、メモリセル
領域９０に記憶されている複数のページのうち、次にペ
ージインするページと入れ替えを行うページを決定す
る。ここで、タグデータは、メモリセル領域９０に記憶
されているページの識別番号などを示している。

【００１７】コモンバス用制御回路３１は、メモリ内部
バス５１およびコモンバス２２を介したプロセッサエレ
メント２３₁〜２３_nとメモリサブバンク４１〜４４と
の間のサブページの転送を制御する。具体的には、コモ
ンバス用制御回路３１は、制御回路３３から制御信号に
基づいて、制御信号Ｓ３１を出力してアドレスデコーダ
５７〜６０を制御すると共に、マルチプレクサ５３〜５
４の切り換え制御を行う。

【００１８】外部バス用制御回路３２は、メモリ内部バ
ス５２および外部アクセスバス２６を介したメモリサブ
バンク４１〜４４とメインメモリ７との間のページの転
送を制御する。具体的には、外部バス用制御回路３２
は、制御回路３３からの制御信号に基づいて、制御信号
Ｓ３２を出力してアドレスデコーダ５７〜６０を制御す
ると共に、マルチプレクサ５３〜５４の切り換え制御を
行う。

【００１９】マルチプレクサ５３〜５６は、制御信号Ｓ
３１，Ｓ３２および制御回路３３からの制御信号に基づ
いて、それぞれメモリサブバンク４１〜４４を、メモリ
内部バス５１および５２の何れか一方と接続する。

【００２０】アドレスデコーダ５７〜６０は、制御信号
Ｓ３１，Ｓ３２をデコードして、それぞれメモリサブバ
ンク４１〜４４に対してのアクセスを制御する。

【００２１】メモリセル領域９０は、４個のメモリサブ
バンク４１〜４４に物理的に等分に分割されている。メ
モリサブバンク４１〜４４は、それぞれシングルデータ
ポートを備えている。また、メモリセル領域９０は、そ
れぞれメモリサブバンク４１〜４４に対して等分に跨が
るように、ｍ個のバンク８０₀〜８０_m-1によって区切
られている。メモリサブバンク４１〜４４は、例えば、
それぞれｍ個のサブページを記憶可能な記憶容量を有す
る。なお、サブページは、画像データを含んでいる。メ
モリサブバンク４１〜４４は、それぞれマルチプレクサ
５３〜５６、メモリ内部バス５１およびコモンバス２２
を介して、プロセッサエレメント２３₁〜２３_nとの間
で、データの入れ替えをサブページ単位で行う。ここ
で、データを入れ換えるとは、プロセッサエレメント２
３₁〜２３_nからメモリサブバンク４１〜４４にデータ
を書き込む動作、メモリサブバンク４１〜４４からプロ
セッサエレメント２３₁〜２３_nにデータを読み出す動
作、および、その両方の動作を含む。

【００２２】ここで、コモンバス２２は１２８ビットの
バス幅を有し、コモンバス２２を介した１回当たりのバ
スオペレーションではサブページがデータ転送の単位と
なるため、５１２バイトのサブページを転送するには、
３２（＝５１２×８／１２８）回分のバストランザクシ
ョンが最低限必要である。

【００２３】また、メモリサブバンク４１〜４４は、マ
ルチプレクサ５３〜５６、メモリ内部バス５２および外
部アクセスバス２６を介して、各バンク８０₀〜８０
_m-1に記憶されるページ単位で、メインメモリ７との間
でデータを入れ替える。ここで、１ページは２Ｋバイト
であり、４個のサブページからなる。従って、プロセッ
サエレメント２３₁〜２３_nがアクセスしようとするサ
ブページの先頭アドレスが、図３に示すＡ番地、（Ａ＋
５１２）番地、（Ａ＋１０２４）番地あるいは（Ａ＋１
５３６）番地である場合には、メインメモリ７からＡ番
地から２Ｋバイトの連続したアドレスに記憶された１ペ
ージ分のデータを共有メモリ２４に転送し、この１ペー
ジ分のデータを４個のサブページに分割して、各バンク
８０₀〜８０_mに記憶する。本実施形態では、メインメ
モリ７のメモリ空間を、３２ビットのアドレスを用いて
指し示している。ここで、この３２ビットのアドレスの
うち、３１〜１１ビット目がページの先頭アドレスを示
し、１０〜０ビット目がページ内のアドレスを示してい
る。また、１０ビット目および９ビット目がサブバンク
を示している。

【００２４】メモリサブバンク４１〜４４に記憶されて
いるサブページは、全てのプロセッサエレメント２３₁
〜２３_nで共有できるように、システム全体で、サブペ
ージのデータ量を統一することが望ましい。本実施形態
では、プロセッサエレメント２３₁〜２３_nのサブバン
ク２７₁のメモリ容量を５１２バイトとし、サブページ
のデータ量も５１２バイトとしている。ここで、外部ア
クセスバス２６は３２ビットのバス幅を有し、外部アク
セスバス２６を介した１回当たりのバスオペレーション
ではページがデータ転送の単位となるため、２Ｋバイト
のページを転送するには、５１２（＝２０４８×８／３
２）回分のバストランザクションが最低限必要である。

【００２５】以下、並列プロセッサ２１の動作について
説明する。ここでは、プロセッサエレメント２３₁〜２
３_nから共有メモリ２４にアクセスがあった場合に、共
有メモリ２４がページヒットした場合とページミスした
場合との並列プロセッサ２１の動作を説明する。ページヒットした場合例えば、プロセッサエレメント２３₃で読み出し要求が
発生したアドレスを含むサブページが、プロセッサエレ
メント２３₃内のサブバンク２７₁〜２７₃に記憶され
ていない場合に、プロセッサエレメント２３₃からコモ
ンバス２２を介して要求するアドレスを含むサブページ
のサブページ入れ替え要求信号が共有メモリ２４の制御
回路３３に出力される。次に、制御回路３３において、
サブページ入れ替え要求信号によって要求があったサブ
ページがメモリセル領域９０に記憶されているか否かが
タグデータを参照して判断される。そして、例えば、メ
モリサブバンク４１に、当該要求があったアドレスを含
むサブページが記憶されている場合には、制御回路３３
からコモンバス用制御回路３１に制御信号が出力され
る。そして、コモンバス用制御回路３１からアドレスデ
コーダ５７に制御信号Ｓ３１が出力され、アドレスデコ
ーダ５７の制御によって、マルチプレクサ５３がメモリ
内部バス５１と接続される。そして、メモリサブバンク
４１から、当該要求のあったサブページが、マルチプレ
クサ５３、メモリ内部バス５１およびコモンバス２２を
介してプロセッサエレメント２３₃に転送される。この
サブページは、プロセッサエレメント２３₃の例えばサ
ブバンク２７₁に記憶される。その後、プロセッサエレ
メント２３₃において、サブバンク２７₁に記憶された
サブデータから当該読み出し要求が発生したアドレスの
データが読み出される。

【００２６】ページフォルトが発生した場合次に、プロセッサエレメント２３₃から読み出し要求が
発生したアドレスを含むサブページが、プロセッサエレ
メント２３₃内のサブバンク２７₁〜２７₃に記憶され
ていない場合を考える。先ず、プロセッサエレメント２
３₃からコモンバス２２を介してサブページ入れ替え要
求信号が共有メモリ２４に出力される。次に、制御回路
３３において、サブページ入れ替え要求信号によって要
求があったサブページがメモリセル領域９０に記憶され
ているか否かがタグデータを参照して判断される。この
場合には、メモリセル領域９０には、要求があったサブ
ページが記憶されていない（ページフォルト）と判断さ
れ、メモリセル領域９０に記憶されている複数のページ
のうち、次にページインするページと入れ替えを行うペ
ージが決定される。ここで、例えば、バンク８０₁に記
憶されているページを、次にページインするページと入
れ替えることが決定される。なお、制御回路３３におい
て、ページフォルトと判断されたときに、制御回路３３
からプロセッサエレメント２３₃に、アクセスを停止す
ることを示す指示信号が出力される。これにより、プロ
セッサエレメント２３₃は待ち状態となる。

【００２７】次に、制御回路３３から外部バス用制御回
路３２に、メインメモリ７との間でページ入れ替えを行
うことを示す制御信号が出力される。当該制御信号が外
部バス用制御回路３２に入力されると、プロセッサエレ
メント２３₃が要求しているサブページがメモリサブバ
ンク４２に記憶される場合には、先ず、外部バス用制御
回路３２からアドレスデコーダ５８にサブページの入れ
替えを示す制御信号Ｓ３２が出力される。

【００２８】制御信号Ｓ３２がアドレスデコーダ５８に
入力されると、マルチプレクサ５４がメモリ内部バス５
２と接続状態になり、サブページ９２に対して以前に書
き込みがあった場合には、図４（Ａ）に示すように、メ
モリサブバンク４２のバンク８０₁に記憶されているサ
ブページ９２が、メモリ内部バス５２、外部アクセスバ
ス２６、バスユニット２５およびチップインタフェース
６を介して、メインメモリ７に書き込まれる。一方、サ
ブページ９２に対して以前に書き込みがなかった場合に
は、サブページ９２にはメインメモリ７には書き込まれ
ない。また、メインメモリ７に記憶されている要求があ
ったサブページ１０２が、外部アクセスバス２６を介し
てメインメモリ７から共有メモリ２４に出力され、共有
メモリ２４のサブバンク４２に記憶される。

【００２９】次に、制御回路３３からの制御に基づい
て、マルチプレクサ５４がメモリ内部バス５１と接続状
態になる。そして、コモンバス用制御回路３１からアド
レスデコーダ５８に制御信号Ｓ３１が出力され、サブバ
ンク４２に記憶されたサブページ１０２がコモンバス２
２を介してプロセッサエレメント２３₃に転送され、プ
ロセッサエレメント２３₃の例えばサブバンク２７₁に
記憶される。そして、プロセッサエレメント２３₃にお
いて、サブバンク２７₁から当該読み出し要求が発生し
たアドレスのデータが読み出される。その後、サブペー
ジ１０２に対しては、プロセッサエレメント２３₁〜２
３_nの全てからアクセスが可能になる。

【００３０】サブページ９２とサブページ１０２との入
れ替え処理に続いて、外部バス用制御回路３２からの制
御信号Ｓ３２に基づいて、アドレスデコーダ５９による
制御によって、図４（Ｂ）に示すようにメモリサブバン
ク４３のサブページ９３とメインメモリ７に記憶された
サブページ１０３とが入れ替えられる。この入れ替え処
理は、上述したプロセッサエレメント２３₃と共有メモ
リ２４との間でのサブページ１０２の入れ替え処理と並
行して行われる。すなわち、並列プロセッサ２１では、
同一のサブページでない限り、プロセッサエレメント２
３₁〜２３_nと共有メモリ２４と間でのコモンバス２２
を介したサブページの入れ替え処理と、共有メモリ２４
とメインメモリ７との間での外部アクセスバス２６を介
したページの入れ替え処理とを多重化できる。その後、
サブページ１０３に対しては、プロセッサエレメント２
３₁〜２３_nの全てからアクセスが可能になる。

【００３１】次に、図４（Ｃ）に示すようにメモリサブ
バンク４４のサブページ９４とメインメモリ７に記憶さ
れたサブページ１０４との入れ替え処理と、図４（Ｄ）
に示すようにメモリサブバンク４１のサブページ９１と
メインメモリ７に記憶されたサブページ１０１との入れ
替え処理とが順に行われる。これにより、共有メモリ２
４とメインメモリ７との間で、１ページ分のデータ入れ
替え処理が完了する。ここでも、サブページ９４とサブ
ページ１０４との入れ替え処理が完了した後、プロセッ
サエレメント２３₁〜２３_nからサブページ１０４に対
してのアクセスが可能になり、サブページ９１とサブペ
ージ１０１との入れ替え処理が完了した後、プロセッサ
エレメント２３₁〜２３_nからサブページ１０１に対し
てのアクセスが可能になる。

【００３２】上述したように、本実施形態では、プロセ
ッサエレメント２３₃が要求するサブページを最初にメ
インメモリ７から共有メモリ２４に読み込むように制御
が行われる。そのため、プロセッサエレメント２３
₃が、共有メモリ２４にアクセスする際の待ち時間を短
くできる。また、メインメモリ７から共有メモリ２４に
読み込みが完了したサブページについては、当該サブペ
ージを含むページ全体が共有メモリ２４に読み込まれる
前であっても、プロセッサエレメント２３₁〜２３_nか
らアクセスが可能である。

【００３３】多重アクセス次に、図４を用いて説明したように、プロセッサエレメ
ント２３₃からの読み出し要求に応じて、共有メモリ２
４のバンク８０₁に記憶されたサブページ９１〜９４と
メインメモリ７に記憶されたサブページ１０１〜１０４
とがメモリ内部バス５２および外部アクセスバス２６を
介して入れ替えられている最中に、プロセッサエレメン
ト２３₃以外のプロセッサエレメント２３₄から図５に
示す共有メモリ２４のバンク８０₆に記憶されたサスペ
ージ１１２に対しての読み出し要求が発生した場合の並
列プロセッサ２１の処理について説明する。

【００３４】この場合には、サブページ１１２に対して
の読み出し要求制御信号が、プロセッサエレメント２３
₄からコモンバス２２を介して共有メモリ２４の制御回
路３３に出力され、制御回路３３によってコモンバス用
制御回路３１が制御される。このとき、サブページ１１
２はメモリサブバンク４２に記憶されているため、コモ
ンバス用制御回路３１からアドレスデコーダ５８に制御
信号Ｓ３１が出力され、マルチプレクサ５４がメモリ内
部バス５１に接続される。これによって、サブページ１
１２が、メモリ内部バス５１およびコモンバス２２を介
して、プロセッサエレメント２３₄に出力される。

【００３５】並列プロセッサ２１では、上述したサブペ
ージ１１２の転送処理と並行して、図４を用いて前述し
た共有メモリ２４のバンク８０₁に記憶されたサブペー
ジ９１〜９４とメインメモリ７に記憶されたサブページ
１０１〜１０４との入れ替え処理が行われる。すなわ
ち、並列プロセッサ２１では、プロセッサエレメント２
３₁〜２３_nと共有メモリ２４との間でのサブページの
入れ替え処理と、共有メモリ２４とメインメモリ７との
間でのページ入れ替え処理とを多重化できる。

【００３６】以上説明したように、並列プロセッサ２１
では、共有メモリ２４にページフォルトが発生した場合
に、当該ページの全てが、メインメモリ７から共有メモ
リ２４に読み込まれる前でも、必要なサブページが読み
込まれた時点で、プロセッサエレメント２３₁〜２３_n
は当該読み込まれたサブページにアクセスすることがで
きる。そのため、ページフォルトに伴うプロセッサエレ
メント２３₁〜２３_nの待ち時間を大幅に短縮でき、高
速処理が実現される。

【００３７】また、画像処理などの分野では、同一のペ
ージ内のデータが、プロセッサエレメント２３₁〜２３
_nから連続してアクセスされる場合が多いが、並列プロ
セッサ２１では、ページフォルトが発生した場合に、要
求が生じたサブページの他に当該サブページと連続した
アドレスを持つ他の３個のサブページもメインメモリ７
から共有メモリ２４に読み込むため、次にページフォル
トが発生する可能性を低減できる。すなわち、画像処理
の特性から、要求があったサブページと連続したアドレ
スのサブページについても近い将来、プロセッサエレメ
ント２３₁〜２３_nからアクセスが発生する可能性が高
いため、これらのサブページを要求があったサブページ
と共にメインメモリ７から共有メモリ２４に読み込むこ
とは、将来のページフォルトの発生率を低下させるのに
有効である。

【００３８】また、並列プロセッサ２１では、共有メモ
リ２４のメモリセル領域９０のメモリサブバンク４１〜
４４としてシングルデータポート構造のものを用いて、
プロセッサエレメント２３₁〜２３_nと共有メモリ２４
との間でのサブページ入れ替え処理と、共有メモリ２４
とメインメモリ７との間でのページ入れ替え処理とを並
行して行うことができるため、小さな回路規模で、高速
処理を実現できる。すなわち、共有メモリ２４は、各サ
ブバンクがシングルポートであるが、機能的に、２ポー
トと略同じ性能を実現できる。

【００３９】本発明は上述した実施形態には限定されな
い。例えば、上述した実施形態では、共有メモリ２４の
メモリセル領域９０を４個のメモリサブバンク４１〜４
４に分割した場合を例示したが、メモリサブバンクの数
は任意である。従って、例えば、共有メモリ２４のメモ
リセル領域９０を８個のメモリサブバンクに分割しても
よい。この場合には、１ページは８個のサブページで構
成される。また、上述した実施形態では、単数のサブペ
ージのデータ量を５１２バイトとしたが、このデータ量
は特に限定されず、２５６バイトあるいは１０２４バイ
トなどであってもよい。

【００４０】また、図４を用いて説明した共有メモリ２
４とメインメモリ７との間のページ入れ替え処理は、プ
ロセッサエレメント２３₃から要求のあったサブバンク
４２に記憶されたサブページ９２についての入れ替え処
理を最初に行えば、その後、サブバンク４１，４３，４
４に記憶されたサブページ９１，９３，９４をメインメ
モリ７との間でどの順序で入れ替えてもよい。例えば、
上述した実施形態では、要求があったサブページ９２の
次にアドレスをインクリメントする方向に、サブページ
９３，９４，９１の順で入れ替えを行ったが、アドレス
をデクリメントする方向に、サブページ９２の次にサブ
ページ９１，９４，９３の順で入れ替えてもよい。

【００４１】また、本発明は、例えば、プロセッサエレ
メント２３₁〜２３_nの動作モードを判断したり、各プ
ロセッサエレメント２３₁〜２３_nのデータアクセスパ
ターンがメモリアドレスを増加および減少する方向の何
れであるかを判断する判断回路を設けることも可能であ
る。この場合には、当該判断回路の判断結果に基づい
て、共有メモリ２４とメインメモリ７との間でのサブペ
ージの入れ替え順序を、プロセッサエレメント２３₁〜
２３_nのアクセス待ち時間が短くなるように、柔軟に設
定するように構成することができる。ここで、共有メモ
リ２４におけるサブページの入れ替え順序を制御する手
段として、固定された論理回路の他に、条件に応じえ入
れ替え順序を柔軟に変更できるシーケンサなどのプログ
ラム可能な回路を設けることが望ましい。

【００４２】また、上述した並列プロセッサ２１では、
図２に示すように、１組のメモリ内部バス５１およびコ
モンバス２２を用いた場合を例示したが、例えば、メモ
リサブバンクの数以下の複数組のメモリ内部バス５１お
よびコモンバス２２を設けてもよい。この場合には、当
該組の数に応じて、プロセッサエレメント２３₁〜２３
_nから共有メモリ２４の異なるサブバンクに同時にアク
セスが可能となり、さらなる高速処理を実現できる。

【００４３】

【発明の効果】以上説明したように、本発明の並列プロ
セッサによれば、プロセッサエレメントが共有メモリに
アクセスするときの待ち時間を短縮し、高い演算性能を
実現できる。また、本発明のメモリ制御方法によれば、
プロセッサエレメントが共有メモリにアクセスするとき
の待ち時間を短縮でき、プロセッサエレメントに高い演
算性能を実現させることが可能になる。

【図面の簡単な説明】

【図１】図１は、本発明の実施形態の並列プロセッサの
システム構成図である。

【図２】図２は、図１に示す共有メモリの構成図であ
る。

【図３】図３は、図２に示すメモリサブバンクに記憶さ
れるサブページを説明するための図である。

【図４】図４は、図１に示す並列プロセッサにおける共
有メモリとメインメモリとの間でのサブページの入れ替
え処理を説明するための図である。

【図５】図５は、図１に示す並列プロセッサにおける、
プロセッサエレメントと共有メモリとの間でのサブペー
ジの入れ替え処理と、共有メモリとメインメモリとの間
でのページ入れ替え処理とを多重化を説明するための図
である。

【図６】図６は、従来の一般的な並列プロセッサのシス
テム構成図である。

【図７】図７は、従来のその他の並列プロセッサのシス
テム構成図である。

【符号の説明】

６…チップインタフェース、７…メインメモリ、２２…
コモンバス、２３₁〜２３_n…プロセッサエレメント、
２４…共有メモリ、２５…バスユニット、２６…外部ア
クセスバス、２７₁〜２７₃，４１〜４４…サブバン
ク、３１…コモンバス用制御回路、３２…外部バス用制
御回路、３３…制御回路、５３〜５６…マルチプレク
サ、５７〜６０…アドレスデコーダ

Claims

【特許請求の範囲】

【請求項１】それぞれ単数または複数のサブページを記
憶する内部メモリを備え、当該内部メモリに記憶された
データを用いて演算処理を行う複数のプロセッサエレメ
ントと、前記複数のプロセッサエレメントと接続された第１のバ
スと、外部メモリと接続された第２のバスと、前記第１のバスおよび前記第２のバスの双方に接続され
た共有メモリとを有し、前記共有メモリは、それぞれサブページを記憶する複数のサブバンクからな
る記憶領域を持つ記憶手段と、前記複数のサブバンクと、前記第１のバスおよび第２の
バスのうち選択した一方とを接続する選択手段と、前記プロセッサエレメントから要求があったサブページ
が前記複数のサブバンクに記憶されている場合に、当該
要求があったサブページを前記第１のバスを介して要求
があったプロセッサエレメントに転送し、前記プロセッ
サエレメントから要求があったサブページが前記複数の
サブバンクに記憶されていない場合に、前記要求のあっ
たサブページを含む連続したアドレスを持つ複数のサブ
ページからなるページを、前記第２のバスを介して前記
外部メモリから読み出して前記複数のサブバンクに記憶
する制御手段とを有する並列プロセッサ。
【請求項２】前記制御手段は、前記共有メモリと前記プ
ロセッサエレメントとの間で転送されるサブページと、
前記共有メモリと前記外部メモリとの間で転送されるサ
ブページとが異なる場合に、前記共有メモリと前記プロ
セッサエレメントとの間でのサブページの転送処理と、
前記共有メモリと前記外部メモリとの間でのサブページ
の転送処理とを並行して行うように制御する請求項１に
記載の並列プロセッサ。
【請求項３】前記第１のバスのデータ転送速度は、前記
第２のバスのデータ転送速度と同一、または、前記第２
のバスのデータ転送速度より速い請求項１に記載の並列
プロセッサ。
【請求項４】前記記憶手段の記憶領域の各サブバンク
に、それぞれ単数のデータポートが設けられている請求
項１に記載の並列プロセッサ。
【請求項５】前記制御手段は、同一のページを構成する
複数のサブページを、それぞれ異なる前記サブバンクに
記憶する請求項１に記載の並列プロセッサ。
【請求項６】前記制御手段は、前記プロセッサエレメン
トからのサブページの要求にページフォルトが生じ、当
該要求があったサブページを含むページを前記外部メモ
リから前記記憶手段に読み出すときに、前記要求があっ
たサブページを最初に前記外部メモリから前記記憶手段
に読み出す請求項１に記載の並列プロセッサ。
【請求項７】前記記憶手段の複数のサブバンクは、同じ
記憶容量を有する請求項１に記載の並列プロセッサ。
【請求項８】前記記憶手段のサブバンクの数と、前記ペ
ージを構成するサブページの数とは同じである請求項１
に記載の並列プロセッサ。
【請求項９】前記記憶手段の記憶領域は、それぞれ複数
の異なるサブバンクの単数のサブページを記憶する記憶
領域からなる複数のバンクを有し、当該バンクに単数のページを記憶する請求項８に記載の
並列プロセッサ。
【請求項１０】前記プロセッサエレメントは、それぞれ
単数のサブページを記憶する複数のサブバンクを有する
請求項１に記載の並列プロセッサ。
【請求項１１】前記ページを構成する複数のサブページ
は、前記外部メモリのアドレス空間で連続したアドレス
を持つ請求項１に記載の並列プロセッサ。
【請求項１２】前記サブページおよび前記ページのデー
タは、画像データであり、前記複数のプロセッサエレメントは、前記画像データを
用いて画像処理を行う請求項１に記載の並列プロセッ
サ。
【請求項１３】それぞれ単数のデータポートを持つ複数
のサブバンクからなる記憶領域を持ち、複数のプロセッ
サエレメントからアクセスされる共有メモリの前記サブ
バンクに単数または複数のサブページを記憶し、プロセッサエレメントからアクセス要求があったサブペ
ージが前記共有メモリに記憶されている場合に、当該サ
ブページを前記共有メモリから前記アクセス要求を発生
したプロセッサエレメントに第１のバスを介して転送
し、前記アクセス要求があったサブページが前記共有メモリ
に記憶されていない場合に、前記アクセス要求があった
サブページを含む連続したアドレスを持つ複数のサブペ
ージからなるページを、前記外部メモリから前記共有メ
モリに第２のバスを介して転送した後に、前記アクセス
要求があったサブページを、前記要求を発生したプロセ
ッサエレメントに前記共有メモリから第１のバスを介し
て転送するメモリ制御方法。
【請求項１４】前記共有メモリと前記プロセッサエレメ
ントとの間で転送されるサブページと、前記共有メモリ
と前記外部メモリとの間で転送されるサブページとが異
なる場合に、前記共有メモリと前記プロセッサエレメン
トとの間でのサブページの転送処理と、前記共有メモリ
と前記外部メモリとの間でのサブページの転送処理とを
並行して行う請求項１３に記載のメモリ制御方法。
【請求項１５】前記第１のバスのデータ転送速度は、前
記第２のバスのデータ転送速度と同一、または、前記第
２のバスのデータ転送速度より速い請求項１３に記載の
メモリ制御方法。
【請求項１６】同一のページを構成する複数のサブペー
ジを、それぞれ異なる前記サブバンクに記憶する請求項
１３に記載のメモリ制御方法。
【請求項１７】前記プロセッサエレメントからのサブペ
ージの要求にページフォルトが生じ、当該要求があった
サブページを含むページを前記外部メモリから前記記憶
領域に読み出すときに、前記要求があったサブページを
最初に前記外部メモリから前記記憶領域に読み出す請求
項１３に記載のメモリ制御方法。
【請求項１８】前記複数のサブバンクは、同じ記憶容量
を有する請求項１３に記載のメモリ制御方法。
【請求項１９】前記サブバンクの数と、前記ページを構
成するサブページの数とは同じである請求項１３に記載
のメモリ制御方法。
【請求項２０】前記記憶領域は、それぞれ複数の異なる
サブバンクの単数のサブページを記憶する記憶領域から
なる複数のバンクを有し、当該バンクに単数のページを記憶する請求項１９に記載
のメモリ制御方法。
【請求項２１】前記ページを構成する複数のサブページ
は、前記外部メモリのアドレス空間で連続したアドレス
を持つ請求項１３に記載のメモリ制御方法。
【請求項２２】前記サブページおよび前記ページのデー
タは、画像データである請求項１３に記載のメモリ制御
方法。