JPS6069758A - 多重ポ−トパイプライン構成プロセサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は単一命令ストリーム・多重データストリームの
データ処理操作に特に適したアーキテクチャ−の信号処
理装置に関するものである。更に詳細には、本発明は多
重ポートメモリアーキテクチャ−の周りに構成されたパ
イプライン／並列Ｂ１等アーキテクチャ−に関するもの
である。本発明は、デジタルフィルタや成るタイプの端
午機能のモデル化等において使用される集約的に計算が
行なわれるものであるが規則的な信号処理操作を支持す
るのに特に有用なものである。本発明の特定的な適用例
としては、複数個の比較的に簡単な割算装置を単一命令
ストリーム・多重デーラストリーム（ＳＩＭＤ）形態に
構成するスピーチ乃至音声の研究において使用されてい
る多重ストリームシリアル信号プロセサにおけるもので
ある。

信号処理分野はコンピュータのアーキテクチャ−の研究
にとって興味深いものである。何故ならば、典型的に使
用されるアルゴリズムの種類に関しては多くのものが知
られており、文具なったタイプの適用によって極端な範
囲の性能レベルが要求されるからである。信号処理アル
ゴリズムは、通常、データ基準の複雑性及び極めて良好
な位置を制御する為に高い度合の算術的計算を行なう（
例えば、データは既知の程度を越えて増加することは無
い）。本明細書に開示するアーキテクチャ−は、汎用ア
レイアーキテクチャ−と配線マトリクス処理アレイプロ
セサ即ち特定の配線タスク（ｈａｒｄ−ｗｉｒｅｄ　ｔ
ａｓｋ）の専用の所謂スマートメモリ装置との両方を有
しており、従来のアレイプロセサアーキテクチャ−とい
うよりもビットシリアルのアーキテクチャ−に関するも
のである。

従来技術の説明として、本明細書に開示するビットシリ
アル技術は、以前ゼロックスのパロアルトリサーチセン
ターにおいて研究され１９８１年８月１８日から２１日
進入コツトランドのニシンバラ大学で開かれた’ＶＬＳ
Ｉに関する第１回国際会議のプロシーデイングズ″にお
けるＲ、　Ｆ、　Ｌｙｏｎ著の［信号処理用のビットシ
リアルＶＬＳＩアーキテクチャ一方法論］に報告されて
おり、又Ｊｏｈｎ　Ｐ、　Ｇｒａｙ編集の“ＶＬＳＩ　
８１”、アカデミツク出版（１９８１）に記載されてい
るものを基礎にして開発されたものである。以前の研究
の課題であったハードウェアアーキテクチャ−は、単一
の計算アルゴリズムを能率的に実行する為に固定した接
続及び遅延を有するものであった。この従来技術は能率
的なプログラム可能な汎用技術にとって適切なものでは
なかった。何故ならば、ビットシリアル機能ユニットを
多くパイプライン構成とすると、汎用プログララミング
技術を適用するタスクを特に困難なものとさせるからで
ある。

数値的な計算のタスクを能率的に処理する為の従来の方
法は、水平アーキテクチャ−とでも呼ぶことの可能なも
のを使用するアレイプロセサである。典型的なアレイプ
ロセサとしては、フローテイングポイントシステムズイ
ンコーポレイテッドのＡＰＬ２０Ｂと、シグナルプロセ
シングシステムスインコーホレイテッドの５ＰＳ−８１
とがある。

本発明の１つの要素は、無オーバーヘッドタスクスイッ
チングの概念に関するものである。大略この概念に関す
る商品は存在しているが、タスクを割り当てる問題に対
して異なった解決方法を採用している。特に、科学用の
作業ステーションとして使用されるＸｅｒｏｘ　Ｄｌｌ
ｏｏ（ドルフィン）とＤ１１３２（ドラド）として知ら
れている２つのコンピュータは、ユーザプログラムを制
御するのみならず周辺機器及び人出力を制御する為に同
時的に実行することの可能な配線マイクロタスク技術を
使用している。各コンピュータは、各マイクロタスクに
対して専用の固定数のレジスタを提供しており、各コン
ピュータはどのタスクが実行中であるかをモニタする為
の余分のハードウェアを提供している。

多量のメモリが不使用であったとしても、特定の機能乃
至はタスクに対しては全体のレジスタメモリの容量の固
定した小量の一部のみを使用することが可能であるに過
ぎない。

パイプライン構成、即ちビットシリアル機能を同期的に
クロック動作されるタスクに割り当てることを多用する
ことによって能率的なマイタロプロセサ装置を構成する
ことが可能であるかも知れないということは公知である
。例えは、スタッフォード大学におけるインターロック
したパイプ段無しのマイクロプロセサ（ＭＩＰＳ）プロ
ジェクトにおいては、他のアーキテクチャ−において使
用されるハードウェアのインターロックやバイパスを設
けること無しにパイプライン構成を多用することによっ
て能率的なマイクロプロセサチップを構成することを目
的としていた。この様なバー１〜ウエアのインターロッ
クやバイパスは過去においてはプログラマやコンパイラ
が装置のアーキテクチャ−がパイプラインによって拘束
されているということに気がつくことを防止する為に使
用されていた。ＭＩＰＳプロジェクトにおいては、装置
がパイプライン構成であることがコンパイラに知らされ
るので、コンパイラが必要に応じて充分な“Ｎｏ−ｏｐ
”命令を発生してコンパイラがパイプ内の前の命令の結
果を待つことを可能とすることが可能である・更に、限
定的であるが、ＭＩＰＳのコンパイラは、プロクラムの
意図を破壊すること無しに必要とされるＩＩＮｏ−ｏｐ
ＩＦ命令の数を最小とする為に命令を再編成することが
可能である。ＭＨＩ’Ｓ装置においては、その前のステ
ップの結果を使用することを必要とする各ステップは結
果を待っている間に尚且つ多数の”Ｎｏ−ｏｐ”命令を
必要とするので、全ての独立的なパイプを最適な効率で
使用することは不可能であった。

本発明に最も近い従来技術のアーキテクチャ−は、ＴＲ
ＩＪ／ＥＳＬア１−パンスト・プロセサ技術研究所のＢ
、　Ｒ，Ｒａｕ等が報告している［水平アーキテクチャ
−用の能率的なコード発生：コンパイラ技術及びアーキ
テクチャ−支持」、′コンピュータアーキテクチャーに
関する第９回年次シンポジウムのプロシーデイングズ”
、１９８２年４月、に記載されている。そこでは、ポリ
サイクリック即ち多環式アーキテクチャ−の制約に付い
て記載されている。その制約は、互いに接続する全ての
リソース出力と全てのリソース入力との間に専用の遅延
要素が存在せねばならないというものである。この遅延
要素は、対応する出力と入力との間を遷移する場合にデ
ータを任意の時間量だけ遅延させることを可能とする為
に必要である。前記文献の第３図は、著者等によって考
えられているポリサイクリックのアーキテクチャ−の重
要な特徴を図示している。著者等によって考えられてい
る如くこのタイプのポリサイクリックアーキテクチャ−
を完全な通信上の柔軟性をもって構成する為には、各交
点にメモリを有する完全なりロスバースイッチを構成せ
ねばならないと思われる。各遅延要メ・よの大きなアレ
イを持つ必要があるということのみならず、遅延要素の
各々に対してのこの様なアプローチの機能性は、かなり
のサイズのメモリに対してこのことを機能的及び実際的
に厄介なアプローチとしている。Ｒａｕ等著の「並列プ
ロセサ用の統計的に計画されたＶＬＳＩ相互接続Ｊ接続
　ＶＬＳＩシステムズ及び割算に関するＣＭＵ会議のプ
ロシーデイングズ、カーネギーメロン大学、ピッツバ−
グアペンシルバニア、　ｐｐ、３８９−３９５．　１９
８１年１０月（コンピュータザイエンスプレス）に、各
交点で１６ワードの遅延が与えられ且つサイクル時間が
１００ナノ秒である８ビツトのデータにに対しての２×
２クロスバ−が記載されている。相互接続すべきリソー
ス（即ち、プロセサセットの要素）の数がかなりになる
とこの様なアプローチは扱いにくくなることは容易に理
解できる。一層能率的なアプローチが必要とされる。

本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消することを目的とする。

本発明は、水平計算、アーキテクチャ−に使用する共用
非ブロツク型多重ポート付きランダムアクセスメモリ装
置を有している。ここで、「水平」という用語は、通信
経路における衝突が回避されるという範囲においてプロ
セサセットの要素を同時的に且つ独立的に制御すること
が可能であるアーキテクチャ−のことを意味している。

本発明は、この様な衝突の発生の可能性を最／ｈとして
いる。本発明によれば、中央ランダムアクセスメモリ内
の位置は、中間結果をス１へアする為に必要とされる遅
延機能に割り当てられている。

複数個の直列・並列及び並列・直列変換ユニツ１−（例
えば、並列ボートを有するシフｌ−レジスタ）がランダ
ムアクセスメモリユニット用のインターフェースとして
設けられており、これらは多重動作されて他の機能的リ
ソースの入力及び出力の間の相互接続として機能する。

これらのメモリユニット変換器及びリソースは一体とな
ってパイプライン構成としたビットシリアル計算装置を
形成する。各この様な計算装置をタスク制御器の制御の
下で同−又は類似の装置と相互接続させ、種々の割算タ
スクを並列して実行することが可能である。

本発明に基づく水平デジタル計算装置においてメモリの
ない直列機能ユニットと直列データ相互接続する為のデ
ジタルメモリ装置は、各々が直列のデジタルデータ信号
を受け取り且つ受け取ったデジタルデータ信号を並列的
に排出する手段を具備した複数個の入力ポート手段と、
各々が並列のデジタルデータ信号を受け取り且つ受け取
ったデジタルデータ信号を直列的に排出する手段を具備
した複数個の出力ポート手段とを有している。ランダム
アクセスメモリユニットを複数個の入力ポー１〜手段に
接続してアドレスされた位置における並列デジタルデー
タを受け取っており、又複数個の出力ポー１〜手段に接
続してアドレスされたメモリ位置から並列デジタルデー
タ信号を排出している。

特に、ここではシリアル乃至直列信号プロセサセット１
〜と呼称する計算用の多重ボート（ｍｕｌｔｉ−Ｐｏｒ
ｔ）装置が設けられており、それは各入力ポートが直列
構成内の第２複数個のビット位置で第２複数個のピッ１
−を受け取るべく接続されており且つ前記第２複数個の
ビットを並列的に第１マルチプレクサ手段ヘロードすべ
く接続されている第１複数個のバッファされた入力ポー
トを持った入力相互接続手段と、前記第２複数個のビッ
トをアドレス信号によって特定されるランダムアクセス
メモリ要素の特定のメモリ位置へデジタルワードとして
並列的に指向させるマルチプレクサ手段と、デジタルワ
ードをストアする為のランダムアクセスメモリユニット
と、アドレス信号で特定されるデジタルワードとして第
１複数個のバッファされた出力ポートの特定された１つ
へ前記第２複数個のビットを並列的に指向させるマルチ
プレクサ手段と、各出力ポートが前記メモリ要素から前
記第２複数個のビット位置をアンロー１＜シ且つ前記ア
１くレスされたメモリ要素内にストアされているデジタ
ルワードを表すデジタル信号を直列的に伝達すへく接続
されている第１複数個のバッファされた出力ポートとを
有している。該マルチプレクサ手段は、単一のマルチプ
レクサ要素であって、バッファされている入力ポートが
又はバッファされている出力ポートの何れかをイネーブ
ルするものであっても良いし、又は、２個のマルチプレ
クサ要素からなり、その１つが入力ポート専用で他の１
つが出力ボート専用であって、同時的に書込及び読取が
可能なものであっても良い。一方、ランダクアクセスメ
モリ要素の同時的アドレス動作が適切に制御される限り
、多重入力マルチプレクサ及び多重出力マルチプレクサ
を使用することも可能である。この目的の為に、各マル
チプレクサ手段に対してアドレスデコーダ及び別のアド
レス線を設けることが可能である。理解すべきことであ
るが、メモリ装置の機能的要素は別々に識別可能なもの
でなくとも良い。例えば、該バッファされたボートは該
マルチプレクサ手段と共用する共通バス構造を使用する
ことが可能であり、且つ該マルチプレクサ手段は該バッ
ファされたポー１〜の各グループの埋込型機能的構造と
することが可能である。

該直列信号処理ユニットを繰り返して比較的に大型のビ
ットシリアル・パイプライン計算装置をＭ）　成し、少
数のモノリシックデバイスで能率的な数値計算を実行さ
せることが可能である。例えば、各個別的なメモリ装置
で２つの乗算器と３つの加算器とを相互接続させ、全て
のアキュムレーション乃至蓄積と貯蔵乃至記憶操作を該
メモリ要素に局所化させることも可能である。該メモリ
装置の直列入力／出力ポートのワードローディング／ア
ンローディング時間内に、その中のランダムアクセスメ
モリ要素は多数の読取及び書込サイクルを実行し且つ該
マルチプレクサ手段を介して他の人力及び出力ポートへ
又は該ポートからのデータを指向させることが可能であ
る。

該メモリ装置を使用するビットシリアルパイプライン機
能デジタル計算装置において、メモリの。

ない機能的ユニットの間にタスクを割り当てる方法を提
供している。

本発明によれば、本計算装置上で動作可能なアルゴリズ
ムの１つのタスクによって使用される中間状態情報は、
該アルゴリズム内の何れかの他のタスクによって使用さ
れる何れかの他の中間状態情報とは別のものである様に
制約されている。既知の合理的に関連した繰り返し速度
で動作可能なタスクで構成されている機能的アルゴリズ
ムのみが本計算装置上で使用される。該アルゴリズムを
定義する命令を実行可能な状態の情報にコンパイルする
と、メモリ位置が異なったタスクに割り当てられ、装置
の動作を参照することなしに、多数のタスク命令をメモ
リ無し機能的ユニット間にインターリーブさせることが
可能である。

更に詳細には、メモリ無し機能的ユニット間にタスクを
割り当てる本方法によれば、命令は、乗算器や加算器等
の如く機能的リソースを介する経路によって定義される
フィールド内で動作するように構成されている。このよ
うであるから、プログラム命令はメモリへの簡単なアド
レスビット及び機能的リソースへの簡単な制御ビットで
ある。

多数の独立制御信号が並列して走り、アドレス又は制御
ビット情報のみを担持し、その他のものを担持すること
はない。

更に、本発明によれば、１つのタスクによって使用され
る中間状態情報がその他のタスクにおいて使用されるそ
の他の中間状態情報とは別である様に制限することによ
って多重タスク命令インターリーブ機能を提供している
。特に、２つのタイプの状態情報貯蔵のみが許容される
。即ち、ｉ）その状態を開始させた命令よりも後↓こ実
行される命令によって影響されることの無い過渡的状態
情報をストアする過渡的パイプライン状態情報貯蔵と、
ｉｉ）典型的な適用における積の部分和の如きメモリ状
態情報をストアする為のメインメモリ貯蔵である。過渡
的な情報は、ワードを伝播するのに必要とされる時間長
の間パイプライン内にストアされる。直列的機能ユニッ
トはメモリ無しであり、それらの出方は何れの以前の計
算に依存するものではない。それらの唯一のメモリは機
能遅延内にある。従って、アキュムレータはこの種類の
機能ユニットから排除されている。メモリ状態情報は、
消去される迄ランダムアクセスメモリ内のプログラムで
指定されたアドレス内にストアされる。

ランダムアクセスメモリ貯蔵を使用する場合のタスクの
割当は、一層高レベルのプログラミング言語を実行可能
な制御情報へコンパイルする時点のコンパイラプログラ
ムによって達成される。これと対比されるものは、実行
時間中にメモリ位置を割り当てる簡単であるがより能率
の悪い方法であって、幾つかのタスクの各々に対して別
の命令リストとプログラムカウンタとが設けられており
、前の命令からの結果を待つことのないタスクからの各
命令はアクセスされ実行される。本発明は大略既知の合
理的に関連した繰り返し速度で実行される特別の目的の
計算タスクに制限されているので、アキュムレータの機
能を包含するメモリ位置の異なったタスクへの割当はプ
ログラムをコンパイルする時に実行可能である。従って
、本発明に基づく計算装置は、多重ポート付きランダム
アクセスメモリ装置と独立的なパイプライン構成とした
メモリ無し機能モジュールとの結合を有するものである
。

該ランダムアクセスメモリ装置は、３トランジスタのマ
ルチプルアドレスバスダイナミック原始的メモリセルの
アレイを有している。各原始的メモリセルは別箇の読取
バスと書込バスとを持っている。各バスに対して、別箇
の読取デコーダと書込デコーダとが設けられている。セ
ンスアンプを設ける必要性が無く、ダイナミックメモリ
セルをリフレッシュする為の構成をハードウェア内に設
けていない。例えば、メモリリフレッシュを別のソフト
ウェアタスクに割り当てることが可能である。

メモリセル内における読取バスの数に関しては何等基本
的な制限は無い。実際、セルトランジスタの適宜のスケ
ーリングと共にボートグループを付加し、メモリ内のボ
ート数を増加させることが可能である。メモリバスサイ
クル時間とピッ１−タロツク時間とは４：１の比である
ことが最適と思われる。実行されるアルゴリズムに応じ
て、本発明に基づくメモリ装置に選択した種類のアルゴ
リズムの実行を最適化するのに必要な適宜の数の内部ボ
ートを設けることが可能である。

以下、添付の図面を参考に本発明の具体的な実施の態様
に付いて詳細に説明する。

第１図は、本発明の要素を組み込んだ直列信号プロセサ
チップ（ＳＳＰＣ）　１０として示される直列信号プロ
セサユニットの１実施例を示している。

本発明の中心をなすものは多重ボートメモリ装置１２で
ある。多重ボートメモリ装置１２は、好適には、直列プ
ロセサセット１４と共にモノリシックの構造に構成され
、そのアーキテクチャ−は水平構造において実行される
べき命令の性質によって決定される。直列プロセサセッ
ト１４は、特定の入力ポートをその特定の出力ポートへ
パイプラインさせた１組の機能乃至はりソースを有して
いる。多重メモリ装置１２と直列プロセサセット１４の
結合は、″ポリサイクリック（多環式）″アーキテクチ
ャーの所望の基準を満足している。即ち、全てのリソー
ス出力とリソース入力との間に、対応する出力と入力の
間を遷移するデータを任意の時間量だけ遅延させること
の可能な遅延要素が存在している。

本発明によれば、これらの遅延はトーン用のポリサイク
リックアーキテクチャ−における様な専用メモリではな
く、寧ろ１グループのメモリ要素から割り当てられる。

マルチボートメモリ装置１２の構造が特に興味深い。多
重ボートメモリ装置置１２は、ランダムアクセスメモリ
ユニット１６と、複数個の入力ポート１８−２５と、複
数個の出力ポート２６−３３とを有している。各入力ポ
ート１８−２５は、直列入力−並列出力シフトレジスタ
３４−４１でバッファされており、又各出力ポート２６
−３３は接続されて並列入力直列出力シフトレジスタ４
２−４９を介して直列出力データを与える。各並列出力
シフトレジスタ３４−４．１はランダムアクセスメモリ
要素１６の共通並列入カポ−１−５０に接続されている
。第１マルチプレクサ手段５２が並列出力シフトレジス
タ３４−４１の並列出力の各々を共通並死人カポ−１−
５０へ接続させる為に設けられている。第１マルチプレ
クサ５２をスイッチとすることが可能であり、又計画（
スキーム）とすることも可能であって、その場合に並列
出力シフトレジスタ３４−４１の選択した１つをイネー
ブルさせて共用のバス構造を介して並列入力ボート５０
をアクセスする。

ランダムアクセスメモリ要素１６も又共通並列出力ポー
ト５４を有しており、該ポート５ｏには第２マルチプ−
レクサ手段５６を介して並列人力シフトレジスタ４２−
４９の各々の並列入力が接続されて−いる。第１アドレ
スデコーダ５８は第１マルチプレクサ５２と関連してい
る。該第１アドレスデコーダ５８は、第１アドレス入方
バス６ｏと第１デコード済アドレス出方バス６２とを有
しており、そのデコード済アドレス出方バスはランダム
アクセスメモリ１６を形成するセルアレイの第１組のア
ドレス線（不図示）内に接続されていて、前記アドレス
バス６２は該アレイ内へのデータの書込を制御する。第
２アドレスデコーダ６４は第２マルチプレクサ５６と関
連している。該第２アドレスデコーダは、第２アドレス
入カバス６６と第２デコード済アドレス出方バス６８と
を有しており、該第２デコード済アドレス出方バス６８
はランダムアクセスメモリ要素１６を形成するセルアレ
イ内の第２組のアドレス線（不図示）内に接続されてお
り、該アドレスバス６８は該アレイがらのデータの読取
を制御する。

マルチプレクサ５２及び５６を制御する為の手段が設け
られている。特に、第１アドレスサイクラ−（ｃｙｃｌ
ｅｒ）　７０と、第２アドレスサイクラ−７２とが第１
マルチプレクサ５２と第２マルチプレクサ５６とに夫々
接続されており、各アドレスサイクラ−７０，７２はク
ロック信号入カフ５に応答して動作する。アドレスサイ
クラ−７０及び７２はそのマルチプレクサ５２又は５６
と関連するシフトレジスタの各々のアドレスを介してサ
イクル動作し、各基本的なアドレスサイクルにおいて少
なくとも一度全ての入力ポート及び出力ポートがサービ
スされることを確保している。アドレスサイクラ−が使
用されている関連箇所においては、マルチプレクサの外
部アドレス動作は不要である。

アドレスデコーダ５８及び６４及びアドレスサイクラ−
７０及び７２は、マスタークロック信号７８を４で除算
するアドレスクロック７４によって駆動される。アドレ
スクロック７４も又、命令機能の如き、その他の機能を
サイクル動作する為に使用することが可能である。一方
、別であるが同期された速度のクロックを命令機能に対
して使用することが可能である。

本発明に基づく多重ポートメモリの特定の実施例におい
ては、各ワードが４つめ８ビツトセグメントに分割され
ている３２ビツトワードを収容する構造が設けられてお
り、ランダムアクセスメモリ要素１６は３２ビツトの６
０．６６．６４ワードのアドレスフォーマットをストア
することが可能である。従って、ランダムアクセスメモ
リ要素１６は、８読取＋８書込アドレスサイクルにおい
てアドレス可能な２，０４８個の原始的メモリセルから
なるアレイを形成しており、各アドレスサイクルは３２
ビツトの転送を許容する。ランダムアクセスメモリ要素
１６からまたは該要素内への同時的な読取及び書込を行
なうことを可能とする為に２個のアドレスデコーダが設
けられており、単一ポートメモリと比較して実効的なメ
モリ帯域幅を２倍としてい、る。一方、単一アドレスデ
コーダ及び単一マルチプレクサを一群の専用入力ポート
及び専用出カポ−１〜と接続して使用することが可能で
ある。従って、本発明に基づく単一のアドレスデコーダ
は、単一の３２ビツトワードサイクル内に全ての入力ポ
ート及び出力ポートをサービスすべく拘束されている。

２個を越えた数のアドレスデコーダ及び２個を越えた数
のマルチプレクサが使用されるメモリ構造が予知されて
おり、それによりランダムアクセスメモリ要素１６の実
効的メモリ帯域幅が更に増加されている。

アドレスデコーダ５８及び６４は、シフトレジスタ３４
−４１及び４２−４９への及びそこからのデータの転送
を３２ビツトのグループで行なう様に構成されているの
で、直列同期源にアクセス可能であることは有用である
。この目的の為に、ＭＳＢ　（最大桁ビット）タイミン
グマーカーとして知られている信号入力が設けられてお
り、その際にアドレスデコーダ５８及び６４とプロセサ
セットを直列データワードの境界に対して同期させるこ
とが可能である。ＭＳＢタイミングマーカー線７６は、
アドレスポート６０及び６６へのアドレス線とマスタク
ロック線７８と共に、外部制御源へ接続する為に外部要
素から設けられている。

本発明に基づく多重ボートメモリ装置１２は多種類の直
列プロセサセット１４と共に使用することが可能である
。ここでは、１例のみを示す。代表的なプロセサセット
１４は、第１リミタ−８０と、第１乗算器８２と、第１
加算器８４と、第１モジユール９０内に共に接続されて
いる第１及び第２符号制御器８６及び８８と、第２リミ
タ−９２と、第２乗算器９４と、第２加算器９６と、第
２モジユール１０２内に共に接続されている第３及び第
４符号制御器９８及び１００とを有している。更に、演
算論理ユニット及び整流器ユニット１０４が設けられて
いる。

モジュール９０，１０２及び１０４の各々は機能的に直
列演算型である（並列型機能に対して）。

例えば、ＡＬＵ／Ｉ４流器モジュール１０４が整流機能
を実行する場合、もしもＡ＜Ｏならば、Ｂ＊（＋１又は
−１）はＡ以外であり、ここでＡ及びＩ３は入力値であ
る。整流器部分は半波又は余波整流を実行可能であって
、且つ負数に対してテストを行なうことが可能である。

様々の設計が可能である。ここで提案する１設計例は、
一対の３２ビツトシフトレジスタでＡの符号を検査する
迄Ａ及びＢの値を保持することであり、マルチプレクサ
はＡ又はＢと１乃至は−１との積の何れかを選択する。

半波整流はＢ入力をＯに設定して実行される。３２ビツ
ト長の直列信号を完全に整流する為には３２ビツトの遅
延が必要であり、その結果発生する信号遅延はマスタク
ロック速度での３２ピッ１−倍である。モジュール１０
４のＡＬＵ部分は、加算、減算、論理ＡＮＤ、論理ＯＲ
１及び論理排他的ＯＲを実行する。ＡＬＵ機能は、印加
される制御ビットをデコードする為の幾つかのセレク１
−線を設けた加算器でプログラムした論理アレイ内にお
いて実行することが可能である。制御ビットは制御ワー
ドレジスタ１０６を介して供給される。

制御ワードレジスタ１０６は制御線１０８を介して直列
的に全ての制御ビットを受け取る。制御ワードレジスタ
１０６は、命令サイクル毎に一度、機能モジュールの各
々へ適宜の制御ビットを印加する。この為に、ＭＳＢタ
イミングマーカーは実行を開始させる為の命令クロック
として作用し、マスタクロックは状態スイッチングを与
え、それは直列制御ワードシフ１−レジスタ１０６及び
その他のシフトレジスタをサイクル動作させる。

各リミタ−８０及び９２は、データワード中のオーバー
フローを検知し且つ該ワードをその符号を保存している
最大の正又は負の数で置換する様に動作する。リミタ−
は、不所望のオーバーフローを防止するので、２の補数
演算装置においては重要な機能である。リミタ−は、通
常、完全に機能を実行する為には３０ビツト倍の時間を
必要とし、符号制御器８６の如き符号制御器及び加算器
８４の如き加算器によって必要とされる時間に対して余
分に２ピッ１〜時間を取っである。

符号制御器８６．８８，９８，１００はスイッチであっ
て、該スイッチが動作すると任意の長さのワードを直列
的にその２の補数表示に変換させる。動作に付き説明す
ると、イネーブルされると、ワードが直列的に符号制御
器に供給されると、値１を持った最初のビットが現れる
迄ビットは不変のまま通過され、該１が現れた後は、全
てのピッｌ〜は反転される。そうでなければ、符号制御
器は透明即ち透過性である。

加算器８４及び９６が動作すると２つの数を直列的に加
算する。直列加算器は様々の公知の方法でプログラムさ
れた論理アレイによって構成することが可能である。

乗算器８２及び９４は直列パイプライン乗算器であって
、それは直列パイプライン態様で修正したブース（Ｂｏ
ｏｔｈ’　ｓ）アルゴリズムを実行する。この様なパイ
プライン乗算器の１つは、Ｒ，Ｆ、　Ｌｙｏｎ著の「２
の補数のパイプライン乗算器Ｊ　、ＩＥ［Ｅ［ｉ　ｌ・
ランズアクシ巨ンズオンコミュニケーション、１９７６
年４月、ｐｐ、　４１８−４２５、の文献に記載されて
いる。設計者の好みによってその他のｔ１１″Ｉ成を持
ったパイプライン乗算器を使用することも可能である。

本発明に基づく直列信号プロセザユニット１０の構造は
、特にＶＬＳＩ製造の公知の原理に基づく構成に適合さ
れている。この点に関して、Ｃ，Ａ、　Ｍｅａｄ及びり
、　Ａ、　Ｃｏｎｗａｙ共著のｒＶＬＳＩシステムの初
歩」、アジソンウエズリー出版（１９８０）を参照する
と良い。

本発明に基づく直列信号プロセサユニット１０の特定の
構成においては、多重ボートメモリ装置１２と直列プロ
セサセラ１〜１４とを以下の如く相互接続させる。

第２マルチプレクサ５６は、ランダムアクセスメモリ１
６に対して読取制御を与えるべく接続されている。出力
ポート２６は第１リミタ−８０の入力端に接続されてい
る。出カポ−１へ２７は第１乗算器８２の第１入力端に
接続されている。出力ポート２８は第１乗算器８２の第
２入力端に接続されている。出力ポート２９は第２リミ
タ−９２の入力端に接続されている。出力ポート３０は
第２乗算器９４の第１入力端に接続されている。出力ポ
ート３１は第２乗算器９４の第２入力端に接続されてい
る。出力ポート３２はモジュール１０４の第１入力端に
接続されている。出力ポート３３はモジュール１０４の
第２入力端に接続されている。出力ポート２６−３３の
各々も外部接続がなされている。例えば、第１図の５Ｓ
ＰＣＩＯの左側に装着された同様の５ＳＰＣへ接続する
為に出力ポート３１への接続が設けられている。第１図
の５ＳＰＣの右側に装着された５ｓｐｃへ接続する為に
出力ポート３２への接続が設けられている。

第１マルチプレクサ５２はランダムアクセスメモリ要素
１６に対して書込制御を与えている。入力ポート１８は
外部源から幾つかの回報データを受け取るべく接続され
ている。入力ポート１９は第１図の５ＳＰＣＩＯの左側
に装着された５ｓｐｃからの信号を結合させる為の接続
が設けられている。人力ボート２０は第１図の５ＳＰＣ
ＩＯの右側に装着されている５ｓｐｃからの信号を受け
取る為の接続が設けられている。入力ポート２１及び２
２は拡張接続が設けられており、従って使用状態ではな
い。

入力ポート２３はモジュール１０４の出力端からの全て
の信号を受け取るべく接続されている。人力ボート２４
は第２加算器９６を介して信号を受け取るべく接続され
ており、該第２加算器９６は第２リミタ−９２及び第２
乗算器９４を介して全ての信号を受け取る。最後に、入
力ポート２５は第１加算器８４を介して全ての信号を受
け取るべく接続されており、該第１加算器８４は第１リ
ミタ−８０及び第１乗算器８２を介して処理された全て
の信号を受け取る。

この特定の実施例においては、命令とタイミングとアド
レス情報を提供する為に７本の付加的な配線が設けられ
ている。１ビツト制御線１０８が制御ワードレジスタ１
０６に接続されている。ＭＳＢタイミングマーカー線７
６がアドレスコーダー５８及び６４に接続されると共に
制御ワードレジズタ１０６に接続されている。第１アド
レス入方ハス６０と第２アドレス入力バス６６の各々は
２ビット幅とすることが可能である。最後に、マスター
タロツク信号をマスタークロック信ｆｍ７８を介してア
ドレスサイクラ−７０及び７２へ供給すると共に、例え
ばクロック分割器７４の様な任意のスレーブクロックへ
供給することが可能である。

第１図の５ＳＰＣＩＯは以下の如く動作する。直列制御
信号がクロック信号線７８上のマスタークロツタと同期
して信号線１０５を介して制御ワードレジスタ１０６内
にクロック動作される。アドレス信号は、各アドレスデ
コーダ５８又は６４のサブセクション即ち一部に指向さ
れている個別的な直列配線を介してアドレスデコーダ５
８及び６４へ供給される。例えば、１本のアドレス線は
マスタークロック速度でアドレスデコーダの半分を直列
的にロードすることが可能である。

゛　中央源からのデータは第１人力ボート１８へ供給さ
れる。左側に隣接する装置からのデータは第２人力ポー
ト１９を介して供給される。右側に隣接する装置からの
データは第３人力ポート２ｏへ印加される。本メモリか
らのデータは出カポ−１−３２を介して右側に隣接する
装置へ供給され、且つ出力ポート３１がら左側に隣接す
る装置へ供給される。

好適実施例においては、基本的な制御器サイクルは４直
列ビットである。ワード時間当たり８制御器サイクルが
与えられている。マスタークロックビット速度は１６Ｍ
Ｈｚであり、制御器は４　ＭＨｚで動作する。ＭＳＢタ
イミングマーカーが５００ｋＨｚの速度で与えられてお
り、それはマスタークロツタビット速度の１７３２であ
る。５本のマイクロコード担持配線、即ち４本のアドレ
ス線と１本の制御線、かリソース及びメモリの読取及び
書込アドレスの許可された状態を表す全ての基本的なア
ドレス及び制御情報゛を提供する。各入力ボート及び各
出力ポートは命令サイクル毎に一度す−ビ、スされると
いうことをアドレスサイクラ−７０および７２が自動的
に確保する。情報の適切な処理能力を確保する為に、ア
ドレスデコーダは読取アドレス及び書込アドレスを予め
プログラムされた命令に従って指向させる。ストアされ
た情報をランダムにアクセスすることが可能であるとい
うことは、入力ボートとそれと対応する出力ポートとの
間の任意のパイプライン内のデータは制御用のプログラ
ムに従って任意の時間長でストアすることが可能である
ということを確保している。

本発明の重要な特徴は５ＳＰＣ１０は動作される方法に
ある。本発明方法によれば、直列プロセサセット１４を
形成するメモリ無し機能的ユニット間にタスクを割り当
てる場合に、１つのタスクによって使用される中間状態
情報がその他のタスクによって使用されるその他の中間
状態情報から別である様に制限し、更に機能的アルゴリ
ズムを既知の合理的に関連した繰り返し速度で動作する
ことの可能なタスクから構成されるアルゴリズムに限定
し、且つタスクの実行時にメモリ位置をタスクに割り当
てる代りに一層高次レベルのプログラミング言語を実行
可能状態情報にコンパイルする時にメモリ位置を一層高
次レベルのタスクに割り当てることによって行なう。こ
の様に、他のタスクに追いつく為に特定のパイプライン
内のタスクを許容する為にＩＩ　Ｎ　ｏ−ｏＰＩ＋命令
を登録する必要性無しにメモリ無し機能的ユニット間で
多重タスク命令をインターリーブさせることが可能であ
る。更に、制御ワードは、他の機能的ユニットとは全く
独立的に１組の機能的ユニットに影響を与える命令の実
行を可能とする様に構成されている。従って。

５ｓｐｃのアーキテクチャ−及び任意のピッＩ〜レベル
プログラミングを支持するコンパイラ−は両方共直列機
能的ユニッ］・を使用する真のパイプライン化した信号
処理動作を支持する様に構成されている。

第２図は多重直列信号プロセサＭＳＳＰＩ　１　（ｍｕ
ｌｔｉ−ｓｅｒｉａｌ　ｓｉｇｎａｌ　ｐｒｏｃｅｓｓ
ｏｒ）を図示しており、そこでは、あるタイプのデジタ
ルフィルタ機能において使用される様な集約的な計算で
あるが規則的な信号処理動作を実行する為に複数個の５
ｓｐｃｉ。

を設けである。ＭＳＳＰＩＯは、全体的なプロセサアレ
イに対して単一命令ストリーム・多重データストリーム
（ＳＩＭＤ）形態に構成されている。従って、各々のプ
ロセサユニット、即ち各々の５ＳＰＣＩＯにおいて何等
制御を行なう必要が無い。例えば、５ＳＰＣＩＯにおい
て、制御用の配線１０８及びアドレス値用の配線１６０
及び１６６を介して直列インターフェースは、雑多の制
御ピッ１−の直列入力と、ランダムアクセスメモリ読取
アドレスと、ランダムアクセスメモリ書込アドレスとを
供給する。１６０ビット幅の制御ワードが、例えば、こ
れらの３組の配線上を各５ＳＰＣＩＯ内に直列的に進入
する。

制御は外部多重タスク制御器１３を介して与えられる。

この多重タスク制御器は、配線１６０゜１６６．１０８
を介してアドレス及び雑多の制御ワード信号を提供する
ことに加えて、回報データ線１１８を介して回報データ
を供給し、マスタークロック線７８を介してマスターク
ロック信号を供給すると共に、ＭＳＢタイミングマーカ
ーａ７６を介して最大桁ビットタイミングマーカーを供
給する。これらの信号は５ＳＰＣＩＯの各々に並列状態
で指向される。５ＳＰＣＩＯの各々は実行されるへきタ
スクに従ってアレイ状態に配列されている。例えば、各
５ＳＰＣＩＯは、接続された直列入力ボート及び出力ポ
ートを介して左側及び右側に隣接する装置と入力及び出
力情報を通信する為に配設されている。制御器１３は左
側隣接装置入力線１１９及び右側隣接装置入力線１２０
を介して入力を与えることが可能である。該制御器は更
に左側隣接装置出力線１３１及び右側隣接装置出力線１
３２を介してアｌノイの端部からデータを受け取る。第
１図に示した如き拡張ボートを使用して、例えば１個の
５ＳＰＣＩＯを隣接する装置以外の装置と相互接続させ
る等の様に５ＳＰＣＩＯからなるアレイを更に拡張させ
ることが可能である。

多重タスク制御器１３はホストコンピュータの入出力イ
ンターフェース１５に接続することが可能であり、該イ
ンターフェース１５はＭＳＳＰＩＩによって計算された
値の計算を必要とするホストコンピュータ１６に接続さ
れている。

制御器１３に対して多数の異なった構成を使用すること
が可能である。第３図は特定の１実施例を図示するに過
ぎない。第３図には、３つの異なったプログラムを同時
的に実行することの可能な基本制御器１３の特定の１実
施例が示されている。

制御器１３は、複数個のスタテックランダムアクセスメ
モリ即ち５−ＲＡＭ１５０．１５２，１５４゜１５６．
１５８を有しており、その各々は並列・直列変換器１５
１，１５３，１５５，１５７，１５９へ接続されている
。並列・直列変換器１５１及び１５３はアドレス線１６
０へ出方を供給する。

並列・直列変換器１５５及び１５７はアドレス線１６６
へ出力を供給する。並列・直列変換器１５９は制御線１
０８へ出方を供給する。各５−ＲＡＭ１５０．１５２，
１５４，１５６，１５８は、例えば、４にビットメモリ
で、それは４ビット幅である。従って、各５−ＲＡＭ１
士４ビット幅バスを介して対応する並列・直列変換器へ
接続されている。５−ＲＡＭの各々は並列アドレスバス
１７０によって並列にアドレスされる。図示した如く、
アドレスバスはマルチプレクサ１７８を介して複数個の
プログラムカウンタ１７２，１７４，１７６からのアド
レス信号を受け取るべく接続されている。簡単な場合に
は、１個のプログラムカウンタがランダムアクセスメモ
リ内にストアされている各プログラムに対しての命令に
対するアドレスを与える。

該ランダムアクセスメモリは実行可能なプログラムを表
すマイクロコードをストアする。特定の好適実施例にお
いて、４つの直列ビットが基本制御器サイクルを表し、
８つの制御器サイクルがワード時間毎に供給され、ビッ
ト速度は１６ＭＨｚであり、且つ制御器１３は４ＭＨｚ
の速度で動作する。

再度第２図を参照して説明すると、ホスト１６の機能は
、種々のプログラムカウンタをスタートさせ、且つＭＳ
ＳＰＩＩへ供給されるべき命令を表す入力命令を５−Ｒ
ＡＭ１５０，１５２，１５４，１５６．１５８へ供給す
ることである。コンパイル時に本発明に基づいて発生す
る命令のインターリーブ動作は、ホスト１６内に存在す
るコンパイラによって実行されるべき特定のアルゴリズ
ムを解析することによって決定される。

ＲＡＭ要素１６は、好ましくは、２バス型原始的セルで
形成されるダイナミックランダムアクビスメモリ要素で
ある。この様な構成は、個々のセルに対して読取及び書
込を行なう為のアドレスバスが同時的に動作状態となる
ことを許容し、従って実効的にメモリの帯域幅を２倍と
している。その他の構成を本発明装置に使用することが
可能であって、例えば、単一ビット線のみを有する単一
１ヘランジスタダイナミツクランダムアクセスメモリセ
ル又は複数個の読取ビット線乃至は書込ビット線乃至は
その両方を具備する複数トランジスタメモリセルの構成
とすることが可能である。

特定の実施例においては、ＲＡＭ要素１６はセンスアン
プを必要とせず、ハードウェアのリフレッシュ論理を具
備するものではない。寧ろ、読取ビット線は直接的に並
列出力ポートへ読み出され、又制御器１３を介してソフ
トウェア乃至はファーｌ−ウェアリフレッシュ論理が設
けられている。

以上、本発明の具体的実施の態様に付いて詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
では無く、本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。

【図面の簡単な説明】

第１図は第１Ａ図と第１Ｂ図との組合せ状態を示した説
明図であって、第１Ａ図及び第１Ｂ図は本発明に基づく
直列信号プロセサの１実施例の左右各半分を示した各ブ
ロック図、第２図は本発明に基づく多重信号直列プロセ
サのブロック線図、第３図は第２図に図示した如き装置
内に使用するタイプの多重タスク制御器のブロック線図
、である。 （符号の説明） １０：直列信号プロセサチップ（ＳＳＰＣ）１２：多重
ポートメモリ装置 １４：直列プロセサセット １６二ランダムアクセスメモリユニット特許出願人　フ
ェアチアイルド　カメラアンド　インストルメンｌ− コーポレーション

Claims (1)

1. 【特許請求の範囲】 ■、水平デジタル計算装置に使用するデジタルメモリ装
   置であってメモリ無し直列機能ユニットと直列データ相
   互接続するデジタルメモリ装置において、ランダムアク
   セスメモリユニットと、各々か直列デジタルデータ信号
   を受け取ると共に受け取ったデジタルデータ信号を並列
   的に排出する手段を具備している複数個の入カポ−１へ
   手段と、各々が並列デジタルデータ信号を受け取ると共
   に受け取ったデジタルデータ信号を直列的に枡：出する
   手段を具備している複数個の出カポ−１へ手段とを有し
   ており、前記ランダムアクセスメモリュニッ１〜かアド
   レスされたメモリ位置で並列デジタルデータを受け取る
   為に前記複数個の入カポート手段に接続されると共にア
   ドレスされたメモリ位置から並列デジタルデータ信号を
   排出する為に前記複数個の出力ポート手段に接続されて
   いることを特徴とする装置。 ２、特許請求の範囲第１項において、前記ランダムアク
   セスメモリユニットは並列デ〜り入力手段と並列データ
   出力手段を具備すると共に、前記複数個の入力ポート手
   段を介して入力データ信号を前記データ入力手段へ供給
   する手段と前記並列データ出力手段からの出力データ信
   号を前記複数個の出力ポート手段へ供給する手段とを具
   備することを特徴とする装置。 ３、特許請求の範囲第２項において、前記データ入力手
   段と前記データ出力手段とがデータ信号の読取及び書込
   を同時的に行なうことが可能であることを特徴とする装
   置。 ４、特許請求の範囲第１項乃至第３項の内の何れか１項
   において、前記複数個の前記入カポート手段と出力ポー
   ト手段の全てがサービスされる様に各メモリ制御サイク
   ル毎に少なくとも１度前記入力ポート手段と前記出力ポ
   ー１〜手段をスイッチングする手段を有しており、メモ
   リ制御サイクルがビットサイクルの期間であることを特
   徴とする装置。 ５．　ランダムアクセスメモリユニット及びメモリ無し
   直列機能ユニットと直列データ相互接続する為の入力ポ
   ー１〜手段と出力ポート手段とを具備したデジタルメモ
   リ装置において、前記メモリ無し直列機能ユニットは前
   記デジタルメモリ装置の入力ポート手段と出力ポート手
   段とに相互接続されており、前記デジタルメモリ装置が
   、各々が直列デジタルデータ信号を受け取り且つ受け取
   ったデジタルデータ信号を並列的に排出する手段を具備
   している複数個の入力ポー１〜手段と、各々が並列デジ
   タルデータ信号を受け取り且つ受け取ったデジタルデー
   タ信号を直列的に排出する手段を具備している複数個の
   出力ポート手段とを有しており、前記ランダムアクセス
   ユニットがアドレスされたメモリ位置で並列デジタルデ
   ータ信号を受け取る為に前記複数個の入力ポート手段に
   接続されると共にアドレスされたメモリ位置に対して並
   列デジタルデータ信号を排出する為に戦記複数個の出力
   ポー１一手段に接続されており、且つ前記直列機能ユニ
   ットの各々がその入力ポートを前記複数個の出力ポート
   手段の１つに接続され且つその出力ポートが前記複数個
   の入力ポー１〜手段の１つに接続された少なくとも１つ
   の直列デジタル機能手段を具備することを特徴とする装
   置。 ６、特許請求の範囲第５項において、前記複数個の入力
   ポート手段の少なくとも１つ及び前記複数個の出力ポー
   ト手段の１つが前記デジタルメモリ装置の別の１つの出
   力ポート手段及び入力ポート手段に夫々相互接続する為
   に設けられており、その際に複数個の前記デジタルメモ
   リ装置からなるマトリクスを画定していることを特徴と
   する装置。 ７、特許請求の範囲第５項又は第６項において、前記ラ
   ンダムアクセスメモリ要素が並列データ入力手段と並列
   データ出力手段とを具備しており、更に前記複数個の入
   力ポート手段を介して前記データ入力手段へデータ信号
   を供給する手段と前記並列データ出力手段から前記複数
   個の出力ポー１一手段へ出力データ信号を供給する手段
   とを有することを特徴とする装置。 ８、特許請求の範囲第７項において、前記データ入力手
   段と前記データ出力手段とがデータ信号の読取と書込と
   を同時的に実行可能であることを特徴とする装置。 ９、特許請求の範囲第７項又は第８項において、前記複
   数個の前記入力ポート手段と出力ポート手段の全てがサ
   ービスされる様に各メモリ制御サイクル毎に少なくとも
   １度前記入力ポート手段と前記出力ポート手段をスイッ
   チングする手段を有しており、メモリ制御サイクルがビ
   ットサイクルの期間の倍数の期間であることを特徴とす
   る装置。 １０、デジタル計算装置に使用するメモリ装置において
   、各々の入力ポートが第２複数個のビットを表すデジタ
   ル信号を直列的に受け取り且つ前記第２複数個のビット
   を並列的に排出する様に接続されている第１複数個のバ
   ッファされた入力ボートを持った入力相互接縦手段と、
   前記第１複数個の入力ポートの各１つから並列入力・並
   列出力メモリユニット内の特定のメモリ位置へ前記第２
   複数個のビットを指向させる第１供給手段と、前記第１
   供給手段に接続されており且つデジタルメモリユニット
   内のアドレスされランダムにアクセス可能なワード位置
   におけるデジタルワードを表すデジタル信号をストアす
   べく動作可能な並列入力・並列出力メモリユニットと、
   前記メモリユニット内のデジタルワードを第３複数個の
   バッファされた出力ポートの特定されたものへ指向させ
   る様に前記メモリユニットに接続された第２供給手段と
   を有しており、前記第３複数個の出力ポートが前記第２
   供給手段を介して前記メモリユニット内のランダムにア
   ドレスされたビット位置から前記第２複数個のビットを
   並列的に受け取り且つ前記メモリ要素内にストアされて
   いるデジタルワードを表す信号を直列的に伝達すべく接
   続されていることを特徴とする装置。 １１、特許請求の範囲第１０項において、前記第１複数
   個は前記第３複数個に等しく且つ前記デジタルワードの
   部分的なセグメントが並列的に受け取られ且つ排出され
   て連続的な直列デジタルデ−タストリームを形成する様
   に前記デジタルワードが前記第２複数個の整数倍数と等
   しい複数個であることを特徴とする装置。 １２、特許請求の範囲第１１項において、前記デジタル
   ワー１くが３２ビツトの長さであることを特徴とする装
   置。 １３、ビットシリアル・パイプライン機能デジタル計算
   装置においてメモリ無し機能的ユニット間にタスクを割
   り当てる方法において、前記機能的ユニットが制御入力
   信号に応答してメモリ装置内にストアされているデータ
   を処理すべく動作可能であり、前記方法が、前記計算装
   置上で動作するアルゴリズムの１つのタスクによって使
   用されている中間状態情報を前記アルゴリズム内のその
   他のタスクによって使用されているその他の中間タスク
   情報から別である様に制限し、既知の合理的に関連する
   繰り返し速度で動作することの可能なタスクで構成され
   る機能的アルゴリズムのみを前記Ｈ１算装置上で使用し
   、且つ装置動作を基準とすること無しにメモリ無し機能
   的ユニット間に複数個のタスク命令がインターリーブさ
   れる様に前記アルゴリズムを画定する命令を実行可能な
   状態情報にコンパイルした後にメモリ位置を異なったタ
   スクに割り当てる、上記各工程を有することを特徴とす
   る方法。