JPH03188578A - ベクトル描画処理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［目次コ 概要 産業上の利用分野 従来の技術 発明の解決しようとする課題 課題を解決するための手段 作用 実施例 発明の効果 ［概要コ ベクトル描画用のビット演算を行う演算回路に関し、 複雑なベクトルを高速に描画できる演算回路を提供する
ことを目的とし、 背景パターンとビット列のパターンで示されるベクトル
パターンとをビット単位で処理する際に、その処理モー
ドをベクトルパターンによりビット単位で切り替え、ま
た、背景パターンとビット列のパターンで示されるベク
トルパターンとをビット単位で処理する際に、ベクトル
パターンによってビット演算指示をビット単位で切り替
え、あるいは、背景パターンとビット列のパターンで示
されるベクトルパターンとをビット単位で処理する際に
、ベクトルパターンをパターン単位で切り替える様、構
成し九 ［産業上の利用分野コ 本発明は、ベクトル描画用のビット演算を行う演算回路
に関する。

この種の回路はＣＡＤやＣＡＭ用のデイスプレィ装置な
どに用いられており、その演算結果により多様なベクト
ル描画が行われる。

［従来の技術］ 第６図では従来回路の構成が説明されており、プロセッ
サ３０により１ワード長のベクトルパターンがベクトル
パターンレジスタ１０にセットされ、また、ビット演算
指示がオペレーションレジスタ１６にセットさ札　ベク
トル作成情報がＤＤＡ３２にセットされ、そしてＤＤＡ
３２が起動される。

これにより、ＤＤＡ３２からフレームメモリ３４ヘワー
ドアドレスが与えられ、ワード内アドレスがＡＬＵ１４
へ与えら札　パターンシフト指示がベクトルパターンレ
ジスタ１０へ与えられる。

さらに、フレームメモリ３４から背景パターンレジスタ
１２へ　背景のパターンが与えら札　その背景のパター
ンとベクトルパターンレジスタ１０のベクトルパターン
とがＡＬＵ１４でビット演算される。

このビット演算の種類はオペレーションレジスタ１６に
セットされたビット演算指示で指定され、ベクトルパタ
ーンにおいて演算の対象となるビット位置がＤＤＡ３２
のワード内アドレスで指定される。

また、ベクトルパターンのうちビット演算されるビット
データはベクトルパターンレジスタ１０からＡＬＵ　１
４へ与えらへ　そのビットデータはＤＤＡ３２のパター
ンシフト指示に従ってベクトルパターンレジスタエＯか
らシフト出力される。

第７図ではこの従来例の作用が説明されており、同図（
Ａ）のように１ワード（８ビツト）のベクトルパターン
がビット単位でベクトルパターンレジスタ１０からＡＬ
Ｕ１４シフト出力される。

ＡＬＵ１４には同図（Ｂ）の背景パターン（８ドツト×
８ドツト）が１ワ一ド単位で与えら札同図（Ｃ）のワー
ド内アドレスとが逐次歩進される。

その結べ　同図（Ｃ）で示されるように符号１゜２、　
３．　４．　５．　６．　７．　８の順でビット演算指
示が行われる。

ただし、同図（Ａ）で斜線以外の空白部分となる値０の
ビット位置では、背景側のビットパターンがそのまま演
算結果とされる。

このため、同図（Ｄ）のように直線ベクトルの描画デー
タが得ら札　そのデータはフレームメモリ３４に書き込
まれて表示装置３６で表示される。

なお、第４図（Ｃ）で示される符号１．　２．　３゜４
、　５．　８．　７．　８のビット演算位置はワード内
アドレスとワードアドレスの組合わせで指定できる。

［発明が解決しようとする課題］ このように従来においては、単一のベクトルパターンを
用いた一種類のビット演算によりベクトル描画が行われ
る。

したがって、ベクトルパターンのデータについて複数の
ビット演算が行われる場合には、それらのビット演算を
繰り返すことが必要となる。

このように複雑なベクトルパターンを背景上に描画する
ためには、ベクトルパターンをセットして背景パターン
とベクトルパターンをビット演算する処理を繰り返すこ
とが必要となり、これに時間を要していた 本発明は上記従来の事情に鑑みてなされたものであり、
複雑なベクトルパターンを高速に描画することが可能と
なる演算回路を提供することにある。

［課題を解決するための手段］ 上記目的を達成するために本発明に係わる回路は以下の
ように構成されている。

第１発明においては、ビット列のパターンで示されるベ
クトルパターンが第１図のベクトルパターン保持手段１
０で保持される。

また、背景のパターンがビットパターンとして同図の背
景パターン保持手段１２で保持される。

これらのベクトルパターンと背景パターンは同図のビッ
ト処理手段１４でビット単位に処理さ汰そのビット処理
が遂行される処理モードが指定される情報が同図の少な
（とも１つ以上の処理指定情報保持手段１６．１８に書
き込まれる。

そして、ベクトルパターン保持手段１０に保持されたベ
クトルパターンに応じて処理指定情報保持手段１６．１
８に書き１込まれた処理モード指定情報が同図の切替手
段２０により選択的に切替えられてビット処理手段１４
へ供給される。

第２発明においては、ビット列のパターンで示されるベ
クトルパターンが第３図における複数のベクトルパター
ン保持手段１０．１１で保持さ札同図のビット処理手段
１４に入力される背景パターンのみを出力指定する情報
が同図の処理指定情報保持手段１９に書き込まれる。

そして、ベクトルパターン保持手段１１に保持されたベ
クトルパターンに応じて処理指定情報手段１８．１９に
書き込まれた処理モード指定情報が同図の切替手段２０
によって選択的に切替えら札　ビット処理手段１４へ供
給される。

第３発明においては、第５図における複数のベクトルパ
ターン保持手段１０．１１の出力が同図のベクトルパタ
ーン切替手段２７．２８により交換的に切替えら札　同
図のビット処理手段１４または同図の切替手段２０へ出
力される。

そして、ベクトルパターン切替手段２７．２８は同図の
パターン選択手段２９により制御される。

［作用］ 第１発明では、処理モードを各々指定する情報が処理指
定情報保持手段１６．１８で用意さ札それらのデータは
ベクトルパターンと背景パターンとをビット演算するビ
ット処理手段１４ヘベクトルパターンによって切替え出
力される。

したがって、ベクトルパターンの”１”と”０″各々で
別のビット演算指定を行うことが可能となる。

第２発明では、複数のベクトルパターンがベクトルパタ
ーン保持手段１０．１１で用意さ札　背景パターンとビ
ット演算されるベクトルパターンと、ビット演算指示を
切替えるベクトルパターンを別々に用意することができ
る。

したがって、複数の描画パターンをビット単位で選択す
ることが可能となる。

第３発明では、複数のベクトルパターンがベクトルパタ
ーン保持手段１０．１１で用意さ札　背景パターンとビ
ット演算されるベクトルパターンとビット演算指示を切
替るベクトルパターンをパターン単位で切り替え出力で
きる。

したがって、複数のパターンを切り替えて描画すること
が可能となる。

［実施例］ 以下、図面に基づいて本発明に係る好適な回路を説明す
る。

第１図では第１実施例の構成が説明されており、前述し
た従来例と同一部材には同一符号を付してそれらの説明
を省略する。

本実施例ではオペレージ１ンレジスタ１６の他にオペレ
ージロンレジスタ１８が設けられており、オペレージロ
ンレジスタ１８．１８にはオアと反転のビット演算指示
がプロセッサ３０から各々与えられる。

そして、それらオペレージ１ンレジスタ１６゜１８のビ
ット演算指示はマルチプレクサ２０へ与えら攬　その出
力はＡＬＵｌ　４へ供給される。

さらに、マルチプレクサ２０にはベクトルパターンレジ
スタ１０のシフト出力が与えら攬　このシフト出力が値
！（斜線部分　第２図参照）のとキニオペレーシーンレ
ジスタ１６の出力力ζ　値Ｏ（空白部分　第２図参照）
のときにオペレージロンレジスタ１８の出力力ζ　ＡＬ
Ｕｌ　４へマルチプレクサ２０から供給される。

このように、オペレージ四ンレジスタ１６，１８に２種
類のビット演算指示が用意さ札　これらがマルトプレク
サ２０によりＡＬＵｌ４へ切り替え出力される。

第２図では本実施例の作用が説明されており、同図（Ａ
）のように１ワードのベクトルパターンがビット単位で
ベクトルパターンレジスタＩＯからＡＬＵｌ４へシフト
出力される。

このＡＬＵｌ４には同図（Ｂ）の背景パターンが１ワ一
ド単位で与えら札　同図（Ｃ）のワード内アドレスとワ
ードアドレスとが逐次歩進される。

その結べ　同図（Ｃ）に示されるように符号１゜２、　
３．　４．　５．　８．　７．　８の順でビット演算が
行われる。

本実施例では前述のように、ベクトルパターンレジスタ
１０のシフト出力が値１（斜線部分）のトキにオペレー
ジ１ンレジスタ１６の出力力ζ　値０（空白部分）のと
きにオペレージロンレジスタ１８の出力力ζ　マルチプ
レクサ２０からＡＬＵｌ４へ供給されるので、同図（Ａ
）において値１（斜線部分）となるビット位置ではオア
のビット演算が行わ汰　また、値０（空白部分）となる
ビット位置では背景側のビットパターンが反転されその
結べ　同図（Ｄ）のように直線ベクトルの描画データが
得ら攬　そのデータでは値Ｏとなるビットデータが従来
例に比して一つ増加する。

以上説明したように本実施例によれば、ビット演算の種
類を指定するデータが複数のオペレージロンレジスタ１
６，１８に用意さ札　ベクトルパターンの値に応じたビ
ット演算が切り替えられて行われるので、複数のビット
演算が１ワードのベクトルパターンについて行われる複
雑な処理の場合でも、これを１回の処理で完了できる。

したがって、複雑なベクトル描画を高速に行うことが可
能となる。

第３図では第２実施例の構成が示されており、前述と同
一な部材に関しては同一符号を付してそれらの説明を省
略する。

本実施例ではベクトルパターンレジスタＩＯの他ニベク
トルパターンレジスタ１１が設けられており、ベクトル
パターンレジスタ１０には描画用のベクトルパターン力
ζ　ベクトルパターンレジスタ１１にはマスク用のベク
トルパターンがプロセッサ３０により各々セットされる
。

そしてベクトルパターンレジスタ１０の描画用ベクトル
パターンはＡＬＵ１４へシフト出力さ札ベクトルパター
ン１１のマスク用ベクトルパターンはマルチプレクサ２
０ヘシフト出力される。

このマルチプレクサ２０にはオペレージ１ンレジスタ１
６のビット演算指示とマスク用ビット演算指示１９　（
Ｑ＝Ａ）が与えら札　ベクトルパターンレジスタ１１の
出力が第４図（Ｂ）の斜線部分で示されるのときにはオ
ペレージ、ンレジスタ１６の出力力ζ　ベクトルパター
ンレジスタ１１のシフト出力が同図（Ｂ）の空白部分で
示されるのときにはマスク用のビット演算指示１９（Ｑ
＝Ａ）としてＡＬＵ１４ヘマルチブレクサ２０から供給
される。

第４図では本実施例の作用が説明されており、同図（Ａ
）のように１ワードの描画用ベクトルパターンがビット
単位でベクトルレジスタ１０からＡＬＵ１４ヘシフト出
力される。

ｔ：のＡＬＵ１４には同図（Ｃ）の背景パターンが１ワ
一ド単位で与えら札　同図（Ｄ）のワード内アドレスと
アドレスとが逐次歩進される。

その結べ　同図（Ｄ）に示されるように符号１゜２、　
３．　４．　５．　８．　７．　８の順でビット演算が
行われる。

その際には、ベクトルパターンレジスタ１１のシフトが
同図（Ｂ）の斜線部分で示される値１のときにオペレー
ジ四ンレジスタ１６の出力め−同図（Ｂ）の空白部分で
示される値０のときにマスク用のビット演算指示１９（
Ｑ＝Ａ）力ζ　マルチプレクサ２０からＡＬＵ１４へ供
給されるので、同図（Ｂ）において値１（斜線部分）と
なるビット位置では同図（Ａ）の値と背景パターンのオ
アのビット演算が行われる。

また、同図（Ｂ）において値０（空白部分）となるビッ
ト位置では背景側のビットパターンがそのままの演算結
果とされる。

これにより同図（Ｃ）における符号１．　２．　３゜４
、　７．　８の位置でオアのビット演算が行ゎ札符号５
．６では背景側のビットパターンがそのまま演算結果と
される。

この結べ　同図（Ｅ）で示される直線ベクトルの描画デ
ータが得られる。

すなわち、同図（Ｃ）の符号５，６のビット位置をマス
ク用ベクトルパターンで、ベクトルの描画データが同図
（Ｅ）のように得られる。

以上のように本実施例においては、複数のベクトルパタ
ーンが用意さ札　背景パターンとビット演算されるベク
トルパターンと、ビット演算指示を切替るベクトルパタ
ーンによって、複数のパターンビット単位で組み合わせ
る描画の処理を一回で完了でき、したがって、複雑なパ
ターンを高速に描画することが可能となる。

第５図では第３実施例の構成が説明されており、前述と
同一な部材に関しては同一符号を付してそれらの説明を
省略する。

本実施例ではベクトルパターンレジスタ１０の他にベク
トルパターンレジスタ１１が設けられており、それらに
は相異なるベクトルパターンがプロセッサ３０により各
々セットされる。

さらに、ベクトルパターンレジスタ１０．１１の出力が
マルチプレクサ２７．２８に与えられており、パターン
選択部２９にはマルチプレクサ２７．２８を制御するた
めの情報がプロセッサ３０によりセットされる。

そして、ＤＤＡ３２からパターンシフト指示がパターン
選択部２９へ与えられており、ベクトルパターンレジス
タ１０．１１の各ベクトルパターンはマルチプレクサ２
７．２８を介してＡＬＵ　１４ヘパタ一ン選択部２９の
制御情報に従ってマルチプレクサ２０へ切替出力さヘ　
マルチプレクサ２０にはオペレージ１ンレジスタ１６の
ビット演算指示とマスク用ビット演算指示１９　（Ｑ＝
Ａ）が与えられてる。

本実施例においては第４図（Ａ）、　　（Ｂ）のベクト
ルパターンがベクトルパターンレジスタ１０゜１１に各
々−旦セットさ札　パターン選択部２９に制御情報がセ
ットされると、マルチプレクサ２７．２８からその制御
情報に従ってベクトルパタ−ンがマルチプレクサ２０へ
切替出力される。

したがって、これらのベクトルパターンレジスタ１０．
１１をそれぞれビット演算用とビット演算切替手段用と
して用いたり、２倍長のパターンレジスタとしてビット
演算専用に使用したりすることにより、パターンセット
の回数を半減して高速にベクトル描画を行える。

［発明の効果コ 以上説明したように本発明によれば、ベクトルパターン
のセットしてビット演算を行う処理を繰り返すことなく
複雑なベクトル描画を行えるので、その処理に要する時
間を大幅に短縮することが可能となる。

【図面の簡単な説明】

第１図は第１実施例の構成説明図 第２図は第１実施例の作用説明図 第３図は第２実施例の構成説明図 第４図は第２実施例の作用説明図 第５図は第３実施例の構成説明図 第６図は従来例の構成説明図 第７図は従来例の作用説明図 である。 １０゜ １２　・ １４　・ １６゜ ２０　・ ２７゜ ２９　・ ３０　・ ３２　・ ３４　＠ ３６　・ １１・・・ベクトルパターンレジスタ、・・背景パター
ンレジスタ、 ・−Ａ　Ｌ　Ｕ。 １８・・・オペレージ１ンレジスタ、 ・・マルチプレクサ、 ２８・・・マルチプレクサ、 ・・パターン選択爪 ・・プロセッサ、 ・・Ｄ　Ｄ　Ａ。 ・・フレームメモ１ハ ・拳表示装置、 ワード内アドレス 第１実施例のベクトル描画作用説明図 第２図 ←シフト出力 ←シフト出力 第２実施例の作用説明図 第４図 ワード内アドレス 従来例のベクトル描画作用説明図 第７図

Claims (3)

【特許請求の範囲】
1. （１）、 ビット列のパターンで示されるベクトルパターンを保持
   するベクトルパターン保持手段（１０）と、 背景のパターンをビットパターンとして保持する背景パ
   ターン保持手段（１２）と、 前記ベクトルパターンと前記背景のパターンが入力され
   、この２つのパターンをビット単位に処理するビット処
   理手段（１４）と、 前記ビット処理手段（１４）が遂行する処理モードを指
   定する情報が書き込まれる少なくとも１つ以上の処理指
   定情報保持手段（１６、１８）と、前記ベクトルパター
   ン保持手段（１０）に保持したベクトルパターンに応じ
   て前記処理指定情報保持手段（１６、１８）に書き込ま
   れた処理モード指定情報を選択的に切替え、前記ビット
   処理手段（１４）へ供給する切替手段（２０）と、を有
   することを特徴とするベクトル描画処理回路。
2. （２）、 請求項（１）記載のベクトル描画処理回路において、 ビット列のパターンで示されるベクトルパターンを保持
   する複数のベクトルパターン保持手段（１０、１１）を
   設けると共に、 前記ビット処理手段（１４）に入力される背景パターン
   のみを出力指定する情報が書き込まれる処理指定情報保
   持手段（１９）を設け、 前記ベクトルパターン保持手段（１１）に保持したベク
   トルパターンに応じて前記処理指定情報保持手段（１６
   、１９）に書き込まれた処理モード指定情報を前記切替
   手段（２０）によって選択的に切替え、前記ビット処理
   手段（１４）へ供給する、 ことを特徴とするベクトル描画処理回路。
3. （３）、 請求項（２）記載のベクトル描画処理回路において、 前記複数のベクトルパターン保持手段（１０、１１）の
   出力を交換的に切替え、前記ビット処理手段（１４）ま
   たは切替手段（２０）へ出力するベクトルパターン切替
   手段（２７、２８）と、前記ベクトルパターン切替手段
   （２７、２８）を制御するパターン選択手段（２９）と
   、 を設けたことを特徴とするベクトル描画処理回路。