JPH07141304A - メモリアレーを用いた並列演算装置 - Google Patents
メモリアレーを用いた並列演算装置Info
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- JPH07141304A JPH07141304A JP5290468A JP29046893A JPH07141304A JP H07141304 A JPH07141304 A JP H07141304A JP 5290468 A JP5290468 A JP 5290468A JP 29046893 A JP29046893 A JP 29046893A JP H07141304 A JPH07141304 A JP H07141304A
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- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T15/00—3D [Three Dimensional] image rendering
- G06T15/005—General purpose rendering architectures
Abstract
(57)【要約】
【目的】 問題に応じてＳＩＭＤ動作もしくはＭＩＭＤ
動作を切り替えて、並列演算を高速に行う。また、ＳＩ
ＭＤ動作とＭＩＭＤ動作が混在した処理を行う場合に
も、動作の切り替えに伴う時間的ロスをなくし、高速な
処理を行うことができるようにする。 【構成】 演算のためのデ−タを記憶する２次元メモリ
アレ−ＭＡＲ、２次元メモリアレ−より並列に読みだし
たワ−ド線上のメモリセルのデ−タを演算回路群へ転送
する転送ネットワ−クＴＮ、転送されたデ−タを用いて
演算処理を並列に行う演算回路群ＰＥ１〜ＰＥｎ、ＳＩ
ＭＤ動作時の命令ＯＰ−ｓを伝達する信号線ＬＳ，ＭＩ
ＭＤ動作時の命令ＯＰ−ｍを蓄え並列に伝達する命令バ
ッファＢＡＦ、およびＳＩＭＤ動作とＭＩＭＤ動作を切
り替えるためのスイッチ群ＳＷ−ＯＰを具備する。
動作を切り替えて、並列演算を高速に行う。また、ＳＩ
ＭＤ動作とＭＩＭＤ動作が混在した処理を行う場合に
も、動作の切り替えに伴う時間的ロスをなくし、高速な
処理を行うことができるようにする。 【構成】 演算のためのデ−タを記憶する２次元メモリ
アレ−ＭＡＲ、２次元メモリアレ−より並列に読みだし
たワ−ド線上のメモリセルのデ−タを演算回路群へ転送
する転送ネットワ−クＴＮ、転送されたデ−タを用いて
演算処理を並列に行う演算回路群ＰＥ１〜ＰＥｎ、ＳＩ
ＭＤ動作時の命令ＯＰ−ｓを伝達する信号線ＬＳ，ＭＩ
ＭＤ動作時の命令ＯＰ−ｍを蓄え並列に伝達する命令バ
ッファＢＡＦ、およびＳＩＭＤ動作とＭＩＭＤ動作を切
り替えるためのスイッチ群ＳＷ−ＯＰを具備する。
Description
【０００１】
【産業上の利用分野】本発明は、メモリアレーを用いた
並列演算装置に関し、特に複数の演算回路に対して、共
通の命令を送る第１の動作と、個別の命令を送る第２の
動作を高速に切り替えることができる並列演算装置に関
するものである。
並列演算装置に関し、特に複数の演算回路に対して、共
通の命令を送る第１の動作と、個別の命令を送る第２の
動作を高速に切り替えることができる並列演算装置に関
するものである。
【０００２】
【従来の技術】従来、メモリアレ−を用いた並列演算装
置としては、例えば１９９２年のシ−・アイ・シ−・シ
−の予稿集３０．６．１から３０．６．４に記載されて
いるコンピュテ−ショナル・ラムと題した論文（Ｄｕｎ
ｃａｎ Ｇ． Ｅｌｌｉｏｔｔ， Ｗ． Ｍａｒｔｉｎ
Ｓｎｅｌｇｒｏｖｅ ａｎｄ Ｍｉｃｈａｅｌ Ｓｔ
ｕｍｍ， ”Ｃｏｍｐｕｔａｔｉｏｎａｌ Ｒａｍ：
Ａ Ｍｅｍｏｒｙ−ＳＩＭＤ Ｈｙｂｒｉｄ ａｎｄ
ｉｔｓ Ａｐｐｌｉｃａｔｉｏｎ ｔｏ ＤＳＰ”，
ＣＩＣＣ ３０．６．１−３０．６．４；Ｍａｙ， １
９９２）に記載された装置がある。これは、半導体チッ
プ上に２次元のメモリアレ−と多数の演算回路とを配置
したものである。２次元のメモリアレ−は、ワ−ド線を
選択することにより、そのワード線に接続された多数個
のメモリ素子から各々の情報を同時に読み出すことがで
きるので、多数の演算回路に同時にデ−タを供給できる
という利点がある。その結果、上記多数の演算回路を共
通の命令で並列に動作させれば、高速に演算処理を行う
ことが可能となる。このように、複数の演算装置に同一
の命令を同時に並行して演算させる計算機は公知であ
る。
置としては、例えば１９９２年のシ−・アイ・シ−・シ
−の予稿集３０．６．１から３０．６．４に記載されて
いるコンピュテ−ショナル・ラムと題した論文（Ｄｕｎ
ｃａｎ Ｇ． Ｅｌｌｉｏｔｔ， Ｗ． Ｍａｒｔｉｎ
Ｓｎｅｌｇｒｏｖｅ ａｎｄ Ｍｉｃｈａｅｌ Ｓｔ
ｕｍｍ， ”Ｃｏｍｐｕｔａｔｉｏｎａｌ Ｒａｍ：
Ａ Ｍｅｍｏｒｙ−ＳＩＭＤ Ｈｙｂｒｉｄ ａｎｄ
ｉｔｓ Ａｐｐｌｉｃａｔｉｏｎ ｔｏ ＤＳＰ”，
ＣＩＣＣ ３０．６．１−３０．６．４；Ｍａｙ， １
９９２）に記載された装置がある。これは、半導体チッ
プ上に２次元のメモリアレ−と多数の演算回路とを配置
したものである。２次元のメモリアレ−は、ワ−ド線を
選択することにより、そのワード線に接続された多数個
のメモリ素子から各々の情報を同時に読み出すことがで
きるので、多数の演算回路に同時にデ−タを供給できる
という利点がある。その結果、上記多数の演算回路を共
通の命令で並列に動作させれば、高速に演算処理を行う
ことが可能となる。このように、複数の演算装置に同一
の命令を同時に並行して演算させる計算機は公知であ
る。
【０００３】
【発明が解決しようとする課題】上述の従来例は、半導
体チップ上に、いわゆるＳＩＭＤ（Single Instructio
n Multiple Data stream)計算機を形成したものであ
る。これは、並列処理方式の１つである単一命令複数デ
ータ流計算機であって、制御装置から同一構造を持った
多数の演算装置に発行された命令を、各演算装置が並列
に同一演算を実行する。各演算装置は、結合部を介して
共有記憶装置をアクセスすることにより、各々異なるデ
ータを読み出し、それぞれ演算を施した後、それらの結
果を格納する。この方式は、画像内の全ての画素子に同
一の処理を施す場合に適しており、ベクトルや配列のよ
うな集合に対する演算を必要とする分野に適している。
例えば、科学技術計算処理、画像処理、信号処理、デー
タサーチ、パターンマッチング、連想処理等の専用機が
開発されている。これらの処理装置では、問題の並列度
が十分高ければ、通常のＣＰＵで逐次処理を行う場合に
較べると、非常に高速に処理を行うことができる。しか
しながら、たとえば、３次元コンピュ−タグラフィック
スの描画処理等では、画面全体の色を同一の規則で変化
させるといった並列度の高い処理と、ポリゴンの描画な
どのように、画面内の限られた部分毎に処理を行う並列
度の低い処理が混在している。このような場合には、上
述の従来例を使用しても、十分な効果を期待することは
できない。すなわち、多面体近似のため曲面に三角形
（ポリゴン）を貼り合わせた物体を描画する場合、同一
画面に表示するポリゴンは全て同一ではなく、従って並
列処理により同一の規則で描画させることができず、そ
れぞれ別個に描画させる必要がある。このような処理を
行う場合には、ＭＩＭＤ（Multiple Instruction Mul
tiple Data stream)計算機、つまり複数命令複数デー
タ流方式の計算機で処理することが望ましい。ＭＩＭＤ
計算機は、制御部が分散されたシステムの全てを含んで
いる。本発明の目的は、このような従来の課題を解決
し、ＳＩＭＤ動作とＭＩＭＤ動作が混在した処理を行う
場合にも、動作の切り替えに伴う時間的ロスがなく、与
えられた問題の並列度に合わせて効率良く演算回路を制
御できるメモリアレーを用いた並列演算装置を提供する
ことにある。
体チップ上に、いわゆるＳＩＭＤ（Single Instructio
n Multiple Data stream)計算機を形成したものであ
る。これは、並列処理方式の１つである単一命令複数デ
ータ流計算機であって、制御装置から同一構造を持った
多数の演算装置に発行された命令を、各演算装置が並列
に同一演算を実行する。各演算装置は、結合部を介して
共有記憶装置をアクセスすることにより、各々異なるデ
ータを読み出し、それぞれ演算を施した後、それらの結
果を格納する。この方式は、画像内の全ての画素子に同
一の処理を施す場合に適しており、ベクトルや配列のよ
うな集合に対する演算を必要とする分野に適している。
例えば、科学技術計算処理、画像処理、信号処理、デー
タサーチ、パターンマッチング、連想処理等の専用機が
開発されている。これらの処理装置では、問題の並列度
が十分高ければ、通常のＣＰＵで逐次処理を行う場合に
較べると、非常に高速に処理を行うことができる。しか
しながら、たとえば、３次元コンピュ−タグラフィック
スの描画処理等では、画面全体の色を同一の規則で変化
させるといった並列度の高い処理と、ポリゴンの描画な
どのように、画面内の限られた部分毎に処理を行う並列
度の低い処理が混在している。このような場合には、上
述の従来例を使用しても、十分な効果を期待することは
できない。すなわち、多面体近似のため曲面に三角形
（ポリゴン）を貼り合わせた物体を描画する場合、同一
画面に表示するポリゴンは全て同一ではなく、従って並
列処理により同一の規則で描画させることができず、そ
れぞれ別個に描画させる必要がある。このような処理を
行う場合には、ＭＩＭＤ（Multiple Instruction Mul
tiple Data stream)計算機、つまり複数命令複数デー
タ流方式の計算機で処理することが望ましい。ＭＩＭＤ
計算機は、制御部が分散されたシステムの全てを含んで
いる。本発明の目的は、このような従来の課題を解決
し、ＳＩＭＤ動作とＭＩＭＤ動作が混在した処理を行う
場合にも、動作の切り替えに伴う時間的ロスがなく、与
えられた問題の並列度に合わせて効率良く演算回路を制
御できるメモリアレーを用いた並列演算装置を提供する
ことにある。
【０００４】
【課題を解決するための手段】上記目的を達成するた
め、本発明のメモリアレーを用いた並列演算装置は、
（ａ）それぞれ同一の半導体基板上に形成され、演算の
ためのデ−タを記憶する２次元メモリアレ−（図１のＭ
ＡＲ）と、２次元メモリアレ−（ＭＡＲ）より並列に読
み出したワ−ド線（Ｗ１〜Ｗｍ）上のメモリセルのデ−
タを転送する転送ネットワ−ク（ＴＮ）と、他から転送
されたデ−タを用いて演算処理を並列に行う演算回路群
（ＰＥ１〜ＰＥｎ）と、演算回路群（ＰＥ１〜ＰＥｎ）
を共通の命令で並列に動作させる第１の動作モ−ドと個
々の演算回路毎に異なる命令で並列に動作させる第２の
動作モ−ドとを切り替える信号により、上記両命令を高
速に切り替える切替手段（ＳＷ−ＯＰ）とを具備するこ
とを特徴としている。また、（ｂ）第２の動作モ−ド中
に、演算回路群（ＰＥ１〜ＰＥｎ）へ並列に供給する同
一ないし異なる命令を複数個記憶する命令バッファ（Ｂ
ＵＦ）を具備し、命令バッファ（ＢＵＦ）には、第１の
動作モ−ド中に複数個の命令を書き込むことも特徴とし
ている。
め、本発明のメモリアレーを用いた並列演算装置は、
（ａ）それぞれ同一の半導体基板上に形成され、演算の
ためのデ−タを記憶する２次元メモリアレ−（図１のＭ
ＡＲ）と、２次元メモリアレ−（ＭＡＲ）より並列に読
み出したワ−ド線（Ｗ１〜Ｗｍ）上のメモリセルのデ−
タを転送する転送ネットワ−ク（ＴＮ）と、他から転送
されたデ−タを用いて演算処理を並列に行う演算回路群
（ＰＥ１〜ＰＥｎ）と、演算回路群（ＰＥ１〜ＰＥｎ）
を共通の命令で並列に動作させる第１の動作モ−ドと個
々の演算回路毎に異なる命令で並列に動作させる第２の
動作モ−ドとを切り替える信号により、上記両命令を高
速に切り替える切替手段（ＳＷ−ＯＰ）とを具備するこ
とを特徴としている。また、（ｂ）第２の動作モ−ド中
に、演算回路群（ＰＥ１〜ＰＥｎ）へ並列に供給する同
一ないし異なる命令を複数個記憶する命令バッファ（Ｂ
ＵＦ）を具備し、命令バッファ（ＢＵＦ）には、第１の
動作モ−ド中に複数個の命令を書き込むことも特徴とし
ている。
【０００５】
【作用】本発明においては、２次元メモリアレ−から並
列に読み出したワ−ド線上のメモリセルのデ−タを転送
ネットワ−クから演算回路群に送出することにより、演
算回路群は転送されたデ−タを用いて演算処理を並列に
行う。その場合、演算回路群は共通の命令を並列処理す
る第１の動作モードと、個々の演算回路毎に異なる命令
を並列処理する第２の動作モードとを持つ。その場合、
第１の動作モードと第２の動作モードとは、スイッチの
動作により切り替えられ、第１の動作モードでは、スイ
ッチを介して演算回路群に同時に転送される共通命令に
より同一の並列処理が行われ、また第２の動作モードで
は、第１の動作モード中に書き込まれた命令バッファか
ら異なる命令がスイッチを介して演算回路群に転送され
た後、各々異なる演算の並列処理が行われる。これによ
り、２次元メモリアレ−でワ−ド線を選択することによ
り、多数の情報を同時に読み出すことができるので、同
一の半導体基板上に形成された多数の演算回路に同時に
デ−タを供給できるという利点がある。また、演算回路
群は、スイッチによって共通の命令を伝達するための信
号線から命令を入力する場合には、いわゆるＳＩＭＤ動
作をさせることが可能で、上記の命令バッファより複数
の異なる命令を入力する場合には、いわゆるＭＩＭＤ動
作をさせることが可能である。さらに、演算回路群が共
通の命令でＳＩＭＤ動作をしている間に、上記の命令バ
ッファにＭＩＭＤ動作時の命令を書き込んでおくことが
できる。このため、ＳＩＭＤ動作とＭＩＭＤ動作を連続
して行う場合にも、高速な処理が可能である。
列に読み出したワ−ド線上のメモリセルのデ−タを転送
ネットワ−クから演算回路群に送出することにより、演
算回路群は転送されたデ−タを用いて演算処理を並列に
行う。その場合、演算回路群は共通の命令を並列処理す
る第１の動作モードと、個々の演算回路毎に異なる命令
を並列処理する第２の動作モードとを持つ。その場合、
第１の動作モードと第２の動作モードとは、スイッチの
動作により切り替えられ、第１の動作モードでは、スイ
ッチを介して演算回路群に同時に転送される共通命令に
より同一の並列処理が行われ、また第２の動作モードで
は、第１の動作モード中に書き込まれた命令バッファか
ら異なる命令がスイッチを介して演算回路群に転送され
た後、各々異なる演算の並列処理が行われる。これによ
り、２次元メモリアレ−でワ−ド線を選択することによ
り、多数の情報を同時に読み出すことができるので、同
一の半導体基板上に形成された多数の演算回路に同時に
デ−タを供給できるという利点がある。また、演算回路
群は、スイッチによって共通の命令を伝達するための信
号線から命令を入力する場合には、いわゆるＳＩＭＤ動
作をさせることが可能で、上記の命令バッファより複数
の異なる命令を入力する場合には、いわゆるＭＩＭＤ動
作をさせることが可能である。さらに、演算回路群が共
通の命令でＳＩＭＤ動作をしている間に、上記の命令バ
ッファにＭＩＭＤ動作時の命令を書き込んでおくことが
できる。このため、ＳＩＭＤ動作とＭＩＭＤ動作を連続
して行う場合にも、高速な処理が可能である。
【０００６】
【実施例】以下、本発明の実施例を、図面により詳細に
説明する。図１は、本発明の第１の実施例を示す並列演
算装置の基本構成図である。本実施例によるメモリベー
スの並列演算チップは、ＳＩＭＤ動作とＭＩＭＤ動作を
高速に連続して行うことのできるものである。本実施例
では、図１に示すように、２次元メモリアレ−ＭＡＲ，
２次元メモリアレ−ＭＡＲの１ワ−ド線上のデ−タを並
列に読み出してラッチするためのセンスアンプＳＡ，読
み出したデ−タを演算回路群ＰＥ１，ＰＥ２，．．，Ｐ
Ｅｎに転送する転送ネットワ−クＴＮ、シリアルに入力
されるデ−タを蓄えて演算回路群ＰＥ１〜ＰＥｎに並列
に転送したり、あるいは、演算回路群の出力を並列に転
送して、シリアルに出力するためのシリアルアクセスメ
モリＳＡＭｉｎ、ＳＩＭＤ動作とＭＩＭＤ動作を切り替
えるためのスイッチ群ＳＷ−ＯＰ，ＳＩＭＤ動作時に演
算回路群に共通の命令ＯＰ−ｓを伝達する信号線ＬＳ，
ＭＩＭＤ動作時のための命令を蓄えるための命令バッフ
ァＢＵＦ、命令バッファＢＵＦに命令を転送するための
スイッチ群ＳＷ−ＢＵＦ、ＭＩＭＤ動作時の命令ＯＰ−
ｍを入力するための信号線ＬＭ，演算回路のアドレスＰ
Ｅａｄｄを入力して、命令ＯＰ−ｍを転送するスイッチ
を選択するデコ−ダＰＥｄｅｃより構成される。
説明する。図１は、本発明の第１の実施例を示す並列演
算装置の基本構成図である。本実施例によるメモリベー
スの並列演算チップは、ＳＩＭＤ動作とＭＩＭＤ動作を
高速に連続して行うことのできるものである。本実施例
では、図１に示すように、２次元メモリアレ−ＭＡＲ，
２次元メモリアレ−ＭＡＲの１ワ−ド線上のデ−タを並
列に読み出してラッチするためのセンスアンプＳＡ，読
み出したデ−タを演算回路群ＰＥ１，ＰＥ２，．．，Ｐ
Ｅｎに転送する転送ネットワ−クＴＮ、シリアルに入力
されるデ−タを蓄えて演算回路群ＰＥ１〜ＰＥｎに並列
に転送したり、あるいは、演算回路群の出力を並列に転
送して、シリアルに出力するためのシリアルアクセスメ
モリＳＡＭｉｎ、ＳＩＭＤ動作とＭＩＭＤ動作を切り替
えるためのスイッチ群ＳＷ−ＯＰ，ＳＩＭＤ動作時に演
算回路群に共通の命令ＯＰ−ｓを伝達する信号線ＬＳ，
ＭＩＭＤ動作時のための命令を蓄えるための命令バッフ
ァＢＵＦ、命令バッファＢＵＦに命令を転送するための
スイッチ群ＳＷ−ＢＵＦ、ＭＩＭＤ動作時の命令ＯＰ−
ｍを入力するための信号線ＬＭ，演算回路のアドレスＰ
Ｅａｄｄを入力して、命令ＯＰ−ｍを転送するスイッチ
を選択するデコ−ダＰＥｄｅｃより構成される。
【０００７】以下、図１を用いて本実施例の動作を説明
する。本実施例における演算回路群ＰＥ１，ＰＥ
２，．．，ＰＥｎは、２次元メモリアレ−ＭＡＲからの
デ−タとシリアルアクセスメモリＳＡＭｉｎから読み出
した複数のデ−タを用いて並列の演算を行う。演算回路
群ＰＥ１〜ＰＥｎは、ＳＩＭＤ動作とＭＩＭＤ動作の２
つの動作モ−ドで制御することができる。ＳＩＭＤ動作
とＭＩＭＤ動作の２つの動作モ−ドは、動作モ−ド切り
換え信号φＳ／Ｍによってスイッチ群ＳＷ−ＯＰを制御
することにより切り換えることができる。すなわち、動
作モ−ド切り換え信号φＳ／Ｍが高レベルになるとＳＩ
ＭＤ動作となって、演算回路群ＰＥ１〜ＰＥｎには信号
線ＬＳを通じて共通の命令ＯＰ−ｓが伝達され、演算回
路群ＰＥ１〜ＰＥｎでは与えられたデ−タに対して共通
の処理が行われる。一方、動作モ−ド切り換え信号φＳ
／Ｍが低レベルになるとＭＩＭＤ動作となり、演算回路
群ＰＥ１〜ＰＥｎには命令バッファＢＵＦからスイッチ
群ＳＷ−ＯＰを介して複数の命令が並列に伝達され、演
算回路群ＰＥ１〜ＰＥｎでは与えられたデ−タに対して
演算回路毎に異なる処理を行うことができる。命令バッ
ファＢＵＦへの命令の書き込みは、動作モ−ド切り換え
信号φＳ／Ｍが高レベルでＳＩＭＤ動作を行っている間
に、デコーダＰＥｄｅｃからスイッチ群ＳＷ−ＢＵＦに
演算回路のアドレスを与えることにより、該当するスイ
ッチ群ＳＷ−ＢＵＦの接点を開き、個々の命令ＯＰ−ｍ
をバッファＢＵＦの指定された位置に書き込むことで行
うことができる。
する。本実施例における演算回路群ＰＥ１，ＰＥ
２，．．，ＰＥｎは、２次元メモリアレ−ＭＡＲからの
デ−タとシリアルアクセスメモリＳＡＭｉｎから読み出
した複数のデ−タを用いて並列の演算を行う。演算回路
群ＰＥ１〜ＰＥｎは、ＳＩＭＤ動作とＭＩＭＤ動作の２
つの動作モ−ドで制御することができる。ＳＩＭＤ動作
とＭＩＭＤ動作の２つの動作モ−ドは、動作モ−ド切り
換え信号φＳ／Ｍによってスイッチ群ＳＷ−ＯＰを制御
することにより切り換えることができる。すなわち、動
作モ−ド切り換え信号φＳ／Ｍが高レベルになるとＳＩ
ＭＤ動作となって、演算回路群ＰＥ１〜ＰＥｎには信号
線ＬＳを通じて共通の命令ＯＰ−ｓが伝達され、演算回
路群ＰＥ１〜ＰＥｎでは与えられたデ−タに対して共通
の処理が行われる。一方、動作モ−ド切り換え信号φＳ
／Ｍが低レベルになるとＭＩＭＤ動作となり、演算回路
群ＰＥ１〜ＰＥｎには命令バッファＢＵＦからスイッチ
群ＳＷ−ＯＰを介して複数の命令が並列に伝達され、演
算回路群ＰＥ１〜ＰＥｎでは与えられたデ−タに対して
演算回路毎に異なる処理を行うことができる。命令バッ
ファＢＵＦへの命令の書き込みは、動作モ−ド切り換え
信号φＳ／Ｍが高レベルでＳＩＭＤ動作を行っている間
に、デコーダＰＥｄｅｃからスイッチ群ＳＷ−ＢＵＦに
演算回路のアドレスを与えることにより、該当するスイ
ッチ群ＳＷ−ＢＵＦの接点を開き、個々の命令ＯＰ−ｍ
をバッファＢＵＦの指定された位置に書き込むことで行
うことができる。
【０００８】このように、ＭＩＭＤ動作時の各々異なる
命令ＯＰ−ｍは信号線ＬＭより入力され、スイッチ群Ｓ
Ｗ−ＢＵＦを通じて命令バッファＢＵＦに書き込まれ
る。命令ＯＰ−ｍが書き込まれる命令バッファＢＵＦの
位置は、演算回路ＰＥ１〜ＰＥｎのアドレスＰＥａｄｄ
をデコ−ダＰＥｄｅｃに入力することにより制御でき
る。これにより、アドレスＰＥａｄｄに対応した演算回
路ＰＥ１〜ＰＥｎに命令を転送できる。命令の転送は、
必要な命令を命令バッファＢＵＦに書き込んだ後に、動
作モ−ド切り換え信号φＳ／Ｍを低レベルにすることに
より行われる。このように、本実施例においては、ＳＩ
ＭＤ動作とＭＩＭＤ動作の混在した処理を行うことが可
能である。また、次のＭＩＭＤ動作に必要な命令を、Ｓ
ＩＭＤ動作中あるいは別のＭＩＭＤ動作中に命令バッフ
ァＢＵＦに書き込むことが可能であるため、動作モ−ド
の切り換えを高速に行うことが可能である。なお、本実
施例では、上記の装置を同一の半導体基板上に形成し
て、２次元メモリアレ−ＭＡＲの直下に演算回路群ＰＥ
１〜ＰＥｎ、シリアルアクセスメモリＳＡＭｉｎ，命令
バッファＢＵＦを配置することにより、演算回路群ＰＥ
１〜ＰＥｎとメモリアレ−ＭＡＲ、シリアルアクセスメ
モリＳＡＭin，命令バッファＢＵＦのそれぞれの間の信
号配線の本数を容易に大きく取ることが可能である。こ
のため、非常に並列度の高いＳＩＭＤ動作とＭＩＭＤ動
作を行うことが可能である。また、２次元メモリアレ−
ＭＡＲから演算回路ＰＥ１〜ＰＥｎ間へのデ−タ転送距
離、および命令バッファＢＵＦから演算回路ＰＥ１〜Ｐ
Ｅｎ間への命令の転送距離を、ほぼ一定でしかも非常に
短くできるとともに、演算回路ＰＥ１〜ＰＥｎ相互間の
距離も、一定で極めて短くなる。このため、転送にかか
わる遅延時間が小さいという利点に加えて、演算回路相
互間のばらつきが小さく、演算回路間で同期をとること
が容易であるという利点もある。さらに、本発明は、こ
の他にも種々の処理態様に応用することができる。
命令ＯＰ−ｍは信号線ＬＭより入力され、スイッチ群Ｓ
Ｗ−ＢＵＦを通じて命令バッファＢＵＦに書き込まれ
る。命令ＯＰ−ｍが書き込まれる命令バッファＢＵＦの
位置は、演算回路ＰＥ１〜ＰＥｎのアドレスＰＥａｄｄ
をデコ−ダＰＥｄｅｃに入力することにより制御でき
る。これにより、アドレスＰＥａｄｄに対応した演算回
路ＰＥ１〜ＰＥｎに命令を転送できる。命令の転送は、
必要な命令を命令バッファＢＵＦに書き込んだ後に、動
作モ−ド切り換え信号φＳ／Ｍを低レベルにすることに
より行われる。このように、本実施例においては、ＳＩ
ＭＤ動作とＭＩＭＤ動作の混在した処理を行うことが可
能である。また、次のＭＩＭＤ動作に必要な命令を、Ｓ
ＩＭＤ動作中あるいは別のＭＩＭＤ動作中に命令バッフ
ァＢＵＦに書き込むことが可能であるため、動作モ−ド
の切り換えを高速に行うことが可能である。なお、本実
施例では、上記の装置を同一の半導体基板上に形成し
て、２次元メモリアレ−ＭＡＲの直下に演算回路群ＰＥ
１〜ＰＥｎ、シリアルアクセスメモリＳＡＭｉｎ，命令
バッファＢＵＦを配置することにより、演算回路群ＰＥ
１〜ＰＥｎとメモリアレ−ＭＡＲ、シリアルアクセスメ
モリＳＡＭin，命令バッファＢＵＦのそれぞれの間の信
号配線の本数を容易に大きく取ることが可能である。こ
のため、非常に並列度の高いＳＩＭＤ動作とＭＩＭＤ動
作を行うことが可能である。また、２次元メモリアレ−
ＭＡＲから演算回路ＰＥ１〜ＰＥｎ間へのデ−タ転送距
離、および命令バッファＢＵＦから演算回路ＰＥ１〜Ｐ
Ｅｎ間への命令の転送距離を、ほぼ一定でしかも非常に
短くできるとともに、演算回路ＰＥ１〜ＰＥｎ相互間の
距離も、一定で極めて短くなる。このため、転送にかか
わる遅延時間が小さいという利点に加えて、演算回路相
互間のばらつきが小さく、演算回路間で同期をとること
が容易であるという利点もある。さらに、本発明は、こ
の他にも種々の処理態様に応用することができる。
【０００９】図２は、本発明の第２の実施例を示す３次
元コンピュ−タグラフィックスの描画処理を行う並列演
算装置の構成図であり、図３は図２における転送ネット
ワークの構成を示す図であり、図４はαブレンディン
グ、Ｚバッファのための演算回路を示す説明図であり、
図５，図６は図４における演算回路の構成を示す図であ
る。３次元コンピュ−タグラフィックスの描画処理は、
ある視点から見た３次元の情景を、２次元の画面に対応
するフレ−ムメモリに書き込む処理である。以下、図２
から図６までを用いて、奥行きを表わすためのＺバッフ
ァ処理と、物体の透明感を表わすためのαブレンド処理
を高速に行う実施例について説明する。先ず、Ｚバッフ
ァ処理は、新しく入力された画素のデ−タのＺ座標（奥
行きを表わす座標）をフレ−ムメモリの同じアドレスの
画素のデ−タのＺ座標と比較して、新しく入力された画
素のデ−タのＺ座標が小さい場合のみ、新しく入力され
た画素のデ−タをフレ−ムメモリに書き込むという処理
である。これにより、手前にある物体が、奥にある物体
を隠すという３次元空間のイメ−ジを表現することがで
きる。次に、αブレンド処理は、新しく入力された画素
のデ−タと既に存在する画素のデ−タとの重み付けした
線形和を新しい画素の値とすることにより、手前の物体
を透かして奥の物体が見えるという効果を表わすもので
ある。
元コンピュ−タグラフィックスの描画処理を行う並列演
算装置の構成図であり、図３は図２における転送ネット
ワークの構成を示す図であり、図４はαブレンディン
グ、Ｚバッファのための演算回路を示す説明図であり、
図５，図６は図４における演算回路の構成を示す図であ
る。３次元コンピュ−タグラフィックスの描画処理は、
ある視点から見た３次元の情景を、２次元の画面に対応
するフレ−ムメモリに書き込む処理である。以下、図２
から図６までを用いて、奥行きを表わすためのＺバッフ
ァ処理と、物体の透明感を表わすためのαブレンド処理
を高速に行う実施例について説明する。先ず、Ｚバッフ
ァ処理は、新しく入力された画素のデ−タのＺ座標（奥
行きを表わす座標）をフレ−ムメモリの同じアドレスの
画素のデ−タのＺ座標と比較して、新しく入力された画
素のデ−タのＺ座標が小さい場合のみ、新しく入力され
た画素のデ−タをフレ−ムメモリに書き込むという処理
である。これにより、手前にある物体が、奥にある物体
を隠すという３次元空間のイメ−ジを表現することがで
きる。次に、αブレンド処理は、新しく入力された画素
のデ−タと既に存在する画素のデ−タとの重み付けした
線形和を新しい画素の値とすることにより、手前の物体
を透かして奥の物体が見えるという効果を表わすもので
ある。
【００１０】図２の実施例では、画面の１ライン上の画
素デ−タを並列に処理できるように、複数の演算回路を
用意して高速な描画処理を行う。本実施例では、必要に
応じてＳＩＭＤ動作とＭＩＭＤ動作を切り換えて演算回
路群を制御することができる。従って、画面全体あるい
は広い範囲の画素デ−タの値を変更する場合には、ＳＩ
ＭＤ動作により１ライン毎に共通の並列処理を行い、一
方、ポリゴン処理のように限られた範囲の画素について
異なるパラメ−タで描画を行う場合には、ＭＩＭＤ動作
により複数のポリゴンにわたる１ライン分の並列処理を
行うことができる。図２の本実施例では、画像デ−タを
出力するためのシリアルアクセスメモリＳＡＭｏｕｔ、
一画面分の画像デ−タを記憶する２次元メモリアレ−Ｆ
ＭＡＲ，２次元メモリアレ−ＦＭＡＲのセンスアンプＳ
Ａｆｍ，２次元メモリアレ−ＦＭＡＲとバッファメモリ
アレ−ＢＭＡＲ間でデ−タの転送を行うためのスイッチ
群ＳＷ−ｔｒ，バッファメモリアレ−ＢＭＡＲのセンス
アンプＳＡｂｍ、バッファメモリアレ−ＢＭＡＲと演算
回路群ＰＥ１，ＰＥ２，．．，ＰＥｎ間のデ−タの転送
を行うための転送ネットワ−クＴＮｂｍ、ＳＩＭＤ動作
とＭＩＭＤ動作を切り替えるためのスイッチ群ＳＷ−Ｏ
Ｐ，ＳＩＭＤ動作時に演算回路群に共通の命令ＯＰ−ｓ
を伝達する信号線ＬＳ，シリアルに入力される画像デ−
タを蓄えるシリアルアクセスメモリＳＡＭｉｎ、シリア
ルアクセスメモリＳＡＭｉｎから演算回路群に並列にデ
−タを転送するための転送回路ＴＮｉｎ、ＭＩＭＤ動作
時のための命令を蓄えるための命令バッファＢＵＦ、命
令バッファＢＵＦに命令を転送するためのスイッチ群Ｓ
Ｗ−ＢＵＦ、ＭＩＭＤ動作時の命令ＯＰ−ｍを入力する
ための信号線ＬＭ，演算回路のアドレスＰＥａｄｄを入
力して、命令ＯＰ−ｍを転送するスイッチを選択するデ
コ−ダＰＥｄｅｃより構成される。
素デ−タを並列に処理できるように、複数の演算回路を
用意して高速な描画処理を行う。本実施例では、必要に
応じてＳＩＭＤ動作とＭＩＭＤ動作を切り換えて演算回
路群を制御することができる。従って、画面全体あるい
は広い範囲の画素デ−タの値を変更する場合には、ＳＩ
ＭＤ動作により１ライン毎に共通の並列処理を行い、一
方、ポリゴン処理のように限られた範囲の画素について
異なるパラメ−タで描画を行う場合には、ＭＩＭＤ動作
により複数のポリゴンにわたる１ライン分の並列処理を
行うことができる。図２の本実施例では、画像デ−タを
出力するためのシリアルアクセスメモリＳＡＭｏｕｔ、
一画面分の画像デ−タを記憶する２次元メモリアレ−Ｆ
ＭＡＲ，２次元メモリアレ−ＦＭＡＲのセンスアンプＳ
Ａｆｍ，２次元メモリアレ−ＦＭＡＲとバッファメモリ
アレ−ＢＭＡＲ間でデ−タの転送を行うためのスイッチ
群ＳＷ−ｔｒ，バッファメモリアレ−ＢＭＡＲのセンス
アンプＳＡｂｍ、バッファメモリアレ−ＢＭＡＲと演算
回路群ＰＥ１，ＰＥ２，．．，ＰＥｎ間のデ−タの転送
を行うための転送ネットワ−クＴＮｂｍ、ＳＩＭＤ動作
とＭＩＭＤ動作を切り替えるためのスイッチ群ＳＷ−Ｏ
Ｐ，ＳＩＭＤ動作時に演算回路群に共通の命令ＯＰ−ｓ
を伝達する信号線ＬＳ，シリアルに入力される画像デ−
タを蓄えるシリアルアクセスメモリＳＡＭｉｎ、シリア
ルアクセスメモリＳＡＭｉｎから演算回路群に並列にデ
−タを転送するための転送回路ＴＮｉｎ、ＭＩＭＤ動作
時のための命令を蓄えるための命令バッファＢＵＦ、命
令バッファＢＵＦに命令を転送するためのスイッチ群Ｓ
Ｗ−ＢＵＦ、ＭＩＭＤ動作時の命令ＯＰ−ｍを入力する
ための信号線ＬＭ，演算回路のアドレスＰＥａｄｄを入
力して、命令ＯＰ−ｍを転送するスイッチを選択するデ
コ−ダＰＥｄｅｃより構成される。
【００１１】以下、図２の実施例の動作を説明する。図
２における画面の表示は、一画面分の画像デ−タを記憶
している２次元メモリアレ−ＦＭＡＲの情報を、順番に
読み出すことにより行われる。すなわち、２次元メモリ
アレ−ＦＭＡＲのワ−ド線を順番に選択して、シリアル
アクセスメモリへＳＡＭｏｕｔへ転送し、シリアルに読
み出せばよい。ここで、画素を表わす情報としては、画
素の赤、緑、青それぞれの濃度を表わすＲ、Ｇ、Ｂと奥
行きを表わすＺとがあるので、Ｒ、Ｇ、Ｂを表わすｐビ
ット（通常は各８ビット、合計２４ビット）をシリアル
アクセスメモリＳＡＭｏｕｔへ転送する。一方、画面を
切り替えたり、または視点、あるいは画面上の物体が変
化したような場合には、２次元メモリアレ−ＦＭＡＲの
全部、あるいは一部の内容を書き替える必要がある。そ
れまで表示していた画面を全く新しい画面に切り替える
場合には、シリアルアクセスメモリＳＡＭｉｎに入力さ
れる新しい画素デ−タを直接２次元メモリアレ−ＦＭＡ
Ｒに書き込む。そのためには、先ずスイッチ群ＳＷ−Ｏ
Ｐを切り換えて、演算回路群をＳＩＭＤ動作のモ−ドと
して、命令ＯＰ−ｓをＮＯＰ（ノ−オペレ−ション）と
する。
２における画面の表示は、一画面分の画像デ−タを記憶
している２次元メモリアレ−ＦＭＡＲの情報を、順番に
読み出すことにより行われる。すなわち、２次元メモリ
アレ−ＦＭＡＲのワ−ド線を順番に選択して、シリアル
アクセスメモリへＳＡＭｏｕｔへ転送し、シリアルに読
み出せばよい。ここで、画素を表わす情報としては、画
素の赤、緑、青それぞれの濃度を表わすＲ、Ｇ、Ｂと奥
行きを表わすＺとがあるので、Ｒ、Ｇ、Ｂを表わすｐビ
ット（通常は各８ビット、合計２４ビット）をシリアル
アクセスメモリＳＡＭｏｕｔへ転送する。一方、画面を
切り替えたり、または視点、あるいは画面上の物体が変
化したような場合には、２次元メモリアレ−ＦＭＡＲの
全部、あるいは一部の内容を書き替える必要がある。そ
れまで表示していた画面を全く新しい画面に切り替える
場合には、シリアルアクセスメモリＳＡＭｉｎに入力さ
れる新しい画素デ−タを直接２次元メモリアレ−ＦＭＡ
Ｒに書き込む。そのためには、先ずスイッチ群ＳＷ−Ｏ
Ｐを切り換えて、演算回路群をＳＩＭＤ動作のモ−ドと
して、命令ＯＰ−ｓをＮＯＰ（ノ−オペレ−ション）と
する。
【００１２】その状態で、スイッチ群ＳＷ−ｔｒを導通
し、転送ネットワ−クＴＮｉｎ，ＴＮｂｍ、バッファメ
モリＢＭＡＲのデ−タ線を通じて、シリアルアクセスメ
モリＳＡＭｉｎに入力される新しい画素デ−タを２次元
メモリアレ−ＦＭＡＲのワ−ド線上のメモリセルに並列
に書き込んでいく。２次元メモリアレ−ＦＭＡＲのワ−
ド線を順番に選択して書き込みを行うことにより、新し
い画面に切り換えることができる。また、視点あるいは
画面上の物体か変化した場合には、状況に応じてＳＩＭ
Ｄ動作、あるいはＭＩＭＤ動作の処理を行う。例えば、
いままで表示していた画面全体に別の画面を重ねて表示
するような場合には、ＳＩＭＤ動作のモ−ドとして、画
面全体にα処理を施せばよい。一方、画像の一部を構成
する物体のみが変化する場合には、その物体の近傍の画
素のみを変更すれば良い。この場合には、ＭＩＭＤ動作
のモ−ドとして、該当する部分の処理を１ライン分ずつ
書換えていく。この場合にはＭＩＭＤ動作であるため、
１ライン上の各画素毎に変更しない箇所の演算回路はＮ
ＯＰ（ノ−オペレ−ション）としたり、画素毎に異なる
パラメ−タでα処理を行ったりすることが可能である。
従って、１ライン上に複数のポリゴンがあって、それぞ
れ異なる処理を行う場合でも、１ライン毎に並列の処理
ができる。さらに、新しいＭＩＭＤ動作に移行する前
に、命令バッファＢＵＦに１ライン分の命令を準備して
おくことができるため、高速の処理が可能である。
し、転送ネットワ−クＴＮｉｎ，ＴＮｂｍ、バッファメ
モリＢＭＡＲのデ−タ線を通じて、シリアルアクセスメ
モリＳＡＭｉｎに入力される新しい画素デ−タを２次元
メモリアレ−ＦＭＡＲのワ−ド線上のメモリセルに並列
に書き込んでいく。２次元メモリアレ−ＦＭＡＲのワ−
ド線を順番に選択して書き込みを行うことにより、新し
い画面に切り換えることができる。また、視点あるいは
画面上の物体か変化した場合には、状況に応じてＳＩＭ
Ｄ動作、あるいはＭＩＭＤ動作の処理を行う。例えば、
いままで表示していた画面全体に別の画面を重ねて表示
するような場合には、ＳＩＭＤ動作のモ−ドとして、画
面全体にα処理を施せばよい。一方、画像の一部を構成
する物体のみが変化する場合には、その物体の近傍の画
素のみを変更すれば良い。この場合には、ＭＩＭＤ動作
のモ−ドとして、該当する部分の処理を１ライン分ずつ
書換えていく。この場合にはＭＩＭＤ動作であるため、
１ライン上の各画素毎に変更しない箇所の演算回路はＮ
ＯＰ（ノ−オペレ−ション）としたり、画素毎に異なる
パラメ−タでα処理を行ったりすることが可能である。
従って、１ライン上に複数のポリゴンがあって、それぞ
れ異なる処理を行う場合でも、１ライン毎に並列の処理
ができる。さらに、新しいＭＩＭＤ動作に移行する前
に、命令バッファＢＵＦに１ライン分の命令を準備して
おくことができるため、高速の処理が可能である。
【００１３】図３では、図２における転送回路の構成を
示している。先に説明したように、図２の実施例では、
演算回路群ＰＥ１〜ＰＥｎをバッファメモリＢＭＡＲの
直下に配置すると、転送にかかわる遅延時間が小さくな
り、演算回路相互間でのばらつきも小さく、演算回路間
で同期をとることが容易になる。しかし、一般にメモリ
アレ−ＦＭＡＲのデ−タ線のピッチは小さいため、演算
回路ＰＥ１〜ＰＥｎを１画素分のデ−タ線のピッチ内に
配置することはできない。その場合には、図３の実施例
のように、演算回路ＰＥ１〜ＰＥｎをｈ画素分のデ−タ
線のピッチ内に配置すればよい。図３において、転送ネ
ットワ−クＴＮｂｍはバッファメモリＢＭＡＲのデ−タ
線と演算回路ＰＥ１〜ＰＥｎの対応を切り替えるもの
で、転送回路ＴＲＣ−Ｓはｈ対１のセレクタ、ＴＲＣ−
Ｂは一時バッファ回路である。バッファメモリＢＭＡＲ
より演算回路ＰＥ１〜ＰＥｎにデ−タを転送する際に
は、バッファメモリＢＭＡＲから読み出したｈ画素分の
デ−タは、転送回路ＴＲＣ−Ｓによりｈ画素分のデ−タ
から１画素分のデ−タが選択されて、一時バッファ回路
ＴＲＣ−Ｂを通じて演算回路ＰＥ１〜ＰＥｎに転送され
る。逆に、演算回路ＰＥ１〜ＰＥｎよりバッファメモリ
ＢＭＡＲにデ−タを転送する際には、転送回路ＴＲＣ−
Ｓにより、ｈ画素分のデ−タ線から１画素分のデ−タ線
が選択されて、バッファメモリＢＭＡＲに書き込まれ
る。このように、本実施例によれば、演算回路ＰＥ１〜
ＰＥｎをｈ画素分のデ−タ線のピッチ内に配置すればよ
いので、レイアウトが容易にできるという利点がある。
示している。先に説明したように、図２の実施例では、
演算回路群ＰＥ１〜ＰＥｎをバッファメモリＢＭＡＲの
直下に配置すると、転送にかかわる遅延時間が小さくな
り、演算回路相互間でのばらつきも小さく、演算回路間
で同期をとることが容易になる。しかし、一般にメモリ
アレ−ＦＭＡＲのデ−タ線のピッチは小さいため、演算
回路ＰＥ１〜ＰＥｎを１画素分のデ−タ線のピッチ内に
配置することはできない。その場合には、図３の実施例
のように、演算回路ＰＥ１〜ＰＥｎをｈ画素分のデ−タ
線のピッチ内に配置すればよい。図３において、転送ネ
ットワ−クＴＮｂｍはバッファメモリＢＭＡＲのデ−タ
線と演算回路ＰＥ１〜ＰＥｎの対応を切り替えるもの
で、転送回路ＴＲＣ−Ｓはｈ対１のセレクタ、ＴＲＣ−
Ｂは一時バッファ回路である。バッファメモリＢＭＡＲ
より演算回路ＰＥ１〜ＰＥｎにデ−タを転送する際に
は、バッファメモリＢＭＡＲから読み出したｈ画素分の
デ−タは、転送回路ＴＲＣ−Ｓによりｈ画素分のデ−タ
から１画素分のデ−タが選択されて、一時バッファ回路
ＴＲＣ−Ｂを通じて演算回路ＰＥ１〜ＰＥｎに転送され
る。逆に、演算回路ＰＥ１〜ＰＥｎよりバッファメモリ
ＢＭＡＲにデ−タを転送する際には、転送回路ＴＲＣ−
Ｓにより、ｈ画素分のデ−タ線から１画素分のデ−タ線
が選択されて、バッファメモリＢＭＡＲに書き込まれ
る。このように、本実施例によれば、演算回路ＰＥ１〜
ＰＥｎをｈ画素分のデ−タ線のピッチ内に配置すればよ
いので、レイアウトが容易にできるという利点がある。
【００１４】図４、図５の実施例は、図２の実施例にお
いて、演算回路にＺバッファ処理とαブレンド処理の機
能を持たせるための詳細な説明図である。図４（ａ）に
は演算回路の機能（入出力関係）を、図４（ｂ）には命
令に対応した出力内容を、また図５には演算回路の具体
的な構成の実施例を、それぞれ示している。図４（ａ）
において、（Ｒ，Ｇ，Ｂ，Ｚ）,（Ｒ'，Ｇ'，Ｂ'，
Ｚ'），（Ｒ”，Ｇ”，Ｂ”，Ｚ”），Ｏｐ−ｓ／ＯＰ
−ｍは、それぞれ、バッファメモリＢＭＡＲより演算回
路ＰＥ１〜ＰＥｎへ入力される画素、シリアルメモリＳ
ＡＭｉｎから入力される画素の成分、演算結果の画素、
およびＳＩＭＤ動作時の命令／ＭＩＭＤ動作時の命令で
ある。なお、Ｒ，Ｒ'，Ｒ”はそれぞれの赤の濃度、
Ｇ'，Ｇ，Ｇ”は緑の濃度、Ｂ，Ｂ'，Ｂ”は青の濃度、
Ｚ，Ｚ’,Ｚ”は奥行きの座標値である。各演算回路Ｐ
Ｅｉでは、命令の内容により、バッファメモリＢＭＡＲ
より演算回路ＰＥｉへ入力される画素とシリアルメモリ
ＳＡＭｉｎから入力される画素の成分から、演算結果の
画素（Ｒ”，Ｇ”，Ｂ”，Ｚ”）を計算する。図４
（ｂ）に、命令と処理の内容の一例を示している。な
お、ここでは便宜上、命令をアルファベットで記述して
いるが、実際には２進法のコ−ドで定義される。ここ
で、命令ＩＮＳ−ｚはＺバッファ処理を行う場合の命令
である。表に示したように、この命令ではＺとＺ'を比
較して、小さい方の画素成分を出力とする。これによ
り、より奥にある物体が、手前にある物体に隠される効
果が実現できる。命令（ＩＮＳ−α，α，β）は、αブ
レンド処理を行う場合の命令である。表に示したよう
に、この命令では、入力された２つの画素のＢ，Ｇ，Ｒ
成分に係数α，βで重みをつけた一次結合をとって出力
する。これにより、より奥にある物体が、手前にある物
体を透かしてみえる効果が実現できる。係数α，βを変
えることにより透明度を調整できる。なお、このときの
Ｚの値は、小さい方を出力値とする。命令ＮＯＰは、ノ
ーオペレーションのことであり演算回路では何もせず
に、出力としてはシリアルメモリＳＡＭｉｎから入力さ
れる画素（Ｒ′，Ｇ′，Ｂ′，Ｚ′）がそのまま送出さ
れる。この命令は、前述のように、画面を書き替える場
合や、ＭＩＭＤ動作において、１ライン分の画素の一部
のみを処理する場合に、そのままにする画素に対応する
演算回路に伝達される。
いて、演算回路にＺバッファ処理とαブレンド処理の機
能を持たせるための詳細な説明図である。図４（ａ）に
は演算回路の機能（入出力関係）を、図４（ｂ）には命
令に対応した出力内容を、また図５には演算回路の具体
的な構成の実施例を、それぞれ示している。図４（ａ）
において、（Ｒ，Ｇ，Ｂ，Ｚ）,（Ｒ'，Ｇ'，Ｂ'，
Ｚ'），（Ｒ”，Ｇ”，Ｂ”，Ｚ”），Ｏｐ−ｓ／ＯＰ
−ｍは、それぞれ、バッファメモリＢＭＡＲより演算回
路ＰＥ１〜ＰＥｎへ入力される画素、シリアルメモリＳ
ＡＭｉｎから入力される画素の成分、演算結果の画素、
およびＳＩＭＤ動作時の命令／ＭＩＭＤ動作時の命令で
ある。なお、Ｒ，Ｒ'，Ｒ”はそれぞれの赤の濃度、
Ｇ'，Ｇ，Ｇ”は緑の濃度、Ｂ，Ｂ'，Ｂ”は青の濃度、
Ｚ，Ｚ’,Ｚ”は奥行きの座標値である。各演算回路Ｐ
Ｅｉでは、命令の内容により、バッファメモリＢＭＡＲ
より演算回路ＰＥｉへ入力される画素とシリアルメモリ
ＳＡＭｉｎから入力される画素の成分から、演算結果の
画素（Ｒ”，Ｇ”，Ｂ”，Ｚ”）を計算する。図４
（ｂ）に、命令と処理の内容の一例を示している。な
お、ここでは便宜上、命令をアルファベットで記述して
いるが、実際には２進法のコ−ドで定義される。ここ
で、命令ＩＮＳ−ｚはＺバッファ処理を行う場合の命令
である。表に示したように、この命令ではＺとＺ'を比
較して、小さい方の画素成分を出力とする。これによ
り、より奥にある物体が、手前にある物体に隠される効
果が実現できる。命令（ＩＮＳ−α，α，β）は、αブ
レンド処理を行う場合の命令である。表に示したよう
に、この命令では、入力された２つの画素のＢ，Ｇ，Ｒ
成分に係数α，βで重みをつけた一次結合をとって出力
する。これにより、より奥にある物体が、手前にある物
体を透かしてみえる効果が実現できる。係数α，βを変
えることにより透明度を調整できる。なお、このときの
Ｚの値は、小さい方を出力値とする。命令ＮＯＰは、ノ
ーオペレーションのことであり演算回路では何もせず
に、出力としてはシリアルメモリＳＡＭｉｎから入力さ
れる画素（Ｒ′，Ｇ′，Ｂ′，Ｚ′）がそのまま送出さ
れる。この命令は、前述のように、画面を書き替える場
合や、ＭＩＭＤ動作において、１ライン分の画素の一部
のみを処理する場合に、そのままにする画素に対応する
演算回路に伝達される。
【００１５】図５は、演算回路の具体的な構成の実施例
を示したものである。図５において、デ−タレジスタＲ
ＥＧ−ｄａｔａは、入力画素の成分や、αブレンド処理
の係数を一時的に記憶するためのレジスタである。ま
た、命令レジスタＲＥＧ−ｉｎｓは、命令コ−ドを蓄
え、かつ命令コ−ドに従ってスイッチや各回路を制御す
るためのレジスタである。比較回路ＣＯＭは、ＺとＺ′
の値を比較する回路である。乗算器ＭＴ，アキュムレ−
タＡＣＣは、αブレンド処理の場合に、乗算器ＭＴの一
方の入力端子からＲ，Ｒ′，Ｇ，Ｇ′，Ｂ，Ｂ′の値
を、他方の入力端子から係数α，βを入力することによ
り、画素デ−タと係数の積和演算を行い、Ｒ”，Ｇ”，
Ｂ”を計算した後、アキュムレータＡＣＣに一時蓄積す
るものである。なお、Ｚバッファ処理の場合には、スイ
ッチＳＷ−１を導通し、比較回路ＣＯＭの結果に応じて
ＳＷ−３またはＳＷ−４を導通する。これにより、出力
Ｚ″としてＺ≦Ｚ′のときＺ、および出力Ｒ″，Ｇ″，
Ｂ″としてＲ，Ｇ，Ｂを送出し、Ｚ＞Ｚ′のときＺ′、
およびＲ′，Ｇ′，Ｂ′を送出する（図４（ｂ）参
照）。また、αブレンド処理の場合は、スイッチＳＷ−
１とＳＷ−５を導通する。これにより、出力Ｒ″，
Ｇ″，Ｂ″としてαＲ＋βＲ′，αＧ＋βＧ′，αＢ＋
βＢ′、およびＺ″としてＺ≦Ｚ′のときＺ、Ｚ＞Ｚ′
のときＺ′をそれぞれ送出する（図４（ｂ）参照）。Ｎ
ＯＰの場合には、スイッチＳＷ−２とＳＷ−３を導通す
る。これによって、出力Ｒ″Ｇ″Ｂ″Ｚ″としてＲ′
Ｇ′Ｂ′Ｚ′を送出する（図４（ｂ）参照）。このよう
に、本実施例によれば、画面全体ないし広い範囲の画素
デ−タの値を変更する場合には、ＳＩＭＤ動作により１
ライン毎に共通の並列処理を行い、ポリゴン処理のよう
に限られた範囲の画素について異なるパラメ−タで描画
を行う場合には、ＭＩＭＤ動作により複数のポリゴンに
わたる１ライン分の並列処理を行うことができる。した
がって、高速に３次元コンピュ−タグラフィックスの描
画処理を行うことができる。例えば、本実施例を半導体
チップ上に形成した画像メモリを、パ−ソナルコンピュ
−タや、ゲ−ム機器、あるいは携帯情報機器に使用すれ
ば、リアルタイムで応答する複雑な３次元画像を表示す
ることができる。
を示したものである。図５において、デ−タレジスタＲ
ＥＧ−ｄａｔａは、入力画素の成分や、αブレンド処理
の係数を一時的に記憶するためのレジスタである。ま
た、命令レジスタＲＥＧ−ｉｎｓは、命令コ−ドを蓄
え、かつ命令コ−ドに従ってスイッチや各回路を制御す
るためのレジスタである。比較回路ＣＯＭは、ＺとＺ′
の値を比較する回路である。乗算器ＭＴ，アキュムレ−
タＡＣＣは、αブレンド処理の場合に、乗算器ＭＴの一
方の入力端子からＲ，Ｒ′，Ｇ，Ｇ′，Ｂ，Ｂ′の値
を、他方の入力端子から係数α，βを入力することによ
り、画素デ−タと係数の積和演算を行い、Ｒ”，Ｇ”，
Ｂ”を計算した後、アキュムレータＡＣＣに一時蓄積す
るものである。なお、Ｚバッファ処理の場合には、スイ
ッチＳＷ−１を導通し、比較回路ＣＯＭの結果に応じて
ＳＷ−３またはＳＷ−４を導通する。これにより、出力
Ｚ″としてＺ≦Ｚ′のときＺ、および出力Ｒ″，Ｇ″，
Ｂ″としてＲ，Ｇ，Ｂを送出し、Ｚ＞Ｚ′のときＺ′、
およびＲ′，Ｇ′，Ｂ′を送出する（図４（ｂ）参
照）。また、αブレンド処理の場合は、スイッチＳＷ−
１とＳＷ−５を導通する。これにより、出力Ｒ″，
Ｇ″，Ｂ″としてαＲ＋βＲ′，αＧ＋βＧ′，αＢ＋
βＢ′、およびＺ″としてＺ≦Ｚ′のときＺ、Ｚ＞Ｚ′
のときＺ′をそれぞれ送出する（図４（ｂ）参照）。Ｎ
ＯＰの場合には、スイッチＳＷ−２とＳＷ−３を導通す
る。これによって、出力Ｒ″Ｇ″Ｂ″Ｚ″としてＲ′
Ｇ′Ｂ′Ｚ′を送出する（図４（ｂ）参照）。このよう
に、本実施例によれば、画面全体ないし広い範囲の画素
デ−タの値を変更する場合には、ＳＩＭＤ動作により１
ライン毎に共通の並列処理を行い、ポリゴン処理のよう
に限られた範囲の画素について異なるパラメ−タで描画
を行う場合には、ＭＩＭＤ動作により複数のポリゴンに
わたる１ライン分の並列処理を行うことができる。した
がって、高速に３次元コンピュ−タグラフィックスの描
画処理を行うことができる。例えば、本実施例を半導体
チップ上に形成した画像メモリを、パ−ソナルコンピュ
−タや、ゲ−ム機器、あるいは携帯情報機器に使用すれ
ば、リアルタイムで応答する複雑な３次元画像を表示す
ることができる。
【００１６】図５の実施例において、αブレンド処理を
行うためには積和演算が必要である。図５では、積和演
算器を乗算器ＭＴとアキュムレータＡＣＣで構成してい
るが、一般に、乗算器の占有面積は大きく、用いる回路
によっては、演算器ＰＥｉを狭いピッチにレイアウトす
ることが困難になる場合が考えられる。図６の実施例
は、シフトレジスタと加算器等でαブレンド処理のため
の積和演算を実現する方法を示したものであって、演算
器ＰＥｉを狭いピッチにレイアウトするのに適した構成
である。すなわち、図６では、画素の成分（Ｒ，Ｇ，
Ｂ），（Ｒ′，Ｇ′，Ｂ′）は、セレクタＳＥＬＥＣＴ
を通じてＲＧＢ各成分毎にシフトレジスタＳＲ１，ＳＲ
２，ＳＲ３，ＳＲ４に送られる。図には、Ｒ成分とＲ′
成分をα＝１／４，β＝３／４の割合でブレンドする場
合を示している。説明のため、Ｒ成分とＲ′成分が２進
数表示で、それぞれ（００００１１００），（００１０
００００）であるとする。Ｒ成分とＲ′成分とがシフト
レジスタＳＲ１，ＳＲ２，ＳＲ３，ＳＲ４に送られる
と、命令デコーダＤＥＣからの信号により、ＳＲ１では
右に２桁シフト、ＳＲ３，ＳＲ４ではそれぞれ右に１桁
および２桁シフトされる。この結果、ＳＲ１の出力はＲ
成分の１／４，ＳＲ３，ＳＲ４の出力は、それぞれＲ′
成分の１／２，１／４となる。
行うためには積和演算が必要である。図５では、積和演
算器を乗算器ＭＴとアキュムレータＡＣＣで構成してい
るが、一般に、乗算器の占有面積は大きく、用いる回路
によっては、演算器ＰＥｉを狭いピッチにレイアウトす
ることが困難になる場合が考えられる。図６の実施例
は、シフトレジスタと加算器等でαブレンド処理のため
の積和演算を実現する方法を示したものであって、演算
器ＰＥｉを狭いピッチにレイアウトするのに適した構成
である。すなわち、図６では、画素の成分（Ｒ，Ｇ，
Ｂ），（Ｒ′，Ｇ′，Ｂ′）は、セレクタＳＥＬＥＣＴ
を通じてＲＧＢ各成分毎にシフトレジスタＳＲ１，ＳＲ
２，ＳＲ３，ＳＲ４に送られる。図には、Ｒ成分とＲ′
成分をα＝１／４，β＝３／４の割合でブレンドする場
合を示している。説明のため、Ｒ成分とＲ′成分が２進
数表示で、それぞれ（００００１１００），（００１０
００００）であるとする。Ｒ成分とＲ′成分とがシフト
レジスタＳＲ１，ＳＲ２，ＳＲ３，ＳＲ４に送られる
と、命令デコーダＤＥＣからの信号により、ＳＲ１では
右に２桁シフト、ＳＲ３，ＳＲ４ではそれぞれ右に１桁
および２桁シフトされる。この結果、ＳＲ１の出力はＲ
成分の１／４，ＳＲ３，ＳＲ４の出力は、それぞれＲ′
成分の１／２，１／４となる。
【００１７】これらがスイッチを通じて加算器ＡＤＤ
１，ＡＤＤ２に入力されると、加算器ＡＤＤ１，ＡＤＤ
２の出力は、それぞれＲ成分の１／４，Ｒ′成分の３／
４となる。さらに、これらを加算器ＡＤＤ３で加算する
ことにより、Ｒ成分の１／４（＝α）倍とＲ′成分の３
／４（＝β）倍の和（０００１１０１１）をＲ″として
出力することができる。同じようにして、ＧおよびＢ成
分の計算を行えばよい。ここでは、α＝１／４，β＝３
／４の場合について説明したが、α，βの値に応じてシ
フト量とスイッチの開閉を制御することにより、（α，
β）＝（３／４，１／４），（１／２，１／２）等のブ
レンド量を変えることができる。なお、上記において、
入力される画素成分の桁数よりシフトレジスタの桁数を
多くとっているが、これはシフト時のオーバフローを防
止するためである。以上説明したように、本実施例にお
いては、シフトレジスタと加算器等、回路規模の小さい
ものでαブレンド処理のための積和演算を実現すること
ができる。このため、演算回路ＰＥｉを狭いピッチにレ
イアウトするのに適している。
１，ＡＤＤ２に入力されると、加算器ＡＤＤ１，ＡＤＤ
２の出力は、それぞれＲ成分の１／４，Ｒ′成分の３／
４となる。さらに、これらを加算器ＡＤＤ３で加算する
ことにより、Ｒ成分の１／４（＝α）倍とＲ′成分の３
／４（＝β）倍の和（０００１１０１１）をＲ″として
出力することができる。同じようにして、ＧおよびＢ成
分の計算を行えばよい。ここでは、α＝１／４，β＝３
／４の場合について説明したが、α，βの値に応じてシ
フト量とスイッチの開閉を制御することにより、（α，
β）＝（３／４，１／４），（１／２，１／２）等のブ
レンド量を変えることができる。なお、上記において、
入力される画素成分の桁数よりシフトレジスタの桁数を
多くとっているが、これはシフト時のオーバフローを防
止するためである。以上説明したように、本実施例にお
いては、シフトレジスタと加算器等、回路規模の小さい
ものでαブレンド処理のための積和演算を実現すること
ができる。このため、演算回路ＰＥｉを狭いピッチにレ
イアウトするのに適している。
【００１８】図１に示すように、本実施例の並列演算装
置によれば、演算回路群ＰＥ１，ＰＥ２，．．，ＰＥｎ
は、同一の半導体基板上に形成された２次元メモリアレ
−ＭＡＲから並列に読み出した多数の情報を用いて、Ｓ
ＩＭＤ動作もしくはＭＩＭＤ動作を行うことにより問題
に応じた並列演算を実行することができる。すなわち、
これらの演算回路群では、ＳＩＭＤ動作時には共通の命
令ＯＰ−ｓで動作し、ＭＩＭＤ動作時には命令バッファ
ＢＡＦから供給される複数の異なる命令ＯＰ−ｍで動作
する。そして、ＭＩＭＤ動作時の命令ＯＰ−ｍは、演算
回路群がＳＩＭＤ動作またはＭＩＭＤ動作を行っている
間に命令バッファＢＵＦに書き込んでおくことができる
ため、ＳＩＭＤ動作とＭＩＭＤ動作が混在した処理を行
う場合にも、動作の切り替えに伴う時間ロスが無く、高
速な処理が可能である。以上、２つの実施例について説
明したが、図１および図２では、２次元メモリアレ−の
詳細な構成、あるいは制御信号の発生方法等については
説明を省略した。これらは、通常のＬＳＩに用いられて
いる技術で容易に構成できるからである。例えば、２次
元メモリアレ−には、ＳＲＡＭアレ−あるいは、１トラ
ンジスタセルより成るＤＲＡＭアレ−等を用いることが
できる。ＤＲＡＭアレ−を用いる場合には、ＳＲＡＭア
レ−等を用いた場合に比較して、２次元メモリアレ−を
高集積に作ることができるという利点がある。
置によれば、演算回路群ＰＥ１，ＰＥ２，．．，ＰＥｎ
は、同一の半導体基板上に形成された２次元メモリアレ
−ＭＡＲから並列に読み出した多数の情報を用いて、Ｓ
ＩＭＤ動作もしくはＭＩＭＤ動作を行うことにより問題
に応じた並列演算を実行することができる。すなわち、
これらの演算回路群では、ＳＩＭＤ動作時には共通の命
令ＯＰ−ｓで動作し、ＭＩＭＤ動作時には命令バッファ
ＢＡＦから供給される複数の異なる命令ＯＰ−ｍで動作
する。そして、ＭＩＭＤ動作時の命令ＯＰ−ｍは、演算
回路群がＳＩＭＤ動作またはＭＩＭＤ動作を行っている
間に命令バッファＢＵＦに書き込んでおくことができる
ため、ＳＩＭＤ動作とＭＩＭＤ動作が混在した処理を行
う場合にも、動作の切り替えに伴う時間ロスが無く、高
速な処理が可能である。以上、２つの実施例について説
明したが、図１および図２では、２次元メモリアレ−の
詳細な構成、あるいは制御信号の発生方法等については
説明を省略した。これらは、通常のＬＳＩに用いられて
いる技術で容易に構成できるからである。例えば、２次
元メモリアレ−には、ＳＲＡＭアレ−あるいは、１トラ
ンジスタセルより成るＤＲＡＭアレ−等を用いることが
できる。ＤＲＡＭアレ−を用いる場合には、ＳＲＡＭア
レ−等を用いた場合に比較して、２次元メモリアレ−を
高集積に作ることができるという利点がある。
【００１９】
【発明の効果】以上説明したように、本発明によれば、
与えられた問題の並列度に合わせて効率よく演算回路を
制御することができるので、例えば３次元コンピュータ
グラフィックスの描画処理を高速に行うことが可能であ
り、さらにＳＩＭＤ動作とＭＩＭＤ動作を連続して行う
場合にも高速な処理が可能である。
与えられた問題の並列度に合わせて効率よく演算回路を
制御することができるので、例えば３次元コンピュータ
グラフィックスの描画処理を高速に行うことが可能であ
り、さらにＳＩＭＤ動作とＭＩＭＤ動作を連続して行う
場合にも高速な処理が可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示すメモリベ−スの並
列演算チップの構成図である。
列演算チップの構成図である。
【図２】本発明の第２の実施例を示す画像メモリの構成
図である。
図である。
【図３】図２の実施例における転送ネットワ−クの構成
図である。
図である。
【図４】本発明におけるαブレンディング、Ｚバッファ
のための演算回路の入出力および機能を示す説明図であ
る。
のための演算回路の入出力および機能を示す説明図であ
る。
【図５】図４における演算回路の実施例を示す詳細構成
図である。
図である。
【図６】図５におけるα処理回路の実施例を示す構成図
である。
である。
ＭＡＲ１ ２次元メモリアレ− ＳＡ，ＳＡｆｍ，ＳＡｂｍ センスアンプ ＴＮ，ＴＮｂｍ，ＴＮｉｎ 転送ネットワ−ク ＰＥ１，ＰＥ２，．．，ＰＥｎ 演算回路 ＳＡＭｉｎ，ＳＡＭｏｕｔ シリアルアクセスメモリ ＢＵＦ 命令バッファ ＰＥｄｅｃ デコ−ダ ＦＭＡＲ フレ−ムメモリ ＳＷ−ＢＵＦ，ＳＷ−ＯＰ，ＳＷ−ｔｒ スイッチ群 ＬＳ，ＬＭ 信号線 ＰＥｄｅｃ デコーダ ＰＥａｄｄ 演算回路のアドレス Ｘａｄｄ，Ｙａｄｄ ワード線とデータ線の各アドレス ＢＭＡＲ バッファメモリ ＴＲＣ−Ｓ，ＴＲＣ−１ ｈ対１セレクタ ＴＲＣ−Ｂ 一時バッファ回路 ＳＥＬＥＣＴ セレクタ ＳＲ１〜ＳＲ４ シフトレジスタ ＡＤＤ１〜ＡＤＤ３ 加算器 ＤＥＣ 命令デコーダ
Claims (2)
- 【請求項１】 それぞれ同一の半導体基板上に形成さ
れ、演算のためのデータを記憶する２次元メモリアレー
と、該２次元メモリアレーより並列に読み出したワード
線上のメモリセルのデータを転送する転送ネットワーク
と、他から転送されたデ−タを用いて演算処理を並列に
行う演算回路群と、上記演算回路群を共通の命令で並列
に動作させる第１の動作モードと個々の演算回路毎に異
なる命令で並列に動作させる第２の動作モードとを切り
替える信号により、上記両命令を高速に切り替える切替
手段とを具備することを特徴とする並列演算装置。 - 【請求項２】 特許請求項第１項に記載の並列演算装置
において、上記第２の動作モード中に、上記演算回路群
へ並列に供給する同一ないし異なる命令を複数個記憶す
る命令バッファを具備し、上記命令バッファには、上記
第１の動作モード中に上記複数個の命令を書き込むこと
を特徴とする並列演算装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29046893A JP3199205B2 (ja) | 1993-11-19 | 1993-11-19 | 並列演算装置 |
| KR1019940029042A KR100330604B1 (ko) | 1993-11-19 | 1994-11-07 | 메모리어레이를사용한병렬연산장치 |
| US08/335,680 US5535410A (en) | 1993-11-19 | 1994-11-08 | Parallel processor having decoder for selecting switch from the group of switches and concurrently inputting MIMD instructions while performing SIMD operation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29046893A JP3199205B2 (ja) | 1993-11-19 | 1993-11-19 | 並列演算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07141304A true JPH07141304A (ja) | 1995-06-02 |
| JP3199205B2 JP3199205B2 (ja) | 2001-08-13 |
Family
ID=17756410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29046893A Expired - Fee Related JP3199205B2 (ja) | 1993-11-19 | 1993-11-19 | 並列演算装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5535410A (ja) |
| JP (1) | JP3199205B2 (ja) |
| KR (1) | KR100330604B1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008171448A (ja) * | 1998-03-18 | 2008-07-24 | Koninkl Philips Electronics Nv | マトリックスのコサイン変換を計算するためのデータ処理装置およびその方法 |
| WO2010122746A1 (ja) * | 2009-04-22 | 2010-10-28 | パナソニック株式会社 | 情報処理装置 |
| JP2016038690A (ja) * | 2014-08-07 | 2016-03-22 | ルネサスエレクトロニクス株式会社 | データ処理装置 |
| WO2017010524A1 (ja) * | 2015-07-13 | 2017-01-19 | 井上 克己 | Ｓｉｍｄ型並列演算装置、ｓｉｍｄ型並列演算半導体チップ、ｓｉｍｄ型並列演算方法、ｓｉｍｄ型並列演算装置や半導体チップを含んだ装置。 |
Families Citing this family (48)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2770603B2 (ja) * | 1991-03-14 | 1998-07-02 | 三菱電機株式会社 | 並列計算機 |
| US5708835A (en) * | 1995-03-27 | 1998-01-13 | Hughes Electronics | Dual-directional parallel processor |
| JPH0917177A (ja) * | 1995-06-30 | 1997-01-17 | Micron Technol Inc | シングル・エンド転送回路 |
| JP3790607B2 (ja) | 1997-06-16 | 2006-06-28 | 松下電器産業株式会社 | Ｖｌｉｗプロセッサ |
| JPH1115773A (ja) * | 1997-06-24 | 1999-01-22 | Matsushita Electron Corp | 半導体集積回路、コンピュータシステム、データ処理装置及びデータ処理方法 |
| US6625756B1 (en) | 1997-12-19 | 2003-09-23 | Intel Corporation | Replay mechanism for soft error recovery |
| US6112288A (en) * | 1998-05-19 | 2000-08-29 | Paracel, Inc. | Dynamic configurable system of parallel modules comprising chain of chips comprising parallel pipeline chain of processors with master controller feeding command and data |
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| US7802079B2 (en) * | 1999-04-09 | 2010-09-21 | Clearspeed Technology Limited | Parallel data processing apparatus |
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