JPS6211960A - プロセツサアレイ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はプロセッサアレイに関する。プロセッサアレイ
は、それぞれがアレイ中のその他のプロセッサとは無関
係に入力データを処理することができる複数のプロセッ
サ、すなわち「処理素子」から成る大形のアレイを利用
するコンビエータ構成である。処理素子は全て１台の中
央制御装置により制御される。一般に、中央制御装置は
大域命令として知られる同じ命令を全ての処理素子へ同
時に伝送し、処理素子はそれぞれのデータについてその
命令を実行する。そのため、アレイは「並行」動作して
いるといわれる。

処理素子は、１つの処理素子により実行された演算の結
果を別の素子へ伝送できるようにデータ経路により互い
に接続される。通常、隣接する素子のみがこのようにし
て接続される。

以下余白 〔従来の技術、および発明が解決しようとする問題点〕 プロセッサアレイ形コンピュータに使用される最も一般
的な構成は、２次元アレイを形成するように配列される
複数の１ビット処理素子からなる構成である。たとえば
、処理素子は正方形の格子を形成するように配列され、
各素子は最も近接する４つ又は８つの素子に接続される
。素子間のデータ経路は、データをアレイを通して処理
素子のチェーンに沿って経路指定することができるスイ
ッチングネットワークにより開閉される。

先行技術による提案の中には、各処理素子にアクティビ
ティビットとして知られる１ビットの制御情報を記憶す
ることによりプロセッサアレイの適用用途を広げようと
するものもあった。アクティビティビットの状態は対応
する処理素子が入城命令に対する応答をイネーブルされ
るか又はディスエーブルされるかを決定する。アクティ
ビティビットは先の動作の結果に従ってセットすること
ができるので、条件付き命令の実行が可能である。

１ビットを越えるデータ語はその語のビットについて適
切な演算シーケンスを実行するように１つの処理素子を
制御することにより１ビット処理素子のアレイで処理さ
れると考えられる。これはビットシリアル処理として知
られている。シリアル処理の結果としての処理速度の低
下は、一度に大量のデータを処理できるアレイの能力に
よって補われる。各データ語はアレイのそれぞれ１つの
処理素子により処理される。しかしながら、利用できる
処理資源を最良の効果を発揮するように使用することが
重要であるのは自明であるにもかかわらず、これは必ず
しも可能ではない。アレイの並行度、すなわち同時に処
理できるデータ語の最大数はアレイが構成されるときに
決定される。これに対し、必要な並行度、すなわち同時
に処理すべきデータ語の数は解くべき問題によって決ま
る。

必要な並行度は問題によって、また、１つの問題を解く
上での様々な段階でそれぞれ異なる。従って、資源を最
大限の効率で使用するように、並行度を要求される利用
可能な並行度に適合させることはきわめて困難になると
思われる複雑な動作である。問題がアレイに適合しない
場合、いくつかの処理素子が非作動状態になるか、又は
大量の処理能力がその問題をプレイに適合させる試みの
ためだけに使用されてしまうことにより何らかの効率低
下が起こることは避けられない。

使用中に並行度を変えることができるようなアレイを記
載した文献はいくつかある。Ｆｌａｎｄｅｒｓ他（ｒＥ
ｆｆｉｃｉｅｎｔ　Ｈｉｇｈ　５ｐｅｅｄ　Ｃｏｍｐｕ
ｔｉｎｇ　ｗｉｔｈＤｉｓｔｒｉｂｕｔｅｄ　Ａｒｒａ
ｙ　Ｐｒｏｃｅｓｓｏｒ　Ｊ　、　Ｈｉｇｈ　５ｐｅｅ
ｄＣ。

ｍｐｕｔｅｒ　ａｎｄ　Ａｌｇｏｒｉｔｈｍ　Ｏｒｇａ
ｎｉｓａｔｉｏｎ＋　ＡｃａｄｅｍｉｃＰｒｅｓｓ　、
ロンドン、１９７７年）に記載されるアレイにおいては
、１列の処理素子がビットパラレルプロセッサを形成す
るように互いに結合され、オペランドの全てのビットは
それぞれの処理素子により同時に処理され、桁上げデー
タは列に沿って素子間で「脈動（リップル）」シて行く
。この点について同様の別の提案はＡｒｖｉｎｄ他（ｒ
Ａ　ＶＬＳＩ　Ｃｈｉｐｆｏｒ　ｒｅａｌ−ｔｉｍｅ　
ｉｍａｇｅ　ｐｒｏｃｅｓｓｉｎｇＪ　＋　Ｐｒｏｃ、
　ＩＥＥＥＩｎｔｅｒｎａｔｉｏｎａｌ　Ｓｙｍｐｏｓ
ｉｕｍ　ｏｎ　Ｃ１ｒｃｎｉｔｓ　ａｎｄＳｙｓｔｅｍ
ｓ　　、　１９８３年５月、４０５〜４０８ページ）に
記載されている。

本発明者が先に記載した（「八Ｒｅｃｏｎｆｉｇｕｒａ
ｂｌｅＰｒｏｃｅｓｓｏｒ　Ａｒｒａｙ　ｆｏｒ　ＶＬ
ＳＩＪ　）　Ｐｒｏｃ、　Ｗｏｒｋｓｈｏｐｏｎ　　Ａ
ｄｖａｎｃｅｓ　　ｉｎ　　ｔｈｅ　　ｕｓｅ　　ｏｆ
　　Ｖｅｃｔｏｒ　　ａｎｄ　　ＡｒｒａｙＰ”ｒｏｃ
ｅｓｓｏｒｓ　、プリストル、　１９８２年）アレイの
場合は、各処理素子がアクティビティピットの他に再構
成制御ビットとして知られる１ビットの制御情報を記憶
する。ビットパラレル処理を実行する１列の処理素子の
中の１つの素子は再構成制御ビットの状態に従って隣接
素子からの桁上げデータを拒否するか又は受入れる。従
って、処理素子列を任意の長さの複数の処理装置に分割
することができる。

Ｋｏｎｄｏ　　他　（「八ｎ　　ＬＳＩ　　Ａｄａｐｔ
ｉｖｅ　　Ａｒｒａｙ　　Ｐｒｏｃｅｓ−ｓｏｒ　Ｊ　
）　　、　ＩＥＥＥ　Ｊｏｕｒｎａｌ　ｏｆ　５ｏｌｉ
ｄ−３ｔａｔｅＣｉｒｃｕｉｔｓ　、　Ｖｏｌ、　５Ｃ
−１８、Ｎｏ、２．１９８３年４月、１４７ページ）に
記載されるアレイにおいては、各処理素子はその左側、
すなわち下位の隣接素子に桁上げビットを送り、その右
側、すなわち上位の隣接素子により送られる桁上げビッ
トを受入れらるか又は拒否する。この構成ではビットパ
ラレル動作を実行する行又は列をさらに細分することが
できる。２種類の細分の組合せにより、Ｋｏｎｄｏが「
ブロック演算」と呼ぶ演算が実行可能となる。たとえば
、いくつかのデータ語を処理素子の２次元ブロックに記
憶する。各データ語はそれぞれの素子行に沿って記憶さ
れ、データ語はブロックの行に沿って、列を下るビット
パラレルリップル桁上げ加算により加算され、全てのデ
ータ語の合計はブロックの最下方の行に沿って記憶され
る。

〔問題点を解決するための手段〕

本発明の目的は、広範囲にわたる問題を解くために使用
するのに十分な汎用性を備え且つ必要な並行度と利用で
きる並行度との適合を従来はど困難ではないようにした
プロセッサアレイを提供することである。

本発明は、それぞれがオペランドを組合せて結果及び桁
上げデータを発生することができる複数の処理素子と、
全ての処理素子に同時に信号命令を供給することにより
処理素子を制御する制御手段と、処理素子間でデータを
伝送するために各処理素子を他の複数の処理素子に接続
する接続子・７トワークとを具備し、各処理素子はそれ
が接続ネットワークにより接続されている他のいずれか
の処理素子にオペランド又は桁上げデータを選択的に送
ることができ、各処理素子は方向選択コードを記１．ａ
する記憶手段と、記憶手段の内容に応答して、伝送デー
タを送り出すべき処理素子又は伝送データを受入れらる
べき処理素子を選択する方向選択手段とを具備するプロ
セッサアレイを提供する。

ここでいう「オペランド」とは未処理データ又は演算後
に記憶された結果データで、さらに処理されるか又は別
の処理素子へ伝送されるべきデータである。この用語は
「桁上げデータ」及び１制御データ」に対して使用され
ている。

本発明によるプロセッサアレイの処理素子は１ビット処
理素子であっても良い。その場合、アレイは、はぼ任意
に選択できる大きさと形状のマルチビット処理装置アレ
イを形成するために各処理素子に適切な方向選択コード
を記憶することによりプログラム制御の下に互いに結合
することができる一連の１ビットビットスライスとして
考えることができる。すなわち、１つの処置装置を形成
する１列の処理素子は接続ネットワークのレイアウトに
よって加わる制限を除いては形状に全く制約を受けずに
アレイ中を蛇行して配置されることができる。従って、
アレイの構成には非常に多様性があるので、アレイを解
くべき問題に適合させるという動作は著しく容易になる
。

各処理素子は別の方向選択コードを記憶する別の記憶手
段と、その別の方向選択コードに応答する別の方向選択
手段とをさらに具備し、各処理素子の方向選択手段は記
憶された方向選択コードに従って伝送データを送り出す
べき処理素子及び伝送データを受入れるべき処理素子を
選択するのが好ましい。入力方向選択コードと出力方向
選択コードの双方を使用することにより、処理素子に有
用な対称構成が得られる。これを利用して、たとえば、
記憶コードの有効係数を入替えるだけで処理装置内のデ
ータの流れ方向を逆転することができる。すなわち、入
力方向選択コードは出力方向選択コードになり、出力方
向選択コードは入力方向選択コードになるようにすれば
良い。

処理素子間の各接続線は転送方向ごとに１本ずつ、２本
のデータ経路を有するのが好ましい。これにより、たと
えば２つの処理素子がデータ交換を望んだ場合のデータ
衝突の発生は阻止される。

処理素子は、相互通信する処理素子の閉鎖リングが方向
選択手段の動作により形成されるように選択された方向
に延出する接続線により互いに接続されるのが好ましい
。たとえば、処理素子は正方形アレイのような二次元ア
レイを形成しても良く、その場合、各処理素子は格子上
の最も近い隣接素子である４つの素子に接続される。処
理素子の閉鎖リングを形成できるため、後述するいくつ
かの重要な機能を含めて処理装置が実行しうる機能の範
囲は広がる。

好ましい実施例においては、各処理素子は一組の構成命
令から１つの命令を記憶する構成記憶装置と、記憶され
た構成命令に応答して処理素子の制御手段からの命令に
対する応答を変更する手段とを具備し、それぞれの構成
命令は、それぞれが処理素子チェーンの中の両側の処理
素子と通信する複数の処理素子から成るチェーンにより
形成される処理装置において１つの処理素子が最上位部
分として動作するか、最下位部分として動作するか又は
中間的な有効係数部として動作するかを決定する。１つ
の構成命令は、それを記憶する処理素子が受取ったデー
タを処理しないまま伝送するように構成されるのが好ま
しい。

処理素子内部に方向選択手段と構成手段を設けたことに
より演算の局所制御が可能になる。たとえば、データの
語がアレイ内で処理されているとき、データの伝播方向
と処理装置の縁部における境界効果を算術演算及びシフ
ト動作のために局所的に決定することができる。この局
所制御は他の目的にも利用でき、必ずしもプロセッサの
アレイの中におさまらないストリング、トリー及びアレ
イなどの広範囲にわたるデータ構造を効率良く処理する
ために使用することができる。その場合、ある構造をも
つデータ流れの局所制御及びその構造の境界の効率良い
管理が可能になる。

〔実施例〕

以下、添付の図面を参照して本発明の詳細な説明する。

第１図は前述の先行技術に記載されているのと同様のプ
ロセッサアレイ１０の一部を示す。プロセッサアレイ１
０は正方形の格子を形成するように配置される複数の処
理素子１２から構成される。

接続ネットワークは各処理素子１２を隣接する４つの処
理素子１２と接続する。この接続は、第１図では、接続
線に沿ってデータが両方向に伝送可能であることを表わ
す双方向矢印１４により示されている。第１図は、各処
理素子がアレイのそれぞれの次元において両方向の他の
２つの素子と接続される状態を示すが、これはプロセッ
サアレイの設計に当たって通常採用されるものである。

原則として、１つの素子に接続できる素子の数は決まっ
ておらず、素子を他の全ての素子に接続しても良いが、
各素子について行なわれる接続の数が増すにつれて必要
な配線もたちまち複雑になる。

各処理素子はオペランドを読出し且つ結果を書込むこと
ができる記憶セクションをさらに有する。

スイッチ（図示せず）は各接続線と関連してその接続線
を開成〆閉成することにより、ある任意の時点で利用で
きるデータ経路を制御する。

ある任意の時点に全ての情報がＡｒｖｉｎｄ他及びＦｌ
ａｎｄｅｒｓ他の提案の場合と同様に同じ方向に流れる
ようにプロセッサアレイが制御されるとき、第１図に示
される接続ネットワークは有効である。

特に、同じ接続線に沿って逆方向に伝送されているデー
タの間で衝突が発生する危険はない。

本発明によるアレイにおいては、方向選択コードの使用
により、たとえば２つの処理素子の一方をそれぞれデー
タ交換のための入力データ源として選択することによっ
てそれらの処理素子の間でデータを交換することができ
る。同じ接続線に沿ったデータ交換はデータの衝突を招
くと考えられる。

この問題を解決するには２つの方法がある。まず第１の
方法によれば、各接続線により２本のデータ経路を形成
する。この場合、各処理素子はその素子が入力方向を選
択した場合には全ての方向にデータを送り出すことがで
き、素子が出力方向を選択した場合にはいずれかの方向
から入力を受取ることができる。どちらの場合もデータ
衝突は起こらない。

この第１の方法は第２図に示されている。第２図におい
て、矢印はそれぞれの接続線についてデータの流れる方
向を示す。各処理素子は利用できる４つの方向全てにデ
ータを送り出し、４つの方向全てからデータを受取るが
、１つの方向からのデータのみが入力として受入れられ
る。

あるいは、各処理素子が入力方向と出力方向の双方を選
択しても良い。それぞれの接続線により１本のデータ経
路しか形成されないならば、２つの素子がデータを交換
するときにデータの衝突は依然として発生すると考えら
れる。

本発明の好ましい実施例は入力方向及び出力方向を選択
し且つ各接続線に２つのデータ経路を形成することによ
り２つの方法を組合せたものである。

第３図は好ましい実施例の処理素子４１を概略的に示す
。処理素子４１は第１３図にさらに詳細に示されており
、以下に第１３図を参照してさらに詳細に説明される。

処理素子４１は隣接する素子からこの素子に接続する４
本の入力線４２を有する。図示される素子に対する隣接
素子の方向はそれぞれ対応する線の左に示される方位記
号Ｎ。

Ｅ、Ｓ、Ｗにより指示される。処理素子はそれぞれ隣接
する素子に至る４本の出力線５０をさらに有する。従っ
て、互いに接続される１対の素子の間にそれぞれ２本の
データ経路が存在することになる。各データ経路４２　
、５０の幅は２ビットである。

処理素子は２つの方向選択コードを記憶装置４３ａ、４
３ｂに記憶する。記憶装置４３ａのコードは処理素子４
１内部の回路に接続される入力線の１本を選択するため
に方向選択手段４４を制御する。

記憶装置４３ｂに記憶されるコードは素子の出力が送り
出されるべき出力線５０を選択するために出力方向選択
手段４８を制御する。

別の処理素子からの入力はデータがアレイを巡回する動
作中は２つのオペランドビットであっても良く、ビット
パラレル算術演算中は桁」二げビットであっても良い。

選択された入力線４２を介して入力されるオペランドデ
ータは２つのコンポーネントビットを提供し、それらの
コンポーネントビットは結果バスＰ及びＳを介して処理
素子４１の記憶装置４５に供給される。桁上げデータは
第３図に「桁」二げ（ＣＡＲＲＹ）　Ｊとして示される
桁上げ回路に送られる。

通常はそれぞれのオペランドの対応するビットであるオ
ペランドデータの２つのビットは記憶装置４５からオペ
ランドバスＴ及びＮに沿って読出されれば良い。オペラ
ンドバスＴ及びＮのオペランドビットを使用するには２
つの方法がある。第１の方法においては、オペランドビ
ットは論理回路５６に入力として供給され、論理回路は
それらのビットを論理機能に従って組合せて結果を発生
し、その結果は結果バスＰを介して記憶袋ｆｆ４．５に
記憶される。第２の論理回路５８は論理回路５６とは無
関係にＴ及びＮのオペランドについて論理機能を実行し
、その結果を結果バスＳを介して記憶することができる
。第１の論理回路５６、第２の論理回路５８及び桁上げ
回路ｒｃＡＲＲＹ　Ｊは共動して、Ｔ及びＮのオペラン
ドについて算術演算を実行し、Ｐを介して記憶されるべ
き結果を発生することができる。算術演算中、桁上げ回
路ｒＣＡＲＲＹ　Ｊは先に実行された演算からの桁上げ
データを全て考慮に入れる。このデータは桁上げ回路に
記憶されているか、又は別の処理素子から入力されれば
良い。桁上げ回路は論理回路５６　、５８と共動して、
以後の演算のための桁上げデータを発生する。

オペランドバスＴ及びＮのデータは処理素子４１の出力
を形成することもでき、その出力は選択された出力線５
０を介して隣接素子の１つへ伝送される。

出力はさらに２つの別の形態をとることができる。算術
演算中に発生された桁上げデータは隣接素子のいずれか
１つに送られることができ、また、１本の入力線４２か
ら処理素子４１への入力を処理しないままバス５２を介
して出力回路に直接送ることもできる。入力を同時に記
憶装置４５に送ることも可能である。ゲート回路５４は
出力が記４．１装置４５からのオペランドデータである
か、桁上げ回路からの桁上げデータであるか又はバス５
２の入力データであるかを選択する。

大域命令は大域制御装置６７から制御回路６６が受取り
、大域制御装置６７はアレイ中の全ての処理素子に同時
に命令を供給する。制御回路６６は大域命令と、記憶装
置４３Ｃに記憶されている構成コードとを復号して、素
子の様々な構成要素に対、する制御信号を発生する。制
御信号は、第３図には図を見やすくするために示されて
いない制御信号線を介してそれぞれの構成要素に送られ
る。

図をわかりやすくするため、大域制御装置６７は他の図
には示されていない。

第４図は、正方形の格子を形成するように配置される１
ビット処理素子１８から構成される本発明のプロセッサ
アレイ１６の一部を概略的に示す。

第４図には、データを搬送するために選択されたデータ
経路のみが示されている。伝送されるべきデータの種類
は対応する矢印の脇の文字Ｃ（ｒ桁上げ」を表わす）及
びＯ（ｒオペランド」を表わす）により指示される。

処理素子が情報の方向を判定する能力を有しているため
、処理素子のいくつかのグループを様々な方法で結合し
、ここでは処理装置と呼ばれる複合装置を形成すること
ができる。素子を互いに結合するプロセスを、ここでは
アレイ構成プロセスという。

第４図に示されるアレイの一部は様々な種類の処理装置
を形成するように構成されている。各処理装置はその装
置を形成する処理素子１８を取囲む点線により限定され
る。

１つの処理装置２０は９つの処理素子の連なりにより構
成され、従って９ビットプロセツサを形成する。処理装
置２０は、桁上げリップルに伴って９ビットビットパラ
レル算術演算で使用される（図示）。あるいは、たとえ
ばオペランドデータを素子チェーンに沿って素子から素
子へと送ることにより処理装置２０を非循環９ビットシ
フトレジスタとして使用することもできるであろう。

１つの処理装置を形成する一連の処理素子は処理素子内
に適切な方向選択コードを記憶することによりアレイの
中を何らかのコースに従って蛇行する□ように結合され
ても良い。装置の形態に対する唯一の制限は接続ネット
ワークによって与えられる。この場合、１つの処理装置
内の隣接する処理素子は最も近い素子のみが接続される
ためにアレイ中の最も近い素子でなければならないとい
う制限がある。

第４図に示される別の処理装置２２は、それぞれオペラ
ンドデータを隣接する素子へ送る１０個の処理素子から
成る閉ループにより形成される。

処理装置２２の一端の処理素子２２ａは処理装置２２の
他端の処理素子２２ｂからオペランドデータを受取る。

従って、処理装置２２は１０ビット循環シフトレジスタ
として動作する。別の処理装置２４は処理装置Ｆ２２に
より包囲される２ビット装置である。処理装置２４の素
子はオペランドデータを交換するように図示されている
。これらは、どの接続線も２本のデータ経路として利用
できるにもかかわらず、１本の接続線で双方のデータ経
路を使用する図中でただ２つの素子である。

２ビット処理装置２６はビットパラレル算術演算を実行
することができ、桁上げビットは装置の上方の素子２６
ａから下方の素子２６ｂへ送られる。

最後に、２つの処理素子２８はビットシリアル演算に使
用されるもののような１ビット処理装置として構成され
る。

入力方向選択コードと出力方向選択コードの双方を使用
することにより、アレイに有用な対称構成が得られる。

たとえば、処理装置２２は、図示されるように、データ
を時計回りの方向にシフトしている。記憶されている方
向選択コードの有効係数を入替えるだけでシフト方向を
逆転することができ、これにより入力方向選択コードは
出力方向選択コードになり、出力方向選択コードは入力
方向選択゛コードになる。

実際には、方向選鍍コードを記憶する部分はアレイ全体
に配分されるのではなく、単一の記憶装置ブロックを形
成していても良い。記憶装置は概念上は複数のセクショ
レに分割されると考えられ、各セクションは単一の処理
素子と独自の関係にある。この場合、記憶装置の各セク
ションを対応する処理素子の一部と考えることができる
。記憶装置へのアクセスをアレイの外の制御回路にも利
用できると考えられる。従って、それらの制御回路が記
憶装置の適切な領域に方向選択コードをロードすること
によりアレイの構成をセットし、また迅速に変更するこ
とができる。記憶装置の各セクションが処理のためのオ
ペランドを読出し、結果を記憶できるように、セクショ
ンを処理素子に割当てることも考えられる。

回路をできる限り高密度に集積し、データ線及び制御信
号線の数と長さをできる限り少なく且つ短（するために
、多くの場合、図示されるように各処理素子の内部に記
憶装置を設けるのが好ましい。

記憶装置は配置されても、処理素子への入力は隣接する
素子又はそれに関連する記憶装置から、あるいはその双
方から得られる。たとえば、マルチビット処理装置にお
ける算術演算中、オペランドは記憶装置から読出され、
隣接する素子（装置の最下位端部の素子を除く）から伝
送される桁上げデータと組合され、それにより得られる
結果は記憶装置に発生され、桁上げデータは別の素子へ
伝送される。

シフト動作中は、データは記憶装置から続出され、隣接
する素子へ伝送され、受取った素子の記憶装置に記憶さ
れる。

さらに別のアレイ構成例は第５図及び第６図に示されて
いる。これらの図において、各処理素子の中に数字が示
されているが、それらの数字は下記の第１表に従ってコ
ード化される入力方向選択コードを表わす。コードは実
際には表に示されるように２つのビットｄ１及びｄ。と
して記憶されれば良い。出力方向選択コードは図示され
ていないが、同様に第１表に従った２ピツＩ〜２進コー
ドであり、入力方向選択コードと整合するように（互い
に等しくはない）セットされるので、受取り素子として
第２の処理素子を選択する第１の処理素子はデータの送
り手として第２の処理素子により選択されるようになる
。

第５図は、それぞれ２つの処理素子を含む６つの処理装
置として構成される１２の処理素子を示す。各装置の処
理素子はデータを交換し、従って、この構成の全体的な
効果はアレイの隣接する列に記４．１するデータの場所
を変更するということになる。

第６図は、６つの処理素子から成る単一の閉ループ処理
装置を示す。これは循環シフトレジスタとして使用する
か、又は最上位素子で起こるあふれ桁上げを演算の終了
時の最下位素子に利用できるようなリップル桁上げ処理
のために使用することができるであろう。

以上説明したプロセッサアレイにおいては、データ転送
方向が各処理素子で制御され、１つの素子により記憶又
は発生されるデータをその素子が接続されている他のい
ずれかの素子に供給することができるので、処理素子の
接続方式に大きな多様性が得られる。

好ましい実施例は構成命令として知られる別の命令を各
処理素子にさらに記憶する。この命令は、たとえば１つ
の処理装置の両縁部で必要とされる特別の動作を決定す
るために、大域命令に対する関連処理素子の応答を変更
する。構成命令は、処理素子が両側に別の素子を有する
１つの処理装置の内部素子として動作するか、又は処理
装置の最上位縁部又は最下位縁部の素子として動作する
かを決定する。たとえば、リップル桁上げ算術演算中、
内部素子は桁上げデータを受取って伝播し、最上位ビッ
トは桁上げデータを受取るが伝播せず、最下位ビットは
桁上げデータを伝播するが受入れない。

場合によってさらに好都合と思われる別の方法は、素子
が桁上げデータを送り、受取るか否かではなく、素子が
受取った桁上げデータを考慮に入れるか否かを制御する
ものである。その場合、最下位ビット（受取った桁上げ
データを考慮しない）のみを識別すれば良い。従って、
方向選択動作の性質は装置を通して一様であると考えら
れる。

構成コードは処理素子に記憶される２ビット２進語とし
てコード化できるので好都合である。これにより４つの
異なる構成コードが形成される。

３つのコードは素子を内部素子、最下位ビット又は最上
位ビットとして動作させるように構成するために使用さ
れる。第４の構成コードは素子をデータバスとして構成
するために使用すると有利であることがわかっており、
この場合、データが処理されずに通過するように入力端
子は出力端子に直接接続される。データは、データが通
過して行く各記憶素子に記憶される。これにより、処理
装置の最下位処理素子から送られる単一のビットを乗算
中に必要に応じて装置のその他の素子に分配することが
できる。

バス構成はこれを使用しなければ閉鎖されないようなル
ープを閉鎖するため、又はループ処理装置の有効長さを
短縮するために使用することができる。たとえば、第４
図の１０ビット処理装置２２をその処理素子の２つをバ
スとして構成することにより８ビット装置として使用す
ることができる。

入城命令がたとえばシフト動作及びリップル桁上げ加算
のために処理素子間の接続ネットワークの使用を指令す
るとき、構成コードは有効である。

第７図から第１２図は、構成コードにより効果を変更さ
れる入城命令によって構成することができる閉ループ処
理素子のいくつかの種類を示す。これらの図は概略的な
もので、処理素子間の接続のみを示す。処理素子間の各
接続線の幅は２ビットである。データが素子間を伝送さ
れているとき、各素子は１ビットバスＰ及びＳのそれぞ
れを介して入カビソトを受取り、１ビットバスＴ及びＮ
のそれぞれを介して出力ビットを供給する。桁上げデー
タ又はオペランドデータが接続される素子間を伝送され
る。

それぞれの処理素子の中に示される表は、方向選択コー
ド及び構成コードを記憶する記憶装置の内容を表わす。

「左方向」及び「右方向」記憶装置の内容はデータの左
方向又は右方向へのシフトのために選択されるべき入力
方向を指示する。左方向シフト及び右方向シフトという
表現は、通常の２進法からの類推により、シフト中のデ
ータのビットの有効係数の変更を表わす。左方向シフト
はデータを処理装置の最上位端部に向かって移動する。

右方向シフトはデータを処理装置の最下位端部に向かっ
て移動する。構成は対称形であるので、「右方向」記憶
装置は左方向シフトのための出力方向を記憶し、「左方
向」記憶装置は右方向シフトのための出力方向を記憶す
る。「構成（ＣＯＮＦＩＧ）　Ｊとラベル付けされる記
憶装置の内容は素子を構成する構成コードを最下位ビッ
トプロセッサ（ＬＳ）、最上位ビットプロセッサ（ＭＳ
）又は内部ビットプロセッサ（ＢＩＴ）として指示する
。

第７図は、リングに沿って循環せずにデータの右方向シ
フトを実行するために入城命令を受取ったときに処理素
子間に形成される接続を示す。すなわち、構成コードｒ
ＢＩＴ　Ｊを有する処理素子３０゜３２においては、「
左方向」記憶装置の内容が出力方向選択コードとして使
用され、「右方向」記憶装置の内容は入力方向選択コー
ドとして使用される。

処理素子３４は構成コードｒＬｓＪを有する。

この素子は「右側」記憶装置に記憶される方向選択コー
ドを考慮して処理素子３２から入力を受取るが、シフト
動作は循環的ではないので出力は放棄される。すなわち
、最下位ビットと最上位ビットとの間に直接の通信は不
要である。

処理素子３６は構成コードｒＭＳＪを有し、「左方向」
記憶装置に記憶される方向選択コードの制御の下に処理
素子３０に出力を供給するが、大域制御回路の制御の下
に第１及び第２の論理回路（関数発生回路）　５６　、
５８によりセントされるビット（０又は１）を入力とし
て受取る。

処理素子に記憶される構成コードにより解釈される命令
の全体的な効果は、処理素子３０　、３２　、３４　。

３６により形成される複合処理装置にデータを非循環的
に最下位ビットに向かってシフトさせるものである。

第８図は、入城命令を受取って非循環左方向シフトを実
行する第７図と同じ処理素子を示す。この場合、処理素
子３０　、３２及び３６は「左方向」記憶装置の内容を
入力方向選択コードとして受取る。

処理素子３０　、３２及び３４は「右方向」記憶装置の
内容を出力方向選択コードとする。最上位処理素子３６
の出力は放棄される。最下位処理素子３４の入力は大域
制御装置によりセットされる。

命令の全体的効果は、処理装置の最上位端部に対してデ
ータを非循環的シフトすることである。

第９図は、入城命令を受取ってデータを左方向へ非循環
的にシフトする同じ処理装置を示す。第９図に示される
動作は第８図に示される動作と１つの重要な点で異なっ
ている。「Ｔ」バスにある処理素子３６の出力は放棄さ
れず、最下位処理素子３４のｒｓＪ入力端子に印加され
る。処理素子３６のｒＮＪ出力は放棄される。第９図に
示される他の全ての接続点において、ｒＴＪ出力はｒＰ
Ｊ入力端子に印加され、ｒＮＪ出力はｒｓＪ入力端子に
印加される。４つの処理素子３０　、３２　、３４　、
３６の全てで、「Ｐ」及びｒｓＪ入力端子に受信される
データはＩＴＪ及びｒＮＪ出力端子にそれぞれ供給され
る。状況によっては、ｒＰＪ及び「Ｓ」入力端子に受信
されたデータを「Ｎ」及びＩＴＪ出力端子にそれぞれ送
るのが適切であろう。

このような接続方式は、最下位処理素子３４のｒＰＪ入
力端子において大域制御回路によりセットされるデータ
が最上位処理素子３６の「Ｎ」出力端子を離れて放棄さ
れる前に、処理装置を２回巡回するという効果を有する
。装置をめくる第１の回路はｒＰＪ入力端子から素子の
内部を経てＩＴＪ出力端子に至り接続線を介して次のｒ
ＰＪ入力端子に達し、処理素子３６のｒＴＪ出力端子を
離れるまで同様の経路をたどり続ける。次に、データは
第２の回路に沿って流れ始める。すなわち、ｒｓＪ入力
端子から素子の内部を経てｒＮＪ出力端子に至り、接続
線を介して次のｒｓＪ入力端子に達し、処理素子３６の
ｒＮＪ出力端子を離れて放棄されるまで同様の経路をと
る。

このような動作の効果は処理装置においてデータを２倍
の長さで非循環左方向にシフトさせることである。２倍
の長さのシフト動作は、たとえば乗算を実行する場合な
どに重要である。

第１０図は、入城命令が循環シフト動作を指定するとい
う点を除いて第８図に関して説明したのと同様に動作す
る処理装置を示す。従って、最上位処理素子３６のｒＴ
Ｊ及びｒＮＪ出力は最下位処理素子３４のｒＰＪ及びｒ
ＳＪ入力端子にそれぞれ供給される。これは、処理装置
内でデータが左方向に循環シフトする効果を有する。

第１１図は、最上位処理素子３６のｒＴＪ及び「Ｎ」出
力が入城命令により最下位処理素子３４のｒＰＪ及び「
Ｓ」入力端子ではなく「Ｓ」及びｒＰＪ入力端子に印加
されるように命令されるという点で第１０図とは異なる
。従って、装置内でデータは左方向に２倍の長さで循環
シフトされる。

状況によっては、１つ又は複数のシフト動作のためにシ
フト経路に別のレジスタを含めることが望ましいと考え
られる。たとえば、命令により放棄されたデータを保持
するために、シフト経路は最下位ビット又は最上位ビッ
トに桁上げレジスタを含んでいても良い。

第１２図は、パラレル加算又はリップル桁上げ加算を実
行するための命令を受取ったときの処理装置を示す。各
処理素子は、バスｒＴＪ及びｒＮＪを介して素子の記憶
装置から２つのオペランド入力を受取り、桁上げデータ
をさらに受取って結果データ及び桁上げデータを発生す
る加算回路３８として動作する。結果データは出力バス
ｒＰＪを介して記憶装置に戻され、書込まれる。桁上げ
データは隣接する素子に供給される。入城命令は左方向
への（次に上位の有効係数をもつビットを処理する素子
への）桁上げデータ伝搬を命令する。

従って、「右方向」記憶装置の内容は出力方向選択コー
ドとして使用され、「左方向」記憶装置の内容は入力方
向選択コードとして使用される。

ビット処理素子３０　、３２と、最上位処理素子３６の
動作は同じである。それぞれの素子は左側に隣接する素
子（次に下位の有効係数をもつビットを処理する）から
桁上げデータを受取り、加算を実行して記憶される結果
と、桁上げデータとを発生し、桁上げデータを右側に隣
接する素子に供給する。

最下位処理素子の動作は１つの点で構成コードにより変
更される。各処理素子３０　、３２　、３４　、３６は
桁上げ記憶装置４０を含む。最下位処理素子は桁上げ記
憶装置４０から桁上げ入力を受取り、最上位処理素子３
６から受取った桁上げデータを桁上げ記憶装置に記憶す
る。その他の処理素子３０　、３２　。

３６においては、発生された桁上げデータは記憶される
が、使用されない。それらのデータを記憶する必要はな
いが、後に別の演算のために必要になることがあるので
記憶しておくと好都合である。

加算開始前に、処理素子３４の桁上げ記憶装置４０の内
容が大域制御回路によりセットされる。

１回の加算演算の終了時に、処理素子３４の桁上げ記憶
装置４０は処理素子３６からの桁上げデータを含む。次
に、装置が無関係な加算演算を実行すべき場合には、大
域制御回路により桁上げ記憶装置４０をリセットするこ
とができる。あるいは、最下位処理素子３４と最上位処
理素子３６との接続により、装置に受入れるには長すぎ
る語について次の方法により加算を実行することができ
る。

まず、装置はオペランドの４つの最下位ビットの加算を
実行する。これにより得られた結果は記憶され、１つの
有意桁上げビットは処理素子３４の桁上げ記憶装置４０
に記憶される。次に上位の有効係数をもつ４つのオペラ
ンドビットについて直ちに別の加算演算を実行すること
ができる。この演算は先の演算で得た記憶桁上げデータ
を考慮するので、発生される結果は先に発生された結果
と共に、ビットの位を正しく考慮してオペランドの真の
和を表わす。このようにオペランドを４ビット語に分割
し、最下位ビットから演算を開始し、語についてリップ
ル桁上げ加算を順次実行し、２つの語の先の加算により
発生された桁上げデータを記憶し且つ考慮する方法によ
り、どのような長さのオペランドでも演算することがで
きる。

第１３図は１つの処理素子４１をさらに詳細に示す。隣
接する処理素子からの入力は２ビット入カバス４２を介
して得られる。方向選択手段４４は後述する論理制御の
下で、処理素子４１の内部へのデータ伝送のためにバス
４６に接続されるべき入力バス４２の１本を選択する。

入力は複数の成分に分割され、バスＰ及びＳを介して記
憶装置に供給される。

オペランドは記憶装置から２本のバスＴ及びＮに読出さ
れ、それらのバスを介して出力方向選択手段４８に供給
される。出力方向選択手段４８は対応する隣接素子へ出
力をさらに伝送するために出力バス５０の中の１本を選
択する。

出力データには他に２つの種類が考えられる。

桁上げ出力は信号線５１を介して得られ、受信入力はバ
ス５２を介して出力端子に直接送られても良い。バス５
２は、処理素子が前述の「バス」構成であるときに使用
される。

可能な３つの出力のうち１つが３つの論理信号ｅ６　＋
　ｅｓ及びＢｕの制御の下に選択される。これらの論理
信号は対応するゲート５４を開閉する。

バスＴ及びＮのオペランドは第１の論理回路（関数発生
器）５６、第２の論理回路（関数発生器）５８及び桁上
げ禁止回路（関数発生器）６０にも供給される。関数発
生器５６及び５８は制御バスＦＰ及びＦＳを介して得ら
れる４ビット大城制御信号により制御される。従って、
各関数発生器は合わせて１６種類の機能を実行する。

論理演算を実行しているとき、第１及び第２の関数発生
器の出力はスイッチ５９により選択されてバスＰ及びＳ
にそれぞれ供給され、それ以上は処理されずに記憶され
る。必要に応じて結果を続けてバスＴ及びＮに読出し、
別の処理素子へ伝送することができる。

第１及び第２の関数発生器５６　、５８は共動して算術
演算機能を実行する。結果は排他的ＯＲゲート６２に印
加され、ＯＲゲート６２はこの結果を信号線６４を介し
て得られる桁上げビットと組合せて最終結果を発生する
。最終結果はバスＰを介して記憶装置へ送られる。

桁上げビットはスイッチ６日の状態に従って桁上げレジ
スタ６６から又は隣接する処理素子から供給される。

新しい桁上げビットは第１及び第２の関数発生器５６　
、５８と、桁上げ禁止回路（関数発生器）６０の制御の
下に桁上げ発生器７０により発生される。

桁上げレジスタはスイッチ７２の状態に従って桁上げ発
生器７０から又は隣接する処理素子によりロードされれ
ば良い。

素子の記憶装置への書込みには２本のバスＰ。

Ｓを利用できるが、算術演算は１つの結果ビットしか発
生しないので、結果がハスＰを介して記１、ａされてい
る間に新しいデータを読込むためにバスＳの予備容量を
利用することができるように、記憶装置からの入力（Ｒ
ＡＭ入力）を大域制御装置に提供すると好都合である。

処理素子４１の動作は次のように制御される。

１２ビットの制御情報は大域制御装置から得られる。そ
れらのビットのうち４ビットはバスＦＰを介し、別の４
ビットはバスＦＳを介して入力される。残る４ビットＩ
。＋ＩＩ　　、１２及びＩ３は、たとえば第７図から第
１２図に関して説明したような実行すべき動作の種類を
指定する大域命令語を形成する。ビットは次の有効係数
を有する。

以−ト自てＣ１ 第−又一表 制御情報のさらに別の６ビットは関連する記憶装置に記
憶され、それぞれの処理素子について個々にセットされ
る。２ビットは「左側」処理素子へのアドレスを表わし
く第７図から第１２図に関して説明した通り）、さらに
２つのビットは「右側」処理素子のアドレスを表わす。

これらのビットは第１３図に１左方向」及び「右方向」
として示されるレジスタに記憶される。「左方向」及び
「右方向」レジスタの内容はスイッチ７４の状態に従っ
て入力方向選択手段４４と、出力方向選択手段４８とに
それぞれ印加される。従って、リング状処理装置をめぐ
るデータの流れ方向は各素子のスイッチ７４の状態を変
えるだけで簡単に逆転することができる。スイッチ７４
の状態は■。によりセットされる。

制御データの最後の２つのビットＣ８及びＣ１は第１３
図に「構成」として示される構成レジスタに記憶される
。Ｃｏ及びＣ１は次の有効係数を有する。

Ｔｏ、Ｉｌｌ　　１２．１３．Ｃｏ及びＣ１は下記の式
に従って素子内で必要とされるその他の制御信号を発生
するために論理回路（図示せず）により組合される。

１、　＝ＣｏＣ＋Ｉｏ　＋　ＣｏＣ＋Ｉ。

Ｂ　ｕ　　＝で７　　で７ ｅｏ　　＝Ｉ３　＋　Ｉｚ　Ｔｚ　　Ｌ　　Ｉｎｅｌ　
　＝Ｉ＊＋ｌ３Ｉ２　ｌ１１ ｅ２＝Ｌ＋　＋　Ｉ２１１　　Ｔｙ１ ｅ３　＝π■２ ｅｘ　　＝Ｉ３　Ｉ２　ＴＩ　　Ｌ ｅｓ　　＝Ｔｓ　Ｉ２　ＩＩ Ｃ６＝Ｉ３＋１゜ 条件「■ゎ」は、データが処理装置の一端に入力される
（又は大域制御装置によりセットされる）条件を表わす
。これはリップル桁上げ加算中の素子について、たとえ
ばその素子が装置の最下位素子として構成され、桁上げ
が（データの有効係数に関して）左方向へ進んでいる場
合又はその素子が最」二位素子であり且つ桁上げが右方
向に進んでいる場合に重要になり、同様にシフト動作中
にも重要になる。桁上げレジスタ６６は、リップル加算
が実行中でな（且つ「Ｉ７」条件が真でなければ桁上げ
発生器７０からロードされる。そうである場合はリップ
ル桁上げ中に受取られた桁上げデータはスイッチ６８を
介して桁上げレジスタ６６をバイバスする。桁上げ出力
は信号線５１を介して出力端子に直接供給される。

■ｓ　＝Ｌ　＝１．＝Ｏであるときに実行される入城論
理機能はアレイの構成時に選択される。これは処理素子
間の接続部のハードウェアに組込まれる機能であり、バ
スとして構成される素子を通過するデータに作用するこ
とができる。接続部が多重入力論理ゲートを形成するよ
うに機能を選択することができる。アレイがＭＭＯ３技
術で構成される場合、大域機能はＮＯＲ機能であると好
都合である。バイポーラ技術によるものであれば、ＯＲ
又はＡＮＤＩＩ能を使用すれば良い。

上述の処理素子は入力方向と出力方向の双方を選択する
ために方向選択手段を使用するが、本発明を入力方向又
は出力方向のいずれか一方を選択する１つの方向選択手
段のみを有するように構成することもできるであろう。

その場合、出力があらゆる方向から伝送されるか、又は
入力があらゆる方向から受入れられると考えられる。

上述の素子間の接続線の幅は２ビットであり、各処理素
子は個々に制御される２つの関数発生器を有する。これ
らの数は変更可能である。さらに詳細にいえば、各素子
に１つの関数発生器を設け、素子間のデータ経路の幅を
１ビットとし、素子の記憶装置にロードするための１ビ
ットバスを１本にすることにより、アレイを簡略化でき
るであろう。当然のことながら素子の処理能力は低下し
、ソフトウェアはさらに複雑になると考えられる。

以上の説明及び図面は正方形の格子状に配列される処理
素子に関するものである。実際上の理由から、処理素子
が幾何学的に配置されたアレイを構成することは望まし
くないか又は可能でないといえよう。「正方形の格子」
を始めとしてここに使用される幾何学的表現は、図示さ
れ且つ説明されたレイアウトを表わすのと同様に形態学
的に見て図示され且つ説明されたのと同等のレイアウト
を有するアレイをも等しく表わすものとする。

以ト５Ｒθ

【図面の簡単な説明】

第１図は、公知のプロセッサアレイの一部を示す図、 第２図は、データの衝突を阻止するように配置された本
発明によるアレイを示す図、 第３図は、本発明によるアレイに使用される処理素子を
簡略化して示す略図、 第４図は、様々な種類の処理装置を形成するために構成
された本発明によるアレイの一部を示す図、 第５図から第１２図は、構成することができる様々な種
類の処理装置のさらに別の例を示す図、及び 第１３図は、第３図の処理素子をさらに詳細に示す図で
ある。 １６・・・プロセッサアレイ、 １８・・・１ビット処理素子、 ２０　、２２　、２４　、２６・・・処理装置、２２ａ
　、　２２ｂ　、　２６ａ　、　２６ｂ　、　２８−処
理素子、３０　、３２　、３４　、３６・・・処理素子
、以下余白 ４０・・・桁上げ記憶装置、 ４１・・・処理素子、 ４２・・・入力バス、 ４３ａ　、　４３ｂ　、　４３ｃ　・−記憶装置、４４
・・・入力方向選択手段、 ４５・・・記憶装置、 ４８・・・出力方向選択手段、 ５０・・・出力バス、 ５６・・・第１の論理回路（関数発生器）、５８・・・
第２の論理回路（関数発生器）、６０・・・桁上げ禁止
回路（関数発生器）、６６・・・桁上げレジスタ、 ６７・・・大域制御装置、 ７０・・・桁上げ発生器。 ス１゛ボａ Ｆｔｃｙ、　７ Ｆｔａ、　２ Ｆ／ａ、　４ Ｆｔｏ、５

Claims (1)

1. 【特許請求の範囲】 １、各個がオペランドを組合せて結果及び桁上げデータ
   を発生することができる複数の処理素子と、全ての処理
   素子に同時に単一命令を与えることにより処理素子を制
   御する制御手段と、処理素子間でデータを伝送するため
   に各処理素子を他の複数の処理素子と接続する接続ネッ
   トワークとを具備し、各処理素子はそれが前記接続ネッ
   トワークにより接続される他のいずれの処理素子にもオ
   ペランド又は桁上げデータを選択的に送ることができ、
   各処理素子は方向選択コードを記憶する記憶手段と、こ
   の記憶手段の内容に応答して、伝送データを受け入れる
   べき処理素子又は伝送データを送り出すべき処理素子を
   選択する方向選択手段とを具備するプロセッサアレイ。 ２、前記方向選択手段が伝送データを受け入れるべき処
   理素子のみを選択する特許請求の範囲第１項記載のプロ
   セッサアレイ。 ３、前記方向選択手段が伝送データを送り出すべき処理
   素子のみを選択する特許請求の範囲第１項記載のプロセ
   ッサアレイ。 ４、前記処理素子の各個が、別の方向選択コードを記憶
   する別の記憶手段と、前記別の方向選択コードに応答す
   る別の方向選択手段とをさらに具備し、各処理素子の方
   向選択手段は記憶された方向選択コードに従って伝送デ
   ータを受け入れるべき処理素子及び伝送データを送り出
   すべき処理素子を選択する特許請求の範囲第１項記載の
   プロセッサアレイ。 ５、前記方向選択手段及び別の方向選択手段が制御手段
   からの指令に従って選択される記憶手段及び別の記憶手
   段のそれぞれの内容に応答し、それにより、方向選択コ
   ードと別の方向選択コードの有効係数が入替えられる特
   許請求の範囲第４項記載のプロセッサアレイ。 ６、前記処理素子間の各接続線が２本のデータ経路を有
   するため、接続される処理素子は１回の動作でデータを
   交換する特許請求の範囲第１項から第５項のいずれか１
   項に記載のプロセッサアレイ。 ７、相互に通信する処理素子の閉鎖リングが方向選択手
   段の動作により形成されるように選択された方向に延出
   する接続線により、前記処理素子が相互接続される特許
   請求の範囲第１項から第６項のいずれか１項に記載のプ
   ロセッサアレイ。 ８、前記処理素子が二次元アレイを形成する特許請求の
   範囲第１項から第７項のいずれか１項に記載のプロセッ
   サアレイ。 ９、前記処理素子が正方形の格子を形成する位置を占め
   る特許請求の範囲第８項記載のプロセッサアレイ。 １０、前記処理素子の各個が格子の最も近接する素子で
   ある４つの処理素子に接続される特許請求の範囲第９項
   記載のプロセッサアレイ。 １１、前記処理素子間の各データ経路は１ビットを越え
   る幅である特許請求の範囲第１項から第１０項のいずれ
   か１項に記載のプロセッサアレイ。 １２、前記処理素子の各個が記憶手段と、記憶手段から
   読出したオペランドを処理してそれぞれの結果を発生す
   る複数の関数発生器と、結果を記憶するためにそれぞれ
   の関数発生器を記憶手段に接続する結果バスとを具備す
   る特許請求の範囲第１項から第１１項のいずれか１項に
   記載のプロセッサアレイ。 １３、前記処理素子の各個が少なくとも１本の結果バス
   と制御手段との接続線を有しており、これによって制御
   手段が、結果データがその他の結果バスを介して記憶手
   段に書込まれるのと同時に、新しいデータを記憶手段に
   書込む特許請求の範囲第１２項記載のプロセッサアレイ
   。 １４、前記処理素子の各個が一連の構成命令からの１つ
   の命令を記憶する構成記憶装置と、記憶された前記構成
   命令に応答して、制御手段からの命令に対する処理素子
   の応答を変更する手段とを具備し、それぞれの構成命令
   は、それぞれが処理素子チェーンの中の両側の処理素子
   と通信する複数の処理素子チェーンにより形成される処
   理装置において、１つの処理素子が最上位部分として動
   作するか、最下位部分として動作するか又は中間的な有
   効係数部として動作するかを決定する特許請求の範囲第
   １項から第１３項のいずれか１項に記載のプロセッサア
   レイ。 １５、別の構成命令が前記処理素子に受取ったデータを
   処理しないまま伝送させる特許請求の範囲第１４項記載
   のプロセッサアレイ。 １６、前記構成命令が２ビット２進コードとしてコード
   化される特許請求の範囲第１４項又は第１５項記載のプ
   ロセッサアレイ。 １７、前記方向選択コードあるいは方向選択コードの各
   個が２ビットの２進語である特許請求の範囲第１項から
   第１６項のいずれか１項に記載のプロセッサアレイ。 １８、前記処理素子の各個が１ビットプロセッサである
   特許請求の範囲第１項から第１７項のいずれか１項に記
   載のプロセッサアレイ。