JPH0421908B2 - - Google Patents
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- JPH0421908B2 JPH0421908B2 JP59145746A JP14574684A JPH0421908B2 JP H0421908 B2 JPH0421908 B2 JP H0421908B2 JP 59145746 A JP59145746 A JP 59145746A JP 14574684 A JP14574684 A JP 14574684A JP H0421908 B2 JPH0421908 B2 JP H0421908B2
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- Japan
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- circuit
- arithmetic
- pipeline
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- 239000013598 vector Substances 0.000 claims description 172
- 238000012545 processing Methods 0.000 claims description 15
- 238000012805 post-processing Methods 0.000 claims description 9
- 238000007781 pre-processing Methods 0.000 claims description 9
- 239000000284 extract Substances 0.000 claims description 3
- 238000000034 method Methods 0.000 description 17
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 238000010606 normalization Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Complex Calculations (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ベクトル演算を行う電子計算装置に
関する。特に、複数個のベクトル演算パイプライ
ンセツトで処理するベクトル演算並列処理方式に
関する。
関する。特に、複数個のベクトル演算パイプライ
ンセツトで処理するベクトル演算並列処理方式に
関する。
従来この種のベクトル演算処理装置は第３図に
示すように複数のベクトル要素を含む複数のベク
トルレジスタが図面符号２ａ〜２ｄのように複数
のバンク構成をとつている。これらのベクトルレ
ジスタから順次ベクトル要素を読出す回路が図面
符号３ａ〜３ｄのようにオペランド選択回路で構
成される。このオペランド選択回路で選択された
オペランドが図面符号４ａ〜４ｄ，５ａ〜５ｄ，
６ａ〜６ｄ等で示されるベクトル演算器へ供給さ
れる。このベクトル演算器は浮動小数点加算器、
浮動小数点乗算器、論理演算器、シフト演算器、
浮動小数点除算器等である。上記ベクトル演算器
の出力が入力回路１ａ〜１ｄへ入力される。
示すように複数のベクトル要素を含む複数のベク
トルレジスタが図面符号２ａ〜２ｄのように複数
のバンク構成をとつている。これらのベクトルレ
ジスタから順次ベクトル要素を読出す回路が図面
符号３ａ〜３ｄのようにオペランド選択回路で構
成される。このオペランド選択回路で選択された
オペランドが図面符号４ａ〜４ｄ，５ａ〜５ｄ，
６ａ〜６ｄ等で示されるベクトル演算器へ供給さ
れる。このベクトル演算器は浮動小数点加算器、
浮動小数点乗算器、論理演算器、シフト演算器、
浮動小数点除算器等である。上記ベクトル演算器
の出力が入力回路１ａ〜１ｄへ入力される。
この入力回路１ａ〜１ｄはベクトルデータが格
納されている主記憶装置（図外）からベクトルデ
ータが読出されメモリ読出しバス１００と前記ベ
クトル演算器の出力３００ａ〜３００ｄを切替え
ている。ベクトル演算制御回路８は第３図では一
般には４個であるが、複数個のベクトル演算パイ
プラインセツトを制御し、各ベクトルパイプライ
ンセツト内のベクトル演算器がそれぞれ並列にベ
クトル演算処理するとともに、各ベクトル演算パ
イプラインセツト内のベクトルレジスタにインタ
リーブして配列されたベクトル要素を同時に読出
し、各ベクトル演算パイプラインセツトが並列に
ベクトル演算処理するようにしている。
納されている主記憶装置（図外）からベクトルデ
ータが読出されメモリ読出しバス１００と前記ベ
クトル演算器の出力３００ａ〜３００ｄを切替え
ている。ベクトル演算制御回路８は第３図では一
般には４個であるが、複数個のベクトル演算パイ
プラインセツトを制御し、各ベクトルパイプライ
ンセツト内のベクトル演算器がそれぞれ並列にベ
クトル演算処理するとともに、各ベクトル演算パ
イプラインセツト内のベクトルレジスタにインタ
リーブして配列されたベクトル要素を同時に読出
し、各ベクトル演算パイプラインセツトが並列に
ベクトル演算処理するようにしている。
ベクトル演算器４ａ〜４ｄ，５ａ〜５ｄ，６ａ
〜６ｄは１マシンサイクルに１ベクトル要素を処
理するようになつているが、セツト内ベクトル演
算器７ａ〜７ｄはベクトル除算演算のように〔１
ベクトル要素／マシンサイクル〕の高速性能が要
求されない種類の演算を処理する演算器である。
〜６ｄは１マシンサイクルに１ベクトル要素を処
理するようになつているが、セツト内ベクトル演
算器７ａ〜７ｄはベクトル除算演算のように〔１
ベクトル要素／マシンサイクル〕の高速性能が要
求されない種類の演算を処理する演算器である。
ベクトル演算器７ａ〜７ｄ部分の詳細回路を第
４図に示す。その図面符号１０はベクトル演算前
処理回路（ベクトル除算では除数の近似逆数を求
める回路）である。図面符号１１はベクトル演算
の中間処理演算部（ベクトル除算では部分商を逐
次算出する商発生回路）である。図面符号１２は
後処理回路（ベクトル除算では結果の所定の正規
化処理回路）である。図面符号９は浮動小数点の
指数部処理回路等の付加回路である。図面符号１
３はベクトル演算をＭクロツク（Ｍは２以上）で
１ベクトル要素（指数部）処理する指数部処理回
路である。
４図に示す。その図面符号１０はベクトル演算前
処理回路（ベクトル除算では除数の近似逆数を求
める回路）である。図面符号１１はベクトル演算
の中間処理演算部（ベクトル除算では部分商を逐
次算出する商発生回路）である。図面符号１２は
後処理回路（ベクトル除算では結果の所定の正規
化処理回路）である。図面符号９は浮動小数点の
指数部処理回路等の付加回路である。図面符号１
３はベクトル演算をＭクロツク（Ｍは２以上）で
１ベクトル要素（指数部）処理する指数部処理回
路である。
このような従来のベクトル演算器では各ベクト
ル演算パイプラインセツト内に〔ベクトル要素当
たり／Ｍクロツク〕の性能のセツト内ベクトル演
算器があり、ベクトル演算の前処理および後処理
等の回路がベクトル演算パイプラインセツト個数
分重複されることによる金物量の大幅な増加を招
きコスト／パフオーマンスの低下を来す欠点があ
つた。
ル演算パイプラインセツト内に〔ベクトル要素当
たり／Ｍクロツク〕の性能のセツト内ベクトル演
算器があり、ベクトル演算の前処理および後処理
等の回路がベクトル演算パイプラインセツト個数
分重複されることによる金物量の大幅な増加を招
きコスト／パフオーマンスの低下を来す欠点があ
つた。
本発明は上記欠点を解決し、金物量の大幅な削
減を可能としたベクトル演算処理装置を提供する
ことを目的とする。
減を可能としたベクトル演算処理装置を提供する
ことを目的とする。
本発明は、従来ベクトル演算パイプラインセツ
ト内に設けられたベクトル演算器をベクトル演算
パイプラインセツト外に設置し、前記ベクトル演
算パイプラインセツト内のベクトルレジスタから
逐次ベクトル要素を抽出して演算するためのセツ
ト共用ベクトル演算器を付加することを特徴とす
る。
ト内に設けられたベクトル演算器をベクトル演算
パイプラインセツト外に設置し、前記ベクトル演
算パイプラインセツト内のベクトルレジスタから
逐次ベクトル要素を抽出して演算するためのセツ
ト共用ベクトル演算器を付加することを特徴とす
る。
本発明、ベクトル要素を複数Ｎ個のベクトル演
算パイプラインセツト対応にインタリーブして配
列し、ベクトル要素をＮ個同時に読出しベクトル
演算を並列処理するベクトル演算処理装置におい
て、前記ベクトル演算パイプラインは複数個のベ
クトルレジスタと複数個のセツト内ベクトル演算
器と前記ベクトルレジスタから順次ベクトル要素
を抽出するオペランド選択回路と、このオペラン
ド選択回路の出力を前記セツト内ベクトル演算器
へ供給する回路と、前記セツト内ベクトル演算器
の出力をベクトルレジスタへ書込む手段とを備
え、さらに前記ベクトル演算パイプライン内の前
記オペランド選択回路の出力を逐次抽出するセツ
ト共有選択回路およびこのセツト共有選択回路の
出力を入力オペランドとし、ベクトル除算前処理
回路ならびにベクトル除算後処理回路を含みベク
トル除算を行うセツト共有ベクトル共有演算器と
このセツト共有演算器の出力を前記ベクトルレジ
スタへ書込む手段とを含み、ベクトル演算をベク
トル演算種別に応じて前記ベクトル演算パイプラ
インセツトと前記セツト共有ベクトル演算器とで
区別して実行制御するように構成することを特徴
とする。
算パイプラインセツト対応にインタリーブして配
列し、ベクトル要素をＮ個同時に読出しベクトル
演算を並列処理するベクトル演算処理装置におい
て、前記ベクトル演算パイプラインは複数個のベ
クトルレジスタと複数個のセツト内ベクトル演算
器と前記ベクトルレジスタから順次ベクトル要素
を抽出するオペランド選択回路と、このオペラン
ド選択回路の出力を前記セツト内ベクトル演算器
へ供給する回路と、前記セツト内ベクトル演算器
の出力をベクトルレジスタへ書込む手段とを備
え、さらに前記ベクトル演算パイプライン内の前
記オペランド選択回路の出力を逐次抽出するセツ
ト共有選択回路およびこのセツト共有選択回路の
出力を入力オペランドとし、ベクトル除算前処理
回路ならびにベクトル除算後処理回路を含みベク
トル除算を行うセツト共有ベクトル共有演算器と
このセツト共有演算器の出力を前記ベクトルレジ
スタへ書込む手段とを含み、ベクトル演算をベク
トル演算種別に応じて前記ベクトル演算パイプラ
インセツトと前記セツト共有ベクトル演算器とで
区別して実行制御するように構成することを特徴
とする。
本発明は、ベクトル演算の種別に応じたベクト
ル演算パイプラインセツトとセツト共有ベクトル
除算器とを用いてベクトル演算を処理する構成と
することにより、従来のようなベクトル演算パイ
プラインぞれぞれ内にベクトル除算器を、ベクト
ル演算パイプライン個数分全部に設ける構成に比
し、ベクトル除算の前処理、後処理回路の分の処
理時間の合理的短縮化、ひいては所要金物の大幅
削減化が実現する。
ル演算パイプラインセツトとセツト共有ベクトル
除算器とを用いてベクトル演算を処理する構成と
することにより、従来のようなベクトル演算パイ
プラインぞれぞれ内にベクトル除算器を、ベクト
ル演算パイプライン個数分全部に設ける構成に比
し、ベクトル除算の前処理、後処理回路の分の処
理時間の合理的短縮化、ひいては所要金物の大幅
削減化が実現する。
第１図は本発明実施例装置のブロツク構成図で
ある。メモリ転送バス１００が入力する入力回路
１ａ〜１ｄの出力は、ベクトルレジスタ群２ａ〜
２ｄに入力し、それらはそれぞれ８バイト
（64bit）のベクトル要素を64語含むベクトルレジ
スタが８個分で構成されるベクトルレジスタ群で
ある。これらに接続される各部分３ａ〜３ｄは８
個のベクトルレジスタの中からベクトル演算対象
のベクトルレジスタを選択する8B幅のオペラン
ド選択回路である。このオペランド選択回路に接
続される部分５ａ〜５ｄは8B幅の２入力浮動小
数点加算をパイプライン的に処理するセツト内浮
動小数点加算器である。同様に接続される部分６
ａ〜６ｄは8B幅の２入力浮動小数点乗算をパイ
プライン的に処理するセツト内浮動小数点乗算器
である。さらに同様に接続される部分２５ａ〜２
５ｄは8B幅の固定小数点データをシフトする機
能をパイプライン的に処理するセツト内シフト演
算器である。図面符号２６はベクトルレジスタ２
ａ〜２ｄからベクトル除算のオペランドである２
つの浮動小数点ベクトルデータを逐次抽出するセ
ツト共有選択回路である。このセツト共有選択回
路２６の出力は浮動小数点除算をパイプライン的
に処理するセツト共有ベクトル除算器２７へ入力
される。このセツト共有ベクトル除算器２７の出
力は8B幅の入力回路１ａ〜１ｄへ帰還される。
この入力回路は図示されていないがベクトルデー
タが格納されている主記憶装置から読み出された
ベクトルデータのメモリ転送バス１００と前記セ
ツト共有ベクトル除算器２７の出力と、前記ベク
トル浮動小数点加算器、乗算器、シフト演算器の
出力とを切替える回路である。図面符号８は第４
図と同様４つのベクトル演算パイプラインセツト
が並列にベクトル演算を処理することを制御する
ベクトル演算制御回路である。
ある。メモリ転送バス１００が入力する入力回路
１ａ〜１ｄの出力は、ベクトルレジスタ群２ａ〜
２ｄに入力し、それらはそれぞれ８バイト
（64bit）のベクトル要素を64語含むベクトルレジ
スタが８個分で構成されるベクトルレジスタ群で
ある。これらに接続される各部分３ａ〜３ｄは８
個のベクトルレジスタの中からベクトル演算対象
のベクトルレジスタを選択する8B幅のオペラン
ド選択回路である。このオペランド選択回路に接
続される部分５ａ〜５ｄは8B幅の２入力浮動小
数点加算をパイプライン的に処理するセツト内浮
動小数点加算器である。同様に接続される部分６
ａ〜６ｄは8B幅の２入力浮動小数点乗算をパイ
プライン的に処理するセツト内浮動小数点乗算器
である。さらに同様に接続される部分２５ａ〜２
５ｄは8B幅の固定小数点データをシフトする機
能をパイプライン的に処理するセツト内シフト演
算器である。図面符号２６はベクトルレジスタ２
ａ〜２ｄからベクトル除算のオペランドである２
つの浮動小数点ベクトルデータを逐次抽出するセ
ツト共有選択回路である。このセツト共有選択回
路２６の出力は浮動小数点除算をパイプライン的
に処理するセツト共有ベクトル除算器２７へ入力
される。このセツト共有ベクトル除算器２７の出
力は8B幅の入力回路１ａ〜１ｄへ帰還される。
この入力回路は図示されていないがベクトルデー
タが格納されている主記憶装置から読み出された
ベクトルデータのメモリ転送バス１００と前記セ
ツト共有ベクトル除算器２７の出力と、前記ベク
トル浮動小数点加算器、乗算器、シフト演算器の
出力とを切替える回路である。図面符号８は第４
図と同様４つのベクトル演算パイプラインセツト
が並列にベクトル演算を処理することを制御する
ベクトル演算制御回路である。
第２図は第１図内のセツト共有ベクトル除算器
２７の詳細回路図である。その図面符号３０は浮
動小数点除算の前処理回路で除数の近似逆数テー
ブルから検索する回路である。図面符号３１は中
間商を14ビツト単位に４回分処理し56ビツトの商
を算出する商発生回路である。図面符号３２はベ
クトル除算の後処理で事後正規化回路である。図
面符号３は浮動小数点の指数部処理回路である。
図面符号３４はベクトル除算をパイプライン的に
処理するベクトル除算制御回路である。各ベクト
ル演算パイプラインレジスタ内のベクトル要素は
各ベクトル演算パイプライン対応にインタリーブ
されており、ベクトルレジスタ２ａにはＮ＋θ
（Ｎは０を含む整数）番目のベクトル素子、ベク
トルレジスタ２ｂにはＮ＋１番目のベクトル要
素、ベクトルレジスタ２ｃにはＮ＋２番目のベク
トル要素、ベクトルレジスタ２ｄにはＮ＋３番目
のベクトル要素が配列されるようにベクトルロー
ド時制御される。ベクトル演算の内、ベクトル加
算、乗算、シフト演算についてはベクトルレジス
タ２ａ〜２ｄからベクトル命令で指定されるベク
トルレジスタから同時に４ベクトル要素がオペラ
ンド選択回路３ａ〜３ｄで選択され、ベクトル加
算の場合はセツト内浮動小数点乗算器５ａ〜５ｄ
で、ベクトル乗算の場合はセツト内浮動小数点乗
算器６ａ〜６ｄで、ベクトルシフト演算の場合は
セツト内シフト演算器２５ａ〜２５ｄで、１マシ
ンサイクルで１ベクトル要素のベクトル演算を処
理する。これらの結果は入力回路１ａ〜１ｄを経
由してベクトルレジスタ２ａ〜２ｄに書込まれ
る。ベクトル除算についてはセツト共有選択回路
２６でベクトルレジスタ２ａ内のＮ＋θ番目のベ
クトル要素、２ｂ内のＮ＋１番目のベクトル要
素、２ｃ内のＮ＋２番目のベクトル要素、２ｄ内
のＮ＋３番目のベクトル要素を順次読出し、セツ
ト共有ベクトル除算器２７でベクトル除算を処理
する。
２７の詳細回路図である。その図面符号３０は浮
動小数点除算の前処理回路で除数の近似逆数テー
ブルから検索する回路である。図面符号３１は中
間商を14ビツト単位に４回分処理し56ビツトの商
を算出する商発生回路である。図面符号３２はベ
クトル除算の後処理で事後正規化回路である。図
面符号３は浮動小数点の指数部処理回路である。
図面符号３４はベクトル除算をパイプライン的に
処理するベクトル除算制御回路である。各ベクト
ル演算パイプラインレジスタ内のベクトル要素は
各ベクトル演算パイプライン対応にインタリーブ
されており、ベクトルレジスタ２ａにはＮ＋θ
（Ｎは０を含む整数）番目のベクトル素子、ベク
トルレジスタ２ｂにはＮ＋１番目のベクトル要
素、ベクトルレジスタ２ｃにはＮ＋２番目のベク
トル要素、ベクトルレジスタ２ｄにはＮ＋３番目
のベクトル要素が配列されるようにベクトルロー
ド時制御される。ベクトル演算の内、ベクトル加
算、乗算、シフト演算についてはベクトルレジス
タ２ａ〜２ｄからベクトル命令で指定されるベク
トルレジスタから同時に４ベクトル要素がオペラ
ンド選択回路３ａ〜３ｄで選択され、ベクトル加
算の場合はセツト内浮動小数点乗算器５ａ〜５ｄ
で、ベクトル乗算の場合はセツト内浮動小数点乗
算器６ａ〜６ｄで、ベクトルシフト演算の場合は
セツト内シフト演算器２５ａ〜２５ｄで、１マシ
ンサイクルで１ベクトル要素のベクトル演算を処
理する。これらの結果は入力回路１ａ〜１ｄを経
由してベクトルレジスタ２ａ〜２ｄに書込まれ
る。ベクトル除算についてはセツト共有選択回路
２６でベクトルレジスタ２ａ内のＮ＋θ番目のベ
クトル要素、２ｂ内のＮ＋１番目のベクトル要
素、２ｃ内のＮ＋２番目のベクトル要素、２ｄ内
のＮ＋３番目のベクトル要素を順次読出し、セツ
ト共有ベクトル除算器２７でベクトル除算を処理
する。
このようにベクトル演算の種別に応じてベクト
ル演算パイプラインセツトとセツト共有ベクトル
除算器とでベクトル演算を処理する構成とするこ
とにより、従来のベクトル演算パイプライン内に
ベクトル除算器をベクトル演算パイプライン個数
分設ける構成に比しベクトル除算の前処理、後処
理回路の分の金物を大幅に削減化することが可能
となつた。
ル演算パイプラインセツトとセツト共有ベクトル
除算器とでベクトル演算を処理する構成とするこ
とにより、従来のベクトル演算パイプライン内に
ベクトル除算器をベクトル演算パイプライン個数
分設ける構成に比しベクトル除算の前処理、後処
理回路の分の金物を大幅に削減化することが可能
となつた。
本発明は、以上説明したように、ベクトル演算
パイプラインセツトと高速演算を要求されない演
算を行うセツト共有ベクトル演算器を設け、ベク
トル演算種別に応じて両演算器を使い分ける構成
とし、そのベクトル演算の前処理および後処理を
行う回路を削減することができるため、従来に比
し金物量の大幅な削減を図ることができる効果が
ある。
パイプラインセツトと高速演算を要求されない演
算を行うセツト共有ベクトル演算器を設け、ベク
トル演算種別に応じて両演算器を使い分ける構成
とし、そのベクトル演算の前処理および後処理を
行う回路を削減することができるため、従来に比
し金物量の大幅な削減を図ることができる効果が
ある。
第１図は本発明の実施例装置を示すブロツク構
成図。第２図は第１図の一部分のブロツク構成詳
細図。第３図は従来例装置のブロツク構成図。第
４図は第３図の一部分のブロツク構成詳細図。 １ａ〜１ｄ……入力回路、２ａ〜２ｄ……ベク
トルレジスタ、３ａ〜３ｄ……オペランド選択回
路、５ａ〜５ｄ……セツト内浮動小数点加算器、
６ａ〜６ｄ……セツト内浮動小数点乗算器、７ａ
〜７ｄ……セツト内ベクトル演算器、２５ａ〜２
５ｄ……セツト内シフト演算器、２６……セツト
共有選択回路、２７……セツト共有ベクトル除算
器、８……ベクトル演算制御回路、１０，３０…
…ベクトル除算前処理回路、１１，３１……商発
生回路、１２，３２……後処理回路、９，３３…
…指数部処理回路、１３，３４……ベクトル除算
制御回路、１００……メモリ転送バス。
成図。第２図は第１図の一部分のブロツク構成詳
細図。第３図は従来例装置のブロツク構成図。第
４図は第３図の一部分のブロツク構成詳細図。 １ａ〜１ｄ……入力回路、２ａ〜２ｄ……ベク
トルレジスタ、３ａ〜３ｄ……オペランド選択回
路、５ａ〜５ｄ……セツト内浮動小数点加算器、
６ａ〜６ｄ……セツト内浮動小数点乗算器、７ａ
〜７ｄ……セツト内ベクトル演算器、２５ａ〜２
５ｄ……セツト内シフト演算器、２６……セツト
共有選択回路、２７……セツト共有ベクトル除算
器、８……ベクトル演算制御回路、１０，３０…
…ベクトル除算前処理回路、１１，３１……商発
生回路、１２，３２……後処理回路、９，３３…
…指数部処理回路、１３，３４……ベクトル除算
制御回路、１００……メモリ転送バス。
Claims (1)
- 【特許請求の範囲】 １ 入力するインタリーブされたベクトル要素対
応にベクトル演算パイプラインを設け、 このベクトル演算パイプラインは、 それぞれ入力信号を取り込む入力回路と、 この入力回路に接続された複数段のベクトルレ
ジスタと、 このベクトルレジスタから順次ベクトル要素を
抽出するオペランド選択回路と、 このオペランド選択回路に接続された第一のベ
クトル演算器と、 この演算器の出力を上記入力回路に接続する回
路手段と を含み、 上記演算パイプラインを制御するベクトル演算
制御回路を備えた ベクトル演算処理装置において、 上記オペランド選択回路の出力を逐次抽出する
各パイプラインに共通の選択手段と、 この選択手段の出力を入力オペランドとし、ベ
クトル除算前処理回路ならびにベクトル除算後処
理回路を含みベクトル除算を行う第二のベクトル
演算器と、 このベクトル演算器の出力を上記入力回路に接
続する回路手段と を備え、 上記ベクトル演算制御回路には、演算種別に対
応して上記第一のベクトル演算器と上記第二のベ
クトル演算器とで区別してベクトル演算を実行さ
せる手段を含む ことを特徴とするベクトル演算処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14574684A JPS6125273A (ja) | 1984-07-13 | 1984-07-13 | ベクトル演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14574684A JPS6125273A (ja) | 1984-07-13 | 1984-07-13 | ベクトル演算処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6125273A JPS6125273A (ja) | 1986-02-04 |
| JPH0421908B2 true JPH0421908B2 (ja) | 1992-04-14 |
Family
ID=15392190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14574684A Granted JPS6125273A (ja) | 1984-07-13 | 1984-07-13 | ベクトル演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6125273A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58149556A (ja) * | 1982-02-27 | 1983-09-05 | Fujitsu Ltd | 並列処理装置 |
-
1984
- 1984-07-13 JP JP14574684A patent/JPS6125273A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58149556A (ja) * | 1982-02-27 | 1983-09-05 | Fujitsu Ltd | 並列処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6125273A (ja) | 1986-02-04 |
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